JP2008071861A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】メモリセルの高集積化およびメモリセルのキャパシタの容量増大を図る。
【解決手段】半導体基板の活性領域４０を規定する分離トレンチ２内にはフィールドシールド電極であるＮ型導電性膜４ｎが形成される。各活性領域４０には、その両端に形成されたキャパシタと、ゲート電極１２を有する２つのトランジスタとから成る２つのＤＲＡＭセルが形成される。活性領域４０の両端のキャパシタは、分離トレンチ２の内壁（活性領域４０の側壁）の不純物拡散層をストレージ電極とし、分離トレンチ２内のＮ型導電性膜４ｎをセルプレート電極とする。活性領域４０の両端のキャパシタのセルプレート電極であるＮ型導電性膜４ｎは、互いに分離トレンチ２内で繋がっている。
【選択図】図２

Description

本発明は、半導体記憶装置およびその製造方法に関し、例えばＤＲＡＭ（Dynamic Random Access Memory）など、キャパシタを有するメモリセルの構造に関するものである。

従来の半導体記憶装置として、ＭＯＳ（Metal-Oxide Semiconductor）トランジスタと、当該ＭＯＳトランジスタのソースドレイン領域に接続した不純物拡散層を下部電極（ストレージ電極）とするキャパシタとにより構成されるＤＲＡＭが知られている（例えば、特許文献１）。

特許文献１のＤＲＡＭセルのキャパシタにおいては、上部電極（セルプレート電極）はＭＯＳトランジスタのゲート電極と同じ層を用いて形成される。またＤＲＡＭセルが形成される活性領域は、半導体基板に形成された分離トレンチにより規定され、各活性領域間は該分離トレンチ内に埋め込まれた分離絶縁膜（フィールド絶縁膜）により互いに分離される。そしてメモリセルのキャパシタの形成領域における分離絶縁膜の上部にリセス（キャビティ）を形成し、キャパシタを該リセス内にまで延在させることで、キャパシタの有効面積を増やして容量の増大を図っている。

一方、分離絶縁膜と同様に活性領域の間を分離する技術として、ＭＯＳ構造の電極を用いて電界の作用により素子間を分離する「フィールドシールド」がある。この技術では、半導体基板における活性領域を規定する分離トレンチには、当該分離トレンチの内壁（活性領域の側壁）に形成した薄い絶縁膜（内壁絶縁膜）を介して導電性膜（フィールドシールド電極）が埋め込まれる（例えば特許文献２）。

このフィールドシールド構造を利用した半導体記憶装置として、分離トレンチ内のフィールドシールド電極をメモリセルのキャパシタのセルプレート電極とし、該分離トレンチの内壁に形成した不純物拡散層をストレージ電極とするＤＲＡＭセルも提案されている（例えば特許文献３，４）。この手法によれば、フィールドシールド構造とキャパシタ構造の形成工程が統合されると共に、ＤＲＡＭセルの高密度化（高集積化）を図ることができる。特に特許文献３においては、トレンチの内壁に微小な凹凸を設けることにより、キャパシタの有効面積を増やして容量の増大を図る技術も提案されている。

特表２００４−５２７９０１号公報 国際公開第ＷＯ２００６／０４６４４２号パンフレット 特開平１０−１６３４５０号公報 特開平１１−４０７７７号公報

上記の特許文献１〜３の例に見られるように、ＤＲＡＭセルの高密度化およびそのキャパシタの容量増大化は、ＤＲＡＭデバイスの小型化、高性能化を促進させる上で重要な課題となっている。

本発明は以上のような課題を解決するためになされたものであり、半導体記憶装置において、メモリセルの高密度化およびキャパシタの容量増大を図ることを目的とする。

半導体基板と、前記半導体基板における活性領域を規定するトレンチと、前記トレンチの内壁に形成された内壁絶縁膜と、前記トレンチ内に前記内壁絶縁膜を介して埋め込まれた導電性膜と、メモリセルが形成された前記活性領域である第１活性領域と、前記第１活性領域の両端にそれぞれ形成され、前記トレンチの内壁に形成された不純物拡散層を第１電極、前記内壁絶縁膜を誘電体層、前記導電性膜を第２電極とする第１および第２キャパシタとを備え、前記第１キャパシタの第２電極と前記第２キャパシタの第２電極とは、前記トレンチ内で繋がっているものである。

キャパシタおよびトランジスタを有するメモリセルを備えた半導体記憶装置の製造方法であって、（ａ）半導体基板の上部に、当該半導体基板における活性領域を規定するトレンチを形成する工程と、（ｂ）前記メモリセルを形成するための前記活性領域である第１活性領域の側壁に相当する前記トレンチの内壁に、イオン注入により不純物拡散層を形成する工程と、（ｃ）前記トレンチの内壁に内壁絶縁膜を形成する工程と、（ｄ）前記工程（ｃ）の後に、前記トレンチ内にノンドープポリシリコンを埋め込む工程と、（ｅ）イオン注入によって前記第１活性領域および前記ノンドープポリシリコンにドーパントを導入することにより、前記第１活性領域にウェルを形成すると共に、前記ノンドープポリシリコンを導電性膜にして、前記不純物拡散層を第１電極、前記内壁絶縁膜を誘電体層、前記導電性膜を第２電極とする前記キャパシタを形成する工程とを備えるものである。

本発明に係る半導体記憶装置によれば、第１活性領域の一端の第１キャパシタの第２電極と、他端の第２キャパシタの第２電極とが互いにトレンチ内で繋がっているので、第１および第２のキャパシタで１つのセルプレートコンタクトを共有でき、セルプレートコンタクト必要数を少なくしてＤＲＡＭセルの高密度化を図ることができる。また、第２キャパシタとしての導電性膜が、第１活性領域を取り囲むようにすれば、第１および第２のキャパシタの有効面積が大きくなり、容量を増大させることができる。

本発明に係る半導体記憶装置の製造方法によれば、第１活性領域にウェルを形成するためのイオン注入により、トレンチ内のノンドープポリシリコンにドーパントを導入して導電性膜とするので、当該導電性膜はウェルと同じ導電型となる。よって、トレンチの底部および内壁部の極性が反転しにくくなり、フィールドシールド構造の素子分離能力が向上され、メモリセル間のリーク電流が抑制される。

＜実施の形態１＞
図１（ａ）は１トランジスタ・１キャパシタ型のＤＲＡＭセルの基本的な回路図である。このＤＲＡＭセル１００は、データの書き込み、リフレッシュ、読み出し等を行うアクセストランジスタＴと、データに応じた電荷を蓄積するキャパシタＣとにより構成される。この例において、アクセストランジスタＴはＰチャネル型ＭＯＳトランジスタである。アクセストランジスタＴのゲート電極はワード線ＷＬに接続し、またソースドレイン電極の一方はビット線ＢＬに接続し、他方はキャパシタＣの片方の電極（ストレージ電極）に接続する。キャパシタＣのもう片方の電極（セルプレート電極）は所定の電圧Ｖｃｐに固定される。

また図１（ｂ）は、図１（ａ）に示したＤＲＡＭセル１００をメモリユニットとする相補型ＤＲＡＭセル２００の基本的な回路図である。図１（ｂ）の如く、１つの相補型ＤＲＡＭセル２００は、ワード線ＷＬを共通にする２つのＤＲＡＭセル１００により構成される（そのため相補型ＤＲＡＭセルは、ツインセルＲＡＭ（ＴＣＲＡＭ：Twin Cell RAM）とも呼ばれる）。そして相補型ＤＲＡＭセル２００を構成する２つのＤＲＡＭセル１００は、互いに相補なデータ信号の読み出しおよび書き込みを行うよう動作する。即ち、相補型ＤＲＡＭセル２００が接続する一対のビット線ＢＬ，／ＢＬには、互いに相補なデータ信号が入出力される。相補型ＤＲＡＭセル２００によれば、読み出し信号の振幅を図１（ａ）の通常のＤＲＡＭセルの２倍にできると共に、２つのＤＲＡＭセル１００が互いに相補的な動作を行うことによってノイズがキャンセルされるので、高速動作が可能になる。

図２〜図５は、実施の形態１に係る半導体記憶装置の構成を示す図である。より具体的には、図２は当該半導体記憶装置が有するＤＲＡＭセルアレイの上面図である。図３は図２に示すＡ−Ａ線に沿った断面図であり、活性領域４０のビット線８ｂ（図２では不図示）方向の断面を示している。図４は、図２に示すＢ−Ｂ線に沿った断面図であり、ワード線（ゲート電極１２に相当）の延在方向に隣接する活性領域４０の間の分離領域の断面を示している。図５は、図２に示す領域Ｅの断面斜視図を示している。これらの図において、互いに同一の要素には同一符号を付している。

ＤＲＡＭセルアレイが形成される領域（メモリセル領域）には、図２の如く、分離トレンチ２で規定された複数の活性領域４０がマトリクス状に配設される。メモリセル領域の活性領域４０の各々には、ビット線の延在方向（Ａ−Ａ線に沿った方向）に並ぶ２つのＤＲＡＭセルが形成される。即ち図３に示すように、メモリセル領域の活性領域４０の各々には、その一端に形成されたキャパシタＣ１およびそれに接続するアクセストランジスタＴ１（ＰＭＯＳトランジスタ）から成るＤＲＡＭセルと、他端に形成されたキャパシタＣ２およびそれに接続するアクセストランジスタＴ２（ＰＭＯＳトランジスタ）から成るＤＲＡＭセルとの２つが形成される。

図３および図４に示すように、活性領域４０は、シリコン基板１の上部に形成された分離トレンチ２によって規定される。分離トレンチ２の内壁（活性領域４０の側壁）には内壁酸化膜３（内壁絶縁膜）が形成されており、当該分離トレンチ２内にはその内壁酸化膜３を介して導電性膜４ｎが埋め込まれている。即ち、活性領域４０間の分離構造はフィールドシールド構造である。本実施の形態では、メモリセル領域の活性領域４０はＮウェル領域１０内に形成されており、フィールドシールド電極である導電性膜４ｎは、Ｎ型ドーパントが導入されたポリシリコン膜（以下「Ｎ型導電性膜」と称す）により形成されている。

図３の如く、アクセストランジスタＴ１，Ｔ２の各々は、ゲート酸化膜１１、その上に形成されたポリシリコンのゲート電極１２、該ゲート電極１２の側面に形成されたシリコン窒化膜のサイドウォール１３、Ｎウェル領域１０の上部におけるゲート電極１２の両側に形成されたソースドレイン領域１４，１５により構成される。

ゲート電極１２およびソースドレイン領域１４，１５の上部には、低抵抗化の目的で、それぞれシリサイド１２ｓ，１４ｓ，１５ｓが形成されている。ソースドレイン領域１４は、シリサイド１４ｓを介して、層間絶縁膜６上に形成されたビット線８ｂへ接続するコンタクト（ビット線コンタクト）７ｂに接続する。またワード線として機能するゲート電極１２にも、不図示の部分に形成されたコンタクト（ワード線コンタクト）が、ゲート電極１２を介して接続する。一方、ソースドレイン領域１５の上部にはコンタクトは形成されないが、シリサイド１５ｓは、アクセストランジスタ（アクセストランジスタＴ１，Ｔ２）とキャパシタ（キャパシタＣ１，Ｃ２）との間の接続抵抗を低くすることにより、ＤＲＡＭセルの高速動作化に寄与している。

キャパシタＣ１，Ｃ２の各々は、活性領域４０の端部近傍の側壁に相当する分離トレンチ２の内壁に形成されたＰ型の不純物拡散層１６（以下「キャパシタ電極拡散層１６」）と、フィールドシールド構造を成す内壁酸化膜３およびＮ型導電性膜４ｎとにより構成されている。即ち、キャパシタ電極拡散層１６は、ソースドレイン領域１５に接続しており、キャパシタＣ１，Ｃ２のストレージ電極（第１電極）として機能し、内壁酸化膜３はキャパシタＣ１，Ｃ２の誘電体層として機能し、Ｎ型導電性膜４ｎはキャパシタＣ１，Ｃ２セルプレート電極（第２電極）として機能する。Ｎ型導電性膜４ｎの上面には、シリコン酸化膜のキャップ酸化膜５が形成されている。

本実施の形態においては図４および図５に示すように、ゲート電極１２の延在方向に隣接する活性領域４０間の分離トレンチ２（ゲート電極１２に垂直に走る分離トレンチ２）も、内壁酸化膜３を介してＮ型導電性膜４ｎが埋め込まれたフィールドシールド構造を有している。つまり、図３に示す活性領域４０の一端に形成されたキャパシタＣ１の第２電極であるＮ型導電性膜４ｎと、他端に形成されたキャパシタＣ２の第２電極であるＮ型導電性膜４ｎとが、分離トレンチ２内で繋がった構造となっている。

図２〜図５では図示されていないが、キャパシタＣ１，Ｃ２の第２電極（Ｎ型導電性膜４ｎ）上にもそれに接続するコンタクト（セルプレートコンタクト）が形成され、Ｎ型導電性膜４ｎにはそれを通してセルプレート電圧Ｖｃｐが印加される。活性領域４０の両端のキャパシタＣ１，Ｃ２の第２電極が分離トレンチ２内で繋がっているため、それらキャパシタＣ１，Ｃ２で１つのセルプレートコンタクトを共有でき、セルプレートコンタクト必要数を少なくしてＤＲＡＭセルの高密度化を図ることができるという利点が得られる。なお、セルプレートコンタクトのレイアウトの具体例は後述する（図２２〜図２４）。

また図２に示すように、本実施の形態においては、ＤＲＡＭセルが形成される複数の活性領域４０のそれぞれはＮ型導電性膜４ｎで囲まれており、そのＮ型導電性膜４ｎは全て一体的に繋がって形成されている（即ちＮ型導電性膜４ｎは、平面視で網目状に形成されている）。つまり、メモリセル領域内の各活性領域４０に形成されたキャパシタＣ１，Ｃ２の全ての第２電極（Ｎ型導電性膜４ｎ）が分離トレンチ２内で繋がることとなる。

ＤＲＡＭセルが形成される各活性領域４０が、Ｎ型導電性膜４ｎで囲まれているため、活性領域４０におけるゲート電極１２よりも外側の側壁（図２において「コ」の字型の太線で示されている部分）は全て、キャパシタＣ１，Ｃ２の有効面積に寄与することになる。それにより、キャパシタＣ１，Ｃ２の容量を増加させることができる。

また本実施の形態によれば、キャパシタＣ１，Ｃ２のセルプレート電極（Ｎ型導電性膜４ｎ）が分離トレンチ２内に埋め込まれた形状となる。例えば上記の特許文献１のようにセルプレート電極をアクセストランジスタのゲート電極と同じ層を用いて形成する場合には、セルプレート電極を分離トレンチ２よりも幅広にする必要があるが、本実施の形態ではその必要がないためＤＲＡＭセルの高密度化が可能になる。例えば、分離トレンチ２を挟んで隣接するＤＲＡＭセルのゲート電極１２間の距離（図２に示す距離Ｄ）を０．５４μｍ程度にまで小さくすることができる（セルプレート電極をアクセストランジスタのゲート電極と同じ層で形成する場合には、０．７４μｍ程度必要であった）。

またセルプレート電極をアクセストランジスタのゲート電極と同じ層で形成した場合に、両電極間の距離を近づけると、アクセストランジスタのソースドレイン領域上がセルプレート電極のサイドウォールに覆われる（例えば特許文献１の図３−Ｒ参照）。そうなると、その後の工程でソースドレイン領域をシリサイド化するのが困難になったり、セルプレート電極のサイドウォールの下に不純物濃度の低い高抵抗な領域ができるなど、低抵抗化の妨げとなる問題が生じる。それに対し本実施の形態では、セルプレート電極が分離トレンチ２内に埋め込まれるため、ストレージ電極であるキャパシタ電極拡散層１６に接続するソースドレイン領域１５上にスペースができ、シリサイド化や不純物イオン注入を容易に行うことができるので、それらの問題は解決される。

通常、半導体記憶装置には、メモリセルだけでなくそれを駆動するための周辺回路が搭載される。図６は、実施の形態１に係る半導体記憶装置におけるＤＲＡＭセルのアレイが形成されるメモリセル領域と、周辺回路が形成される周辺回路領域との境界近傍の断面図である。図６中の左側のメモリ領域には、ＤＲＡＭセルが示されており、右側の周辺回路領域には、周辺回路のトランジスタ（周辺トランジスタ）が示されている。なお図６において、図３に示したものに対応する要素には、それと同一符号を付してある。また、図６のメモリセル領域に示すＤＲＡＭセルは、図６に示したものと同様であるのでここでの詳細な説明は省略する。

一方、図６の周辺回路領域には周辺回路のＮＭＯＳトランジスタ（以下「周辺ＮＭＯＳトランジスタ」）ＴｎおよびＰＭＯＳトランジスタ（以下「周辺ＰＭＯＳトランジスタ」）Ｔｐが示されている。周辺ＮＭＯＳトランジスタＴｎおよび周辺ＰＭＯＳトランジスタＴｐも、メモリセル領域のＤＲＡＭセルと同様に、それぞれフィールドシールド構造の分離トレンチ２で規定された活性領域４０に形成されている。周辺ＰＭＯＳトランジスタＴｐが形成される活性領域４０はＮウェル領域２０内に形成されており、周辺ＮＭＯＳトランジスタＴｎが形成される活性領域４０はＰウェル領域３０内に形成されている。

また本実施の形態においては、Ｎウェル領域２０内の分離トレンチ２に埋め込まれている導電性膜はＮ型ドーパントが導入されたポリシリコン（Ｎ型導電性膜４ｎ）であり、Ｐウェル領域３０内の分離トレンチ２に埋め込まれている導電性膜はＰ型ドーパントが導入されたポリシリコン（Ｐ型導電性膜４ｐ）である。周辺回路領域のＮ型導電性膜４ｎおよびＰ型導電性膜４ｐは、それぞれコンタクト７ｎおよびコンタクト７ｐを介して層間絶縁膜６上の配線８に接続しており、それらを通してＮ型導電性膜４ｎおよびＰ型導電性膜４ｐを所定の電圧に設定できるようになっている。

周辺ＰＭＯＳトランジスタＴｐは、シリコン酸化膜のゲート酸化膜２１、その上に形成されたポリシリコンのゲート電極２２、該ゲート電極２２の側面に形成されたシリコン窒化膜のサイドウォール２３、Ｎウェル領域２０の表面部におけるゲート電極２２の両側に形成されたＰ型のソースドレイン領域２４により構成される。ゲート電極２２、ソースドレイン領域２４の上部には、それぞれシリサイド２２ｓ，２４ｓが形成されている。ゲート電極２２およびソースドレイン領域２４は、それぞれシリサイド２２ｓ，２４ｓを介して、層間絶縁膜６上に形成された所定の配線８へ接続するコンタクト７に接続している。

周辺ＮＭＯＳトランジスタＴｎは、周辺ＰＭＯＳトランジスタＴｐとは逆の導電型ではあるが、その構成は周辺ＰＭＯＳトランジスタＴｐとほぼ同様である。即ち、周辺ＮＭＯＳトランジスタＴｎは、シリコン酸化膜のゲート酸化膜３１、その上に形成されたポリシリコンのゲート電極３２、該ゲート電極３２の側面に形成されたシリコン窒化膜のサイドウォール３３、Ｐウェル領域３０の表面部におけるゲート電極３２の両側に形成されたＮ型のソースドレイン領域３４により構成される。ゲート電極３２、ソースドレイン領域３４の上部には、それぞれシリサイド３２ｓ，３４ｓが形成されている。ゲート電極３２およびソースドレイン領域３４は、それぞれシリサイド３２ｓ，３４ｓを介して、層間絶縁膜６上に形成された所定の配線８へ接続するコンタクト７に接続している。

ここで、図６に示すように、Ｎウェル領域２０内のフィールドシールド電極であるＮ型導電性膜４ｎは、その上面の高さが隣接する周辺ＰＭＯＳトランジスタＴｐのソースドレイン領域２４の底よりも高くなるように形成される。同様にＰ型導電性膜４ｐは、その上面の高さが隣接する周辺ＮＭＯＳトランジスタＴｎのソースドレイン領域３４の底よりも高くなるように形成される。それにより、フィールドシールド電極を挟む２つのソースドレイン領域の電位が互いに異なった場合に、その一方のソースドレイン領域に生じた電界が他方のソースドレイン領域に影響して電位変動を生じさせることが抑制される。

また本実施の形態においては、図６に示すように、メモリセル領域と周辺回路領域との境界に活性領域４１が形成される。この活性領域４１は、他の活性領域４０と同じく分離トレンチ２により規定されるものであるが、それには回路素子が形成されておらず、専らメモリセル領域と周辺回路領域とを分離する役割を担っている。以下、活性領域４１を「分離用活性領域」と称する。図７は、実施の形態１に係る半導体記憶装置のチップレイアウトの概略図である。同図に示すように、分離用活性領域４１は、メモリセル領域を囲むフレーム状に形成されている。

メモリセル領域と周辺回路領域との境界に分離用活性領域４１が形成されることにより、メモリセル領域内のフィールドシールド電極（メモリセル用のＮウェル領域１０内のＮ型導電性膜４ｎ）と、周辺回路領域内のフィールドシールド電極（周辺回路用のＮウェル領域２０およびＰウェル領域３０内のＮ型導電性膜４ｎ，４ｐ）とが電気的に分離される。それにより、メモリセル領域のフィールドシールド電極および周辺回路領域内のフィールドシールド電極を、必要に応じて互いに異なる電圧に設定することができ（フローティングにすることもできる）、半導体記憶装置の性能向上に寄与することができる。

例えば、周辺回路領域のフィールドシールド電極の電圧を０Ｖ（接地電位）あるいはフローティングにした状態で、メモリセル領域のフィールドシールド電極の電圧を電源電圧Ｖｃｃ（例えば１．５Ｖ）の半分程度（例えば０．６〜０．７５）に設定することができる。メモリセル領域のフィールドシールド電極はＤＲＡＭセルのキャパシタＣ１，Ｃ２の第２電極（セルプレート電極）として機能しているので、そのように設定することにより、第１電極（ストレージ電極）に電圧Ｖｃｃと０Ｖのいずれを記憶させる場合も誘電体層（内壁酸化膜３）にかかる電圧を最小にでき、誘電体層を薄膜化してキャパシタＣ１，Ｃ２の容量の増大を図ることができる。また、Ｎ型導電性膜４ｎが正電位に固定されることにより、その下に形成される寄生ＰＭＯＳトランジスタがオンし難くなり、電荷リークを防止できるという利点もある。

次に、図６に示した本実施の形態に係る半導体記憶装置の製造方法について説明する。図８〜図２１は、当該半導体記憶装置の製造方法を説明するための工程図である。以下、これらの図を参照して当該製造方法を説明する。

まずシリコン基板１を用意し、その上面に膜厚５ｎｍ〜３０ｎｍ程度のシリコン酸化膜（パッド酸化膜）８１を形成する。次いで、膜厚５０ｎｍ〜２００ｎｍ程度のシリコン窒化膜を堆積し、フォトリソグラフィ技術を用いてそれをパターニングすることにより、分離トレンチ２の形成領域上が開口されたシリコン窒化膜のハードマスク８２を形成する。そしてハードマスク８２をマスクにするエッチングにより、シリコン基板１の上部に深さ１５０ｎｍ〜５００ｎｍ程度の分離トレンチ２を形成する。それによりシリコン基板１における活性領域４０および分離用活性領域４１が規定される。その後、熱酸化法により分離トレンチ２の内壁に膜厚５ｎｍ〜３０ｎｍ程度の内壁酸化膜３を形成する（図８）。

次にフォトリソグラフィ技術を用いて、ＤＲＡＭセルのキャパシタＣ１，Ｃ２の形成領域を開口したレジストマスク８３を形成し、例えばエネルギー１０ｋｅＶ、ドーズ量５Ｅ１４／ｃｍ²以上の条件でＰ型ドーパントとしてのボロンをイオンを注入する。このときハードマスク８２あるいはレジストマスク８３がマスクとなるため、キャパシタＣ１，Ｃ２の形成領域以外のシリコン基板１にはボロンイオンは注入されない。その結果、キャパシタＣ１，Ｃ２の形成領域の分離トレンチ２の内壁および底のみにボロンイオンが注入され、その部分にＰ型のキャパシタ電極拡散層１６が形成される（図９）。

続いて不純物がドーピングされていないポリシリコン膜（ノンドープポリシリコン膜）４を堆積する。本実施の形態では、全ての分離トレンチ２に対してノンドープポリシリコン膜４が完全に充填されるように、ノンドープポリシリコン膜４を堆積させる厚さを、分離トレンチ２の深さとハードマスク８２の厚さとパッド酸化膜８１の厚さとの和よりも厚くする（図１０）。

そしてＣＭＰ（Chemical Mechanical Polishing）技術を用いて、ハードマスク８２上のノンドープポリシリコン膜４を除去する（図１１）。さらに異方性エッチングによりエッチバックを行うことで、ノンドープポリシリコン膜４の上面の高さをシリコン基板１の表面よりも低くする（図１２）。

その後、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ：High Density Plasma Chemical Vapor Deposition）法によりシリコン酸化膜８５を堆積する（図１３）。次いでハードマスク８２をストッパとしたＣＭＰ法により、ハードマスク８２上のシリコン酸化膜８５を除去することで、分離トレンチ２内のノンドープポリシリコン膜４上にキャップ酸化膜５が形成される（図１４）。そして、フッ酸を用いたエッチングによりキャップ酸化膜５の上面の高さを調節した後、熱リン酸を用いたエッチングによりハードマスク８２を除去し、さらにフッ酸を用いたエッチングによりパッド酸化膜８１を除去する（図１５）。

次いで、フォトリソグラフィ技術を用い、Ｐウェル領域３０の形成領域上が開口されたレジストマスク８６を形成し、それをマスクにしてＰ型ドーパントであるボロンをイオン注入することでシリコン基板１にＰウェル領域３０を形成する（図１６）。このボロンのイオン注入は、注入条件を変えて多段で行う。より具体的には、例えば、エネルギー３００ｋｅＶ、ドーズ量１Ｅ１３／ｃｍ²での注入と、エネルギー１００ｋｅＶ、ドーズ量６Ｅ１２／ｃｍ²での注入と、エネルギー１０ｋｅＶ、ドーズ量１Ｅ１３／ｃｍ²での注入との組み合わせにより行う。このイオン注入により、Ｐウェル領域３０内のノンドープポリシリコン膜４にもボロンが注入されるため、Ｐウェル領域３０内のノンドープポリシリコン膜４は、Ｐ型導電性膜４ｐとなる。

続いて、フォトリソグラフィ技術を用い、Ｎウェル領域１０，２０の形成領域上が開口されたレジストマスク８７を形成し、それをマスクにしてＮ型ドーパントであるリンをイオン注入する。それによりシリコン基板１のメモリセル領域にＮウェル領域１０が形成されると同時に、周辺回路領域にＮウェル領域２０が形成される（図１７）。このリンのイオン注入も、注入条件を変えて多段で行う。より具体的には、例えば、エネルギー６００ｋｅＶ、ドーズ量１Ｅ１３／ｃｍ²での注入と、エネルギー３００ｋｅＶ、ドーズ量６Ｅ１２／ｃｍ²での注入と、エネルギー３０ｋｅＶ、ドーズ量１Ｅ１３／ｃｍ²での注入との組み合わせにより行う。またこのイオン注入により、Ｎウェル領域１０，２０内のノンドープポリシリコン膜４にもリンが注入されるため、Ｎウェル領域１０，２０内のノンドープポリシリコン膜４は、Ｎ型導電性膜４ｎとなる。

またこのリン注入の際には、分離トレンチ２の底部近傍の深さで高濃度に注入されるようにする。そうすることにより、キャパシタ電極拡散層１６における分離トレンチ２の底の部分が打ち消され、図１７に示すようにキャパシタ電極拡散層１６は分離トレンチ２の側壁部分のみに残存するかたちとなる。その結果、完成後の半導体記憶装置において、分離トレンチ２を挟んで隣接するＤＲＡＭセル間のリーク電流の発生が防止される。

その後、シリコン基板１の上面にシリコン酸化膜および電極材としてのポリシリコンを順次堆積し、フォトリソグラフィ技術を用いてそれらをパターニングすることにより、ゲート酸化膜１１，２１，３１およびゲート電極１２，２２，３２を形成する（図１８）。

続いて、イオン注入によりアクセストランジスタＴ１，Ｔ２、周辺ＰＭＯＳトランジスタＴｐおよび周辺ＮＭＯＳトランジスタＴｎそれぞれのＬＤＤ（Lightly Doped Drain）層を形成した後、全面にシリコン窒化膜を堆積してエッチバックすることで、ゲート電極１２，２２，３２の側面にそれぞれサイドウォール１３，２３，３３を形成する。そしてさらにイオン注入により、アクセストランジスタＴ１，Ｔ２、周辺ＰＭＯＳトランジスタＴｐおよび周辺ＮＭＯＳトランジスタＴｎの各ソースドレイン領域１４，１５，２４，３４を形成する（図１９）。これらのイオン注入の際には、ＮＭＯＳトランジスタ（周辺ＮＭＯＳトランジスタＴｎ）の形成領域とＰＭＯＳトランジスタ（アクセストランジスタＴ１，Ｔ２および周辺ＰＭＯＳトランジスタＴｐ）の形成領域とで、注入するイオンの導電型を変える必要があるが、それはフォトリソグラフィ技術を用いることで可能である。即ち、ＮＭＯＳトランジスタの形成領域へのイオン注入の際には、ＰＭＯＳトランジスタの形成領域を覆うフォトレジスト形成してそれを注入のマスクに用い、逆にＰＭＯＳトランジスタの形成領域へのイオン注入の際には、ＰＭＯＳトランジスタの形成領域を覆うフォトレジストをマスクに用いればよい。

以上の工程により、メモリセル領域にキャパシタＣ１，Ｃ２およびそれに接続するアクセストランジスタＴ１，Ｔ２が形成されると共に、周辺回路領域に周辺ＰＭＯＳトランジスタＴｐおよび周辺ＮＭＯＳトランジスタＴｎが形成される。

その後、シリサイド化を行う領域上に例えばコバルトなどの金属膜を堆積させて熱処理を施し、未反応の金属膜を除去することにより、ゲート電極１２，２２，３２並びにソースドレイン領域１４，１５，２４，３４の上部に、自己整合的にシリサイド１２ｓ，２２ｓ，３２ｓ，１４ｓ，１５ｓ，２４ｓ，３４ｓが形成される（図２０）。

そしてシリコン酸化膜により層間絶縁膜６を形成し、その上面を平坦化した後、フォトリソグラフィ技術を用いたエッチングにより層間絶縁膜６にコンタクトホールを形成する（図２１）。そしてその中にコンタクト７（コンタクト７ｂ，７ｎ，７ｐ等を含む）を形成し、その上に配線８（ビット線８ｂを含む）を形成することにより、図６に示した半導体記憶装置が形成される。

ここで、フィールドシールド構造を用いた素子分離においては、Ｐウェル領域内のフィールドシールド電極がＰ型の導電型を有し、Ｎウェル領域内のフィールドシールド電極がＮ型の導電型を有するようにすると、分離トレンチ２の底部および内壁部の極性が反転しにくくなり、フィールドシールド構造の素子分離能力が向上されることが分かっている（例えば上記特許文献２参照）。上記の製造方法では、Ｎウェル領域１０，２０を形成するイオン注入（図１７）により、Ｎウェル領域１０，２０内のノンドープポリシリコン膜４にそれぞれＮ型ドーパントが導入され、またＰウェル領域３０を形成するイオン注入（図１６）により、Ｐウェル領域３０内のノンドープポリシリコン膜４にＰ型ドーパントが導入される。よって、Ｎウェル領域１０，２０内のフィールドシールド電極はＮ型導電性膜４ｎに、Ｐウェル領域３０内のフィールドシールド電極ではＰ型導電性膜４ｐとなり、上の条件が満たされる。

図２２は、実施の形態１に係る半導体記憶装置のメモリセル領域におけるコンタクトのレイアウトの一例を示す図であり、当該メモリセル領域の外周部の上面図である。同図においては、図６に示したものに対応する要素には同一符号を付してある。上でも説明したように、本実施の形態においてはメモリセル領域の外周（周辺回路領域との境界）には、メモリセル領域を囲むように分離用活性領域４１が形成されている（図７）。

図２２の如く本実施の形態では、ワード線であるゲート電極１２に接続するコンタクト７ｗ（ワード線コンタクト）はゲート電極１２の長手方向の端部の上にレイアウトされる。また、セルプレート電極であるＮ型導電性膜４ｎに接続するコンタクト７ｃ（セルプレートコンタクト）は、メモリセル領域におけるゲート電極１２の延在方向に垂直な辺に沿った端部のＮ型導電性膜４ｎ上にレイアウトされる。このようにセルプレートコンタクト７ｃをメモリセル領域の端部にレイアウトすることにより、セルプレートコンタクト７ｃによるエリアペナルティの増加を抑制でき、メモリセル領域におけるＤＲＡＭセルの高密度化に寄与できる。

また図２３および図２４はそれぞれ、実施の形態１に係る半導体記憶装置のメモリセル領域におけるコンタクトのレイアウトの他の例を示す図である。上記のように、本実施の形態に係る半導体記憶装置においては、ゲート電極１２に垂直に走る分離トレンチ２内にもＮ型導電性膜４ｎが埋め込まれているため、ゲート電極１２に平行に走る分離トレンチ２同士は互いに電気的に接続している。従って、図２２のようにゲート電極１２に平行に走る分離トレンチ２の一つ一つに対応させてセルプレートコンタクト７ｃを設ける必要はない。従って、例えば図２３に示すように、セルプレートコンタクト７ｃを、ゲート電極１２に平行に走る分離トレンチ２の一つおきに配設することもできる。また条件が整えば、理論的には図２４のようにメモリセル領域のコーナー部（例えばメモリセル領域の四隅）のみにセルプレートコンタクト７ｃを配設することもできる。それにより、セルプレートコンタクト７ｃによるエリアペナルティをさらに削減することができ、メモリセル領域におけるＤＲＡＭセルの高密度化に大きく寄与できる。

なお、以上の説明においては、複数の活性領域４０に形成された各ＤＲＡＭセル同士の接続についての説明は省略したが、本発明は図１（ａ）に示した通常のＤＲＡＭセルに対しても、図１（ｂ）に示した相補型ＤＲＡＭセルに対しても、適用可能である。

＜実施の形態２＞
図２５は、実施の形態２に係る半導体記憶装置の構成を示す図であり、当該半導体記憶装置におけるメモリセル領域と周辺回路領域との境界近傍の断面図である。同図においては、図６に示したものと同様の要素には同一符号を付してあるので、ここではそれらの詳細な説明は省略し、ここでは図６の装置と異なる特徴の部分について主に説明する。

まず実施の形態２に係る半導体記憶装置では、図６の装置のメモリセル領域と周辺回路領域との境界に形成されていた分離用活性領域４１が形成されていない。そして、当該境界部分の分離トレンチ２は、メモリセル領域内の分離トレンチ２（図２５の最も左端の分離トレンチ２）よりも幅が広く形成されている。また、周辺回路領域においては、Ｎウェル領域２０とＰウェル領域３０との境界部分の分離トレンチ２は、Ｎウェル領域２０内の分離トレンチ２（図２５の最も右端の分離トレンチ２）およびＰウェル領域３０内の分離トレンチ２（不図示）よりも幅が広く形成されている。

以下、説明の便宜上、分離トレンチ２における幅の広い部分（第１トレンチ部）であるメモリセル領域と周辺回路領域との境界の分離トレンチ２、および周辺回路領域のＮウェル領域２０とＰウェル領域３０との境界の分離トレンチ２を「広い分離トレンチ２」と総称し、それ以外の幅の狭い部分（第２トレンチ部）の分離トレンチ２（メモリセル領域内のもの、Ｎウェル領域２０内のもの、Ｐウェル領域３０内のもの）を「狭い分離トレンチ２」と総称することもある。

そしてそれら広い分離トレンチ２の内部では、フィールドシールド電極としての導電性膜が、分離トレンチ２の一方の内壁側と他方の内壁側とに分離されている。即ち、図２５に示すように、メモリセル領域と周辺回路領域との境界の分離トレンチ２内では、フィールドシールド電極が、メモリセル領域側のＮ型導電性膜４ｎと周辺回路領域側のＰ型導電性膜４ｐとに分離されている。同様に、周辺回路領域のＮウェル領域２０とＰウェル領域３０との境界の分離トレンチ２内では、Ｎウェル領域２０側のＮ型導電性膜４ｎとＰウェル領域３０側のＰ型導電性膜４ｐとに分離されている。応じて、それら広い分離トレンチ２内では、キャップ酸化膜５が分離トレンチ２の中央部で当該分離トレンチ２の底にまで達している。

なお、狭い分離トレンチ２（メモリセル領域内のもの、Ｎウェル領域２０内のものおよびＰウェル領域３０内のもの）は、実施の形態１と同様に、それぞれ導電性膜が一体的に充填されている。

本実施の形態によれば、メモリセル領域のフィールドシールド電極と、周辺回路領域内のＰウェル領域３０内のフィールドシールド電極と、Ｎウェル領域２０内のフィールドシールド電極とが互いに分離されるので、必要に応じて互いに異なる電圧に設定することができ（フローティングにすることもできる）、半導体記憶装置の性能向上に寄与することができる。例えば、周辺回路領域のＮウェル領域２０内のフィールドシールド電極を−１Ｖ〜０Ｖ程度に設定し、且つ、Ｐウェル領域３０内のフィールドシールド電極を０Ｖ〜１Ｖ程度に設定し、さらに、メモリセル領域のフィールドシールド電極の電圧を電源電圧Ｖｃｃ（例えば１．５Ｖ）の半分程度（例えば０．６〜０．７５）に設定することができる。

また、図２５に示すように、本実施の形態においては広い分離トレンチ２内のＮ型導電性膜４ｎおよびＰ型導電性膜４ｐは、それぞれその表面に丸みを帯びた形状となっている。そしてそれらに接続するコンタクト７ｎ（メモリセル領域内ではセルプレートコンタクト７ｃ）およびコンタクト７ｐは、その広い分離トレンチ２内のＮ型導電性膜４ｎおよびＰ型導電性膜４ｐに接続するようにレイアウトされる。広い分離トレンチ２のＮ型導電性膜４ｎおよびＰ型導電性膜４ｐの表面は丸みを帯びているので、図２６に模式的に示すように、Ｎ型導電性膜４ｎとそれに接続するコンタクト７ｎ（またはセルプレートコンタクト７ｃ）との接触面積、並びにＰ型導電性膜４ｐとそれに接続するコンタクト７ｐとの接触面積は大きくなる。従って、それらの接続抵抗を小さくすることができ、安定した接続（接続抵抗のばらつきが少ない接続）が可能になる。

なお、図２６においては説明の便宜上、コンタクト７ｐ，７ｎが互いに対向しているように図示したが、実際にレイアウトする場合には、図２７に示す上面図のように、分離トレンチ２内でコンタクト７ｐ，７ｎとを、互いに分離トレンチ２の延在方向にずれた移置にレイアウトするとよい。その場合、互いに分離したＮ型導電性膜４ｎとＰ型導電性膜４ｐとの間の距離が小さい場合でも、コンタクト７ｐ，７ｎ間の距離を大きく保つことができ、コンタクト７ｐ，７ｎの形成を容易に行うことができる。

次に、図２５に示した本実施の形態に係る半導体記憶装置の製造方法について説明する。図２８〜図３９は、当該半導体記憶装置の製造方法を説明するための工程図である。以下、これらの図を参照して当該製造方法を説明する。

まず、実施の形態１と同様にの手法により、シリコン基板１に分離トレンチ２を形成する。即ち、シリコン基板１上面にパッド酸化膜８１およびハードマスク８２を形成し、それをマスクにするエッチングにより分離トレンチ２を形成する。但し、本実施の形態においては、メモリセル領域と周辺回路領域との境界に分離用活性領域４１は形成する必要はない。また、メモリセル領域と周辺回路領域との境界、並びに、周辺回路領域のＮウェル領域２０とＰウェル領域３０との境界における分離トレンチ２は、それ以外の部分の分離トレンチ２よりも広く形成する。その後、分離トレンチ２の内壁に内壁酸化膜３を形成する（図２８）。

次にフォトリソグラフィ技術を用いて、ＤＲＡＭセルのキャパシタＣ１，Ｃ２の形成領域を開口したレジストマスク８３を形成し、Ｐ型ドーパントとしてのボロンをイオンを注入する。それにより、キャパシタＣ１，Ｃ２の形成領域の分離トレンチ２の内壁および底にＰ型のキャパシタ電極拡散層１６が形成される（図２９）。

続いてノンドープポリシリコン膜４を堆積する。本実施の形態では、ノンドープポリシリコン膜４の堆積膜厚は、狭い分離トレンチ２の幅の１／２以上で、且つ、広い分離トレンチ２の幅の１／２未満にする。その結果、狭い分離トレンチ２はノンドープポリシリコン膜４で完全に充填され、広い分離トレンチ２はノンドープポリシリコン膜４で完全には充填されずにその中央部に深い凹みが残る（図３０）。

そしてＣＭＰ技術を用いて、ハードマスク８２上のノンドープポリシリコン膜４を除去する（図３１）。さらに異方性エッチングによりエッチバックを行うことで、ノンドープポリシリコン膜４の上面の高さをシリコン基板１の表面よりも低くする。但し本実施の形態では、このエッチバックを、広い分離トレンチ２の中央部で底に達するまで行う。広い分離トレンチ２内のノンドープポリシリコン膜４には中央部に深い凹みがあるので、エッチバックが分離トレンチ２の中央部で底に達しても、分離トレンチ２の内壁にはノンドープポリシリコン膜４が残存することとなる。この残存したノンドープポリシリコン膜４は、電極の側面に形成されるサイドウォール（例えば図２５のサイドウォール１３等）のようにその表面が丸みを帯びた形状となる（図３２）。その結果、図２６を用いて説明した効果が得られる。

その後、高密度プラズマＣＶＤ法によりシリコン酸化膜８５を堆積し（図３３）、ＣＭＰ法によりハードマスク８２上のシリコン酸化膜８５を除去することで、分離トレンチ２内のノンドープポリシリコン膜４上にキャップ酸化膜５を形成する（図３４）。そして、フッ酸を用いたエッチングによりキャップ酸化膜５の上面の高さを調節した後、熱リン酸を用いたエッチングによりハードマスク８２を除去し、さらにフッ酸を用いたエッチングによりパッド酸化膜８１を除去する（図３５）。

そして、Ｐウェル領域３０の形成領域上が開口されたレジストマスク８６を形成し、それをマスクにしてＰ型ドーパントであるボロンをイオン注入することでシリコン基板１にＰウェル領域３０を形成する（図３６）。またこのイオン注入により、Ｐウェル領域３０内のノンドープポリシリコン膜４は、Ｐ型導電性膜４ｐとなる。

続いて、Ｎウェル領域１０，２０の形成領域上が開口されたレジストマスク８７を形成し、それをマスクにしてＮ型ドーパントであるリンをイオン注入することでＮウェル領域１０，２０が同時に形成される（図３７）。このイオン注入により、Ｎウェル領域１０，２０内のノンドープポリシリコン膜４は、Ｎ型導電性膜４ｎとなる。またこのリン注入では、分離トレンチ２の底部近傍の深さで高濃度に注入されるようにする。それにより、キャパシタ電極拡散層１６における分離トレンチ２の底の部分が打ち消され、図３７に示すようにキャパシタ電極拡散層１６は分離トレンチ２の側壁部分のみに残存するかたちとなる。

その後は実施の形態１と同様の方法で、ゲート酸化膜１１，２１，３１およびゲート電極１２，２２，３２を形成し、各ＬＤＤ注入を行い、サイドウォール１３，２３，３３を形成した後、ソースドレイン領域１４，１５，２４，３４を形成する。さらにゲート電極１２，２２，３２並びにソースドレイン領域１４，１５，２４，３４の上部にシリサイド１２ｓ，２２ｓ，３２ｓ，１４ｓ，１５ｓ，２４ｓ，３４ｓを形成する（図３８）。

そして層間絶縁膜６を形成してその中にコンタクトホールを形成し（図３９）、ビット線コンタクト７ｂを含むコンタクト７（コンタクト７ｂ，７ｎ，７ｐ，７ｃ，７ｗ等を含む）を形成し、その上に配線８（ビット線８ｂを含む）を形成することにより、図２５に示した半導体記憶装置が形成される。

図４０は、実施の形態２に係る半導体記憶装置のメモリセル領域におけるコンタクトのレイアウトの一例を示す図であり、当該メモリセル領域の外周部の上面図である。同図においては、図２５に示したものに対応する要素には同一符号を付してある。上でも説明したように、本実施の形態においては図４０の如くメモリセル領域の外周（周辺回路領域との境界）に、広い分離トレンチ２が形成され、その内部のフィールドシールド電極はメモリセル領域側のＮ型導電性膜４ｎと周辺回路領域側のＰ型導電性膜４ｐとに分離されている（図７）。

図４０のようにＮ型導電性膜４ｎに接続するセルプレートコンタクト７ｃは、メモリセル領域におけるゲート電極１２の延在方向に垂直な辺に沿った端部、即ち広い分離トレンチ２内にレイアウトされる。また、Ｐ型導電性膜４ｐに接続するコンタクト７ｐもまた広い分離トレンチ２内にレイアウトされる。広い分離トレンチ２のＮ型導電性膜４ｎおよびＰ型導電性膜４ｐは表面に丸みを帯びているので、図２６を用いて説明したように、メモリセル領域のＮ型導電性膜４ｎとセルプレートコンタクト７ｃとの接触面積、並びに周辺回路領域のＰ型導電性膜４ｐとそれに接続するコンタクト７ｐとの接触面積は大きくなる。従って、それらの接続抵抗を小さくすることができ、安定した接続（接続抵抗のばらつきが少ない接続）が可能になる。

なお実施の形態２においても、ゲート電極１２に垂直に走るメモリセル領域内の分離トレンチ２内にはＮ型導電性膜４ｎが埋め込まれているため、ゲート電極１２に平行に走る分離トレンチ２同士は互いに電気的に接続している。従って、セルプレートコンタクト７ｃを、ゲート電極１２に平行に走る分離トレンチ２の全てに配設する必要はない。例えば図４０のように一つおきに配設してもよいし、理論的には、メモリセル領域のコーナー部（例えばメモリセル領域の四隅）のみにセルプレートコンタクト７ｃを配設することもできる。

＜実施の形態３＞
図４１は、実施の形態３に係る半導体記憶装置の構成を示す図であり、当該半導体記憶装置におけるメモリセル領域と周辺回路領域との境界近傍の断面図である。同図においては、図６に示したものと同様の要素には同一符号を付してあるので、ここではそれらの詳細な説明は省略し、ここでは図６の装置と異なる特徴の部分について主に説明する。

まず実施の形態３に係る半導体記憶装置では、ＤＲＡＭセルのキャパシタＣ１，Ｃ２の形成領域の内壁酸化膜３（内壁酸化膜３におけるキャパシタＣ１，Ｃ２の誘電体層となる部分）は薄く、それ以外の領域の内壁酸化膜３は厚く形成されている。即ち、図４１に示すように、ＤＲＡＭセルのキャパシタＣ１，Ｃ２の形成領域の分離トレンチ２内には、薄い内壁酸化膜３ａが形成され、それ以外の領域（例えば周辺回路領域）の分離トレンチ２内には厚い内壁酸化膜３ｂが形成される。そのことを除いては、実施の形態１の半導体記憶装置と同様の構成を有している。なお、薄い内壁酸化膜３ａの膜厚は例えば１〜２ｎｍ程度、厚い内壁酸化膜３ｂの膜厚は例えば５〜３０ｎｍである。

本実施の形態によれば、ＤＲＡＭセルのキャパシタＣ１，Ｃ２の誘電体層が薄い内壁酸化膜３ａであるため、キャパシタＣ１，Ｃ２の容量が増大し、ＤＲＡＭセルの信頼性が向上する。また、それ以外の周辺回路領域等の分離トレンチ２には、厚い内壁酸化膜３ｂを介してフィールドシールド電極（Ｎ型導電性膜４ｎまたはＰ型導電性膜４ｐ）が埋め込まれるため、活性領域とフィールドシールド電極間のリーク電流の発生を防止することができ、フィールドシールド構造の素子分離能力が向上するという効果が得られる。

次に、図４１に示した本実施の形態に係る半導体記憶装置の製造方法について説明する。図４２〜図４５は、当該半導体記憶装置の製造方法を説明するための工程図である。以下、これらの図を参照して当該製造方法を説明する。

まず、実施の形態１と同様の手法により、シリコン基板１に分離トレンチ２を形成する。即ち、シリコン基板１上面にパッド酸化膜８１およびハードマスク８２を形成し、それをマスクにするエッチングにより分離トレンチ２を形成する。その後、分離トレンチ２の内壁に内壁酸化膜３を形成する第１の内壁酸化処理を行う（図４２）。この第１の内壁酸化処理では、形成する内壁酸化膜３の膜厚は５〜３０ｎｍとする。

次にフォトリソグラフィ技術を用いて、ＤＲＡＭセルのキャパシタＣ１，Ｃ２の形成領域を開口したレジストマスク８３を形成し、それをマスクにするエッチングによって、キャパシタＣ１，Ｃ２の形成領域の内壁酸化膜３を除去する（図４３）。そして同じくレジストマスク８３をマスクにして、Ｐ型ドーパントとしてのボロンをイオンを注入する。それにより、キャパシタＣ１，Ｃ２の形成領域の分離トレンチ２の内壁および底にＰ型のキャパシタ電極拡散層１６が形成される（図４４）。

レジストマスク８３を除去した後、分離トレンチ２の内壁に再度内壁酸化膜３を形成する第２の内壁酸化処理を行う。この第２の内壁酸化処理では、形成する内壁酸化膜３は膜厚１〜２ｎｍ程度の薄いものにする。その結果、キャパシタＣ１，Ｃ２の形成領域の内壁酸化膜３は、第２の内壁酸化処理で形成された薄い内壁酸化膜３ａになり、それ以外の領域の内壁酸化膜３は、第１および第２の内壁酸化処理の両方で形成された厚い内壁酸化膜３ｂになる（図４５）。

その後は、実施の形態１において図１０〜図２１を用いて説明した工程と同様の手順で、メモリセル領域にＤＲＡＭセル（アクセストランジスタＴ１，Ｔ２およびキャパシタＣ１，Ｃ２）を形成すると共に、周辺回路領域に周辺ＰＭＯＳトランジスタＴｐおよび周辺ＮＭＯＳトランジスタＴｎを形成し、それらに接続するコンタクト７および配線８を形成することにより、図４１に示した半導体記憶装置が形成される。

上記のように、本実施の形態に係る半導体記憶装置では、内壁酸化膜３の厚さがキャパシタＣ１，Ｃ２の誘電体層となる部分とそれ以外の部分とで異なる点を除いては、実施の形態１と同様である。即ち、本実施の形態においてもゲート電極１２に平行に走る分離トレンチ２同士は互いに電気的に接続している。従って、セルプレートコンタクト７ｃのレイアウトも実施の形態１（図２２〜図２４）と同様でよい。

また以上の説明では、実施の形態１の半導体記憶装置（図６）に対して、内壁酸化膜３の厚さをキャパシタＣ１，Ｃ２の誘電体層となる部分とそれ以外の部分とで異ならしめた構成を示したが、本実施の形態は実施の形態２の半導体記憶装置（図２５）に対しても適用可能である。

＜実施の形態４＞
図４６は、実施の形態４に係る半導体記憶装置の構成を示す図であり、当該半導体記憶装置におけるメモリセル領域と周辺回路領域との境界近傍の断面図である。同図においては、図６に示したものと同様の要素には同一符号を付してあるので、ここではそれらの詳細な説明は省略し、ここでは図６の装置と異なる特徴の部分について主に説明する。

まず実施の形態４に係る半導体記憶装置では、活性領域４０を規定する分離トレンチ２の内部表面（内壁および底）が粗面化され、微小な凹凸を有している。そのことを除いては、実施の形態１の半導体記憶装置と同様の構成を有している。

本実施の形態によれば、活性領域４０の側壁が粗面化されているため、当該側壁に形成されたキャパシタ電極拡散層１６をストレージ電極とするキャパシタＣ１，Ｃ２の有効面積が大きくなる。よって、キャパシタＣ１，Ｃ２の容量を増大させることができ、ＤＲＡＭセルの信頼性が向上するという効果が得られる。なお、本実施の形態においては周辺回路領域の分離トレンチ２の内部表面も粗面化されるが、通常、シリコン基板１と周辺回路領域のフィールドシールド電極（Ｎ型導電性膜４ｎおよびＰ型導電性膜４ｐ）とはほぼ同電位に設定され、シリコン基板１とフィールドシールド電極との間のリーク電流の問題等は生じない。

次に、図４６に示した本実施の形態に係る半導体記憶装置の製造方法について説明する。図４７〜図５２は、当該半導体記憶装置の製造方法を説明するための工程図である。以下、これらの図を参照して当該製造方法を説明する。

まず、実施の形態１と同様の手法により、シリコン基板１に分離トレンチ２を形成する。即ち、シリコン基板１上面にパッド酸化膜８１およびハードマスク８２を形成し、それをマスクにするエッチングにより分離トレンチ２を形成する（図４７）。

そしてシリコン基板１の全面にポリシリコンの微細粒子８８（以下「粗面化ポリシリコン」）を形成する（図４８）。このとき、粗面化ポリシリコン８８は分離トレンチ２の内部表面にも形成され、当該内部表面に微細な凹凸を形成する。それにより分離トレンチ２の内部表面は粗面化される。なお、粗面化ポリシリコン８８は、例えば、参考文献（応用物理、第６１巻、第１１号、１９９２年、ｐｐ１１４７−１１５１、「半球状グレインポリシリコンの形成機構」、辰巳徹等）に記載の方法により形成することができる。

その後、粗面化された分離トレンチ２の内壁に内壁酸化膜３を形成する（図４９）。このときハードマスク８２の上面には粗面化ポリシリコン８８が形成されているため、図４９に示すように、内壁酸化膜３と一体的なシリコン酸化膜がハードマスク８２の上にも形成される。

次に、ＤＲＡＭセルのキャパシタＣ１，Ｃ２の形成領域を開口したレジストマスク８３を形成し、それをマスクにして、Ｐ型ドーパントとしてのボロンをイオンを注入する。それにより、キャパシタＣ１，Ｃ２の形成領域の分離トレンチ２の内壁および底にＰ型のキャパシタ電極拡散層１６が形成される（図５０）。

続いてノンドープポリシリコン膜４を堆積させて、当該ノンドープポリシリコン膜４で分離トレンチ２内を充填する（図５１）。そしてＣＭＰ技術を用いて、ハードマスク８２上のノンドープポリシリコン膜４、粗面化ポリシリコン８８および（内壁酸化膜３と同時に形成された）シリコン酸化膜を除去する（図５２）。

その後は、実施の形態１において図１２〜図２１を用いて説明した工程と同様の手順で、メモリセル領域にＤＲＡＭセル（アクセストランジスタＴ１，Ｔ２およびキャパシタＣ１，Ｃ２）を形成すると共に、周辺回路領域に周辺ＰＭＯＳトランジスタＴｐおよび周辺ＮＭＯＳトランジスタＴｎを形成し、それらに接続するコンタクト７および配線８を形成することにより、図４６に示した半導体記憶装置が形成される。

上記のように、本実施の形態に係る半導体記憶装置では、分離トレンチ２の内部表面が粗面化ポリシリコン８８により粗面化されている点を除いては、実施の形態１と同様である。即ち、本実施の形態においてもゲート電極１２に平行に走る分離トレンチ２同士は互いに電気的に接続している。従って、セルプレートコンタクト７ｃのレイアウトも実施の形態１（図２２〜図２４）と同様でよい。

また以上の説明では、実施の形態１の半導体記憶装置（図６）において、分離トレンチ２の内部表面を粗面化した構成を示したが、本実施の形態は実施の形態２の半導体記憶装置（図２５）に対しても適用可能である。

＜実施の形態５＞
実施の形態５では、上記の実施の形態４の変形例を示す。図５３は、実施の形態５に係る半導体記憶装置の構成を示す図であり、当該半導体記憶装置におけるメモリセル領域と周辺回路領域との境界近傍の断面図である。同図においては、図６並びに図４６に示したものと同様の要素には同一符号を付してあるので、ここではそれらの詳細な説明は省略する。

実施の形態４においては、分離トレンチ２の内部表面（内壁および底）の全体が粗面化されていたが、実施の形態５においては、図５３のように分離トレンチ２の内壁のみが粗面化され、底部は粗面化されていない。そのことを除いては、実施の形態４の半導体記憶装置と同様の構成を有している。

本実施の形態においても、活性領域４０の側壁が粗面化されているため、当該側壁に形成されたキャパシタ電極拡散層１６をストレージ電極とするキャパシタＣ１，Ｃ２の容量が増大するという効果が得られる。また、分離トレンチ２の底面が粗面化されていないことにより、分離トレンチ２を挟んで隣接するＤＲＡＭセル間のリーク電流が抑制されるという効果も得られる。

次に、図５３に示した本実施の形態に係る半導体記憶装置の製造方法について説明する。図５４〜図５９は、当該半導体記憶装置の製造方法を説明するための工程図である。以下、これらの図を参照して当該製造方法を説明する。

まず、実施の形態４と同様に、シリコン基板１上面にパッド酸化膜８１およびハードマスク８２を形成し、それをマスクにするエッチングにより分離トレンチ２を形成する。そしてシリコン基板１の全面に粗面化ポリシリコン８８を形成する（図５４）。このとき粗面化ポリシリコン８８が分離トレンチ２の内部表面（内壁および底）に形成されることにより、当該内部表面が粗面化される。

本実施の形態においては、ここでシリコン基板１の全面に対し、ドライエッチングによるエッチバックを行う。これによりハードマスク８２の上面および分離トレンチ２の底の粗面化ポリシリコン８８は除去されるが、分離トレンチ２の内壁の粗面化ポリシリコン８８は除去されずに残存することになる（図５５）。

その後、粗面化された分離トレンチ２の内壁に内壁酸化膜３を形成する（図５６）。ハードマスク８２の上面の粗面化ポリシリコン８８は除去されているため、図５６に示すように、ハードマスク８２の上には内壁酸化膜３と一体的なシリコン酸化膜は形成されない。

次に、ＤＲＡＭセルのキャパシタＣ１，Ｃ２の形成領域を開口したレジストマスク８３を形成し、それをマスクにして、Ｐ型ドーパントとしてのボロンをイオンを注入する。それにより、キャパシタＣ１，Ｃ２の形成領域の分離トレンチ２の内壁および底にＰ型のキャパシタ電極拡散層１６が形成される（図５７）。

続いて実施の形態４と同様に、ノンドープポリシリコン膜４を堆積させて、当該ノンドープポリシリコン膜４で分離トレンチ２内を充填する（図５８）。そしてＣＭＰ技術を用いて、ハードマスク８２上のノンドープポリシリコン膜４を除去する（図５９）。

その後は、実施の形態１において図１２〜図２１を用いて説明した工程と同様の手順で、メモリセル領域にＤＲＡＭセル（アクセストランジスタＴ１，Ｔ２およびキャパシタＣ１，Ｃ２）を形成すると共に、周辺回路領域に周辺ＰＭＯＳトランジスタＴｐおよび周辺ＮＭＯＳトランジスタＴｎを形成し、それらに接続するコンタクト７および配線８を形成することにより、図５３に示した半導体記憶装置が形成される。

ここで実施の形態４においては、図５１および図５２を用いて説明したように、ハードマスク８２上のノンドープポリシリコン膜４を除去するＣＭＰ工程において、粗面化ポリシリコン８８および（内壁酸化膜３と同時に形成された）シリコン酸化膜もハードマスク８２上から除去する必要がある。このときのＣＭＰ処理は、シリコン酸化膜を研磨するのに適した条件で行うため、ＣＭＰのストッパとなるハードマスク８２上に粗面化ポリシリコン８８が残った状態で研磨を進めた場合、粗面化ポリシリコン８８を除去しきれずに、当該粗面化ポリシリコン８８およびそれに起因する微細な凹凸に絡むシリコン酸化膜およびスラリー残を除去しきれなくなるという問題が生じることが懸念される。またＣＭＰ処理の際に、除去した粗面化ポリシリコン８８が原因となってスクラッチが発生する可能性もあり問題となる。

それに対し本実施の形態では、ハードマスク８２上のノンドープポリシリコン膜４を除去するＣＭＰ工程（図５９）に先立って、ハードマスク８２上の粗面化ポリシリコン８８を除去するドライエッチングによるエッチバック工程（図５５）が行われる。よって、当該ＣＭＰ工程の段階では、粗面化ポリシリコン８８および、内壁酸化膜３と同時に形成されるシリコン酸化膜は、ハードマスク８２上に無い。従って上記した実施の形態４の問題は伴わない。

＜実施の形態６＞
実施の形態６においては、上記の実施の形態４または５の変形例を示す。上記のとおり、実施の形態４，５においては、メモリセル領域の分離トレンチ２の内壁が粗面化されることにより、ＤＲＡＭセルのキャパシタＣ１，Ｃ２の容量が増大するという効果を得ている。また周辺回路領域の分離トレンチ２の内壁も粗面化されるが、シリコン基板１およびフィールドシールド電極（Ｎ型導電性膜４ｎおよびＰ型導電性膜４ｐ）の電圧の条件によっては、分離トレンチ２の内壁の凹凸に起因して周辺回路領域のフィールドシールド電極とシリコン基板１との間のリーク電流が生じる場合がある（先に述べたように、シリコン基板１と周辺回路領域のフィールドシールド電極とがほぼ同電位に設定される場合は問題とはならない）。

つまり、周辺回路領域の分離トレンチ２の内壁は粗面化されていない方が望ましい場合もある。そこで本実施の形態では、メモリセル領域の分離トレンチ２の内壁のみを粗面化し、周辺回路領域の分離トレンチ２の内壁は粗面化しないように、作り分ける技術を提案する。

図６０は、実施の形態６に係る半導体記憶装置の構成を示す図であり、当該半導体記憶装置におけるメモリセル領域と周辺回路領域との境界近傍の断面図である。同図においては、図６並びに図４６に示したものと同様の要素には同一符号を付してあるので、ここではそれらの詳細な説明は省略する。

図６０に示すように、本実施の形態においては、メモリセル領域の分離トレンチ２の内壁は粗面化されているのに対し、周辺回路領域の分離トレンチ２の内壁は粗面化されていない。そのことを除いては、実施の形態５の半導体記憶装置と同様の構成を有している。

メモリセル領域においては、分離トレンチ２の内壁（活性領域４０の側壁）が粗面化されているため、キャパシタＣ１，Ｃ２の容量が増大するという効果が得られる。また実施の形態５と同様に、分離トレンチ２の底は粗面化されておらず、分離トレンチ２を挟んで隣接するＤＲＡＭセル間のリーク電流も抑制されている。一方、周辺回路領域においては、分離トレンチ２の内壁は粗面化されていないため、分離トレンチ２内のフィールドシールド電極（Ｎ型導電性膜４ｎおよびＰ型導電性膜４ｐ）とシリコン基板１との間にある程度大きな電位差を設定するような場合にも、シリコン基板１との間のリーク電流が抑制されるという効果が得られる。

次に、図６０に示した本実施の形態に係る半導体記憶装置の製造方法について説明する。図６１〜図６８は、当該半導体記憶装置の製造方法を説明するための工程図である。以下、これらの図を参照して当該製造方法を説明する。

まず、実施の形態１と同様に、シリコン基板１上面にパッド酸化膜８１およびハードマスク８２を形成し、それをマスクにするエッチングにより分離トレンチ２を形成する（図６１）。

その後、シリコン基板１上の全面にシリコン酸化膜９０を堆積して、分離トレンチ２内を埋め込み（図６２）、ＣＭＰ技術によりハードマスク８２上のシリコン酸化膜９０を除去する（図６３）。そして周辺回路領域上を覆うレジストマスク９１を形成し、それをマスクにするエッチングによりメモリセル領域の分離トレンチ２内のシリコン酸化膜９０を除去する（図６４）。

そしてシリコン基板１の全面に粗面化ポリシリコン８８を形成する。メモリセル領域の分離トレンチ２の内部表面（内壁および底）は、粗面化ポリシリコン８８が形成されて粗面化される。周辺回路領域の分離トレンチ２にはシリコン酸化膜９０が充填されており、その内部表面に粗面化ポリシリコン８８が形成されないので粗面化されない（図６５）。

そしてシリコン基板１の全面に対し、ドライエッチングによるエッチバックを行う。これによりハードマスク８２の上面および分離トレンチ２の底の粗面化ポリシリコン８８は除去されるが、分離トレンチ２の内壁の粗面化ポリシリコン８８は除去されずに残存することになる（図６６）。なお、このエッチバック工程は、実施の形態４のように分離トレンチ２の底も粗面化する場合には省略することができる。

その後、今度はメモリセル領域上を覆うレジストマスク９２を形成し、それをマスクにするエッチングにより周辺回路領域の分離トレンチ２内のシリコン酸化膜９０を除去する（図６７）。そしてレジストマスク９２を除去することにより、メモリセル領域の分離トレンチ２の内壁のみが粗面化された分離トレンチ構造が得られる（図６８）。

その後は、実施の形態１において図８〜図２１を用いて説明した工程と同様の手順で、メモリセル領域にＤＲＡＭセル（アクセストランジスタＴ１，Ｔ２およびキャパシタＣ１，Ｃ２）を形成すると共に、周辺回路領域に周辺ＰＭＯＳトランジスタＴｐおよび周辺ＮＭＯＳトランジスタＴｎを形成し、それらに接続するコンタクト７および配線８を形成することにより、図６０に示した半導体記憶装置が形成される。

一般的なＤＲＡＭセルおよび相補型ＤＲＡＭセルの回路図である。 実施の形態１に係る半導体記憶装置のＤＲＡＭセルのレイアウト図である。 実施の形態１に係る半導体記憶装置のＤＲＡＭセルの断面図である。 実施の形態１に係る半導体記憶装置における、ワード線方向に隣接するＤＲＡＭセル間の分離領域の断面図である。 実施の形態１に係る半導体記憶装置のＤＲＡＭセルの断面斜視図である。 実施の形態１に係る半導体記憶装置におけるメモリセル領域および周辺回路領域の断面図である。 実施の形態１に係る半導体記憶装置のチップレイアウトの概略図である。 実施の形態１に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態１に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態１に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態１に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態１に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態１に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態１に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態１に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態１に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態１に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態１に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態１に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態１に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態１に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態１に係る半導体記憶装置のメモリセル領域におけるコンタクトのレイアウトの一例を示す図である。 実施の形態１に係る半導体記憶装置のメモリセル領域におけるコンタクトのレイアウトの一例を示す図である。 実施の形態１に係る半導体記憶装置のメモリセル領域におけるコンタクトのレイアウトの一例を示す図である。 実施の形態２に係る半導体記憶装置におけるメモリセル領域および周辺回路領域の断面図である。 実施の形態２の効果を説明するための図である。 実施の形態２の変形例を示す図である。 実施の形態２に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態２に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態２に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態２に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態２に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態２に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態２に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態２に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態２に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態２に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態２に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態２に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態２に係る半導体記憶装置のメモリセル領域外周部の上面図である。 実施の形態３に係る半導体記憶装置におけるメモリセル領域および周辺回路領域の断面図である。 実施の形態３に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態３に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態３に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態３に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態４に係る半導体記憶装置におけるメモリセル領域および周辺回路領域の断面図である。 実施の形態４に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態４に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態４に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態４に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態４に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態４に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態５に係る半導体記憶装置におけるメモリセル領域および周辺回路領域の断面図である。 実施の形態５に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態５に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態５に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態５に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態５に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態５に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態６に係る半導体記憶装置におけるメモリセル領域および周辺回路領域の断面図である。 実施の形態６に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態６に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態６に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態６に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態６に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態６に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態６に係る半導体記憶装置の製造方法を示す工程図である。 実施の形態６に係る半導体記憶装置の製造方法を示す工程図である。

符号の説明

Ｔ１，Ｔ２ アクセストランジスタ、Ｃ１，Ｃ２ キャパシタ、Ｔｎ，Ｔｐ 周辺回路のトランジスタ、１ シリコン基板、２ 分離トレンチ、３，３ａ，３ｂ 内壁酸化膜、４ ノンドープポリシリコン膜、４ｐ Ｐ型導電性膜、４ｎ Ｎ型導電性膜、５ キャップ酸化膜、６ 層間絶縁膜、７ コンタクト、８ 配線、１０，２０ Ｎウェル領域、１１，２１，３１ ゲート酸化膜、１２，２２，３２ ゲート電極、１３，２３，３３ サイドウォール、１４，１５，２４，３４ ソースドレイン領域、１６ キャパシタ電極拡散層、３０ Ｐウェル領域３０、４０ 活性領域、４１ 分離用活性領域４１、８８ 粗面化ポリシリコン。

Claims (23)

1. 半導体基板と、
   前記半導体基板における活性領域を規定するトレンチと、
   前記トレンチの内壁に形成された内壁絶縁膜と、
   前記トレンチ内に前記内壁絶縁膜を介して埋め込まれた導電性膜と、
   メモリセルが形成された前記活性領域である第１活性領域と、
   前記第１活性領域の両端にそれぞれ形成され、前記トレンチの内壁に形成された不純物拡散層を第１電極、前記内壁絶縁膜を誘電体層、前記導電性膜を第２電極とする第１および第２キャパシタとを備え、
   前記第１キャパシタの第２電極と前記第２キャパシタの第２電極とは、前記トレンチ内で繋がっている
   ことを特徴とする半導体記憶装置。
2. 請求項１記載の半導体記憶装置であって、
   前記第１活性領域は、前記導電性膜で囲まれている
   ことを特徴とする半導体記憶装置。
3. 請求項１または請求項２記載の半導体記憶装置であって、
   前記第１活性領域を複数個備え、
   前記複数の第１活性領域のそれぞれに形成された第１および第２キャパシタの第２電極が、互いに前記トレンチ内で繋がっている
   ことを特徴とする半導体記憶装置。
4. 請求項１から請求項３のいずれか記載の半導体記憶装置であって、
   前記第１活性領域には、
   前記第１キャパシタの第１電極に接続する第１トランジスタ並びに前記第２キャパシタの第１電極に接続する第２トランジスタが形成されており、
   前記第１および第２トランジスタのゲート電極は、
   前記導電性膜とは異なる層を用いて形成されている
   ことを特徴とする半導体記憶装置。
5. 請求項１から請求項４のいずれか記載の半導体記憶装置であって、
   前記メモリセルのアレイが形成されるメモリセル領域と周辺回路が形成される周辺回路領域との境界に、回路素子が形成されていない前記活性領域である第２活性領域が形成されている
   ことを特徴とする半導体記憶装置。
6. 請求項５記載の半導体記憶装置であって、
   前記第２活性領域は、前記メモリセル領域を囲むフレーム状に形成されている
   ことを特徴とする半導体記憶装置。
7. 請求項１から請求項６のいずれか記載の半導体記憶装置であって、
   前記メモリセルのアレイが形成されたメモリセル領域と周辺回路が形成された周辺回路領域との境界の前記トレンチ内では、前記導電性膜が、前記メモリセル領域側と前記周辺回路側とに分離されている
   ことを特徴とする半導体記憶装置。
8. 請求項７記載の半導体記憶装置であって、
   前記メモリセル領域と前記周辺回路領域との境界の前記トレンチ内の前記導電性膜に接続するコンタクトプラグをさらに備える
   ことを特徴とする半導体記憶装置。
9. 請求項１から請求項６のいずれか記載の半導体記憶装置であって、
   前記半導体基板におけるＰウェル領域とＮウェル領域との境界の前記トレンチ内では、前記導電性膜が、前記Ｐウェル領域側と前記Ｎウェル領域側とに分離されている
   ことを特徴とする半導体記憶装置。
10. 請求項９記載の半導体記憶装置であって、
    前記Ｐウェル領域と前記Ｎウェル領域との境界の前記トレンチ内の前記導電性膜に接続するコンタクトプラグをさらに備える
    ことを特徴とする半導体記憶装置。
11. 請求項１から請求項１０のいずれか記載の半導体記憶装置であって、
    前記内壁絶縁膜は、
    第１および第２キャパシタの誘電体層となった部分の厚さが、それ以外の部分よりも薄く形成されている
    ことを特徴とする半導体記憶装置。
12. 請求項１から請求項１１のいずれか記載の半導体記憶装置であって、
    前記トレンチの内壁が粗面化されている
    ことを特徴とする半導体記憶装置。
13. 請求項１２記載の半導体記憶装置であって、
    前記内壁が粗面化された前記トレンチの底は粗面化されていない
    ことを特徴とする半導体記憶装置。
14. 請求項１２または請求項１３記載の半導体記憶装置であって、
    前記内壁が粗面化された前記トレンチは、前記メモリセルのアレイが形成されるメモリセル領域内にのみ配設されている
    ことを特徴とする半導体記憶装置。
15. 請求項１から請求項１４のいずれか記載の半導体記憶装置であって、
    前記半導体基板におけるＰウェル領域内の前記導電性膜はＰ型ドーパントが導入されたポリシリコンであり、Ｎウェル領域内の前記導電性膜はＮ型ドーパントが導入されたポリシリコンである
    ことを特徴とする半導体記憶装置。
16. キャパシタおよびトランジスタを有するメモリセルを備えた半導体記憶装置の製造方法であって、
    （ａ）半導体基板の上部に、当該半導体基板における活性領域を規定するトレンチを形成する工程と、
    （ｂ）前記メモリセルを形成するための前記活性領域である第１活性領域の側壁に相当する前記トレンチの内壁に、イオン注入により不純物拡散層を形成する工程と、
    （ｃ）前記トレンチの内壁に内壁絶縁膜を形成する工程と、
    （ｄ）前記工程（ｃ）の後に、前記トレンチ内にノンドープポリシリコンを埋め込む工程と、
    （ｅ）イオン注入によって前記第１活性領域および前記ノンドープポリシリコンにドーパントを導入することにより、前記第１活性領域にウェルを形成すると共に、前記ノンドープポリシリコンを導電性膜にして、前記不純物拡散層を第１電極、前記内壁絶縁膜を誘電体層、前記導電性膜を第２電極とする前記キャパシタを形成する工程とを備える
    ことを特徴とする半導体記憶装置の製造方法。
17. 請求項１６記載の半導体記憶装置の製造方法であって、
    （ｆ）前記第１活性領域の前記ウェル上にゲート電極を形成し、イオン注入により当該ウェル内における前記ゲート電極の両側にソースドレイン領域を形成することで、当該第１活性領域に前記トランジスタを形成する工程をさらに備える
    ことを特徴とする半導体記憶装置の製造方法。
18. 請求項１６または請求項１７記載の半導体記憶装置の製造方法であって、
    前記工程（ｅ）の前記イオン注入は、
    前記メモリセルの周辺回路を形成するための前記活性領域である第２活性領域にも同時にウェルを形成するものである
    ことを特徴とする半導体記憶装置の製造方法。
19. 請求項１６から請求項１８のいずれか記載の半導体記憶装置の製造方法であって、
    前記工程（ａ）で形成される前記活性領域は、
    前記メモリセルのアレイが形成されるメモリセル領域を囲む第３活性領域を含む
    ことを特徴とする半導体記憶装置の製造方法。
20. 請求項１６から請求項１９のいずれか記載の半導体記憶装置の製造方法であって、
    前記工程（ａ）で形成される前記トレンチは、
    幅の狭い第１トレンチ部および当該第１トレンチ部よりも幅の広い第２トレンチ部を含み、
    前記工程（ｄ）は、
    （ｄ−１）前記ノンドープポリシリコンを、前記第２トレンチ部の幅の１／２未満の膜厚で堆積させる工程と、
    （ｄ−２）前記第１トレンチ部の底に達するまで前記ノンドープポリシリコンをエッチバックする工程とを含む
    ことを特徴とする半導体記憶装置の製造方法。
21. 請求項２０記載の半導体記憶装置の製造方法であって、
    前記工程（ａ）において、
    前記メモリセルのアレイが形成されるメモリセル領域の内部には前記第１トレンチ部が形成され、
    前記メモリセル領域の外周には前記第２トレンチ部が形成される
    ことを特徴とする半導体記憶装置の製造方法。
22. 請求項２０または請求項２１記載の半導体記憶装置の製造方法であって、
    前記工程（ａ）において、
    前記半導体基板におけるＰウェル領域およびＮウェル領域の内部には前記第１トレンチ部が形成され、
    前記Ｐウェル領域と前記Ｎウェル領域との境界には前記第２トレンチ部が形成される
    ことを特徴とする半導体記憶装置の製造方法。
23. 請求項２０から請求項２２のいずれか記載の半導体記憶装置の製造方法であって、
    （ｇ）前記第２トレンチ部内の前記導電性膜に接続するコンタクトを形成する工程をさらに備える
    ことを特徴とする半導体記憶装置の製造方法。

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