JP4493182B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、半導体装置の製造工程または完成した半導体装置において、半導体基板に結晶欠陥が発生するのが抑制される半導体装置に関するものである。
【０００２】
【従来の技術】
近年、不揮発性半導体記憶装置の一種であるフラッシュメモリは、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）よりも安価に製造できるため、次世代のメモリデバイスとして期待されている。フラッシュメモリのメモリセルは、対応したソース線に接続されるソース領域と、対応したビット線に接続されるドレイン領域と、情報を蓄積するためのフローティングゲート電極と、対応したワード線に接続されるコントロールゲート電極とを備えている。
【０００３】
フローティングゲート電極の直下に位置するトンネル酸化膜からなるゲート絶縁膜のＦＮ（Fowler Nordheim）トンネル現象やチャネルホットエレクトロン（Channel Hot Electron）現象などによってフローティングゲート電極に電子を注入するか、フローティングゲート電極に蓄積された電子を引き抜くことによって、情報の消去または書込がなされる。このようにフローティングゲート電極への電子の注入や引き抜きによってフローティングゲート電極における電子の状態に対応したしきい値の２値状態が作り出されて、その状態によって“０”か“１”が読出されることになる。
【０００４】
このようなフラッシュメモリを含めて、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）といったフローティングゲート電極を有するフローティングゲート型の不揮発性半導体メモリにおいて、最も一般的に用いられているメモリセルの構成は、ＮＯＲ（Not OR）型アレイである。
【０００５】
ＮＯＲ型アレイでは、各行のメモリセルのドレイン領域に接続されるコンタクトが形成される。金属シリサイドとポリシリコンとのポリサイド構造の配線や金属配線などでビット線が行方向に形成される。一方、各列のメモリセルのゲート配線は列方向に形成され、ビット線とゲート配線とがマトリックス状に形成されることになる。
【０００６】
そのような従来のフラッシュメモリの平面構造の一例を図４３に示す。図４３に示すように、トレンチ分離酸化膜１０３によって区切られた複数の素子形成領域Ｓを横切るように間隔を隔ててコントロールゲート電極１１２ａ、１１２ｂ、１１２ｃ、１１２ｄが形成されている。そのコントロールゲート電極１１２ａ、１１２ｂ、１１２ｃ、１１２ｄが素子形成領域Ｓを横切る部分では、さらにフローティングゲート電極１１０ａ、１１０ｂ、１１０ｃ、１１０ｄがそれぞれコントロールゲート電極の直下に形成されている。
【０００７】
そして、たとえばコントロールゲート電極１１２ｂを挟んで一方の素子形成領域Ｓにはソース領域１０６ａが形成され、他方の素子形成領域Ｓにはドレイン領域１０４ｂが形成されている。各ドレイン領域はコンタクトホール１１７を介してビット線（図示せず）と電気的に接続されている。
【０００８】
各ソース領域は、たとえば、コントロールゲート電極１１２ａ、１１２ｂによって挟まれた領域の直下に位置するシリコン基板に形成された所定導電型の不純物領域によって互いに電気的に接続されている。このようなメモリセルにおけるソース領域の構造は、特にセルフアラインソース構造と呼ばれている。セルフアラインソース構造では、各メモリセルのソース領域はコンタクトを介して配線により接続されるのではなく、拡散層配線により接続されることになる。言い換えれば、拡散層配線がソース領域を含むことになる。
【０００９】
次に、このセルフアラインソース構造の製造方法について説明する。まず、たとえば図４３に示されるコントロールゲート電極１１２ａとコントロールゲート電極１１２ｂとによって挟まれた領域などソース領域を形成するための領域を残してフォトレジストパターン（図示せず）を形成する。
【００１０】
そのフォトレジストパターンとコントロールゲート電極１１２ａ、１１２ｂをマスクとして、コントロールゲート電極１１２ａ、１１２ｂによって挟まれた領域に位置するトレンチ分離酸化膜１０３にエッチングを施してこれを除去し、トレンチ分離酸化膜１０３の直下に位置するシリコン基板の表面を露出する。
【００１１】
次に、そのコントロールゲート電極１１２ａ、１１２ｂによって挟まれた領域に露出したシリコン基板の表面に所定導電型のイオンを注入することで、各ソース領域を形成するとともに、その各ソース領域を列方向に接続する拡散層配線を自己整合的に形成する。
【００１２】
これにより、図４３に示す断面線ＸＬＩＶ−ＸＬＩＶにおける断面構造は、図４４に示すように、トレンチ分離酸化膜１０３が除去されることで露出した溝１０２ａの表面を含むシリコン基板１０２の表面に、ソース領域を含む拡散層配線１０６が自己整合的に形成される。この拡散層配線１０６は、シリコン基板１０２の主表面の部分（溝１０２ａと溝１０２ａとの間の領域）ではソース領域となる。
【００１３】
一方、図４３に示す断面線ＸＬＶ−ＸＬＶでは、図４５に示すように、コントロールゲート電極１１２ａ、１１２ｃとコントロールゲート電極１１２ｂ、１１２ｄとによって挟まれた領域に位置するトレンチ分離酸化膜１０３が除去されて、シリコン基板１０２（溝１０２ａの底）の表面を露出する開口部１０３ａが形成されている。その露出したシリコン基板１０２の表面にソース領域を含む拡散層配線１０６が形成される。
【００１４】
その後、図４４および図４５に示すように、開口部１０３ａの側面上を含む、コントロールゲート電極１１２ａ〜１１２ｄの側面上にサイドウォール絶縁膜１１４ａがそれぞれ形成される。さらに、そのコントロールゲート電極１１２ａ〜１１２ｄを覆うようにＴＥＯＳ（Tetra Ethyl Ortho Silicate glass）膜１１５が形成される。
【００１５】
次に、図４６および図４７に示すように、そのＴＥＯＳ膜１１５上に、層間絶縁膜となるＢＰＴＥＯＳ（Boro Phospho Tetra Ethyl Ortho Silicate glass）膜１１６が形成される。次に、図４８および図４９に示すように、ＢＰＴＥＯＳ膜１１６に熱処理または研磨処理を施すことにより、ＢＰＴＥＯＳ膜１１６の表面を平坦にする。このようにして、ＮＯＲ型アレイのフラッシュメモリの主要部分が完成する。
【００１６】
このフラッシュメモリによれば、メモリセルにおけるソース領域としてセルフアラインソース構造が採用されることで、各ソース領域をコンタクトを介して電気的に接続する必要がなくなる。すなわち、メモリセルのソース領域は、最小のデザインルールに基づいた隣接する２つコントロールゲート電極によって挟まれた領域に形成されることになって、メモリセルの微細化または高集積化を図ることができる。
【００１７】
【発明が解決しようとする課題】
上述したように、セルフアラインソース構造を採用したフラッシュメモリによれば、ソース領域が最小のデザインルールに基づいた隣接する２つのコントロールゲート電極によって挟まれた領域に形成されることで、メモリセルの微細化を図ることができる。
【００１８】
また、素子を電気的に分離するための分離構造として、上記のようにトレンチ分離酸化膜１０３を用いたトレンチ分離構造が採用されている。このトレンチ分離構造では、従来のＬＯＣＯＳ分離構造と比べてさらなる微細化を図ることができる。トレンチ分離構造は、図４４に示すように、シリコン基板１０２を比較的急峻な角度で溝１０２ａを形成し、その溝１０２ａに酸化膜を埋込んでトレンチ分離酸化膜１０３を形成するものである。
【００１９】
ところが、上述したフラシュメモリでは、図４５に示すように、セルフアライン構造のソース領域を形成する際に、溝１０２ａに埋め込まれたトレンチ分離酸化膜１０３のうち、隣接する２つのコントロールゲート電極によって挟まれた領域に位置する部分が除去されて、シリコン基板（溝１０２ａ）の表面を露出する開口部１０３ａが形成される。
【００２０】
図５０または図５１に示すように、この開口部１０３ａの実質的な深さとしては、溝１０２ａの深さにコントロールゲート電極１１２ａ〜１１２ｄおよびフローティングゲート電極１１０ａ〜１１０ｄの厚さを加えた深さとなって、開口部１０３ａは、シリコン基板２上に形成されるパターンにおいて、最も深い開口部になる。
【００２１】
なお、図５１は、図４３に示す断面線ＬＩ−ＬＩに沿ったより素子形成領域の側に近い部分における断面構造を示し、したがって、コントロールゲート電極１１２ａ〜１１２ｄの下にＯＮＯ膜１０９を介してフローティングゲート電極１１０ａ〜１１０ｄがそれぞれ形成されている。
【００２２】
開口部１０３ａが最も深くなることで、その開口部１０３ａを埋めるように層間絶縁膜としてのＢＰＴＥＯＳ膜１１６などが形成された後には、点線枠Ｂに示す開口部１０３ａの底に位置するシリコン基板１０２に作用する応力が大きくなる。この応力によって、後の製造工程においてシリコン基板１０２に結晶欠陥が発生することがある。また、完成した半導体装置においても、その応力によってシリコン基板１０２に結晶欠陥が発生することがある。
【００２３】
このように、セルアライン構造のフラッシュメモリにおけるメモリセル領域では、隣接する２つのコントロールゲート電極によって挟まれた領域に形成される開口部１０３ａがＢＰＴＥＯＳ膜１１６などの層間絶縁膜で埋込まれることで、特に開口部１０３ａの底に位置するシリコン基板１０２の部分には、より強い応力が作用して、シリコン基板１０２に結晶欠陥が発生しやすくなる。
【００２４】
シリコン基板１０２に結晶欠陥が生じることで、たとえばリーク電流が発生してフラッシュメモリが所望の動作を行なわなくなるおそれがある。また、半導体装置として所望の動作を行なうことができず、半導体装置の歩留まりが低下するおそれがある。
【００２５】
今後、フラッシュメモリにおいて微細化がさらに進むと、この開口部のアスペクト比はさらに大きくなって、この部分においてシリコン基板に作用する応力はさらに強くなることが想定される。その結果、シリコン基板には結晶欠陥がさらに発生しやすくなって、半導体装置の動作の信頼性が損なわれたり、歩留まりが低下することが懸念される。
【００２６】
本発明は、上記想定される問題点を解決するためになされたものであり、半導体基板における結晶欠陥の発生を抑制して、動作の信頼性が確保され、高い歩留まりが得られる半導体装置を提供することを目的とする。
【００２７】
【課題を解決するための手段】
本発明に係る半導体装置の第１のものは、主表面を有する半導体基板と、溝と、第１絶縁膜と、２つの導電層と、開口部と、第２絶縁膜と、空隙とを備えている。溝は半導体基板の主表面に形成されている。第１絶縁膜はその溝に埋込まれている。２つの導電層は、第１絶縁膜の上方に間隔を隔てて形成され、フローティングゲート電極である第１電極部とコントロールゲート電極である第２電極部とからなる。開口部は、第１絶縁膜に形成され、２つの配線によって挟まれた第１絶縁膜の直下に位置する半導体基板の表面を露出する。第２絶縁膜は、開口部を埋込むとともに２つの導電層を覆うように形成されている。空隙は、第２絶縁膜が埋込まれた開口部内に形成されている。
【００２８】
この構造によれば、第２絶縁膜を形成した後の半導体装置の製造工程において特に開口部の底部分において半導体基板に作用する応力が開口部内に形成された空隙によって緩和される。また、製造工程中に限らず完成した半導体装置においても、シリコン基板に作用する応力がこの空隙によって緩和される。これにより、半導体基板に結晶欠陥が発生することが抑制されて、たとえばリーク電流などを防止することができ、所望の動作が確保されて、歩留まりの高い半導体装置が得られる。
【００２９】
好ましくは、空隙は第１絶縁膜によって挟まれた位置から２つの導電層によって挟まれた位置にまで延在している。
【００３０】
この場合には、２つの導電層の間に位置する空隙により２つの導電層間の容量が低減されて、半導体装置の高速動作を図ることができる。
【００３１】
また好ましくは、半導体基板に形成され、２つの導電層が横切るとともに、第１絶縁膜によって区切られた素子形成領域と、２つの導電層のうちの一方の導電層を挟んで、他方の導電層が位置する側の素子形成領域に形成された所定導電型の一方側不純物領域および他方の導電層が位置する側とは反対側の素子形成領域に形成された所定導電型の他方側不純物領域とを備えている。
【００３２】
この場合には、素子形成領域において、フローティングゲート電極である第１電極部、コントロールゲート電極である第２電極部、一方側および他方側不純物領域を含む半導体素子が得られる。
【００３３】
さらに好ましくは、２つの導電層によって挟まれた領域に位置する半導体基板の表面に形成された導電領域を備え、その導電領域は一方側不純物領域を含んでいる。
【００３４】
この場合には、半導体素子の一方側不純物領域が導電領域によって他の部分と電気的に接続される。
【００３５】
また好ましくは、一方側不純物領域はソース領域を含み、他方側不純物領域はドレイン領域を含んでいる。
【００３６】
この場合には、半導体素子として、フローティングゲート、コントロールゲート、ソース領域およびドレイン領域を含むメモリセルが構成される。
【００３７】
本発明に係る半導体装置の第２のものは、半導体基板と、溝と、素子分離絶縁膜と、素子形成領域と、第１ゲート配線と、第２ゲート配線と、ソース領域と、ドレイン領域と、導電領域と、開口部と、層間絶縁膜と、空隙とを備えている。溝は半導体基板に形成されている。素子分離絶縁膜は溝に埋込まれている。素子形成領域は半導体基板に形成され、素子分離絶縁膜によって区切られている。第１ゲート配線は、素子分離絶縁膜および素子形成領域を横切るように形成され、フローティングゲート電極およびコントロールゲート電極を含んでいる。第２ゲート配線は、素子分離絶縁膜および素子形成領域を横切るように第１ゲート配線と間隔を隔てて形成され、フローティングゲート電極およびコントロールゲート電極を含んでいる。ソース領域は、第１ゲート配線と第２ゲート配線とによって挟まれた素子形成領域に形成されている。ドレイン領域は、第１ゲート配線を挟んでソース領域とは反対側の素子形成領域に形成されている。導電領域は、第１ゲート配線および第２ゲート配線によって挟まれた領域の半導体基板に形成され、ソース領域を含んでいる。開口部は、第１ゲート配線および第２ゲート配線によって挟まれた素子分離絶縁膜に形成され、溝を形成する半導体基板の表面を露出している。層間絶縁膜は、開口部を埋込むとともに、第１ゲート配線および第２ゲート配線を覆うように半導体基板上に形成されている。空隙は、素子分離絶縁膜が埋込まれた開口部内に形成されている。
【００３８】
この構成によれば、フローティングゲート、コントロールゲート、ソース領域およびドレイン領域を含むメモリセルにおいて、層間絶縁膜を形成した後の製造工程中に開口部の底部分に位置する半導体基板に作用する応力が、開口部内に形成された空隙によって緩和される。また、完成した半導体装置においても、半導体基板に作用する応力がこの空隙によって緩和される。これにより、半導体基板に結晶欠陥が発生することが抑制されて、たとえばリーク電流などを防止することができ、メモリセルの所望の動作が確保されて、歩留まりの高い半導体装置が得られる。
【００３９】
好ましくは、空隙は素子分離絶縁膜によって挟まれた位置から第１ゲート配線および第２ゲート配線によって挟まれた位置にまで延在している。
【００４０】
この場合には、第１ゲート配線と第２ゲート配線との間に位置する空隙により第１ゲート配線と第２ゲート配線との線間容量が低減されて、半導体装置の高速動作を図ることができる。
【００４５】
【発明の実施の形態】
実施の形態１
本発明の実施の形態１に係るフラッシュメモリについて説明する。まず、そのフラッシュメモリにおけるメモリセルの平面構造と等価回路とを図１および図２にそれぞれ示す。図１に示すように、トレンチ分離酸化膜３によって区切られたシリコン基板の表面には、複数の素子形成領域Ｓが形成されている。その素子形成領域Ｓを横切るように、たとえばフローティングゲート電極１０ａ〜１０ｄが形成されている。そのフローティングゲート電極１０ａ〜１０ｄ上にコントロールゲート電極１２ａ〜１２ｄがそれぞれ形成されている。
【００４６】
コントロールゲート電極１２ａ、１２ｂによって挟まれた領域にはソース領域６ａが形成されている。コントロールゲート電極１２ｂを挟んでソース領域６ａと反対側の素子形成領域Ｓにはドレイン領域４ｂが形成されている。このフローティングゲート電極１０ｂ、コントロールゲート電極１２ｂ、ソース領域６ａおよびドレイン領域４ｂにより１つのメモリセルが構成される。
【００４７】
このメモリセルにおけるドレイン領域４ｂはコンタクトホール１７を介して行方向（コントロールゲート電極が延びる方向と略直交する方向）に走る配線（図示せず）により、図２に示すように他のメモリセルのドレイン領域と電気的に接続されている。
【００４８】
一方、ソース領域６ａは、コントロールゲート電極１２ａ、１２ｂによって挟まれた領域のシリコン基板２に形成された列方向に延びる拡散層配線６によって、図２に示すように、他のメモリセルのソース領域と電気的に接続されている。したがって、拡散層配線６はソース領域を含むことになる。
【００４９】
次にメモリセルの断面構造について説明する。まず、コントロールゲート電極が延びる方向と略直交する方向に沿った素子形成領域の断面構造（断面線ＩＩＩ−ＩＩＩ）について説明する。図３に示すように、シリコン基板２上に、トンネル酸化膜８を介在させてフローティングゲート電極１０ａ、１０ｂ、１０ｃ、１０ｄがそれぞれ形成されている。
【００５０】
そのフローティングゲート電極１０ａ〜１０ｄ上にＯＮＯ膜９を介在させてコントロールゲート電極１２ａ、１２ｂ、１２ｃ、１２ｄがそれぞれ形成されている。フローティングゲート電極１０ａ〜１０ｄおよびコントロールゲート電極１２ａ〜１２ｄの両側面上には、サイドウォール絶縁膜１４ａがそれぞれ形成されている。
【００５１】
コントロールゲート電極１２ａとコントロールゲート電極１２ｂとによって挟まれたシリコン基板２の表面にはソース領域６ａが形成されている。コントロールゲート電極１２ｂとコントロールゲート電極１２ｃとによって挟まれたシリコン基板２にはドレイン領域４ｂが形成されている。
【００５２】
コントロールゲート電極１２ａを挟んでソース領域６ａと反対側のシリコン基板２の領域にはドレイン領域４ａが形成されている。また、コントロールゲート電極１２ｃとコントロールゲート電極１２ｄとによって挟まれたシリコン基板２にはソース領域６ｂが形成されている。
【００５３】
コントロールゲート電極１２ａ〜１２ｄおよびフローティングゲート電極１０ａ〜１０ｄを覆うようにシリコン基板２上にＴＥＯＳ膜１５が形成されている。そのＴＥＯＳ膜１５上に層間絶縁膜としてのＢＰＴＥＯＳ膜１６が形成されている。そのＢＰＴＥＯＳ膜１６にドレイン領域４ａ、４ｂの表面を露出するコンタクトホール１７がそれぞれ形成されている。そのコンタクトホール１７にプラグ１８がそれぞれ埋込まれている。ＢＰＴＥＯＳ膜１６上に、プラグ１８に電気的に接続される金属配線１９が形成されている。
【００５４】
次に、コントロールゲート電極が延びる方向に沿った、各素子形成領域Ｓに形成されたドレイン領域の断面構造（断面線ＩＶ−ＩＶ）について説明する。図４に示すように、シリコン基板２には、トレンチ分離酸化膜を形成するための溝２ａが形成されている。その溝２ａを埋めるようにトレンチ分離酸化膜３がそれぞれ形成されている。
【００５５】
隣り合うトレンチ分離酸化膜３の間に、たとえばドレイン領域４ｄ、４ｂ、４ｃがそれぞれ形成されている。トレンチ分離酸化膜３上にＴＥＯＳ膜１５を介在させて層間絶縁膜としてのＢＰＴＥＯＳ膜１６が形成されている。そのＢＰＴＥＯＳ膜１６に、ドレイン領域４ｄ、４ｂ、４ｃの表面をそれぞれ露出するコンタクトホール１７がそれぞれ形成されている。
【００５６】
そのコンタクトホール１７にプラグ１８がそれぞれ形成されている。ＢＰＴＥＯＳ膜１６上にそのプラグ１８と電気的に接続される金属配線１９が形成されている。
【００５７】
次に、コントロールゲート電極が延びる方向に沿った、素子形成領域に形成されたソース領域の断面構造（断面線Ｖ−Ｖ）について説明する。図５に示すように、シリコン基板２にはトレンチ分離酸化膜を形成するための溝２ａが形成されている。その溝２ａの表面を含むシリコン基板２の表面に拡散層配線６が形成されている。
【００５８】
拡散層配線６は、たとえばソース領域６ａを含んでいる。シリコン基板２上に、ＴＥＯＳ膜１５を介在させて層間絶縁膜としてのＢＰＴＥＯＳ膜１６が形成されている。このように、ソース領域が形成される領域では、溝２ａに埋込まれたトレンチ分離酸化膜３が除去されている。
【００５９】
次に、コントロールゲート電極が延びる方向と略直交する方向に沿った、トレンチ分離酸化膜３が形成された領域の断面構造（断面線ＶＩ−ＶＩ）について説明する。この断面は、比較的素子形成領域に近い位置における断面である。図６に示すように、シリコン基板２に形成された溝にトレンチ分離酸化膜３が埋込まれている。
【００６０】
そのトレンチ分離酸化膜３上にトンネル酸化膜８を介在させてフローティングゲート電極１０ａ〜１０ｄがそれぞれ形成されている。そのフローティングゲート電極１０ａ〜１０ｄ上にＯＮＯ膜９を介在させてコントロールゲート電極１２ａ〜１２ｄがそれぞれ形成されている。
【００６１】
そのコントロールゲート電極１２ａ、１２ｂによって挟まれた領域には、シリコン基板２（溝２ａ）の表面を露出する開口部３ａが形成されている。また、同様にコントロールゲート電極１２ｃ、１２ｄによって挟まれた領域には、シリコン基板２（溝）の表面を露出する開口部３ａが形成されている。開口部３ａの底に露出したシリコン基板２の表面にはソース領域を含む拡散層配線６が形成されている。
【００６２】
開口部３ａの側面上を含む、コントロールゲート電極１２ａ〜１２ｄ、フローティングゲート電極１０ａ〜１０ｄの側面上には、それぞれサイドウォール絶縁膜１４ａが形成されている。そのサイドウォール絶縁膜１４ａを覆うようにＴＥＯＳ膜１５が形成されている。そのＴＥＯＳ膜１５上に層間絶縁膜としてのＢＰＴＥＯＳ膜１６が形成されている。ＴＥＯＳ膜１５およびＢＰＴＥＯＳ膜１６が埋込まれた開口部３ａにはボイド（空隙）２０が形成されている。
【００６３】
次に、コントロールゲート電極が延びる方向と直交する方向に沿った、トレンチ分離酸化膜が形成された領域の断面構造（断面線ＶＩＩ−ＶＩＩ）について説明する。この断面は、素子形成領域から比較的離れた位置における断面である。図７に示すように、この断面においては、コントロールゲート電極１２ａ〜１２ｄの下に、フローティングゲート電極は存在しない。すなわち、トレンチ分離酸化膜３上にＯＮＯ膜９を介在させてコントロールゲート電極１２ａ〜１２ｄがそれぞれ位置している。
【００６４】
コントロールゲート電極１２ａ、１２ｃとコントロールゲート電極１２ｂ、１２ｄとによって挟まれた領域には、シリコン基板２（溝）の表面を露出する開口部３ａがそれぞれ形成されている。開口部３ａの側面上を含むコントロールゲート電極１２ａ〜１２ｄの側面上にはサイドウォール絶縁膜１４ａが形成されている。
【００６５】
開口部３ａを埋込むとともにコントロールゲート電極１２ａ〜１２ｄを覆うようにＴＥＯＳ膜１５を介在させてＢＰＴＥＯＳ膜１６が形成されている。前述したように、ＴＥＯＳ膜１５およびＢＰＴＥＯＳ膜１６が埋込まれた開口部３ａにはボイド（空隙）２０が形成されている。
【００６６】
なお、この断面線に沿った部分に形成されるコントロールゲート電極１２ａ〜１２ｄにおいては、隣接するフローティングゲート電極間の比較的狭い部分を埋めるように形成されるため、その膜厚は、図６に示されるフローティングゲート電極とコントロールゲート電極とを合わせた膜厚にほぼ等しくなる。
【００６７】
図６および図７に示されるコントロールゲート電極１２ａ〜１２ｄによって挟まれた領域に形成されるシリコン基板２（溝２ａ）の表面を露出する開口部３ａは、後述するように、ソース領域を含む拡散層配線６をシリコン基板２に形成するために設けられるものである。
【００６８】
この開口部３ａをＴＥＯＳ膜１５およびＢＰＴＥＯＳ膜１６で埋込んだ後の製造工程においては、この開口部３ａの底に位置するシリコン基板２に強い応力が作用することになる。このとき、開口部３ａ内に空隙２０が形成されていることで、シリコン基板２に作用する応力を緩和することができる。シリコン基板２に作用する応力が緩和されることでシリコン基板２に結晶欠陥の発生することが抑えれて、たとえばリーク電流の発生などの結晶欠陥に基づく不具合を解消することができる。その結果、動作の信頼性が確保され、歩留まりの高いフラッシュメモリが得られる。
【００６９】
次に、上述したフラッシュメモリの製造方法の一例について、図１に示す断面線Ｖ−Ｖと断面線ＶＩＩ−ＶＩＩとにそれぞれ対応する断面構造を示して説明する。まず、図８および図９に示すように、シリコン基板２の所定の領域にエッチングを施すことにより、トレンチ分離酸化膜を形成するための深さ約３００〜４００ｎｍの溝２ａを形成する。その溝２ａにシリコン酸化膜を埋込んでトレンチ分離酸化膜３を形成する。
【００７０】
次に、図１０および図１１に示すように、露出しているシリコン基板２の表面にゲート絶縁膜となるトンネル酸化膜８を形成する。次に、図１２および図１３に示すように、たとえばＣＶＤ法等によりフローティングゲート電極となる膜厚約１００ｎｍのポリシリコン膜１０をシリコン基板２上に形成する。
【００７１】
次に、図１４および図１５に示すように、ポリシリコン膜１０上に所定のフォトレジストパターン（図示せず）を形成し、そのフォトレジストパターンをマスクとしてポリシリコン膜１０にフローティングゲート電極を形成するためのエッチングを施す。このパターニングが施された段階では、フローティングゲート電極となるポリシリコン膜１０は、図１に示すコントロールゲート電極が延びる方向と略直交する方向にストライプ状に形成された状態にある。
【００７２】
次に、図１６および図１７に示すように、フローティングゲート電極となるポリシリコン膜１０上に、シリコン酸化膜とシリコン窒化膜との積層膜からなるＯＮＯ膜９を、たとえばＣＶＤ法により形成する。この後、メモリセル以外の周辺回路領域（図示せず）においては、上述したＯＮＯ膜９およびフローティングゲート電極となるポリシリコン膜１０を除去する。さらに、周辺回路領域においてトランジスタを形成するためのゲート酸化膜が形成される。
【００７３】
次に、図１８および図１９に示すように、ＯＮＯ膜９上に、たとえばタングステンシリサイド膜とポリシリコン膜とからなるポリサイド構造のコントロールゲート電極となるポリサイド膜１２を形成する。このポリサイド膜１２の膜厚は約１５０〜２００ｎｍである。
【００７４】
次に、図２０および図２１に示すように、ポリサイド膜１２上に所定のフォトレジストパターン（図示せず）を形成し、そのフォトレジストパターンをマスクとしてポリサイド膜１２にエッチングを施すことにより、コントロールゲート電極１２ａ〜１２ｄを形成する。次に、所定のフォトレジストパターン（図示せず）を形成し、そのフォトレジストパターンをマスクとしてＯＮＯ膜９およびフローティングゲート電極となるポリシリコン膜１０にエッチングを施すことにより、フローティングゲート電極を形成する。
【００７５】
この段階で、図１に示すフローティングゲート電極１０ａ〜１０ｄ等が形成され、断面線Ｖ−Ｖにおいては、図２２に示すようにＯＮＯ膜とフローティングゲート電極となるポリシリコン膜は除去された状態になる。また、断面線ＶＩＩ−ＶＩＩにおいては、図２３に示すように、トレンチ分離酸化膜３上にＯＮＯ膜９を介在させてコントロールゲート電極１２ａ〜１２ｄが形成された状態になる。
【００７６】
次に、図２４および図２５に示すように、コントロールゲート電極１２ａ〜１２ｄが形成されたシリコン基板２上に、コントロールゲート電極１２ａ〜１２ｄが延びる方向に沿って所定のフォトレジストパターン１３を形成する。このとき、たとえばコントロールゲート電極１２ｂ、１２ｃによって挟まれた領域はフォトレジストパターン１３に覆われる。コントロールゲート電極１２ａ、１２ｂによって挟まれた領域はフォトレジストパターン１３によって覆われない。
【００７７】
次に、図２６および図２７に示すように、フォトレジストパターン１３およびコントロールゲート電極１２ａ〜１２ｄをマスクとして、トレンチ分離酸化膜３にエッチングを施して溝２ａの表面を露出する。
【００７８】
次に、図２８および図２９に示すように、露出した溝２ａの表面を含むシリコン基板２の表面にイオン注入法により所定導電型のイオンを注入して、ソース領域を含む拡散層配線６を形成する。また、コントロールゲート電極を挟んでソース領域と反対側の素子形成領域にはドレイン領域がそれぞれ形成される。
【００７９】
次に、図３０および図３１に示すように、シリコン基板２上に、たとえばＣＶＤ法によりＴＥＯＳ膜（Tetra Ethyl Ortho Silicate glass）１４を形成する。次に、図３２および図３３に示すようにＴＥＯＳ膜１４の全面に異方性エッチングを施すことにより、開口部３ａの側面上を含むコントロールゲート電極１２ａ〜１２ｄの側面上にサイドウォール絶縁膜１４ａを形成する。次に、図３４および図３５に示すように、コントロールゲート電極１２ａ〜１２ｄを覆うように、たとえばＣＶＤ法によりシリコン基板２上にさらにＴＥＯＳ膜１５を形成する。
【００８０】
次に、このＴＥＯＳ膜１５上に、層間絶縁膜となるＢＰＴＥＯＳ膜を形成することになる。ＢＰＴＥＯＳ膜とは、不純物としてボロン（Ｂ）とリン（Ｐ）とを含んだＴＥＯＳ膜である。特に、ＢＰＴＥＯＳ膜を用いて開口部を埋込む場合、図３６に示すように、不純物の濃度が高いほどアスペクト比がより高い開口部を埋込むことができることが知られている。逆に言えば、不純物濃度が比較的低い場合には、アスペクト比の大きい開口部を埋込むことができなくなる。
【００８１】
本フラッシュメモリではこのようなＢＰＴＥＯＳ膜中の不純物濃度と埋込み可能な開口部のアスペクト比の関係を利用して、トレンチ分離酸化膜３に形成された開口部３ａに積極的に空隙（ボイド）を形成する。
【００８２】
ここで開口部３ａの深さとしては、トレンチ分離酸化膜３を形成するための溝２ａの深さに、フローティングゲート電極およびコントロールゲート電極の膜厚を加えた深さになる。上述したように、溝２ａの深さは約３００〜４００ｎｍであり、フローティングゲート電極およびコントロールゲート電極の膜厚を合わせた膜厚は約２５０〜３００ｎｍである。したがって、開口部３ａの深さは約５５０〜７００ｎｍとなる。この開口部３ａは、シリコン基板２上に形成された他の開口部あるいは段差部分に比べて２〜３倍程度深く、最も深い開口部となっている。
【００８３】
そこで、図３７および図３８に示すように、開口部３ａにおける埋込み特性を悪化させるために、ＴＥＯＳ膜１５上に、不純物として添加されるボロンとリンの濃度が比較的低いＢＰＴＥＯＳ膜１６を形成して、開口部３ａの内側にボイド（空隙）２０を形成する。この後、ＢＰＴＥＯＳ膜を平坦化することで、フラッシュメモリの主要部分が完成する。
【００８４】
このフラッシュメモリにおいては、開口部３ａ内にボイド２０が形成されることで、ＢＰＴＥＯＳ膜１６を形成した後の工程において、特に点線枠Ａで示す開口部３ａの底近傍に位置するシリコン基板２に作用する応力の逃道が得られて応力が緩和される。これにより、シリコン基板に結晶欠陥が発生するのが抑制されて、結晶欠陥が発生することに起因するたとえばリーク電流の発生等の不都合が解消され、所望の動作を行なうことができるフラッシュメモリが得られる。
【００８５】
また、ＢＰＴＥＯＳ膜を形成した後の製造工程中に発生する結晶欠陥が抑制されることで、フラッシュメモリの歩留まりも向上する。さらに、完成したフラッシュメモリにおいても、たとえば熱による応力も緩和することができて、フラッシュメモリの動作の信頼性が向上する。
【００８６】
なお、ＢＰＴＥＯＳ膜中のボロン濃度およびリン濃度を適切に選択することで、最も深い開口部３ａ内にのみボイド２０を形成し、開口部３ａよりも浅い他の開口部や段差部分においてはボイドを形成することなくＢＰＴＥＯＳ膜１６によって完全に埋込むことができる。
【００８７】
実施の形態２
本発明の実施の形態２に係るフラッシュメモリについて説明する。実施の形態１においてフラッシュメモリでは、図３７および図３８に示すように、開口部３ａ内に形成されるボイド２０においては、その上端はフローティングゲート電極１０ａ〜１０ｄの下端（下面）よりも低いところに位置していた。つまり、ボイド２０はトレンチ分離酸化膜３によって挟まれた位置に形成されていた。
【００８８】
本実施の形態に係るフラッシュメモリでは、図３９および図４０に示すように、トレンチ分離酸化膜３によって挟まれた位置からフローティングゲート電極１０ａ〜１０ｄおよびコントロールゲート電極１２ａ〜１２ｄによって挟まれた位置にまで延在するボイド２１が形成されている。なお、これ以外の構成については実施の形態１において説明したフラッシュメモリと同様なので同一部材には同一符号を付しその説明は省略する。
【００８９】
次に、上述したフラッシュメモリの製造方法について説明する。このようなボイド２１を形成するには、実施の形態１において説明した図３５に示す工程の後に、より埋込み特性が悪いＢＰＴＥＯＳ膜を形成することで、開口部３ａには、ボイド２１が形成される。すなわち、ボロン濃度およびリン濃度のより低いＢＰＴＥＯＳ膜を形成することで、開口部３ａにおける埋込み特性が悪化して、より大きいボイド２１が形成されることになる。
【００９０】
このフラッシュメモリによれば、まず、実施の形態１において説明したように、点線枠Ａに示す部分に集中する応力がボイド２１によって緩和することができて、シリコン基板２に結晶欠陥が発生するのを抑制することができる。そして、本フラッシュメモリでは、このようなシリコン基板２に作用する応力の緩和の効果に加えて、ゲート配線間容量の低減効果が得られる。
【００９１】
このことについて説明する。まず、図４１に示すように、フローティングゲート電極１０ａ、１０ｂおよびコントロールゲート電極１２ａ、１２ｂ間の容量Ｃｓは、ＢＰＴＥＯＳ膜１６に基づく容量Ｃ１および容量Ｃ２とボイド２１に基づく容量Ｃ３との３つの容量を直列接続させた容量になる。ここで、Ｃ１＝εOX・ａ／ｓ、Ｃ２＝εGAP・ｂ／ｓ、Ｃ３＝εOX・ｃ／ｓである。εgapはボイドの誘電率、εGAPはＢＰＴＥＯＳ膜の誘電率、ａおよびｃはＢＰＴＥＯＳ膜の膜厚、ｂはボイドの長さ、ｓは断面積である。
【００９２】
一方、従来のフラッシュメモリまたは実施の形態１におけるフラッシュメモリでは、図４２に示すように、フローティングゲート電極１０ａ、１０ｂおよびコントロールゲート電極１２ａ、１２ｂ間の容量Ｃｏは、Ｃｏ＝εOX・ｆ／ｓとなる。ここで、ｆ＝ａ＋ｂ＋ｃである。ＢＰＴＥＯＳ膜の誘電率εOXはボイドの誘電率εgapよりも十分に大きいため、容量Ｃｓは容量Ｃｏよりも小さくなる。その結果、ソース領域を挟んで位置するフローティングゲート電極１０ａ、１０ｂおよびコントロールゲート電極１２ａ、１２ｂにおいて、特にボイド２１を挟み込む位置において両者の容量が低減される。
【００９３】
ところで、フラッシュメモリでは、読出や書込動作の際に、コントロールゲート電極はそれぞれの動作電圧をもって充電される。その充電時間は、ゲート容量と寄生容量との合計である容量Ｃと、ゲートの配線抵抗Ｒとの積ＲＣに比例し、この充電時間が短い方が高速動作が可能とされる。
【００９４】
したがって、本フラッシュメモリにおいては、上述したボイド２１を形成することで、ソース領域を挟んで位置するコントロールゲート電極間の寄生容量Ｃｓが低減して、ゲートの配線抵抗Ｒを増大させることなく容量Ｃを低減することができる。これにより、読出や書込動作時の誘電時間を減少することができて、高速ランダム読出や高速書込といった高速性能化を実現することができる。
【００９５】
なお、上記各実施の形態におけるフラッシュメモリでは、開口部を埋込む層間絶縁膜として、ＢＰＴＥＯＳ膜を例に挙げて説明したが、開口部３ａ内にのみボイドを形成し、他の開口部や段差部分についてはボイドを形成することなく完全に埋込むことができる膜であれば、ＢＰＴＥＯＳ膜に限られず、他の材質からなる絶縁膜であってもよい。
【００９６】
また、上記各実施の形態では、セルファラインソース構造を有するフラッシュメモリを例に挙げて説明したが、この他に、セルファラインソース構造を用いたＥＥＰＲＯＭなどの不揮発性半導体記憶装置にも適用することができる。
【００９７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９８】
【発明の効果】
本発明に係る半導体装置の第１のものによれば、第２絶縁膜を形成した後の半導体装置の製造工程において特に開口部の底部分において半導体基板に作用する応力が開口部内に形成された空隙によって緩和される。また、製造工程中に限らず完成した半導体装置においても、シリコン基板に作用する応力がこの空隙によって緩和される。これにより、半導体基板に結晶欠陥が発生することが抑制されて、たとえばリーク電流などを防止することができ、所望の動作が確保されて、歩留まりの高い半導体装置が得られる。
【００９９】
好ましくは、空隙は第１絶縁膜によって挟まれた位置から２つの導電層によって挟まれた位置にまで延在していることで、２つの導電層の間に位置する空隙により２つの導電層間の容量が低減されて、半導体装置の高速動作を図ることができる。
【０１００】
また好ましくは、半導体基板に形成され、２つの導電層が横切るとともに、第１絶縁膜によって区切られた素子形成領域と、２つの導電層のうちの一方の導電層を挟んで、他方の導電層が位置する側の素子形成領域に形成された所定導電型の一方側不純物領域および他方の導電層が位置する側とは反対側の素子形成領域に形成された所定導電型の他方側不純物領域とを備えていることで、素子形成領域において、フローティングゲート電極である第１電極部、コントロールゲート電極である第２電極部、一方側および他方側不純物領域を含む半導体素子が得られる。
【０１０１】
さらに好ましくは、２つの導電層によって挟まれた領域に位置する半導体基板の表面に形成された導電領域を備え、その導電領域は一方側不純物領域を含んでいることで、半導体素子の一方側不純物領域が導電領域によって他の部分と電気的に接続される。
【０１０２】
また好ましくは、一方側不純物領域はソース領域を含み、他方側不純物領域はドレイン領域を含んでいることで、半導体素子として、フローティングゲート、コントロールゲート、ソース領域およびドレイン領域を含むメモリセルが構成される。
【０１０３】
本発明に係る半導体装置の第２のものによれば、フローティングゲート、コントロールゲート、ソース領域およびドレイン領域を含むメモリセルにおいて、層間絶縁膜を形成した後の製造工程中に、開口部の底部分に位置する半導体基板に作用する応力が開口部内に形成された空隙によって緩和される。また、完成した半導体装置においても、半導体基板に作用する応力がこの空隙によって緩和される。これにより、半導体基板に結晶欠陥が発生することが抑制されて、たとえばリーク電流などを防止することができ、メモリセルの所望の動作が確保されて、歩留まりの高い半導体装置が得られる。
【０１０４】
好ましくは、空隙は素子分離絶縁膜によって挟まれた位置から第１ゲート配線および第２ゲート配線によって挟まれた位置にまで延在していることで、第１ゲート配線と第２ゲート配線との間に位置する空隙により第１ゲート配線と第２ゲート配線との線間容量が低減されて、半導体装置の高速動作を図ることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係るフラッシュメモリのメモリセル領域の平面構造を示す図である。
【図２】 同実施の形態において、メモリセルの等価回路を示す図である。
【図３】 同実施の形態において、図１に示す断面線ＩＩＩ−ＩＩＩにおける断面図である。
【図４】 同実施の形態において、図１に示す断面線ＩＶ−ＩＶにおける断面図である。
【図５】 同実施の形態において、図１に示す断面線Ｖ−Ｖにおける断面図である。
【図６】 同実施の形態において、図１に示す断面線ＶＩ−ＶＩにおける断面図である。
【図７】 同実施の形態において、図１に示す断面線ＶＩＩ−ＶＩＩにおける断面図である。
【図８】 同実施の形態において、フラッシュメモリの製造方法の一工程を示す、断面線Ｖ−Ｖにおける断面図である。
【図９】 同実施の形態において、フラッシュメモリの製造方法の一工程を示す、断面線ＶＩＩ−ＶＩＩにおける断面図である。
【図１０】 同実施の形態において、図８に示す工程の後に行なわれる工程を示す断面図である。
【図１１】 同実施の形態において、図９に示す工程の後に行なわれる工程を示す断面図である。
【図１２】 同実施の形態において、図１０に示す工程の後に行なわれる工程を示す断面図である。
【図１３】 同実施の形態において、図１１に示す工程の後に行なわれる工程を示す断面図である。
【図１４】 同実施の形態において、図１２に示す工程の後に行なわれる工程を示す断面図である。
【図１５】 同実施の形態において、図１３に示す工程の後に行なわれる工程を示す断面図である。
【図１６】 同実施の形態において、図１４に示す工程の後に行なわれる工程を示す断面図である。
【図１７】 同実施の形態において、図１５に示す工程の後に行なわれる工程を示す断面図である。
【図１８】 同実施の形態において、図１６に示す工程の後に行なわれる工程を示す断面図である。
【図１９】 同実施の形態において、図１７に示す工程の後に行なわれる工程を示す断面図である。
【図２０】 同実施の形態において、図１８に示す工程の後に行なわれる工程を示す断面図である。
【図２１】 同実施の形態において、図１９に示す工程の後に行なわれる工程を示す断面図である。
【図２２】 同実施の形態において、図２０に示す工程の後に行なわれる工程を示す断面図である。
【図２３】 同実施の形態において、図２１に示す工程の後に行われる工程を示す断面図である。
【図２４】 同実施の形態において、図２２および図２３に示す工程の後に行なわれる工程を示す平面図である。
【図２５】 同実施の形態において、図２４に示すＸＸＶ−ＸＸＶにおける断面図である。
【図２６】 同実施の形態において、図２４および図２５に示す工程の後に行なわれる工程を示す、図２４に示す断面線ＸＸＶＩ−ＸＸＶＩにおける断面図である。
【図２７】 同実施の形態において、図２５に示す工程の後に行なわれる工程を示す断面図である。
【図２８】 同実施の形態において、図２６に示す工程の後に行なわれる工程を示す断面図である。
【図２９】 同実施の形態において、図２７に示す工程の後に行なわれる工程を示す断面図である。
【図３０】 同実施の形態において、図２８に示す工程の後に行なわれる工程を示す断面図である。
【図３１】 同実施の形態において、図２９に示す工程の後に行なわれる工程を示す断面図である。
【図３２】 同実施の形態において、図３０に示す工程の後に行なわれる工程を示す断面図である。
【図３３】 同実施の形態において、図３１に示す工程の後に行なわれる工程を示す断面図である。
【図３４】 同実施の形態において、図３２に示す工程の後に行なわれる工程を示す断面図である。
【図３５】 同実施の形態において、図３３に示す工程の後に行なわれる工程を示す断面図である。
【図３６】 同実施の形態において、ＢＰＴＥＯＳ膜中の不純物濃度と埋込可能な開口部のアスペクト比との関係を示すグラフである。
【図３７】 同実施の形態において、図３５に示す工程の後に行なわれる工程を示す断面図である。
【図３８】 同実施の形態において、図３５に示す工程の後に行なわれる工程の図１に示す断面線ＶＩ−ＶＩにおける断面図である。
【図３９】 本発明の実施の形態２に係るフラッシュメモリの、図１に示す断面線ＶＩ−ＶＩに対応する断面図である。
【図４０】 同実施の形態において、図１に示す断面線ＶＩＩ−ＶＩＩに対応する断面図である。
【図４１】 同実施の形態において、フローティングゲート電極およびコントロールゲート電極間の容量を説明するための第１の断面図である。
【図４２】 同実施の形態において、フローティングゲート電極およびコントロールゲート電極間の容量を説明するための第２の断面図である。
【図４３】 従来のフラッシュメモリのメモリセル領域の平面構造を示す図である。
【図４４】 従来のフラッシュメモリの製造方法の一工程を示す、図４３に示す断面線ＸＬＩＶ−ＸＬＩＶに対応する断面図である。
【図４５】 従来のフラッシュメモリの製造方法の一工程を示す、図４３に示す断面線ＸＬＶ−ＸＬＶに対応する断面図である。
【図４６】 図４４に示す工程の後に行なわれる工程を示す断面図である。
【図４７】 図４５に示す工程の後に行なわれる工程を示す断面図である。
【図４８】 図４６に示す工程の後に行なわれる工程を示す断面図である。
【図４９】 図４７に示す工程の後に行なわれる工程を示す断面図である。
【図５０】 従来のフラッシュメモリにおける問題点を説明するための、図４３に示す断面線ＸＬＶ−ＸＬＶにおける断面図である。
【図５１】 従来のフラッシュメモリの問題点を説明するための、図４３に示す断面線ＬＩ−ＬＩにおける断面図である。
【符号の説明】
２ シリコン基板、２ａ 溝、３ トレンチ分離酸化膜、３ａ 開口部、４ａ，４ｂ ドレイン領域、６ 拡散層配線、６ａ，６ｂ ソース領域、８ トンネル酸化膜、９ ＯＮＯ膜、１０ ポリシリコン膜、１０ａ〜１０ｄ フローティングゲート電極、１２ ポリサイド膜、１２ａ〜１２ｄ コントロールゲート電極、１３ フォトレジストパターン、１４ ＴＥＯＳ膜、１４ａ サイドウォール絶縁膜、１５ ＴＥＯＳ膜、１６ ＢＰＴＥＯＳ膜、１７ コンタクトホール、１８ プラグ、１９ 金属配線、２０，２１ ボイド。
【発明の属する技術分野】
本発明は半導体装置に関し、特に、半導体装置の製造工程または完成した半導体装置において、半導体基板に結晶欠陥が発生するのが抑制される半導体装置に関するものである。
【０００２】
【従来の技術】
近年、不揮発性半導体記憶装置の一種であるフラッシュメモリは、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）よりも安価に製造できるため、次世代のメモリデバイスとして期待されている。フラッシュメモリのメモリセルは、対応したソース線に接続されるソース領域と、対応したビット線に接続されるドレイン領域と、情報を蓄積するためのフローティングゲート電極と、対応したワード線に接続されるコントロールゲート電極とを備えている。
【０００３】
フローティングゲート電極の直下に位置するトンネル酸化膜からなるゲート絶縁膜のＦＮ（Fowler Nordheim）トンネル現象やチャネルホットエレクトロン（Channel Hot Electron）現象などによってフローティングゲート電極に電子を注入するか、フローティングゲート電極に蓄積された電子を引き抜くことによって、情報の消去または書込がなされる。このようにフローティングゲート電極への電子の注入や引き抜きによってフローティングゲート電極における電子の状態に対応したしきい値の２値状態が作り出されて、その状態によって“０”か“１”が読出されることになる。
【０００４】
このようなフラッシュメモリを含めて、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）といったフローティングゲート電極を有するフローティングゲート型の不揮発性半導体メモリにおいて、最も一般的に用いられているメモリセルの構成は、ＮＯＲ（Not OR）型アレイである。
【０００５】
ＮＯＲ型アレイでは、各行のメモリセルのドレイン領域に接続されるコンタクトが形成される。金属シリサイドとポリシリコンとのポリサイド構造の配線や金属配線などでビット線が行方向に形成される。一方、各列のメモリセルのゲート配線は列方向に形成され、ビット線とゲート配線とがマトリックス状に形成されることになる。
【０００６】
そのような従来のフラッシュメモリの平面構造の一例を図４３に示す。図４３に示すように、トレンチ分離酸化膜１０３によって区切られた複数の素子形成領域Ｓを横切るように間隔を隔ててコントロールゲート電極１１２ａ、１１２ｂ、１１２ｃ、１１２ｄが形成されている。そのコントロールゲート電極１１２ａ、１１２ｂ、１１２ｃ、１１２ｄが素子形成領域Ｓを横切る部分では、さらにフローティングゲート電極１１０ａ、１１０ｂ、１１０ｃ、１１０ｄがそれぞれコントロールゲート電極の直下に形成されている。
【０００７】
そして、たとえばコントロールゲート電極１１２ｂを挟んで一方の素子形成領域Ｓにはソース領域１０６ａが形成され、他方の素子形成領域Ｓにはドレイン領域１０４ｂが形成されている。各ドレイン領域はコンタクトホール１１７を介してビット線（図示せず）と電気的に接続されている。
【０００８】
各ソース領域は、たとえば、コントロールゲート電極１１２ａ、１１２ｂによって挟まれた領域の直下に位置するシリコン基板に形成された所定導電型の不純物領域によって互いに電気的に接続されている。このようなメモリセルにおけるソース領域の構造は、特にセルフアラインソース構造と呼ばれている。セルフアラインソース構造では、各メモリセルのソース領域はコンタクトを介して配線により接続されるのではなく、拡散層配線により接続されることになる。言い換えれば、拡散層配線がソース領域を含むことになる。
【０００９】
次に、このセルフアラインソース構造の製造方法について説明する。まず、たとえば図４３に示されるコントロールゲート電極１１２ａとコントロールゲート電極１１２ｂとによって挟まれた領域などソース領域を形成するための領域を残してフォトレジストパターン（図示せず）を形成する。
【００１０】
そのフォトレジストパターンとコントロールゲート電極１１２ａ、１１２ｂをマスクとして、コントロールゲート電極１１２ａ、１１２ｂによって挟まれた領域に位置するトレンチ分離酸化膜１０３にエッチングを施してこれを除去し、トレンチ分離酸化膜１０３の直下に位置するシリコン基板の表面を露出する。
【００１１】
次に、そのコントロールゲート電極１１２ａ、１１２ｂによって挟まれた領域に露出したシリコン基板の表面に所定導電型のイオンを注入することで、各ソース領域を形成するとともに、その各ソース領域を列方向に接続する拡散層配線を自己整合的に形成する。
【００１２】
これにより、図４３に示す断面線ＸＬＩＶ−ＸＬＩＶにおける断面構造は、図４４に示すように、トレンチ分離酸化膜１０３が除去されることで露出した溝１０２ａの表面を含むシリコン基板１０２の表面に、ソース領域を含む拡散層配線１０６が自己整合的に形成される。この拡散層配線１０６は、シリコン基板１０２の主表面の部分（溝１０２ａと溝１０２ａとの間の領域）ではソース領域となる。
【００１３】
一方、図４３に示す断面線ＸＬＶ−ＸＬＶでは、図４５に示すように、コントロールゲート電極１１２ａ、１１２ｃとコントロールゲート電極１１２ｂ、１１２ｄとによって挟まれた領域に位置するトレンチ分離酸化膜１０３が除去されて、シリコン基板１０２（溝１０２ａの底）の表面を露出する開口部１０３ａが形成されている。その露出したシリコン基板１０２の表面にソース領域を含む拡散層配線１０６が形成される。
【００１４】
その後、図４４および図４５に示すように、開口部１０３ａの側面上を含む、コントロールゲート電極１１２ａ〜１１２ｄの側面上にサイドウォール絶縁膜１１４ａがそれぞれ形成される。さらに、そのコントロールゲート電極１１２ａ〜１１２ｄを覆うようにＴＥＯＳ（Tetra Ethyl Ortho Silicate glass）膜１１５が形成される。
【００１５】
次に、図４６および図４７に示すように、そのＴＥＯＳ膜１１５上に、層間絶縁膜となるＢＰＴＥＯＳ（Boro Phospho Tetra Ethyl Ortho Silicate glass）膜１１６が形成される。次に、図４８および図４９に示すように、ＢＰＴＥＯＳ膜１１６に熱処理または研磨処理を施すことにより、ＢＰＴＥＯＳ膜１１６の表面を平坦にする。このようにして、ＮＯＲ型アレイのフラッシュメモリの主要部分が完成する。
【００１６】
このフラッシュメモリによれば、メモリセルにおけるソース領域としてセルフアラインソース構造が採用されることで、各ソース領域をコンタクトを介して電気的に接続する必要がなくなる。すなわち、メモリセルのソース領域は、最小のデザインルールに基づいた隣接する２つコントロールゲート電極によって挟まれた領域に形成されることになって、メモリセルの微細化または高集積化を図ることができる。
【００１７】
【発明が解決しようとする課題】
上述したように、セルフアラインソース構造を採用したフラッシュメモリによれば、ソース領域が最小のデザインルールに基づいた隣接する２つのコントロールゲート電極によって挟まれた領域に形成されることで、メモリセルの微細化を図ることができる。
【００１８】
また、素子を電気的に分離するための分離構造として、上記のようにトレンチ分離酸化膜１０３を用いたトレンチ分離構造が採用されている。このトレンチ分離構造では、従来のＬＯＣＯＳ分離構造と比べてさらなる微細化を図ることができる。トレンチ分離構造は、図４４に示すように、シリコン基板１０２を比較的急峻な角度で溝１０２ａを形成し、その溝１０２ａに酸化膜を埋込んでトレンチ分離酸化膜１０３を形成するものである。
【００１９】
ところが、上述したフラシュメモリでは、図４５に示すように、セルフアライン構造のソース領域を形成する際に、溝１０２ａに埋め込まれたトレンチ分離酸化膜１０３のうち、隣接する２つのコントロールゲート電極によって挟まれた領域に位置する部分が除去されて、シリコン基板（溝１０２ａ）の表面を露出する開口部１０３ａが形成される。
【００２０】
図５０または図５１に示すように、この開口部１０３ａの実質的な深さとしては、溝１０２ａの深さにコントロールゲート電極１１２ａ〜１１２ｄおよびフローティングゲート電極１１０ａ〜１１０ｄの厚さを加えた深さとなって、開口部１０３ａは、シリコン基板２上に形成されるパターンにおいて、最も深い開口部になる。
【００２１】
なお、図５１は、図４３に示す断面線ＬＩ−ＬＩに沿ったより素子形成領域の側に近い部分における断面構造を示し、したがって、コントロールゲート電極１１２ａ〜１１２ｄの下にＯＮＯ膜１０９を介してフローティングゲート電極１１０ａ〜１１０ｄがそれぞれ形成されている。
【００２２】
開口部１０３ａが最も深くなることで、その開口部１０３ａを埋めるように層間絶縁膜としてのＢＰＴＥＯＳ膜１１６などが形成された後には、点線枠Ｂに示す開口部１０３ａの底に位置するシリコン基板１０２に作用する応力が大きくなる。この応力によって、後の製造工程においてシリコン基板１０２に結晶欠陥が発生することがある。また、完成した半導体装置においても、その応力によってシリコン基板１０２に結晶欠陥が発生することがある。
【００２３】
このように、セルアライン構造のフラッシュメモリにおけるメモリセル領域では、隣接する２つのコントロールゲート電極によって挟まれた領域に形成される開口部１０３ａがＢＰＴＥＯＳ膜１１６などの層間絶縁膜で埋込まれることで、特に開口部１０３ａの底に位置するシリコン基板１０２の部分には、より強い応力が作用して、シリコン基板１０２に結晶欠陥が発生しやすくなる。
【００２４】
シリコン基板１０２に結晶欠陥が生じることで、たとえばリーク電流が発生してフラッシュメモリが所望の動作を行なわなくなるおそれがある。また、半導体装置として所望の動作を行なうことができず、半導体装置の歩留まりが低下するおそれがある。
【００２５】
今後、フラッシュメモリにおいて微細化がさらに進むと、この開口部のアスペクト比はさらに大きくなって、この部分においてシリコン基板に作用する応力はさらに強くなることが想定される。その結果、シリコン基板には結晶欠陥がさらに発生しやすくなって、半導体装置の動作の信頼性が損なわれたり、歩留まりが低下することが懸念される。
【００２６】
本発明は、上記想定される問題点を解決するためになされたものであり、半導体基板における結晶欠陥の発生を抑制して、動作の信頼性が確保され、高い歩留まりが得られる半導体装置を提供することを目的とする。
【００２７】
【課題を解決するための手段】
本発明に係る半導体装置の第１のものは、主表面を有する半導体基板と、溝と、第１絶縁膜と、２つの導電層と、開口部と、第２絶縁膜と、空隙とを備えている。溝は半導体基板の主表面に形成されている。第１絶縁膜はその溝に埋込まれている。２つの導電層は、第１絶縁膜の上方に間隔を隔てて形成され、フローティングゲート電極である第１電極部とコントロールゲート電極である第２電極部とからなる。開口部は、第１絶縁膜に形成され、２つの配線によって挟まれた第１絶縁膜の直下に位置する半導体基板の表面を露出する。第２絶縁膜は、開口部を埋込むとともに２つの導電層を覆うように形成されている。空隙は、第２絶縁膜が埋込まれた開口部内に形成されている。
【００２８】
この構造によれば、第２絶縁膜を形成した後の半導体装置の製造工程において特に開口部の底部分において半導体基板に作用する応力が開口部内に形成された空隙によって緩和される。また、製造工程中に限らず完成した半導体装置においても、シリコン基板に作用する応力がこの空隙によって緩和される。これにより、半導体基板に結晶欠陥が発生することが抑制されて、たとえばリーク電流などを防止することができ、所望の動作が確保されて、歩留まりの高い半導体装置が得られる。
【００２９】
好ましくは、空隙は第１絶縁膜によって挟まれた位置から２つの導電層によって挟まれた位置にまで延在している。
【００３０】
この場合には、２つの導電層の間に位置する空隙により２つの導電層間の容量が低減されて、半導体装置の高速動作を図ることができる。
【００３１】
また好ましくは、半導体基板に形成され、２つの導電層が横切るとともに、第１絶縁膜によって区切られた素子形成領域と、２つの導電層のうちの一方の導電層を挟んで、他方の導電層が位置する側の素子形成領域に形成された所定導電型の一方側不純物領域および他方の導電層が位置する側とは反対側の素子形成領域に形成された所定導電型の他方側不純物領域とを備えている。
【００３２】
この場合には、素子形成領域において、フローティングゲート電極である第１電極部、コントロールゲート電極である第２電極部、一方側および他方側不純物領域を含む半導体素子が得られる。
【００３３】
さらに好ましくは、２つの導電層によって挟まれた領域に位置する半導体基板の表面に形成された導電領域を備え、その導電領域は一方側不純物領域を含んでいる。
【００３４】
この場合には、半導体素子の一方側不純物領域が導電領域によって他の部分と電気的に接続される。
【００３５】
また好ましくは、一方側不純物領域はソース領域を含み、他方側不純物領域はドレイン領域を含んでいる。
【００３６】
この場合には、半導体素子として、フローティングゲート、コントロールゲート、ソース領域およびドレイン領域を含むメモリセルが構成される。
【００３７】
本発明に係る半導体装置の第２のものは、半導体基板と、溝と、素子分離絶縁膜と、素子形成領域と、第１ゲート配線と、第２ゲート配線と、ソース領域と、ドレイン領域と、導電領域と、開口部と、層間絶縁膜と、空隙とを備えている。溝は半導体基板に形成されている。素子分離絶縁膜は溝に埋込まれている。素子形成領域は半導体基板に形成され、素子分離絶縁膜によって区切られている。第１ゲート配線は、素子分離絶縁膜および素子形成領域を横切るように形成され、フローティングゲート電極およびコントロールゲート電極を含んでいる。第２ゲート配線は、素子分離絶縁膜および素子形成領域を横切るように第１ゲート配線と間隔を隔てて形成され、フローティングゲート電極およびコントロールゲート電極を含んでいる。ソース領域は、第１ゲート配線と第２ゲート配線とによって挟まれた素子形成領域に形成されている。ドレイン領域は、第１ゲート配線を挟んでソース領域とは反対側の素子形成領域に形成されている。導電領域は、第１ゲート配線および第２ゲート配線によって挟まれた領域の半導体基板に形成され、ソース領域を含んでいる。開口部は、第１ゲート配線および第２ゲート配線によって挟まれた素子分離絶縁膜に形成され、溝を形成する半導体基板の表面を露出している。層間絶縁膜は、開口部を埋込むとともに、第１ゲート配線および第２ゲート配線を覆うように半導体基板上に形成されている。空隙は、素子分離絶縁膜が埋込まれた開口部内に形成されている。
【００３８】
この構成によれば、フローティングゲート、コントロールゲート、ソース領域およびドレイン領域を含むメモリセルにおいて、層間絶縁膜を形成した後の製造工程中に開口部の底部分に位置する半導体基板に作用する応力が、開口部内に形成された空隙によって緩和される。また、完成した半導体装置においても、半導体基板に作用する応力がこの空隙によって緩和される。これにより、半導体基板に結晶欠陥が発生することが抑制されて、たとえばリーク電流などを防止することができ、メモリセルの所望の動作が確保されて、歩留まりの高い半導体装置が得られる。
【００３９】
好ましくは、空隙は素子分離絶縁膜によって挟まれた位置から第１ゲート配線および第２ゲート配線によって挟まれた位置にまで延在している。
【００４０】
この場合には、第１ゲート配線と第２ゲート配線との間に位置する空隙により第１ゲート配線と第２ゲート配線との線間容量が低減されて、半導体装置の高速動作を図ることができる。
【００４５】
【発明の実施の形態】
実施の形態１
本発明の実施の形態１に係るフラッシュメモリについて説明する。まず、そのフラッシュメモリにおけるメモリセルの平面構造と等価回路とを図１および図２にそれぞれ示す。図１に示すように、トレンチ分離酸化膜３によって区切られたシリコン基板の表面には、複数の素子形成領域Ｓが形成されている。その素子形成領域Ｓを横切るように、たとえばフローティングゲート電極１０ａ〜１０ｄが形成されている。そのフローティングゲート電極１０ａ〜１０ｄ上にコントロールゲート電極１２ａ〜１２ｄがそれぞれ形成されている。
【００４６】
コントロールゲート電極１２ａ、１２ｂによって挟まれた領域にはソース領域６ａが形成されている。コントロールゲート電極１２ｂを挟んでソース領域６ａと反対側の素子形成領域Ｓにはドレイン領域４ｂが形成されている。このフローティングゲート電極１０ｂ、コントロールゲート電極１２ｂ、ソース領域６ａおよびドレイン領域４ｂにより１つのメモリセルが構成される。
【００４７】
このメモリセルにおけるドレイン領域４ｂはコンタクトホール１７を介して行方向（コントロールゲート電極が延びる方向と略直交する方向）に走る配線（図示せず）により、図２に示すように他のメモリセルのドレイン領域と電気的に接続されている。
【００４８】
一方、ソース領域６ａは、コントロールゲート電極１２ａ、１２ｂによって挟まれた領域のシリコン基板２に形成された列方向に延びる拡散層配線６によって、図２に示すように、他のメモリセルのソース領域と電気的に接続されている。したがって、拡散層配線６はソース領域を含むことになる。
【００４９】
次にメモリセルの断面構造について説明する。まず、コントロールゲート電極が延びる方向と略直交する方向に沿った素子形成領域の断面構造（断面線ＩＩＩ−ＩＩＩ）について説明する。図３に示すように、シリコン基板２上に、トンネル酸化膜８を介在させてフローティングゲート電極１０ａ、１０ｂ、１０ｃ、１０ｄがそれぞれ形成されている。
【００５０】
そのフローティングゲート電極１０ａ〜１０ｄ上にＯＮＯ膜９を介在させてコントロールゲート電極１２ａ、１２ｂ、１２ｃ、１２ｄがそれぞれ形成されている。フローティングゲート電極１０ａ〜１０ｄおよびコントロールゲート電極１２ａ〜１２ｄの両側面上には、サイドウォール絶縁膜１４ａがそれぞれ形成されている。
【００５１】
コントロールゲート電極１２ａとコントロールゲート電極１２ｂとによって挟まれたシリコン基板２の表面にはソース領域６ａが形成されている。コントロールゲート電極１２ｂとコントロールゲート電極１２ｃとによって挟まれたシリコン基板２にはドレイン領域４ｂが形成されている。
【００５２】
コントロールゲート電極１２ａを挟んでソース領域６ａと反対側のシリコン基板２の領域にはドレイン領域４ａが形成されている。また、コントロールゲート電極１２ｃとコントロールゲート電極１２ｄとによって挟まれたシリコン基板２にはソース領域６ｂが形成されている。
【００５３】
コントロールゲート電極１２ａ〜１２ｄおよびフローティングゲート電極１０ａ〜１０ｄを覆うようにシリコン基板２上にＴＥＯＳ膜１５が形成されている。そのＴＥＯＳ膜１５上に層間絶縁膜としてのＢＰＴＥＯＳ膜１６が形成されている。そのＢＰＴＥＯＳ膜１６にドレイン領域４ａ、４ｂの表面を露出するコンタクトホール１７がそれぞれ形成されている。そのコンタクトホール１７にプラグ１８がそれぞれ埋込まれている。ＢＰＴＥＯＳ膜１６上に、プラグ１８に電気的に接続される金属配線１９が形成されている。
【００５４】
次に、コントロールゲート電極が延びる方向に沿った、各素子形成領域Ｓに形成されたドレイン領域の断面構造（断面線ＩＶ−ＩＶ）について説明する。図４に示すように、シリコン基板２には、トレンチ分離酸化膜を形成するための溝２ａが形成されている。その溝２ａを埋めるようにトレンチ分離酸化膜３がそれぞれ形成されている。
【００５５】
隣り合うトレンチ分離酸化膜３の間に、たとえばドレイン領域４ｄ、４ｂ、４ｃがそれぞれ形成されている。トレンチ分離酸化膜３上にＴＥＯＳ膜１５を介在させて層間絶縁膜としてのＢＰＴＥＯＳ膜１６が形成されている。そのＢＰＴＥＯＳ膜１６に、ドレイン領域４ｄ、４ｂ、４ｃの表面をそれぞれ露出するコンタクトホール１７がそれぞれ形成されている。
【００５６】
そのコンタクトホール１７にプラグ１８がそれぞれ形成されている。ＢＰＴＥＯＳ膜１６上にそのプラグ１８と電気的に接続される金属配線１９が形成されている。
【００５７】
次に、コントロールゲート電極が延びる方向に沿った、素子形成領域に形成されたソース領域の断面構造（断面線Ｖ−Ｖ）について説明する。図５に示すように、シリコン基板２にはトレンチ分離酸化膜を形成するための溝２ａが形成されている。その溝２ａの表面を含むシリコン基板２の表面に拡散層配線６が形成されている。
【００５８】
拡散層配線６は、たとえばソース領域６ａを含んでいる。シリコン基板２上に、ＴＥＯＳ膜１５を介在させて層間絶縁膜としてのＢＰＴＥＯＳ膜１６が形成されている。このように、ソース領域が形成される領域では、溝２ａに埋込まれたトレンチ分離酸化膜３が除去されている。
【００５９】
次に、コントロールゲート電極が延びる方向と略直交する方向に沿った、トレンチ分離酸化膜３が形成された領域の断面構造（断面線ＶＩ−ＶＩ）について説明する。この断面は、比較的素子形成領域に近い位置における断面である。図６に示すように、シリコン基板２に形成された溝にトレンチ分離酸化膜３が埋込まれている。
【００６０】
そのトレンチ分離酸化膜３上にトンネル酸化膜８を介在させてフローティングゲート電極１０ａ〜１０ｄがそれぞれ形成されている。そのフローティングゲート電極１０ａ〜１０ｄ上にＯＮＯ膜９を介在させてコントロールゲート電極１２ａ〜１２ｄがそれぞれ形成されている。
【００６１】
そのコントロールゲート電極１２ａ、１２ｂによって挟まれた領域には、シリコン基板２（溝２ａ）の表面を露出する開口部３ａが形成されている。また、同様にコントロールゲート電極１２ｃ、１２ｄによって挟まれた領域には、シリコン基板２（溝）の表面を露出する開口部３ａが形成されている。開口部３ａの底に露出したシリコン基板２の表面にはソース領域を含む拡散層配線６が形成されている。
【００６２】
開口部３ａの側面上を含む、コントロールゲート電極１２ａ〜１２ｄ、フローティングゲート電極１０ａ〜１０ｄの側面上には、それぞれサイドウォール絶縁膜１４ａが形成されている。そのサイドウォール絶縁膜１４ａを覆うようにＴＥＯＳ膜１５が形成されている。そのＴＥＯＳ膜１５上に層間絶縁膜としてのＢＰＴＥＯＳ膜１６が形成されている。ＴＥＯＳ膜１５およびＢＰＴＥＯＳ膜１６が埋込まれた開口部３ａにはボイド（空隙）２０が形成されている。
【００６３】
次に、コントロールゲート電極が延びる方向と直交する方向に沿った、トレンチ分離酸化膜が形成された領域の断面構造（断面線ＶＩＩ−ＶＩＩ）について説明する。この断面は、素子形成領域から比較的離れた位置における断面である。図７に示すように、この断面においては、コントロールゲート電極１２ａ〜１２ｄの下に、フローティングゲート電極は存在しない。すなわち、トレンチ分離酸化膜３上にＯＮＯ膜９を介在させてコントロールゲート電極１２ａ〜１２ｄがそれぞれ位置している。
【００６４】
コントロールゲート電極１２ａ、１２ｃとコントロールゲート電極１２ｂ、１２ｄとによって挟まれた領域には、シリコン基板２（溝）の表面を露出する開口部３ａがそれぞれ形成されている。開口部３ａの側面上を含むコントロールゲート電極１２ａ〜１２ｄの側面上にはサイドウォール絶縁膜１４ａが形成されている。
【００６５】
開口部３ａを埋込むとともにコントロールゲート電極１２ａ〜１２ｄを覆うようにＴＥＯＳ膜１５を介在させてＢＰＴＥＯＳ膜１６が形成されている。前述したように、ＴＥＯＳ膜１５およびＢＰＴＥＯＳ膜１６が埋込まれた開口部３ａにはボイド（空隙）２０が形成されている。
【００６６】
なお、この断面線に沿った部分に形成されるコントロールゲート電極１２ａ〜１２ｄにおいては、隣接するフローティングゲート電極間の比較的狭い部分を埋めるように形成されるため、その膜厚は、図６に示されるフローティングゲート電極とコントロールゲート電極とを合わせた膜厚にほぼ等しくなる。
【００６７】
図６および図７に示されるコントロールゲート電極１２ａ〜１２ｄによって挟まれた領域に形成されるシリコン基板２（溝２ａ）の表面を露出する開口部３ａは、後述するように、ソース領域を含む拡散層配線６をシリコン基板２に形成するために設けられるものである。
【００６８】
この開口部３ａをＴＥＯＳ膜１５およびＢＰＴＥＯＳ膜１６で埋込んだ後の製造工程においては、この開口部３ａの底に位置するシリコン基板２に強い応力が作用することになる。このとき、開口部３ａ内に空隙２０が形成されていることで、シリコン基板２に作用する応力を緩和することができる。シリコン基板２に作用する応力が緩和されることでシリコン基板２に結晶欠陥の発生することが抑えれて、たとえばリーク電流の発生などの結晶欠陥に基づく不具合を解消することができる。その結果、動作の信頼性が確保され、歩留まりの高いフラッシュメモリが得られる。
【００６９】
次に、上述したフラッシュメモリの製造方法の一例について、図１に示す断面線Ｖ−Ｖと断面線ＶＩＩ−ＶＩＩとにそれぞれ対応する断面構造を示して説明する。まず、図８および図９に示すように、シリコン基板２の所定の領域にエッチングを施すことにより、トレンチ分離酸化膜を形成するための深さ約３００〜４００ｎｍの溝２ａを形成する。その溝２ａにシリコン酸化膜を埋込んでトレンチ分離酸化膜３を形成する。
【００７０】
次に、図１０および図１１に示すように、露出しているシリコン基板２の表面にゲート絶縁膜となるトンネル酸化膜８を形成する。次に、図１２および図１３に示すように、たとえばＣＶＤ法等によりフローティングゲート電極となる膜厚約１００ｎｍのポリシリコン膜１０をシリコン基板２上に形成する。
【００７１】
次に、図１４および図１５に示すように、ポリシリコン膜１０上に所定のフォトレジストパターン（図示せず）を形成し、そのフォトレジストパターンをマスクとしてポリシリコン膜１０にフローティングゲート電極を形成するためのエッチングを施す。このパターニングが施された段階では、フローティングゲート電極となるポリシリコン膜１０は、図１に示すコントロールゲート電極が延びる方向と略直交する方向にストライプ状に形成された状態にある。
【００７２】
次に、図１６および図１７に示すように、フローティングゲート電極となるポリシリコン膜１０上に、シリコン酸化膜とシリコン窒化膜との積層膜からなるＯＮＯ膜９を、たとえばＣＶＤ法により形成する。この後、メモリセル以外の周辺回路領域（図示せず）においては、上述したＯＮＯ膜９およびフローティングゲート電極となるポリシリコン膜１０を除去する。さらに、周辺回路領域においてトランジスタを形成するためのゲート酸化膜が形成される。
【００７３】
次に、図１８および図１９に示すように、ＯＮＯ膜９上に、たとえばタングステンシリサイド膜とポリシリコン膜とからなるポリサイド構造のコントロールゲート電極となるポリサイド膜１２を形成する。このポリサイド膜１２の膜厚は約１５０〜２００ｎｍである。
【００７４】
次に、図２０および図２１に示すように、ポリサイド膜１２上に所定のフォトレジストパターン（図示せず）を形成し、そのフォトレジストパターンをマスクとしてポリサイド膜１２にエッチングを施すことにより、コントロールゲート電極１２ａ〜１２ｄを形成する。次に、所定のフォトレジストパターン（図示せず）を形成し、そのフォトレジストパターンをマスクとしてＯＮＯ膜９およびフローティングゲート電極となるポリシリコン膜１０にエッチングを施すことにより、フローティングゲート電極を形成する。
【００７５】
この段階で、図１に示すフローティングゲート電極１０ａ〜１０ｄ等が形成され、断面線Ｖ−Ｖにおいては、図２２に示すようにＯＮＯ膜とフローティングゲート電極となるポリシリコン膜は除去された状態になる。また、断面線ＶＩＩ−ＶＩＩにおいては、図２３に示すように、トレンチ分離酸化膜３上にＯＮＯ膜９を介在させてコントロールゲート電極１２ａ〜１２ｄが形成された状態になる。
【００７６】
次に、図２４および図２５に示すように、コントロールゲート電極１２ａ〜１２ｄが形成されたシリコン基板２上に、コントロールゲート電極１２ａ〜１２ｄが延びる方向に沿って所定のフォトレジストパターン１３を形成する。このとき、たとえばコントロールゲート電極１２ｂ、１２ｃによって挟まれた領域はフォトレジストパターン１３に覆われる。コントロールゲート電極１２ａ、１２ｂによって挟まれた領域はフォトレジストパターン１３によって覆われない。
【００７７】
次に、図２６および図２７に示すように、フォトレジストパターン１３およびコントロールゲート電極１２ａ〜１２ｄをマスクとして、トレンチ分離酸化膜３にエッチングを施して溝２ａの表面を露出する。
【００７８】
次に、図２８および図２９に示すように、露出した溝２ａの表面を含むシリコン基板２の表面にイオン注入法により所定導電型のイオンを注入して、ソース領域を含む拡散層配線６を形成する。また、コントロールゲート電極を挟んでソース領域と反対側の素子形成領域にはドレイン領域がそれぞれ形成される。
【００７９】
次に、図３０および図３１に示すように、シリコン基板２上に、たとえばＣＶＤ法によりＴＥＯＳ膜（Tetra Ethyl Ortho Silicate glass）１４を形成する。次に、図３２および図３３に示すようにＴＥＯＳ膜１４の全面に異方性エッチングを施すことにより、開口部３ａの側面上を含むコントロールゲート電極１２ａ〜１２ｄの側面上にサイドウォール絶縁膜１４ａを形成する。次に、図３４および図３５に示すように、コントロールゲート電極１２ａ〜１２ｄを覆うように、たとえばＣＶＤ法によりシリコン基板２上にさらにＴＥＯＳ膜１５を形成する。
【００８０】
次に、このＴＥＯＳ膜１５上に、層間絶縁膜となるＢＰＴＥＯＳ膜を形成することになる。ＢＰＴＥＯＳ膜とは、不純物としてボロン（Ｂ）とリン（Ｐ）とを含んだＴＥＯＳ膜である。特に、ＢＰＴＥＯＳ膜を用いて開口部を埋込む場合、図３６に示すように、不純物の濃度が高いほどアスペクト比がより高い開口部を埋込むことができることが知られている。逆に言えば、不純物濃度が比較的低い場合には、アスペクト比の大きい開口部を埋込むことができなくなる。
【００８１】
本フラッシュメモリではこのようなＢＰＴＥＯＳ膜中の不純物濃度と埋込み可能な開口部のアスペクト比の関係を利用して、トレンチ分離酸化膜３に形成された開口部３ａに積極的に空隙（ボイド）を形成する。
【００８２】
ここで開口部３ａの深さとしては、トレンチ分離酸化膜３を形成するための溝２ａの深さに、フローティングゲート電極およびコントロールゲート電極の膜厚を加えた深さになる。上述したように、溝２ａの深さは約３００〜４００ｎｍであり、フローティングゲート電極およびコントロールゲート電極の膜厚を合わせた膜厚は約２５０〜３００ｎｍである。したがって、開口部３ａの深さは約５５０〜７００ｎｍとなる。この開口部３ａは、シリコン基板２上に形成された他の開口部あるいは段差部分に比べて２〜３倍程度深く、最も深い開口部となっている。
【００８３】
そこで、図３７および図３８に示すように、開口部３ａにおける埋込み特性を悪化させるために、ＴＥＯＳ膜１５上に、不純物として添加されるボロンとリンの濃度が比較的低いＢＰＴＥＯＳ膜１６を形成して、開口部３ａの内側にボイド（空隙）２０を形成する。この後、ＢＰＴＥＯＳ膜を平坦化することで、フラッシュメモリの主要部分が完成する。
【００８４】
このフラッシュメモリにおいては、開口部３ａ内にボイド２０が形成されることで、ＢＰＴＥＯＳ膜１６を形成した後の工程において、特に点線枠Ａで示す開口部３ａの底近傍に位置するシリコン基板２に作用する応力の逃道が得られて応力が緩和される。これにより、シリコン基板に結晶欠陥が発生するのが抑制されて、結晶欠陥が発生することに起因するたとえばリーク電流の発生等の不都合が解消され、所望の動作を行なうことができるフラッシュメモリが得られる。
【００８５】
また、ＢＰＴＥＯＳ膜を形成した後の製造工程中に発生する結晶欠陥が抑制されることで、フラッシュメモリの歩留まりも向上する。さらに、完成したフラッシュメモリにおいても、たとえば熱による応力も緩和することができて、フラッシュメモリの動作の信頼性が向上する。
【００８６】
なお、ＢＰＴＥＯＳ膜中のボロン濃度およびリン濃度を適切に選択することで、最も深い開口部３ａ内にのみボイド２０を形成し、開口部３ａよりも浅い他の開口部や段差部分においてはボイドを形成することなくＢＰＴＥＯＳ膜１６によって完全に埋込むことができる。
【００８７】
実施の形態２
本発明の実施の形態２に係るフラッシュメモリについて説明する。実施の形態１においてフラッシュメモリでは、図３７および図３８に示すように、開口部３ａ内に形成されるボイド２０においては、その上端はフローティングゲート電極１０ａ〜１０ｄの下端（下面）よりも低いところに位置していた。つまり、ボイド２０はトレンチ分離酸化膜３によって挟まれた位置に形成されていた。
【００８８】
本実施の形態に係るフラッシュメモリでは、図３９および図４０に示すように、トレンチ分離酸化膜３によって挟まれた位置からフローティングゲート電極１０ａ〜１０ｄおよびコントロールゲート電極１２ａ〜１２ｄによって挟まれた位置にまで延在するボイド２１が形成されている。なお、これ以外の構成については実施の形態１において説明したフラッシュメモリと同様なので同一部材には同一符号を付しその説明は省略する。
【００８９】
次に、上述したフラッシュメモリの製造方法について説明する。このようなボイド２１を形成するには、実施の形態１において説明した図３５に示す工程の後に、より埋込み特性が悪いＢＰＴＥＯＳ膜を形成することで、開口部３ａには、ボイド２１が形成される。すなわち、ボロン濃度およびリン濃度のより低いＢＰＴＥＯＳ膜を形成することで、開口部３ａにおける埋込み特性が悪化して、より大きいボイド２１が形成されることになる。
【００９０】
このフラッシュメモリによれば、まず、実施の形態１において説明したように、点線枠Ａに示す部分に集中する応力がボイド２１によって緩和することができて、シリコン基板２に結晶欠陥が発生するのを抑制することができる。そして、本フラッシュメモリでは、このようなシリコン基板２に作用する応力の緩和の効果に加えて、ゲート配線間容量の低減効果が得られる。
【００９１】
このことについて説明する。まず、図４１に示すように、フローティングゲート電極１０ａ、１０ｂおよびコントロールゲート電極１２ａ、１２ｂ間の容量Ｃｓは、ＢＰＴＥＯＳ膜１６に基づく容量Ｃ１および容量Ｃ２とボイド２１に基づく容量Ｃ３との３つの容量を直列接続させた容量になる。ここで、Ｃ１＝εOX・ａ／ｓ、Ｃ２＝εGAP・ｂ／ｓ、Ｃ３＝εOX・ｃ／ｓである。εgapはボイドの誘電率、εGAPはＢＰＴＥＯＳ膜の誘電率、ａおよびｃはＢＰＴＥＯＳ膜の膜厚、ｂはボイドの長さ、ｓは断面積である。
【００９２】
一方、従来のフラッシュメモリまたは実施の形態１におけるフラッシュメモリでは、図４２に示すように、フローティングゲート電極１０ａ、１０ｂおよびコントロールゲート電極１２ａ、１２ｂ間の容量Ｃｏは、Ｃｏ＝εOX・ｆ／ｓとなる。ここで、ｆ＝ａ＋ｂ＋ｃである。ＢＰＴＥＯＳ膜の誘電率εOXはボイドの誘電率εgapよりも十分に大きいため、容量Ｃｓは容量Ｃｏよりも小さくなる。その結果、ソース領域を挟んで位置するフローティングゲート電極１０ａ、１０ｂおよびコントロールゲート電極１２ａ、１２ｂにおいて、特にボイド２１を挟み込む位置において両者の容量が低減される。
【００９３】
ところで、フラッシュメモリでは、読出や書込動作の際に、コントロールゲート電極はそれぞれの動作電圧をもって充電される。その充電時間は、ゲート容量と寄生容量との合計である容量Ｃと、ゲートの配線抵抗Ｒとの積ＲＣに比例し、この充電時間が短い方が高速動作が可能とされる。
【００９４】
したがって、本フラッシュメモリにおいては、上述したボイド２１を形成することで、ソース領域を挟んで位置するコントロールゲート電極間の寄生容量Ｃｓが低減して、ゲートの配線抵抗Ｒを増大させることなく容量Ｃを低減することができる。これにより、読出や書込動作時の誘電時間を減少することができて、高速ランダム読出や高速書込といった高速性能化を実現することができる。
【００９５】
なお、上記各実施の形態におけるフラッシュメモリでは、開口部を埋込む層間絶縁膜として、ＢＰＴＥＯＳ膜を例に挙げて説明したが、開口部３ａ内にのみボイドを形成し、他の開口部や段差部分についてはボイドを形成することなく完全に埋込むことができる膜であれば、ＢＰＴＥＯＳ膜に限られず、他の材質からなる絶縁膜であってもよい。
【００９６】
また、上記各実施の形態では、セルファラインソース構造を有するフラッシュメモリを例に挙げて説明したが、この他に、セルファラインソース構造を用いたＥＥＰＲＯＭなどの不揮発性半導体記憶装置にも適用することができる。
【００９７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９８】
【発明の効果】
本発明に係る半導体装置の第１のものによれば、第２絶縁膜を形成した後の半導体装置の製造工程において特に開口部の底部分において半導体基板に作用する応力が開口部内に形成された空隙によって緩和される。また、製造工程中に限らず完成した半導体装置においても、シリコン基板に作用する応力がこの空隙によって緩和される。これにより、半導体基板に結晶欠陥が発生することが抑制されて、たとえばリーク電流などを防止することができ、所望の動作が確保されて、歩留まりの高い半導体装置が得られる。
【００９９】
好ましくは、空隙は第１絶縁膜によって挟まれた位置から２つの導電層によって挟まれた位置にまで延在していることで、２つの導電層の間に位置する空隙により２つの導電層間の容量が低減されて、半導体装置の高速動作を図ることができる。
【０１００】
また好ましくは、半導体基板に形成され、２つの導電層が横切るとともに、第１絶縁膜によって区切られた素子形成領域と、２つの導電層のうちの一方の導電層を挟んで、他方の導電層が位置する側の素子形成領域に形成された所定導電型の一方側不純物領域および他方の導電層が位置する側とは反対側の素子形成領域に形成された所定導電型の他方側不純物領域とを備えていることで、素子形成領域において、フローティングゲート電極である第１電極部、コントロールゲート電極である第２電極部、一方側および他方側不純物領域を含む半導体素子が得られる。
【０１０１】
さらに好ましくは、２つの導電層によって挟まれた領域に位置する半導体基板の表面に形成された導電領域を備え、その導電領域は一方側不純物領域を含んでいることで、半導体素子の一方側不純物領域が導電領域によって他の部分と電気的に接続される。
【０１０２】
また好ましくは、一方側不純物領域はソース領域を含み、他方側不純物領域はドレイン領域を含んでいることで、半導体素子として、フローティングゲート、コントロールゲート、ソース領域およびドレイン領域を含むメモリセルが構成される。
【０１０３】
本発明に係る半導体装置の第２のものによれば、フローティングゲート、コントロールゲート、ソース領域およびドレイン領域を含むメモリセルにおいて、層間絶縁膜を形成した後の製造工程中に、開口部の底部分に位置する半導体基板に作用する応力が開口部内に形成された空隙によって緩和される。また、完成した半導体装置においても、半導体基板に作用する応力がこの空隙によって緩和される。これにより、半導体基板に結晶欠陥が発生することが抑制されて、たとえばリーク電流などを防止することができ、メモリセルの所望の動作が確保されて、歩留まりの高い半導体装置が得られる。
【０１０４】
好ましくは、空隙は素子分離絶縁膜によって挟まれた位置から第１ゲート配線および第２ゲート配線によって挟まれた位置にまで延在していることで、第１ゲート配線と第２ゲート配線との間に位置する空隙により第１ゲート配線と第２ゲート配線との線間容量が低減されて、半導体装置の高速動作を図ることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係るフラッシュメモリのメモリセル領域の平面構造を示す図である。
【図２】 同実施の形態において、メモリセルの等価回路を示す図である。
【図３】 同実施の形態において、図１に示す断面線ＩＩＩ−ＩＩＩにおける断面図である。
【図４】 同実施の形態において、図１に示す断面線ＩＶ−ＩＶにおける断面図である。
【図５】 同実施の形態において、図１に示す断面線Ｖ−Ｖにおける断面図である。
【図６】 同実施の形態において、図１に示す断面線ＶＩ−ＶＩにおける断面図である。
【図７】 同実施の形態において、図１に示す断面線ＶＩＩ−ＶＩＩにおける断面図である。
【図８】 同実施の形態において、フラッシュメモリの製造方法の一工程を示す、断面線Ｖ−Ｖにおける断面図である。
【図９】 同実施の形態において、フラッシュメモリの製造方法の一工程を示す、断面線ＶＩＩ−ＶＩＩにおける断面図である。
【図１０】 同実施の形態において、図８に示す工程の後に行なわれる工程を示す断面図である。
【図１１】 同実施の形態において、図９に示す工程の後に行なわれる工程を示す断面図である。
【図１２】 同実施の形態において、図１０に示す工程の後に行なわれる工程を示す断面図である。
【図１３】 同実施の形態において、図１１に示す工程の後に行なわれる工程を示す断面図である。
【図１４】 同実施の形態において、図１２に示す工程の後に行なわれる工程を示す断面図である。
【図１５】 同実施の形態において、図１３に示す工程の後に行なわれる工程を示す断面図である。
【図１６】 同実施の形態において、図１４に示す工程の後に行なわれる工程を示す断面図である。
【図１７】 同実施の形態において、図１５に示す工程の後に行なわれる工程を示す断面図である。
【図１８】 同実施の形態において、図１６に示す工程の後に行なわれる工程を示す断面図である。
【図１９】 同実施の形態において、図１７に示す工程の後に行なわれる工程を示す断面図である。
【図２０】 同実施の形態において、図１８に示す工程の後に行なわれる工程を示す断面図である。
【図２１】 同実施の形態において、図１９に示す工程の後に行なわれる工程を示す断面図である。
【図２２】 同実施の形態において、図２０に示す工程の後に行なわれる工程を示す断面図である。
【図２３】 同実施の形態において、図２１に示す工程の後に行われる工程を示す断面図である。
【図２４】 同実施の形態において、図２２および図２３に示す工程の後に行なわれる工程を示す平面図である。
【図２５】 同実施の形態において、図２４に示すＸＸＶ−ＸＸＶにおける断面図である。
【図２６】 同実施の形態において、図２４および図２５に示す工程の後に行なわれる工程を示す、図２４に示す断面線ＸＸＶＩ−ＸＸＶＩにおける断面図である。
【図２７】 同実施の形態において、図２５に示す工程の後に行なわれる工程を示す断面図である。
【図２８】 同実施の形態において、図２６に示す工程の後に行なわれる工程を示す断面図である。
【図２９】 同実施の形態において、図２７に示す工程の後に行なわれる工程を示す断面図である。
【図３０】 同実施の形態において、図２８に示す工程の後に行なわれる工程を示す断面図である。
【図３１】 同実施の形態において、図２９に示す工程の後に行なわれる工程を示す断面図である。
【図３２】 同実施の形態において、図３０に示す工程の後に行なわれる工程を示す断面図である。
【図３３】 同実施の形態において、図３１に示す工程の後に行なわれる工程を示す断面図である。
【図３４】 同実施の形態において、図３２に示す工程の後に行なわれる工程を示す断面図である。
【図３５】 同実施の形態において、図３３に示す工程の後に行なわれる工程を示す断面図である。
【図３６】 同実施の形態において、ＢＰＴＥＯＳ膜中の不純物濃度と埋込可能な開口部のアスペクト比との関係を示すグラフである。
【図３７】 同実施の形態において、図３５に示す工程の後に行なわれる工程を示す断面図である。
【図３８】 同実施の形態において、図３５に示す工程の後に行なわれる工程の図１に示す断面線ＶＩ−ＶＩにおける断面図である。
【図３９】 本発明の実施の形態２に係るフラッシュメモリの、図１に示す断面線ＶＩ−ＶＩに対応する断面図である。
【図４０】 同実施の形態において、図１に示す断面線ＶＩＩ−ＶＩＩに対応する断面図である。
【図４１】 同実施の形態において、フローティングゲート電極およびコントロールゲート電極間の容量を説明するための第１の断面図である。
【図４２】 同実施の形態において、フローティングゲート電極およびコントロールゲート電極間の容量を説明するための第２の断面図である。
【図４３】 従来のフラッシュメモリのメモリセル領域の平面構造を示す図である。
【図４４】 従来のフラッシュメモリの製造方法の一工程を示す、図４３に示す断面線ＸＬＩＶ−ＸＬＩＶに対応する断面図である。
【図４５】 従来のフラッシュメモリの製造方法の一工程を示す、図４３に示す断面線ＸＬＶ−ＸＬＶに対応する断面図である。
【図４６】 図４４に示す工程の後に行なわれる工程を示す断面図である。
【図４７】 図４５に示す工程の後に行なわれる工程を示す断面図である。
【図４８】 図４６に示す工程の後に行なわれる工程を示す断面図である。
【図４９】 図４７に示す工程の後に行なわれる工程を示す断面図である。
【図５０】 従来のフラッシュメモリにおける問題点を説明するための、図４３に示す断面線ＸＬＶ−ＸＬＶにおける断面図である。
【図５１】 従来のフラッシュメモリの問題点を説明するための、図４３に示す断面線ＬＩ−ＬＩにおける断面図である。
【符号の説明】
２ シリコン基板、２ａ 溝、３ トレンチ分離酸化膜、３ａ 開口部、４ａ，４ｂ ドレイン領域、６ 拡散層配線、６ａ，６ｂ ソース領域、８ トンネル酸化膜、９ ＯＮＯ膜、１０ ポリシリコン膜、１０ａ〜１０ｄ フローティングゲート電極、１２ ポリサイド膜、１２ａ〜１２ｄ コントロールゲート電極、１３ フォトレジストパターン、１４ ＴＥＯＳ膜、１４ａ サイドウォール絶縁膜、１５ ＴＥＯＳ膜、１６ ＢＰＴＥＯＳ膜、１７ コンタクトホール、１８ プラグ、１９ 金属配線、２０，２１ ボイド。
Claims (7)
- 主表面を有する半導体基板と、
前記半導体基板の主表面に形成された溝と、
前記溝に埋込まれた第１絶縁膜と、
前記第１絶縁膜の上方に間隔を隔てて形成され、フローティングゲート電極である第１電極部とコントロールゲート電極である第２電極部とからなる２つの導電層と、
前記２つの導電層によって挟まれた領域の直下に位置する前記半導体基板の表面を露出する、前記第１絶縁膜に形成された開口部と、
前記開口部を埋込むとともに、前記２つの導電層を覆うように形成された第２絶縁膜と、
前記第２絶縁膜によって埋込まれた前記開口部内に形成された空隙と
を備えた、半導体装置。 - 前記空隙は、前記第１絶縁膜によって挟まれた位置から前記２つの導電層によって挟まれた位置にまで延在する、請求項１記載の半導体装置。
- 前記半導体基板に形成され、前記２つの導電層が横切るとともに、前記第１絶縁膜によって区切られた素子形成領域と、
前記２つの導電層のうちの一方の導電層を挟んで、他方の導電層が位置する側の前記素子形成領域に形成された所定導電型の一方側不純物領域および前記他方の導電層が位置する側とは反対側の前記素子形成領域に形成された所定導電型の他方側不純物領域と
を備えた、請求項１または２に記載の半導体装置。 - 前記２つの導電層によって挟まれた領域に位置する前記半導体基板の表面に形成された導電領域を備え、
前記導電領域は前記一方側不純物領域を含む、請求項３記載の半導体装置。 - 前記一方側不純物領域はソース領域を含み、
前記他方側不純物領域はドレイン領域を含む、請求項３または４に記載の半導体装置。 - 半導体基板と、
前記半導体基板に形成された溝と、
前記溝に埋込まれた素子分離絶縁膜と、
前記半導体基板に形成され、前記素子分離絶縁膜によって区切られた素子形成領域と、
前記素子分離絶縁膜および前記素子形成領域を横切るように形成され、フローティングゲート電極およびコントロールゲート電極を含む第１ゲート配線と、
前記素子分離絶縁膜および前記素子形成領域を横切るように、前記第１ゲート配線と間隔を隔てて形成され、フローティングゲート電極およびコントロールゲート電極を含む第２ゲート配線と、
前記第１ゲート配線と前記第２ゲート配線とによって挟まれた前記素子形成領域に形成されたソース領域と、
前記第１ゲート配線を挟んで前記ソース領域とは反対側の前記素子形成領域に形成されたドレイン領域と、
前記第１ゲート配線および前記第２ゲート配線によって挟まれた領域の前記半導体基板に形成され、前記ソース領域を含む導電領域と、
前記第１ゲート配線および前記第２ゲート配線によって挟まれた領域の直下に位置する前記半導体基板の表面を露出する、前記素子分離絶縁膜に形成された開口部と、
前記開口部を埋込むとともに、前記第１ゲート配線および前記第２ゲート配線を覆うように前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜によって埋込まれた前記開口部内に形成された空隙と
を備えた、半導体装置。 - 前記空隙は、前記素子分離絶縁膜によって挟まれた位置から前記第１ゲート配線および前記第２ゲート配線によって挟まれた位置にまで延在する、請求項６記載の半導体装置。
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