KR20040048335A - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 목적은, 3층 폴리실리콘 게이트를 이용한 가상 접지형 메모리 셀의 미세화, 고성능화 및 수율 향상에 관한 새로운 불휘발성 반도체 기억 장치 및 그 제조 방법을 제공하는 것이다. 본 발명의 메모리 셀에서, 부유 게이트(115b)의 단부면 중 워드선(117a) 및 채널과 각각 수직인 방향으로 존재하는 2개의 단부면 각각의 일부가 제3 게이트(109a)의 상부에 절연막(110a)을 개재하여 탑재되도록 형성되어 있다. 본 발명에 따르면, 불휘발성 반도체 기억 장치의 메모리 셀 면적을 축소하는 것이 가능하여, 동작 속도의 향상을 도모할 수 있으며, 또한 수율의 향상도 도모할 수 있다.
Description
본 발명은 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 특히 고성능화, 고집적화 및 수율 향상을 실현하는 방법에 관한 것이다.
플래시 메모리는 휴대성, 내충격성이 우수하여, 전기적으로 일괄 소거가 가능하기 때문에, 최근 휴대형 퍼스널 컴퓨터나 디지털 스틸 카메라, 비디오 카메라 등의 소형 휴대 정보 기기의 파일로서 급속하게 수요가 확대되고 있다. 그 시장의 확대에는 메모리 셀 면적의 축소에 의한 비트 비용의 저감과 콘텐츠의 단시간 다운로드에 대응한 고속 기입이 필수이며, 이것을 실현하는 메모리 셀 방식이 제안되고 있다. 그 중 하나로서, 3층 폴리실리콘 게이트를 이용한 가상 접지형의 메모리 셀이 있다(예를 들면, 일본 특개2001-028428호 공보 또는 일본 특개2001-085541호 공보 참조). 이 메모리 셀은 도 15에 도시한 바와 같이, 실리콘 기판(201) 내의 웰(202), 웰 내의 소스, 드레인 확산층 영역(203, 203'), 및 웰 위에 형성된 폴리실리콘막으로 이루어지는 제1 게이트로 이루어지는 부유 게이트(204), 제2 게이트로 이루어지는 제어 게이트(205), 소거 게이트와 스플리트(split) 채널을 제어하는 게이트 중 적어도 하나가 기능을 갖춘 제3 게이트(206)의 3개의 게이트로 구성된다. 각각의 폴리실리콘 게이트(204, 205, 206) 사이 및 폴리실리콘 게이트와 웰(202) 사이에는 절연막(207, 208, 209, 210, 211)에 의해 분리되어 있다. 제어 게이트(205)는 행 방향으로 접속되어 워드선을 구성하고 있다. 소스 및 드레인 확산층(203, 203')은 인접하는 메모리 셀의 확산층을 공용하는 가상 접지형이며, 이에 의해 행 방향의 피치 축소를 도모하고 있다. 제3 게이트(206)는 채널과 평행하게, 또한 워드선(205)과 수직으로 배치된다. 기입할 때에는, 워드선(205), 드레인(203) 및 제3 게이트(206)에 각각 독립한 양전압을 인가하고, 웰(202), 소스(203')는 0V로 한다. 이에 의해 제3 게이트와 부유 게이트 경계부의 채널에서 열 전자가 발생하고, 부유 게이트(204)에 주입된다. 이에 의해 메모리 셀의 임계값이 상승한다. 소거할 때에는 제3 게이트(206)에 양전압, 워드선(205)에 음전압을 인가하고, 소스(203'), 드레인(203) 및 웰(202)은 0V로 한다. 이에 의해 부유 게이트(204)로부터 제3 게이트(206)로 전자가 방출되어, 임계값이 저하한다. 혹은, 워드선(205)에 음전압을 인가하고, 제3 게이트(206), 소스(203'), 드레인(203), 및 웰(202)은 0V로 한다. 이에 의해 부유 게이트(204)로부터 웰(202)에 전자가 방출되어, 임계값이 저하한다. 이러한 메모리 셀 트랜지스터의 임계값 전압을 변화시키는 것에 의해 정보의 "0" "1"을 판별하고 있다.
그러나, 상기한 불휘발성 반도체 기억 장치의 대용량화를 도모하고자 한 경우, 새로운 과제가 생겼다.
우선 첫째는 메모리 셀의 기입/소거시, 특히 소거 시의 내부 동작 전압의 저감이다. 일반적으로 플래시 메모리에서는, 제어 게이트 전압 Vcg와 부유 게이트 Vfg 사이에는 이하의 관계식이 성립한다.
여기서 C1은 부유 게이트와 Si 기판 사이의 절연막(터널 절연막) 용량, C2는 부유 게이트와 제어 게이트 사이의 절연막(폴리실리콘 층간 절연막) 용량, Cag는 부유 게이트와 제3 게이트 사이의 절연막 용량, Cfg는 인접하는 워드선 아래에 존재하는 부유 게이트 사이의 절연막 용량이다. C2/(C1+C2+Cag+Cfg)는 커플링비라고 한다. 제어 게이트에 인가된 전압을 효율적으로 부유 게이트에 전달하고, 보다 낮은 내부 전압으로 기입/소거를 행하기 위해서는 이 커플링비를 증대시키는 것이 필수이다. 이를 위해서는, (1) 폴리실리콘 층간 절연막 용량 C2를 크게 하고, (2) 제3 게이트-부유 게이트간 막 두께를 증대시켜 Cag를 저감하고, (3) 부유 게이트의 단면 형상을 U 자형 혹은 핀형으로 하여 단면적을 저감시켜, 대향하는 부유 게이트간 절연막 용량 Cfg를 저감시키는 것이 중요하게 된다. C2를 증대시키기 위해서는 부유 게이트의 표면적을 증대시키는 것이 필요하다. 그러나 상기한 공지예에서는, 부유 게이트(204)의 표면적이 작아, 동작 전압의 저감이 어렵다는 문제가 있었다. 본 과제는 부유 게이트와 Si 기판 사이의 절연막(210)에 고전압을 인가하고, 터널 현상에 의해 부유 게이트에 축적된 전자를 기판으로 방출하는 소거 동작시, 특히 중요하다. 또한, 1개의 메모리 셀에 2 비트분의 데이터를 기억하는 소위 다치(多値) 기억형의 플래시 메모리에서는 기입 상태와 소거 상태에서 메모리 셀 임계값 전압의 차를 크게 취할 필요가 있으므로, 기입/소거 동작 시간을 저감시키기 위해서는 커플링비의 향상은 불가결하다.
두번째는 기입 변동의 저감과 제3 게이트의 미세화이다. 상기 공지예 중 일본 특개2001-085541호 공보에는, 3층 폴리실리콘 게이트를 이용한 가상 접지형 메모리 셀의 다양한 형성 방법이 논의되고 있다. 이 중 제3 게이트(206)를 형성한 후, 부유 게이트(204)를 형성하는 방법은, 터널 절연막(210)을 열 산화에 의해 형성할 때, 먼저 형성한 제3 게이트(206) 하단부가 산화되어, 그 부분의 게이트 산화막 두께가 두꺼워지는, 소위 게이트 버즈빅(bird's beak)이 생긴다는 문제가 있었다.
이것은 터널 절연막을 형성할 때의 세정 공정에서 제3 게이트 하단부의 게이트 산화막이 제거되고, 제3 게이트 폴리실리콘막의 하단부가 산화되기 때문이다. 본 게이트 버즈빅의 신장은 제3 게이트에 의해 형성되는 MOS 트랜지스터의 임계값 전압의 변동의 원인이 되며, 메모리 셀 사이의 기입 변동을 증대시키는 문제점을 발생시킨다. 메모리 셀 사이의 기입 변동이 증대하면, 다치 기억형의 플래시 메모리에서는 원하는 임계값 상태에 도달했는지의 여부를 판별하는 검증 횟수가 증가하여, 칩의 기입 시간이 증대한다. 또한, 본 게이트 버즈빅의 신장에 의해 제3 게이트의 게이트 산화막 두께가 증대하면, 제3 게이트에 의해 형성되는 MOS 트랜지스터의 펀치 스루 내성이 저하하여, 게이트 길이의 축소가 곤란하게 된다.
세번째는 워드선의 미세화이다. 일반적으로 대용량 플래시 메모리에서는, 워드선을 최소 가공 치수로 패터닝하는 것에 의해 메모리 셀의 미세화를 도모하고 있다. 이를 위해서는, 워드선을 패터닝할 때의 리소그래피 공정에서 충분한 포커스 마진을 확보할 필요가 있다. 그로 인해, 기초 단차를 최대한으로 저감시켜야 하는 과제가 있다.
이상, 3층 폴리실리콘 게이트를 이용한 가상 접지형 메모리 셀의 미세화, 고성능화에 관한 과제를 해결하기 위한 새로운 불휘발성 반도체 기억 장치 및 그 제조 방법의 개발이 요구되었다.
본 발명의 목적은 3층 폴리실리콘 게이트를 이용한 가상 접지형 메모리 셀의 미세화, 고성능화 및 수율 향상에 관한 새로운 불휘발성 반도체 기억 장치 및 그 제조 방법을 제공하는 것이다.
본원에서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 이하와 같다.
도 1은 본 발명의 제1 실시예인 플래시 메모리 셀의 어레이 구성을 도시하는 회로도.
도 2는 상기 플래시 메모리의 주요부 평면도.
도 3(a)-(d)는 상기 플래시 메모리의 주요부 단면도.
도 4(a)-(f)는 상기 플래시 메모리의 제조 방법을 설명하기 위한 단면도.
도 5(a)-(f)는 상기 플래시 메모리의 제조 방법을 설명하기 위한 단면도.
도 6(a)-(e)는 상기 플래시 메모리의 제조 방법을 설명하기 위한 단면도.
도 7은 상기 플래시 메모리의 기입 동작을 설명하기 위한 회로도.
도 8은 상기 플래시 메모리의 소거 동작을 설명하기 위한 회로도.
도 9는 상기 플래시 메모리의 판독 동작을 설명하기 위한 회로도.
도 10은 상기 플래시 메모리 셀의 기입/소거 시의 임계값 변화를 도시하는 도면.
도 11(a)-(b)는 상기 플래시 메모리 셀의 완성 단면 형상을 도시하는 도면.
도 12(a)-(d)는 본 발명의 제2 실시예인 플래시 메모리의 제조 방법을 설명하기 위한 단면도.
도 13(a)-(d)는 본 발명의 제3 실시예인 플래시 메모리의 제조 방법을 설명하기 위한 단면도.
도 14는 본 발명의 플래시 메모리 셀의 단면 형상을 도시하는 도면.
도 15는 종래의 플래시 메모리의 주요부 단면도.
도 16(a)-(f)는 본 발명의 플래시 메모리에서의 메모리 셀∼선택 트랜지스터(도 2의 E'-E 단면부)의 제조 방법을 설명하기 위한 단면도.
도 17(a)-(f)는 본 발명의 플래시 메모리에서의 메모리 셀∼선택 트랜지스터(도 2의 E'-E 단면부)의 제조 방법을 설명하기 위한 단면도.
도 18(a)-(e)는 본 발명의 플래시 메모리에서의 메모리 셀∼선택 트랜지스터(도 2의 E'-E 단면부)의 제조 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101 : 실리콘 기판
102 : 소자 분리 영역
103, 104a, 104b, 105a, 105b : 웰
106, 106a, 106b : 게이트 절연막
107 : 포토레지스트
108 : 게이트 절연막
109, 109a : 제3 게이트로 되는 폴리실리콘막
109b : 폴리실리콘막
109c : 주변 MOS 게이트로 되는 폴리실리콘막
110, 110a, 110b, 110c : 실리콘 산화막
111, 111a : 실리콘 산화막
112 : 채널 인프라 영역
113 : 소스/드레인 확산층
114 : 게이트 절연막
114a : 부유 게이트와 제3 게이트를 분리하는 절연막
115, 115a, 115b : 부유 게이트로 되는 폴리실리콘막
116, 116a : 폴리실리콘 층간 절연막(ONO막)
117, 117a : 워드선으로 되는 폴리사이드막
118, 118a : 실리콘 산화막
119a, 119b, 120a, 120b : 소스/드레인 확산층
121 : 실리콘 산화막 사이드월
122a, 122b, 123a, 123b : 소스/드레인 확산층
124 : 메모리 셀-선택 트랜지스터 접속 확산층 영역
125 : 제3 게이트 결속부
126 : 폴리실리콘막
127 : 선택 트랜지스터 게이트 배선
128 : 컨택트홀
129 : 워드선 추출 메탈 배선
130 : 관통 홀
201 : 실리콘 기판
202 : 웰
203, 203' : 소스/드레인 확산층
204 : 부유 게이트 폴리실리콘막
205 : 워드선 폴리사이드막
206 : 제3 게이트 폴리실리콘막
207 : 부유 게이트와 워드선을 분리하는 절연막
208 : 부유 게이트와 제3 게이트를 분리하는 절연막
209 : 제3 게이트와 워드선을 분리하는 절연막
210 : 부유 게이트와 웰을 분리하는 절연막
211 : 제3 게이트와 웰을 분리하는 절연막
WL : 워드선
GDL : 글로벌 데이터선
LDL : 로컬 데이터선
AG : 제3 게이트
ST : 선택 트랜지스터 게이트 배선
PSC1, PSC2 : 기입 선택 셀
ESC : 소거 선택 셀
RSC1, RSC2 : 기입 선택 셀
본 발명에 따르면, 실리콘 기판 내에 형성된 제1 도전형의 웰과, 상기 웰 내에 형성된 제2 도전형의 소스/드레인 확산층 영역과, 상기 확산층 영역에 대하여 수직 방향으로 형성된 채널과, 상기 실리콘 기판 위에 절연막을 개재하여 형성된 제1 게이트인 부유 게이트와, 상기 부유 게이트와 절연막을 개재하여 형성된 제2 게이트인 제어 게이트와, 상기 제어 게이트를 접속하여 형성된 워드선과, 상기 실리콘 기판, 부유 게이트, 제어 게이트와 절연막을 개재하여 형성되고, 상기 부유 게이트 및 제어 게이트와는 기능이 다른 제3 게이트를 갖는 메모리 셀을 구성 요소 중 하나로 한 불휘발성 반도체 기억 장치에서, 상기 부유 게이트의 단부 중 제어 게이트와 수직인 방향으로 존재하는 2개의 단부 각각이 제3 게이트의 상부에 절연막을 개재하여 탑재되도록 배치하는 것에 의해 달성된다.
상기 부유 게이트는 제3 게이트의 간극에 배치되고, 상기 간극은 완전하게 충전되지 않는 것을 특징으로 한다.
상기 부유 게이트는, 그 표면적을 제3 게이트 스페이스 내의 측벽부가 A, 제3 게이트 스페이스 내의 저부가 B, 제3 게이트 상부의 평탄부가 C 및 제3 게이트 상부의 측벽부가 D일 때,
A>B+C+D
이다.
상기 제3 게이트는 스플리트 채널을 제어하는 게이트이다.
혹은, 상기 제3 게이트는 소거 게이트와 스플리트 채널을 제어하는 게이트의 양방의 기능을 갖는다.
또, 상기 제3 게이트와 웰 사이의 절연막은 주변 회로 저압계부의 게이트 절연막과 동일한 것이 바람직하다.
또한, 상기 제3 게이트의 구성 재료 및 막 두께는 주변 회로의 게이트와 동일한 것이 바람직하다.
또한 상기 과제는 실리콘 기판 내에 형성된 제1 도전형의 웰과, 상기 웰 내에 형성된 제2 도전형의 소스/드레인 확산층 영역과, 상기 확산층 영역에 대하여 수직 방향으로 형성된 채널과, 상기 실리콘 기판 위에 절연막을 개재하여 형성된 제1 게이트인 부유 게이트와, 상기 부유 게이트와 절연막을 개재하여 형성된 제2 게이트인 제어 게이트와, 상기 제어 게이트를 접속하여 형성된 워드선과, 상기 실리콘 기판, 부유 게이트, 제어 게이트와 절연막을 개재하여 형성되고, 상기 부유 게이트 및 제어 게이트는 기능이 다른 제3 게이트를 갖는 메모리 셀을 구성 요소 중 하나로 한 불휘발성 반도체 기억 장치에서, 워드선과 금속 배선을 접속하는 컨택트홀이 상기 제3 게이트와 동일한 재료, 동일한 막 두께를 갖는 부재상에 절연막을 개재하여 배치되는 것에 의해 달성된다.
이 때, 상기 부재는 폴리실리콘막인 것이 바람직하다.
또한 상기 과제는, 실리콘 기판 내에 형성된 제1 도전형의 웰과, 상기 웰 내에 형성된 제2 도전형의 소스/드레인 확산층 영역과, 상기 확산층 영역에 대하여 수직 방향으로 형성된 채널과, 상기 실리콘 기판 위에 절연막을 개재하여 형성된 제1 게이트인 부유 게이트와, 상기 부유 게이트와 절연막을 개재하여 형성된 제2 게이트인 제어 게이트와, 상기 제어 게이트를 접속하여 형성된 워드선과, 상기 실리콘 기판, 부유 게이트, 제어 게이트와 절연막을 개재하여 형성되고, 상기 부유 게이트 및 제어 게이트와는 기능이 다른 제3 게이트를 갖는 메모리 셀을 구성 요소 중 하나로 한 불휘발성 반도체 기억 장치에서, 복수의 상기 제3 게이트를 결속하는 결속부 아래의 실리콘 기판 내에 제2 도전형의 불순물 영역이 형성되어 있는 것에 의해 달성된다.
이 때, 상기 제2 도전형의 소스/드레인 확산층 영역과 제2 도전형의 불순물 영역, 및 제2 도전형의 소스/드레인 확산층 영역을 선택하는 선택 트랜지스터의 확산층 영역이 접속되어 있다.
또한 본 발명에 의하면, 실리콘 기판 내에 형성된 제1 도전형의 웰과, 상기웰 내에 형성된 제2 도전형의 소스/드레인 확산층 영역과, 상기 확산층 영역에 대하여 수직 방향으로 형성된 채널과, 상기 실리콘 기판 위에 절연막을 개재하여 형성된 제1 게이트인 부유 게이트와, 상기 부유 게이트와 절연막을 개재하여 형성된 제2 게이트인 제어 게이트와, 상기 제어 게이트를 접속하여 형성된 워드선과, 상기 실리콘 기판, 부유 게이트, 제어 게이트와 절연막을 개재하여 형성되고, 상기 부유 게이트 및 제어 게이트와는 기능이 다른 제3 게이트를 갖는 메모리 셀을 구성 요소 중 하나로 한 불휘발성 반도체 기억 장치의 제조 방법에서, 반도체 기판 위에 복수의 웰을 형성하는 공정, 상기 웰 위에 막 두께가 다른 제1 및 제2 게이트 절연막을 형성하는 공정, 상기 제1 및 제2 게이트 절연막 위에 제1 폴리실리콘막을 형성하는 공정, 상기 제1 폴리실리콘막을 패터닝하고, 제1 방향의 라인 앤드 스페이스(line-and-space)를 형성하는 공정, 상기 스페이스에 제3 게이트 절연막을 형성하는 공정, 제2 폴리실리콘막을 형성하는 공정, 상기 제2 폴리실리콘막을 제1 방향으로 패터닝하는 공정, 폴리실리콘 층간 절연막을 형성하는 공정, 제3 폴리실리콘막을 형성하는 공정, 상기 제3 폴리실리콘막과 제2 폴리실리콘을 제1 방향과는 직교하는 제2 방향으로 패터닝하는 공정, 제1 폴리실리콘막을 재차 패터닝하는 공정을 포함하는 것에 의해 달성된다.
이 때, 상기 제1 폴리실리콘막을 패터닝하고, 제1 방향의 라인 앤드 스페이스를 형성하는 공정은 메모리 셀 어레이부에서만 행하는 것을 특징으로 한다.
이 때, 상기 제1 게이트 절연막의 막 두께는 제3 게이트 절연막보다 더 두꺼운 것이 바람직하다.
또한, 상기 제1 폴리실리콘막에 의해 제1 방향의 라인 앤드 스페이스를 형성한 후, 상기 폴리실리콘막의 측벽에 절연막의 사이드월을 형성하고, 그 후 제3 게이트 산화막을 형성하는 것이 바람직하다.
또한, 상기 제1 폴리실리콘막은 제1 방향의 라인 앤드 스페이스의 단부에서 라인부가 결속되도록 패터닝된다.
이 경우, 상기 제1 폴리실리콘막 패턴의 결속부 아래에, 패터닝 전에 제2 도전형의 불순물을 도입하는 것을 특징으로 한다.
이 때, 상기 제2 폴리실리콘막의 제1 방향 패터닝은 제1 폴리실리콘막 패턴의 라인 위에서 행한다.
혹은, 제2 폴리실리콘막의 제1 방향 패터닝은 제1 폴리실리콘막 패턴의 스페이스 내에 매립하도록 행한다.
본 발명의 실시예에 대하여 이하에 구체적으로 설명한다.
<제1 실시예>
도 1 내지 도 6을 이용하여, 본 발명의 제1 실시예를 설명한다. 도 1은 플래시 메모리 셀을 행렬 형태로 배치한 메모리 어레이의 구성을 도시하는 회로도이고, 도 2는 메모리 셀 어레이의 평면도이고, 도 3은 도 2의 A-A', B-B', C-C', D-D' 각각으로 절단한 단면도, 도 4 내지 도 6은 단면도에 의해 메모리 셀 및 주변 회로의 제조 공정을 도시한 도면, 도 16 내지 도 18은 도 2의 E'-E 단면부의 제조 공정을 도시한 것이다.
도 1에서 GDL은 글로벌 데이터선, LDL은 로컬 데이터선을 나타내고 있으며,본 메모리 셀 어레이는 계층화 데이터선 구조를 갖고 있다. WL은 워드선, AG는 제3 게이트(어시스트 게이트(Assist Gate))이다. ST는 선택 트랜지스터의 게이트 배선, SL은 공통 소스선이다.
도 3 및 도 6e에 도시한 바와 같이, 본 메모리 셀은 실리콘 기판(101)에 형성된 p형 웰(104) 내의 소스/드레인 확산층(113), 제1 게이트인 부유 게이트(115b), 제2 게이트인 제어 게이트(117a), 및 제3 게이트(109a)로 구성된다. 각 메모리 셀의 제어 게이트(117a)는 행 방향으로 접속되며, 워드선을 형성하고 있다. 부유 게이트(115b)와 웰(103)은 게이트 절연막(114)에 의해, 제3 게이트(109a)와 웰(103)은 게이트 절연막(108)에 의해, 부유 게이트(115b)와 제3 게이트(109a)는 절연막(114a)에 의해, 부유 게이트(115b)와 워드선(117a)은 절연막(116a)에 의해, 제3 게이트(109a)와 워드선(117a)은 절연막(110a)에 의해 각각 분리되어 있다. 소스/드레인 확산층(113)은 워드선(117a)에 수직으로 배치되고, 열 방향의 메모리 셀의 소스/드레인을 접속하는 로컬 소스선 및 로컬 데이터선으로서 존재한다. 즉, 본 불휘발성 반도체 기억 장치는 메모리 셀마다 컨택트홀을 갖지 않는 소위 비접점형의 어레이로 구성된다. 이 확산층(113)에 수직 방향으로 채널이 형성된다.
제3 게이트(109a)의 2개의 단부면은 상기 부유 게이트(115b)의 단부면 중 워드선(117a) 및 채널과 각각 수직인 방향으로 존재하는 2개의 단부면과, 각각 절연막(114a)을 개재하여 대향하여 존재한다. 부유 게이트(115b)는 워드선(117a) 및 채널과 수직인 방향으로 존재하는 제3 게이트(109a)의 간극에 배치된다. 또한, 부유 게이트(115b)는 제3 게이트(109a)에 대하여 대칭으로, 또한 상기 제3 게이트(109a)는 부유 게이트(115b)에 대하여 대칭으로 존재한다.
또, 본 실시예에서는, 소스/드레인을 형성하는 1쌍의 확산층(113)이 부유 게이트 패턴(115b)에 대하여 비대칭의 위치 관계에 있으며, 한쪽의 확산층이 부유 게이트와 오버랩되지 않는 오프셋 구조로 되어 있다. 또한, 제3 게이트(109a)와 확산층(113)은 각각의 일부분이 오버랩되도록 존재한다.
이어서 기입, 소거, 판독 동작을 도 7 내지 도 9 및 표 1을 이용하여 설명한다.
우선, 도 7의 선택 셀 PSC1에 기입하는 경우, 워드선 WLm에 높은 양전압, 예를 들면 13.5V 정도를, 또한 제3 게이트 AGo에는 1.1V 정도의 낮은 전압을 인가한다. 또한, 글로벌 데이터선 GDLm에는 4.5V 정도를 인가하고, 이것을 선택 트랜지스터 ST1을 통해 로컬 데이터선 LDLmR에 공급한다. 소스 LDLm+1L 및 p웰은 0V로 유지한다. 이에 따라 제3 게이트(109a) 아래의 웰 내에 채널이 형성되고, 소스측의 부유 게이트 단부의 채널에서 열 전자가 발생하고, 부유 게이트에 전자가 주입된다. 즉 제3 게이트(109a)는 그 하부에 존재하는 채널을 제어하는 게이트로서 기능한다. 본 메모리 셀에 의하면, 종래의 NOR형 플래시 메모리에 비해 열 전자의 발생 및 주입 효율이 증대하여, 채널 전류가 작은 영역에서의 기입이 가능하게 된다. 따라서, 터널 현상에 의해 기입을 행하는 플래시 메모리칩과 같은 정도의 전류 공급 능력을 갖는 내부 전원으로, 킬로 바이트 오더 이상의 다수개의 메모리 셀의 병렬 기입이 가능하게 되므로, 기입 처리량의 향상을 도모할 수 있다.
소거할 때에는 도 8에 도시한 바와 같이, 워드선 WLm에 높은 음전압, 예를 들면 -l8V를 인가한다. 이 때, 제3 게이트 AGe 및 AGo, 모든 소스/드레인 확산층 DL, 및 웰은 0V로 유지한다. 혹은, 워드선 WLm에 높은 음전압, 예를 들면 -16V를 인가하고, 웰에 양전압, 예를 들면 2V를 인가하고, 제3 게이트 AGe 및 AGo, 모든 소스/드레인 확산층 DL은 0V로 유지한다. 이에 의해, 부유 게이트로부터 웰에 파울러 노드 하임 터널 전류가 흘러, 부유 게이트에 축적된 전자가 방출된다.
도 9의 셀 RSC1의 정보를 판독하는 경우에는, 워드선 WLm에 다치의 임계값 레벨에 대응한 전압을 인가하고, 또한 제3 게이트 AGo에는 3.5V 정도의 전압을 인가한다. 또한, 글로벌 데이터선 GDLm에는 1V 정도를 인가하고, 이것을 선택 트랜지스터 ST1을 통해 로컬 데이터선 LDLmR로 공급한다. 소스 LDLm+1L 및 p웰은 0V로 유지한다.
본 제1 실시예가 종래 기술과 상이한 점은, 도 3a에 도시한 바와 같이, 부유 게이트(115b)의 단부면 중 워드선(117a) 및 채널과 각각 수직인 방향으로 존재하는 2개의 단부면 각각이 제3 게이트(109a)의 상부에 절연막(110a)을 개재하여 탑재되도록 배치한 점이다. 부유 게이트(115b)의 막 두께는 제3 게이트 스페이스를 완전하게는 충전하지 않는 값으로 설정되어 있다. 이러한 핀형 형상의 부유 게이트로 함으로써, 워드선에 평행한 단면의 단면적을 저감시키고, 인접하는 워드선 사이에서 대향하는 부유 게이트 사이의 절연막 용량을 작게 한 후에 부유 게이트의 표면적을 증대시키는 것이 가능하다. 이에 의해 미세화에 수반하는 워드선 피치가 감소하고, 워드선 사이의 거리가 좁아져도 메모리 셀의 커플링비가 향상하여 기입/소거 시의 내부 동작 전압을 저감시킬 수 있다. 또한, 인접하는 워드선 사이에서 대향하는 부유 게이트 사이의 절연막 용량이 작기 때문에, 인접 비트의 임계값이 기입 상태에 있는지 소거 상태에 있는지의 차이에 의해 생기는 판독 임계값의 편차를 작게 하는 것이 가능하다. 그에 따라, 임계값 상태를 4 레벨 이상으로 하고, 1개의 메모리 셀에 2 비트분 이상의 데이터를 기억하는 다치 메모리에서는 하나 하나의 임계값 분포를 압축하는 것이 가능하게 되며, 그 결과 기입/소거의 임계값 변화량을 작게 할 수 있다. 이에 의해 기입/소거 시간의 단축이나 저전압 동작, 방치 전계의 완화에 의한 데이터 유지 특성의 향상을 도모할 수 있다.
이 때, 부유 게이트(115b)는 도 14에 도시한 바와 같이 그 표면적을 제3 게이트 스페이스 내의 측벽부가 A, 제3 게이트 스페이스 내의 저부가 B, 제3 게이트 상부의 평탄부가 C 및 제3 게이트 상부의 측벽부가 D일 때,
의 관계가 성립된다. 메모리 셀을 미세화하기 위해서는 제3 게이트의 라인 및 스페이스를 축소할 필요가 있으며, 이 조건에서 부유 게이트 표면적을 증대시키기 위해서는 B 및 C를 작게 하고, A 또는 D를 크게 할 필요가 있다. D의 증대는 상술한 인접하는 워드선 사이에서 대향하는 부유 게이트 사이의 절연막 용량을 증대시키게 된다. 따라서, 제3 게이트 스페이스 내의 측벽부 면적 A를 크게 취하여 다른 부분의 면적을 가능한 한 작게 한 수학식 2로 표현되는 면적 관계가 제3 게이트를 갖는 메모리 셀의 미세화, 동작 속도의 향상, 데이터 유지 특성의 향상에 유효하다.
또한, 제3 게이트 형성 후, 부유 게이트 절연막(소위 터널 절연막)을 형성하기 전에 제3 게이트 측벽에 절연막의 사이드월을 형성하고 있다. 이에 의해 제3 게이트(109a) 하단부에 신장되는 게이트 버즈빅을 억제하여, 제3 게이트의 게이트 길이의 미세화가 가능하다. 아울러, 제3 게이트에 의해 형성되는 MOS 트랜지스터의 임계값 변동을 저감시킬 수 있고, 메모리 셀 사이의 기입 속도 변동을 억제 가능하게 된다. 이에 의해, 칩 기입 시의 검증 횟수가 저감하므로, 기입 처리량의 향상을 도모할 수 있다.
또한, 제3 게이트 패터닝 시에 형성하는 스페이스를 부유 게이트가 배치되는 메모리 매트(mat) 내에만 배치하고 있다. 이 때문에 워드선(117a) 형성 시의 기초단차가 저감되어 워드선 패터닝 시의 리소그래피의 포커스 마진이 향상하여, 워드선 피치의 축소가 가능하게 된다.
이어서, 도 4 내지 도 6을 이용하여 본 메모리 셀의 제조 방법을 기재한다.
본 불휘발성 반도체 기억 장치는 정보를 축적하기 위한 복수의 메모리 셀을 행렬 형태로 배치한 메모리 셀 영역과, 재기입이나 판독을 행하는 비트를 선택하거나, 칩 내부에서 필요한 전압을 발생시키는 주변 회로를 구성하기 위한 MOS 트랜지스터를 복수개 배치한 주변 회로 영역으로 구성된다. 주변 회로 영역은, 예를 들면 3.3V로 한 전원 전압과 같은 비교적 작은 전압만이 인가되는 저전압부와, 예를 들면 18V의 재기입에 필요한 고전압이 인가되는 고전압부로 분리된다. 저전압부와 고전압부는 모두 도 6e에 도시한 바와 같이, P웰(104b, 104c) 및 N웰(105a, 105b) 위에 형성된 복수개의 NMOS 트랜지스터 및 PMOS 트랜지스터로 구성된다. 메모리 셀은 P웰(104a) 위에 형성된다. 도 4 내지 도 6은 메모리 셀의 워드선에 평행하고, 주변 회로 MOS 트랜지스터의 게이트선에 수직인 단면도이다.
제조 방법은 이하와 같다.
우선, 면방위 (100)의 p형 Si 기판(101)에 선택 트랜지스터 및 주변 회로 MOS 트랜지스터를 분리하는 얕은 홈 소자 분리 영역(102)을 형성하였다. 이어서 이온 주입법에 의해 P웰 영역(104a, 104b, 104c) 및 N웰 영역(105a, 105b), 또한 웰 사이의 분리 영역(103)을 형성하였다(도 4a). 이어서, 메모리 셀 및 주변 회로 MOS 트랜지스터의 임계값 조정을 위한 채널 이온 주입(도시 생략)을 행한 후, 제3 게이트 결속부(도 2의 125) 하의 확산층(도 2의 124) 형성을 위한 이온 주입을 행하였다. 본 이온 주입에 의해, 메모리 셀의 확산층 배선(113)과 선택 트랜지스터의 확산층(120a)의 전기적인 접속이 가능하게 된다(도 16 내지 도 18). 이어서 주변 회로 영역 중 고전압부의 게이트 절연막으로 되는 실리콘 산화막(106)을 열 산화법에 의해 약 23㎚ 형성하였다(도 4b). 그 후, 포토레지스트 패턴을 형성하고, 습식 엣칭법에 의해 실리콘 산화막(106)을 주변 회로 영역의 고전압부에만 남겼다(실리콘 산화막(106)은 참조 부호 106a로 됨)(도 4c). 그 후, 포토레지스트 패턴을 제거한 후, 열 산화법에 의해 주변 회로 영역의 저전압부 및 메모리 셀 영역에 주변 MOS 트랜지스터의 게이트 절연막 및 메모리 셀의 제3 게이트와 웰을 분리하는 절연막으로 되는 열 산화막(108)을 9㎚ 형성하였다. 이 때, 주변 회로 영역의 고전압부의 열 산화막 두께는 25㎚로 되었다(실리콘 산화막(106a)은 참조 부호 106b로 됨)(도 4d). 그 후, 주변 MOS 트랜지스터 및 메모리 셀의 제3 게이트의 전극으로 되는 폴리실리콘막(109)과 실리콘 산화막(110)을 순차적으로 퇴적하였다(도 4e). 이어서 리소그래피와 드라이에칭 기술을 이용하여 실리콘 산화막(110) 및 폴리실리콘막(109)을 패터닝하였다(실리콘 산화막(110) 및 폴리실리콘막(109)은 각각 참조 부호 110a, 110b 및 109a, 109b로 됨). 이 때, 메모리 셀 이외의 모든 영역의 실리콘 산화막(110) 및 폴리실리콘막(109)은 에칭되지 않고 남은 패턴 배치로 하였다. 또한, 본 패터닝에 의해 형성되는 스페이스는 모두 동일 치수로 하였다. 이것은, 이후 공정에서 형성하는 워드선의 폴리사이드막이 칩 내에서 균일하게 제3 게이트 스페이스에 매립되어, 평탄한 단차 형상으로 하기 위해서이다(도 4f).
이어서 감압 화학 기상 성장법에 의해 실리콘 산화막(111)을 퇴적하고(도5a), 이것을 이방성 에칭하여 제3 게이트 패턴(109)의 측벽에만 남겼다(실리콘 산화막(111)은 참조 부호 111a로 됨)(도 5b). 본 막은 터널 절연막 형성 전까지의 세정 공정에서 제3 게이트 산화막이 후퇴하고, 그 결과 게이트 버즈빅이 신장되어 셀 사이의 기입 변동이 증대하거나, 제3 게이트 MOS의 단채널 특성이 저하하는 것을 억제하기 위한 보호막이다. 본 실리콘 산화막(111)의 막 두께는 터널 절연막이 형성되기 직전의 세정 공정에서 완전하게 제거되지만 그 오버 에칭량은 극히 소량이 되도록 설정하였다. 그 후, 비소의 경사 이온 주입과 붕소의 경사 이온 주입을 상호 다른 방향으로부터 행하여, 메모리 셀의 소스/드레인 확산층 영역(113)과 펀치 스루 스토퍼층(112)을 형성하였다(도 5c). 여기서, 제3 게이트 아래의 확산층(124)과 메모리 셀의 소스/드레인 확산층 영역(113)이 접속된다(도 17c). 이어서 부유 게이트와 웰 사이 및 부유 게이트와 제3 게이트 사이를 분리하는 절연막(114)을 열 산화법에 의해 형성하였다. 웰 위의 산화막 두께는 9㎚로 하였다. 이 때, 제3 게이트 측벽에는 약 20㎚의 산화막(114a)이 성장하였다(도 5d). 그 후, 부유 게이트로 이루어지는 폴리실리콘막(115)을 제3 게이트 스페이스가 완전하게는 메워지지 않도록 퇴적하고(도 5e), 이것을 리소그래피와 드라이 에칭 기술에 의해 제3 게이트와 평행한 방향으로 패터닝하였다(폴리실리콘(115)은 참조 부호 115a로 됨). 이 때, 부유 게이트 패턴(115a)의 단부가 실리콘 산화막(110a)을 개재하여 제3 게이트(109a)에 탑재되는 구조로 하였다(도 5f).
이어서, 부유 게이트와 워드선을 분리하는 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막, 소위 ONO막(116), 및 워드선으로 되는 폴리실리콘과 텅스텐실리사이드막의 적층막, 소위 폴리사이드막(117), 실리콘 산화막(118)을 순차적으로 퇴적하였다. 이 때, 폴리사이드막(117)의 하층으로 되는 폴리실리콘막의 막 두께는 도 4f에서 형성한 메모리 셀 스페이스가 완전하게 메워지고, 폴리사이드막(117) 표면이 거의 평탄하게 되도록 조정하였다(도 6a). 이어서, 실리콘 산화막(118), 폴리사이드막(117)을 공지된 리소그래피와 드라이에칭 기술에 의해 최소 가공 치수로 패터닝하여 워드선을 형성하였다(실리콘 산화막(118), 폴리사이드막(117)은 참조 부호 118a, 117a로 됨). 또한 워드선(117a)을 마스크로 하여 ONO막(116) 및 폴리실리콘막 패턴(116a)을 가공하여, 부유 게이트를 완성하였다(ONO막(116) 및 폴리실리콘막 패턴(115a)은 각각 참조 부호 116a 및 115b로 됨)(도 6b). 그 후, 리소그래피와 드라이 에칭 기술에 의해 주변 회로부의 실리콘 산화막(110b) 및 폴리실리콘막(109b)을 패터닝하여, 주변 회로 MOS 트랜지스터의 게이트 전극을 형성하였다(실리콘 산화막(110b) 및 폴리실리콘막(109b)은 각각 참조 부호 110c, 109c로 됨)(도 6c). 본 공정에 의해 선택 트랜지스터의 게이트도 형성된다. 또한, 도 2에 도시한 바와 같이, 메모리 매트 단부에서는 워드선의 외측에서 폴리실리콘막(109b) 및 실리콘 산화막(110b)을 패터닝한다. 이어서, 이온 주입법에 의해, 주변 회로 MOS 트랜지스터의 저농도 소스/드레인 영역(119a, 119b, 120a, 120b)을 형성한 후(도 6d), 실리콘 산화막의 사이드월(121)을 형성하고, 주변 회로 MOS 트랜지스터의 고농도 소스/드레인 영역(122a, 122b, 123a, 123b)을 형성하였다(도 6e). 이에 의해, 제3 게이트하의 확산층(124)과 메모리 셀의 소스/드레인 확산층 영역(113)과 선택 트랜지스터의 확산층(120b)이 접속되고, 메모리 셀의 소스/드레인이 선택 트랜지스터의 확산층에 접속된다(도 18d). 그 후, 도면에는 도지하지 않았지만, 층간 절연막을 퇴적한 후, 이 층간 절연막에 워드선, 주변 MOS 트랜지스터의 게이트 전극, 및 소스/드레인 영역에 이르는 컨택트홀(도 2의 참조 부호 128)을 형성하고, 이어서 금속막을 퇴적하고, 이것을 가공하여 제1 층의 금속 배선(도 2의 참조 부호 129)으로 하였다. 또한 층간 절연막을 형성하고, 이것에 관통 홀을 개공한 후(도 2의 참조 부호 130), 주로 글로벌 비트선으로 되는 제2층의 금속 배선(도 2의 참조 부호 131)을 형성하였다. 또한 층간 절연막을 퇴적하고, 이것을 개공한 후 제3층의 금속 배선을 형성하고, 패시베이션막을 형성하여 불휘발성 반도체 기억 장치를 완성하였다.
도 10은 본 발명에 의해 형성된 메모리 셀의 기입/소거 특성을 도시한 결과이다. 도 10에는 비교를 위해, 특허 문헌2에 기재된 방법에 의해 형성한 메모리 셀의 특성도 함께 도시하였다. 부유 게이트의 형상을 핀형으로 하여 단면적을 저감시키고, 대향하는 부유 게이트 사이의 절연막 용량을 저감시킨 후에 부유 게이트의 단부를 제3 게이트의 상부까지 연장시킨 결과, 그 표면적이 증가하여, 커플링비가 0.52 내지 0.60로 증대하였다. 그 결과, 동일 전압으로 기입하고, 소거를 행한 경우, 그 속도가 증대하였다.
본 방법에 의해 형성한 메모리 셀의 기입 후의 임계값 분포를 측정한 바, 최고속 비트와 최저속 비트 사이의 임계값의 차이는 2.1V이었다. 이것에 대하여 제3 게이트 측벽에 사이드월을 형성하지 않은 종래 기술에서는 기입의 임계값 분포는 4.7V로 큰 변동이 관측되었다. 또한, 제3 게이트에 의해 구성되는 스플리트 게이트 MOS 트랜지스터의 기입 동작 조건에서의 차단 특성을 측정한 바, 본 발명에서는 제3 게이트 길이가 0.20㎛라도 차단이 가능한 것에 비하여, 종래 기술에서는 0.25㎛에서 펀치 스루를 발생시켜, 차단이 곤란하였다. 이상의 본 발명과 종래 기술에서의 기입 변동과 차단 특성의 차를 해명하기 위해, 양자의 단면 형상을 주사형 전자 현미경으로 관찰한 바, 도 11a에 도시한 바와 같이, 종래 기술에서는 제3 게이트 하단부에 게이트 버즈빅이 신장하고 있는 데 비하여, 본 발명에서는 도 11b에 도시한 바와 같이, 버즈빅의 신장이 억제되고 있는 것을 분명히 알 수 있었다.
또한, 본 발명에 의해 형성한 메모리 셀에서는 종래 기술에 비하여 메모리셀 어레이 단부에서 발생하고 있던 워드선의 단선, 쇼트가 대폭 감소하여, 수율이 향상하였다. 이것은, 워드선의 기초가 되는 제3 게이트를 메모리 셀 어레이부에서만 라인 앤드 스페이스로 패터닝한 결과, 워드선과 메탈 배선을 접속하는 컨택트홀 영역이 제3 게이트(109a) 및 그 위에 퇴적된 절연막(110a) 위에 배치되는 것에 의해, 메모리 셀 내부와 동일 영역의 워드선 표면의 높이가 동일하게 되었기 때문이다. 이에 의해 최소 가공 치수로 패터닝해야 할 워드선의 리소그래피의 포커스 여유가 증대하여, 수율이 향상하였다.
제1 실시예에 따르면, 불휘발성 반도체 기억 장치의 기입/소거 속도를 증대할 수 있는 효과가 있다. 또한 메모리 셀 면적을 축소할 수 있는 효과가 있다. 또한, 수율의 향상을 도모할 수 있다는 효과가 있다.
<제2 실시예>
이어서 도 12를 이용하여 본 발명의 제2 실시예를 설명한다. 제1 실시예와의 차이는 제3 게이트 패턴(109a)을 형성한 후, 먼저 메모리 셀의 확산층(113)을 형성하고, 그 후 사이드월 스페이서(111a)를 형성하는 점이다. 플래시 메모리 셀의 평면 배치, 완성 후의 단면 구조, 어레이 구조는 제1 실시예와 동일하여 여기서는 생략하였다.
본 메모리 셀의 제조 방법은 이하와 같다. 우선 제1 실시예의 도 4a 내지 도 4f에 도시한 것과 동일한 방법에 의해, 실리콘 기판(101)에 얕은 홈 소자 분리 영역(102), P웰 영역(104a, 104b, 104c) 및 N웰 영역(105a, 105b), 웰 사이의 분리 영역(103), 게이트 절연막(106a, 108) 및 메모리 셀의 제3 게이트의 전극으로 되는 폴리실리콘막(109a)과 실리콘 산화막(110a)을 형성하였다. 이 때, 제1 실시예와 마찬가지로, 메모리 셀 이외의 모든 영역의 실리콘 산화막(110) 및 폴리실리콘막(109)은 에칭되지 않고 남은 패턴 배치로 하였다. 또한, 본 패터닝에 의해 형성되는 스페이스는 모두 동일 치수로 하였다(도 12a).
이어서 비소의 경사 이온 주입과 붕소의 경사 이온 주입을 상호 다른 방향으로부터 행하여, 메모리 셀의 소스/드레인 확산층 영역(113)과 펀치 스루 스토퍼층(112)을 형성하였다(도 12b). 이어서 감압 화학 기상 성장법에 의해 실리콘 산화막(111)을 퇴적하고(도 12c), 이것을 이방성 에칭하여 제3 게이트 패턴(109)의 측벽에만 남겼다(실리콘 산화막(111)은 참조 부호 111a로 됨)(도 12d). 본 막은 터널 절연막 형성 전까지의 세정 공정에서 제3 게이트 산화막이 후퇴하고, 그 결과 게이트 버즈빅이 신장하여 셀 사이의 기입 변동이 증대하거나, 제3 게이트 MOS의 단채널 특성이 저하하는 것을 억제하기 위한 보호막이다. 본 실리콘 산화막(111)의 막 두께는 제1 실시예와 마찬가지로, 터널 절연막이 형성되기 직전의 세정 공정에서 완전하게 제거되지만, 그 오버 에칭량은 극히 소량이 되도록 설정하였다.
그 후, 제1 실시예의 도 5d 내지 도 6e와 마찬가지의 방법에 의해, 게이트 절연막(114) 형성 이후의 공정을 행하여, 메모리 셀을 완성하였다(도시 생략).
본 발명에 따르면, 제1 실시예와 마찬가지로, 종래 기술에 비하여 기입/소거 속도의 향상을 도모할 수 있었다. 또한, 메모리 셀 사이의 기입 변동이 저감하고, 칩의 기입 처리량이 향상하였다. 또한, 제3 게이트에 의해 형성되는 스플리트 게이트 MOS 트랜지스터의 차단 특성이 향상하여, 제3 게이트의 게이트 길이의 축소가 가능하였다. 또한, 수율의 향상을 도모할 수 있었다.
<제3 실시예>
이어서 도 13을 이용하여 본 발명의 제3 실시예를 설명한다. 제2 실시예와의 차이는, 제3 게이트 패턴(109)의 측벽에 형성한 실리콘 산화막 사이드월을 세정 공정에서 완전하게 제거하지 않고, 터널 절연막을 형성한 점이다.
본 메모리 셀의 제조 방법은 이하와 같다. 제2 실시예의 도 12b까지와 동일한 공정에 의해 메모리 셀의 소스/드레인 확산층 영역(113)과 채널 스토퍼층(112)을 형성한 후(도 13a), 감압 화학 기상 성장법에 의해 실리콘 산화막(111)을 퇴적하고(도 13b), 이것을 이방성 에칭하여 제3 게이트 패턴(109)의 측벽에만 남겼다(실리콘 산화막(111)은 참조 부호 111a로 됨)(도 13c). 본 막의 막 두께는 제1 실시예 혹은 제2 실시예보다도 두꺼운 막으로 하고, 터널 절연막이 형성되기 직전의세정 공정에서는 제거되지 않도록 설정하였다. 본 실리콘 산화막(111a)은 제1 및 제2 실시예와 마찬가지로, 터널 절연막일 때, 게이트 버즈빅이 신장하여 셀 사이의 기입 변동이 증대하거나, 제3 게이트 MOS의 단채널 특성이 저하하는 것을 억제하기 위한 보호막의 기능과 함께, 제3 게이트(109a)와 부유 게이트(115b)를 분리하는 절연막의 기능도 갖추고 있다.
이어서 터널 절연막(114), 부유 게이트로 이루어지는 폴리실리콘막(115)을 형성한 후(도 13d), 제1 실시예의 도 5f 이후의 공정을 행하여, 메모리 셀을 완성하였다(도시 생략).
본 발명에 따르면, 제1 실시예 혹은 제2 실시예와 마찬가지로, 종래 기술에 비하여 기입/소거 속도의 향상을 도모할 수 있었다. 또한, 메모리 셀 사이의 기입 변동이 저감하여, 칩의 기입 처리량이 향상하였다. 또한, 제3 게이트에 의해 형성되는 스플리트 게이트 MOS 트랜지스터의 차단 특성이 향상하여, 제3 게이트의 게이트 길이의 축소가 가능하였다. 또한, 수율의 향상을 도모할 수 있었다.
또, 본 실시예에서는 제2 실시예와 마찬가지로, 메모리 셀의 소스/드레인 확산층(113)을 형성한 후 실리콘막 사이드월(111a)을 형성했지만, 제1 실시예와 마찬가지로, 소스/드레인 확산층(113) 형성 전에 실리콘막 사이드월(111a)을 형성해도 마찬가지의 효과를 얻을 수 있다.
또, 상기한 실시예에서는 부유 게이트를 핀 형상으로 하여 제3 게이트 위에 탑재된 구조로 하여 커플링비를 증대시키고, 기입/소거 특성의 향상을 도모했지만, 특허 문헌1 및 2에 개시된 바와 같은 제3 게이트 사이에 매립되어 배치되는 구조라도 제3 게이트 측벽에 실리콘막 사이드월을 형성하는 것에 의해 제3 게이트 하단부에서의 버즈빅의 신장을 억제하여, 메모리 셀 사이의 기입 변동이 저감되며, 칩의 기입 처리량을 향상하는 것이 가능하다. 또한, 제3 게이트에 의해 형성되는 스플리트 게이트 MOS 트랜지스터의 차단 특성이 향상하여, 제3 게이트의 게이트 길이의 축소가 가능하다. 또한, 워드선의 기초가 되는 제3 게이트를 메모리 셀 영역 외에는 평탄 패턴으로 한 결과, 단차가 저감하여, 리소그래피의 포커스 여유가 향상된다. 이에 의해 매트 단부에서 생긴 워드선의 단선, 쇼트가 대폭으로 감소하여, 효율적인 수율이 가능하다.
또한, 상기 실시예에서는 소거 동작은 워드선에 마이너스 바이어스를 인가하고, 다른 단자는 0V로 하여, 부유 게이트에 축적된 전자를 웰로 방출하는 것에 의해 행했지만, 워드선에 마이너스 바이어스, 제3 게이트에 플러스 바이어스, 그 밖의 단자를 0V로 하여 부유 게이트로부터 제3 게이트로 전자를 방출해도 마찬가지의 효과를 얻을 수 있다.
또한, 어떤 실시예에서도, 기입할 때, 부유 게이트에 축적되는 전자의 상태는 최저 2 상태 필요하지만, 4 상태 이상의 레벨을 형성하여, 하나의 메모리 셀에 2 비트 이상의 데이터를 기억하는 소위 다치 기억에 적용해도 된다. 종래의 다치 기억에서는 부유 게이트에 축적되는 전자의 량을 고정밀도로 제어하여 각 레벨의 임계값 분포를 압축해도, 2치 기억과 비교하여, 가장 낮은 임계값 상태와 가장 높은 임계값 상태의 차가 커진다는 문제가 있었다. 이 때문에 파울러 노드 하임형의 재기입에서는, 재기입 속도가 늦어지거나, 기입 전압이 높아지는 문제가 발생하였다. 본 발명에 따르면, 기입 및 소거를 모두 13V 정도로 저전압화, 즉 재기입을 고속화할 수 있으므로, 다치 기억에 매우 유효하다.
이상, 본 발명자에 의해 이루어진 발명을, 상기 제2 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 변경 가능한 것은 물론이다. 예를 들면, 본 발명은 불휘발성 반도체 기억 소자를 갖는 메모리 셀 어레이부를 포함한 원칩 마이크로 컴퓨터(반도체 장치)에 적용해도 된다.
본원에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과는 이하와 같다.
불휘발성 반도체 기억 장치의 메모리 셀 면적을 축소하는 것이 가능하다.
불휘발성 반도체 기억 장치의 동작 속도의 향상을 도모할 수 있다.
불휘발성 반도체 기억 장치의 수율의 향상을 도모할 수 있다.
Claims (16)
- 불휘발성 반도체 기억 장치에 있어서,반도체 기판의 일 주면(主面)측에 소정의 간격을 두고 형성된 소스 영역 및 드레인 영역과,상기 소스 영역과 상기 드레인 영역 사이에 형성된 채널 영역과,상기 드레인측의 채널 영역 위에 제1 게이트 절연막을 개재하여 형성된 제1 게이트와,상기 소스측의 채널 영역 위에는 제2 게이트 절연막을 개재하여, 그 측면측이 제1 절연막으로 피복되고, 그 상면에는 제2 절연막이 형성된 제2 게이트를 포함하고,상기 제1 게이트는, 상기 제1 게이트 절연막 위 및 상기 제1 절연막의 측면과 상기 제2 절연막의 측면을 피복하도록 형성되고, 그 일단부는 상기 제2 절연막의 상단면(上端面)에 배치되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제1항에 있어서,상기 제1 게이트는 그 양단부가 상기 제2 게이트 사이에 있는 간극 영역에 배치되고, 오목부를 형성하도록 충전되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제1항에 있어서,상기 제1 게이트의 표면적은, 상기 제2 게이트의 간극 영역 내의 측벽부의 면적을 A, 제2 게이트 간극 영역 내의 저부의 면적을 B, 제2 게이트 상부의 평탄부의 면적을 C, 및 제2 게이트 상부의 측벽부의 면적을 D로 했을 때,A>B+C+D인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제1항에 있어서,상기 제2 게이트는, 상기 제2 게이트 절연막을 개재하여 상기 반도체 기판 내에 형성된 스플리트(split) 채널을 제어하는 게이트인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제1항에 있어서,상기 제2 게이트는 소거 게이트 및 스플리트 채널 모두를 제어하는 게이트 기능을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제1항에 있어서,상기 제2 게이트 절연막은, 상기 반도체 기판 위에 형성된 주변 회로의 저전압부를 구성하는 MOS 트랜지스터의 게이트 절연막과 동일한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제1항에 있어서,상기 제2 게이트의 구성 재료 및 그 막 두께는, 상기 반도체 기판 위에 형성된 주변 회로를 구성하는 MOS 트랜지스터의 게이트와 동일한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 불휘발성 반도체 기억 장치에 있어서,반도체 기판의 일 주면측에 소정의 간격을 두고 형성된 소스 영역 및 드레인 영역과,상기 소스 영역과 상기 드레인 영역 사이에 형성된 채널 영역과,상기 드레인측의 채널 영역 위에 제1 게이트 절연막을 개재하여 형성된 제1 게이트와,상기 소스측의 채널 영역 위에는 제2 게이트 절연막을 개재하여, 그 측면측이 제1 절연막으로 피복되고, 그 상면에는 제2 절연막이 형성된 제2 게이트와,상기 제1 게이트 위에 형성된 제3 절연막을 개재하여 형성된 제3 게이트와,상기 제3 게이트를 전기적으로 접속한 워드선과,상기 제3 게이트 위에 형성된 제3 절연막을 관통하여 형성된 컨택트홀과,상기 워드선과 상기 컨택트홀을 개재하여 접속된 금속 배선을 포함하고,상기 컨택트홀이, 상기 제2 게이트를 형성하는 막과 동일한 재료 및 막 두께를 갖는 부재 위에 배치되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제8항에 있어서,상기 부재는 폴리실리콘막인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 불휘발성 반도체 기억 장치에 있어서,반도체 기판의 일 주면측에 형성된 제1 도전형의 웰과,상기 제1 도전형의 웰에 소정의 간격을 두고 형성된 제2 도전형의 소스 영역 및 드레인 영역과,상기 소스 영역과 상기 드레인 영역 사이에 형성된 채널 영역과,상기 드레인측의 채널 영역 위에 제1 게이트 절연막을 개재하여 형성된 제1 게이트와,상기 소스측의 채널 영역 위에는 제2 게이트 절연막을 개재하여, 그 측면측이 제1 절연막으로 피복되고, 그 상면에는 제2 절연막이 형성된 제2 게이트와,상기 제1 게이트 위에 형성된 제3 절연막을 개재하여 형성된 제3 게이트를 포함하고,복수의 상기 제2 게이트를 결속하는 결속 영역이, 제2 도전형을 갖는 불순물 확산층이 선택적으로 형성된 상기 반도체 기판의 영역 위에 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제10항에 있어서,상기 제2 도전형을 갖는 불순물 확산층 영역은, 상기 제2 도전형의 소스 영역 및 드레인 영역과 상기 소스 영역 및 드레인 영역을 선택하는 선택 트랜지스터의 확산층 영역에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 메모리 셀 어레이 영역 및 주변 회로 영역을 갖는 불휘발성 반도체 기억 장치의 제조 방법에 있어서,반도체 기판의 일 주면측에 웰 영역을 형성하는 공정과,상기 웰 영역 위에 제1 게이트 절연막을 형성하는 공정과,상기 제1 게이트 절연막 위에 제1 실리콘막을 형성하는 공정과,상기 메모리 셀 어레이 영역에서, 상기 제1 실리콘막 및 상기 제1 게이트 절연막을 포함하는 막을 선택적으로 패터닝하고, 제1 방향으로 라인 영역 및 스페이스 영역을 형성하는 라인 앤드 스페이스(line-and-space) 형성 공정과,상기 스페이스 영역에 제2 게이트 절연막을 형성하고, 상기 제2 게이트 절연막을 포함하는 영역 위에 제2 실리콘막을 형성하는 공정과,상기 제2 실리콘막을 제1 방향으로 연장하도록 패터닝하는 공정과,상기 제2 실리콘막을 포함하는 영역 위에 층간 절연막을 형성하고, 상기 층간 절연막에 제3 실리콘막을 형성하는 공정과,상기 제3 실리콘막과 상기 제2 실리콘막을 상기 제1 방향과는 직교하는 방향으로 패터닝하는 공정과,상기 제1 실리콘막을 재차 패터닝하는 공정을 포함하고,상기 제2 실리콘막을 제1 방향으로 패터닝하고, 형성된 제2 실리콘막 패턴의 단부가 상기 라인 영역 위에 배치되도록 상기 패터닝을 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
- 제12항에 있어서,상기 제1 게이트 절연막의 막 두께는, 상기 제2 게이트 절연막의 막 두께보다 얇은 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
- 제12항에 있어서,상기 제2 게이트 절연막의 형성은, 상기 라인 앤드 스페이스를 형성하고, 상기 메모리 셀 어레이 영역에서 패터닝된 상기 제1 실리콘막의 측벽에 절연막으로 이루어지는 사이드월(sidewall)을 형성한 후에 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
- 제12항에 있어서,상기 제1 방향으로 형성된 라인의 단부가 결속하도록 상기 제1 실리콘막을패터닝하여 결속부를 형성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
- 제12항에 있어서,상기 결속부의 형성 전에, 상기 결속부 아래에 대응하는 상기 반도체 영역에 상기 반도체 기판의 도전형과 반대 도전형의 불순물을 도입하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
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