JP4781673B2 - 半導体記憶装置 - Google Patents

Description

本発明は、例えばＤＲＡＭ（Dynamic Random Access Memory）など、キャパシタを有する半導体記憶装置に関するものである。

従来の半導体記憶装置として、ＭＯＳ（Metal-Oxide Semiconductor）トランジスタと、当該ＭＯＳトランジスタのソース／ドレイン領域に接続した不純物拡散層を下部電極とするキャパシタとにより構成されるＤＲＡＭセルが知られている（例えば、特許文献１，２）。特許文献１のＤＲＡＭセルは、半導体基板の上面に配置され上部にリセス（キャビティ）が形成された分離絶縁膜（フィールド絶縁膜）を有しており、該リセスには半導体基板の側壁部分が露出される。ＤＲＡＭセルのキャパシタがリセス内に露出した上記側壁部分にまで延在することで、該キャパシタの有効面積を増やして容量の増大を図っている。

特許文献１のＤＲＡＭセルでは、ＭＯＳトランジスタのゲート電極側面のサイドウォールおよびキャパシタ上部電極側面のサイドウォールが厚く、ＭＯＳトランジスタのキャパシタに繋がるソース／ドレイン領域の上部が、それらのサイドウォールに完全に覆われていた。そのため、当該ソース／ドレイン領域上面をシリサイド化してＭＯＳトランジスタとキャパシタ間を低抵抗化することができない。そのことは、半導体記憶装置の高速動作化の妨げとなる。

一方、特許文献２には、ＭＯＳトランジスタのゲート電極側面のサイドウォールとキャパシタ上部電極側面のサイドウォールとが互いに離れたＤＲＡＭセル構造が示されており、ＭＯＳトランジスタのソース／ドレイン領域の上部にシリサイド層を形成して低抵抗化することが開示されている。

特表２００４−５２７９０１号公報 特開２００４−３１１８５３号公報

しかし、特許文献２のＤＲＡＭセルでは、分離絶縁膜に形成するリセスの幅や、キャパシタ上部電極およびそのサイドウォールの幅によっては、該キャパシタ上部電極を構成するポリシリコンが隣接するＤＲＡＭセルの間に露出する可能性がある（詳細は後述する（図１４、図１５））。その場合、ＭＯＳトランジスタのソース／ドレイン領域の上部をシリサイド化する工程において、その露出したポリシリコンとソース／ドレイン領域上部とが一体的なシリサイド層を形成してしまう恐れがある。その場合、該シリサイド層を通してＤＲＡＭセル間のショートが発生し、半導体記憶装置の動作信頼性が低下してしまう。

本発明は以上のような課題を解決するためになされたものであり、メモリセル間のショートを抑制して動作信頼性を向上でき、且つ、高速動作化に寄与できる半導体記憶装置を提供することを目的とする。

本発明に係る半導体記憶装置は、半導体基板上部に形成されたトレンチにより規定される活性領域と、前記トレンチ内に形成された素子分離絶縁膜と、前記活性領域に形成されたトランジスタと、前記トランジスタのソースまたはドレイン領域に接続した不純物拡散層である下部電極、前記不純物拡散層の表面に形成された誘電体層、および前記誘電体層上に形成された上部電極から成るキャパシタとを備える半導体記憶装置であって、前記素子分離絶縁膜は、前記活性領域と前記トランジスタのゲート電極の延在方向に当該活性領域に隣り合う他の活性領域との間の領域において、前記トレンチの内壁を露出するリセスを有し、前記不純物拡散層および前記誘電体層は、前記活性領域の上面から前記リセス内に露出した前記トレンチの内壁にかけて延在し、前記上部電極は、前記リセス内に埋め込まれた埋設部を有すると共に、前記リセス内に埋め込まれていない部分を有し、前記埋設部の外側エッジは、前記活性領域と前記トランジスタのゲート電極の延在方向に当該活性領域に隣り合う他の活性領域との間の領域において、前記リセス内に埋め込まれていない部分の外側エッジよりも内側に位置しているものである。

本発明によれば、活性領域とトランジスタのゲート電極の延在方向に当該活性領域に隣り合う他の活性領域との間の領域において、上部電極の埋設部は、該上部電極のリセスに埋設されていない部分に完全に覆われる。よって、埋設部の上面が、ＤＲＡＭセルの間に露出することはない。従って、高速動作化を図るためにトランジスタおよびキャパシタの各電極をシリサイド化しても、それに伴いセル間をショートさせるシリサイド層は形成されず、動作信頼性の低下は伴わない。

図１は一般的なＤＲＡＭセルの回路図である。ＤＲＡＭセル１００は、データの書き込み、リフレッシュ、読み出し等を行うアクセストランジスタであるＰＭＯＳトランジスタ１０１と、データに応じた電荷を蓄積するキャパシタ１０２とにより構成される。ＰＭＯＳトランジスタ１０１において、ゲート端子はワード線ＷＬに接続し、ソース／ドレイン端子の一方はビット線ＢＬに接続し他方はキャパシタ１０２の片方の端子に接続する。キャパシタ１０２のもう片方の端子は所定の電源に接続される。

図２（ａ）は、本実施の形態に係る半導体記憶装置が備えるＤＲＡＭセルの断面図である。同図では、ＤＲＡＭセルアレイのうち、ビット線ＢＬの延在方向に隣接する２つのセルを示している。即ち、図２（ａ）中の左側にはＰＭＯＳトランジスタＴ１とキャパシタＣ１とから成るＤＲＡＭセルが示されており、右側にはＰＭＯＳトランジスタＴ２とキャパシタＣ２とから成るＤＲＡＭセルが示されている。

本実施の形態では、ＤＲＡＭセルはＰ型のシリコン基板１に形成される。そしてＤＲＡＭを構成するＰＭＯＳトランジスタＴ１，Ｔ２およびキャパシタＣ１，Ｃ２が形成される領域にはＮウェル２が形成されている。図２（ａ）に示す２つのセル間には、分離トレンチ４０が形成されており、その中にＳＴＩ（shallow trench isolation）である分離絶縁膜４が形成される。分離絶縁膜４は高密度プラズマ酸化膜であり、当該分離絶縁膜４とシリコン基板１との間には、薄い熱酸化膜である酸化膜５が介在している。さらに、Ｎウェル２内における分離絶縁膜４底部の深さ近傍の一帯には、チャネルカット層３が形成される。

ＰＭＯＳトランジスタＴ１，Ｔ２の各々は、ゲート酸化膜１１、その上に形成されたポリシリコンのゲート電極１２、該ゲート電極１２の側面に形成されたサイドウォール１３、シリコン基板１の表面部におけるゲート電極１２両側に形成されたソース／ドレイン領域１４および１５により構成される。ゲート電極１２、ソース／ドレイン領域１４，１５の上部には、それぞれシリサイド層１２１，１４１，１５１が形成される。ソース／ドレイン領域１４は、シリサイド層１４１を介して、ビット線ＢＬへ接続するコンタクト１６に接続する。

図２（ａ）の如く、キャパシタＣ１，Ｃ２は、上部電極２２を共有しており、下部電極として機能するＰ型の不純物拡散層２４（以下「下部拡散層２４」）、上部電極２２と下部拡散層２４の間の誘電体層として機能する絶縁膜２１（以下「誘電体層２１」）をそれぞれ備えている。上部電極２２の上部にはシリサイド層２２１が形成される。また、Ｐ型の下部拡散層２４は、同じくＰ型のソース／ドレイン領域１５に接続している。つまり、下部拡散層２４はソース／ドレイン領域１５に電気的に接続しており、図１に示したキャパシタ１０２におけるＰＭＯＳトランジスタ１０１のソース／ドレイン端子に接続する側の電極として機能している。

通常、分離絶縁膜は、分離トレンチ４０を完全に埋めるように形成されるが、本実施の形態の分離絶縁膜４には、上部電極２２の下方に、分離トレンチ４０の側壁を露出するリセス４１が形成される。そのため図２（ａ）の断面では、分離絶縁膜４は分離トレンチ４０の底部のみに形成される。それに対応するように、下部拡散層２４および誘電体層２１は分離トレンチ４０の内壁（リセス４１の内壁）にも形成され、上部電極２２の一部はリセス４１内に埋め込まれる。この構成により、シリコン基板１の上面だけでなく分離トレンチ４０の側壁も、キャパシタＣ１，Ｃ２の有効面積として寄与することができ、キャパシタＣ１，Ｃ２の容量は増加する。

ＤＲＡＭセルアレイにおける各セルは、ワード線ＷＬの延在方向にも並べて配設される。本実施の形態では、ゲート電極１２はワード線ＷＬとして機能しており、ビット線ＢＬに対して直角方向に延在する。図３に、本実施の形態に係るＤＲＡＭセルアレイの上面図を示す。同図において、図２（ａ）に示したものと同様の要素には、同一符号を付している。上記の図２（ａ）は、図３のＡ−Ａ線に沿った断面に対応したものである。図３の如く、シリコン基板１において、ＤＲＡＭセルが形成される活性領域７は、分離絶縁膜４（即ち分離トレンチ４０）により規定されている。

図２（ｂ）は、図３のＢ−Ｂ線に沿った断面図であり、本実施の形態に係るＤＲＡＭセルアレイにおける、ワード線ＷＬ（ゲート電極１２）の延在方向に隣接するＤＲＡＭセルの間の素子分離領域の断面を示している。同図においても、図２（ａ）に示したものと同様の要素には、同一符号を付している。

図２（ｂ）のように、ゲート電極１２の延在方向に隣接するＤＲＡＭセルの間でも、分離絶縁膜４には、上部電極２２の下方に、分離トレンチ４０の側壁（図２（ｂ）では不図示、図３において符号７１で示す）を露出するリセス４１が形成される。それに対応するように、下部拡散層２４および誘電体層２１はその分離トレンチ４０の内壁にも形成され、上部電極２２の一部がリセス４１内に埋め込まれる。それにより、分離トレンチ４０の内壁（図３の符号７１）もキャパシタＣ１，Ｃ２の有効面積に寄与することができ、キャパシタＣ１，Ｃ２の容量をさらに増加させている。

また上記のように、本実施の形態ではソース／ドレイン領域１５の上部にシリサイド層１５１が形成される。それにより、アクセストランジスタ（ＰＭＯＳトランジスタＴ１，Ｔ２）とキャパシタ（キャパシタＣ１，Ｃ２）との間の接続抵抗を低く抑えることができ、ＤＲＡＭセルの高速動作化に寄与できる。

図４（ａ）は、本実施の形態に係るＤＲＡＭセルの構成を示す斜視図である。同図は、図３の領域Ｃの部分の断面拡大図である。また図４（ｂ）は、図３および図４（ａ）のＢ−Ｂ線に沿った断面斜視図を示している。これら図においても図２（ａ），（ｂ）および図３に示したものと同様の要素には、同一符号を付している。図４（ａ），（ｂ）においては、簡単のため、ソース／ドレイン領域１４，１５、下部拡散層２４および酸化膜５の図示は省略している。

図４（ａ），（ｂ）のように、ＤＲＡＭセルが形成される活性領域７は、分離絶縁膜４が埋め込まれた分離トレンチ４０により規定され、分離絶縁膜４の上部には分離トレンチ４０の内壁を露出するリセス４１が形成される。キャパシタＣ１，Ｃ２の上部電極２２は、分離絶縁膜４に形成されたリセス４１内に埋め込まれた部分（埋設部）を有している。また、サイドウォール２３は、上部電極２２の当該リセス４１内に埋め込まれていない部分の側面に形成される。上部電極２２の上部にはシリサイド層１２１が形成され、ゲート電極１２と上部電極２２の間のソース／ドレイン領域１５（図４（ａ），（ｂ）では不図示）の上部にはシリサイド層１５１が形成される。

先に述べたように、上記の構成のＤＲＡＭセルでは、分離絶縁膜４に形成するリセス４１の幅や、上部電極２２およびそのサイドウォール２３の幅によっては、リセス４１内に埋め込まれた上部電極２２の一部であるポリシリコンが、隣接するＤＲＡＭセルの間に露出する可能性がある。また、ＤＲＡＭセルの製造過程において、リセス４１の形成工程や上部電極２２の形成工程における位置合わせずれや寸法変動によっても、同じ現象が生じる。その場合、ＰＭＯＳトランジスタＴ１，Ｔ２のソース／ドレイン領域１５をシリサイド化する工程で、セル間に露出したポリシリコンがシリサイド層１５１と一体的なシリサイド層を形成し、セル間のショートを生じさせる恐れがある。

そのことを図１４（ａ），（ｂ）および図１５（ａ），（ｂ）を用いて説明する。これらの図は、それぞれ上記の図２（ａ），（ｂ）および図４（ａ），（ｂ）に対応している（図１４（ａ），（ｂ）では、層間絶縁膜６，コンタクト１６，ビット線ＢＬを省略している）。

例えば、リセス４１の形成工程でのマスクパターンの位置が左にずれ、且つ、ゲート電極１２および上部電極２２の形成工程でのマスクパターンの位置が右にずれると、それらの図に示すような構成になる。即ち、図１４（ｂ）、図１５（ｂ）のように上部電極２２の位置とリセス４１の位置とが大きくずれ、該リセス４１に埋め込まれた上部電極２２の埋設部の上面が、サイドウォール２３とサイドウォール１３との間に露出する。その場合、図１５（ｂ）に示すように、上部電極２２における埋設部のエッジＥ₁が、当該上部電極２２のサイドウォール２３の外側エッジＥ₂よりも外側に位置するようになる。

当該露出部は、シリサイド層１５１の形成工程によりシリサイド化され、シリサイド層１５２を形成する。このときシリサイド層１５２は、図１５（ａ）に示すようにシリサイド層１５１と一体的に形成されてしまう。その結果、当該シリサイド層１５２を通してＤＲＡＭセル間のショートが生じてしまうのである。

そこで、本実施の形態では、上部電極２２を構成するポリシリコンが、ゲート電極１２の延在方向に隣接するＤＲＡＭセルの間の分離絶縁膜４上面に露出することが防止されるようにレイアウトを行う。即ち、本実施の形態においては、図４（ａ）、図４（ｂ）の如く、上部電極２２において、埋設部のエッジＥ₁が、サイドウォール２３の外側エッジＥ₂よりも内側に位置するようにする。言い換えれば、分離絶縁膜４のリセス４１のエッジが、上部電極２２およびサイドウォール２３の少なくとも片方に覆われるようにする。

そのように構成すれば、上部電極２２の埋設部のポリシリコンが、隣接するＤＲＡＭセルの間の上面に露出しないので、上記の問題を回避できる。よって、ＤＲＡＭセル間のショートを抑制して動作信頼性を向上しつつ、ソース／ドレイン領域１５の上部にシリサイド層１５１を形成することが可能になり、半導体記憶装置の高速動作化に寄与できる。

より好ましくは、上部電極２２のみによりリセス４１全体が覆われるのがよい。そのような構成すると、キャパシタＣ１，Ｃ２の有効面積の減少が最小限に抑えられると共に、リセス４１にサイドウォール２３の一部が入り込んでしまうことに起因する平坦性の悪化が防止される。

次に、本実施の形態に係る半導記憶体装置の製造方法について説明する。図５〜図１３は、当該製造方法を説明するための工程図である。各図（ａ）は図３のＡ−Ａ線に沿った断面を示しており、各図（ｂ）は図３のＢ−Ｂ線に沿った断面を示している。また、各図（ｃ）は、当該半導体記憶装置のロジック部などである周辺回路（図３では不図示）の断面を示している。

まず図５（ａ）〜（ｃ）に示すように、シリコン基板１のＤＲＡＭセル領域および周辺回路領域に分離トレンチ４０を形成し、その中に酸化膜５および分離絶縁膜４を形成する。より具体的には次の手順で行われる。即ち、シリコン基板１の上面を熱酸化して酸化膜５１を形成し、その上にシリコン窒化膜を形成する。そして当該シリコン窒化膜を分離トレンチ４０のパターンに開口し、その開口されたシリコン窒化膜をマスクにして、酸化膜５１およびシリコン基板１の上部をエッチングすることにより、分離トレンチ４０を形成する。その後、熱酸化により分離トレンチ４０の内壁に酸化膜５を形成し、高密度プラズマ酸化膜により分離トレンチ４０内を埋める。そしてＣＭＰによりシリコン基板１上面上の余剰な高密度プラズマ酸化膜を除去することで分離トレンチ４０内に分離絶縁膜４を形成し、さらにシリコン窒化膜を除去すると図５の構成が得られる。

続いて、図６（ａ）〜（ｃ）のように、リセス４１のパターンに開口が形成されたレジストマスク５２を形成する。当該レジストマスク５２をマスクにするドライエッチングにより、分離絶縁膜４および酸化膜５の上部を除去してリセス４１を形成する（図７（ａ）〜（ｃ））。なお、図７（ａ）の断面においては、レジストマスク５２の開口の幅が分離トレンチ４０の幅よりも広いが、シリコン基板１と分離絶縁膜４および酸化膜５とのエッチング選択性を確保できるエッチングを行うことにより、分離絶縁膜４および酸化膜５の上部のみを除去する。このときのリセス４１の深さは、分離トレンチ４０の深さの半分程度が望ましい。リセス４１を深くするほどキャパシタＣ１，Ｃ２のそれぞれの有効面積を大きくできるが、深すぎるとキャパシタＣ１とＣ２とにより寄生ＭＯＳトランジスタが構成されてしまい、隣接セル間での電荷リークが生じてしまう。ここで、図７（ｂ）のようにリセス４１の幅をＷ_aとする。

続いて、レジストマスク５２をマスクにして、Ｐ型イオンをシリコン基板１に注入する（図８（ａ）〜（ｃ））。図８（ａ）の断面においてはレジストマスク５２の開口の幅が分離トレンチ４０の幅よりも広いので、Ｐ型イオンはリセス４１に露出した分離トレンチ４０の内壁部分に注入される。このようにして、分離トレンチ４０の内壁に高濃度（１０²⁰／ｃｍ³程度）の下部拡散層２４を形成する。

レジストマスク５２および酸化膜５１を除去し、シリコン基板１表面に犠牲酸化膜（不図示）を形成した後、イオン注入によって、Ｎウェル２およびチャネルカット層３の形成や、ＰＭＯＳトランジスタＴ１，Ｔ２および周辺回路のトランジスタ（以下「周辺トランジスタ」）のしきい値を調整するためのチャネルドープを行う。そして犠牲酸化膜を除去した後、図９（ａ）〜（ｃ）のように、シリコン基板１の表面に酸化膜５３およびポリシリコン膜５４を形成する。なお、上記イオン注入はポリシリコン膜５４の成膜後に行ってもよい。

その後、ポリシリコン膜５４上に所定パターンのレジストマスクを形成し、それをマスクにするエッチングによりポリシリコン膜５４をパターニングして、ゲート電極１２および上部電極２２、並びに周辺トランジスタのゲート電極３１を形成する（図１０（ａ）〜（ｃ））。ここで、図１０（ａ），（ｂ）のように、上部電極２２の幅をＷ_b、ゲート電極１２と上部電極２２との間隔をＷ_cとする。

そして、ゲート電極１２、上部電極２２、周辺トランジスタのゲート電極３１をマスクとするイオン注入により、ＰＭＯＳトランジスタＴ１，Ｔ２および周辺トランジスタのＬＤＤ層を形成する。その後、全面にシリコン窒化膜を堆積してエッチバックすることで、ゲート電極１２、上部電極２２、周辺トランジスタのゲート電極３１の側面にそれぞれサイドウォール１３，２３，３４を形成する。それと共に、酸化膜５３もパターニングされ、ＰＭＯＳトランジスタＴ１，Ｔ２のゲート酸化膜１１、キャパシタＣ１，Ｃ２の誘電体層２１、周辺トランジスタのゲート酸化膜３３が形成される。さらに、イオン注入を行って、ＰＭＯＳトランジスタＴ１，Ｔ２のソース／ドレイン領域１４，１５、並びに周辺トランジスタのソース／ドレイン領域３２を形成する（図１１（ａ）〜（ｃ））。ここで、各サイドウォール１３，２３の幅をＷ_dとする。

その後、シリサイドを形成する領域の全面に、例えばコバルトなどの金属膜を形成して熱処理を施し、未反応の金属膜を除去することにより、ＤＲＡＭセル領域および周辺回路領域に、自己整合的にシリサイド層１２１、１４１、１５１、２２１、３１１，３２１が形成される（図１２（ａ）〜（ｃ））。

そして層間絶縁膜６を堆積してその中にコンタクト１６、３５を形成し、当該層間絶縁膜６の上にビット線ＢＬおよび周辺回路の配線３７を形成する（図１３（ａ）〜（ｃ））。

以上の工程により、周辺回路を含む本実施の形態に係る半導体記憶装置が形成される。また、上の説明で定義した各寸法、即ちリセス４１の幅Ｗ_a、上部電極２２の幅Ｗ_b、ゲート電極１２と上部電極２２との間隔Ｗ_c、サイドウォール１３および２３の幅Ｗ_dは、図３にも示されている。

本実施の形態では、上部電極２２の埋設部のエッジＥ₁が、サイドウォール２３の外側エッジＥ₂よりも内側に位置するようにレイアウトする。そのためには、リセス４１、ゲート電極１２、上部電極２２の形成工程における位置合わせずれや寸法変動が無視できる仮定すると、図３から分かるように、リセス４１の幅Ｗ_a、上部電極２２の幅Ｗ_b、ゲート電極１２と上部電極２２との間隔Ｗ_c、サイドウォール１３および２３の幅Ｗ_dが、

の関係を満たせばよい。

ここで、リセス４１形成工程（図６，図７）でのマスクパターンの位置合わせずれ量を、そのばらつきを含めてσ₁とし、当該リセス４１の幅Ｗ_aの寸法ばらつきをσ_aとする。また、ゲート電極１２および上部電極２２の形成工程（図１０）でのマスクパターンの位置合わせずれ量をそのばらつきを含めてσ₂とし、上部電極２２の幅Ｗ_bの寸法ばらつきをσ_b、ゲート電極１２と上部電極２２との間隔Ｗ_cの寸法ばらつきをσ_c、サイドウォール１３の幅Ｗ_dの寸法ばらつきをσ_dとする。

その場合、形成されたＤＲＡＭセルにおいて、上記の寸法Ｗ_a、Ｗ_b、Ｗ_dが上記の式（１）を満たすようにするためには、寸法Ｗ_a、Ｗ_b、Ｗ_dそれぞれの設計値（例えば、マスクパターンにおける寸法）Ｗ_a0、Ｗ_b0、Ｗ_d0を、それらが

の関係を満たすように決定することが望ましい。

また、本実施の形態では、ソース／ドレイン領域１５の上部にシリサイド層１５１を形成するので、シリサイド層１５１の形成工程（図１３）において、当該ソース／ドレイン領域１５が露出する必要がある。つまり、ゲート電極１２側面のサイドウォール１３と上部電極２２側面のサイドウォール２３とが互いに離れている必要がある。従って、ゲート電極１２と上部電極２２との間隔Ｗ_cとサイドウォール１３および２３の幅Ｗ_dが、

の関係を満たす必要がある。その場合、上記の寸法Ｗ_c、Ｗ_dがそれぞれに対応する設計値（例えば、マスクパターンにおける寸法）Ｗ_c0、Ｗ_d0を、それらが

の関係を満たすように決定することが望ましい。

上記の寸法Ｗ_a、Ｗ_b、Ｗ_c、Ｗ_dそれぞれの設計値Ｗ_a0、Ｗ_b0、Ｗ_c0、Ｗ_d0を、それらが式（２）および式（４）を満たすように決定することにより、形成されたＤＲＡＭセルにおいて式（１）および式（３）が確実に満たされるようになる。

即ち、上部電極２２において、埋設部のエッジＥ₁がサイドウォール２３の外側エッジＥ₂よりも内側に位置し、且つ、ソース／ドレイン領域１５の上部にシリサイド層１５１を形成可能であるＤＲＡＭセルを確実に形成することができる。従って、セル間のショートを抑制して半導体記憶装置の動作信頼性を向上できると共に、各ＤＲＡＭセルにおいてアクセストランジスタとキャパシタとの間の接続抵抗が小さくなり、半導体記憶装置の高速動作化に寄与できる。

一般的なＤＲＡＭセルの回路図である。 実施の形態に係る半導体記憶装置が備えるＤＲＡＭセルの断面図である。 実施の形態に係るＤＲＡＭセルアレイの上面図である。 実施の形態に係るＤＲＡＭセルの構成を示す斜視図である。 実施の形態に係るＤＲＡＭセルの製造方法を示す工程図である。 実施の形態に係るＤＲＡＭセルの製造方法を示す工程図である。 実施の形態に係るＤＲＡＭセルの製造方法を示す工程図である。 実施の形態に係るＤＲＡＭセルの製造方法を示す工程図である。 実施の形態に係るＤＲＡＭセルの製造方法を示す工程図である。 実施の形態に係るＤＲＡＭセルの製造方法を示す工程図である。 実施の形態に係るＤＲＡＭセルの製造方法を示す工程図である。 実施の形態に係るＤＲＡＭセルの製造方法を示す工程図である。 製造方法を説明するための工程図である。 従来のＤＲＡＭセルにおける問題を説明するための図である。 従来のＤＲＡＭセルにおける問題を説明するための図である。

符号の説明

１ シリコン基板、２ Ｎウェル、３ チャネルカット層、４ 分離絶縁膜、５ 酸化膜、６ 層間絶縁膜、７ 活性領域、１１ ゲート酸化膜、１２ ゲート電極、１３，２３ サイドウォール、１４ ソース／ドレイン領域、１５ ソース／ドレイン領域、１６ コンタクト、２１ 誘電体層、２２ 上部電極、２４ 下部拡散層、４０ 分離トレンチ、４１ リセス、１２１，１４１，１５１，２２１ シリサイド層、Ｔ１，Ｔ２ ＰＭＯＳトランジスタ、Ｃ１，Ｃ２ キャパシタ。

Claims (2)

1. 半導体基板上部に形成されたトレンチにより規定される活性領域と、
   前記トレンチ内に形成された素子分離絶縁膜と、
   前記活性領域に形成されたトランジスタと、
   前記トランジスタのソースまたはドレイン領域に接続した不純物拡散層である下部電極、前記不純物拡散層の表面に形成された誘電体層、および前記誘電体層上に形成された上部電極から成るキャパシタとを備える半導体記憶装置であって、
   前記素子分離絶縁膜は、前記活性領域と前記トランジスタのゲート電極の延在方向に当該活性領域に隣り合う他の活性領域との間の領域において、前記トレンチの内壁を露出するリセスを有し、
   前記不純物拡散層および前記誘電体層は、前記活性領域の上面から前記リセス内に露出した前記トレンチの内壁にかけて延在し、
   前記上部電極は、前記リセス内に埋め込まれた埋設部を有すると共に、前記リセス内に埋め込まれていない部分を有し、
   前記埋設部の外側エッジは、前記活性領域と前記トランジスタのゲート電極の延在方向に当該活性領域に隣り合う他の活性領域との間の領域において、前記リセス内に埋め込まれていない部分の外側エッジよりも内側に位置している半導体記憶装置。
2. 前記トランジスタのソースまたはドレイン領域上部に、シリサイド層が形成されている請求項１記載の半導体記憶装置。

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