CN1819208A

CN1819208A - 半导体存储装置

Info

Publication number: CN1819208A
Application number: CNA2005101378579A
Authority: CN
Inventors: 佐藤英则; 能宗弘安; 藤石义隆; 关川宏昭
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2004-12-28
Filing date: 2005-12-28
Publication date: 2006-08-16
Also published as: US20060138512A1; JP2006186185A; JP4781673B2; US8106437B2

Abstract

DRAM单元形成的活性区(7)由在硅衬底(1)上形成的分离沟槽(40)规定，在分离沟槽(40)内形成分离绝缘膜(4)。DRAM单元中设有具备栅电极(12)及其侧壁(13)的MOS晶体管和具备上部电极(22)及其侧壁(23)的电容器。在分离沟槽(40)上部形成凹部(41)，电容器的上部电极(22)设有其内部埋入的埋设部。在上部电极(22)中埋设部的外侧边缘(E₁)位于侧壁(23)的外侧边缘(E₂)内侧。从而，提供抑制单元间的短路并提高动作可靠性，同时有助于高速动作化的半导体存储装置。

Description

半导体存储装置

技术领域

本发明涉及例如DRAM(Dynamic Random Access Memory)等设有电容器的半导体存储装置。

背景技术

作为传统的半导体存储装置，已知有由MOS(Metal-OxideSemiconductor)晶体管和将与该MOS晶体管的源极/漏极区连接的杂质扩散层作为下部电极的电容器构成的DRAM单元(例如日本专利文献特表2004-527901号公报、特开2004-311853号公报)。在特表2004-527901号公报中的DRAM单元设有配置于半导体衬底上面且上部形成了凹部(空腔)的分离绝缘膜(场致绝缘膜)，该凹部露出半导体衬底的侧壁部分。通过延伸到DRAM单元的电容器在凹部内露出的上述侧壁部分，增加该电容器的有效面积而增大容量。

在特表2004-527901号公报中的DRAM单元中，MOS晶体管的栅电极侧面的侧壁和电容器上部电极侧面的侧壁较厚，与MOS晶体管的电容器连接的源极/漏极区上部，由这些侧壁完全覆盖。因此，不能使该源极/漏极区上面成为硅化物而使MOS晶体管和电容器间成为低电阻。这会妨碍半导体存储装置的高速动作化。

另一方面，在特开2004-311853号公报中，公开了MOS晶体管的栅电极侧面的侧壁与电容器上部电极侧面的侧壁彼此分离的DRAM单元结构，并在MOS晶体管的源极/漏极区的上部形成硅化物层来低电阻化。

发明内容

但是，在特开2004-311853号公报的DRAM单元中，根据在分离绝缘膜上形成的凹部的宽度或电容器上部电极及其侧壁的宽度，构成该电容器上部电极的多晶硅可能在相邻的DRAM单元之间露出(容后详述(图14、图15))。这时，在使MOS晶体管的源极/漏极区上部成为硅化物的工序中，该露出的多晶硅和源极/漏极区上部可能会形成一体的硅化物层。这种情况下，通过该硅化物层发生DRAM单元间的短路，会降低半导体存储装置的动作可靠性。

本发明为解决上述课题构思而成，旨在提供能够抑制存储单元间的短路并提高动作可靠性，且有助于高速动作化的半导体存储装置。

本发明的半导体存储装置，设有由在半导体衬底上部形成的沟槽规定的活性区，在所述沟槽内形成的元件分离绝缘膜，在所述活性区形成的MOS晶体管，以及由与所述MOS晶体管的源极/漏极区连接的杂质扩散层即下部电极、在所述杂质扩散层表面形成的电介质层及在所述电介质层上形成的上部电极构成的电容器，在所述半导体存储装置中，所述元件分离绝缘膜设有使所述沟槽内壁露出的凹部，所述杂质扩散层和所述电介质层从所述活性区上面经过所述凹部内露出的所述沟槽内壁延伸，所述上部电极设有埋入所述凹部内的埋设部，并在没有埋入所述凹部内的部分的侧面设有侧壁，所述上部电极中，所述埋设部的外侧边缘位于所述侧壁的外侧边缘内侧。

依据本发明，上部电极的埋设部的外侧边缘位于侧壁的外侧边缘内侧，因此上部电极的埋设部由没有埋设在该上部电极凹部的部分或侧壁完全覆盖。因而，埋设部的上面不会在DRAM单元之间露出。因此，为了实现高速动作化而使MOS晶体管及电容器的各电极成为硅化物，也不会形成伴随硅化物使单元间短路的硅化物层，不会相伴动作可靠性的下降。

附图说明

图1是一般的DRAM单元的电路图。

图2是本实施例的半导体存储装置所具有的DRAM单元的剖视图。

图3是本实施例的DRAM单元阵列的俯视图。

图4是表示本实施例的DRAM单元的结构的透视图。

图5是表示本实施例的DRAM单元的制造方法的工序图。

图6是表示本实施例的DRAM单元的制造方法的工序图。

图7是表示本实施例的DRAM单元的制造方法的工序图。

图8是表示本实施例的DRAM单元的制造方法的工序图。

图9是表示本实施例的DRAM单元的制造方法的工序图。

图10是表示本实施例的DRAM单元的制造方法的工序图。

图11是表示本实施例的DRAM单元的制造方法的工序图。

图12是表示本实施例的DRAM单元的制造方法的工序图。

图13是说明制造方法的工序图。

图14是说明传统的DRAM单元中的问题的图。

图15是说明传统的DRAM单元中的问题的图。

(符号说明)

1硅衬底，2N阱，3沟道截断层，4分离绝缘膜，5氧化膜，6层间绝缘膜，7活性区，11栅极氧化膜，12栅电极，13、23侧壁，14源极/漏极区，15源极/漏极区，16接触端子，21电介质层，22上部电极，24下部扩散层，40分离沟槽，41凹部，121、141、151、221硅化物层，T1、T2 PMOS晶体管，C1、C2电容器。

具体实施方式

图1是一般的DRAM单元的电路图。DRAM单元100由进行数据的写入、更新、读出等的存取晶体管即PMOS晶体管101和存储与数据对应的电荷的电容器102构成。在PMOS晶体管101中，栅极端子与写入线WL连接，源极/漏极端子的一方与位线BL连接、另一方与电容器102的一方端子连接。电容器102的另一方端子与预定电源连接。

图2(a)是本实施例的半导体存储装置所具备的DRAM单元的剖视图。该图示出DRAM单元阵列中，在位线BL延伸方向相邻的两个单元。即，图2(a)中的左侧示出由PMOS晶体管T1和电容器C1构成的DRAM单元，在右侧示出由PMOS晶体管T2和电容器C2构成的DRAM单元。

本实施例中，DRAM单元形成于P型硅衬底1上。然后在构成DRAM单元的PMOS晶体管T1、T2及电容器C1、C2形成的区域上形成N阱2。在图2(a)所示的两个单元间，形成分离沟槽40，其中形成STI(shallow trench isolation)即分离绝缘膜4。分离绝缘膜4为高密度等离子体氧化膜，在该分离绝缘膜4和硅衬底1之间，隔着薄的热氧化膜即氧化膜5。还有，在N阱2内的分离绝缘膜4底部深度近傍的一带形成沟道截断层3。

PMOS晶体管T1、T2分别由栅极氧化膜11、其上形成的多晶硅的栅电极12、在该栅电极12侧面形成的侧壁13、在硅衬底1表面部的栅电极12两侧形成的源极/漏极区14和15构成。在栅电极12、源极/漏极区14、15上部分别形成硅化物层121、141、151。源极/漏极区14经由硅化物层141，连接到与层间绝缘膜6上的位线BL连接的接触端子16。

如图2(a)所示，电容器C1、C2共用上部电极22，分别包括作为下部电极起作用的P型杂质扩散层24(以下称为“下部扩散层24”)和在上部电极22与下部扩散层24之间作为电介质层起作用的绝缘膜21(以下称为“电介质层21”)。上部电极22的上部形成有硅化物层221。另外，P型下部扩散层24同样连接到P型源极/漏极区15。就是说，下部扩散层24与源极/漏极区15电连接，作为图1所示的电容器102中与PMOS晶体管101的源极/漏极端子连接的一侧电极起作用。

通常，分离绝缘膜完全埋入分离沟槽40地形成，但本实施例的分离绝缘膜4在上部电极22下方形成使分离沟槽40的侧壁露出的凹部41。因此在图2(a)的截面中，分离绝缘膜4仅形成于分离沟槽40的底部。与之对应地，下部扩散层24和电介质层21也形成于分离沟槽40的内壁(凹部41的内壁)，上部电极22的一部分埋入凹部41内。通过这种结构，不仅硅衬底1上面而且分离沟槽40侧壁也能作为电容器C1、C2的有效面积，增加电容器C1、C2的容量。

DRAM单元阵列中的各单元在写入线WL的延伸方向上也并列配置。本实施例中，栅电极12作为写入线WL起作用，相对位线BL沿直角方向延伸。图3表示本实施例的DRAM单元阵列的俯视图。该图中与图2(a)所示的相同的要素上采用同一标号。上述图2(a)与图3的沿A-A线的截面对应。如图3所示，硅衬底1上，DRAM单元形成的活性区7由分离绝缘膜4(即分离沟槽40)规定。

图2(b)是图3的沿B-B线的剖视图，表示本实施例的DRAM单元阵列中在写入线WL(栅电极12)的延伸方向相邻的DRAM单元之间的元件分离区的截面。该图中与图2(a)所示的相同的要素上采用同一标号。

如图2(b)所示，在栅电极12的延伸方向相邻的DRAM单元之间，分离绝缘膜4在上部电极22下方形成使分离沟槽40侧壁(图2(b)中未图示，图3中用标号71表示)露出的凹部41。与之对应地，下部扩散层24与电介质层21也在其分离沟槽40内壁形成，且上部电极22的一部分埋入凹部41内。从而，分离沟槽40的内壁(图3中标号71)也能作为电容器C1、C2的有效面积，增加电容器C1、C2的容量。

另外如上所述，本实施例中在源极/漏极区15的上部形成硅化物层151。从而，能够抑存取晶体管(PMOS晶体管T1、T2)和电容器(电容器C1、C2)之间的连接电阻制将得较低，有助于DRAM单元的高速动作化。

图4(a)是表示本实施例的DRAM单元的结构的透视图。该图是图3的区域C部分的截面放大图。另外图4(b)表示图3和图4(a)的沿B-B线的截面透视图。这些图中与图2(a)、(b)和图3所示的相同的要素上采用同一标号。在图4(a)、(b)中，为了简化而省略源极/漏极区14、15、下部扩散层24及氧化膜5的图示。

如图4(a)、(b)所示，DRAM单元形成的活性区7由分离绝缘膜4被埋入的分离沟槽40规定，在分离绝缘膜4上部形成使分离沟槽40内壁露出的凹部41。电容器C1、C2的上部电极22设有在分离绝缘膜4上形成的凹部41内埋入的部分(埋设部)。另外，侧壁23在未埋入上部电极22的该凹部41内的部分的侧面形成。在上部电极22上部形成硅化物层221，栅电极12与上部电极22之间的源极/漏极区15(图4(a)、(b)中未图示)上部形成硅化物层151。

如上所述，上述结构的DRAM单元中根据在分离绝缘膜4上形成的凹部41的宽度或上部电极22及其侧壁23的宽度，埋入凹部41内的上部电极22的一部分即多晶硅可能会在相邻的DRAM单元之间露出。另外，在DRAM单元的制造过程中，根据凹部41的形成工序或上部电极22的形成工序的定位偏移或尺寸变动，也产生相同的现象。这时，通过将PMOS晶体管T1、T2的源极/漏极区15成为硅化物的工序，单元间露出的多晶硅形成与硅化物层151一体的硅化物层，可能会产生单元间的短路。

对此采用图14(a)、(b)及图15(a)、(b)进行说明。这些图分别与上述图2(a)、(b)及图4(a)、(b)对应(图14(a)、(b)中省略层间绝缘膜6、接触端子16、位线BL)。

例如，在凹部41的形成工序中掩模图案位置向左偏移，且栅电极12和上部电极22的形成工序中的掩模图案位置向右偏移时，构成为如这些图所示。即，如图14(b)、图15(b)所示，上部电极22的位置和凹部41的位置偏移较大，在该凹部41埋入的上部电极22的埋设部上面在侧壁23和侧壁13之间露出。这时，如图15(b)所示，上部电极22的埋设部的边缘E₁位于该上部电极22的侧壁23的外侧边缘E₂外侧。

该上部电极22的露出部通过硅化物层151的形成工序成为硅化物，形成硅化物层152。这时硅化物层152如图15(a)所示，会与硅化物层151一体地形成。结果，通过该硅化物层152，在DRAM单元间会产生短路。

于是，本实施例中，进行布图设计，以防止构成上部电极22的多晶硅在栅电极12的延伸方向相邻的DRAM单元之间的分离绝缘膜4上面露出。即，本实施例中，如图4(a)、图4(b)所示，上部电极22中，埋设部的边缘E₁位于侧壁23的外侧边缘E₂内侧。换言之，分离绝缘膜4的凹部41的边缘能覆盖上部电极22和侧壁23的至少一方。

依据这样的结构，上部电极22的埋设部的多晶硅不会在相邻的DRAM单元之间的上面露出，因此可避免上述问题。因而，抑制DRAM单元间的短路并提高动作可靠性，同时能够在源极/漏极区15上部形成硅化物层151，有助于半导体存储装置的高速动作化。

最好，仅用上部电极22覆盖整个凹部41也可。通过这样构成，抑制电容器C1、C2的有效面积减少最小，并防止因侧壁23的一部分进入凹部41而产生的平坦性的恶化。

接着，就本实施例的半导存储体装置的制造方法进行说明。图5～图13是说明该制造方法的工序图。各图(a)表示图3的沿A-A线的截面，各图(b)表示图3的沿B-B线的截面。另外，各图(c)表示该半导体存储装置的逻辑部等即外围电路(图3中未图示)的截面。

首先如图5(a)～(c)所示，在硅衬底1的DRAM单元区及外围电路区上形成分离沟槽40，其中形成氧化膜5和分离绝缘膜4。更具体按如下顺序进行。即，将硅衬底1的上面热氧化而形成氧化膜51，其上形成氮化硅膜。然后将该氮化硅膜按分离沟槽40的图案开口，将该开口的氮化硅膜作为掩模，将氧化膜51和硅衬底1上部蚀刻，从而形成分离沟槽40。然后，通过热氧化而在分离沟槽40内壁形成氧化膜5，并用高密度等离子体氧化膜填充分离沟槽40内。然后用CMP除去硅衬底1上面上剩余的高密度等离子体氧化膜，从而在分离沟槽40内形成分离绝缘膜4，还有若除去氮化硅膜，则得到图5的结构。

接着，如图6(a)～(c)所示，形成在凹部41的图案上形成开口的光刻胶掩模52。通过以该光刻胶掩模52作为掩模的干蚀刻，除去分离绝缘膜4和氧化膜5上部，形成凹部41(图7(a)～(c))。还有，在图7(a)的截面中，光刻胶掩模52的开口宽度大于分离沟槽40宽度，但通过进行可确保硅衬底1与分离绝缘膜4和氧化膜5的蚀刻选择性的蚀刻，只除去分离绝缘膜4和氧化膜5的上部。此时的凹部41的深度最好为分离沟槽40深度的大致一半。凹部41越深，能够使电容器C1、C2的各有效面积越大，但过深时会因电容器C1和C2而构成寄生MOS晶体管，在相邻单元间产生电荷泄漏。这里，如图7(b)所示，设凹部41的宽度为W_a。

接着，将光刻胶掩模52作为掩模，将P型离子注入硅衬底1(图8(a)～(c))。在图8(a)的截面中光刻胶掩模52的开口宽度大于分离沟槽40宽度，因此P型离子注入在凹部41露出的分离沟槽40内壁部分。这样，在分离沟槽40内壁形成高浓度(10²⁰/cm³左右)的下部扩散层24。

除去光刻胶掩模52及氧化膜51，并在硅衬底1表面形成替代氧化膜(未图示)后，通过离子注入，进行N阱2及沟道截断层3的形成或用以调整PMOS晶体管T1、T2及外围电路的晶体管(以下称为“外围晶体管”)的阈值的沟道掺杂。然后除去替代氧化膜后，如图9(a)～(c)所示，在硅衬底1表面形成氧化膜53及多晶硅膜54。还有，上述离子注入可在多晶硅膜54的成膜后进行。

然后，在多晶硅膜54上形成预定图案的光刻胶掩模，通过将它作为掩模的蚀刻，将多晶硅膜54图案形成，形成栅电极12和上部电极22以及外围晶体管的栅电极31(图10(a)～(c))。这里，如图10(a)、(b)所示，将上部电极22的宽度设为W_b，将栅极电极12和上部电极22的间隔设为W_c。

然后，通过将栅电极12、上部电极22、外围晶体管的栅电极31作为掩模的离子注入，形成PMOS晶体管T1、T2及外围晶体管的LDD层。然后，通过全面沉积氮化硅膜并背面蚀刻，在栅电极12、上部电极22、外围晶体管的栅电极31的侧面分别形成侧壁13、23、34。同时，氧化膜53也被图案形成，形成PMOS晶体管T1、T2的栅极氧化膜11、电容器C1、C2的电介质层21、外围晶体管的栅极氧化膜33。还有，进行离子注入，形成PMOS晶体管T1、T2的源极/漏极区14、15以及外围晶体管的源极/漏极区32(图11(a)～(c))。这里，将各侧壁13、23的宽度设为W_d。

然后，形成硅化物的区域的整个面，例如形成钴等的金属膜并进行热处理，并通过除去未反应的金属膜，在DRAM单元区及外围电路区自匹配地形成硅化物层121、141、151、221、311、321(图12(a)～(c))。

然后沉积层间绝缘膜6，其中形成接触端子16、35，在该层间绝缘膜6上形成位线BL和外围电路的布线37(图13(a)～(c))。

通过以上的工序，形成包含外围电路的本实施例的半导体存储装置。另外，在以上说明中定义的各尺寸，即凹部41的宽度W_a、上部电极22的宽度W_b、栅电极12和上部电极22的间隔W_c、侧壁13及23的宽度W_d，如图3所示。

本实施例中，设计成使上部电极22的埋设部的边缘E₁位于侧壁23的外侧边缘E₂内侧。因此，假设凹部41、栅电极12、上部电极22的形成工序中的定位偏移或尺寸变动可忽略时，由图3可知，只要凹部41的宽度W_a、上部电极22的宽度W_b、栅电极12和上部电极22的间隔W_c、侧壁13及23的宽度W_d满足：

\frac{W_{b}}{2} + W_{d} - \frac{W_{a}}{2} > 0

…式(1)

即可。

这里，将凹部41形成工序(图6、图7)中的掩模图案的定位偏移量包含其偏差而设为σ₁，并将该凹部41的宽度W_a的尺寸偏差设为σ_a。另外，将栅电极12和上部电极22的形成工序(图10)中的掩模图案的定位偏移量包含其偏差而设为σ₂，并将上部电极22的宽度W_b的尺寸偏差设为σ_b，将栅电极12和上部电极22的间隔W_c的尺寸偏差σ_c，将侧壁13和23的宽度W_d的尺寸偏差设为σ_d。

这时，在所形成的DRAM单元中，为了使上述尺寸W_a、W_b、W_d满足上述式(1)，最好使尺寸W_a、W_b、W_d的各设计值(例如在掩模图案中的尺寸)W_a0、W_b0、W_d0满足

\frac{W_{b 0}}{2} + W_{d 0} - \frac{W_{a 0}}{2} > \sqrt{σ_{1}^{2} + σ_{2}^{2} + σ_{a}^{2} + σ_{b}^{2} + σ_{d}^{2}}

…式(2)的关系地确定。

另外，本实施例中，在源极/漏极区15的上部形成硅化物层151，因此在硅化物层151的形成工序(图13)中，该源极/漏极区15必须露出。就是说，栅电极12侧面的侧壁13和上部电极22侧面的侧壁23必须彼此分离。因而，栅电极12和上部电极22的间隔W_c与侧壁13和23的宽度W_d必须满足

W_c-2W_d＞0 …式(3)的关系。这时，最好使与上述尺寸W_c、W_d分别对应的设计值(例如，掩模图案上的尺寸)W_c0、W_d0满足

W_c0-2W_d0＞σ_c+2σ_d …式(4)的关系地确定。

通过将上述尺寸W_a、W_b、W_c、W_d的各设计值W_a0、W_b0、W_c0、W_d0分别满足该式(2)和式(4)地确定，使形成的DRAM单元中确实满足式(1)和式(3)。

即，在上部电极22中，埋设部的边缘E₁位于侧壁23的外侧边缘E₂内侧，且能够确实形成可在源极/漏极区15上部形成硅化物层151的DRAM单元。因而，抑制单元间的短路并可提高半导体存储装置的动作可靠性，同时使各DRAM单元中存取晶体管与电容器之间的连接电阻变小，有助于半导体存储装置的高速动作化。

Claims

1.一种半导体存储装置，其特征在于设有：

由在半导体衬底上部形成的沟槽规定的活性区，

在所述沟槽内形成的元件分离绝缘膜，

在所述活性区形成的MOS晶体管，以及

由与所述MOS晶体管的源极/漏极区连接的杂质扩散层即下部电极、在所述杂质扩散层表面形成的电介质层及在所述电介质层上形成的上部电极构成的电容器；

所述元件分离绝缘膜设有使所述沟槽内壁露出的凹部，

所述杂质扩散层和所述电介质层从所述活性区上面经过所述凹部内露出的所述沟槽内壁延伸，

所述上部电极设有埋入所述凹部内的埋设部，并在没有埋入所述凹部内的部分的侧面设有侧壁，

所述上部电极中，所述埋设部的外侧边缘位于所述侧壁的外侧边缘内侧。

2.如权利要求1所述的半导体存储装置，其特征在于：所述MOS晶体管的源极/漏极区上部形成了硅化物层。