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CN1274025C - 半导体器件及其制造方法 - Google Patents

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CN1274025C
CN1274025C CN03147496.9A CN03147496A CN1274025C CN 1274025 C CN1274025 C CN 1274025C CN 03147496 A CN03147496 A CN 03147496A CN 1274025 C CN1274025 C CN 1274025C
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Abstract

半导体器件由以下部分构成：具有第一导电类型的半导体衬底；设置在所述半导体衬底中，具有电荷存储区域的沟槽电容器；在所述半导体衬底上隔着栅绝缘膜设置的栅电极；在所述栅电极的侧面上形成的栅侧壁绝缘膜；设置在所述半导体衬底中，具有第二导电类型的漏区和源区；与所述沟槽电容器相邻，覆盖所述电荷存储区域的上面而设置在所述半导体衬底中的元件分离绝缘膜；在所述半导体衬底中，设置为把所述电荷存储区域的上部与所述源区电连接，具有所述第二导电类型的掩埋带区域；位于所述漏区和源区下，从所述掩埋带区域分开设置，具有所述第一导电类型的袋注入区域。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，特别是涉及用扩散层连接了沟槽电容器和MOSFET的存储器件的构造及其制造方法，例如应用于动态半导体存储器(DRAM)和DRAM/逻辑(Logic)嵌入器件。
背景技术
近年，伴随着信息通信的发达，在半导体器件的技术领域中，要求各种器件的高速化、高集成度，把具有不同功能的电路集成到一个芯片中的SOC(芯片基系统)化急速发展。其中，把DRAM和逻辑电路单芯片化的DRAM/逻辑嵌入器件能实现大容量存储器和高速的数据传输速度，它的需求也增大。
图8是表示以往的DRAM/逻辑嵌入器件构造的一个例子的剖视图。
在图8中，在半导体衬底70中形成：形成有掩埋带(BuriedStrap)型沟槽单元的DRAM阵列区域(DRAM Array Region)；和形成有在栅极/源极/漏极中具有自对准硅化物构造的MOSFET的逻辑电路区域(Logic Region)。
所述DRAM阵列区域中的沟槽电容器TC由有选择地形成在半导体衬底70中的深沟槽(DT)、形成在其内表面上的杂质扩散层(相当于电容器板极)71、在其上隔着氧化膜(相当于电容器绝缘膜)72而掩埋的掺杂多晶硅(相当于电荷存储区域)73构成。在所述沟槽的侧面上部除去氧化膜72的一部分，使电荷存储区域73与后面描述的掩埋带74连接。
掩埋在与沟槽电容器TC相邻有选择地形成在半导体衬底70中的浅沟槽内，使绝缘物覆盖电荷存储区域73的上表面，形成元件分离用的STI区域75。
MOSFET的栅电极76由在半导体衬底70上隔着栅绝缘膜77形成的掺杂多晶硅栅极构成，构成公共连接在单元阵列同一行单元的MOSFET的栅极上的字线WL。
在所述多晶硅栅电极76的侧面通过形成栅电极后的氧化，形成薄栅保护绝缘膜78，再在其上形成例如由氮化硅膜SiN构成的厚侧壁绝缘膜79，再覆盖其表面形成由等离子体氮化硅膜P-SiN构成的接触势垒膜80。
MOSFET的漏区81和源区82是与栅保护绝缘膜形成后的栅电极76自对准，在半导体衬底70中有选择地形成的杂质扩散区域，在单元阵列内相邻的两个MOSFET中，漏区81被共用。
与所述侧壁绝缘膜79自对准，在漏区81的中央部形成深结和具有高杂质浓度的杂质扩散区域(接触掺杂区域)83。然后，在该杂质扩散区域83和所述栅电极76的上面形成金属硅化物层84。
在与所述沟槽电容器TC的STI区域75相反一侧，连接在MOSFET的源区82和电荷存储区域73的上部，形成了所述掩埋带区域(BEST)74。
另外，覆盖半导体衬底70上形成由BPSG膜构成的层间绝缘膜85，在所述漏区81的上表面的金属硅化物层84的中央部上，在开口在层间绝缘膜85上的接触孔中掩埋例如由钨W构成的单元接触栓(CS)86。
再在层间绝缘膜85上形成由以Al为主成分的金属布线层构成的位线(BL)87，它连接在所述单元接触栓86上。
而在逻辑电路区域中，91是MOSFET的栅电极，92是栅绝缘膜，93是薄栅保护绝缘膜，94例如是由氮化硅膜SiN构成的厚侧壁绝缘膜，95是由等离子体氮化硅膜P-SiN构成的接触势垒膜。96和97是MOSFET的漏区和源区，98是金属硅化物层，99是例如由钨W构成的单元接触栓，100是以Al为主成分的金属布线层(Ml)。
如上所述，在逻辑电路区域中，采用在MOSFET的栅电极/漏区/源区的上面形成有金属硅化物层的自对准硅化物构造，对MOSFET的栅氧化膜使用薄膜，实现高性能。
可是，在DRAM阵列区域中，为了实现高集成度和高速化，有必要尽可能缩小(Shrink)单元的MOSFET的栅极多晶硅，减小单元尺寸，但是如果单纯减少，则由于MOSFET的短沟效应，单元的性能劣化。
发明内容
如上所述，以往的DRAM/逻辑嵌入器件为了实现DRAM阵列区域的高集成度和高速化，如果单纯缩小单元的MOSFET的栅极多晶硅，则由于MOSFET的短沟效应，单元的性能劣化。
根据本发明的第一方面，半导体器件包括：具有第一导电类型的半导体衬底；设置在所述半导体衬底中，具有电荷存储区域的沟槽电容器；在所述半导体衬底上隔着栅绝缘膜设置的栅电极；在所述栅电极的侧面上形成的栅侧壁绝缘膜；设置在所述半导体衬底中，具有第二导电类型的漏区和源区；与所述沟槽电容器相邻，覆盖所述电荷存储区域的上面而设置在所述半导体衬底中的元件分离绝缘膜；在所述半导体衬底中，设置为把所述电荷存储区域的上部与所述源区电连接，具有所述第二导电类型的掩埋带区域；位于所述漏区和源区下，从所述掩埋带区域分开设置，具有所述第一导电类型的袋注入区域。
根据本发明的第二方面，半导体器件的制造方法包括：在半导体衬底上形成具有掩埋带的沟槽单元时，在形成了沟槽单元的电荷存储用的沟槽电容器、STI区域和掩埋带区域后，进行沟槽单元的传输门用的MOSFET的多晶硅栅极的加工，再形成栅保护绝缘膜的步骤；接着，从对于垂直于所述半导体衬底的方向具有0°以上的角度的方向、并且字线的两侧的至少两个方向，依次进行注入与所述半导体衬底具有相同导电类型的杂质的斜离子注入，在所述MOSFET的相当于漏区/源区下的区域中形成袋注入区域的步骤；然后，形成所述MOSFET的漏区/源区的步骤；在所述MOSFET的漏区上连接位线的布线步骤。
附图说明
下面简要说明附图。
图1是表示实施例1的DRAM/逻辑嵌入器件构造的剖视图。
图2是在图1的DRAM阵列区域中，概略表示沟槽单元区域、字线WL和位线BL的配置的平面图。
图3是概略表示DRAM阵列区域的形成步骤一部分的剖视图。
图4是概略表示接着图3的步骤的剖视图。
图5A是概略表示接着图4的步骤的剖视图。
图5B是表示从沟槽单元的掩埋带区域到MOSFET的漏区下的区域中的袋注入区域的杂质浓度分布图。
图6是概略表示实施例2的DRAM/逻辑嵌入器件的DRAM阵列区域中的沟槽单元构造的剖视图。
图7是概略表示实施例3的DRAM/逻辑嵌入器件的DRAM阵列区域中的沟槽单元构造的剖视图。
图8是表示以往的DRAM/逻辑嵌入器件的构造的剖视图。
具体实施方式
下面，参照附图详细说明本发明实施例。
<实施例1>
实施例1的DRAM/逻辑嵌入器件着眼于逻辑器件的领域中一般公知的袋注入技术，把该技术应用于具有掩埋带类型沟槽单元构造的DRAM阵列区域中沟槽单元的MOSFET。
袋注入技术是通过在MOSFET漏区/源区下离子注入与衬底导电类型相同的杂质离子，形成高浓度袋注入区域，抑制短沟效应的技术。
图1是概略表示实施例1的DRAM/逻辑嵌入器件构造的剖视图。
图2是在图1的DRAM阵列区域中，概略表示沟槽单元区域、字线WL和位线BL的配置的平面图。沿着图2的I-I线的剖面构造与图1所示的DRAM阵列区域对应。
DRAM阵列区域是把多个由电荷存储用的沟槽电容器TC、掩埋带区域BS和传输门用的MOSFET构成的掩埋带类型的沟槽单元例如排列为矩阵状，以列方向相邻的两个沟槽单元为单位，通过STI区域进行元件分离。
在单元阵列中，形成公共连接在同一行单元的MOSFET的各栅电极上的多个字线WL。另外，在单元阵列中，在与多条字线WL正交的方向形成公共连接在同一列单元的MOSFET的各栅电极上的多个位线BL。须指出的是，S是MOSFET的源区，BC是位线接触部。
在图2中，沟槽电容器TC在形成在半导体衬底10表面上的深沟槽(DT)的内表面形成杂质扩散层(电容器板极)11，在该杂质扩散层11的表面隔着氧化膜(电容器绝缘膜)12，在沟槽内部掩埋由掺杂多晶硅构成的电荷存储区域13。这时，沟槽侧面上部为了形成后面描述的掩埋带区域(BS)14，除去氧化膜12的一部分。
在元件分离用STI区域15中，在与沟槽电容器TC相邻有选择地形成在半导体衬底10表面中的浅沟槽内掩埋绝缘物，与该绝缘物连续覆盖沟槽电容器TC的电荷存储区域13的上表面。
通过形成所述STI区域15时的热处理，与后面描述的MOSFET的源区22电连接，局部除去电荷存储区域13中的氧化膜12的上部，通过向半导体衬底10内该除去部扩散杂质，形成掩埋带区域14。
MOSFET的栅电极(由掺杂多晶硅构成)16隔着栅绝缘膜17形成在半导体衬底10的表面上，该栅电极16与公共连接在单元阵列中的同一行单元的MOSFET上的字线WL(参照图2)连接。
这里，在图2中，把连接在图1中的单元的MOSFET的栅电极上的字线称作传输字线Xfer-WL，把通过沟槽电容器TC上连接在未图示的单元的MOSFET的栅电极上的字线称作通路字线Pass-WL。
在图1中的栅电极16的侧面，通过栅电极形成后的氧化(后氧化)，形成薄栅保护绝缘膜18。在保护绝缘膜18上形成例如由氮化硅膜(SiN)构成的厚侧壁绝缘膜19，再覆盖其表面形成由等离子体氮化硅膜(P-SiN)构成的接触势垒膜20。
21和22是对栅保护绝缘膜形成后的栅电极16，有选择地自对准形成在半导体衬底表面上的由杂质扩散层构成的MOSFET的漏区(D)和源区(S)。这时，在单元阵列内相邻的两个MOSFET中共用漏区21，源区22连接在所述掩埋带区域14上。须指出的是，漏区21形成为具有LDD(轻掺杂漏)构造，对侧壁绝缘膜19，自对准地在漏区21的表面中央部形成深结和具有与衬底相反导电类型的高杂质浓度杂质扩散层(N+层)。在该杂质扩散层和所述栅电极16的上表面形成金属(例如Co)硅化物层25。
23是形成在单元的MOSFET的漏区21/源区22下的由与衬底相同导电类型的高浓度杂质(例如硼B)构成的袋注入区域。这里，形成在源区22下的袋注入区域23在从掩埋带区域14和源区22的结部分离的区域中形成。
如上所述，覆盖形成有元件的半导体衬底形成由BPSG构成的层间绝缘膜26，在该层间绝缘膜26上，在所述漏区21的杂质扩散层的中央部上，开接触孔，掩埋例如由钨W构成的单元接触栓(CS)27。然后在层间绝缘膜26上，与所述字线WL正交的方向形成例如由以Al为主成分的金属膜构成的位线(BL)28，使其连接该单元接触栓27。
须指出的是，与图8中说明的逻辑电路区域同样形成图1中的逻辑电路区域。即91是MOSFET的栅电极，92是栅绝缘膜，93是薄栅保护绝缘膜，94例如是由氮化硅膜SiN构成的厚侧壁绝缘膜，95是由等离子体氮化硅膜P-SiN构成的接触势垒膜。96和97是MOSFET的漏区和源区，98是金属硅化物层，99是例如由钨W构成的单元接触栓(CS)，100是以Al为主成分的金属布线层(Ml)。
图3～图5概略表示了图1所示的DRAM阵列区域的形成步骤顺序中的剖面结构。
首先，如图3所示，在P型硅衬底10上，使用与以往同样的步骤，形成沟槽电容器TC、STI区域15、掩埋带区域14、栅绝缘膜17，加工多晶硅栅极16，通过后氧化，形成栅保护绝缘膜。
接着，如图4所示，从对于垂直于衬底10的方向具有0°以上的角度θ的方向、并且从字线两侧的至少两个方向，依次注入与衬底10相同导电类型的P型杂质例如BF2(进行斜离子注入)。适当设定掺杂量、加速能量、注入角度，在相当于单元的MOSFET的漏区21/源区22的区域中形成袋注入区域23。
进行用于形成所述袋注入区域23的斜离子注入(Pocket I/I)。这时，与从通过沟槽区域上的通路字线Pass-WL的一方侧面的上缘部向着传输字线Xfer-WL的一方侧面的下缘部的方向平行进行离子注入。通过利用通路字线Pass-WL的遮蔽效应，在源区22下，极力离开掩埋带区域14和源区22的结部，自对准形成袋注入区域23。传输字线Xfer-WL和通路字线Pass-WL的间隔变得越窄，所述遮蔽效应就越有效。
这时，隔着沟槽区域，在与袋注入区域23相反一侧也进行离子的注入，但是在该部分存在STI区域的厚氧化膜，所以不影响器件特性。另外，因为相邻的传输字线Xfer-WL的间隔宽，所以在相当于漏区21下的区域中全面形成袋注入区域23。
然后，如图5A所示，使用与以往同样的步骤，形成MOSFET的漏区21和连接在掩埋带区域14上的源区22，进行布线步骤，使位线BL连接在MOSFET的漏区21上。
图5B表示从图5A所示的沟槽单元的掩埋带区域14到MOSFET的漏区21下的区域中的P型袋注入区域23的杂质浓度分布。
在所述实施例的DRAM阵列区域中，在具有掩埋带区域14的MOSFET的漏区21/源区22下形成由与衬底20相同导电类型的高浓度杂质构成的袋注入区域23。这时，特别是在耗尽层的扩展成为使短沟劣化的要因的沟道一侧一端的下部，从掩埋带区域14离开形成源区22下的袋注入区域23。
据此，抑制MOSFET的结漏电的劣化，并且也能抑制短沟效应，能防止单元性能的劣化。并且，通过更高形成袋注入区域23的浓度，能进一步抑制短沟效应。
因此，容易缩小MOSFET的栅多晶硅的宽度(MOSFET的沟道长度L)，实现单元尺寸的减小。
<实施例2>
图6是模式地表示实施例2的DRAM/逻辑嵌入器件的DRAM阵列区域中的沟槽单元构造。
该沟槽单元构造在STI区域的绝缘膜15a覆盖电荷存储区域13的上部，并且向MOSFET的源区22延伸的长度比图5A中的沟槽单元构造长这一点上不同，其他与图2所的沟槽单元构造相同。因此，采用了与图5A相同的符号。
根据这样的构造，在形成袋注入区域23时，通过从基于垂直于衬底10的方向进行离子注入，能在向源区22延伸的绝缘膜15a的顶端一侧即离开掩埋带区域14和半导体衬底10的结部的区域中形成袋注入区域23。
须指出的是，为了形成向源区22延伸的绝缘膜15a，在向例如沟槽内部掩埋了电荷存储区域13的掺杂多晶硅后，当挖下它的上部时，使该挖下区域向源区22延伸。然后，在掩埋STI区域的绝缘膜15时，同时掩埋绝缘膜15a，使其向源区22延伸。
根据这样的沟槽单元构造，取得与图1所示的沟槽单元构造几乎同样的效果。
<实施例3>
图7模式地表示实施例3的DRAM/逻辑嵌入器件的DRAM阵列区域中的沟槽单元构造的剖视图。
在该沟槽单元构造中，与图1所示的沟槽单元构造相比，不同之处在于：以单元的MOSFET的栅电极16为掩模，单纯应用袋注入技术，在单元的MOSFET的源区和漏区22下形成了袋注入层23。其他相同，所以采用了与图1相同的符号。
在这样的沟槽单元构造中，取得了与图1所示的沟槽单元构造同样的效果，但是如果接合袋注入区域23和掩埋带区域14，则在结部，杂质浓度升高，结漏电流增加，DRAM单元的电荷保持特性有可能劣化。因此，希望从掩埋带区域14分开形成袋注入区域23。
须指出的是，在所述各实施例中，说明了在DRAM/逻辑嵌入器件中应用本发明时的情形，但是本发明当然也能应用于DRAM LSI中。
那些熟知此技术的人会容易地进行修改并得到附加的利益。因此，本发明在更广泛的方面并不局限于这里表示和描述的特殊细节和代表实施例。因此，在不偏离于附加的权利要求和它们的等价物所定义的本发明的概念的精神和范围的前提下，可以做出各种修改。

Claims (16)

1.一种半导体器件，包括：
具有第一导电类型的半导体衬底；
设置在所述半导体衬底中、具有电荷存储区域的沟槽电容器；
设置在所述半导体衬底上的栅绝缘膜上的栅电极；
在所述栅电极的侧面上形成的栅侧壁绝缘膜；
设置在所述半导体衬底中、具有第二导电类型的漏区和源区；
设置在所述半导体衬底中的元件分离绝缘膜，该元件分离绝缘膜与所述沟槽电容器相邻，并覆盖所述电荷存储区域的上表面；
设置在所述半导体衬底中、具有所述第二导电类型的掩埋带区域，该掩埋带区域把所述电荷存储区域的上部与所述源区电连接起来；
具有所述第一导电类型的第一袋注入区域，所述第一袋注入区域位于所述源区下方并且与所述掩埋带区域分隔开；以及
具有所述第一导电类型的第二袋注入区域，所述第二袋注入区域位于所述漏区下方。
2.一种半导体器件，包括：
具有第一导电类型的半导体衬底；
设置在所述半导体衬底中、具有电荷存储区域的沟槽电容器；
设置在所述半导体衬底上的栅绝缘膜上的栅电极；
在所述栅电极的侧面上形成的栅侧壁绝缘膜；
设置在所述半导体衬底中、具有第二导电类型的漏区和源区；
设置在所述半导体衬底中的元件分离绝缘膜，该元件分离绝缘膜与所述沟槽电容器相邻，并覆盖所述电荷存储区域的上表面；
设置在所述半导体衬底中、具有所述第二导电类型的掩埋带区域，该掩模带区域把所述电荷存储区域的上部与所述源区电连接起来；以及
具有所述第一导电类型的袋注入区域，所述袋注入区域位于所述漏区下方。
3.根据权利要求1或2所述的半导体器件，其中：
具有单元阵列，该单元阵列包括排列有多个由所述沟槽电容器、掩埋带区域和MOSFET构成的掩埋带类型的沟槽单元。
4.根据权利要求1所述的半导体器件，其中：
所述第一袋注入区域形成在离开所述掩埋带区域和所述半导体衬底之间的结部的区域中。
5.根据权利要求4所述的半导体器件，其中：
所述第一袋注入区域位于所述源区的沟道侧一端的下部。
6.根据权利要求1所述的半导体器件，其中：
所述第一和第二袋注入区域的杂质浓度比所述半导体衬底的杂质浓度高。
7.根据权利要求2所述的半导体器件，其中：
所述袋注入区域的杂质浓度比所述半导体衬底的杂质浓度高。
8.根据权利要求1或2所述的半导体器件，其中：
所述元件分离绝缘膜的覆盖所述电荷存储区域的上表面的部分进一步向所述源区延伸。
9.根据权利要求3所述的半导体器件，其中：
在所述单元阵列中，多个沟槽单元排列为由行和列构成矩阵状，
在列方向相邻的每两个沟槽单元由所述元件分离区域分离；
提供有多条字线，以便公共连接到在所述单元阵列的同一行的各单元中MOSFET的各栅电极上，以及
在与所述多条字线正交的方向上提供有多条位线，所述多条位线公共连接到在所述单元阵列的同一列的各单元中MOSFET的各漏区上。
10.根据权利要求1或2所述的半导体器件，其中：
所述半导体器件包括从DRAM器件和DRAM/逻辑嵌入器件中选择出的一种。
11.一种半导体器件的制造方法，包括：
在具有第一导电类型的半导体衬底中依次形成沟槽电容器、元件分离区域和具有第二导电类型的掩埋带区域，并且在所述半导体衬底上形成栅绝缘膜；
在所述栅绝缘膜上形成栅极，在所述沟槽电容器上形成导线；
使用所述栅极作为掩模，从相对垂直于所述半导体衬底的方向具有0°以上的角度的至少两个方向，依次向所述半导体衬底离子注入第一导电类型的杂质，以提供第一袋注入区域和第二袋注入区域；以及
在所述半导体衬底中形成漏区和源区。
12.一种半导体器件的制造方法，包括：
在具有第一导电类型的半导体衬底中依次形成沟槽电容器、元件分离区域和具有第二导电类型的掩埋带区域，并且在所述半导体衬底上形成栅绝缘膜；
在所述栅绝缘膜上形成栅极，在所述沟槽电容器上形成导线；
使用所述栅极作为掩模，从相对垂直于所述半导体衬底的方向具有0°以上的角度的至少两个方向，依次向所述半导体衬底离子注入第一导电类型的杂质，以提供袋注入区域；以及
在所述半导体衬底中形成漏区和源区，所述袋注入区域位于所述漏区的下方。
13.根据权利要求11所述的半导体器件的制造方法，其中：
通过利用与所述栅极相邻的所述导线的遮蔽效应，形成所述第一和第二袋注入区域。
14.根据权利要求11所述的半导体器件的制造方法，其中：
所述第一和第二袋注入区域的杂质浓度比所述半导体衬底的杂质浓度高。
15.根据权利要求12所述的半导体器件的制造方法，其中：
所述袋注入区域的杂质浓度比所述半导体衬底的杂质浓度高。
16.根据权利要求11所述的半导体器件的制造方法，其中：
在所述栅极的侧面上形成侧壁绝缘膜之前提供所述第一和第二袋注入区域。
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