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JP2013058676A - 半導体装置及びその製造方法、並びにデータ処理システム - Google Patents

半導体装置及びその製造方法、並びにデータ処理システム Download PDF

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Abstract

【課題】トランジスタのオン電流を十分に確保することが可能な信頼性の高い半導体装置を提供する。
【解決手段】活性領域６を分断する２つの埋め込みゲート用の溝部８ａ，８ｂにゲート絶縁膜９を介して埋め込まれたゲート電極７ａ，７ｂと、２つの埋め込みゲート用の溝部８ａ，８ｂによって分断された３つの活性領域６ａ，６ｂ，６ｃのうち、中央部に位置する活性領域６ｂを分断するビットコンタクト用の溝部１１の両側面に、埋め込みゲート用の溝部８ａ，８ｂの底面と同程度の深さで不純物を拡散させることによって形成された第１の不純物拡散層１３ａ，１３ｂと、中央部を挟んだ両側に位置する活性領域６ａ，６ｃに、ゲート電極７ａ，７ｂの上面と同程度の深さで不純物を拡散させることによって形成された第２の不純物拡散層１４ａ，１４ｂとを備える。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法、並びにデータ処理システムに関する。
近年、半導体素子の微細化に伴って、トランジスタの寸法も縮小される傾向にあり、この寸法縮小によりトランジスタの短チャネル効果がより顕著になってきている。例えば、ＤＲＡＭ（Dynamic Random Access Memory）などでは、メモリーセル寸法の縮小化に伴って、トランジスタのチャネル長も縮小されるため、サブスレッショルド電流が増大して、トランジスタの閾値電圧（Ｖｔ）が低下する。その結果、トランジスタのパフォーマンスが低下してしまい、メモリーセルのリテンションや書き込み特性の悪化などが問題となってきている。
そこで、このような問題を解決するために、半導体基板に溝（トレンチ）を形成してチャネルを３次元構造としたリセス（トレンチ）型ＦＥＴ（Field Effect Transistor）や、溝の間にフィンを形成してチャネルを３次元構造としたフィン型ＦＥＴなどが開発されている。何れのトランジスタも有効チャネル長（ゲート長）を長くすることができるため、上述した短チャネル効果を抑制することが可能である。また、最小加工寸法が６０ｎｍ以下の微細なメモリーセルを有したＤＲＡＭが実現可能となる。
また、ＤＲＡＭでは、上述したメモリーセル寸法の縮小化に伴って、このメモリーセルを構成する選択用トランジスタに、半導体基板の表層にゲート電極を埋め込んだ埋め込みゲート型のトランジスタを採用することも行われている（例えば、特許文献１，２を参照）。
この埋め込みゲート型のトランジスタでは、ゲート電極（ワード線）が半導体基板の表層に埋め込まれているため、ゲート電極が基板表面よりも上方に突き出すことがなく、また、メモリーセルと接続される配線のうち半導体基板の上層に位置するのはビット線だけとなる。このため、半導体基板上にメモリーセルを構成するコンデンサやコンタクトプラグ等を形成する際の配置が容易となるだけでなく、その加工の困難さを軽減できるメリットがある。
ところで、上述したＤＲＡＭを構成する半導体装置の中には、例えば図２３Ａ及び図２３Ｂに示すように、１つの活性領域に２つのメモリーセルが配置されたものがある。なお、図２３Ａは、この半導体装置の一部を透過して示す平面図、図２３Ｂは、図Ａ中に示す半導体装置の切断線Ａ−Ａ’による断面図である。
具体的に、この半導体装置は、半導体基板１０１の表層に素子分離用の溝部１０２を形成し、この素子分離用の溝部１０２に素子分離絶縁膜１０３を埋め込むことによって形成された素子分離領域１０４と、この素子分離領域１０４によって絶縁分離された複数の活性領域１０５とを有している。
また、半導体基板１０１の表層には、複数の埋め込みゲート用の溝部１０６ａ，１０６ｂが活性領域１０５と交差する方向Ｙに延在して形成されている。これら複数の埋め込みゲート用の溝部１０６ａ，１０６ｂは、各活性領域１０５を分断するように２つずつ並んで設けられている。
半導体装置は、各埋め込みゲート用の溝部１０６ａ，１０６ｂから露出した活性領域１０５の表面を覆うゲート絶縁膜１０７と、各埋め込みゲート用の溝部１０６ａ，１０６ｂに順に埋め込まれたワード線配線層（ワード線）ＷＬ１’，ＷＬ２’（ゲート電極１０８ａ，１０８ｂ）及びキャップ絶縁膜１０９とを有している。ワード線配線層ＷＬ１’，ＷＬ２’は、各埋め込みゲート用の溝部１０６ａ，１０６ｂに埋め込まれた状態で、ゲート絶縁膜１０７を介して活性領域１０５を跨ぐように形成されている。これにより、１つの活性領域１０５を横切る２つのワード線配線層ＷＬ１’，ＷＬ２’は、各トランジスタＴｒ１’，Ｔｒ２’のゲート電極１０８ａ，１０８ｂとして機能することになる。
半導体装置は、上記２つの埋め込みゲート用の溝部１０６ａ，１０６ｂによって分断された３つの活性領域１０５ａ，１０５ｂ，１０５ｃのうち、中央部に位置する活性領域１０５ｂに、トランジスタＴｒ１’，Ｔｒ２’のドレイン領域として機能する第１の不純物拡散層１１０と、この中央部を挟んだ両側に位置する活性領域１０５ａ，１０５ｃに、それぞれトランジスタＴｒ１’，Ｔｒ２’のソース領域として機能する第２の不純物拡散層１１１ａ，１１１ｂとを有している。これら第１及び第２の不純物拡散層１１０，１１１ａ，１１１ｂは、上記ゲート電極１０８ａ，１０８ｂの上面と同程度の深さで、各活性領域１０５ａ，１０５ｂ，１０５ｃに不純物を拡散させることによって形成されている。
半導体基板１００の上には、この半導体基板１０１の表面１０１ａを覆う層間絶縁膜１１２が形成されている。そして、第１の不純物拡散層１１０は、この層間絶縁膜１１２に形成されたビットコンタクトホール１１３に埋め込まれたビットコンタクトプラグ１１４と電気的に接続されている。一方、第２の不純物拡散層１１１ａ，１１１ｂは、この層間絶縁膜１１２に形成された容量コンタクトホール１１５ａ，１１５ｂに埋め込まれた容量コンタクトプラグ１１６ａ，１１６ｂと電気的に接続されている。
半導体装置は、半導体基板１０１の表面１０１ａよりも上方に位置して、上記ワード配線層ＷＬ１’，ＷＬ２’と直交する方向Ｘに延在して形成された複数のビット配線層１１７（ビット線ＢＬ’）を有している。これら複数のビット線ＢＬ’は、各活性領域１０５の中央部分（活性領域１０５ｂ）を順次通過することによって、上記ビットコンタクトプラグ１１４と電気的に接続されている。これにより、１つの活性領域１０５に配置された２つのトランジスタＴｒ１’，Ｔｒ２’は、１つのビット線ＢＬ’を共有することなる。
半導体装置は、層間絶縁膜１１２の面上に形成された複数のキャパシタＣａ１’，Ｃａ２’を有している。これら複数のキャパシタＣａ１’，Ｃａ２’は、下部電極１１８、容量絶縁膜及び上部電極（共に図示せず。）から構成されるものであり、その下部電極１１８が上記容量コンタクトプラグ１１６ａ，１１６ｂと電気的に接続されている。これにより、１つの活性領域１０５に配置された２つのトランジスタＴｒ１’，Ｔｒ２’は、それぞれに接続されたキャパシタＣａ１’，Ｃａ２’と共に、ＤＲＡＭのメモリーセルＭＣ１’，ＭＣ２’を構成することになる。
特開２００６−３３９４７６号公報 特開２００７−０８１０９５号公報
上述した従来の半導体装置では、１つの活性領域６に２つのトランジスタＴｒ１’，Ｔｒ２’が構成されている。
すなわち、一方のトランジスタＴｒ１’は、活性領域１０５を分断する２つの埋め込みゲート用の溝部１０６ａ，１０６ｂのうち、一方の埋め込みゲート用の溝部１０６ａにゲート絶縁膜１０７を介して埋め込まれた一方のゲート電極１０８ａと、２つの埋め込みゲート用の溝部１０６ａ，１０６ｂによって分断された３つの活性領域１０５ａ，１０５ｂ，１０５ｃのうち、中央部に位置する活性領域１０５ｂに、ゲート電極１０８ａ，１０８ｂの上面と同程度の深さで不純物を拡散させることによって形成された第１の不純物拡散層（ドレイン領域）１１０と、中央部を挟んだ一方側に位置する活性領域１０５ａに、ゲート電極１０８ａの上面と同程度の深さで不純物を拡散させることによって形成された第２の不純物拡散層（ソース領域）１１１ａとを備えて構成される。
一方のトランジスタＴｒ１’では、一方の埋め込みゲート用の溝部１０６ａの両側面及び底面の３面に亘ってチャネル領域Ｓ１’が形成される。
同様に、他方のトランジスタＴｒ２’は、活性領域１０５を分断する２つの埋め込みゲート用の溝部１０６ａ，１０６ｂのうち、他方の埋め込みゲート用の溝部１０６ｂに埋め込まれた他方のゲート電極１０８ｂと、２つの埋め込みゲート用の溝部１０６ａ，１０６ｂによって分断された３つの活性領域１０５ａ，１０５ｂ，１０５ｃのうち、中央部に位置する活性領域１０５ｂに、ゲート電極１０８ａ，１０８ｂの上面と同程度の深さで不純物を拡散させることによって形成された第１の不純物拡散層（ドレイン領域）１１０と、中央部を挟んだ他方側に位置する活性領域１０５ｃに、ゲート電極１０８ｂの上面と同程度の深さで不純物を拡散させることによって形成された第２の不純物拡散層（ソース領域）１１１ｂとを備えて構成される。
他方のトランジスタＴｒ２’では、他方の埋め込みゲート用の溝部１０６ｂの両側面及び底面との３面に亘ってチャネル領域Ｓ２’が形成される。
ところで、上述した従来の半導体装置では、トランジスタＴｒ１’，Ｔｒ２’の微細化を進めることによって、トランジスタＴｒ１’，Ｔｒ２’のオン電流を十分確保することができず、ＤＲＡＭを正常に動作させることが困難となることがあった。これは、トランジスタＴｒ１’，Ｔｒ２’のチャネル抵抗が高くなることに起因する。
また、メモリーセル寸法の縮小化によって、１つの活性領域１０５に配置された２つのメモリーセルＭＣ１’，ＭＣ２’の間隔が益々狭くなってきている。このため、ＤＲＡＭを動作させた際に、隣接する一方のメモリーセルＭＣ１’（ＭＣ２’）の動作状態によりもう一方のメモリーセルＭＣ２’（ＭＣ１’）の記憶状態が変化することに起因したディスターブ不良を発生させることがあった。
例えば、１つの活性領域１０５に配置された２つのメモリーセルＭＣ１’，ＭＣ２’のうち、一方のメモリーセルＭＣ１’に「０」のデータと、他方のメモリーセルＭＣ２’に「１」のデータを記憶する。そして、この状態で、一方のメモリーセルＭＣ１’のトランジスタＴｒ１’に対するオン（ＯＮ）／オフ（ＯＦＦ）の動作を繰り返した場合に、他方のメモリーセルＭＣ２’に記憶されたデータが破壊されるといったディスターブ不良が発生することがある。
本発明者は、このようなディスターブ不良が発生する原因について検討したところ、以下のような知見を得るに至った。すなわち、一方のメモリーセルＭＣ１’に「０」のデータを記憶する場合、ビット線ＢＬ’にロー（Ｌｏｗ）レベルの電位を与えた状態で、一方のトランジスタＴｒ１’をオン（ＯＮ）にする。これにより、一方のキャパシタＣａ１’の下部電極１１８にＬｏｗレベルの電位が与えられる。その後、一方のトランジスタＴｒ１’をＯＦＦにすることで、一方のキャパシタＣａ１’に「０」（Ｌｏｗレベル）のデータが蓄積される。
これ対して、他方のメモリーセルＭＣ２’に「１」のデータを記憶する場合、ビット線ＢＬ’にハイ（Ｈｉ）レベルの電位を与えた状態で、他方のトランジスタＴｒ２’をＯＮにする。これにより、他方のキャパシタＣａ２’の下部電極１１８にＨｉレベルの電位が与えられる。その後、他方のトランジスタＴｒ２’をＯＦＦにすることで、他方のキャパシタＣａ２’に「１」（Ｈｉレベル）のデータが蓄積される。
この状態で、一方のメモリーセルＭＣ１’と同じワード線ＷＬ１’を用いる他の活性領域１０５に配置されたメモリーセルＭＣ１’への動作が繰り返されると、一方のトランジスタＴｒ１’に対するＯＮ／ＯＦＦの動作が繰り返されることで、ワード線ＷＬ１’にＨｉレベルの電位が繰り返し与えられることになる。
このとき、図２３Ｂに示すように、一方のトランジスタＴｒ１’のチャネル領域Ｓ１’で誘起された電子（ｅ−）が、隣接する他方のトランジスタＴｒ２’の第２の不純物拡散層１１１ｂへと引き寄せられることがある。これは「１」のデータが蓄積されたキャパシタＣａ２’の下部電極１１８にＨｉレベルの電位が与えられているためである。そして、第２の不純物拡散層１１１ｂに到達した電子（ｅ−）が下部電極１１８に負の電荷を与えることによって、上述した他方のキャパシタＣａ２’に蓄積された「１」（Ｈｉレベル）のデータが「０」（Ｌｏｗレベル）のデータへと書き換えられるディスターブ不良が発生することがわかった。
このディスターブ不良の発生は、一方のトランジスタＴｒ１’に対するＯＮ／ＯＦＦの動作が繰り返される回数に依存して高くなる。例えば、一方のトランジスタＴｒ１’に対するＯＮ／ＯＦＦの動作を繰り返したときに、１万回に１回程度の頻度でディスターブ不良が発生することがわかった。したがって、１０万回の繰り返し動作では、１０個程度のメモリーセルにデータの破壊が生じることになる。
また、このディスターブ不良の発生は、図２３Ａに示すように、１つの活性領域１０５を横切る２つのワード配線層ＷＬ１’，ＷＬ２’の間隔が７０ｎｍ程度と比較的大きかった場合には、問題とはならなかったものの、メモリーセル寸法の縮小化により間隔が５０ｎｍ程度まで小さくなることによって、問題がより顕在化してきている。
１つの活性領域１０５に配置された２つのメモリーセルＭＣ１’，ＭＣ２’は、本来はそれぞれ独立してデータを記憶しなければならない。しかしながら、上述したディスターブ不良が発生した場合、半導体装置（ＤＲＡＭ）の正常な動作が阻害されるため、その信頼性が低下するといった問題が発生してしまう。
本発明に係る半導体装置は、基板の表層に形成された素子分離用の溝部と、素子分離用の溝部に素子分離絶縁膜を埋め込むことによって形成された素子分離領域と、素子分離領域によって絶縁分離された複数の活性領域と、基板の表層に活性領域と交差する方向に延在して形成されると共に、各活性領域を分断するように２つずつ並んで設けられた埋め込みゲート用の溝部と、埋め込みゲート用の溝部から露出した活性領域の表面を覆うゲート絶縁膜と、埋め込みゲート用の溝部に埋め込まれることによって、ゲート絶縁膜を介して活性領域を跨ぐように形成されたゲート電極と、２つの埋め込みゲート用の溝部によって分断された３つの活性領域のうち、中央部に位置する活性領域を分断するように、埋め込みゲート用の溝部と平行な方向に延在して形成されると共に、当該埋め込みゲート用の溝部よりも深く形成されたビットコンタクト用の溝部と、埋め込みゲート用の溝部の底面よりも上方に至る厚みでビットコンタクト用の溝部に埋め込まれた絶縁膜と、ビットコンタクト用の溝部の両側面に、埋め込みゲート用の溝部の底面と同程度の深さで不純物を拡散させることによって形成された第１の不純物拡散層と、中央部を挟んだ両側に位置する活性領域に、ゲート電極の上面と同程度の深さで不純物を拡散させることによって形成された第２の不純物拡散層と、絶縁膜の上に形成される共に、ビットコンタクト用の溝部に埋め込まれた状態で、ビットコンタクト用の溝部の両側面に形成された第１の不純物拡散層と共通に接続されるビットコンタクトプラグと、基板の表面よりも上方に位置して、ゲート電極と交差する方向に延在して形成されると共に、ビットコンタクトプラグと接続されるビット線とを備えることを特徴とする。
また、本発明に係る半導体装置の製造方法は、基板の表層に素子分離用の溝部を形成し、この素子分離用の溝部に素子分離絶縁膜を埋め込むことによって、素子分離領域及びこの素子分離領域によって絶縁分離された複数の活性領域を形成する工程と、基板の表層に活性領域と交差する方向に延在すると共に、各活性領域を分断するように埋め込みゲート用の溝部を２つずつ並べて形成する工程と、埋め込みゲート用の溝部から露出した活性領域の表面を覆うゲート絶縁膜を形成する工程と、ゲート絶縁膜を介して活性領域を跨ぐように、埋め込みゲート用の溝部にゲート電極を埋め込み形成する工程と、２つの埋め込みゲート用の溝部によって分断された３つの活性領域のうち、中央部に位置する活性領域を分断するように、埋め込みゲート用の溝部と平行な方向に延在すると共に、当該埋め込みゲート用の溝部よりも深くなるビットコンタクト用の溝部を形成する工程と、埋め込みゲート用の溝部の底面よりも上方に至る厚みでビットコンタクト用の溝部に絶縁膜を埋め込み形成する工程と、ビットコンタクト用の溝部の両側面に、埋め込みゲート用の溝部の底面と同程度の深さで不純物を拡散させることによって、第１の不純物拡散層を形成する工程と、中央部を挟んだ両側に位置する活性領域に、ゲート電極の上面と同程度の深さで不純物を拡散させることによって、第２の不純物拡散層を形成する工程と、絶縁膜の上に、ビットコンタクト用の溝部に埋め込まれた状態で、ビットコンタクト用の溝部の両側面にそれぞれ形成された第１の不純物拡散層と共通に接続されるビットコンタクトプラグを形成する工程と、基板の表面よりも上方に位置して、ゲート電極と交差する方向に延在すると共に、ビットコンタクトプラグと接続されるビット線を形成する工程とを含むことを特徴とする。
また、本発明に係るデータ処理システムは、上記半導体装置、又は、上記製造方法により製造された半導体装置を備えることを特徴とする。
以上のように、本発明に係る半導体装置では、１つの活性領域に２つのトランジスタが構成される。
すなわち、一方のトランジスタは、活性領域を分断する２つの埋め込みゲート用の溝部のうち、一方の埋め込みゲート用の溝部にゲート絶縁膜を介して埋め込まれたゲート電極と、２つの埋め込みゲート用の溝部によって分断された３つの活性領域のうち、中央部に位置する活性領域を分断するビットコンタクト用の溝部の一方の側面に、埋め込みゲート用の溝部の底面と同程度の深さで不純物を拡散させることによって形成された第１の不純物拡散層（ドレイン領域）と、中央部を挟んだ一方側に位置する活性領域に、ゲート電極の上面と同程度の深さで不純物を拡散させることによって形成された第２の不純物拡散層（ソース領域）とを備えて構成される。
一方のトランジスタでは、一方の埋め込みゲート用の溝部が形成された活性領域の第１及び第２の不純物拡散層が形成された領域を除く、この溝部の第２の不純物拡散層が形成された側の側面と底面との２面に亘ってチャネル領域が形成される。
これにより、一方の埋め込みゲート用の溝部の両側面と底面の３面に亘ってチャネル領域が形成される場合よりも、チャネル抵抗を低くすることができ、このトランジスタのオン電流を十分に確保することが可能となる。
同様に、他方のトランジスタは、活性領域を分断する２つの埋め込みゲート用の溝部のうち、他方の埋め込みゲート用の溝部に埋め込まれたゲート電極と、２つの埋め込みゲート用の溝部によって分断された３つの活性領域のうち、中央部に位置する活性領域を分断するビットコンタクト用の溝部の他方の側面に、埋め込みゲート用の溝部の底面と同程度の深さで不純物を拡散させることによって形成された第１の不純物拡散層（ドレイン領域）と、中央部を挟んだ他方側に位置する活性領域に、ゲート電極の上面と同程度の深さで不純物を拡散させることによって形成された第２の不純物拡散層（ソース領域）とを備えて構成される。
他方のトランジスタでは、他方の埋め込みゲート用の溝部が形成された活性領域の第１及び第２の不純物拡散層が形成された領域を除く、この溝部の第２の不純物拡散層が形成された側の側面と底面との２面に亘ってチャネル領域が形成される。
これにより、他方の埋め込みゲート用の溝部の両側面と底面の３面に亘ってチャネル領域が形成される場合よりも、チャネル抵抗を低くすることができ、このトランジスタのオン電流を十分に確保することが可能となる。
また、本発明に係る半導体装置では、埋め込みゲート用の溝部の第１の不純物拡散層が形成された側の側面にチャネル領域が形成されることがなく、更に、埋め込みゲート用の溝部よりも深く形成されたビットコンタクト用の溝部に、埋め込みゲート用の溝部の底面よりも上方に至る厚みで絶縁膜が埋め込まれているため、１つの活性領域に２つ並んで設けられたトランジスタの間で動作の干渉が発生することを防ぐことが可能である。
具体的に、隣接する一方のトランジスタのチャネル領域で誘起された電子が、隣接するもう一方のトランジスタのチャネル領域へと移動するといったことを防ぐことが可能である。したがって、この半導体装置では、隣接する２つのトランジスタを動作させた際の互いの干渉を防ぎつつ、その信頼性を大幅に高めることが可能である。
さらに、本発明に係る半導体装置では、ビットコンタクト用の溝部の両側面に形成された第１の不純物拡散層とビットコンタクトプラグを介して共通に接続されるビット線と、第２の不純物拡散層と容量コンタクトプラグを介して接続されたキャパシタとを備えることで、１つの活性領域に配置された２つのトランジスタと、それぞれのトランジスタに接続されたキャパシタとから、ＤＲＡＭのメモリーセルを構成することができる。
そして、この構成の場合、隣接する一方のメモリーセルの動作状態によりもう一方のメモリーセルの記憶状態が変化することに起因したディスターブ不良の発生を防ぐことが可能である。したがって、メモリーセル寸法の縮小化によって、１つの活性領域に配置された２つのメモリーセルの間隔が狭くなる場合でも、ＤＲＡＭを正常に動作させることができるため、その信頼性を大幅に高めることが可能である。
また、本発明に係る半導体装置の製造方法によれば、上述したトランジスタのオン電流を十分に確保することが可能な信頼性の高い半導体装置を適切に製造することが可能である。
また、本発明に係るデータ処理システムによれば、信頼性の高いデータ処理が可能となる。
本発明の第１の実施形態に係る半導体装置の一部を透過して示す平面図である。 図１中に示す半導体装置の切断線Ａ−Ａ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図３Ａ中に示す切断線Ａ−Ａ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図３Ａ中に示す切断線Ｂ−Ｂ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図３Ａ中に示す切断線Ｃ−Ｃ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図４Ａ中に示す切断線Ａ−Ａ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図４Ａ中に示す切断線Ｂ−Ｂ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図４Ａ中に示す切断線Ｃ−Ｃ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図５Ａ中に示す切断線Ａ−Ａ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図５Ａ中に示す切断線Ｂ−Ｂ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図５Ａ中に示す切断線Ｃ−Ｃ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図６Ａ中に示す切断線Ａ−Ａ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図６Ａ中に示す切断線Ｂ−Ｂ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図６Ａ中に示す切断線Ｃ−Ｃ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図７Ａ中に示す切断線Ａ−Ａ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図７Ａ中に示す切断線Ｂ−Ｂ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図７Ａ中に示す切断線Ｃ−Ｃ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図８Ａ中に示す切断線Ａ−Ａ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図８Ａ中に示す切断線Ｂ−Ｂ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図８Ａ中に示す切断線Ｃ−Ｃ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図９Ａ中に示す切断線Ａ−Ａ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図９Ａ中に示す切断線Ｂ−Ｂ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図９Ａ中に示す切断線Ｃ−Ｃ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図１０Ａ中に示す切断線Ａ−Ａ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図１０Ａ中に示す切断線Ｂ−Ｂ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図１０Ａ中に示す切断線Ｃ−Ｃ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図１１Ａ中に示す切断線Ａ−Ａ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図１１Ａ中に示す切断線Ｂ−Ｂ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図１１Ａ中に示す切断線Ｃ−Ｃ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図１２Ａ中に示す切断線Ａ−Ａ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図１２Ａ中に示す切断線Ｂ−Ｂ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図１２Ａ中に示す切断線Ｃ−Ｃ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図１３Ａ中に示す切断線Ａ−Ａ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図１３Ａ中に示す切断線Ｂ−Ｂ’による断面図である。 上記第１の実施形態に係る半導体装置の製造工程を説明するための図１３Ａ中に示す切断線Ｃ−Ｃ’による断面図である。 第１の実施形態に係る半導体装置の変形例を示す断面図である。 本発明の第２の実施形態に係る半導体装置の一部を示す断面図である。 上記第２の実施形態に係る半導体装置の製造工程を説明するための本工程における断面図である。 上記第２の実施形態に係る半導体装置の製造工程を説明するための本工程における断面図である。 上記第２の実施形態に係る半導体装置の製造工程を説明するための本工程における断面図である。 上記第２の実施形態に係る半導体装置の製造工程を説明するための本工程における断面図である。 上記第２の実施形態に係る半導体装置の製造工程を説明するための本工程における断面図である。 上記第２の実施形態に係る半導体装置の製造工程を説明するための本工程における断面図である。 第１の不純物拡散層の別の形成方法を説明するための断面図である。 第１の不純物拡散層の別の形成方法を説明するための断面図である。 第２の実施形態に係る半導体装置の変形例を示す断面図である。 第２の実施形態に係る半導体装置の変形例を示す断面図である。 第２の実施形態に係る半導体装置の変形例を示す断面図である。 第２の実施形態に係る半導体装置の変形例を示す断面図である。 本発明を適用したデータ処理システムの一例を示すブロック図である。 従来の半導体装置の一部を透過して示す平面図である。 図２２Ａ中に示す半導体装置の切断線Ａ−Ａ’による断面図である。
以下、本発明を適用した半導体装置及びその製造方法、並びにデータ処理システムについて、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
［第１の実施形態］
（半導体装置）
先ず、第１の実施形態として、図１及び図２に示す本発明を適用した半導体装置１Ａの構造について説明する。なお、図１は、この半導体装置１Ａの一部を透過して示す平面図、図２は、図１中に示す半導体装置１Ａの切断線Ａ−Ａ’による断面図である。
本発明を適用した半導体装置１Ａは、最終的にＤＲＡＭとして機能させるものであり、ＤＲＡＭは、半導体基板２の面内に、複数のメモリーセルＭＣ１，ＭＣ２がマトリックス状に並んで配置されるセルアレイ領域と、このセルアレイ領域の周辺に位置して、各メモリーセルＭＣ１，ＭＣ２の動作を制御するための回路等が形成される周辺回路領域とを備えている。
また、セルアレイ領域に配置されるメモリーセルＭＣ１，ＭＣ２は、選択用トランジスタＴｒ１，Ｔｒ２と、この選択用トランジスタＴｒ１，Ｔｒ２のソース・ドレインの何れか一方と電気的に接続されるキャパシタＣａ１，Ｃａ２とから概略構成されている。
具体的に、この半導体装置１Ａのセルアレイ領域には、半導体基板２の表層に素子分離用の溝部３ａ，３ｂを形成し、この溝部３ａ，３ｂに素子分離絶縁膜４を埋め込むことによって形成された素子分離領域５と、この素子分離領域５によって絶縁分離された複数の活性領域６とが設けられている。
このうち、素子分離領域５は、ＳＴＩ(Shallow Trench Isolation)と呼ばれるものであり、第１の方向Ｘに延在する溝部３ａと、この第１の方向Ｘと交差する第２の方向Ｙに延在する溝部３ｂとに素子分離絶縁膜４を埋め込むことによって、隣接する活性領域６の間を絶縁分離している。
一方、活性領域６は、半導体基板２の一部からなり、素子分離用の溝部３ａ，３ｂに埋め込まれた素子分離絶縁膜４（素子分離領域５）によって、島状に区画形成されている。具体的に、活性領域６は、平面視で矩形状を為しており、第１の方向Ｘに延在しながら、この第１の方向Ｘ及び第１の方向Ｘと直交する方向に各々間隔を空けて複数並んで設けられている。
ここで、上記図１に示す半導体装置１Ａでは、セルサイズが６Ｆ２（Ｆは最小加工寸法）となるレイアウトを採用しており、１つの活性領域６に２つ（２ビット）のメモリーセルＭＣ１，ＭＣ２が配置された構造となっている。このため、各活性領域６には、２つの選択用トランジスタＴｒ１，Ｔｒ２が配置されている。
具体的に、この半導体装置１Ａのセルアレイ領域には、第２の方向Ｙに延在されたストライプ状のワード配線層（ワード線）ＷＬ１，ＷＬ２が、第２の方向Ｙと直交する方向に間隔を空けて複数並んで設けられている。これら複数のワード配線層ＷＬ１，ＷＬ２は、それぞれ選択用トランジスタＴｒ１，Ｔｒ２のゲート電極７ａ，７ｂとして機能するものであり、各活性領域６を横切るように２つずつ並んで設けられている。
また、選択用トランジスタＴｒ１，Ｔｒ２は、ゲート電極７ａ，７ｂが半導体基板２の表面２ａよりも下方に位置することによって、いわゆる埋め込みゲート型のチャネル構造を有している。
すなわち、半導体基板２の表層には、複数の埋め込みゲート用の溝部８ａ，８ｂが活性領域６と交差する方向（第２の方向）Ｙに延在して形成されている。これら複数の埋め込みゲート用の溝部８ａ，８ｂは、各活性領域６を分断するように２つずつ並んで設けられている。
そして、ワード配線層ＷＬ１，ＷＬ２は、この埋め込みゲート用の溝部８ａ，８ｂに埋め込まれると共に、この溝部８ａ，８ｂから露出した活性領域６の表面を覆うゲート絶縁膜９を介して活性領域６を跨ぐように形成されている。これにより、ワード配線層ＷＬ１，ＷＬ２は、選択用トランジスタＴｒ１，Ｔｒ２のゲート電極７ａ，７ｂとして機能することになる。また、このゲート電極７ａ，７ｂの上面を保護するキャップ絶縁膜１０が埋め込みゲート用の溝部８ａ，８ｂに埋め込まれた状態で設けられている。
半導体基板２の表層には、ビットコンタクト用の溝部１１が埋め込みゲート用の溝部８ａ，８ｂと平行な方向（第２の方向）Ｙに延在して形成されている。このビットコンタクト用の溝部１１は、上記２つの埋め込みゲート用の溝部８ａ，８ｂによって分断された３つの活性領域６ａ，６ｂ，６ｃのうち、中央部に位置する活性領域６ｂを分断するように、埋め込みゲート用の溝部８ａ，８ｂよりも深く形成されている。
そして、このビットコンタクト用の溝部１１には、上記埋め込みゲート用の溝部８ａ，８ｂの底面よりも上方に至る厚みで絶縁膜１２（ライナー絶縁膜３３及び埋め込み絶縁膜３３ｂ）が埋め込まれている。この絶縁膜１２は、ビットコンタクト用の溝部１１を挟んで隣接する選択用トランジスタＴｒ１，Ｔｒ２の間を絶縁分離している。
さらに、絶縁膜１２が埋め込まれたビットコンタクト用の溝部１１の両側面には、選択用トランジスタＴｒ１，Ｔｒ２のドレイン領域として機能する第１の不純物拡散層１３ａ，１３ｂが設けられている。この第１の不純物拡散層１３ａ，１３ｂは、活性領域６ｂの上面（半導体基板２の表面２ａ）から上記埋め込みゲート用の溝部８ａ，８ｂの底面と同程度の深さで、ビットコンタクト用の溝部１１の両側面に不純物を拡散させることによって形成されている。
ここで、埋め込みゲート用の溝部８ａ，８ｂ及びビットコンタクト用の溝部１１は、それぞれの底面に向かって漸次幅が狭くなっている。このため、第１の不純物拡散層１３ａ，１３ｂは、これら埋め込みゲート用の溝部８ａ，８ｂとビットコンタクト用の溝部１１との間で、半導体基板２の表面２ａから下方に向かって漸次幅が広くなる形状を有している。
一方、各活性領域６の中央部（活性領域６ｂ）を挟んだ両側に位置する活性領域６ａ，６ｃには、それぞれ選択用トランジスタＴｒ１，Ｔｒ２のソース領域として機能する第２の不純物拡散層１４ａ，１４ｂが設けられている。この第２の不純物拡散層１４ａ，１４ｂは、各活性領域６ａ，６ｃの上面（半導体基板２の表面２ａ）から上記ゲート電極７ａ，７ｂの上面と同程度の深さで、各活性領域６ａ，６ｃに不純物を拡散させることによって形成されている。
半導体基板２の上には、その全面を覆う第１の層間絶縁膜１５が設けられている。そして、第１の不純物拡散層１４ａは、この第１の層間絶縁膜１５に形成されたビットコンタクトホール１６及びビットコンタクト用の溝部１１に埋め込まれたビットコンタクトプラグ１７と電気的に接続されている。
さらに、ビットコンタクトプラグ１７は、その直上に形成されたビット配線層（ビット線）ＢＬと電気的に接続されている。このビット配線層ＢＬは、半導体基板２の表面２ａよりも上方に位置して、上記ワード配線層ＷＬ１，ＷＬ２と直交する方向（第１の方向）Ｘに延在してストライプ状に形成されると共に、上記ワード配線層ＷＬ１，ＷＬ２が延在する方向（第２の方向）Ｙに間隔を空けて複数並んで設けられている。そして、これら複数のビット配線層ＢＬは、各活性領域６の中央部（活性領域６ｂ）を順次通過することによって、上記ビットコンタクトプラグ１７と電気的に接続されている。これにより、１つの活性領域６に配置された２つのトランジスタＴｒ１，Ｔｒ２は、１つのビット配線層ＢＬを共有することなる。
また、第１の層間絶縁膜１５の上には、その全面を覆う第２の層間絶縁膜１８が設けられている。そして、第２の不純物拡散層１４ａ，１４ｂは、これら第１及び第２の層間絶縁膜１５，１８を貫通する容量コンタクトホール１９ａ，１９ｂに埋め込まれた容量コンタクトプラグ２０ａ，２０ｂと電気的に接続されている。
さらに、容量コンタクトプラグ２０ａ，２０ｂは、その直上に形成されたキャパシタＣａ１，Ｃａ２と電気的に接続されている。キャパシタＣａ１，Ｃａ２は、下部電極２１と、容量絶縁膜２２と、上部電極２３とが順に積層されて構成されている。このうち、下部電極２１は、各容量コンタクトプラグ２０ａ，２０ｂの直上に位置して有底円筒状のシリンダ形状を有している。また、各下部電極２１は、その間に配置された第３の層間絶縁膜２４によって絶縁分離されている。容量絶縁膜２２は、下部電極２１及び第３の層間絶縁膜２４の表面を覆うように形成されている。上部電極２３は、下部電極２１の内側に埋め込まれた状態で容量絶縁膜２２の面上を覆うように形成されている。
なお、キャパシタＣａ１，Ｃａ２については、このような下部電極２１の内面のみを電極として利用するシリンダ型に限らず、下部電極２１の内面及び外面を電極として利用するクラウン型などであってもよく、その構造について特に限定されるものではない。
そして、上部電極２３が形成された面上には、その全面を覆う第４の層間絶縁膜２５と、この第４の層間絶縁膜２５上に上部配線層２６と、この上部配線層２６が形成された面を覆う表面保護膜２７とが設けられている。これにより、上述したセルアレイ領域内に複数のメモリーセルＭＣ１，ＭＣ２を有するＤＲＡＭが構成される。
以上のような構造を有する半導体装置１Ａでは、ＤＲＡＭとして、選択用トランジスタＴｒ１，Ｔｒ２に対するオン（ＯＮ）／オフ（ＯＦＦ）の動作を繰り返しながら、キャパシタＣａ１，Ｃａ２に蓄積した電荷の有無を判定し、情報の記憶動作を行うことが可能となっている。
ところで、本発明を適用した半導体装置１Ａでは、上述した１つの活性領域６に配置された２つの選択用トランジスタＴｒ１，Ｔｒ２のオン電流を十分に確保すると共に、これら２つの選択用トランジスタＴｒ１，Ｔｒ２の間で動作の干渉が発生することを防ぐことが可能な構造となっている。
具体的に、一方のトランジスタＴｒ１は、活性領域６を分断する２つの埋め込みゲート用の溝部８ａ，８ｂのうち、一方の埋め込みゲート用の溝部８ａにゲート絶縁膜９を介して埋め込まれたゲート電極７ａと、２つの埋め込みゲート用の溝部８ａ，８ｂによって分断された３つの活性領域６ａ，６ｂ，６ｃのうち、中央部に位置する活性領域６ｂを分断するビットコンタクト用の溝部１１の一方の側面に、一方の埋め込みゲート用の溝部８ａの底面と同程度の深さで不純物を拡散させることによって形成された第１の不純物拡散層（ドレイン領域）１３ａと、中央部（活性領域６ｂ）を挟んだ一方側に位置する活性領域６ａに、一方のゲート電極７ａの上面と同程度の不純物を拡散させることによって形成された第２の不純物拡散層（ソース領域）１４ａとを備えて構成される。
一方のトランジスタＴｒ１では、一方の埋め込みゲート用の溝部８ａが形成された活性領域６の第１及び第２の不純物拡散層１３ａ，１４ａが形成された領域を除く、この溝部８ａの第２の不純物拡散層１４ａが形成された側の側面と底面との２面に亘ってチャネル領域Ｓ１が形成される。
これにより、上記図２２Ｂに示す従来の半導体装置のように、一方の埋め込みゲート用の溝部１０６ａの両側面と底面の３面に亘ってチャネル領域Ｓ１’が形成される場合よりも、チャネル抵抗を低くすることができ、このトランジスタＴｒ１のオン電流を十分に確保することが可能である。
同様に、他方のトランジスタＴｒ２は、活性領域６を分断する２つの埋め込みゲート用の溝部８ａ，８ｂのうち、他方の埋め込みゲート用の溝部８ｂに埋め込まれたゲート電極７ｂと、２つの埋め込みゲート用の溝部８ａ，８ｂによって分断された３つの活性領域６ａ，６ｂ，６ｃのうち、中央部に位置する活性領域６ｂを分断するビットコンタクト用の溝部１１の他方の側面に、他方の埋め込みゲート用の溝部８ｂの底面と同程度の深さで不純物を拡散させることによって形成された第１の不純物拡散層（ドレイン領域）１３ｂと、中央部（活性領域６ｂ）を挟んだ他方側に位置する活性領域６ｃに、他方のゲート電極７ｂの上面と同程度の深さで不純物を拡散させることによって形成された第２の不純物拡散層（ソース領域）１４ｂとを備えて構成される。
他方のトランジスタＴｒ２では、他方の埋め込みゲート用の溝部８ｂが形成された活性領域６の第１及び第２の不純物拡散層１３ｂ，１４ｂが形成された領域を除く、この溝部８ｂの第２の不純物拡散層１４ｂが形成された側の側面と底面との２面に亘ってチャネル領域Ｓ２が形成される。
これにより、上記図２２Ｂに示す従来の半導体装置のように、他方の埋め込みゲート用の溝部１０６ｂの両側面と底面の３面に亘ってチャネル領域Ｓ２’が形成される場合よりも、チャネル抵抗を低くすることができ、このトランジスタＴｒ２のオン電流を十分に確保することが可能である。
また、本発明を適用した半導体装置１Ａでは、埋め込みゲート用の溝部８ａ，８ｂの第１の不純物拡散層１３ａ，１３ｂが形成された側の側面にチャネル領域Ｓ１，Ｓ２が形成されることがなく、更に、埋め込みゲート用の溝部８ａ，８ｂよりも深く形成されたビットコンタクト用の溝部１１に、埋め込みゲート用の溝部８ａ，８ｂの底面よりも上方に至る厚みで絶縁膜１２が埋め込まれているため、１つの活性領域６に２つ並んで設けられたトランジスタＴｒ１，Ｔｒ２の間で動作の干渉が発生することを防ぐことが可能である。
具体的に、隣接する一方のトランジスタＴｒ１（Ｔｒ２）のチャネル領域Ｓ１（Ｓ２）で誘起された電子が、隣接するもう一方のトランジスタＴｒ２（Ｔｒ１）のチャネル領域Ｓ２（Ｓ１）へと移動するといったことを防ぐことが可能である。したがって、この半導体装置１Ａでは、隣接する２つのトランジスタＴｒ１，Ｔｒ２を動作させた際の互いの干渉を防ぎつつ、その信頼性を大幅に高めることが可能である。
さらに、本発明を適用した半導体装置１Ａでは、ビットコンタクト用の溝部１１の両側面に形成された第１の不純物拡散層１３ａ，１３ｂとビットコンタクトプラグ１７を介して共通に接続されるビット配線層（ビット線）ＢＬと、第２の不純物拡散層１４ａ，１４ｂと容量コンタクトプラグ２０ａ，２０ｂを介して接続されたキャパシタＣａ１，Ｃａ２とを備えることで、１つの活性領域６に配置された２つのトランジスタＴｒ１，Ｔｒ２と、それぞれのトランジスタＴｒ１，Ｔｒ２に接続されたキャパシタＣａ１，Ｃａ２とから、ＤＲＡＭのメモリーセルＭＣ１，ＭＣ２が構成されている。
そして、この構成の場合、隣接する一方のメモリーセルＭＣ１（ＭＣ２）の動作状態によりもう一方のメモリーセルＭＣ２（ＭＣ１）の記憶状態が変化することに起因したディスターブ不良の発生を防ぐことが可能である。
例えば、１つの活性領域６に配置された２つのメモリーセルＭＣ１，ＭＣ２のうち、一方のメモリーセルＭＣ１に「０」のデータと、他方のメモリーセルＭＣ２に「１」のデータを記憶する。そして、この状態で、一方のメモリーセルＭＣ１のトランジスタＴｒ１に対するオン（ＯＮ）／オフ（ＯＦＦ）の動作を繰り返した場合に、他方のメモリーセルＭＣ２に記憶されたデータが破壊されるといったディスターブ不良の発生を防ぐことが可能である。
すなわち、一方のメモリーセルＭＣ１に「０」のデータを記憶する場合、ビット線ＢＬにロー（Ｌｏｗ）レベルの電位を与えた状態で、一方のトランジスタＴｒ１をオン（ＯＮ）にする。これにより、一方のキャパシタＣａ１の下部電極２１にＬｏｗレベルの電位が与えられる。その後、一方のトランジスタＴｒ１をＯＦＦにすることで、一方のキャパシタＣａ１に「０」（Ｌｏｗレベル）のデータが蓄積される。
これ対して、他方のメモリーセルＭＣ２に「１」のデータを記憶する場合、ビット線ＢＬにハイ（Ｈｉ）レベルの電位を与えた状態で、他方のトランジスタＴｒ２をＯＮにする。これにより、他方のキャパシタＣａ２の下部電極２１にＨｉレベルの電位が与えられる。その後、他方のトランジスタＴｒ２をＯＦＦにすることで、他方のキャパシタＣａ２に「１」（Ｈｉレベル）のデータが蓄積される。
この状態で、一方のメモリーセルＭＣ１と同じワード線ＷＬ１を用いる他の活性領域６に配置されたメモリーセルＭＣ１への動作を繰り返したとき、一方のトランジスタＴｒ１に対するＯＮ／ＯＦＦの動作が繰り返されることで、ワード線ＷＬ１にＨｉレベルの電位が繰り返し与えられることになる。
このとき、上述したように、一方のトランジスタＴｒ１のチャネル領域Ｓ１で誘起された電子が、他方のトランジスタＴｒ２のチャネル領域Ｓ２へと移動するといったことを防ぐことが可能である。したがって、上述した他方のキャパシタＣａ２に蓄積された「１」（Ｈｉレベル）のデータが「０」（Ｌｏｗレベル）のデータへと書き換えられるディスターブ不良の発生を防ぐことが可能である。
以上のように、本発明を適用した半導体装置１Ａでは、メモリーセル寸法の縮小化によって、１つの活性領域６に配置された２つのメモリーセルＭＣ１，ＭＣ２の間隔が狭くなる場合でも、ＤＲＡＭを正常に動作させることができるため、その信頼性を大幅に高めることが可能である。
（半導体装置の製造方法）
次に、上記半導体装置１Ａの製造方法について図３〜図１３を参照して説明する。
なお、図３〜図１３において、各図Ａは、上記半導体装置１Ａを製造する際の各工程を順に示す平面図であり、各図Ｂは、同図Ａ中に示す切断線Ａ−Ａ’による断面図であり、各図Ｃは、同図Ａ中に示す切断線Ｂ−Ｂ’による断面図であり、各図Ｄは、同図Ａ中に示す切断線Ｃ−Ｃ’による断面図である。
上記半導体装置１Ａを製造する際は、先ず、図３Ａ〜図３Ｄに示すように、加工前の半導体基板２を用意し、この半導体基板２の表層に、第１の方向Ｘに延在する素子分離用の溝部３ａを第１の方向Ｘと直交する方向に間隔を空けて複数並べて形成した後、これら複数の溝部３ａに素子分離絶縁膜４を埋め込み形成する。これにより、複数の素子分離領域５と、これら複数の素子分離領域５によって絶縁分離された複数の活性領域６とが、ストライプ状に交互に並んで形成される。半導体基板２には、例えばＢなどのＰ型不純物を所定濃度で含有するシリコン基板などを用いることができる。素子分離絶縁膜３には、例えばシリコン酸化膜などを用いることができる。
次に、図４Ａ〜図４Ｄに示すように、半導体基板２の表層に、第２の方向Ｙに延在する素子分離用の溝部３ｂを第２の方向ｙと直交する方向に間隔を空けて複数並べて形成した後、これら複数の溝部３ｂに素子分離絶縁膜４を埋め込み形成する。これにより、素子分離用の溝部３ａ，３ｂに埋め込まれた素子分離絶縁膜４（素子分離領域５）によって、島状に区画された複数の活性領域６が形成される。具体的に、この活性領域６は、平面視で矩形状を為すと共に、第１の方向Ｘに延在しながら、この第１の方向Ｘ及び第１の方向Ｘと直交する方向に各々間隔を空けて複数並んで形成される。
次に、図５Ａ〜図５Ｄに示すように、半導体基板２の面上に、上記埋め込みゲート用の溝部８ａ，８ｂに対応した位置に開口部３０ａを有するマスク層３０を形成する。具体的には、半導体基板２の面上に、マスク層３０となるシリコン窒化膜を成膜した後、この上にレジストを塗布し、このレジストをリソグラフィ(Lithography)技術によりパターニングしながら、上記埋め込みゲート用の溝部８ａ，８ｂに対応した位置に開口部を有するレジストパターン（図示せず。）を形成する。そして、このレジストパターンを用いた異方性ドライエッチングによりシリコン窒化膜をパターニングする。このとき、レジストパターンは、エッチングの進行に伴って、シリコン窒化膜の上から除去されるが、このレジストパターンの形状がシリコン窒化膜にそのまま転写される。これにより、半導体基板２の面上に、上記埋め込みゲート用の溝部８ａ，８ｂに対応した位置に開口部３０ａを有するマスク層３０を形成することができる。
次に、図６Ａ〜図６Ｄに示すように、このマスク層３０を用いた異方性のドライエッチングにより、半導体基板２の表層をパターニングしながら、この半導体基板２の表層に複数の埋め込みゲート用の溝部８ａ，８ｂを形成する。
また、埋め込みゲート用の溝部８ａ，８ｂを形成する際は、活性領域６に形成される溝部８Ａよりも素子分離領域５に形成される溝部８Ｂの深さを深くする。これにより、埋め込みゲート用の溝部８ａ，８ｂの底面から活性領域６の一部が突き出したフィン部６Ａ（図６Ｃを参照。）を形成することができる。
また、埋め込みゲート用の溝部８ａ，８ｂを形成する際は、マスク層３０の開口部３０ａから露出した素子分離領域５（素子分離絶縁膜４）を先にエッチングした後、活性領域６（半導体基板２）をエッチングする。これにより、フィン部６Ａの側面にエッチング残りが生じるのを回避することができる。
次に、図６Ａ〜図６Ｄに示すように、各埋め込みゲート用の溝部８ａ，８ｂから露出した活性領域６の表面を覆うように、ゲート絶縁膜９をマスク層３０が形成された半導体基板２の全面に亘って形成する。ゲート絶縁膜９には、例えば、ＣＶＤ法により形成される高温酸化シリコン膜や、高誘電率膜などを用いることができる。また、ゲート絶縁膜９としては、各埋め込みゲート用の溝部８ａ，８ｂから露出した活性領域６の表面を熱酸化させることによって、各溝部８ａ，８ｂから露出した活性領域６の表面を覆うシリコン酸化膜を形成してもよい。
次に、図６Ａ〜図６Ｄに示すように、埋め込みゲート用の溝部８ａ，８ｂに埋め込まれた状態で、マスク層３０が形成された半導体基板２の面上を覆う導電膜を形成する。その後、導電膜が成膜された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、ストッパとなるマスク層３０の表面が露出するまで平坦化を行った後、この導電膜が所定の厚みとなるまでエッチバックを行う。これにより、各埋め込みゲート用の溝部８ａ，８ｂに埋め込まれたゲート電極７ａ，７ｂ（ワード配線層ＷＬ１，ＷＬ２）が形成される。
なお、導電膜には、ポリシリコン膜及び金属膜を順に積層したものを用いることができる。このうち、ポリシリコン膜は、ＣＶＤ法での成膜時にＰ等の不純物を含有させて形成することができる。また、成膜時に不純物を含有しないように形成したポリシリコン膜に、後の工程でＮ型又はＰ型の不純物をイオン注入法により導入してもよい。一方、金属膜は、Ｗや、ＷＮ、ＷＳｉ等の高融点金属を用いて形成することができる。
次に、図７Ａ〜図７Ｄに示すように、半導体基板２の全面に亘って上記キャップ絶縁膜１０となるシリコン窒化膜３１を成膜した後、このシリコン窒化膜３１が成膜された面をＣＭＰにより研磨しながら、半導体基板２の表面２ａが露出するまで平坦化を行う。これにより、図８Ａ〜図８Ｄに示すように、各埋め込みゲート用の溝部８ａ，８ｂに、上記キャップ絶縁膜１０を埋め込み形成することができる。
次に、図９Ａ〜図９Ｄに示すように、半導体基板２の面上に、上記ビットコンタクト用の溝部１１に対応した位置に開口部３２ａ（ビットコンタクトホール１６）を有するマスク層３２（第１の層間絶縁膜１５）を形成する。具体的には、半導体基板２の面上に、マスク層３２となるシリコン酸化膜を成膜した後、この上にレジストを塗布し、このレジストをリソグラフィ技術によりパターニングしながら、上記ビットコンタクト用の溝部１１に対応した位置に開口部を有するレジストパターン（図示せず。）を形成する。そして、このレジストパターンを用いた異方性ドライエッチングによりシリコン酸化膜をパターニングする。このとき、レジストパターンは、エッチングの進行に伴って、シリコン酸化膜の上から除去されるが、このレジストパターンの形状がシリコン酸化膜にそのまま転写される。これにより、半導体基板２の面上に、上記ビットコンタクト用の溝部１１に対応した位置に開口部３２ａを有するマスク層３２を形成することができる。
次に、図１０Ａ〜図１０Ｄに示すように、このマスク層３２を用いた異方性のドライエッチングにより、半導体基板２の表層をパターニングしながら、この半導体基板２の表層に複数のビットコンタクト用の溝部１１を形成する。
次に、図１０Ａ〜図１０Ｄに示すように、ビットコンタクト用の溝部１１の表面を覆うライナー絶縁膜３３ａを形成した後、ビットコンタクト用の溝部１１の内側に埋め込み絶縁膜３３ｂを形成する。このうち、ライナー絶縁膜３３ａには、例えばＣＶＤ法により形成されたシリコン酸化膜などを用いることができる。一方、埋め込み絶縁膜３３ｂには、例えば、ＢＰＳＧ(Boron Phosphorus Silicon Glass)膜や、ＳＯＤ（Spin-on Dielectrics）膜、Ｆ−ＳｉＯ膜などを用いることができる。そして、これらライナー絶縁膜３３ａ及び埋め込み絶縁膜３３ｂを異方性のドライエッチングによりエッチバックすることによって、ビットコンタクト用の溝部１１の内側に、所定の厚みの絶縁膜１２を埋め込み形成することができる。
次に、図１１Ａ〜図１１Ｄに示すように、ビットコンタクト用の溝部１１の両側面に対して斜め方向から不純物をイオン注入することによって、上記第１の不純物拡散層１３（１３ａ，１３ｂ）を形成する。不純物としては、リンなどのＮ型不純物を所定の濃度でイオン注入することができる。また、ビットコンタクト用の溝部１１の両側面に対して第１の方向Ｘ及び第２の方向Ｙから斜めイオン注入を行う。これにより、活性領域６ｂの上面（半導体基板２の表面２ａ）から上記埋め込みゲート用の溝部８ａ，８ｂの底面と同程度の深さで不純物を拡散させた第１の不純物拡散層１３が形成される。
次に、図１２Ａ〜図１２Ｄに示すように、ビットコンタクト用の溝部１１に埋め込まれた状態で、マスク層３２が形成された半導体基板２の面上を覆う金属膜を形成する。その後、金属膜が成膜された面をＣＭＰにより研磨しながら、ストッパとなるマスク層３２の表面が露出するまで平坦化を行った後、この金属膜の上面が半導体基板２の表面２ａと一致するまでエッチバックを行う。これにより、各ビットコンタクト用の溝部１１に埋め込まれたビットコンタクトプラグ１７を形成することができる。なお、金属膜は、ＣｏＳｉ２、ＮｉＳｉ２、ＴｉＳｉ２、ＴｉＮ、ＷＮ、Ｗ等を用いて形成することができる。
次に、図１２Ａ〜図１２Ｄに示すように、各活性領域６の中央部（活性領域６ｂ）を挟んだ両側に位置する活性領域６ａ，６ｃに、リンなどのＮ型不純物を所定の濃度でイオン注入することによって、上記第２の不純物拡散層１４ａ，１４ｂを形成する。第２の不純物拡散層１４ａ，１４ｂは、各活性領域６ａ，６ｃの上面（半導体基板２の表面２ａ）から上記ゲート電極７ａ，７ｂの上面と同程度の深さで、各活性領域６ａ，６ｃに不純物を拡散させることによって形成される。
次に、図１３Ａ〜図１３Ｄに示すように、ビットコンタクトプラグ１７の直上に、上記ビット配線層ＢＬを形成する。具体的には、先ず、開口部３２ａ（ビットコンタクトホール１６）に埋め込まれた状態でマスク層３２（第１の層間絶縁膜１５）の面上を覆う不純物含有ポリシリコン膜と、この上にタングステンシリサイド膜とからなる積層膜を形成する。なお、不純物含有ポリシリコン膜は、ＣＶＤ法による成膜段階で不純物を含有させることができる。また、ノンドープシリコン膜を形成した後に、イオン注入により不純物を含有させることもできる。そして、この積層膜の上に、上記ビット配線層ＢＬを形成する位置を覆うレジストパターンを形成した後、このレジストパターンを用いて、ドライエッチングにより積層膜をパターニングすることによって、上記ビット配線層ＢＬを形成することができる。
なお、ビット配線層ＢＬを形成する際は、タングステンシリサイド膜を形成した後、続けてカバーシリコン窒化膜を形成しておき、レジストパターンを用いてカバーシリコン窒化膜にパターンを一旦形成し、さらにカバーシリコン膜をマスクとして下層のタングステンシリサイド膜及び不純物含有ポリシリコン膜をエッチングすることもできる。
その後は、図示を省略するものの、第２の層間絶縁膜１８を形成した後、第２の不純物拡散層１４ａ，１４ｂの直上に、第１及び第２の層間絶縁膜１５，１８を貫通する容量コンタクトホール１９ａ，１９ｂを形成する。そして、この容量コンタクトホール１９ａ，１９ｂに埋め込まれた容量コンタクトプラグ２０ａ，２０ｂを形成し、更に、各容量コンタクトプラグ２０ａ，２０ｂの直上に、下部電極２１及び第３の層間絶縁膜２４と、容量絶縁膜２２と、上部電極２３とを順に積層したキャパシタＣａを形成する。
そして、上部電極２３が形成された面上に、その全面を覆う第４の層間絶縁膜２５と、この第４の層間絶縁膜２５上に上部配線層２６と、この上部配線層２６が形成された面を覆う表面保護膜２７とを形成する。
以上の工程を経ることによって、上記図１及び図２に示す半導体装置１Ａを製造することができる。
以上のように、本発明によれば、上述したトランジスタＴｒ１，Ｔｒ２のオン電流を十分に確保すると共に、メモリーセル寸法の縮小化によって、１つの活性領域６に配置された２つのメモリーセルＭＣ１，ＭＣ２の間隔が狭くなる場合でも、ディスターブ不良の発生を防ぎつつ、ＤＲＡＭを正常に動作させることが可能な信頼性の高い半導体装置１Ａを適切に製造することが可能である。
（変形例１−１）
なお、本発明は、上記第１の実施形態のものに必ずしも限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
具体的に、本発明では、例えば図１４に示す半導体装置１Ｂのように、上記ビットコンタクト用の溝部１１の両側面から底面に至る領域に亘って、第１の不純物拡散層１３ａ，１３ｂ，１３ｃが形成された構成とすることも可能である。
具体的に、この半導体装置１Ｂは、ビットコンタクト用の溝部１１の両側面に形成された第１の不純物拡散層１３ａ，１３ｂが、その溝部１１の底面に形成された第１の不純物拡散層１３ｃと連結された構造を有している。
これら第１の不純物拡散層１３ａ，１３ｂ，１３ｃを形成する際は、上記絶縁膜１２としてＢＰＳＧ膜を用い、このＢＰＳＧ膜中に含まれる不純物をビットコンタクト用の溝部１１の両側面及び底面に拡散させる方法を用いることができる。また、上記ビットコンタクト用の溝部１１を形成した後に、この溝部１１の両側面及び底面に対して斜めイオン注入を行った後に、絶縁膜１２を埋め込み形成することも可能である。また、これらの方法を併用してもよい。
なお、半導体装置１Ｂは、それ以外の構成については上記半導体装置１Ａと同様なことから、その説明を省略すると共に、図面において同じ符号を付すものとする。
以上のような構造を有する半導体装置１Ｂでは、埋め込みゲート用の溝部８ａ，８ｂの第１の不純物拡散層１３ａ，１３ｂが形成された側の側面にチャネル領域Ｓ１，Ｓ２が形成されることがなく、更に、埋め込みゲート用の溝部８ａ，８ｂよりも深く形成されたビットコンタクト用の溝部１１の底面に、第１の不純物拡散層１３ｃが形成されると共に、この溝部１１に埋め込みゲート用の溝部８ａ，８ｂの底面よりも上方に至る厚みで絶縁膜１２が埋め込まれている。これにより、上記半導体装置１Ａと同様に、１つの活性領域６に２つ並んで設けられたトランジスタＴｒ１，Ｔｒ２の間で動作の干渉が発生することを防ぐことが可能である。
また、この半導体装置１Ｂでは、上記半導体装置１Ａと同様に、メモリーセル寸法の縮小化によって、１つの活性領域６に配置された２つのメモリーセルＭＣ１，ＭＣ２の間隔が狭くなる場合でも、ＤＲＡＭを正常に動作させることができるため、その信頼性を大幅に高めることが可能である。
［第２の実施形態］
（半導体装置）
次に、第２の実施形態として、図１５に示す本発明を適用した半導体装置１Ｃの構造について説明する。なお、この半導体装置１Ｃの平面レイアウトについては、上記図１に示す半導体装置１Ａと同様であり、図１５は、上記図１中に示す切断線Ａ−Ａ’に対応した半導体装置１Ｃの断面図である。また、以下の説明では、上記半導体装置１Ａと同等の部位については、図面において同じ符号を付すものとする。
この半導体装置１Ｃは、最終的にＤＲＡＭとして機能させるものであり、ＤＲＡＭは、半導体基板２の面内に、複数のメモリーセルＭＣ１，ＭＣ２がマトリックス状に並んで配置されるセルアレイ領域と、このセルアレイ領域の周辺に位置して、各メモリーセルＭＣ１，ＭＣ２の動作を制御するための回路等が形成される周辺回路領域とを備えている。
また、セルアレイ領域に配置されるメモリーセルＭＣ１，ＭＣ２は、選択用トランジスタＴｒ１，Ｔｒ２と、この選択用トランジスタＴｒ１，Ｔｒ２のソース・ドレインの何れか一方と電気的に接続されるキャパシタＣａ１，Ｃａ２とから概略構成されている。
具体的に、この半導体装置１Ｃのセルアレイ領域には、半導体基板２の表層に素子分離用の溝部３ａ，３ｂを形成し、この溝部３ａ，３ｂに素子分離絶縁膜４を埋め込むことによって形成された素子分離領域５と、この素子分離領域５によって絶縁分離された複数の活性領域６とが設けられている。
このうち、素子分離領域５は、ＳＴＩ(Shallow Trench Isolation)と呼ばれるものであり、第１の方向Ｘに延在する溝部３ａと、この第１の方向Ｘと交差する第２の方向Ｙに延在する溝部３ｂとに素子分離絶縁膜４を埋め込むことによって、隣接する活性領域６の間を絶縁分離している。
一方、活性領域６は、半導体基板２の一部からなり、素子分離用の溝部３ａ，３ｂに埋め込まれた素子分離絶縁膜４（素子分離領域５）によって、島状に区画形成されている。具体的に、活性領域６は、平面視で矩形状を為しており、第１の方向Ｘに延在しながら、この第１の方向Ｘ及び第１の方向Ｘと直交する方向に各々間隔を空けて複数並んで設けられている。
ここで、上記図１及び図２に示す半導体装置１Ａでは、セルサイズが６Ｆ２（Ｆは最小加工寸法）となるレイアウトを採用しており、１つの活性領域６に２つ（２ビット）のメモリーセルＭＣ１，ＭＣ２が配置された構造となっている。このため、各活性領域６には、２つの選択用トランジスタＴｒ１，Ｔｒ２が配置されている。
具体的に、この半導体装置１Ａのセルアレイ領域には、第２の方向Ｙに延在されたストライプ状のワード配線層（ワード線）ＷＬ１，ＷＬ２が、第２の方向Ｙと直交する方向に間隔を空けて複数並んで設けられている。これら複数のワード配線層ＷＬ１，ＷＬ２は、それぞれ選択用トランジスタＴｒ１，Ｔｒ２のゲート電極７ａ，７ｂとして機能するものであり、各活性領域６を横切るように２つずつ並んで設けられている。
また、選択用トランジスタＴｒ１，Ｔｒ２は、ゲート電極７ａ，７ｂが半導体基板２の表面２ａよりも下方に位置することによって、いわゆる埋め込みゲート型のチャネル構造を有している。
すなわち、半導体基板２の表層には、複数の埋め込みゲート用の溝部８ａ，８ｂが活性領域６と交差する方向（第２の方向）Ｙに延在して形成されている。これら複数の埋め込みゲート用の溝部８ａ，８ｂは、各活性領域６を分断するように２つずつ並んで設けられている。
そして、ワード配線層ＷＬ１，ＷＬ２は、この埋め込みゲート用の溝部８ａ，８ｂに埋め込まれると共に、この溝部８ａ，８ｂから露出した活性領域６の表面を覆うゲート絶縁膜９を介して活性領域６を跨ぐように形成されている。これにより、ワード配線層ＷＬ１，ＷＬ２は、選択用トランジスタＴｒ１，Ｔｒ２のゲート電極７ａ，７ｂとして機能することになる。また、このゲート電極７ａ，７ｂの上面を保護するキャップ絶縁膜１０が埋め込みゲート用の溝部８ａ，８ｂに埋め込まれた状態で設けられている。
半導体基板２の表層には、ビットコンタクト用の溝部１１Ａが埋め込みゲート用の溝部８ａ，８ｂと平行な方向（第２の方向）Ｙに延在して形成されている。このビットコンタクト用の溝部１１Ａは、上記２つの埋め込みゲート用の溝部８ａ，８ｂによって分断された３つの活性領域６ａ，６ｂ，６ｃのうち、中央部に位置する活性領域６ｂを分断するように、埋め込みゲート用の溝部８ａ，８ｂよりも深く形成されている。
そして、このビットコンタクト用の溝部１１Ａには、上記埋め込みゲート用の溝部８ａ，８ｂの底面よりも上方に至る厚みで絶縁膜１２が埋め込まれている。この絶縁膜１２は、ビットコンタクト用の溝部１１Ａを挟んで隣接する選択用トランジスタＴｒ１，Ｔｒ２の間を絶縁分離している。
ここで、埋め込みゲート用の溝部８ａ，８ｂは、それぞれ半導体基板２の表面２ａから深さ方向の中途部まで一体の幅で形成されると共に、この中途部から底面に向かって漸次幅が狭くなるように形成されている。このように、埋め込みゲート用の溝部８ａ，８ｂは、選択用トランジスタＴｒ１，Ｔｒ２の微細化が進むに従って、少なくとも上部側の側面を垂直に形成せざるを得なくなる。一方、ビットコンタクト用の溝部１１Ａは、半導体基板２の表面２ａから底面に向かって一定の幅で形成されている。
また、ビットコンタクト用の溝部１１Ａの両側面には、それぞれ半導体基板２の表面２ａから深さ方向の中途部に亘って、一対のサイドウォール絶縁膜４０ａ，４０ｂが設けられている。これら一対のサイドウォール絶縁膜４０ａ，４０ｂは、ビットコンタクト用の溝部１１Ａを一定の幅に規制するものであり、ビットコンタクト用の溝部１１Ａは、一対のサイドウォール絶縁膜４０ａ，４０ｂの幅に合わせて、深さ方向に一定の幅で形成されている。
そして、絶縁膜１２が埋め込まれたビットコンタクト用の溝部１１Ａの両側面には、選択用トランジスタＴｒ１，Ｔｒ２のドレイン領域として機能する第１の不純物拡散層１３ａ，１３ｂが設けられている。この第１の不純物拡散層１３ａ，１３ｂは、サイドウォール絶縁膜４０ａ，４０ｂの下方に位置して、上記埋め込みゲート用の溝部８ａ，８ｂの底面と同程度の深さで、ビットコンタクト用の溝部１１Ａの両側面に不純物を拡散させることによって形成されている。また、サイドウォール絶縁膜４０ａ，４０ｂ及び第１の不純物拡散層１３ａ，１３ｂは、埋め込みゲート用の溝部８ａ，８ｂとビットコンタクト用の溝部１１Ａとの間に亘って形成されている。
一方、各活性領域６の中央部（活性領域６ｂ）を挟んだ両側に位置する活性領域６ａ，６ｃには、それぞれ選択用トランジスタＴｒ１，Ｔｒ２のソース領域として機能する第２の不純物拡散層１４ａ，１４ｂが設けられている。この第２の不純物拡散層１４ａ，１４ｂは、各活性領域６ａ，６ｃの上面（半導体基板２の表面２ａ）から上記ゲート電極７ａ，７ｂの上面と同程度の深さで、各活性領域６ａ，６ｃに不純物を拡散させることによって形成されている。
半導体基板２の上には、その全面を覆う第１の層間絶縁膜１５が設けられている。そして、第１の不純物拡散層１４ａは、この第１の層間絶縁膜１５に形成されたビットコンタクトホール１６及びビットコンタクト用の溝部１１に埋め込まれたビットコンタクトプラグ１７と電気的に接続されている。
さらに、ビットコンタクトプラグ１７は、その直上に形成されたビット配線層（ビット線）ＢＬと電気的に接続されている。このビット配線層ＢＬは、半導体基板２の表面２ａよりも上方に位置して、上記ワード配線層ＷＬ１，ＷＬ２と直交する方向（第１の方向）Ｘに延在してストライプ状に形成されると共に、上記ワード配線層ＷＬ１，ＷＬ２が延在する方向（第２の方向）Ｙに間隔を空けて複数並んで設けられている。そして、これら複数のビット配線層ＢＬは、各活性領域６の中央部（活性領域６ｂ）を順次通過することによって、上記ビットコンタクトプラグ１７と電気的に接続されている。これにより、１つの活性領域６に配置された２つのトランジスタＴｒ１，Ｔｒ２は、１つのビット配線層ＢＬを共有することなる。
また、第１の層間絶縁膜１５の上には、その全面を覆う第２の層間絶縁膜１８が設けられている。そして、第２の不純物拡散層１４ａ，１４ｂは、これら第１及び第２の層間絶縁膜１５，１８を貫通する容量コンタクトホール１９ａ，１９ｂに埋め込まれた容量コンタクトプラグ２０ａ，２０ｂと電気的に接続されている。
さらに、容量コンタクトプラグ２０ａ，２０ｂは、その直上に形成されたキャパシタＣａ１，Ｃａ２と電気的に接続されている。キャパシタＣａ１，Ｃａ２は、下部電極２１と、容量絶縁膜２２と、上部電極２３とが順に積層されて構成されている。このうち、下部電極２１は、各容量コンタクトプラグ２０ａ，２０ｂの直上に位置して有底円筒状のシリンダ形状を有している。また、各下部電極２１は、その間に配置された第３の層間絶縁膜２４によって絶縁分離されている。容量絶縁膜２２は、下部電極２１及び第３の層間絶縁膜２４の表面を覆うように形成されている。上部電極２３は、下部電極２１の内側に埋め込まれた状態で容量絶縁膜２２の面上を覆うように形成されている。
なお、キャパシタＣａ１，Ｃａ２については、このような下部電極２１の内面のみを電極として利用するシリンダ型に限らず、下部電極２１の内面及び外面を電極として利用するクラウン型などであってもよく、その構造について特に限定されるものではない。
そして、上部電極２３が形成された面上には、その全面を覆う第４の層間絶縁膜２５と、この第４の層間絶縁膜２５上に上部配線層２６と、この上部配線層２６が形成された面を覆う表面保護膜２７とが設けられている。これにより、上述したセルアレイ領域内に複数のメモリーセルＭＣ１，ＭＣ２を有するＤＲＡＭが構成される。
以上のような構造を有する半導体装置１Ｃでは、ＤＲＡＭとして、選択用トランジスタＴｒ１，Ｔｒ２に対するオン（ＯＮ）／オフ（ＯＦＦ）の動作を繰り返しながら、キャパシタＣａ１，Ｃａ２に蓄積した電荷の有無を判定し、情報の記憶動作を行うことが可能となっている。
ところで、本発明を適用した半導体装置１Ｃでは、上述した１つの活性領域６に配置された２つの選択用トランジスタＴｒ１，Ｔｒ２のオン電流を十分に確保すると共に、これら２つの選択用トランジスタＴｒ１，Ｔｒ２の間で動作の干渉が発生することを防ぐことが可能な構造となっている。
具体的に、一方のトランジスタＴｒ１は、活性領域６を分断する２つの埋め込みゲート用の溝部８ａ，８ｂのうち、一方の埋め込みゲート用の溝部８ａにゲート絶縁膜９を介して埋め込まれたゲート電極７ａと、２つの埋め込みゲート用の溝部８ａ，８ｂによって分断された３つの活性領域６ａ，６ｂ，６ｃのうち、中央部に位置する活性領域６ｂを分断するビットコンタクト用の溝部１１Ａの一方の側面に、一方の埋め込みゲート用の溝部８ａの底面と同程度の深さで不純物を拡散させることによって形成された第１の不純物拡散層（ドレイン領域）１３ａと、中央部（活性領域６ｂ）を挟んだ一方側に位置する活性領域６ａに、一方のゲート電極７ａの上面と同程度の不純物を拡散させることによって形成された第２の不純物拡散層（ソース領域）１４ａとを備えて構成される。
一方のトランジスタＴｒ１では、一方の埋め込みゲート用の溝部８ａが形成された活性領域６の第１及び第２の不純物拡散層１３ａ，１４ａが形成された領域を除く、この溝部８ａの第２の不純物拡散層１４ａが形成された側の側面と底面との２面に亘ってチャネル領域Ｓ１が形成される。
これにより、一方の埋め込みゲート用の溝部８ａの両側面と底面の３面に亘ってチャネル領域が形成される場合よりも、チャネル抵抗を低くすることができ、このトランジスタＴｒ１のオン電流を十分に確保することが可能である。
同様に、他方のトランジスタＴｒ２は、活性領域６を分断する２つの埋め込みゲート用の溝部８ａ，８ｂのうち、他方の埋め込みゲート用の溝部８ｂに埋め込まれたゲート電極７ｂと、２つの埋め込みゲート用の溝部８ａ，８ｂによって分断された３つの活性領域６ａ，６ｂ，６ｃのうち、中央部に位置する活性領域６ｂを分断するビットコンタクト用の溝部１１Ａの他方の側面に、他方の埋め込みゲート用の溝部８ｂの底面と同程度の深さで不純物を拡散させることによって形成された第１の不純物拡散層（ドレイン領域）１３ｂと、中央部（活性領域６ｂ）を挟んだ他方側に位置する活性領域６ｃに、他方のゲート電極７ｂの上面と同程度の深さで不純物を拡散させることによって形成された第２の不純物拡散層（ソース領域）１４ｂとを備えて構成される。
他方のトランジスタＴｒ２では、他方の埋め込みゲート用の溝部８ｂが形成された活性領域６の第１及び第２の不純物拡散層１３ｂ，１４ｂが形成された領域を除く、この溝部８ｂの第２の不純物拡散層１４ｂが形成された側の側面と底面との２面に亘ってチャネル領域Ｓ２が形成される。
これにより、他方の埋め込みゲート用の溝部８ｂの両側面と底面の３面に亘ってチャネル領域が形成される場合よりも、チャネル抵抗を低くすることができ、このトランジスタＴｒ２のオン電流を十分に確保することが可能である。
また、本発明を適用した半導体装置１Ｃでは、埋め込みゲート用の溝部８ａ，８ｂの第１の不純物拡散層１３ａ，１３ｂが形成された側の側面にチャネル領域Ｓ１，Ｓ２が形成されることがなく、更に、埋め込みゲート用の溝部８ａ，８ｂよりも深く形成されたビットコンタクト用の溝部１１Ａに、埋め込みゲート用の溝部８ａ，８ｂの底面よりも上方に至る厚みで絶縁膜１２が埋め込まれているため、１つの活性領域６に２つ並んで設けられたトランジスタＴｒ１，Ｔｒ２の間で動作の干渉が発生することを防ぐことが可能である。
具体的に、隣接する一方のトランジスタＴｒ１（Ｔｒ２）のチャネル領域Ｓ１（Ｓ２）で誘起された電子が、隣接するもう一方のトランジスタＴｒ２（Ｔｒ１）のチャネル領域Ｓ２（Ｓ１）へと移動するといったことを防ぐことが可能である。したがって、この半導体装置１Ｃでは、隣接する２つのトランジスタＴｒ１，Ｔｒ２を動作させた際の互いの干渉を防ぎつつ、その信頼性を大幅に高めることが可能である。
さらに、本発明を適用した半導体装置１Ｃでは、ビットコンタクト用の溝部１１Ａの両側面に形成された第１の不純物拡散層１３ａ，１３ｂとビットコンタクトプラグ１７を介して共通に接続されるビット線ＢＬと、第２の不純物拡散層１４ａ，１４ｂと容量コンタクトプラグ２０ａ，２０ｂを介して接続されたキャパシタＣａ１，Ｃａ２とを備えることで、１つの活性領域６に配置された２つのトランジスタＴｒ１，Ｔｒ２と、それぞれのトランジスタＴｒ１，Ｔｒ２に接続されたキャパシタＣａ１，Ｃａ２とから、ＤＲＡＭのメモリーセルＭＣ１，ＭＣ２が構成されている。
そして、この構成の場合、隣接する一方のメモリーセルＭＣ１（ＭＣ２）の動作状態によりもう一方のメモリーセルＭＣ２（ＭＣ１）の記憶状態が変化することに起因したディスターブ不良の発生を防ぐことが可能である。
例えば、１つの活性領域６に配置された２つのメモリーセルＭＣ１，ＭＣ２のうち、一方のメモリーセルＭＣ１に「０」のデータと、他方のメモリーセルＭＣ２に「１」のデータを記憶する。そして、この状態で、一方のメモリーセルＭＣ１のトランジスタＴｒ１に対するオン（ＯＮ）／オフ（ＯＦＦ）の動作を繰り返した場合に、他方のメモリーセルＭＣ２に記憶されたデータが破壊されるといったディスターブ不良の発生を防ぐことが可能である。
すなわち、一方のメモリーセルＭＣ１に「０」のデータを記憶する場合、ビット線ＢＬにロー（Ｌｏｗ）レベルの電位を与えた状態で、一方のトランジスタＴｒ１をオン（ＯＮ）にする。これにより、一方のキャパシタＣａ１の下部電極２１にＬｏｗレベルの電位が与えられる。その後、一方のトランジスタＴｒ１をＯＦＦにすることで、一方のキャパシタＣａ１に「０」（Ｌｏｗレベル）のデータが蓄積される。
これ対して、他方のメモリーセルＭＣ２に「１」のデータを記憶する場合、ビット線ＢＬにハイ（Ｈｉ）レベルの電位を与えた状態で、他方のトランジスタＴｒ２をＯＮにする。これにより、他方のキャパシタＣａ２の下部電極２１にＨｉレベルの電位が与えられる。その後、他方のトランジスタＴｒ２をＯＦＦにすることで、他方のキャパシタＣａ２に「１」（Ｈｉレベル）のデータが蓄積される。
この状態で、一方のメモリーセルＭＣ１と同じワード線ＷＬ１を用いる他の活性領域６に配置されたメモリーセルＭＣ１への動作を繰り返したとき、一方のトランジスタＴｒ１に対するＯＮ／ＯＦＦの動作が繰り返されることで、ワード線ＷＬ１にＨｉレベルの電位が繰り返し与えられることになる。
このとき、上述したように、一方のトランジスタＴｒ１のチャネル領域Ｓ１で誘起された電子が、他方のトランジスタＴｒ２のチャネル領域Ｓ２へと移動するといったことを防ぐことが可能である。したがって、上述した他方のキャパシタＣａ２に蓄積された「１」（Ｈｉレベル）のデータが「０」（Ｌｏｗレベル）のデータへと書き換えられるディスターブ不良の発生を防ぐことが可能である。
以上のように、本発明を適用した半導体装置１Ｃでは、メモリーセル寸法の縮小化によって、１つの活性領域６に配置された２つのメモリーセルＭＣ１，ＭＣ２の間隔が狭くなる場合でも、ＤＲＡＭを正常に動作させることができるため、その信頼性を大幅に高めることが可能である。
（半導体装置の製造方法）
次に、上記半導体装置１Ｃの製造方法について図３〜図９及び図１６Ａ〜図１６Ｆを参照して説明する。
なお、図１６Ａ〜図１６Ｆは、上記半導体装置１Ａとは異なる製造工程を順に示したものであり、上記図１中に示す切断線Ａ−Ａ’に対応した各工程の断面図である。
上記半導体装置１Ｃを製造する際は、先ず、図１６Ａに示すように、上記埋め込みゲート用の溝部８ａ，８ｂを、それぞれ半導体基板２の表面２ａから深さ方向の中途部まで一体の幅で形成すると共に、この中途部から底面に向かって漸次幅が狭くなように形成した以外は、上記図３〜図９に示す工程までは上記半導体装置１Ａの製造工程と基本的に同じであるため、説明を省略するもののとする。
次に、図１６Ｂに示すように、マスク層３２を用いた異方性のドライエッチングにより、半導体基板２の表層をパターニングしながら、この半導体基板２の表層に、一定の幅となる溝部１１ａを形成した後、この溝部１１ａの両側面を覆う一対のサイドウォール絶縁膜４０ａ，４０ｂを形成する。
一対のサイドウォール絶縁膜４０ａ，４０ｂを形成する際は、半導体基板２の表面を覆うシリコン窒化膜を形成する。このシリコン窒化膜は、上記溝部１１ａに内側に完全に埋め込まれない厚みとする。次に、異方性のドライエッチングによりシリコン窒化膜をエッチバックし、上記溝部１１ａの側面のみにシリコン窒化膜を残す。これにより、上記溝部１１の両側面を覆う一対のサイドウォール絶縁膜４０ａ，４０ｂを形成することができる。
次に、図１６Ｃに示すように、一対のサイドウォール絶縁膜４０ａ，４０ｂの幅に合わせて、溝部１１ａの底面を異方性のドライエッチングによりパターニングしながら、上記ビットコンタクト用の溝部１１Ａを形成する。
次に、図１６Ｄに示すように、ビットコンタクト用の溝部１１Ａの表面を覆うライナー絶縁膜３３ａを形成した後、ビットコンタクト用の溝部１１の内側に埋め込み絶縁膜３３ｂを形成する。このうち、ライナー絶縁膜３３ａには、例えばＣＶＤ法により形成されたシリコン酸化膜などを用いることができる。一方、埋め込み絶縁膜３３ｂには、例えば、ＢＰＳＧ(Boron Phosphorus Silicon Glass)膜や、ＳＯＤ（Spin-on Dielectrics）膜、Ｆ−ＳｉＯ膜などを用いることができる。そして、これらライナー絶縁膜３３ａ及び埋め込み絶縁膜３３ｂを異方性のドライエッチングによりエッチバックすることによって、ビットコンタクト用の溝部１１Ａの内側に、所定の厚みの絶縁膜１２を埋め込み形成することができる。
次に、図１６Ｅに示すように、ビットコンタクト用の溝部１１Ａの両側面に対して斜め方向から不純物をイオン注入することによって、上記第１の不純物拡散層１３ａ，１３ｂを形成する。不純物としては、リンなどのＮ型不純物を所定の濃度でイオン注入することができる。また、ビットコンタクト用の溝部１１Ａの両側面に対して第１の方向Ｘ及び第２の方向Ｙから斜めイオン注入を行う。これにより、一対のサイドウォール絶縁膜４０ａ，４０ｂの下方に位置して、上記埋め込みゲート用の溝部８ａ，８ｂの底面と同程度の深さで不純物を拡散させた第１の不純物拡散層１３ａ，１３ｂが形成される。
次に、上記図１６Ｆに示すように、上記図１２〜図１３に示す工程と同様にして、上記第２の不純物拡散層１４ａ，１４ｂ、ビットコンタクトプラグ１７及びビット配線層ＢＬを形成する。その後は、上記半導体装置１Ａの製造工程と基本的に同じであるため、説明を省略するもののとする。
以上の工程を経ることによって、上記図１５に示す半導体装置１Ｃを製造することができる。
以上のように、本発明によれば、上述したトランジスタＴｒ１，Ｔｒ２のオン電流を十分に確保すると共に、メモリーセル寸法の縮小化によって、１つの活性領域６に配置された２つのメモリーセルＭＣ１，ＭＣ２の間隔が狭くなる場合でも、ディスターブ不良の発生を防ぎつつ、ＤＲＡＭを正常に動作させることが可能な信頼性の高い半導体装置１Ｃを適切に製造することが可能である。
なお、本発明は、上記第２の実施形態のものに必ずしも限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
具体的に、本発明では、上記第１の不純物拡散層１３ａ，１３ｂを形成する際に、上述した図１６Ｅに示すビットコンタクト用の溝部１１Ａの両側面に対して斜めイオン注入を行う代わりに、図１７Ａに示すように、ビットコンタクト用の溝部１１Ａの内側に、上記絶縁膜１２を埋め込んだ後に、上記ビットコンタクトプラグ１７として、不純物が添加されたドープドポリコリコン（ＤＯＰＯＳ：Doped Polysilicon）膜を埋め込み形成する。その後、図１７Ｂに示すように、このＤＯＰＯＳ膜中に含まれる不純物をビットコンタクト用の溝部１１の両側面に拡散させることによって、上記第１の不純物拡散層１３ａ，１３ｂを形成する方法を用いることも可能である。
（変形例２−１）
また、本発明では、例えば図１８に示す半導体装置１Ｄのように、上記ビットコンタクト用の溝部１１Ａの両側面から底面に至る領域に亘って、第１の不純物拡散層１３ａ，１３ｂ，１３ｃが形成された構成とすることも可能である。
具体的に、この半導体装置１Ｄは、ビットコンタクト用の溝部１１Ａの両側面に形成された第１の不純物拡散層１３ａ，１３ｂが、その溝部１１Ａの底面に形成された第１の不純物拡散層１３ｃと連結された構造を有している。
これら第１の不純物拡散層１３ａ，１３ｂ，１３ｃを形成する際は、上記絶縁膜１２としてＢＰＳＧ膜を用い、このＢＰＳＧ膜中に含まれる不純物をビットコンタクト用の溝部１１Ａの両側面及び底面に拡散させる方法を用いることができる。また、上記ビットコンタクト用の溝部１１Ａを形成した後に、この溝部１１Ａの両側面及び底面に対して斜めイオン注入を行った後に、絶縁膜１２を埋め込み形成することも可能である。また、これらの方法を併用してもよい。
なお、半導体装置１Ｄは、それ以外の構成については上記半導体装置１Ｃと同様なことから、その説明を省略すると共に、図面において同じ符号を付すものとする。
以上のような構造を有する半導体装置１Ｄでは、埋め込みゲート用の溝部８ａ，８ｂの第１の不純物拡散層１３ａ，１３ｂが形成された側の側面にチャネル領域Ｓ１，Ｓ２が形成されることがなく、更に、埋め込みゲート用の溝部８ａ，８ｂよりも深く形成されたビットコンタクト用の溝部１１Ａの底面に、第１の不純物拡散層１３ｃが形成されると共に、この溝部１１Ａに埋め込みゲート用の溝部８ａ，８ｂの底面よりも上方に至る厚みで絶縁膜１２が埋め込まれている。これにより、上記半導体装置１Ｃと同様に、１つの活性領域６に２つ並んで設けられたトランジスタＴｒ１，Ｔｒ２の間で動作の干渉が発生することを防ぐことが可能である。
（変形例２−２）
また、本発明では、例えば図１９に示す半導体装置１Ｅのように、上記一対のサイドウォール絶縁膜４０ａ，４０ｂを除去した構成とすることも可能である。具体的に、この半導体装置１Ｅでは、上記第１の不純物拡散層１３ａ，１３ｂを除去した後に、ビットコンタクト用の溝部１１Ａの内側に埋め込まれたビットコンタクトプラグ１７Ａを形成する。これにより、ビットコンタクトプラグ１７Ａは、上記第１の不純物拡散層１３ａ，１３ｂの側面と共に、その上端部とも電気的に接続された構造となっている。
なお、半導体装置１Ｅは、それ以外の構成については上記半導体装置１Ｃと同様なことから、その説明を省略すると共に、図面において同じ符号を付すものとする。
以上のような構造を有する半導体装置１Ｅでは、埋め込みゲート用の溝部８ａ，８ｂの第１の不純物拡散層１３ａ，１３ｂが形成された側の側面にチャネル領域Ｓ１，Ｓ２が形成されることがなく、更に、埋め込みゲート用の溝部８ａ，８ｂよりも深く形成されたビットコンタクト用の溝部１１Ａの底面に、第１の不純物拡散層１３ｃが形成されると共に、この溝部１１Ａに埋め込みゲート用の溝部８ａ，８ｂの底面よりも上方に至る厚みで絶縁膜１２が埋め込まれている。これにより、上記半導体装置１Ｃと同様に、１つの活性領域６に２つ並んで設けられたトランジスタＴｒ１，Ｔｒ２の間で動作の干渉が発生することを防ぐことが可能である。
（変形例２−３）
また、本発明では、例えば図２０に示す半導体装置１Ｆのように、上記一対のサイドウォール絶縁膜４０ａ，４０ｂを除去すると共に、上記ビットコンタクトプラグ１７として、ＤＯＰＯＳ膜を埋め込み形成した後、このＤＯＰＯＳ膜中に含まれる不純物をビットコンタクト用の溝部１１の両側面に拡散させることによって、上記第１の不純物拡散層１３ａ，１３ｂを形成した構成とすることも可能である。
なお、半導体装置１Ｆは、それ以外の構成については上記半導体装置１Ｃと同様なことから、その説明を省略すると共に、図面において同じ符号を付すものとする。
以上のような構造を有する半導体装置１Ｆでは、埋め込みゲート用の溝部８ａ，８ｂの第１の不純物拡散層１３ａ，１３ｂが形成された側の側面にチャネル領域Ｓ１，Ｓ２が形成されることがなく、更に、埋め込みゲート用の溝部８ａ，８ｂよりも深く形成されたビットコンタクト用の溝部１１Ａの底面に、第１の不純物拡散層１３ｃが形成されると共に、この溝部１１Ａに埋め込みゲート用の溝部８ａ，８ｂの底面よりも上方に至る厚みで絶縁膜１２が埋め込まれている。これにより、上記半導体装置１Ｃと同様に、１つの活性領域６に２つ並んで設けられたトランジスタＴｒ１，Ｔｒ２の間で動作の干渉が発生することを防ぐことが可能である。
（変形例２−４）
また、本発明では、例えば図２１に示す半導体装置１Ｇのように、上記一対のサイドウォール絶縁膜４０ａ，４０ｂを除去すると共に、上記絶縁膜１２としてＢＰＳＧ膜と、上記ビットコンタクトプラグ１７としてＤＯＰＯＳ膜とを順次埋め込み形成した後に、これらＢＰＳＧ膜及びＤＯＰＯＳ膜中に含まれる不純物をビットコンタクト用の溝部１１の両側面及び底面に拡散させることによって、上記ビットコンタクト用の溝部１１の両側面から底面に至る領域に亘って、第１の不純物拡散層１３ａ，１３ｂ，１３ｃが形成された構成とすることも可能である。
なお、半導体装置１Ｇは、それ以外の構成については上記半導体装置１Ｃと同様なことから、その説明を省略すると共に、図面において同じ符号を付すものとする。
以上のような構造を有する半導体装置１Ｇでは、埋め込みゲート用の溝部８ａ，８ｂの第１の不純物拡散層１３ａ，１３ｂが形成された側の側面にチャネル領域Ｓ１，Ｓ２が形成されることがなく、更に、埋め込みゲート用の溝部８ａ，８ｂよりも深く形成されたビットコンタクト用の溝部１１Ａの底面に、第１の不純物拡散層１３ｃが形成されると共に、この溝部１１Ａに埋め込みゲート用の溝部８ａ，８ｂの底面よりも上方に至る厚みで絶縁膜１２が埋め込まれている。これにより、上記半導体装置１Ｃと同様に、１つの活性領域６に２つ並んで設けられたトランジスタＴｒ１，Ｔｒ２の間で動作の干渉が発生することを防ぐことが可能である。
（データ処理システム）
次に、図２２に示す本発明を適用したデータ処理システム４００について説明する。
本発明を適用したデータ処理システム４００は、上記半導体装置１，５０，７０を備えたシステムの一例であり、このデータ処理システム４００には、例えばコンピュータシステムが含まれるが、必ずしもこれに限定されるものではない。
このデータ処理システム４００は、データプロセッサ４２０及び上記本発明を適用したＤＲＡＭ４６０を含む。データプロセッサ４２０は、例えば、マイクロプロセッサ（ＭＰＵ）、デジタルシグナルプロセッサ（ＤＰＳ）などを含むが、これらに限定されない。
また、データプロセッサ４２０は、システムバス４１０を介して上記ＤＲＡＭ４６０に接続されているが、システムバス４１０を介さずにローカルなバスによって接続される場合もある。さらに、図２２中には、１本のシステムバス４１０が図示されているが、必要に応じてコネクタなどを介して、シリアル乃至パラレルに接続される。
このデータ処理システム４００では、必要に応じて、ストレージデバイス４３０、Ｉ／Ｏデバイス４４０、ＲＯＭ４５０がシステムバス４１０に接続されるが、必ずしも必須の構成要素ではない。ここで、Ｉ／Ｏデバイス４４０には、入力デバイス若しくは出力デバイスの何れか一方のみの場合も含まれる。さらに、各構成要素の個数についても、特に限定されるものではなく、少なくとも１個又は複数個の場合も含まれる。
１Ａ〜１Ｇ…半導体装置（ＤＲＡＭ） ２…半導体基板 ３ａ，３ｂ…素子分離用の溝部 ４…素子分離絶縁膜 ５…素子分離領域 ６（６ａ，６ｂ，６ｃ）…活性領域 ７ａ，７ｂ…ゲート電極 ８ａ，８ｂ…埋め込みゲート用の溝部 ９…ゲート絶縁膜 １０…キャップ絶縁膜 １１，１１Ａ…ビットコンタクト用の溝部 １２…絶縁膜 １３ａ，１３ｂ，１３ｃ…第１の不純物拡散層 １４ａ，１４ｂ…第２の不純物拡散層 １５…第１の層間絶縁膜 １６…ビットコンタクトホール １７，１７Ａ…ビットコンタクトプラグ １８…第２の層間絶縁膜 １９ａ，１９ｂ…容量コンタクトホール ２０ａ，２０ｂ…容量コンタクトプラグ ２１…下部電極 ２２…容量絶縁膜 ２３…上部電極 ２４…第３の層間絶縁膜 ２５…第４の層間絶縁膜 ２６…配線層 ４０ａ，４０ｂ…サイドウォール絶縁膜 ＭＣ１，ＭＣ２…メモリーセル Ｔｒ１，Ｔｒ２…選択用トランジスタ Ｃａ１，Ｃａ２…キャパシタ ＷＬ１，ＷＬ２…ワード配線層（ワード線） ＢＬ…ビット配線層（ビット線）

Claims (18)

  1. 基板の表層に形成された素子分離用の溝部と、
    前記素子分離用の溝部に素子分離絶縁膜を埋め込むことによって形成された素子分離領域と、
    前記素子分離領域によって絶縁分離された複数の活性領域と、
    前記基板の表層に前記活性領域と交差する方向に延在して形成されると共に、各活性領域を分断するように２つずつ並んで設けられた埋め込みゲート用の溝部と、
    前記埋め込みゲート用の溝部から露出した活性領域の表面を覆うゲート絶縁膜と、
    前記埋め込みゲート用の溝部に埋め込まれることによって、前記ゲート絶縁膜を介して前記活性領域を跨ぐように形成されたゲート電極と、
    前記２つの埋め込みゲート用の溝部によって分断された３つの活性領域のうち、中央部に位置する活性領域を分断するように、前記埋め込みゲート用の溝部と平行な方向に延在して形成されると共に、当該埋め込みゲート用の溝部よりも深く形成されたビットコンタクト用の溝部と、
    前記埋め込みゲート用の溝部の底面よりも上方に至る厚みで前記ビットコンタクト用の溝部に埋め込まれた絶縁膜と、
    前記ビットコンタクト用の溝部の両側面に、前記埋め込みゲート用の溝部の底面と同程度の深さで不純物を拡散させることによって形成された第１の不純物拡散層と、
    前記中央部を挟んだ両側に位置する活性領域に、前記ゲート電極の上面と同程度の深さで不純物を拡散させることによって形成された第２の不純物拡散層と、
    前記絶縁膜の上に形成される共に、前記ビットコンタクト用の溝部に埋め込まれた状態で、前記ビットコンタクト用の溝部の両側面に形成された第１の不純物拡散層と共通に接続されるビットコンタクトプラグと、
    前記基板の表面よりも上方に位置して、前記ゲート電極と交差する方向に延在して形成されると共に、前記ビットコンタクトプラグと接続されるビット線とを備える半導体装置。
  2. 前記埋め込みゲート用の溝部と前記ビットコンタクト用の溝部とが、それぞれの底面に向かって幅狭となる形状を有することで、これら溝部の間で前記第１の不純物拡散層が上方に向かって幅狭となる形状を有することを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の不純物拡散層は、前記ビットコンタクト用の溝部の両側面において、その深さ方向の中途部から前記埋め込みゲート用の溝部の底面と同程度の深さで形成されており、
    前記第１の不純物拡散層の上方に位置して、前記ビットコンタクト用の溝部の両側面と面一で形成された一対のサイドウォール絶縁膜を備えることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第１の不純物拡散層は、前記ビットコンタクト用の溝部の両側面において、その深さ方向の中途部から前記埋め込みゲート用の溝部の底面と同程度の深さで形成されており、
    前記ビットコンタクトプラグは、前記第１の不純物拡散層の上方において幅広となる形状を有することを特徴とする請求項１又は２に記載の半導体装置。
  5. 前記第１の不純物拡散層は、前記ビットコンタクト用の溝部の両側面から底面に至る領域に亘って形成されていることを特徴とする請求項１〜４の何れか一項に記載の半導体装置。
  6. 前記絶縁膜が、ＢＰＳＧ(Boron Phosphorus Silicon Glass)膜からなることを特徴とする請求項５に記載の半導体装置。
  7. 前記ビットコンタクトプラグが、ＤＯＰＯＳ（Doped Polysilicon）膜からなることを特徴とする請求項１〜６の何れか一項に記載の半導体装置。
  8. 前記第２の不純物拡散層の上に形成された容量コンタクトプラグと、
    前記容量コンタクトプラグの上に形成された下部電極、容量絶縁膜及び上部電極から構成されるキャパシタとを備えることを特徴とする請求項１〜７の何れか一項に記載の半導体装置。
  9. 基板の表層に素子分離用の溝部を形成し、この素子分離用の溝部に素子分離絶縁膜を埋め込むことによって、素子分離領域及びこの素子分離領域によって絶縁分離された複数の活性領域を形成する工程と、
    前記基板の表層に前記活性領域と交差する方向に延在すると共に、各活性領域を分断するように埋め込みゲート用の溝部を２つずつ並べて形成する工程と、
    前記埋め込みゲート用の溝部から露出した活性領域の表面を覆うゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜を介して前記活性領域を跨ぐように、前記埋め込みゲート用の溝部にゲート電極を埋め込み形成する工程と、
    前記２つの埋め込みゲート用の溝部によって分断された３つの活性領域のうち、中央部に位置する活性領域を分断するように、前記埋め込みゲート用の溝部と平行な方向に延在すると共に、当該埋め込みゲート用の溝部よりも深くなるビットコンタクト用の溝部を形成する工程と、
    前記埋め込みゲート用の溝部の底面よりも上方に至る厚みで前記ビットコンタクト用の溝部に絶縁膜を埋め込み形成する工程と、
    前記ビットコンタクト用の溝部の両側面に、前記埋め込みゲート用の溝部の底面と同程度の深さで不純物を拡散させることによって、第１の不純物拡散層を形成する工程と、
    前記中央部を挟んだ両側に位置する活性領域に、前記ゲート電極の上面と同程度の深さで不純物を拡散させることによって、第２の不純物拡散層を形成する工程と、
    前記絶縁膜の上に、前記ビットコンタクト用の溝部に埋め込まれた状態で、前記ビットコンタクト用の溝部の両側面にそれぞれ形成された第１の不純物拡散層と共通に接続されるビットコンタクトプラグを形成する工程と、
    前記基板の表面よりも上方に位置して、前記ゲート電極と交差する方向に延在すると共に、前記ビットコンタクトプラグと接続されるビット線を形成する工程とを含む半導体装置の製造方法。
  10. 前記埋め込みゲート用の溝部と前記ビットコンタクト用の溝部とを、それぞれの底面に向かって幅狭となるように形成することで、これら溝部の間で前記第１の不純物拡散層を上方に向かって幅狭となる形状とすることを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記ビットコンタクト用の溝部を形成する際に、前記中央部に位置する活性領域を分断するように、前記埋め込みゲート用の溝部と平行な方向に延在する上部溝を形成する工程と、
    前記上部溝の両側面にサイドウォール絶縁膜を形成する工程と、
    前記上部溝の底面に前記埋め込みゲート用の溝部よりも深くなる下部溝を形成する工程とを含み、
    前記第１の不純物拡散層を形成する際に、前記下部溝の両側面に、前記埋め込みゲート用の溝部の底面と同程度の深さで不純物を拡散させることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
  12. 前記サイドウォール絶縁膜を除去した後に、前記ビットコンタクトプラグを形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記第１の不純物拡散層を形成する際に、前記ビットコンタクト用の溝部の両側面に対して斜め方向から不純物をイオン注入することを特徴とする請求項９〜１２の何れか一項に記載の半導体装置の製造方法。
  14. 前記第１の不純物拡散層を形成する際に、前記ビットコンタクト用の溝部を形成した後に、このビットコンタクト用の溝部の両側面及び底面に不純物を拡散させることによって、前記ビットコンタクト用の溝部の両側面から底面に至る領域に亘って、前記第１の不純物拡散層を形成することを特徴とする請求項９〜１３の何れか一項に記載の半導体装置の製造方法。
  15. 前記絶縁膜として、ＢＰＳＧ(Boron Phosphorus Silicon Glass)膜を用い、
    前記第１の不純物拡散層を形成する際に、前記ＢＰＳＧ膜中に含まれる不純物を前記ビットコンタクト用の溝部の両側面及び底面に拡散させることを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記ビットコンタクトプラグとして、ＤＯＰＯＳ（Doped Polysilicon）膜を用い、
    前記第１の不純物拡散層を形成する際に、前記ＤＯＰＯＳ膜中に含まれる不純物を前記ビットコンタクト用の溝部の両側面に拡散させることを特徴とする請求項９〜１５の何れか一項に記載の半導体装置の製造方法。
  17. 前記第２の不純物拡散層の上に、容量コンタクトプラグを形成する工程と、
    前記容量コンタクトプラグの上に、下部電極、容量絶縁膜及び上部電極から構成されるキャパシタを形成する工程とを含むことを特徴とする請求項９〜１６の何れか一項に記載の半導体装置の製造方法。
  18. 請求項１〜８の何れか一項に記載の半導体装置、又は、請求項９〜１７の何れか一項に記載の製造方法により製造された半導体装置を備えるデータ処理システム。
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