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JP5515429B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、メモリを有する半導体装置の製造方法に関する。
１つのスイッチングトランジスタに１つのキャパシタを組み合わせたメモリセル構造が知られている。例えばこのようなメモリセル構造を、ロジックのトランジスタ構造と同時形成して、半導体メモリを備えたロジック混載大規模集積回路（ＬＳＩ）が作製される。
ロジック混載型メモリセルのキャパシタとして、キャパシタ絶縁膜を介してセルプレート電極と半導体基板とが対向配置され、セルプレート電極への印加電圧で半導体基板表面に反転層を形成し、この反転層を電荷蓄積領域とする構造のものを用いることができる。
さらに、シャロートレンチアイソレーション（ＳＴＩ）の素子分離絶縁膜を掘り込んで、素子分離溝中に入り込んでセルプレート電極を形成することにより、素子分離溝側壁の活性領域も電荷蓄積領域として利用し、容量を増やすことができる（１ＴＱ構造）。
メモリセルのスイッチングトランジスタの、キャパシタ側の不純物拡散層（ストレージ拡散層）が、キャパシタの反転層と接続され、電荷蓄積領域の一部となる。メモリセルの電荷保持特性を良好とするために、ストレージ拡散層を介したリーク電流、例えばジャンクションリーク電流を低減させることが望ましい。なお、高温（例えば１２５℃）になると、ストレージ拡散層を介したリーク電流は大幅に増大する。
特許第３５６４４７２号公報 特許第３７９５６３４号公報
本発明の一目的は、ストレージ拡散層を介したリーク電流の抑制が図られたメモリセルの作製に適した、半導体装置の製造方法を提供することである。
本発明の一観点によれば、半導体基板の表面に、第１導電型の第１領域を形成し、該第１領域上に、第１ゲート絶縁膜と第１ゲート電極の積層構造、及びキャパシタ絶縁膜とキャパシタ電極の積層構造を形成する工程と、前記半導体基板の表面に、前記第１領域と素子分離絶縁膜により分離された前記第１導電型の第２領域を形成し、該第２領域上に、第２ゲート絶縁膜と第２ゲート電極の積層構造を形成する工程と、前記第１，２領域、前記第１，２ゲート電極及び前記キャパシタ電極を覆って第１絶縁膜を形成する工程と、前記第２領域上および前記第２ゲート電極上の前記第１絶縁膜を覆って第１マスク部材を形成する工程と、前記第１ゲート電極と前記キャパシタ電極と前記第１マスク部材とをマスクとし、前記第１ゲート電極と前記キャパシタ電極との間の前記第１領域上の第３領域、及び、該第１ゲート電極に対し該キャパシタ電極と反対側の該第１領域上の第４領域に、前記第１絶縁膜を通して、前記第１導電型と反対の第２導電型の第１不純物を注入する第１不純物注入工程と、前記第１不純物注入工程の後、前記第１マスク部材を除去し、前記第１絶縁膜をエッチングして、前記第１，２ゲート電極の側壁上及び前記キャパシタ電極の側壁上に、第１サイドウォール絶縁膜を残す工程と、前記第１，３，４領域、前記第１ゲート電極及び前記キャパシタ電極を覆って第２マスク部材を形成する工程と、前記第２ゲート電極と第２マスク部材とをマスクとし、前記第２領域の境界と前記第２ゲート電極との間の前記第２領域上の第５領域に、前記第２導電型の第２不純物を注入する第２不純物注入工程と、を有し、前記第１不純物注入工程で注入された前記第１不純物の深さ方向プロファイルのピーク濃度は、前記第２不純物注入工程で注入された前記第２不純物の深さ方向プロファイルのピーク濃度よりも低いことを特徴とする半導体装置の製造方法、が提供される。
第１ゲート電極とキャパシタ電極との間の第２領域に、第１絶縁膜を通して第１不純物を注入して、不純物拡散層を形成することにより、第１ゲート電極及びキャパシタ電極を用いて形成されるメモリセルにおいて、当該不純物拡散層を介したリーク電流が抑制され、電荷保持特性向上が図られる。
当該不純物拡散層形成の不純物注入に用いた第１絶縁膜は、例えば、第１ゲート電極側壁上のサイドウォールに加工して、第１ゲート電極に対しキャパシタ電極と反対側の第３領域への第２不純物注入のマスクとして用いることができる。
図１は、本発明の実施例の半導体装置の全体構造を示す概略平面図である。 図２Ａは、実施例によるメモリセルアレイのレイアウトの概略平面図であり、図２Ｂは、図２Ａに示す一点鎖線ＡＡ´に沿ったメモリセルの概略断面図である。 図３は、実施例の半導体装置のメモリ回路のメモリセルと、ロジック回路のトランジスタを並べて示す概略平面図である。 と と と と と と と と 図４Ａ〜図４Ｑは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。 図５Ａ及び図５Ｂは、実施例のメモリセルのオン電流及びリーク電流を測定した実験のサンプル構造を示す概略断面図である。 図６は、実施例及び第１の比較例のメモリセルのオン電流及びリーク電流の測定実験結果をプロットしたグラフである。 図７は、実施例及び第２の比較例のシミュレーションで得られた不純物の深さ方向プロファイルである。 図８は、実施例及び第１の比較例のメモリセルのオン電流及びリーク電流のシミュレーション結果をプロットしたグラフである。
まず、本発明の実施例による半導体装置の概略的な全体構造について説明する。
図１は、実施例の半導体装置のチップイメージを示す概略平面図である。図１の左側に、半導体装置１００の全体構造を示す。半導体装置１００は、半導体メモリを備えたロジック混載大規模集積回路（ＬＳＩ）であり、メモリ回路１０１と、ロジック回路１０２とを含む。ロジック回路１０２は、例えば相補型金属酸化物半導体（ＣＭＯＳ）インバータチェーンを含む。
図１の右側に、メモリ回路１０１のレイアウトを概略的に示す。メモリ回路１０１は、メモリセル１０３、センスアンプ１０４、ワードデコーダ１０５、コラムデコーダ１０６、及び周辺回路１０７を含む。
ワードデコーダ１０５及びコラムデコーダ１０６が、アドレスデコーダとして用いられる。指定されたアドレスのメモリセル１０３から読み出された微弱信号を、センスアンプ１０４が十分なレベルに増幅する。周辺回路１０７は、メモリセル１０３、センスアンプ１０４、ワードデコーダ１０５、及びコラムデコーダ１０６以外の回路をまとめて示しており、入出力バッファ等を含む。
図２Ａは、実施例によるメモリセルアレイのレイアウトを概略的に示す平面図である。４行２列の配置を代表的に示す。素子分離溝に酸化シリコン等の絶縁膜を埋め込んだ、シャロートレンチアイソレーション（ＳＴＩ）の素子分離絶縁膜ＳＴＩが、各々列方向に細長く２行２列に配置された活性領域ＡＲを画定する。
ビット線コンタクトＢＣＴが、各活性領域ＡＲの中央に配置されている。１つの活性領域ＡＲ当たり、ビット線コンタクトＢＣＴを共有し、ビット線コンタクトＢＣＴを挟んで上下に２つのメモリセルＭＣが配置される。
ビット線ＢＬに対し、相補的なビット線／ＢＬが対となるよう配置されている。図２Ａでビット線の対に対し０と番号を付している。ビット線ＢＬ、／ＢＬが、それぞれ、隣接する活性領域ＡＲの列上を列方向に延在し、各活性領域ＡＲのビット線コンタクトＢＣＴに接続する。
ワード線ＷＬに対し、相補的なワード線／ＷＬが対となるよう配置されている。図２Ａでワード線の対ごとに０、１と番号を付している。一対のワード線ＷＬ、／ＷＬは、ビット線コンタクトＢＣＴを挟んで上下に配置され、活性領域ＡＲを横切って行方向に延在する。
ビット線コンタクトＢＣＴに対し、ワード線ＷＬ、／ＷＬの上下外側に、それぞれ、セルプレート電極ＣＰが配置されている。これらのセルプレート電極ＣＰは、活性領域ＡＲの上下端部を覆って、行方向に延在する。上側の行の活性領域ＡＲの下側のセルプレート電極ＣＰと、下側の行の活性領域ＡＲの上側のセルプレート電極ＣＰとが、共通となっている。
図２Ｂは、図２Ａに示す一点鎖線ＡＡ´に沿ったメモリセルＭＣの概略断面図である。半導体基板ＳＵＢに、ワード線ＷＬをゲート電極とし、不純物拡散層ＳＴＲ、ＳＤがソース／ドレイン領域に対応するＭＯＳトランジスタ構造ＴＲが形成されている。なお、チャネルドーズ領域ＣＨＤ（９ａ）、チャネルストップ領域ＣＨＳ（９ｂ）については、後述する。
不純物拡散層ＳＤにビット線ＢＬが接続し、ビット線コンタクトＢＣＴが形成されている。不純物拡散層ＳＤ、ＳＴＲは、例えば、ｎ型ウェルＮＷ中に形成されたｐ型不純物拡散層であり、ｐ型のＭＯＳトランジスタＴＲが形成される。
不純物拡散層ＳＴＲを挟んで、ワード線ＷＬと反対側の半導体基板ＳＵＢ上に、キャパシタ絶縁膜ＣＩを介してセルプレート電極ＣＰが配置されている。セルプレート電極ＣＰへの所定電圧印加により、半導体基板ＳＵＢの表面に反転層ＩＬを形成することで、反転層ＩＬに電荷を蓄積することができ、セルプレート電極ＣＰ、キャパシタ絶縁膜ＣＩ、及び反転層ＩＬの積層構造によるキャパシタＣＡＰが形成される。例えば、セルプレート電極ＣＰへの所定の負電圧印加により、ｎ型ウェルＮＷ表面を反転させて、正電荷を蓄積できる。
このように、ＭＯＳトランジスタＴＲをスイッチングトランジスタとし、キャパシタＣＡＰに電荷を蓄積して情報を保持するメモリセルＭＣが形成される。
セルプレート電極ＣＰは、隣接する活性領域ＡＲにまたがって、隣接するメモリセルＭＣに共通に形成されている。隣接する活性領域ＡＲの間で、セルプレート電極ＣＰの下に素子分離絶縁膜ＳＴＩが配置されている。
セルプレート電極ＣＰ下の素子分離絶縁膜ＳＴＩが、一部の厚さを残して掘り込まれ、素子分離溝中に入り込んでセルプレート電極ＣＰが形成されている。これにより、素子分離溝側壁にも反転層ＩＬを形成して、キャパシタ容量増大が図られる。素子分離溝底には、隣接するメモリセルＭＣ同士を電気的に分離するのに必要な厚さの絶縁膜が残される。
このように、素子分離溝側壁もキャパシタとして用いられるとともに、素子分離溝底に残した絶縁膜により隣接メモリセル間が電気的に分離される分離併合型キャパシタ構造が形成されている。
キャパシタＣＡＰに接続される不純物拡散層（ストレージ拡散層）ＳＴＲは、反転層ＩＬの形成領域に比べ不純物濃度が高く、電流のリークが生じやすい。メモリセルＭＣの電荷保持特性を良好にするため、特に、ストレージ拡散層ＳＴＲを介したリーク電流を低減することが望まれる。
次に、実施例による半導体装置の製造方法について説明する。メモリセルのスイッチングトランジスタをｐ型ＭＯＳトランジスタで形成する場合を例示し、メモリセルとロジック回路のｐ型ＭＯＳトランジスタとを同時に製造する工程について説明する。なお、半導体装置の製造工程全体としては、ｎ型ＭＯＳトランジスタの製造工程部分も必要となるが、ｎ型ＭＯＳトランジスタの製造工程部分は、例えば公知の技術を用いることができる。
図３は、半導体メモリを備えた実施例のロジック混載ＬＳＩ中の、メモリ回路のメモリセルＭＣと、ロジック回路のｐ型ＭＯＳトランジスタＴＲＬとを並べて示す概略平面図である。ロジック回路のｐ型ＭＯＳトランジスタＴＲＬは、活性領域ＡＲＬに形成され、ゲート電極ＧＴを有する。以下、図３に示す一点鎖線ＹＹ´に沿った概略断面図を参照して、実施例の半導体装置の製造方法の主要工程について説明する。
まず、図４Ａに示すように、例えばｐ型のシリコン半導体基板１を用意し、シリコン基板１の表面を熱酸化して初期シリコン酸化膜２を形成した後、初期シリコン酸化膜２上にシリコン窒化膜（Ｓｉ３Ｎ４膜）３を例えば化学気相堆積（ＣＶＤ）で形成する。
次に、活性領域を覆うレジストパターンＲＰ１をリソグラフィーで形成し、レジストパターンＲＰ１をマスクとしたドライエッチングにより、シリコン窒化膜３をエッチングしてハードマスクを形成し、このハードマスクをマスクとしてシリコン基板１をエッチングする。シリコン基板１内に、例えば深さ３００ｎｍ程度の素子分離溝４を形成する。素子分離溝４の深さは、キャパシタ容量に寄与するものであり、適宜変更が可能である。
次に、（残っていれば）レジストパターンＲＰ１を灰化処理等により除去する。次に、素子分離溝４を埋め込んで、例えば高密度プラズマ（ＨＤＰ）ＣＶＤにより例えばシリコン酸化物を堆積して、素子分離絶縁膜５を形成する。そして、シリコン窒化膜３をストッパとした化学機械研磨（ＣＭＰ）を施し、素子分離溝４内に素子分離絶縁膜５を残す。このようにしてＳＴＩの素子分離絶縁膜５が形成される。
次に、図４Ｂに示すように、メモリ回路において素子分離絶縁膜５の掘り起こしエッチングを行なう領域に開口するレジストパターンＲＰ２を、リソグラフィーで形成する。そして、レジストパターンＲＰ２をマスクとしたドライエッチングにより、素子分離絶縁膜５を素子分離溝４の底から一部の厚さ、例えば１３０ｎｍ程度残して除去して、キャパシタ用トレンチ６を形成する。その後レジストパターンＲＰ２を灰化処理等により除去する。
次に、図４Ｃに示すように、ウエットエッチングにより、シリコン窒化膜３、初期シリコン酸化膜２を除去する。エッチング液として、例えば、リン酸溶液やフッ酸溶液を用いる。その後、シリコン基板１表面を熱酸化して、後のイオン注入工程の保護膜として機能するシリコン酸化膜７を、例えば厚さ１０ｎｍ形成する。
次に、図４Ｄに示すように、ｎ型不純物のイオン注入を行ない、ｎ型ウェルを兼ねたチャネルストップ領域８を形成する。イオン注入条件は、例えば、ｎ型不純物としてリン（Ｐ）を用い、加速エネルギーを３６０ｋｅＶとし、ドーズ量を３．０×１０１３／ｃｍ２とする。イオン注入条件は、作製される半導体装置の素子分離能力に影響し、素子分離溝４の深さに合わせて適宜変更できる。
なお、このイオン注入は、メモリ回路のトランジスタ領域及びキャパシタ領域と、ロジック回路のｐ型ＭＯＳトランジスタ領域に開口するレジストパターンをリソグラフィーで形成し、このレジストパターンをマスクとして行なわれる。レジストパターンを、イオン注入後、灰化処理等により除去する。
ｎ型ウェル及びチャネルストップ領域８は、キャパシタ用トレンチ６の形成領域で、素子分離絶縁膜５が掘り込まれた分だけ、他の領域よりも深い位置に形成される。なお、キャパシタ用トレンチ６の形成前にウェル注入を行なう製造プロセスとすることもできる。
次に、さらにｎ型不純物のイオン注入を行なって、メモリ回路の活性領域の上層部分、及びロジック回路のｐ型ＭＯＳトランジスタ領域の活性領域の上層部分に、チャネルドーズ領域９ａを形成する。また、これと同時に、メモリ回路のキャパシタ用トレンチ６形成領域の、素子分離絶縁膜５の（素子分離溝４の）下方に、望ましくは直下に、チャネルストップ領域９ｂを形成する。イオン注入条件は、例えば、ｎ型不純物としてヒ素（Ａｓ）を用い、加速エネルギーを１００ｋｅＶとし、ドーズ量を１．５×１０１２／ｃｍ２とする。
なお、このイオン注入は、メモリ回路のトランジスタ領域及びキャパシタ領域と、ロジック回路のｐ型ＭＯＳトランジスタ領域に開口するレジストパターンをリソグラフィーで形成し、このレジストパターンをマスクとして行なわれる。レジストパターンを、イオン注入後、灰化処理等により除去する。また、ｎ型ウェルを兼ねたチャネルストップ領域８形成時と同じレジストパターンを用いてもよい。
次に、図４Ｅに示すように、まず、ウエットエッチングにより酸化シリコン膜７を溶解除去する。エッチング液としては、例えばフッ酸溶液を用いる。
次に、メモリ回路のスイッチングトランジスタのゲート絶縁膜、キャパシタ絶縁膜、及びロジック回路のｐ型ＭＯＳトランジスタのゲート絶縁膜として用いられる絶縁膜１０を形成する。例えば、シリコン基板１表面を熱酸化して、シリコン酸化膜１０を、例えば厚さ３．６ｎｍ程度形成する。なお、いわゆるデュアルゲート絶縁膜プロセスにより、熱酸化、酸化膜の一部除去、再熱酸化を行い、トランジスタ領域とキャパシタ領域とで、それぞれ異なる膜厚に絶縁膜を形成するようにしてもよい。
次に、メモリ回路のスイッチングトランジスタのゲート電極、キャパシタの上部電極であるセルプレート電極、及びロジック回路のｐ型ＭＯＳトランジスタのゲート電極として用いられる導電膜１１を形成する。例えば、シリコン酸化膜１０上に、ＣＶＤにより多結晶シリコン膜１１を厚さ１０５ｎｍ程度堆積する。多結晶シリコン膜１１は、キャパシタ用トレンチ６に入り込んで形成される。
次に、図４Ｆに示すように、メモリセルのスイッチングトランジスタのゲート電極１１ａ、セルプレート電極１１ｂ、及びロジック回路のｐ型ＭＯＳトランジスタのゲート電極１１ｃの形状のレジストパターンＲＰ３を、リソグラフィーで形成する。
レジストパターンＲＰ３を用いて、多結晶シリコン膜１１及びシリコン酸化膜１０をパターニングし、メモリセルのスイッチングトランジスタのゲート電極１１ａ及びゲート絶縁膜１０ａ、セルプレート電極１１ｂ及びキャパシタ絶縁膜１０ｂ、及び、ロジック回路のｐ型ＭＯＳトランジスタのゲート電極１１ｃ及びゲート絶縁膜１０ｃを、同時形成する。
その後、レジストパターンＲＰ３を灰化処理等により除去する。なお、多結晶シリコン膜１１のパターニングの前に、ゲート電極１１ａ、１１ｃ、及びセルプレート電極１１ｂの抵抗を下げるための不純物注入を行なってもよい。
次に、図４Ｇに示すように、ゲート電極１１ａ、セルプレート電極１１ｂ、及びゲート電極１１ｃをマスクとし、パンチスルー対策としてポケットイオン注入を行ない、ゲート電極１１ａ、１１ｃの端部下方に入り込むポケット領域１２を形成する。
イオン注入条件は、ｎ型不純物として例えばリン（Ｐ）を用い、加速エネルギーを３５ｋｅＶとし、ドーズ量を１回当たり、６．１０×１０１２／ｃｍ２とし、ウェハを回転させて４方向から、４５度の傾斜注入を行なう。なお、メモリ回路のトランジスタとロジック回路のトランジスタとで、条件を異ならせてポケットイオン注入を行なうようにしてもよい。
次に、図４Ｈに示すように、ゲート電極１１ａ、セルプレート電極１１ｂ、及びゲート電極１１ｃを覆って、シリコン基板１上に絶縁膜１３を形成する。例えば、ＣＶＤでシリコン酸化膜１３を厚さ１５ｎｍ堆積する。
次に、図４Ｉに示すように、絶縁膜１３上に、ロジック回路の活性領域（少なくとも、ｐ型ＭＯＳトランジスタのゲート電極１１ｃの両側近傍）を覆い、メモリ回路の活性領域に開口するレジストパターンＲＰ４をリソグラフィーで形成する。
ゲート電極１１ａ、セルプレート電極１１ｂ、及びレジストパターンＲＰ４をマスクとし、絶縁膜１３を通して、ｐ型不純物のイオン注入を行ない、メモリセルのゲート電極１１ａの両側の活性領域表層にエクステンション領域１４を形成する。イオン注入条件は、例えば、ｐ型不純物としてホウ素（Ｂ）を用い、加速エネルギーを５．０ｋｅＶとし、ドーズ量を４．０×１０１４／ｃｍ２とする。
次に、図４Ｊに示すように、灰化処理等によりレジストパターンＲＰ４を除去する。レジストパターンＲＰ４の下の絶縁膜１３が露出する。
次に、図４Ｋに示すように、絶縁膜１３をリアクティブイオンエッチング（ＲＩＥ）等の異方性エッチングでエッチバックして、ゲート電極１１ａ、セルプレート電極１１ｂ及びゲート電極１１ｃの側壁上に絶縁膜１３を残し、サイドウォール絶縁膜（サイドウォールスペーサ）１５を形成する。
次に、図４Ｌに示すように、メモリ回路の活性領域（少なくとも、スイッチングトランジスタのゲート電極１１ａの両側近傍）を覆い、ロジック回路のｐ型ＭＯＳトランジスタの活性領域に開口するレジストパターンＲＰ５をリソグラフィーで形成する。
ゲート電極１１ｃ、その側壁上のサイドウォール絶縁膜１５、及びレジストパターンＲＰ５をマスクとし、ｐ型不純物のイオン注入を行ない、ロジック回路のｐ型ＭＯＳトランジスタのゲート電極１１ｃの両側の活性領域表層にエクステンション領域１６を形成する。イオン注入条件は、例えば、ｐ型不純物としてホウ素（Ｂ）を用い、加速エネルギーを０．５ｋｅＶとし、ドーズ量を２．０×１０１４／ｃｍ２とする。
次に、図４Ｍに示すように、灰化処理等によりレジストパターンＲＰ５を除去する。
次に、図４Ｎに示すように、ゲート電極１１ａ、１１ｃと、セルプレート電極１１ｂと、これらの側壁上のサイドウォール絶縁膜１５とを覆って、シリコン基板１上に絶縁膜１７を形成する。例えば、ＣＶＤでシリコン酸化膜を厚さ７０ｎｍ堆積する。
次に、図４Ｏに示すように、メモリセルのスイッチングトランジスタのゲート電極１１ａと、これに隣接するセルプレート電極１１ｂとの間の領域を覆い、ゲート電極１１ａのセルプレート電極１１ｂと反対側の領域、及びロジック回路のｐ型ＭＯＳトランジスタのゲート電極１１ｃの両側の領域を露出するレジストパターンＲＰ６を、リソグラフィーで形成する。
次に、レジストパターンＲＰ６を用いて絶縁膜１７を、リアクティブイオンエッチング（ＲＩＥ）等の異方性エッチングでエッチバックする。これにより、スイッチングトランジスタのゲート電極１１ａのセルプレート電極１１ｂと反対側側壁のサイドウォール絶縁膜１５上、及び、ロジック回路のｐ型ＭＯＳトランジスタのゲート電極１１ｃの両側側壁のサイドウォール絶縁膜１５上に、絶縁膜１７を残して、サイドウォール絶縁膜（サイドウォールスペーサ）１８ａを形成する。
また同時に、レジストパターンＲＰ６の下の、スイッチングトランジスタのゲート電極１１ａとセルプレート電極１１ｂとの間の領域の絶縁膜１７を残して、この領域を覆うマスク部材１８ｂを形成する。その後、灰化処理等によりレジストパターンＲＰ６を除去する。
次に、図４Ｐに示すように、ゲート電極１１ａ、ゲート電極１１ａのセルプレート電極１１ｂ反対側側壁上のサイドウォール絶縁膜１５及び１８ａ、セルプレート電極１１ｂ、マスク部材１８ｂ、ゲート電極１１ｃ、及びゲート電極１１ｃの両側側壁上のサイドウォール絶縁膜１５及び１８ａをマスクとして、ｐ型不純物のイオン注入を行なう。イオン注入条件は、例えば、ｐ型不純物としてホウ素（Ｂ）を用い、加速エネルギーを４ｋｅＶとし、ドーズ量を６．０×１０１５／ｃｍ２とする。
これにより、スイッチングトランジスタのゲート電極１１ａの、セルプレート電極１１ｂと反対側に、エクステンション領域１４と重畳するように、エクステンション領域１４よりも高不純物濃度の領域１９が形成される。
このようにして、ゲート電極１１ａと、ゲート絶縁膜１０ａと、セルプレート電極１１ｂ側に配置されストレージ拡散層となるエクステンション領域１４と、セルプレート電極１１ｂと反対側に配置されビットコンタクト拡散層となる高不純物濃度領域１９（及びこれと重畳されたエクステンション領域１４）とを備えた、メモリ回路のスイッチング用トランジスタ構造ＴＲが形成される。
また同時に、ロジック回路のｐ型ＭＯＳトランジスタのゲート電極１１ｃの両側に、エクステンション領域１６と重畳するように、エクステンション領域１６よりも高不純物濃度のソース／ドレイン領域１９が形成される。
このようにして、ゲート電極１１ｃと、ゲート絶縁膜１０ｃと、ソース／ドレイン領域１９（及びこれと重畳されたエクステンション領域１６）とを備えた、ロジック回路のｐ型ＭＯＳトランジスタ構造ＴＲＬが形成される。
セルプレート電極１１ｂと、シリコン基板１の上面及びキャパシタ用トレンチ６の側壁で、セルプレート電極１１ｂとシリコン基板１との間に介在するキャパシタ絶縁膜１０ｂと、キャパシタ絶縁膜１０ｂを介してセルプレート電極１１ｂと対向するシリコン基板１の表面部分（に形成される反転層）とにより、キャパシタ構造ＣＡＰが形成される。スイッチング用トランジスタ構造ＴＲとキャパシタ構造ＣＡＰとを備えて、メモリセルＭＣが形成される。
ビットコンタクト拡散層及びソース／ドレイン領域１９形成のイオン注入後、不純物の活性化及び拡散のため、ラピッドサーマルアニーリング（ＲＴＡ）による熱処理を、例えば１０２５℃で３秒行なう。
そして、スパッタリングでＣｏ膜を形成し、熱処理を行って、ゲート電極１１ａ、１１ｃ、セルプレート電極１１ｂ、ソース／ドレイン領域１９の表面をシリサイド化する。その後、不要部のＣｏ膜を除去する。
次に、図４Ｑに示すように、シリコン基板１全面上に、例えばＣＶＤでシリコン酸化膜を堆積して、層間絶縁膜２０を形成する。
次に、メモリセルのビットコンタクト拡散層１９、及びロジック回路のｐ型ＭＯＳトランジスタのソース／ドレイン領域１９を露出させるように、層間絶縁膜２０をリソグラフィー及びドライエッチングにより加工し、コンタクト孔を形成する。その後、ドライエッチングで用いたレジストパターンを灰化処理等で除去する。
続いて、コンタクト孔を埋め込むように、グルー膜を含んだＷプラグを形成して、コンタクトプラグ２１を形成する。
その後、ダマシン法等によりＣｕ配線等を形成する。しかる後、さらなる層間絶縁膜や上層配線、上層保護膜等の形成を経て、実施例による半導体装置を完成させる。
本願発明者らは、ストレージ拡散層１４（ストレージ拡散層ＳＴＲとも呼ぶこととする）を、絶縁膜１３を通したイオン注入で形成することにより、以下に説明するように、ストレージ拡散層ＳＴＲを介したリーク電流低減等が図られることを見出した。
まず、メモリセルのトランジスタのオン電流、及びストレージ拡散層を介したリーク電流について調べた実験について説明する。
図５Ａ及び図５Ｂは、この実験の測定サンプルの構造を示す概略断面図である。図５Ａはオン電流測定に係るサンプル構造を示し、図５Ｂはリーク電流測定に係るサンプル構造を示す。
図５Ａに示す、オン電流測定に係るサンプル構造では、メモリセルのトランジスタＴＲのビットコンタクト拡散層ＳＤ、ゲート電極ＷＬ、及び基板にそれぞれ接続する電極端子として、ビット線端子ＴＢＬ、ワード線端子ＴＷＬ、及び基板端子ＴＳＵＢを設けた。これとともに、ストレージ拡散層ＳＴＲから引き出した電極端子として、ストレージ拡散層端子ＴＳＴＲを設けた。ただし、実際のメモリ構造では、ストレージ拡散層ＳＴＲには電極が接続されない。なお、ゲート長は例えば１２０ｎｍであり、ゲート幅は例えば９０ｎｍである。
図５Ｂの、リーク電流測定に係るサンプル構造では、オン電流測定のサンプル同様に、ビット線端子ＴＢＬ、ワード線端子ＴＷＬ、及び基板端子ＴＳＵＢを設けるとともに、セルプレート電極ＣＰに接続するセルプレート電極端子ＴＣＰを設けた。なお、ゲート長は例えば１００ｎｍであり、ゲート幅は例えば９０ｎｍである。
オン電流測定に係るサンプル構造のトランジスタＴＲと、リーク電流測定に係るサンプル構造のトランジスタＴＲを、上述した実施例の製造工程と同様にして、同一基板上に同時形成した。
ストレージ拡散層ＳＴＲ形成のイオン注入が、絶縁膜越しに行なわれている。絶縁膜として厚さ１５ｎｍのシリコン酸化膜を用い、ホウ素（Ｂ）を、加速エネルギー５．０ｋｅＶ、ドーズ量４．０×１０１４／ｃｍ２で注入した。
なお、この実験のサンプル作製において、ポケット注入は、リン（Ｐ）を用い、加速エネルギー３５ｋｅＶ、ドーズ量を１回当たり６．１×１０１２／ｃｍ２とし、ウェハを回転させて４方向から４５度の傾斜注入を行なった。
そして、第１の比較例のサンプルも準備した。第１の比較例のサンプルは、ストレージ拡散層形成のイオン注入を、絶縁膜越しでなく、ゲート電極及びセルプレート電極のみをマスクとして行なった。
第１の比較例のストレージ拡散層形成のイオン注入条件は、ロジックのｐ型ＭＯＳトランジスタのエクステンション領域形成と同様に、ホウ素（Ｂ）を用い、加速エネルギーを０．５ｋｅＶとし、ドーズ量を２．０×１０１４／ｃｍ２とした。
第１の比較例のサンプル作製において、ポケット注入は、リン（Ｐ）を用い、加速エネルギーを３５ｋｅＶ、ドーズ量を１回当たり、３．０×１０１２／ｃｍ２とし、ウェハを回転させて４方向から４５度の傾斜注入を行なった。
また、所望の閾値電圧Ｖｔｈ（−０．２３Ｖ）に合わせるため、ロジックのトランジスタ部とは別に、チャネルドーズとして、ヒ素（Ａｓ）を用い、加速エネルギー６０ｋｅＶ、ドーズ量４．０×１０１２／ｃｍ２として、イオン注入を行なった。
オン電流の測定は、ワード線端子ＴＷＬへの印加電圧を−１．５５ＶとしてトランジスタＴＲをオンにした状態で、ビット線端子ＴＢＬへの印加電圧を０Ｖとし、ストレージ拡散層端子ＴＳＴＲへの印加電圧を−１．２Ｖとして、ストレージ拡散層端子ＴＳＴＲを流れる電流を測定した。基板端子ＴＳＵＢへの印加電圧は０Ｖとした。
リーク電流の測定は、セルプレート電極端子ＴＣＰへの印加電圧を−０．３５Ｖとし、ワード線端子ＴＷＬへの印加電圧を−０．３５ＶとしてトランジスタＴＲをオンにした状態で、基板端子ＴＳＵＢへの印加電圧を１．２Ｖとし、ビット線端子ＴＢＬへの印加電圧を０Ｖとして、ビット線端子ＴＢＬを流れる電流を測定した。
図６は、オン電流に対してリーク電流をプロットしたグラフである。横軸がオン電流ＩｏｎをμＡ／ｃｅｌｌ単位で示し、縦軸がリーク電流ＳＴＲＬｅａｋを１０−１６Ａ／μｍ単位で示す。実施例を三角のプロットで示し、第１の比較例を菱形のプロットで示す。オン電流及びリーク電流の測定は、室温で行なった。
メモリの電荷保持特性の観点から、リーク電流は低いことが好ましく、スイッチングトランジスタの高速動作等の観点から、オン電流は高いことが好ましい。この実験では、実施例の方が、第１の比較例よりもリーク電流を低く、かつオン電流を高くできた。なお、図６には室温での測定結果を示したが、高温（例えば１２５℃）の測定では、実施例によるリーク電流低減効果がより顕著となった。
このように、絶縁膜を介したイオン注入でストレージ拡散層を形成することにより、リーク電流低下が図られることがわかった。オン電流低下も抑制可能なことがわかった。
次に、絶縁膜を介したイオン注入が、ストレージ拡散層の不純物濃度プロファイルにどのような影響を与えるか考察したシミュレーションについて説明する。
シミュレーションにはテクノロジー・コンピュータ・エイディッド・デザイン（ＴＣＡＤ）ソフトを用いた。シリコン酸化膜越しに不純物Ｂを注入する場合を想定し、Ｂの深さ方向プロファイル（以下単にＢプロファイルと呼ぶこともある）を、ストレージ拡散層中心部で取得した。シリコン酸化膜の厚さを５ｎｍ、１０ｎｍ、１５ｎｍ、及び２０ｎｍと変化させた。
また、実施例のようにゲート電極とセルプレート電極との間を覆った絶縁膜をエッチバックして、ゲート電極側壁上及びセルプレート電極側壁上にサイドウォールを残した状態とし、サイドウォール越しにイオン注入を行なう第２の比較例に対するシミュレーションも行なった。第２の比較例は、ストレージ拡散層中心部では、絶縁膜が除去されて、絶縁膜を介さないイオン注入となっている。
図７は、シミュレーションで得られた実施例及び第２の比較例の、Ｂ不純物注入直後の、不純物Ｂの深さ方向プロファイルである。横軸がシリコン基板表面からの深さをμｍ単位で示し、縦軸がＢ濃度をログスケールのｃｍ−３単位で示す。
曲線Ａ５、Ａ１０、曲線Ａ１５、曲線Ａ２０がそれぞれ、絶縁膜の厚さが５ｎｍ、１０ｎｍ、１５ｎｍ、２０ｎｍの実施例のＢプロファイルであり、曲線Ｂ１５が、サイドウォールの厚さが１５ｎｍの第２の比較例のＢプロファイルである。
プロファイルのピーク濃度に対応する深さである投影飛程（projection range、Ｒｐ）を揃えるように、各サンプルの加速エネルギーを調整している。図７に示すプロファイルの投影飛程Ｒｐは０．７ｎｍである。また、ドーズ量は全サンプルで等しく２．０×１０１４／ｃｍ２である。
実施例の絶縁膜の厚さが５ｎｍ、１０ｎｍ、１５ｎｍ、２０ｎｍのサンプルは、それぞれ、加速エネルギーが３ｋｅＶ、４ｋｅＶ、５ｋｅＶ、７ｋｅＶである。第２の比較例のサイドウォールの厚さが１５ｎｍのサンプルは、加速エネルギーが０．５ｋｅＶである。同程度の投影飛程Ｒｐを得ようとすると、絶縁膜を通してのイオン注入となる実施例は、絶縁膜を通さない第２の比較例よりも高い加速エネルギーが必要となり、また、不純物が通過する絶縁膜が厚いほど、高い加速エネルギーが必要となる。
第２の比較例は、不純物Ｂが基板表面の浅い部分に集中して分布している。投影飛程Ｒｐ（深さ０．７ｎｍ）付近で示すピーク濃度が１０２０ｃｍ−３を超えて高く、最も深い注入深さが２５ｎｍ程度と浅い。
実施例は、第２の比較例に比べて、不純物Ｂが深い部分まで広がって分布している。どのサンプルでも、投影飛程Ｒｐ（深さ０．７ｎｍ）付近で示すピーク濃度が１０１９ｃｍ−３のオーダと低くなっており、分布の裾が９０ｎｍを越えて深くまで広がっている。絶縁膜の膜厚が厚く、加速エネルギーが高いほど、ピーク濃度が低くなるとともに、最も深い注入深さが深くなる傾向がある。なお、実施例はある程度の量の不純物Ｂが、絶縁膜を越えずに、絶縁膜の厚さ内に留まる。
このように、実施例では絶縁膜を越えて基板内に十分に不純物を注入するために、ある程度（例えば、絶縁膜を介さない場合に比べて６倍〜１４倍程度）高い加速エネルギーでのイオン注入が好ましい。絶縁膜を介して比較的高い加速エネルギーでイオン注入を行なうことに伴い、不純物プロファイルはピーク濃度が低くなり、従って不純物濃度が全体的に低くなり、分布の裾が深くまで達する。
なお、第２の比較例は、ロジックのｐ型ＭＯＳトランジスタのエクステンション注入に対応しているとも言える。上述の製造工程の説明のように、メモリセルのスイッチングトランジスタのエクステンション注入を絶縁膜越しに行なった後、この絶縁膜をエッチバックして、ロジックのｐ型ＭＯＳトランジスタのゲート電極側壁上にサイドウォールを残す。そして、このサイドウォール越しに、ロジックのｐ型ＭＯＳトランジスタのエクステンション注入が行なわれる。
メモリセルのスイッチングトランジスタのエクステンション注入は、例えば、厚さ１５ｎｍのシリコン酸化膜越しに、不純物Ｂを用い、加速エネルギー５．０ｋｅＶ、ドーズ量４．０×１０１４／ｃｍ２として行なわれる。
一方、ロジックのｐ型ＭＯＳトランジスタのエクステンション注入は、サイドウォール越しに、例えば、不純物Ｂを用い、加速エネルギーを０．５ｋｅＶとし、ドーズ量を２．０×１０１４／ｃｍ２として行なわれる。
これは概ね、図７に示した状況に対応していると言え、メモリセルのスイッチングトランジスタのストレージ拡散層（エクステンション領域）は、ロジックのｐ型ＭＯＳトランジスタのエクステンション領域に比べ、不純物濃度が低く、深くまで形成されていると言える。なお、ロジックのトランジスタのエクステンション領域は、短チャネル効果抑制のために、浅く形成することが要求される。
以上の考察より、実施例の方法で形成されたメモリセルでは、スイッチングトランジスタのストレージ拡散層の不純物濃度が低く抑えられていることにより、ストレージ拡散層を介したジャンクションリーク電流が抑制されていると考えられる。
さらに、ストレージ拡散層が深くまで形成されていることにより、スイッチングトランジスタのオン電流を大きくしやすいと考えられる。
実施例の、絶縁膜厚さ５ｎｍ、１０ｎｍ、１５ｎｍ、２０ｎｍのサンプルについて、投影飛程Ｒｐが０．７ｎｍに揃うように、それぞれ加速エネルギーを３ｋｅＶ、４ｋｅＶ、５ｋｅＶ、７ｋｅＶとしたシミュレーションについて説明した。
本願発明者らは、さらに、実施例のサンプルについて投影飛程Ｒｐを変化させたシミュレーションも行なった。
絶縁膜厚さ１０ｎｍ、１５ｎｍ、２０ｎｍのサンプルについて、投影飛程Ｒｐが５．２ｎｍに揃うように、それぞれ加速エネルギーを５．５ｋｅＶ、７ｋｅＶ、８．３ｋｅＶとしたシミュレーションを行なった。
また、絶縁膜厚さ１０ｎｍ、１５ｎｍ、２０ｎｍのサンプルについて、投影飛程Ｒｐが１４．３ｎｍに揃うように、それぞれ加速エネルギーを７．８ｋｅＶ、９ｋｅＶ、１０．５ｋｅＶとしたシミュレーションを行なった。
さらに、絶縁膜厚さ１０ｎｍ、１５ｎｍ、２０ｎｍのサンプルについて、投影飛程Ｒｐが２２．５ｎｍに揃うように、それぞれ加速エネルギーを９．３ｋｅＶ、１１ｋｅＶ、１２ｋｅＶとしたシミュレーションを行なった。
そして、これらの各条件に対し、メモリセルのトランジスタのオン電流、及びストレージ拡散層を介したリーク電流について、シミュレーションで評価した。
オン電流及びリーク電流の測定では、ストレージ拡散層に接続する電極を配置した。オン電流の測定では、ゲート電極電位をトランジスタのオンレベルの−１．２Ｖとし、ビットコンタクト拡散層の電位を０．０Ｖとし、ストレージ拡散層の電位を−１．２Ｖとして、ビットコンタクト拡散層からストレージ拡散層側に流れる電流を評価した。基板電位は０．０Ｖとした。
リーク電流の測定では、セルプレート電極電位を−１．５５Ｖとし、ゲート電極電位をトランジスタのオフレベルの０．３５Ｖとし、ビットコンタクト拡散層の電位をオープンとした。ストレージ拡散層電極電位を−１．５５Ｖとし、基板電位を０Ｖとし、ストレージ拡散層から基板のウェル側へ流れる電流を評価した。
さらに、絶縁膜（及びサイドウォール）なしに不純物注入を行なう第１の比較例についても、シミュレーションでオン電流とリーク電流を評価した。
図８は、オン電流に対してリーク電流をプロットしたグラフである。横軸がオン電流ＩｏｎをμＡ／ｃｅｌｌ単位で示し、縦軸がリーク電流ＳＴＲＬｅａｋをログスケールのＡ／μｍ単位で示す。実施例を四角のプロットで示し、曲線Ｃ１０、曲線Ｃ１５、曲線Ｃ２０がそれぞれ、実施例の絶縁膜厚さ１０ｎｍ、１５ｎｍ、２０ｎｍのサンプルの結果を示す。各絶縁膜厚に対し、飛程を変えた（加速エネルギーを変えた）４つのプロットが示されている。また、第１の比較例を菱形のプロットで示す。
シミュレーションでも、実施例は第１の比較例に対して、リーク電流が低減されていた。ただし、実施例のサンプルは、絶縁膜厚が厚いほどリーク電流は低くなるが、オン電流が低くなってしまう傾向が見られる。
これを踏まえ、ストレージ拡散層形成時の不純物注入に用いる絶縁膜の厚さは、例えば２０ｎｍ以下とするのが好ましいと考えられる。なお、この絶縁膜は、薄すぎても所望の効果が得られなくなるので、例えば５ｎｍ以上の厚さとすることが好ましい。
なお、各絶縁膜厚に対し、加速エネルギーを高くするほど、オン電流が高くなる傾向が見られる。すなわち、オン電流低下抑制のために加速エネルギーを高めることが有効であることが示唆される。ただし、加速エネルギーが高くなるほど横方向拡散が増えること等に起因して、実際のサンプルとシミュレーションの挙動を一致させることが難しくなる。加速エネルギー増大によりオン電流を高める技術の確立は、今後の課題と言える。
以上説明したように、メモリセルのスイッチングトランジスタのストレージ拡散層を、絶縁膜を介した不純物注入で形成することにより、ストレージ拡散層を介したジャンクションリーク電流の低減が図られる。これにより、メモリの電荷保持特性向上が図られる。
この絶縁膜は、例えば、スイッチングトランジスタのゲート電極側壁上にサイドウォールスペーサとして残して、スイッチングトランジスタのビットコンタクト領域の高濃度不純物注入のマスクとして利用できる。
この絶縁膜は、また例えば、ロジックのトランジスタのゲート電極側壁上にサイドウォールスペーサとして残して、ロジックのトランジスタのエクステンション注入のマスクとして利用できる。
なお、メモリセルのスイッチングトランジスタをｐ型トランジスタとする例を説明したが、導電型を反転させてｎ型トランジスタとしても、絶縁膜を介した不純物注入によるストレージ拡散層形成でリーク電流が抑制される効果は同様と考えられる。なお、メモリセルのスイッチングトランジスタとして、ｐ型とｎ型が混在する構造とすることもできる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
以上説明した実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
表面に第１導電型の第１領域を有し、該第１領域上に、第１ゲート絶縁膜と第１ゲート電極の積層構造、及びキャパシタ絶縁膜とキャパシタ電極の積層構造を有する半導体基板を準備する工程と、
前記第１ゲート電極と前記キャパシタ電極とを覆って、前記半導体基板上に、第１絶縁膜を形成する工程と、
前記第１ゲート電極と前記キャパシタ電極とをマスクとし、前記半導体基板の、前記第１ゲート電極と前記キャパシタ電極との間の第２領域、及び、該第１ゲート電極に対し該キャパシタ電極と反対側の第３領域に、前記第１絶縁膜を通して、前記第１導電型と反対の第２導電型の第１不純物を注入する第１不純物注入工程と、
前記第１不純物注入工程の後、前記第１絶縁膜をエッチングして、前記第１ゲート電極側壁上に、第１サイドウォール絶縁膜を残す工程と、
前記第２領域上に第１マスク部材を形成する工程と、
前記第１ゲート電極と、前記キャパシタ電極と、前記第１マスク部材と、前記第１ゲート電極側壁上の前記第１サイドウォール絶縁膜とをマスクとし、前記第３領域に、前記第２導電型の第２不純物を注入する第２不純物注入工程と
を有する半導体装置の製造方法。
（付記２）
前記半導体基板を準備する工程で準備される半導体基板は、さらに、素子分離絶縁膜により前記第１領域から分離された前記第１導電型の第４領域を有し該第４領域上に第２ゲート絶縁膜と第２ゲート電極の積層構造を有し、
前記第１絶縁膜を形成する工程は、前記第２ゲート電極も覆って第１絶縁膜を形成し、
前記第１不純物注入工程は、前記第４領域の前記第１絶縁膜上に、前記第２ゲート電極近傍の第５領域を覆う第２マスク部材を形成し、該第２マスク部材も用いて前記第１不純物を注入し、
さらに、前記第２マスク部材を除去して、その下の前記第１絶縁膜を露出させる工程を有し、
第１サイドウォール絶縁膜を残す工程は、前記第２ゲート電極側壁上にも第１サイドウォール絶縁膜を残し、
さらに、前記第１領域上に、前記第２領域と前記第３領域とを覆う第３マスク部材を形成し、前記第２ゲート電極と、該第２ゲート電極側壁上の前記第１サイドウォール絶縁膜と、該第３マスク部材とをマスクとして、前記第５領域に、前記第２導電型の第３の不純物を注入する第３不純物注入工程と、
前記第３マスク部材を除去する工程と
を有し、
第２不純物注入工程は、前記第２ゲート電極、及び該第２ゲート電極側壁上の前記第１サイドウォール絶縁膜もマスクとする付記１に記載の半導体装置の製造方法。
（付記３）
前記第１マスク部材を形成する工程は、
前記第１ゲート電極と、前記キャパシタ電極と、前記第１サイドウォール絶縁膜とを覆って、前記半導体基板上に第２絶縁膜を形成する工程と、
前記第２領域の前記第２絶縁膜上にマスクを形成し、このマスクを用いて該第２絶縁膜をエッチングして、該第２領域上の該第２絶縁膜を前記第１マスク部材として残すとともに、該第１ゲート電極側壁の前記第１サイドウォール上に、第２サイドウォール絶縁膜を残す工程と
を含み、
前記第２不純物注入工程は、前記第２サイドウォール絶縁膜もマスクとする付記１または２に記載の半導体装置の製造方法。
（付記４）
前記第２絶縁膜を形成する工程は、前記第２ゲート電極及びその側壁上の前記第１サイドウォール絶縁膜も覆って第２絶縁膜を形成し、
前記第２サイドウォール絶縁膜を残す工程は、前記第２ゲート電極側壁の前記第１サイドウォール上にも第２サイドウォール絶縁膜を残す、付記２に記載の付記３に記載の、半導体装置の製造方法。
（付記５）
前記第１不純物注入工程で注入された第１不純物の深さ方向プロファイルのピーク濃度が、前記第３不純物注入工程で注入された第３不純物の深さ方向プロファイルのピーク濃度よりも低い付記２に記載の半導体装置の製造方法。
（付記６）
前記第１不純物注入工程で注入された第１不純物の深さ方向プロファイルの最も深い注入深さが、前記第３不純物注入工程で注入された第３不純物の深さ方向プロファイルの最も深い注入深さよりも深い付記５に記載の半導体装置の製造方法。
（付記７）
前記第１不純物注入工程の前記第１不純物の加速エネルギーは、前記第３不純物注入工程の前記第３不純物の加速エネルギーの６倍〜１４倍の範囲である付記５または６に記載の半導体装置の製造方法。
（付記８）
前記第１不純物注入工程で注入される第１不純物と、前記第３不純物注入工程で注入される第３不純物は、同一種類の不純物である付記５〜７のいずれか１つに記載の半導体装置の製造方法。
（付記９）
前記第１絶縁膜を形成する工程は、厚さ５ｎｍ〜２０ｎｍの範囲の前記第１絶縁膜を形成する付記１〜８のいずれか１つに記載の半導体装置の製造方法。
（付記１０）
前記第１絶縁膜を形成する工程は、酸化シリコンで前記第１絶縁膜を形成する付記９に記載の半導体装置の製造方法。
（付記１１）
前記半導体基板を準備する工程で準備される半導体基板は、さらに、前記キャパシタ電極の下部に素子分離溝を有し、該キャパシタ電極は、該素子分離溝から前記第１ゲート電極側に延在して該半導体基板上に形成されているとともに、該素子分離溝に入り込んで形成されている付記１〜１０のいずれか１つに記載の半導体装置の製造方法。
（付記１２）
前記半導体基板を準備する工程で準備される半導体基板は、さらに、前記素子分離溝に対して前記第１ゲート電極と反対側に、前記第１導電型の第６領域を有し、該第６領域上に第３ゲート絶縁膜と第３ゲート電極の積層構造を有し、前記キャパシタ電極は、該素子分離溝から前記第３ゲート電極側にも延在して該半導体基板上に形成されている付記１１に記載の半導体装置の製造方法。
(付記１３)
さらに、前記第１絶縁膜を形成する工程の前に、
前記第１ゲート電極と前記キャパシタ電極とをマスクとし、前記第２領域及び前記第３領域に、前記第１導電型の第４不純物を斜め注入する第４不純物注入工程を有する付記１〜１２のいずれか１つに記載の半導体装置の製造方法。
（付記１４）
前記第４不純物注入工程は、前記半導体基板を回転させて、複数方向から斜め注入を行なう付記１３に記載の半導体装置の製造方法。
１００ 半導体装置
１０１ メモリ回路
１０２ ロジック回路
１０３ メモリセル
ＡＲ 活性領域
ＳＴＩ 素子分離絶縁膜
ＭＣ メモリセル
ＴＲ （メモリセルのスイッチング用）トランジスタ
ＷＬ ワード線
ＳＤ 不純物拡散層（ビットコンタクト拡散層）
ＳＴＲ 不純物拡散層（ストレージ拡散層）
ＢＣＴ ビット線コンタクト
ＢＬ ビット線
ＣＡＰ キャパシタ
ＣＰ セルプレート電極
ＣＩ キャパシタ絶縁膜
ＩＬ 反転層
１１ａ （メモリセルのスイッチングトランジスタの）ゲート電極
１１ｂ セルプレート電極
１１ｃ （ロジックのトランジスタの）ゲート電極
１２ ポケット領域
１３ 絶縁膜
１４ （メモリセル側の）エクステンション領域
１５ サイドウォール絶縁膜
１６ （ロジック側の）エクステンション領域
１７ 絶縁膜
１８ａ サイドウォール絶縁膜
１８ｂ マスク部材
１９ 高不純物濃度領域、ソース／ドレイン領域

Claims (7)

  1. 半導体基板の表面に、第１導電型の第１領域を形成し、該第１領域上に、第１ゲート絶縁膜と第１ゲート電極の積層構造、及びキャパシタ絶縁膜とキャパシタ電極の積層構造を形成する工程と、
    前記半導体基板の表面に、前記第１領域と素子分離絶縁膜により分離された前記第１導電型の第２領域を形成し、該第２領域上に、第２ゲート絶縁膜と第２ゲート電極の積層構造を形成する工程と、
    前記第１，２領域、前記第１，２ゲート電極及び前記キャパシタ電極を覆って第１絶縁膜を形成する工程と、
    前記第２領域上および前記第２ゲート電極上の前記第１絶縁膜を覆って第１マスク部材を形成する工程と、
    前記第１ゲート電極と前記キャパシタ電極と前記第１マスク部材とをマスクとし、前記第１ゲート電極と前記キャパシタ電極との間の前記第１領域上の第３領域、及び、該第１ゲート電極に対し該キャパシタ電極と反対側の該第１領域上の第４領域に、前記第１絶縁膜を通して、前記第１導電型と反対の第２導電型の第１不純物を注入する第１不純物注入工程と、
    前記第１不純物注入工程の後、前記第１マスク部材を除去し、前記第１絶縁膜をエッチングして、前記第１，２ゲート電極の側壁上及び前記キャパシタ電極の側壁上に、第１サイドウォール絶縁膜を残す工程と、
    前記第１，３，４領域、前記第１ゲート電極及び前記キャパシタ電極を覆って第２マスク部材を形成する工程と、
    前記第２ゲート電極と第２マスク部材とをマスクとし、前記第２領域の境界と前記第２ゲート電極との間の前記第２領域上の第５領域に、前記第２導電型の第２不純物を注入する第２不純物注入工程と、
    を有し、
    前記第１不純物注入工程で注入された前記第１不純物の深さ方向プロファイルのピーク濃度は、前記第２不純物注入工程で注入された前記第２不純物の深さ方向プロファイルのピーク濃度よりも低いことを特徴とする半導体装置の製造方法。
  2. さらに、
    前記第２不純物注入工程の後、前記第２マスク部材を除去し、前記第１〜第５領域、前記第１，２ゲート電極及び前記キャパシタ電極を覆って第２絶縁膜を形成する工程と、
    前記第３領域上の前記第２絶縁膜を覆って、第３マスク部材を形成する工程と、
    前記第３マスク部材をマスクとして前記第２絶縁膜をエッチングし、前記第３領域上に前記第２絶縁膜を残すとともに、前記第４領域上における前記第１ゲート電極の側壁上および前記第２ゲート電極の側壁上に第２サイドウォール絶縁膜を残す工程と、
    前記第３マスク部材を除去し、前記第１，２ゲート電極、前記第２絶縁膜並びに前記第２サイドウォール絶縁膜をマスクとして、前記第４，５領域に前記第２導電型の第３不純物を注入する第３不純物注入工程と、
    を有する請求項１に記載の半導体装置の製造方法。
  3. 前記第１不純物注入工程で注入された第１不純物の深さ方向プロファイルの最も深い注入深さが、前記第２不純物注入工程で注入された第２不純物の深さ方向プロファイルの最も深い注入深さよりも深い請求項１または２に記載の半導体装置の製造方法。
  4. 前記第１不純物注入工程の前記第１不純物の加速エネルギーは、前記第２不純物注入工程の前記第２不純物の加速エネルギーの６倍〜１４倍の範囲である請求項３に記載の半導体装置の製造方法。
  5. 前記第１絶縁膜を形成する工程は、厚さ５ｎｍ〜２０ｎｍの範囲の前記第１絶縁膜を形成する請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記半導体基板は、さらに、前記キャパシタ電極の下部に素子分離溝を有し、該キャパシタ電極は、該素子分離溝から前記第１ゲート電極側に延在して該半導体基板上に形成されているとともに、該素子分離溝に入り込んで形成されている請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記第１ゲート電極および前記第３，４領域が、それぞれワード線、ストレージ拡散層およびビットラインコンタクト拡散層に対応するスイッチングトランジスタを構成し、
    前記第２ゲート電極と該第２ゲート電極の両側の前記第５領域が、それぞれゲート、ソートおよびドレインに対応するトランジスタを構成する請求項１〜６いずれか１項に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102598280B (zh) 2009-10-21 2016-05-18 株式会社半导体能源研究所 液晶显示器件及包括该液晶显示器件的电子设备
JP5758729B2 (ja) * 2011-07-27 2015-08-05 ローム株式会社 半導体装置
US10032777B1 (en) * 2017-06-05 2018-07-24 United Microelectronics Corp. Array of dynamic random access memory cells
CN108231810B (zh) * 2017-12-27 2020-06-30 上海集成电路研发中心有限公司 一种增加悬浮漏极电容的像素单元结构及制作方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3851649T2 (de) * 1987-03-20 1995-05-04 Nippon Electric Co Aus einer Vielzahl von Eintransistorzellen bestehende dynamische Speichervorrichtung mit wahlfreiem Zugriff.
KR100212098B1 (ko) * 1987-09-19 1999-08-02 가나이 쓰도무 반도체 집적회로 장치 및 그 제조 방법과 반도체 집적 회로 장치의 배선기판 및 그 제조 방법
EP0333426B1 (en) * 1988-03-15 1996-07-10 Kabushiki Kaisha Toshiba Dynamic RAM
JPH0449654A (ja) * 1990-06-19 1992-02-19 Nec Corp 半導体メモリ
JP3795634B2 (ja) 1996-06-19 2006-07-12 株式会社東芝 半導体装置の製造方法
JP3194871B2 (ja) * 1996-09-02 2001-08-06 株式会社日立製作所 半導体記憶装置及びその製造方法
CN1263143C (zh) * 2002-02-14 2006-07-05 松下电器产业株式会社 半导体存储器件及其制造方法
US6974987B2 (en) * 2002-02-14 2005-12-13 Matsushita Electric Industrial Co., Ltd. Semiconductor device
US6661043B1 (en) * 2003-03-27 2003-12-09 Taiwan Semiconductor Manufacturing Company One-transistor RAM approach for high density memory application
US6902975B2 (en) * 2003-10-15 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory technology compatible with 1T-RAM process
US20050151180A1 (en) * 2004-01-09 2005-07-14 Taiwan Semiconductor Manufacturing Co. Method to reduce a capacitor depletion phenomena
US7019348B2 (en) * 2004-02-26 2006-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded semiconductor product with dual depth isolation regions
JP4583878B2 (ja) * 2004-10-29 2010-11-17 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2006173438A (ja) * 2004-12-17 2006-06-29 Yamaha Corp Ｍｏｓ型半導体装置の製法
EP1742251A1 (en) * 2005-07-05 2007-01-10 STMicroelectronics S.r.l. Process for manufacturing a thin-film transistor device
JP4972918B2 (ja) * 2005-11-25 2012-07-11 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8410543B2 (en) * 2007-02-01 2013-04-02 Renesas Electronics Corporation Semiconductor storage device and manufacturing method thereof
JP5076570B2 (ja) * 2007-03-16 2012-11-21 富士通セミコンダクター株式会社 半導体装置とその製造方法

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