JP4309070B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法 Download PDFInfo
- Publication number
- JP4309070B2 JP4309070B2 JP2001023973A JP2001023973A JP4309070B2 JP 4309070 B2 JP4309070 B2 JP 4309070B2 JP 2001023973 A JP2001023973 A JP 2001023973A JP 2001023973 A JP2001023973 A JP 2001023973A JP 4309070 B2 JP4309070 B2 JP 4309070B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- transistor
- diffusion layer
- insulating film
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 83
- 238000004519 manufacturing process Methods 0.000 title claims description 40
- 239000012535 impurity Substances 0.000 claims description 134
- 238000009792 diffusion process Methods 0.000 claims description 109
- 239000000758 substrate Substances 0.000 claims description 37
- 238000000034 method Methods 0.000 claims description 30
- 238000003860 storage Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 96
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 24
- 229910052710 silicon Inorganic materials 0.000 description 24
- 239000010703 silicon Substances 0.000 description 24
- 229910052581 Si3N4 Inorganic materials 0.000 description 15
- 238000005468 ion implantation Methods 0.000 description 15
- 238000000206 photolithography Methods 0.000 description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 14
- 229920005591 polysilicon Polymers 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 12
- 238000009826 distribution Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 9
- 239000004020 conductor Substances 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 239000007943 implant Substances 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
Images
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、特に少なくとも１つのメモリセルトランジスタを含むメモリセルユニットと、このメモリセルユニットに接続された選択ゲートトランジスタとを具備する不揮発性半導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】
図２８に、従来のＮＡＮＤ型半導体記憶装置における、メモリセルトランジスタ及び選択ゲートトランジスタのゲート長“Ｌ”方向の断面図を示す。
【０００３】
選択ゲートトランジスタのゲート電極間には、これらゲート電極に対して自己整合的に形成されたコンタクト孔３４が形成されている。メモリセルトランジスタのゲート側壁には、ホットキャリア特性を良くするため、ＴＥＯＳ膜２９が堆積されている。
【０００４】
一方、選択ゲートトランジスタは、コンタクト孔３４開口の際に、ＴＥＯＳ膜２９がエッチングされて、コンタクト埋め込み材とゲート電極がショートするのを防ぐために、コンタクト孔３４を開口する前に、ゲート側壁のＴＥＯＳ膜２９を剥離した構造となっている。メモリセルトランジスタと選択ゲートトランジスタのチャネル領域及びソース／ドレイン拡散層領域２８に対する不純物のイオン注入は同時に行われるため、チャネル領域及びソース／ドレイン拡散層領域２８の不純物分布は、メモリセルトランジスタと選択ゲートトランジスタで同様になっている。
【０００５】
ＮＡＮＤ型半導体記憶装置では、メモリセルに“１”データを書き込む（浮遊ゲートに電子を注入せず、消去時のしきい値を保つ）際、そのメモリセルトランジスタに接続された選択ゲートトランジスタを介して、ビット線から初期電位を充電し、選択ワード線には書き込み電圧、非選択ワード線には転送電圧を印加し、容量結合を利用してメモリセルトランジスタのチャネル領域の電位を昇圧することにより、浮遊ゲート５、１１に電子が注入されないようにしている。このため、チャネル領域の不純物濃度を下げることによりチャネル容量が低下し、チャネル領域の電位が昇圧されやすくなり、“１”データ書き込み特性が向上する。
【０００６】
【発明が解決しようとする課題】
しかしながら、メモリセルトランジスタと選択ゲートトランジスタのチャネル領域の不純物分布が同じであるため、チャネル領域の不純物濃度を下げることによって、選択ゲートトランジスタのしきい値電圧が低下し、オフリーク電流が増加して、正常な動作ができなくなる事情があった。
【０００７】
この発明は上記事情に鑑みて為されたもので、その目的は、データ書き込み特性、データ保持特性、読み出しストレスに対する耐性などのメモリセルトランジスタの様々な特性と、選択ゲートトランジスタのカットオフ特性とをともに良好にできる不揮発性半導体記憶装置およびその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の態様に係る不揮発性半導体記憶装置は、半導体基板上に形成された、電荷蓄積層と制御ゲート層との積層構造を有する、少なくとも１つのメモリセルトランジスタを含むメモリセルユニットと、ソース／ドレイン拡散層領域の一方がビット線またはソース線に接続され、他方が前記メモリセルユニットに接続された選択ゲートトランジスタとを具備し、前記選択ゲートトランジスタのゲート電極下で、この選択ゲートトランジスタのソース拡散層領域の形状とドレイン拡散層領域の形状とが非対称であり、前記半導体基板とゲート絶縁膜との界面からの深さが等しい位置で、前記ビット線またはソース線に接続された拡散層領域と前記ゲート電極とが重なり合う距離が、前記メモリセルユニットに接続された拡散層領域と前記ゲート電極とが重なり合う距離よりも小さく、前記ビット線またはソース線に接続された拡散層領域の実効的な不純物濃度が、前記メモリセルユニットに接続された拡散層領域の実効不純物濃度よりも薄く、前記メモリセルユニットに接続された拡散層領域の実効的な不純物濃度が、前記メモリセルトランジスタのソース／ドレイン拡散層領域の実効的な不純物濃度と同じであり、前記メモリセルトランジスタのゲート電極の側壁、及び前記選択ゲートトランジスタのゲート電極の前記メモリセルに対向する側には、第１の絶縁膜と、この第１の絶縁膜上に形成された第２の絶縁膜と、この第２の絶縁膜上に形成された第３の絶縁膜とが積層されており、前記選択ゲートトランジスタのゲート電極の、前記ビット線またはソース線を接続するためのコンタクトに対向する側には、前記第１の絶縁膜と、この第１の絶縁膜上に形成された前記第３の絶縁膜とが積層されていることを特徴としている。
【０００９】
このような第１の態様に係る不揮発性半導体記憶装置によれば、選択ゲートトランジスタのソース拡散層領域とドレイン拡散層領域との形状を非対称としたことにより、選択ゲートトランジスタの実効ゲート長を長くすることができる。この結果、選択ゲートトランジスタのショートチャネル効果が改善され、そのカットオフ特性が向上する。さらに選択ゲートトランジスタのショートチャネル効果が改善されることから、メモリセルトランジスタのチャネル領域の不純物濃度は、従来以下に下げることも可能である。この結果、メモリセルトランジスタのデータ書き込み特性を向上できる。
【００１０】
また、この発明の第２の態様に係る不揮発性半導体記憶装置は、半導体基板上に形成された、電荷蓄積層と制御ゲート層との積層構造を有する、少なくとも１つのメモリセルトランジスタを含むメモリセルユニットと、ソース／ドレイン拡散層領域の一方がビット線またはソース線に接続され、他方が前記メモリセルユニットに接続された選択ゲートトランジスタとを具備し、前記選択ゲートトランジスタのゲート電極下で、この選択ゲートトランジスタのソース拡散層領域の形状とドレイン拡散層領域の形状とが非対称であり、前記半導体基板とゲート絶縁膜との界面からの深さが等しい位置で、前記ビット線またはソース線に接続された拡散層領域と前記ゲート電極とが重なり合う距離が、前記メモリセルユニットに接続された拡散層領域と前記ゲート電極とが重なり合う距離よりも小さく、前記ビット線またはソース線に接続された拡散層領域に接するチャネル領域の不純物濃度が、前記メモリセルユニットに接続された拡散層領域に接するチャネル領域の不純物濃度よりも濃く、前記メモリセルユニットに接続された拡散層領域に接するチャネル領域の不純物濃度が、前記メモリセルトランジスタのソース／ドレイン拡散層領域に接するチャネル領域の不純物濃度と同じであり、前記メモリセルトランジスタのゲート電極の側壁、及び前記選択ゲートトランジスタのゲート電極の前記メモリセルに対向する側には、第１の絶縁膜と、この第１の絶縁膜上に形成された第２の絶縁膜と、この第２の絶縁膜上に形成された第３の絶縁膜とが積層されており、前記選択ゲートトランジスタのゲート電極の、前記ビット線またはソース線を接続するためのコンタクトに対向する側には、前記第１の絶縁膜と、この第１の絶縁膜上に形成された前記第３の絶縁膜とが積層されていることを特徴としている。
【００１１】
このような第２の態様に係る不揮発性半導体記憶装置によれば、選択ゲートトランジスタのソース拡散層領域とドレイン拡散層領域との間のチャネル領域に、不純物濃度が異なる領域を有することにより、選択ゲートトランジスタの実効ゲート長を長くすることができる。よって、第１の態様に係る不揮発性半導体記憶装置と同様の効果を得ることができる。
【００１４】
また、この発明の第３の態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に、第１導電型のチャネル領域を有するメモリセルトランジスタ及び選択ゲートトランジスタのゲート電極を形成する工程と、前記メモリセルトランジスタ及び前記選択ゲートトランジスタのゲート電極の側壁に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、第２の絶縁膜を形成する工程と、前記選択ゲートトランジスタのゲート電極の、前記メモリセルトランジスタに対向する側とは反対側に開口を持つマスクを形成する工程と、前記マスクの開口を介して前記第２の絶縁膜を除去する工程と、前記マスクの開口を介して前記選択ゲートトランジスタのゲート電極下に第１導電型の不純物を注入する工程と を具備することを特徴としている。
【００１５】
このような第３の態様に係る不揮発性半導体記憶装置の製造方法によれば、選択ゲートトランジスタのゲート電極から第２の絶縁膜を除去するためのマスクを利用して、このマスクの開口を介してチャネル領域と同じ導電型の不純物を注入する。これにより、不純物注入のためのマスク形成工程を増加させることなく、即ち、製造コストの増加を伴うことなく、上記第１、第２の態様に係る不揮発性半導体記憶装置を製造することができる。
【００１８】
また、この発明の第４の態様に係る不揮発性半導体記憶装置の製造方法では、半導体基板上に、第１導電型のチャネル領域を有するメモリセルトランジスタ及び選択ゲートトランジスタのゲート電極を、前記選択ゲートトランジスタのゲート電極間のスペースを、前記メモリセルのトランジスタのゲート電極と前記選択ゲートトランジスタのゲート電極間のスペースよりも広くして形成する工程と、前記半導体基板に第１導電型の不純物を、前記メモリセルトランジスタのゲート電極と選択ゲートトランジスタのゲート電極との間には注入されず、前記選択ゲートトランジスタのゲート電極間に注入される角度で注入する工程とを具備することを特徴としている。
【００１９】
このような第４の態様に係る不揮発性半導体記憶装置の製造方法によれば、チャネル領域と同じ導電型の不純物を、メモリセルトランジスタのゲート電極と選択ゲートトランジスタのゲート電極との間には注入されず、選択ゲートトランジスタのゲート電極間に注入される角度で注入する。これにより、不純物注入のためのマスク形成工程を増加させることなく、即ち、製造コストの増加を伴うことなく、上記第１、第２の態様に係る不揮発性半導体記憶装置を製造することができる。
【００２０】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２１】
（第１の実施形態）
本第１の実施形態は、メモリセルユニットに接続された選択ゲートトランジスタのビット線またはソース線コンタクト側にチャネルと同じ導電型の不純物を注入することにより、選択ゲートトランジスタのカットオフ特性を向上させたものである。以下、第１の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置をその製造方法とともに詳細に説明する。
【００２２】
まず、図１に示すように、ｐ型シリコン基板１の表面にバッファ酸化膜２を形成する。次いで、図示はしないがレジストを塗布し、レジスト膜を形成する。次いで、このレジスト膜に、フォトリソグラフィ法を用いてウェル及びチャネル領域に対応した開口部を開口する。次いで、レジスト膜をマスクとして、ｎ型不純物、例えばリン（Ｐ）、ｐ型不純物、例えばボロン（Ｂ）をイオン注入し、ｐ型シリコン基板１内に、ｎ型ウェル（図示せず）、及びｐ型ウェル・チャネル領域３を形成する。この後、レジスト膜を除去する。
【００２３】
次に、図２に示すように、バッファ酸化膜２を除去した後、トランジスタのゲート絶縁膜４を形成する。このゲート絶縁膜４はシリコン酸化膜に限定されるものではなく、シリコン酸窒化膜であっても良い。次いで、ゲート電極（浮遊ゲート）の一部となるポリシリコン及びＳＴＩ(Shallow Trench Isolation)加工のマスクとなる窒化シリコンを堆積し、ポリシリコン膜５及びシリコン窒化膜６を形成する。次いで、レジスト膜７を形成し、このレジスト膜７に、フォトリソグラフィ法を用いて素子分離領域に対応した開口部を開口する。
【００２４】
次に、図３に示すように、レジスト膜７をマスクとして、シリコン窒化膜６をエッチングする。次いで、レジスト膜７を除去した後、シリコン窒化膜６をマスクとして、ポリシリコン膜５、ゲート絶縁膜４、シリコン基板１を順次エッチング加工し、素子分離領域となるＳＴＩの溝８を形成する。
【００２５】
次に、図４に示すように、ＳＴＩの溝８の表面に薄いシリコン酸化膜９を形成する。次いで、二酸化シリコンを堆積し、ＳＴＩの溝８をシリコン酸化膜１０で埋め込む。次いで、シリコン酸化膜１０の表面を、ＣＭＰ法を用いて平坦化した後、シリコン窒化膜６を除去する。
【００２６】
次に、図５に示すように、ゲート電極（浮遊ゲート）の一部となるポリシリコンを堆積し、ポリシリコン膜１１を形成する。次いで、図示はしないがレジスト膜を形成し、このレジスト膜に、フォトリソグラフィ法を用いて、ワード線に沿って並ぶメモリセルどうしを分離するスリットに対応した開口部を開口する。次いで、レジスト膜をマスクとして、ポリシリコン膜１１をエッチングし、スリット１２を形成する。この後、レジスト膜を除去する。
【００２７】
次に、図６に示すように、二酸化シリコン（Ｏ）／窒化シリコン（Ｎ）／二酸化シリコン（Ｏ）、ポリシリコン／タングステンシリサイド（ＷＳｉ）、及び窒化シリコンを順次堆積する。このようにして、ＯＮＯ膜１３、ゲート電極（制御ゲート）となるポリシリコン／ＷＳｉ積層膜１４、及びゲート電極加工のマスクとなるシリコン窒化膜１５をそれぞれ形成する。
【００２８】
次に、図示はしないがレジスト膜を形成し、このレジスト膜に、フォトリソグラフィ法を用いて、ゲート電極（制御ゲート、及び選択ゲート）に対応したパターンを形成する。次いで、レジスト膜をマスクとして、シリコン窒化膜１５をエッチングする。次いで、レジスト膜を除去した後、シリコン窒化膜１５をマスクとして、ポリシリコン／Ｗｓｉ積層膜１４、ＯＮＯ膜１３、ポリシリコン膜１１、及びポリシリコン膜５を順次エッチング加工し、二層ゲート電極を形成する。
【００２９】
上記方法により形成したメモリセル部の一部分の平面を図７に示し、図７中のＡ−Ａ’線に沿う断面を図８に示す。
【００３０】
図７には、素子領域１６、素子分離領域１７、対向する２本の選択ゲートトランジスタのゲート電極１９、及び選択ゲートトランジスタに接続されたメモリセルトランジスタのゲート電極１８が示されている。
【００３１】
次に、図９に示すように、メモリセルトランジスタのゲート電極の側壁、及び選択ゲートトランジスタのゲート電極の側壁をそれぞれ酸化し、酸化膜２０を形成する。次いで、レジスト膜２１を形成し、このレジスト膜２１に、フォトリソグラフィ法を用いて選択ゲートトランジスタのゲート電極間の領域に対応した開口部を開口する。次いで、レジスト膜２１をマスクに、チャネル（本例ではｐ型ウェル・チャネル領域３）と同じ導電型のｐ型不純物、例えばボロン（Ｂ）をイオン注入する。なお、このイオン注入は、選択ゲートトランジスタのゲート電極の下に不純物を注入するために、図９中矢印で示すように、角度をつけて２回行うことが望ましい。その結果、選択ゲートトランジスタのゲート電極間のｐ型シリコン基板１内（本例ではｐ型ウェル・チャネル領域３）には、ｐ型ウェル・チャネル領域３よりもｐ型不純物濃度の濃い領域２２が形成される。
【００３２】
次に、図１０に示すように、レジスト膜２１を除去した後、図示はしないがレジスト膜を形成し、このレジスト膜に、フォトリソグラフィ法を用いてメモリセル部に対応した開口部を開口する。次いで、レジスト膜をマスクとして、ｎ型不純物、例えばリン（Ｐ）を、メモリセルトランジスタ及び選択ゲートトランジスタのソース／ドレイン拡散層領域が形成される領域にイオン注入し、メモリセルトランジスタ及び選択ゲートトランジスタのｎ型ソース／ドレイン拡散層領域２３、２４を形成する。この後、レジスト膜を除去する。
【００３３】
このとき、選択ゲートトランジスタのゲート電極間のｐ型シリコン基板１（本実施形態ではｐ型ウェル・チャネル領域３）内には、ｐ型ウェル・チャネル領域３よりもｐ型不純物濃度の濃い領域２２が形成されている。このため、対向する選択ゲートトランジスタ側のｎ型ソース／ドレイン拡散層領域２３の実効的な不純物濃度（ｎ型不純物濃度からｐ型不純物濃度を引いた濃度）は、メモリセルトランジスタ側のｎ型ソース／ドレイン拡散層２４の実効的な不純物濃度よりも薄くなる。
【００３４】
また、図１１に示すように、ソース／ドレイン方向におけるｐｎ接合の深さは、選択ゲートトランジスタのゲート電極１９の下で、ｎ型ソース／ドレイン拡散層領域２３のｐｎ接合の深さＤ１の方が、メモリセルトランジスタ側のｎ型ソース／ドレイン拡散層領域２４の深さＤ２よりも浅くなる。
【００３５】
なお、従来の例である、選択ゲートトランジスタのゲート電極間にｐ型不純物をイオン注入しなかった場合には、図１２に示すように、選択ゲートトランジスタのゲート電極１９の下で、上記深さＤ１は、上記深さＤ２と同じとなる。
【００３６】
また、図１３に示すように、選択ゲートトランジスタのｎ型ソース／ドレイン拡散層領域２３及び２４の形状は非対称なものとなり、ｐ型シリコン基板１（本例ではｐ型ウェル・チャネル領域３）とゲート絶縁膜４との界面からの深さが等しい位置（例えば図１３中のＢ−Ｂ’線に沿う位置）で、ビット線またはソース線に接続されるｎ型ソース／ドレイン拡散層領域２３とゲート電極１９とが重なり合う距離Ｌ１が、メモリセルトランジスタに接続されるｎ型ソース／ドレイン拡散層領域２４とゲート電極１９とが重なり合う距離Ｌ２よりも小さくなる。
【００３７】
なお、従来の例である、選択ゲートトランジスタのゲート電極間にｐ型不純物をイオン注入しなかった場合には、図１４に示すように、なお、上記距離Ｌ１は、上記Ｌ２と同じとなる。
【００３８】
図１０（または図１３）中のＢ−Ｂ’線に沿う位置の不純物濃度分布を図１５に示す。
【００３９】
図１５に示すように、選択ゲートトランジスタにおいて、ｎ型ソース／ドレイン拡散層２４からｎ型ソース／ドレイン拡散層領域２３に向かう方向で、チャネル領域の不純物濃度が異なっており、ビット線またはソース線に接するｎ型ソース／ドレイン拡散層領域２３に接するチャネル領域の不純物濃度が、メモリセルトランジスタに接するｎ型ソース／ドレイン拡散層領域２４に接するチャネル領域の不純物濃度よりも濃くなっている。
【００４０】
また、選択ゲートトランジスタの、メモリセルトランジスタに接するｎ型ソース／ドレイン拡散層領域２４に接するチャネル領域の不純物濃度は、メモリセルトランジスタのｎ型ソース／ドレイン拡散層領域２４に接するチャネル領域の不純物濃度と同じになっている。
【００４１】
図１６に、従来の例である、選択ゲートトランジスタのゲート電極間にｐ型不純物をイオン注入しなかった場合の不純物濃度分布を示す。なお、図１６は、図２８中のＢ−Ｂ’線に沿う位置の不純物濃度分布を示している。図２８中のＢ−Ｂ’線の位置は、図１５に示すＢ−Ｂ’線の位置と同じである。
【００４２】
図１６に示す従来の例に比べて、図１５に示す本実施形態では、選択ゲートトランジスタの実効チャネル長が増加している。
【００４３】
このように本実施形態では、選択ゲートトランジスタのゲート電極間に、チャネルと同じｐ型不純物をイオン注入することによって、選択ゲートトランジスタの実効的なチャネル長が増加する。これにより、選択ゲートトランジスタのショートチャネル効果が改善されて、そのカットオフ特性が向上する。
【００４４】
さらに選択ゲートトランジスタのカットオフ特性が向上することから、メモリセルトランジスタのチャネル領域の不純物濃度は、従来以下に下げることも可能となる。この結果、メモリセルトランジスタにおいては、“１”データ書き込み特性が向上する。即ち、本実施形態のように複数のメモリセルトランジスタを含むメモリセルユニットを持つ、例えばＮＡＮＤ型不揮発性半導体記憶装置においては、非選択書き込みストレスに対する耐性がさらに向上する。
【００４５】
また、本実施形態では、選択ゲートトランジスタのしきい値電圧を、メモリセルトランジスタのしきい値電圧より高くする範囲において、選択ゲートトランジスタのしきい値電圧とメモリセルトランジスタのしきい値電圧とを独立に制御できる。このため、選択ゲートトランジスタのカットオフ特性を保持しつつ、データ保持特性や、読み出しストレスに対する耐性などといったメモリセルトランジスタの様々な特性を向上させることができる。
【００４６】
つまり、本実施形態による効果は、特にＮＡＮＤ型不揮発性半導体記憶装置に限られて得られるものではなく、メモリセルトランジスタに選択ゲートトランジスタが接続された構造を有する不揮発性半導体記憶装置であれば、有効に得られるものである。
【００４７】
次に、図１７に示すように、層間絶縁膜２５を形成し、図示はしないがレジスト膜を形成し、このレジスト膜に、ビット線またはソース線コンタクト孔に対応した開口部を開口する。次いで、レジスト膜をマスクに用いて、層間絶縁膜２５をエッチング加工し、コンタクト孔２６を形成する。この後、レジスト膜を除去する。次いで、必要に応じ、コンタクト孔２６を介して、ｐ型シリコン基板１（本例ではｎ型ソース／ドレイン拡散層２３）にｎ型不純物をイオン注入し、ｎ型不純物濃度の濃い領域２７を形成する。
【００４８】
次に、図１８に示すように、コンタクト孔２６内に導電物（コンタクト埋め込み材：プラグ）を形成し、次いで、一般的に知られた方法により配線層を形成する。これらの工程により、ビット線またはソース線が形成される。図１８では、導電物に接続された配線層をビット線とした構造を特に示す。ソース線の一例は、例えば導電物を利用して形成される。このようにして、ｎ型ソース／ドレイン拡散層２３にはビット線またはソース線が接続される。なお、導電物は無くてもよく、コンタクト孔２６を配線層により直接埋め込んでも良い。この後、図示はしないが、保護膜を形成して、第１の実施形態に係る不揮発性半導体記憶装置が完成する。
【００４９】
なお、本実施形態では、選択ゲートトランジスタのゲート電極間にｐ型不純物をイオン注入してから、ｎ型ソース／ドレイン拡散層領域２３、２４を形成するｎ型不純物をイオン注入しているが、ｎ型ソース／ドレイン拡散層領域２３、２４を形成するｎ型不純物をイオン注入してから、選択ゲートトランジスタのゲート電極間にｐ型不純物をイオン注入しても良い。
【００５０】
（第２の実施形態）
本第２の実施形態は、メモリセルトランジスタと選択ゲートトランジスタのゲート電極側壁に、ＴＥＯＳ膜などの絶縁膜が形成され、ビット線またはソース線コンタクト孔が選択ゲートトランジスタのゲート電極間に自己整合的に形成されており、選択ゲートトランジスタのゲート電極とコンタクト孔間のＴＥＯＳ膜は剥離されている構造を有するＮＡＮＤ型不揮発性半導体記憶装置に関する。そして、このような装置において、選択ゲートトランジスタのビット線またはソース線コンタクト孔側にチャネルと同じ導電型の不純物を注入することにより、選択ゲートトランジスタのカットオフ特性を向上させたものである。以下本第２の実施形態に係る装置をその製造方法とともに説明する。
【００５１】
まず、第１の実施形態により説明した方法により、図８に示した二層ゲート電極まで形成する。
【００５２】
次に、図１９に示すように、メモリセルトランジスタ及び選択ゲートトランジスタのゲート電極の側壁を酸化し、酸化膜２０を形成する。次いで、図示はしないがレジスト膜を形成し、このレジスト膜に、フォトリソグラフィ法を用いてメモリセル部に対応した開口部を開口する。次いで、レジスト膜をマスクとして、ｎ型不純物、例えばリン（Ｐ）を、メモリセルトランジスタ及び選択ゲートトランジスタのソース／ドレイン拡散層領域が形成される領域にイオン注入し、メモリセルトランジスタ及び選択ゲートトランジスタのｎ型ソース／ドレイン拡散層領域２８を形成する。この後、レジスト膜を除去する。次いで、ホットキャリア特性を良くすることを目的として、例えばＴＥＯＳ膜などの絶縁膜２９を形成する。
【００５３】
次に、図２０に示すように、レジスト膜３０を形成し、このレジスト膜３０に、フォトリソグラフィ法を用いて選択ゲートトランジスタのゲート電極間の領域に対応した開口部を開口する。次いで、コンタクト形成の際に、選択ゲートトランジスタのゲート電極とコンタクト埋め込み材とがショートするのを防ぐために、レジスト膜３０をマスクに、選択ゲートトランジスタのゲート電極側壁のＴＥＯＳ膜２９を剥離する。次いで、レジスト膜３０をマスクに、チャネル（本例ではｐ型ウェル・チャネル領域３）と同じ導電型のｐ型不純物、例えばボロン（Ｂ）をイオン注入する。なお、このイオン注入は、選択ゲートトランジスタのゲート電極の下に不純物を注入するために、図２０中矢印で示すように、角度をつけて２回行うことが望ましい。その結果、選択ゲートトランジスタのゲート電極間のｐ型シリコン基板１（本例ではｐ型ウェル・チャネル領域３）内には、ｐ型ウェル・チャネル領域３よりもｐ型不純物濃度の濃い領域３１が形成される。このため、対向する選択ゲートトランジスタ側のｎ型ソース／ドレイン拡散領域３２の実効的な不純物濃度（ｎ型不純物濃度からｐ型不純物濃度を引いた濃度）は、第１の実施形態と同様に、メモリセルトランジスタ側のｎ型ソース／ドレイン拡散層領域２８の実効的な不純物濃度よりも薄くなる。
【００５４】
また、ソース／ドレイン方向におけるｐｎ接合の深さも、対向する選択ゲートトランジスタ側のｎ型ソース／ドレイン拡散層領域３２の方が、メモリセルトランジスタ側のｎ型ソース／ドレイン拡散層領域２８よりも浅くなる。
【００５５】
従って、選択ゲートトランジスタのｎ型ソース／ドレイン拡散層領域２８及び３２の形状は非対称なものとなり、ｐ型シリコン基板１（本例ではｐ型ウェル・チャネル領域３）とゲート絶縁膜４との界面からの深さが等しい位置（例えば図２０中のＢ−Ｂ’線に沿う位置）で、ビット線またはソース線に接続されるｎ型ソース／ドレイン拡散層領域３２とゲート電極とが重なり合う距離が、メモリセルトランジスタに接続されるｎ型ソース／ドレイン拡散層領域２８とゲート電極とが重なり合う距離よりも小さくなる。
【００５６】
このような第２の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置においても、図２０中に示すＢ−Ｂ’線に沿う位置の不純物濃度分布は、第１の実施形態の図１５と同様なものになり、第１の実施形態で述べた効果と同様の効果を得ることができる。
【００５７】
さらに本第２の実施形態によれば、ＴＥＯＳ膜２９剥離のためのレジスト膜３０をマスクとしてイオン注入を行う。これによりチャネルよりも不純物濃度の濃い領域を形成するイオン注入のみを目的としたフォトリソグラフィ工程を省略できるので、製造コストを下げることができる。
【００５８】
なお、図２０を参照して説明したイオン注入は、ＴＥＯＳ膜２９剥離後に行ったが、ＴＥＯＳ膜２９剥離前に行ってもよい。
【００５９】
次に、図２１に示すように、レジスト膜３０を除去した後、コンタクト孔開口の際のエッチングストッパー材となるシリコン窒化膜３３を形成する。この後、層間絶縁膜２５を形成する。この後、図示はしないがレジスト膜を形成し、このレジスト膜に、ビット線またはソース線コンタクト孔に対応した開口部を開口する。次いで、レジスト膜をマスクに用いて、層間絶縁膜２５をエッチング加工し、選択ゲートトランジスタのゲート電極に対して自己整合的にコンタクト孔３４を形成する。この後、レジスト膜を除去する。次いで、必要に応じ、コンタクト孔３４を介して、ｐ型シリコン基板１（本例ではｎ型ソース／ドレイン拡散層３２）にｎ型不純物をイオン注入し、ｎ型不純物濃度の濃い領域３５を形成する。
【００６０】
この後、図１８を参照して説明したように、コンタクト孔３４内に導電物（コンタクト埋め込み材）を形成し、一般的に知られた方法により配線層を形成し、保護膜を形成して、第２の実施形態に係る不揮発性半導体記憶装置が完成する。
【００６１】
（第３の実施形態）
本第３の実施形態は、ビット線またはソース線コンタクト孔が選択ゲートトランジスタのゲート電極間に自己整合的に形成されているＮＡＮＤ型不揮発性半導体記憶装置に関する。そして、このような装置において、コンタクト孔を介して選択ゲートトランジスタのビット線またはソース線コンタクト側にチャネルと同じ導電型の不純物を注入することにより、選択ゲートトランジスタのカットオフ特性を向上させたものである。以下本第３の実施形態に係る装置をその製造方法とともに説明する。
【００６２】
まず、第１の実施形態により説明した方法により、図８に示した二層ゲート電極まで形成する。
【００６３】
次に、図２２に示すように、メモリセルトランジスタ及び選択ゲートトランジスタのゲート電極の側壁を酸化し、酸化膜２０を形成する。次いで、図示はしないがレジスト膜を形成し、このレジスト膜に、フォトリソグラフィ法を用いてメモリセル部に対応した開口部を開口する。次いで、レジスト膜をマスクとして、ｎ型不純物、例えばリン（Ｐ）を、メモリセルトランジスタ及び選択ゲートトランジスタのソース／ドレイン拡散層領域が形成される領域にイオン注入し、メモリセルトランジスタ及び選択ゲートトランジスタのｎ型ソース／ドレイン拡散層領域３６を形成する。この後、レジスト膜を除去する。
【００６４】
次に、図２３に示すように、コンタクト孔開口の際のエッチングストッパーとなるシリコン窒化膜３３を形成した後、層間絶縁膜２５を形成する。
【００６５】
次に、図２４に示すように、この後、図示はしないがレジスト膜を形成し、このレジスト膜に、ビット線またはソース線コンタクト孔に対応した開口部を開口する。次いで、レジスト膜をマスクに用いて、層間絶縁膜２５をエッチング加工し、選択ゲートトランジスタのゲート電極に対して自己整合的にコンタクト孔３７を形成する。この後、レジスト膜を除去する。次いで、コンタクト孔３７を介して、チャネル（本例ではｐ型ウェル・チャネル領域３）と同じ導電型のｐ型不純物、例えばボロン（Ｂ）をイオン注入する。なお、このイオン注入は、選択ゲートトランジスタのゲート電極の下に不純物を注入するために、図２４中矢印で示すように、角度をつけて２回行うことが望ましい。その結果、選択ゲートトランジスタのゲート電極間のｐ型シリコン基板１（本例ではｐ型ウェル・チャネル領域３）内には、ｐ型ウェル・チャネル領域３よりもｐ型不純物濃度の濃い領域３８が形成される。このため、対向する選択ゲートトランジスタ側のｎ型ソース／ドレイン拡散領域３９の実効的な不純物濃度（ｎ型不純物濃度からｐ型不純物濃度を引いた濃度）は、第１の実施形態と同様に、メモリセルトランジスタ側のｎ型ソース／ドレイン拡散層領域３６の実効的な不純物濃度よりも薄くなる。
【００６６】
また、ソース／ドレイン方向におけるｐｎ接合の深さも、対向する選択ゲートトランジスタ側のｎ型ソース／ドレイン拡散層領域３９の方が、メモリセルトランジスタ側のｎ型ソース／ドレイン拡散層領域３６よりも浅くなる。
【００６７】
従って、選択ゲートトランジスタのｎ型ソース／ドレイン拡散層領域３６及び３９の形状は非対称なものとなり、ｐ型シリコン基板１（本例ではｐ型ウェル・チャネル領域３）とゲート絶縁膜４との界面からの深さが等しい位置（例えば図２４中のＢ−Ｂ’線に沿う位置）で、ビット線またはソース線に接続されるｎ型ソース／ドレイン拡散層領域３９とゲート電極とが重なり合う距離が、メモリセルトランジスタに接続されるｎ型ソース／ドレイン拡散層領域３６とゲート電極とが重なり合う距離よりも小さくなる。
【００６８】
このような第３の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置においても、図２４中に示すＢ−Ｂ’線に沿う位置の不純物濃度分布は、第１の実施形態の図１５と同様なものになり、第１の実施形態で述べた効果と同様の効果を得ることができる。
【００６９】
さらに本第３の実施形態によれば、選択ゲートトランジスタのゲート電極に対して自己整合的に形成されたコンタクト孔を介してイオン注入を行うことにより、第２の実施形態で説明したようなＴＥＯＳ膜剥離のためのフォトリソグラフィ工程が無い場合でも、チャネルよりも不純物濃度の濃い領域を形成するイオン注入のみを目的としたフォトリソグラフィ工程を増加させることなく、選択ゲートトランジスタのカットオフ特性を向上させることができる。このため、例えば第１の実施形態に比べて、製造コストを下げることができる。
【００７０】
ただし、第２の実施形態で説明したようなＴＥＯＳ膜剥離のためのフォトリソグラフィ工程が有る場合でも、本第３の実施形態のように選択ゲートトランジスタのゲート電極に対して、自己整合的に形成されたコンタクト孔を介してイオン注入を行うことも可能である。この場合にも、製造コストを下げられる利点はある。
【００７１】
次いで、必要に応じ、コンタクト孔３７を介して、ｐ型シリコン基板１（本例ではｎ型ソース／ドレイン拡散層３９）にｎ型不純物をイオン注入し、ｎ型不純物濃度の濃い領域４０を形成する。
【００７２】
この後、図１８を参照して説明したように、コンタクト孔３７内に導電物（コンタクト埋め込み材）を形成し、一般的に知られた方法により配線層を形成し、保護膜を形成して、第３の実施形態に係る不揮発性半導体記憶装置が完成する。
【００７３】
（第４の実施形態）
本第４の実施形態では、メモリセルトランジスタのゲート電極間に不純物が注入されず、選択ゲートトランジスタのゲート電極間のみに不純物が注入されるような角度で、選択ゲートトランジスタのビット線またはソース線コンタクト側にチャネルと同じ導電型の不純物を注入して、選択ゲートトランジスタのカットオフ特性を向上させたものである。
【００７４】
まず、第１の実施形態により説明した方法により、図８に示した二層ゲート電極まで形成する。
【００７５】
次に、図２５に示すように、メモリセルトランジスタ及び選択ゲートトランジスタのゲート電極の側壁を酸化し、酸化膜２０を形成する。次いで、図示はしないがレジスト膜を形成し、このレジスト膜に、フォトリソグラフィ法を用いてメモリセル部に対応した開口部を開口する。次いで、チャネル（本例ではｐ型ウェル・チャネル領域３）と同じ導電型のｐ型不純物、例えばボロン（Ｂ）をイオン注入する。このときのイオン注入の角度θは、以下のようになる。
【００７６】
一般に、不揮発性半導体記憶装置において、選択ゲートトランジスタのゲート電極間の距離ｌSGTは、ビット線またはソース線とコンタクトさせる必要性があることから、メモリセルトランジスタのゲート電極間の距離及びメモリセルトランジスタのゲート電極と選択ゲートトランジスタのゲート電極との間の距離ｌCE LLよりも大きくなっている。このため、図２５に示すように、ゲート電極が遮蔽物となって、メモリセルトランジスタのゲート電極間及びメモリセルトランジスタのゲート電極と選択ゲートトランジスタのゲート電極との間のｐ型シリコン基板１（本例ではｐ型ウェル・チャネル領域３）内に、不純物が注入されない角度θ１が存在する。同様に、選択ゲートトランジスタのゲート電極間のｐ型シリコン基板１内に、不純物が注入されない角度θ２が存在する。従って、イオン注入の角度θを“θ１＜θ＜θ２”の条件を満たすようにして不純物を注入すると、選択ゲートトランジスタのゲート電極間のｐ型シリコン基板１内にのみ、不純物を注入することができる。
【００７７】
上記角度θ１の具体的規定の一例は、ｐ型シリコン基板１に対して垂直な直線を、選択ゲートトランジスタのゲート電極のメモリセルトランジスタ側側壁最低点を回転中心として回転させたとき、上記直線がメモリセルトランジスタのゲート電極に交わる範囲にある角度である。
【００７８】
また、上記角度θ２の具体的規定の一例は、ｐ型シリコン基板１に対して垂直な直線を、選択ゲートトランジスタのゲート電極の対向する選択ゲートトランジスタ側側壁最低点を回転中心として回転させたとき、上記直線が対向する選択ゲートトランジスタのゲート電極に交わらない範囲にある角度である。
【００７９】
なお、このイオン注入は、選択ゲートトランジスタのゲート電極の下に不純物を注入するために、図２５中矢印で示すように、“±θ”の角度をつけて２回行うことが望ましい。その結果、選択ゲートトランジスタのゲート電極間のｐ型シリコン基板１内（本例ではｐ型ウェル・チャネル領域３）には、ｐ型ウェル・チャネル領域３よりもｐ型不純物濃度の濃い領域４１が形成される。
【００８０】
次いで、図２６に示すように、引き続きメモリセル部に対応した開口部を持つレジスト膜（図示せず）をマスクとして、ｎ型不純物、例えばリン（Ｐ）を、メモリセルトランジスタ及び選択ゲートトランジスタのソース／ドレイン拡散層領域が形成される領域にイオン注入し、メモリセルトランジスタ及び選択ゲートトランジスタのｎ型ソース／ドレイン拡散層領域４２、４３を形成する。この後、レジスト膜を除去する。
【００８１】
このとき、選択ゲートトランジスタのゲート電極間のｐ型シリコン基板１（本実施形態ではｐ型ウェル・チャネル領域３）内には、ｐ型ウェル・チャネル領域３よりもｐ型不純物濃度の濃い領域４１が形成されている。このため、対向する選択ゲートトランジスタ側のｎ型ソース／ドレイン拡散層領域４３の実効的な不純物濃度（ｎ型不純物濃度からｐ型不純物濃度を引いた濃度）は、メモリセルトランジスタ側のｎ型ソース／ドレイン拡散層４２の実効的な不純物濃度よりも薄くなる。
【００８２】
また、ソース／ドレイン方向におけるｐｎ接合の深さも、対向する選択ゲートトランジスタ側のｎ型ソース／ドレイン拡散層領域４３の方が、メモリセルトランジスタ側のｎ型ソース／ドレイン拡散層領域４２よりも浅くなる。
【００８３】
従って、選択ゲートトランジスタのｎ型ソース／ドレイン拡散層領域４２及び４３の形状は非対称なものとなり、ｐ型シリコン基板１（本例ではｐ型ウェル・チャネル領域３）とゲート絶縁膜４との界面からの深さが等しい位置（例えば図２６中のＢ−Ｂ’線に沿う位置）で、ビット線またはソース線に接続されるｎ型ソース／ドレイン拡散層領域４３とゲート電極とが重なり合う距離が、メモリセルトランジスタに接続されるｎ型ソース／ドレイン拡散層領域４２とゲート電極とが重なり合う距離よりも小さくなる。
【００８４】
このような第４の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置においても、図２６中に示すＢ−Ｂ’線に沿う位置の不純物濃度分布は、第１の実施形態の図１５と同様なものになり、第１の実施形態で述べた効果と同様の効果を得ることができる。
【００８５】
さらに本第４の実施形態によれば、イオン注入の角度θを“θ１＜θ＜θ２”の条件を満たすようにして不純物を注入することにより、チャネルよりも不純物濃度の濃い領域を形成するイオン注入のみを目的としたフォトリソグラフィ工程を増加させることなく、選択ゲートトランジスタのカットオフ特性を向上させることができる。このため、例えば第１の実施形態に比べて、製造コストを下げることができる。
【００８６】
次に、図２７に示すように、層間絶縁膜２５を形成する。この後、図示はしないがレジスト膜を形成し、このレジスト膜に、ビット線またはソース線コンタクト孔に対応した開口部を開口する。次いで、レジスト膜をマスクに用いて、層間絶縁膜２５をエッチング加工し、コンタクト孔２６を形成する。この後、レジスト膜を除去する。次いで、必要に応じ、コンタクト孔２６を介して、ｐ型シリコン基板１（本例ではｎ型ソース／ドレイン拡散層４３）にｎ型不純物をイオン注入し、ｎ型不純物濃度の濃い領域４４を形成する。
【００８７】
この後、図１８を参照して説明したように、コンタクト孔２６内に導電物（コンタクト埋め込み材）を形成し、一般的に知られた方法により配線層を形成し、保護膜を形成して、第２の実施形態に係る不揮発性半導体記憶装置が完成する。
【００８８】
なお、本実施形態では、ビット線またはソース線コンタクト孔２６を、選択ゲートトランジスタのゲート電極に対して自己整合的に形成していない例を示しているが、ビット線またはソース線コンタクト孔２６を、選択ゲートトランジスタのゲート電極に対して自己整合的に形成することも可能である。
【００８９】
また、本実施形態では、選択ゲートトランジスタのゲート電極間に、“θ１＜θ＜θ２”の条件を満たす角度θでｐ型不純物を、選択ゲートトランジスタのゲート電極間にイオン注入してから、ｎ型ソース／ドレイン拡散層領域４２、４３を形成するｎ型不純物をイオン注入しているが、ｎ型ソース／ドレイン拡散層領域４２、４３を形成するｎ型不純物をイオン注入してから、選択ゲートトランジスタのゲート電極間に、上記角度θでｐ型不純物をイオン注入しても良い。
【００９０】
以上、この発明を第１〜第４の実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施に際しては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【００９１】
例えば第１〜第４の実施形態では、ウェル・チャネル領域３の形成及びゲート絶縁膜４の形成後に、素子分離領域１７の形成を行っているが、素子分離領域１７の形成後に、ウェル・チャネル領域３の形成を行ってもかまわない。
【００９２】
また、第１〜第４の実施形態では図示していないが、一般的に知られた方法を用いて、一般的に知られた方法を用いてゲート電極に側壁を形成し、ｎ型不純物を濃くイオン注入することにより、メモリセルトランジスタ及び選択ゲートトランジスタのｎ型ソース／ドレイン拡散層領域をＬＤＤ（Lightly Doped Drain）構造にしても良い。
【００９３】
また、第１〜第４の実施形態では、複数のメモリセルトランジスタを含むメモリセルユニットを持つ不揮発性半導体記憶装置を例示したが、本発明は、これに限られるものではなく、少なくとも１つのメモリセルトランジスタを含むメモリセルユニットを持つ半導体記憶装置であれば、上記効果をもって適用可能である。
【００９４】
また、上記第１〜第４の実施形態はそれぞれ単独、または適宜組み合わせて実施することも、もちろん可能である。
【００９５】
さらに上記第１〜第４の実施形態それぞれには、種々の段階の発明が含まれており、上記第１〜第４の実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００９６】
【発明の効果】
以上説明したように、この発明によれば、データ書き込み特性、データ保持特性、読み出しストレスに対する耐性などのメモリセルトランジスタの様々な特性と、選択ゲートトランジスタのカットオフ特性とをともに良好にできる不揮発性半導体記憶装置およびその製造方法を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図２】図２はこの発明の第１の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図３】図３はこの発明の第１の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図４】図４はこの発明の第１の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図５】図５はこの発明の第１の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図６】図６はこの発明の第１の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図７】図７はこの発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリセル部の一部分を示す平面図。
【図８】図８は図７中のＡ−Ａ’線に沿う断面図。
【図９】図９はこの発明の第１の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図１０】図１０はこの発明の第１の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図１１】図１１はこの発明の第１の実施形態に係る不揮発性半導体記憶装置の断面図。
【図１２】図１２は従来の不揮発性半導体記憶装置の断面図。
【図１３】図１３はこの発明の第１の実施形態に係る不揮発性半導体記憶装置の断面図。
【図１４】図１４は従来の不揮発性半導体記憶装置の断面図。
【図１５】図１５はこの発明の第１の実施形態に係る不揮発性半導体記憶装置の不純物濃度分布を示す不純物濃度分布図。
【図１６】図１６は従来の不揮発性半導体記憶装置の不純物濃度分布を示す不純物濃度分布図。
【図１７】図１７はこの発明の第１の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図１８】図１８はこの発明の第１の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図１９】図１９はこの発明の第２の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図２０】図２０はこの発明の第２の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図２１】図２１はこの発明の第２の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図２２】図２２はこの発明の第３の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図２３】図２３はこの発明の第３の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図２４】図２４はこの発明の第３の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図２５】図２５はこの発明の第４の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図２６】図２６はこの発明の第４の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図２７】図２７はこの発明の第４の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図２８】図２８は従来の半導体記憶装置の断面図。
【符号の説明】
１…ｐ型シリコン基板、
２…バッファ酸化膜、
３…ｐ型ウェル・チャネル領域、
４…ゲート絶縁膜、
５…ポリシリコン膜、
６…シリコン窒化膜、
７…レジスト膜、
８…ＳＴＩの溝、
９…薄いシリコン酸化膜、
１０…シリコン酸化膜、
１１…ポリシリコン膜、
１２…スリット、
１３…ＯＮＯ膜、
１４…ポリシリコン／ＷＳｉ積層膜、
１５…シリコン窒化膜、
１６…素子領域、
１７…素子分離領域、
１８…メモリセルトランジスタのゲート電極、
１９…選択ゲートトランジスタのゲート電極、
２０…酸化膜、
２１…レジスト膜、
２２…ｐ型不純物濃度の濃い領域、
２３…ビット線またはソース線に接するｎ型ソース／ドレイン拡散層領域、
２４…ｎ型ソース／ドレイン拡散層領域、
２５…層間絶縁膜、
２６…コンタクト孔、
２７…ｎ型不純物濃度の濃い領域、
２８…ｎ型ソース／ドレイン拡散層領域、
２９…ＴＥＯＳ膜などの絶縁膜、
３０…レジスト膜、
３１…ｐ型不純物濃度の濃い領域、
３２…ビット線またはソース線に接するｎ型ソース／ドレイン拡散層領域、
３３…シリコン窒化膜、
３４…自己整合的に形成されたコンタクト孔、
３５…ｎ型不純物濃度の濃い領域、
３６…ｎ型ソース／ドレイン拡散層領域、
３７…自己整合的に形成されたコンタクト孔、
３８…ｐ型不純物濃度の濃い領域、
３９…ビット線またはソース線に接するｎ型ソース／ドレイン拡散層領域、
４０…ｎ型不純物濃度の濃い領域、
４１…ｐ型不純物濃度の濃い領域、
４２…ｎ型ソース/ドレイン拡散層領域、
４３…ビット線またはソース線に接するｎ型ソース／ドレイン拡散層領域、
４４…ｎ型不純物濃度の濃い領域。
【発明の属する技術分野】
この発明は、特に少なくとも１つのメモリセルトランジスタを含むメモリセルユニットと、このメモリセルユニットに接続された選択ゲートトランジスタとを具備する不揮発性半導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】
図２８に、従来のＮＡＮＤ型半導体記憶装置における、メモリセルトランジスタ及び選択ゲートトランジスタのゲート長“Ｌ”方向の断面図を示す。
【０００３】
選択ゲートトランジスタのゲート電極間には、これらゲート電極に対して自己整合的に形成されたコンタクト孔３４が形成されている。メモリセルトランジスタのゲート側壁には、ホットキャリア特性を良くするため、ＴＥＯＳ膜２９が堆積されている。
【０００４】
一方、選択ゲートトランジスタは、コンタクト孔３４開口の際に、ＴＥＯＳ膜２９がエッチングされて、コンタクト埋め込み材とゲート電極がショートするのを防ぐために、コンタクト孔３４を開口する前に、ゲート側壁のＴＥＯＳ膜２９を剥離した構造となっている。メモリセルトランジスタと選択ゲートトランジスタのチャネル領域及びソース／ドレイン拡散層領域２８に対する不純物のイオン注入は同時に行われるため、チャネル領域及びソース／ドレイン拡散層領域２８の不純物分布は、メモリセルトランジスタと選択ゲートトランジスタで同様になっている。
【０００５】
ＮＡＮＤ型半導体記憶装置では、メモリセルに“１”データを書き込む（浮遊ゲートに電子を注入せず、消去時のしきい値を保つ）際、そのメモリセルトランジスタに接続された選択ゲートトランジスタを介して、ビット線から初期電位を充電し、選択ワード線には書き込み電圧、非選択ワード線には転送電圧を印加し、容量結合を利用してメモリセルトランジスタのチャネル領域の電位を昇圧することにより、浮遊ゲート５、１１に電子が注入されないようにしている。このため、チャネル領域の不純物濃度を下げることによりチャネル容量が低下し、チャネル領域の電位が昇圧されやすくなり、“１”データ書き込み特性が向上する。
【０００６】
【発明が解決しようとする課題】
しかしながら、メモリセルトランジスタと選択ゲートトランジスタのチャネル領域の不純物分布が同じであるため、チャネル領域の不純物濃度を下げることによって、選択ゲートトランジスタのしきい値電圧が低下し、オフリーク電流が増加して、正常な動作ができなくなる事情があった。
【０００７】
この発明は上記事情に鑑みて為されたもので、その目的は、データ書き込み特性、データ保持特性、読み出しストレスに対する耐性などのメモリセルトランジスタの様々な特性と、選択ゲートトランジスタのカットオフ特性とをともに良好にできる不揮発性半導体記憶装置およびその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の態様に係る不揮発性半導体記憶装置は、半導体基板上に形成された、電荷蓄積層と制御ゲート層との積層構造を有する、少なくとも１つのメモリセルトランジスタを含むメモリセルユニットと、ソース／ドレイン拡散層領域の一方がビット線またはソース線に接続され、他方が前記メモリセルユニットに接続された選択ゲートトランジスタとを具備し、前記選択ゲートトランジスタのゲート電極下で、この選択ゲートトランジスタのソース拡散層領域の形状とドレイン拡散層領域の形状とが非対称であり、前記半導体基板とゲート絶縁膜との界面からの深さが等しい位置で、前記ビット線またはソース線に接続された拡散層領域と前記ゲート電極とが重なり合う距離が、前記メモリセルユニットに接続された拡散層領域と前記ゲート電極とが重なり合う距離よりも小さく、前記ビット線またはソース線に接続された拡散層領域の実効的な不純物濃度が、前記メモリセルユニットに接続された拡散層領域の実効不純物濃度よりも薄く、前記メモリセルユニットに接続された拡散層領域の実効的な不純物濃度が、前記メモリセルトランジスタのソース／ドレイン拡散層領域の実効的な不純物濃度と同じであり、前記メモリセルトランジスタのゲート電極の側壁、及び前記選択ゲートトランジスタのゲート電極の前記メモリセルに対向する側には、第１の絶縁膜と、この第１の絶縁膜上に形成された第２の絶縁膜と、この第２の絶縁膜上に形成された第３の絶縁膜とが積層されており、前記選択ゲートトランジスタのゲート電極の、前記ビット線またはソース線を接続するためのコンタクトに対向する側には、前記第１の絶縁膜と、この第１の絶縁膜上に形成された前記第３の絶縁膜とが積層されていることを特徴としている。
【０００９】
このような第１の態様に係る不揮発性半導体記憶装置によれば、選択ゲートトランジスタのソース拡散層領域とドレイン拡散層領域との形状を非対称としたことにより、選択ゲートトランジスタの実効ゲート長を長くすることができる。この結果、選択ゲートトランジスタのショートチャネル効果が改善され、そのカットオフ特性が向上する。さらに選択ゲートトランジスタのショートチャネル効果が改善されることから、メモリセルトランジスタのチャネル領域の不純物濃度は、従来以下に下げることも可能である。この結果、メモリセルトランジスタのデータ書き込み特性を向上できる。
【００１０】
また、この発明の第２の態様に係る不揮発性半導体記憶装置は、半導体基板上に形成された、電荷蓄積層と制御ゲート層との積層構造を有する、少なくとも１つのメモリセルトランジスタを含むメモリセルユニットと、ソース／ドレイン拡散層領域の一方がビット線またはソース線に接続され、他方が前記メモリセルユニットに接続された選択ゲートトランジスタとを具備し、前記選択ゲートトランジスタのゲート電極下で、この選択ゲートトランジスタのソース拡散層領域の形状とドレイン拡散層領域の形状とが非対称であり、前記半導体基板とゲート絶縁膜との界面からの深さが等しい位置で、前記ビット線またはソース線に接続された拡散層領域と前記ゲート電極とが重なり合う距離が、前記メモリセルユニットに接続された拡散層領域と前記ゲート電極とが重なり合う距離よりも小さく、前記ビット線またはソース線に接続された拡散層領域に接するチャネル領域の不純物濃度が、前記メモリセルユニットに接続された拡散層領域に接するチャネル領域の不純物濃度よりも濃く、前記メモリセルユニットに接続された拡散層領域に接するチャネル領域の不純物濃度が、前記メモリセルトランジスタのソース／ドレイン拡散層領域に接するチャネル領域の不純物濃度と同じであり、前記メモリセルトランジスタのゲート電極の側壁、及び前記選択ゲートトランジスタのゲート電極の前記メモリセルに対向する側には、第１の絶縁膜と、この第１の絶縁膜上に形成された第２の絶縁膜と、この第２の絶縁膜上に形成された第３の絶縁膜とが積層されており、前記選択ゲートトランジスタのゲート電極の、前記ビット線またはソース線を接続するためのコンタクトに対向する側には、前記第１の絶縁膜と、この第１の絶縁膜上に形成された前記第３の絶縁膜とが積層されていることを特徴としている。
【００１１】
このような第２の態様に係る不揮発性半導体記憶装置によれば、選択ゲートトランジスタのソース拡散層領域とドレイン拡散層領域との間のチャネル領域に、不純物濃度が異なる領域を有することにより、選択ゲートトランジスタの実効ゲート長を長くすることができる。よって、第１の態様に係る不揮発性半導体記憶装置と同様の効果を得ることができる。
【００１４】
また、この発明の第３の態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に、第１導電型のチャネル領域を有するメモリセルトランジスタ及び選択ゲートトランジスタのゲート電極を形成する工程と、前記メモリセルトランジスタ及び前記選択ゲートトランジスタのゲート電極の側壁に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、第２の絶縁膜を形成する工程と、前記選択ゲートトランジスタのゲート電極の、前記メモリセルトランジスタに対向する側とは反対側に開口を持つマスクを形成する工程と、前記マスクの開口を介して前記第２の絶縁膜を除去する工程と、前記マスクの開口を介して前記選択ゲートトランジスタのゲート電極下に第１導電型の不純物を注入する工程と を具備することを特徴としている。
【００１５】
このような第３の態様に係る不揮発性半導体記憶装置の製造方法によれば、選択ゲートトランジスタのゲート電極から第２の絶縁膜を除去するためのマスクを利用して、このマスクの開口を介してチャネル領域と同じ導電型の不純物を注入する。これにより、不純物注入のためのマスク形成工程を増加させることなく、即ち、製造コストの増加を伴うことなく、上記第１、第２の態様に係る不揮発性半導体記憶装置を製造することができる。
【００１８】
また、この発明の第４の態様に係る不揮発性半導体記憶装置の製造方法では、半導体基板上に、第１導電型のチャネル領域を有するメモリセルトランジスタ及び選択ゲートトランジスタのゲート電極を、前記選択ゲートトランジスタのゲート電極間のスペースを、前記メモリセルのトランジスタのゲート電極と前記選択ゲートトランジスタのゲート電極間のスペースよりも広くして形成する工程と、前記半導体基板に第１導電型の不純物を、前記メモリセルトランジスタのゲート電極と選択ゲートトランジスタのゲート電極との間には注入されず、前記選択ゲートトランジスタのゲート電極間に注入される角度で注入する工程とを具備することを特徴としている。
【００１９】
このような第４の態様に係る不揮発性半導体記憶装置の製造方法によれば、チャネル領域と同じ導電型の不純物を、メモリセルトランジスタのゲート電極と選択ゲートトランジスタのゲート電極との間には注入されず、選択ゲートトランジスタのゲート電極間に注入される角度で注入する。これにより、不純物注入のためのマスク形成工程を増加させることなく、即ち、製造コストの増加を伴うことなく、上記第１、第２の態様に係る不揮発性半導体記憶装置を製造することができる。
【００２０】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２１】
（第１の実施形態）
本第１の実施形態は、メモリセルユニットに接続された選択ゲートトランジスタのビット線またはソース線コンタクト側にチャネルと同じ導電型の不純物を注入することにより、選択ゲートトランジスタのカットオフ特性を向上させたものである。以下、第１の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置をその製造方法とともに詳細に説明する。
【００２２】
まず、図１に示すように、ｐ型シリコン基板１の表面にバッファ酸化膜２を形成する。次いで、図示はしないがレジストを塗布し、レジスト膜を形成する。次いで、このレジスト膜に、フォトリソグラフィ法を用いてウェル及びチャネル領域に対応した開口部を開口する。次いで、レジスト膜をマスクとして、ｎ型不純物、例えばリン（Ｐ）、ｐ型不純物、例えばボロン（Ｂ）をイオン注入し、ｐ型シリコン基板１内に、ｎ型ウェル（図示せず）、及びｐ型ウェル・チャネル領域３を形成する。この後、レジスト膜を除去する。
【００２３】
次に、図２に示すように、バッファ酸化膜２を除去した後、トランジスタのゲート絶縁膜４を形成する。このゲート絶縁膜４はシリコン酸化膜に限定されるものではなく、シリコン酸窒化膜であっても良い。次いで、ゲート電極（浮遊ゲート）の一部となるポリシリコン及びＳＴＩ(Shallow Trench Isolation)加工のマスクとなる窒化シリコンを堆積し、ポリシリコン膜５及びシリコン窒化膜６を形成する。次いで、レジスト膜７を形成し、このレジスト膜７に、フォトリソグラフィ法を用いて素子分離領域に対応した開口部を開口する。
【００２４】
次に、図３に示すように、レジスト膜７をマスクとして、シリコン窒化膜６をエッチングする。次いで、レジスト膜７を除去した後、シリコン窒化膜６をマスクとして、ポリシリコン膜５、ゲート絶縁膜４、シリコン基板１を順次エッチング加工し、素子分離領域となるＳＴＩの溝８を形成する。
【００２５】
次に、図４に示すように、ＳＴＩの溝８の表面に薄いシリコン酸化膜９を形成する。次いで、二酸化シリコンを堆積し、ＳＴＩの溝８をシリコン酸化膜１０で埋め込む。次いで、シリコン酸化膜１０の表面を、ＣＭＰ法を用いて平坦化した後、シリコン窒化膜６を除去する。
【００２６】
次に、図５に示すように、ゲート電極（浮遊ゲート）の一部となるポリシリコンを堆積し、ポリシリコン膜１１を形成する。次いで、図示はしないがレジスト膜を形成し、このレジスト膜に、フォトリソグラフィ法を用いて、ワード線に沿って並ぶメモリセルどうしを分離するスリットに対応した開口部を開口する。次いで、レジスト膜をマスクとして、ポリシリコン膜１１をエッチングし、スリット１２を形成する。この後、レジスト膜を除去する。
【００２７】
次に、図６に示すように、二酸化シリコン（Ｏ）／窒化シリコン（Ｎ）／二酸化シリコン（Ｏ）、ポリシリコン／タングステンシリサイド（ＷＳｉ）、及び窒化シリコンを順次堆積する。このようにして、ＯＮＯ膜１３、ゲート電極（制御ゲート）となるポリシリコン／ＷＳｉ積層膜１４、及びゲート電極加工のマスクとなるシリコン窒化膜１５をそれぞれ形成する。
【００２８】
次に、図示はしないがレジスト膜を形成し、このレジスト膜に、フォトリソグラフィ法を用いて、ゲート電極（制御ゲート、及び選択ゲート）に対応したパターンを形成する。次いで、レジスト膜をマスクとして、シリコン窒化膜１５をエッチングする。次いで、レジスト膜を除去した後、シリコン窒化膜１５をマスクとして、ポリシリコン／Ｗｓｉ積層膜１４、ＯＮＯ膜１３、ポリシリコン膜１１、及びポリシリコン膜５を順次エッチング加工し、二層ゲート電極を形成する。
【００２９】
上記方法により形成したメモリセル部の一部分の平面を図７に示し、図７中のＡ−Ａ’線に沿う断面を図８に示す。
【００３０】
図７には、素子領域１６、素子分離領域１７、対向する２本の選択ゲートトランジスタのゲート電極１９、及び選択ゲートトランジスタに接続されたメモリセルトランジスタのゲート電極１８が示されている。
【００３１】
次に、図９に示すように、メモリセルトランジスタのゲート電極の側壁、及び選択ゲートトランジスタのゲート電極の側壁をそれぞれ酸化し、酸化膜２０を形成する。次いで、レジスト膜２１を形成し、このレジスト膜２１に、フォトリソグラフィ法を用いて選択ゲートトランジスタのゲート電極間の領域に対応した開口部を開口する。次いで、レジスト膜２１をマスクに、チャネル（本例ではｐ型ウェル・チャネル領域３）と同じ導電型のｐ型不純物、例えばボロン（Ｂ）をイオン注入する。なお、このイオン注入は、選択ゲートトランジスタのゲート電極の下に不純物を注入するために、図９中矢印で示すように、角度をつけて２回行うことが望ましい。その結果、選択ゲートトランジスタのゲート電極間のｐ型シリコン基板１内（本例ではｐ型ウェル・チャネル領域３）には、ｐ型ウェル・チャネル領域３よりもｐ型不純物濃度の濃い領域２２が形成される。
【００３２】
次に、図１０に示すように、レジスト膜２１を除去した後、図示はしないがレジスト膜を形成し、このレジスト膜に、フォトリソグラフィ法を用いてメモリセル部に対応した開口部を開口する。次いで、レジスト膜をマスクとして、ｎ型不純物、例えばリン（Ｐ）を、メモリセルトランジスタ及び選択ゲートトランジスタのソース／ドレイン拡散層領域が形成される領域にイオン注入し、メモリセルトランジスタ及び選択ゲートトランジスタのｎ型ソース／ドレイン拡散層領域２３、２４を形成する。この後、レジスト膜を除去する。
【００３３】
このとき、選択ゲートトランジスタのゲート電極間のｐ型シリコン基板１（本実施形態ではｐ型ウェル・チャネル領域３）内には、ｐ型ウェル・チャネル領域３よりもｐ型不純物濃度の濃い領域２２が形成されている。このため、対向する選択ゲートトランジスタ側のｎ型ソース／ドレイン拡散層領域２３の実効的な不純物濃度（ｎ型不純物濃度からｐ型不純物濃度を引いた濃度）は、メモリセルトランジスタ側のｎ型ソース／ドレイン拡散層２４の実効的な不純物濃度よりも薄くなる。
【００３４】
また、図１１に示すように、ソース／ドレイン方向におけるｐｎ接合の深さは、選択ゲートトランジスタのゲート電極１９の下で、ｎ型ソース／ドレイン拡散層領域２３のｐｎ接合の深さＤ１の方が、メモリセルトランジスタ側のｎ型ソース／ドレイン拡散層領域２４の深さＤ２よりも浅くなる。
【００３５】
なお、従来の例である、選択ゲートトランジスタのゲート電極間にｐ型不純物をイオン注入しなかった場合には、図１２に示すように、選択ゲートトランジスタのゲート電極１９の下で、上記深さＤ１は、上記深さＤ２と同じとなる。
【００３６】
また、図１３に示すように、選択ゲートトランジスタのｎ型ソース／ドレイン拡散層領域２３及び２４の形状は非対称なものとなり、ｐ型シリコン基板１（本例ではｐ型ウェル・チャネル領域３）とゲート絶縁膜４との界面からの深さが等しい位置（例えば図１３中のＢ−Ｂ’線に沿う位置）で、ビット線またはソース線に接続されるｎ型ソース／ドレイン拡散層領域２３とゲート電極１９とが重なり合う距離Ｌ１が、メモリセルトランジスタに接続されるｎ型ソース／ドレイン拡散層領域２４とゲート電極１９とが重なり合う距離Ｌ２よりも小さくなる。
【００３７】
なお、従来の例である、選択ゲートトランジスタのゲート電極間にｐ型不純物をイオン注入しなかった場合には、図１４に示すように、なお、上記距離Ｌ１は、上記Ｌ２と同じとなる。
【００３８】
図１０（または図１３）中のＢ−Ｂ’線に沿う位置の不純物濃度分布を図１５に示す。
【００３９】
図１５に示すように、選択ゲートトランジスタにおいて、ｎ型ソース／ドレイン拡散層２４からｎ型ソース／ドレイン拡散層領域２３に向かう方向で、チャネル領域の不純物濃度が異なっており、ビット線またはソース線に接するｎ型ソース／ドレイン拡散層領域２３に接するチャネル領域の不純物濃度が、メモリセルトランジスタに接するｎ型ソース／ドレイン拡散層領域２４に接するチャネル領域の不純物濃度よりも濃くなっている。
【００４０】
また、選択ゲートトランジスタの、メモリセルトランジスタに接するｎ型ソース／ドレイン拡散層領域２４に接するチャネル領域の不純物濃度は、メモリセルトランジスタのｎ型ソース／ドレイン拡散層領域２４に接するチャネル領域の不純物濃度と同じになっている。
【００４１】
図１６に、従来の例である、選択ゲートトランジスタのゲート電極間にｐ型不純物をイオン注入しなかった場合の不純物濃度分布を示す。なお、図１６は、図２８中のＢ−Ｂ’線に沿う位置の不純物濃度分布を示している。図２８中のＢ−Ｂ’線の位置は、図１５に示すＢ−Ｂ’線の位置と同じである。
【００４２】
図１６に示す従来の例に比べて、図１５に示す本実施形態では、選択ゲートトランジスタの実効チャネル長が増加している。
【００４３】
このように本実施形態では、選択ゲートトランジスタのゲート電極間に、チャネルと同じｐ型不純物をイオン注入することによって、選択ゲートトランジスタの実効的なチャネル長が増加する。これにより、選択ゲートトランジスタのショートチャネル効果が改善されて、そのカットオフ特性が向上する。
【００４４】
さらに選択ゲートトランジスタのカットオフ特性が向上することから、メモリセルトランジスタのチャネル領域の不純物濃度は、従来以下に下げることも可能となる。この結果、メモリセルトランジスタにおいては、“１”データ書き込み特性が向上する。即ち、本実施形態のように複数のメモリセルトランジスタを含むメモリセルユニットを持つ、例えばＮＡＮＤ型不揮発性半導体記憶装置においては、非選択書き込みストレスに対する耐性がさらに向上する。
【００４５】
また、本実施形態では、選択ゲートトランジスタのしきい値電圧を、メモリセルトランジスタのしきい値電圧より高くする範囲において、選択ゲートトランジスタのしきい値電圧とメモリセルトランジスタのしきい値電圧とを独立に制御できる。このため、選択ゲートトランジスタのカットオフ特性を保持しつつ、データ保持特性や、読み出しストレスに対する耐性などといったメモリセルトランジスタの様々な特性を向上させることができる。
【００４６】
つまり、本実施形態による効果は、特にＮＡＮＤ型不揮発性半導体記憶装置に限られて得られるものではなく、メモリセルトランジスタに選択ゲートトランジスタが接続された構造を有する不揮発性半導体記憶装置であれば、有効に得られるものである。
【００４７】
次に、図１７に示すように、層間絶縁膜２５を形成し、図示はしないがレジスト膜を形成し、このレジスト膜に、ビット線またはソース線コンタクト孔に対応した開口部を開口する。次いで、レジスト膜をマスクに用いて、層間絶縁膜２５をエッチング加工し、コンタクト孔２６を形成する。この後、レジスト膜を除去する。次いで、必要に応じ、コンタクト孔２６を介して、ｐ型シリコン基板１（本例ではｎ型ソース／ドレイン拡散層２３）にｎ型不純物をイオン注入し、ｎ型不純物濃度の濃い領域２７を形成する。
【００４８】
次に、図１８に示すように、コンタクト孔２６内に導電物（コンタクト埋め込み材：プラグ）を形成し、次いで、一般的に知られた方法により配線層を形成する。これらの工程により、ビット線またはソース線が形成される。図１８では、導電物に接続された配線層をビット線とした構造を特に示す。ソース線の一例は、例えば導電物を利用して形成される。このようにして、ｎ型ソース／ドレイン拡散層２３にはビット線またはソース線が接続される。なお、導電物は無くてもよく、コンタクト孔２６を配線層により直接埋め込んでも良い。この後、図示はしないが、保護膜を形成して、第１の実施形態に係る不揮発性半導体記憶装置が完成する。
【００４９】
なお、本実施形態では、選択ゲートトランジスタのゲート電極間にｐ型不純物をイオン注入してから、ｎ型ソース／ドレイン拡散層領域２３、２４を形成するｎ型不純物をイオン注入しているが、ｎ型ソース／ドレイン拡散層領域２３、２４を形成するｎ型不純物をイオン注入してから、選択ゲートトランジスタのゲート電極間にｐ型不純物をイオン注入しても良い。
【００５０】
（第２の実施形態）
本第２の実施形態は、メモリセルトランジスタと選択ゲートトランジスタのゲート電極側壁に、ＴＥＯＳ膜などの絶縁膜が形成され、ビット線またはソース線コンタクト孔が選択ゲートトランジスタのゲート電極間に自己整合的に形成されており、選択ゲートトランジスタのゲート電極とコンタクト孔間のＴＥＯＳ膜は剥離されている構造を有するＮＡＮＤ型不揮発性半導体記憶装置に関する。そして、このような装置において、選択ゲートトランジスタのビット線またはソース線コンタクト孔側にチャネルと同じ導電型の不純物を注入することにより、選択ゲートトランジスタのカットオフ特性を向上させたものである。以下本第２の実施形態に係る装置をその製造方法とともに説明する。
【００５１】
まず、第１の実施形態により説明した方法により、図８に示した二層ゲート電極まで形成する。
【００５２】
次に、図１９に示すように、メモリセルトランジスタ及び選択ゲートトランジスタのゲート電極の側壁を酸化し、酸化膜２０を形成する。次いで、図示はしないがレジスト膜を形成し、このレジスト膜に、フォトリソグラフィ法を用いてメモリセル部に対応した開口部を開口する。次いで、レジスト膜をマスクとして、ｎ型不純物、例えばリン（Ｐ）を、メモリセルトランジスタ及び選択ゲートトランジスタのソース／ドレイン拡散層領域が形成される領域にイオン注入し、メモリセルトランジスタ及び選択ゲートトランジスタのｎ型ソース／ドレイン拡散層領域２８を形成する。この後、レジスト膜を除去する。次いで、ホットキャリア特性を良くすることを目的として、例えばＴＥＯＳ膜などの絶縁膜２９を形成する。
【００５３】
次に、図２０に示すように、レジスト膜３０を形成し、このレジスト膜３０に、フォトリソグラフィ法を用いて選択ゲートトランジスタのゲート電極間の領域に対応した開口部を開口する。次いで、コンタクト形成の際に、選択ゲートトランジスタのゲート電極とコンタクト埋め込み材とがショートするのを防ぐために、レジスト膜３０をマスクに、選択ゲートトランジスタのゲート電極側壁のＴＥＯＳ膜２９を剥離する。次いで、レジスト膜３０をマスクに、チャネル（本例ではｐ型ウェル・チャネル領域３）と同じ導電型のｐ型不純物、例えばボロン（Ｂ）をイオン注入する。なお、このイオン注入は、選択ゲートトランジスタのゲート電極の下に不純物を注入するために、図２０中矢印で示すように、角度をつけて２回行うことが望ましい。その結果、選択ゲートトランジスタのゲート電極間のｐ型シリコン基板１（本例ではｐ型ウェル・チャネル領域３）内には、ｐ型ウェル・チャネル領域３よりもｐ型不純物濃度の濃い領域３１が形成される。このため、対向する選択ゲートトランジスタ側のｎ型ソース／ドレイン拡散領域３２の実効的な不純物濃度（ｎ型不純物濃度からｐ型不純物濃度を引いた濃度）は、第１の実施形態と同様に、メモリセルトランジスタ側のｎ型ソース／ドレイン拡散層領域２８の実効的な不純物濃度よりも薄くなる。
【００５４】
また、ソース／ドレイン方向におけるｐｎ接合の深さも、対向する選択ゲートトランジスタ側のｎ型ソース／ドレイン拡散層領域３２の方が、メモリセルトランジスタ側のｎ型ソース／ドレイン拡散層領域２８よりも浅くなる。
【００５５】
従って、選択ゲートトランジスタのｎ型ソース／ドレイン拡散層領域２８及び３２の形状は非対称なものとなり、ｐ型シリコン基板１（本例ではｐ型ウェル・チャネル領域３）とゲート絶縁膜４との界面からの深さが等しい位置（例えば図２０中のＢ−Ｂ’線に沿う位置）で、ビット線またはソース線に接続されるｎ型ソース／ドレイン拡散層領域３２とゲート電極とが重なり合う距離が、メモリセルトランジスタに接続されるｎ型ソース／ドレイン拡散層領域２８とゲート電極とが重なり合う距離よりも小さくなる。
【００５６】
このような第２の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置においても、図２０中に示すＢ−Ｂ’線に沿う位置の不純物濃度分布は、第１の実施形態の図１５と同様なものになり、第１の実施形態で述べた効果と同様の効果を得ることができる。
【００５７】
さらに本第２の実施形態によれば、ＴＥＯＳ膜２９剥離のためのレジスト膜３０をマスクとしてイオン注入を行う。これによりチャネルよりも不純物濃度の濃い領域を形成するイオン注入のみを目的としたフォトリソグラフィ工程を省略できるので、製造コストを下げることができる。
【００５８】
なお、図２０を参照して説明したイオン注入は、ＴＥＯＳ膜２９剥離後に行ったが、ＴＥＯＳ膜２９剥離前に行ってもよい。
【００５９】
次に、図２１に示すように、レジスト膜３０を除去した後、コンタクト孔開口の際のエッチングストッパー材となるシリコン窒化膜３３を形成する。この後、層間絶縁膜２５を形成する。この後、図示はしないがレジスト膜を形成し、このレジスト膜に、ビット線またはソース線コンタクト孔に対応した開口部を開口する。次いで、レジスト膜をマスクに用いて、層間絶縁膜２５をエッチング加工し、選択ゲートトランジスタのゲート電極に対して自己整合的にコンタクト孔３４を形成する。この後、レジスト膜を除去する。次いで、必要に応じ、コンタクト孔３４を介して、ｐ型シリコン基板１（本例ではｎ型ソース／ドレイン拡散層３２）にｎ型不純物をイオン注入し、ｎ型不純物濃度の濃い領域３５を形成する。
【００６０】
この後、図１８を参照して説明したように、コンタクト孔３４内に導電物（コンタクト埋め込み材）を形成し、一般的に知られた方法により配線層を形成し、保護膜を形成して、第２の実施形態に係る不揮発性半導体記憶装置が完成する。
【００６１】
（第３の実施形態）
本第３の実施形態は、ビット線またはソース線コンタクト孔が選択ゲートトランジスタのゲート電極間に自己整合的に形成されているＮＡＮＤ型不揮発性半導体記憶装置に関する。そして、このような装置において、コンタクト孔を介して選択ゲートトランジスタのビット線またはソース線コンタクト側にチャネルと同じ導電型の不純物を注入することにより、選択ゲートトランジスタのカットオフ特性を向上させたものである。以下本第３の実施形態に係る装置をその製造方法とともに説明する。
【００６２】
まず、第１の実施形態により説明した方法により、図８に示した二層ゲート電極まで形成する。
【００６３】
次に、図２２に示すように、メモリセルトランジスタ及び選択ゲートトランジスタのゲート電極の側壁を酸化し、酸化膜２０を形成する。次いで、図示はしないがレジスト膜を形成し、このレジスト膜に、フォトリソグラフィ法を用いてメモリセル部に対応した開口部を開口する。次いで、レジスト膜をマスクとして、ｎ型不純物、例えばリン（Ｐ）を、メモリセルトランジスタ及び選択ゲートトランジスタのソース／ドレイン拡散層領域が形成される領域にイオン注入し、メモリセルトランジスタ及び選択ゲートトランジスタのｎ型ソース／ドレイン拡散層領域３６を形成する。この後、レジスト膜を除去する。
【００６４】
次に、図２３に示すように、コンタクト孔開口の際のエッチングストッパーとなるシリコン窒化膜３３を形成した後、層間絶縁膜２５を形成する。
【００６５】
次に、図２４に示すように、この後、図示はしないがレジスト膜を形成し、このレジスト膜に、ビット線またはソース線コンタクト孔に対応した開口部を開口する。次いで、レジスト膜をマスクに用いて、層間絶縁膜２５をエッチング加工し、選択ゲートトランジスタのゲート電極に対して自己整合的にコンタクト孔３７を形成する。この後、レジスト膜を除去する。次いで、コンタクト孔３７を介して、チャネル（本例ではｐ型ウェル・チャネル領域３）と同じ導電型のｐ型不純物、例えばボロン（Ｂ）をイオン注入する。なお、このイオン注入は、選択ゲートトランジスタのゲート電極の下に不純物を注入するために、図２４中矢印で示すように、角度をつけて２回行うことが望ましい。その結果、選択ゲートトランジスタのゲート電極間のｐ型シリコン基板１（本例ではｐ型ウェル・チャネル領域３）内には、ｐ型ウェル・チャネル領域３よりもｐ型不純物濃度の濃い領域３８が形成される。このため、対向する選択ゲートトランジスタ側のｎ型ソース／ドレイン拡散領域３９の実効的な不純物濃度（ｎ型不純物濃度からｐ型不純物濃度を引いた濃度）は、第１の実施形態と同様に、メモリセルトランジスタ側のｎ型ソース／ドレイン拡散層領域３６の実効的な不純物濃度よりも薄くなる。
【００６６】
また、ソース／ドレイン方向におけるｐｎ接合の深さも、対向する選択ゲートトランジスタ側のｎ型ソース／ドレイン拡散層領域３９の方が、メモリセルトランジスタ側のｎ型ソース／ドレイン拡散層領域３６よりも浅くなる。
【００６７】
従って、選択ゲートトランジスタのｎ型ソース／ドレイン拡散層領域３６及び３９の形状は非対称なものとなり、ｐ型シリコン基板１（本例ではｐ型ウェル・チャネル領域３）とゲート絶縁膜４との界面からの深さが等しい位置（例えば図２４中のＢ−Ｂ’線に沿う位置）で、ビット線またはソース線に接続されるｎ型ソース／ドレイン拡散層領域３９とゲート電極とが重なり合う距離が、メモリセルトランジスタに接続されるｎ型ソース／ドレイン拡散層領域３６とゲート電極とが重なり合う距離よりも小さくなる。
【００６８】
このような第３の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置においても、図２４中に示すＢ−Ｂ’線に沿う位置の不純物濃度分布は、第１の実施形態の図１５と同様なものになり、第１の実施形態で述べた効果と同様の効果を得ることができる。
【００６９】
さらに本第３の実施形態によれば、選択ゲートトランジスタのゲート電極に対して自己整合的に形成されたコンタクト孔を介してイオン注入を行うことにより、第２の実施形態で説明したようなＴＥＯＳ膜剥離のためのフォトリソグラフィ工程が無い場合でも、チャネルよりも不純物濃度の濃い領域を形成するイオン注入のみを目的としたフォトリソグラフィ工程を増加させることなく、選択ゲートトランジスタのカットオフ特性を向上させることができる。このため、例えば第１の実施形態に比べて、製造コストを下げることができる。
【００７０】
ただし、第２の実施形態で説明したようなＴＥＯＳ膜剥離のためのフォトリソグラフィ工程が有る場合でも、本第３の実施形態のように選択ゲートトランジスタのゲート電極に対して、自己整合的に形成されたコンタクト孔を介してイオン注入を行うことも可能である。この場合にも、製造コストを下げられる利点はある。
【００７１】
次いで、必要に応じ、コンタクト孔３７を介して、ｐ型シリコン基板１（本例ではｎ型ソース／ドレイン拡散層３９）にｎ型不純物をイオン注入し、ｎ型不純物濃度の濃い領域４０を形成する。
【００７２】
この後、図１８を参照して説明したように、コンタクト孔３７内に導電物（コンタクト埋め込み材）を形成し、一般的に知られた方法により配線層を形成し、保護膜を形成して、第３の実施形態に係る不揮発性半導体記憶装置が完成する。
【００７３】
（第４の実施形態）
本第４の実施形態では、メモリセルトランジスタのゲート電極間に不純物が注入されず、選択ゲートトランジスタのゲート電極間のみに不純物が注入されるような角度で、選択ゲートトランジスタのビット線またはソース線コンタクト側にチャネルと同じ導電型の不純物を注入して、選択ゲートトランジスタのカットオフ特性を向上させたものである。
【００７４】
まず、第１の実施形態により説明した方法により、図８に示した二層ゲート電極まで形成する。
【００７５】
次に、図２５に示すように、メモリセルトランジスタ及び選択ゲートトランジスタのゲート電極の側壁を酸化し、酸化膜２０を形成する。次いで、図示はしないがレジスト膜を形成し、このレジスト膜に、フォトリソグラフィ法を用いてメモリセル部に対応した開口部を開口する。次いで、チャネル（本例ではｐ型ウェル・チャネル領域３）と同じ導電型のｐ型不純物、例えばボロン（Ｂ）をイオン注入する。このときのイオン注入の角度θは、以下のようになる。
【００７６】
一般に、不揮発性半導体記憶装置において、選択ゲートトランジスタのゲート電極間の距離ｌSGTは、ビット線またはソース線とコンタクトさせる必要性があることから、メモリセルトランジスタのゲート電極間の距離及びメモリセルトランジスタのゲート電極と選択ゲートトランジスタのゲート電極との間の距離ｌCE LLよりも大きくなっている。このため、図２５に示すように、ゲート電極が遮蔽物となって、メモリセルトランジスタのゲート電極間及びメモリセルトランジスタのゲート電極と選択ゲートトランジスタのゲート電極との間のｐ型シリコン基板１（本例ではｐ型ウェル・チャネル領域３）内に、不純物が注入されない角度θ１が存在する。同様に、選択ゲートトランジスタのゲート電極間のｐ型シリコン基板１内に、不純物が注入されない角度θ２が存在する。従って、イオン注入の角度θを“θ１＜θ＜θ２”の条件を満たすようにして不純物を注入すると、選択ゲートトランジスタのゲート電極間のｐ型シリコン基板１内にのみ、不純物を注入することができる。
【００７７】
上記角度θ１の具体的規定の一例は、ｐ型シリコン基板１に対して垂直な直線を、選択ゲートトランジスタのゲート電極のメモリセルトランジスタ側側壁最低点を回転中心として回転させたとき、上記直線がメモリセルトランジスタのゲート電極に交わる範囲にある角度である。
【００７８】
また、上記角度θ２の具体的規定の一例は、ｐ型シリコン基板１に対して垂直な直線を、選択ゲートトランジスタのゲート電極の対向する選択ゲートトランジスタ側側壁最低点を回転中心として回転させたとき、上記直線が対向する選択ゲートトランジスタのゲート電極に交わらない範囲にある角度である。
【００７９】
なお、このイオン注入は、選択ゲートトランジスタのゲート電極の下に不純物を注入するために、図２５中矢印で示すように、“±θ”の角度をつけて２回行うことが望ましい。その結果、選択ゲートトランジスタのゲート電極間のｐ型シリコン基板１内（本例ではｐ型ウェル・チャネル領域３）には、ｐ型ウェル・チャネル領域３よりもｐ型不純物濃度の濃い領域４１が形成される。
【００８０】
次いで、図２６に示すように、引き続きメモリセル部に対応した開口部を持つレジスト膜（図示せず）をマスクとして、ｎ型不純物、例えばリン（Ｐ）を、メモリセルトランジスタ及び選択ゲートトランジスタのソース／ドレイン拡散層領域が形成される領域にイオン注入し、メモリセルトランジスタ及び選択ゲートトランジスタのｎ型ソース／ドレイン拡散層領域４２、４３を形成する。この後、レジスト膜を除去する。
【００８１】
このとき、選択ゲートトランジスタのゲート電極間のｐ型シリコン基板１（本実施形態ではｐ型ウェル・チャネル領域３）内には、ｐ型ウェル・チャネル領域３よりもｐ型不純物濃度の濃い領域４１が形成されている。このため、対向する選択ゲートトランジスタ側のｎ型ソース／ドレイン拡散層領域４３の実効的な不純物濃度（ｎ型不純物濃度からｐ型不純物濃度を引いた濃度）は、メモリセルトランジスタ側のｎ型ソース／ドレイン拡散層４２の実効的な不純物濃度よりも薄くなる。
【００８２】
また、ソース／ドレイン方向におけるｐｎ接合の深さも、対向する選択ゲートトランジスタ側のｎ型ソース／ドレイン拡散層領域４３の方が、メモリセルトランジスタ側のｎ型ソース／ドレイン拡散層領域４２よりも浅くなる。
【００８３】
従って、選択ゲートトランジスタのｎ型ソース／ドレイン拡散層領域４２及び４３の形状は非対称なものとなり、ｐ型シリコン基板１（本例ではｐ型ウェル・チャネル領域３）とゲート絶縁膜４との界面からの深さが等しい位置（例えば図２６中のＢ−Ｂ’線に沿う位置）で、ビット線またはソース線に接続されるｎ型ソース／ドレイン拡散層領域４３とゲート電極とが重なり合う距離が、メモリセルトランジスタに接続されるｎ型ソース／ドレイン拡散層領域４２とゲート電極とが重なり合う距離よりも小さくなる。
【００８４】
このような第４の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置においても、図２６中に示すＢ−Ｂ’線に沿う位置の不純物濃度分布は、第１の実施形態の図１５と同様なものになり、第１の実施形態で述べた効果と同様の効果を得ることができる。
【００８５】
さらに本第４の実施形態によれば、イオン注入の角度θを“θ１＜θ＜θ２”の条件を満たすようにして不純物を注入することにより、チャネルよりも不純物濃度の濃い領域を形成するイオン注入のみを目的としたフォトリソグラフィ工程を増加させることなく、選択ゲートトランジスタのカットオフ特性を向上させることができる。このため、例えば第１の実施形態に比べて、製造コストを下げることができる。
【００８６】
次に、図２７に示すように、層間絶縁膜２５を形成する。この後、図示はしないがレジスト膜を形成し、このレジスト膜に、ビット線またはソース線コンタクト孔に対応した開口部を開口する。次いで、レジスト膜をマスクに用いて、層間絶縁膜２５をエッチング加工し、コンタクト孔２６を形成する。この後、レジスト膜を除去する。次いで、必要に応じ、コンタクト孔２６を介して、ｐ型シリコン基板１（本例ではｎ型ソース／ドレイン拡散層４３）にｎ型不純物をイオン注入し、ｎ型不純物濃度の濃い領域４４を形成する。
【００８７】
この後、図１８を参照して説明したように、コンタクト孔２６内に導電物（コンタクト埋め込み材）を形成し、一般的に知られた方法により配線層を形成し、保護膜を形成して、第２の実施形態に係る不揮発性半導体記憶装置が完成する。
【００８８】
なお、本実施形態では、ビット線またはソース線コンタクト孔２６を、選択ゲートトランジスタのゲート電極に対して自己整合的に形成していない例を示しているが、ビット線またはソース線コンタクト孔２６を、選択ゲートトランジスタのゲート電極に対して自己整合的に形成することも可能である。
【００８９】
また、本実施形態では、選択ゲートトランジスタのゲート電極間に、“θ１＜θ＜θ２”の条件を満たす角度θでｐ型不純物を、選択ゲートトランジスタのゲート電極間にイオン注入してから、ｎ型ソース／ドレイン拡散層領域４２、４３を形成するｎ型不純物をイオン注入しているが、ｎ型ソース／ドレイン拡散層領域４２、４３を形成するｎ型不純物をイオン注入してから、選択ゲートトランジスタのゲート電極間に、上記角度θでｐ型不純物をイオン注入しても良い。
【００９０】
以上、この発明を第１〜第４の実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施に際しては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【００９１】
例えば第１〜第４の実施形態では、ウェル・チャネル領域３の形成及びゲート絶縁膜４の形成後に、素子分離領域１７の形成を行っているが、素子分離領域１７の形成後に、ウェル・チャネル領域３の形成を行ってもかまわない。
【００９２】
また、第１〜第４の実施形態では図示していないが、一般的に知られた方法を用いて、一般的に知られた方法を用いてゲート電極に側壁を形成し、ｎ型不純物を濃くイオン注入することにより、メモリセルトランジスタ及び選択ゲートトランジスタのｎ型ソース／ドレイン拡散層領域をＬＤＤ（Lightly Doped Drain）構造にしても良い。
【００９３】
また、第１〜第４の実施形態では、複数のメモリセルトランジスタを含むメモリセルユニットを持つ不揮発性半導体記憶装置を例示したが、本発明は、これに限られるものではなく、少なくとも１つのメモリセルトランジスタを含むメモリセルユニットを持つ半導体記憶装置であれば、上記効果をもって適用可能である。
【００９４】
また、上記第１〜第４の実施形態はそれぞれ単独、または適宜組み合わせて実施することも、もちろん可能である。
【００９５】
さらに上記第１〜第４の実施形態それぞれには、種々の段階の発明が含まれており、上記第１〜第４の実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００９６】
【発明の効果】
以上説明したように、この発明によれば、データ書き込み特性、データ保持特性、読み出しストレスに対する耐性などのメモリセルトランジスタの様々な特性と、選択ゲートトランジスタのカットオフ特性とをともに良好にできる不揮発性半導体記憶装置およびその製造方法を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図２】図２はこの発明の第１の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図３】図３はこの発明の第１の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図４】図４はこの発明の第１の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図５】図５はこの発明の第１の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図６】図６はこの発明の第１の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図７】図７はこの発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリセル部の一部分を示す平面図。
【図８】図８は図７中のＡ−Ａ’線に沿う断面図。
【図９】図９はこの発明の第１の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図１０】図１０はこの発明の第１の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図１１】図１１はこの発明の第１の実施形態に係る不揮発性半導体記憶装置の断面図。
【図１２】図１２は従来の不揮発性半導体記憶装置の断面図。
【図１３】図１３はこの発明の第１の実施形態に係る不揮発性半導体記憶装置の断面図。
【図１４】図１４は従来の不揮発性半導体記憶装置の断面図。
【図１５】図１５はこの発明の第１の実施形態に係る不揮発性半導体記憶装置の不純物濃度分布を示す不純物濃度分布図。
【図１６】図１６は従来の不揮発性半導体記憶装置の不純物濃度分布を示す不純物濃度分布図。
【図１７】図１７はこの発明の第１の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図１８】図１８はこの発明の第１の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図１９】図１９はこの発明の第２の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図２０】図２０はこの発明の第２の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図２１】図２１はこの発明の第２の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図２２】図２２はこの発明の第３の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図２３】図２３はこの発明の第３の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図２４】図２４はこの発明の第３の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図２５】図２５はこの発明の第４の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図２６】図２６はこの発明の第４の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図２７】図２７はこの発明の第４の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図２８】図２８は従来の半導体記憶装置の断面図。
【符号の説明】
１…ｐ型シリコン基板、
２…バッファ酸化膜、
３…ｐ型ウェル・チャネル領域、
４…ゲート絶縁膜、
５…ポリシリコン膜、
６…シリコン窒化膜、
７…レジスト膜、
８…ＳＴＩの溝、
９…薄いシリコン酸化膜、
１０…シリコン酸化膜、
１１…ポリシリコン膜、
１２…スリット、
１３…ＯＮＯ膜、
１４…ポリシリコン／ＷＳｉ積層膜、
１５…シリコン窒化膜、
１６…素子領域、
１７…素子分離領域、
１８…メモリセルトランジスタのゲート電極、
１９…選択ゲートトランジスタのゲート電極、
２０…酸化膜、
２１…レジスト膜、
２２…ｐ型不純物濃度の濃い領域、
２３…ビット線またはソース線に接するｎ型ソース／ドレイン拡散層領域、
２４…ｎ型ソース／ドレイン拡散層領域、
２５…層間絶縁膜、
２６…コンタクト孔、
２７…ｎ型不純物濃度の濃い領域、
２８…ｎ型ソース／ドレイン拡散層領域、
２９…ＴＥＯＳ膜などの絶縁膜、
３０…レジスト膜、
３１…ｐ型不純物濃度の濃い領域、
３２…ビット線またはソース線に接するｎ型ソース／ドレイン拡散層領域、
３３…シリコン窒化膜、
３４…自己整合的に形成されたコンタクト孔、
３５…ｎ型不純物濃度の濃い領域、
３６…ｎ型ソース／ドレイン拡散層領域、
３７…自己整合的に形成されたコンタクト孔、
３８…ｐ型不純物濃度の濃い領域、
３９…ビット線またはソース線に接するｎ型ソース／ドレイン拡散層領域、
４０…ｎ型不純物濃度の濃い領域、
４１…ｐ型不純物濃度の濃い領域、
４２…ｎ型ソース/ドレイン拡散層領域、
４３…ビット線またはソース線に接するｎ型ソース／ドレイン拡散層領域、
４４…ｎ型不純物濃度の濃い領域。
Claims (9)
- 半導体基板上に形成された、電荷蓄積層と制御ゲート層との積層構造を有する、少なくとも１つのメモリセルトランジスタを含むメモリセルユニットと、
ソース／ドレイン拡散層領域の一方がビット線またはソース線に接続され、他方が前記メモリセルユニットに接続された選択ゲートトランジスタとを具備し、
前記選択ゲートトランジスタのゲート電極下で、この選択ゲートトランジスタのソース拡散層領域の形状とドレイン拡散層領域の形状とが非対称であり、
前記半導体基板とゲート絶縁膜との界面からの深さが等しい位置で、前記ビット線またはソース線に接続された拡散層領域と前記ゲート電極とが重なり合う距離が、前記メモリセルユニットに接続された拡散層領域と前記ゲート電極とが重なり合う距離よりも小さく、前記ビット線またはソース線に接続された拡散層領域の実効的な不純物濃度が、前記メモリセルユニットに接続された拡散層領域の実効不純物濃度よりも薄く、前記メモリセルユニットに接続された拡散層領域の実効的な不純物濃度が、前記メモリセルトランジスタのソース／ドレイン拡散層領域の実効的な不純物濃度と同じであり、前記メモリセルトランジスタのゲート電極の側壁、及び前記選択ゲートトランジスタのゲート電極の前記メモリセルに対向する側には、第１の絶縁膜と、この第１の絶縁膜上に形成された第２の絶縁膜と、この第２の絶縁膜上に形成された第３の絶縁膜とが積層されており、前記選択ゲートトランジスタのゲート電極の、前記ビット線またはソース線を接続するためのコンタクトに対向する側には、前記第１の絶縁膜と、この第１の絶縁膜上に形成された前記第３の絶縁膜とが積層されていることを特徴とする不揮発性半導体記憶装置。 - 半導体基板上に形成された、電荷蓄積層と制御ゲート層との積層構造を有する、少なくとも１つのメモリセルトランジスタを含むメモリセルユニットと、
ソース／ドレイン拡散層領域の一方がビット線またはソース線に接続され、他方が前記メモリセルユニットに接続された選択ゲートトランジスタとを具備し、
前記選択ゲートトランジスタのゲート電極下で、この選択ゲートトランジスタのソース拡散層領域の形状とドレイン拡散層領域の形状とが非対称であり、
前記半導体基板とゲート絶縁膜との界面からの深さが等しい位置で、前記ビット線またはソース線に接続された拡散層領域と前記ゲート電極とが重なり合う距離が、前記メモリセルユニットに接続された拡散層領域と前記ゲート電極とが重なり合う距離よりも小さく、前記ビット線またはソース線に接続された拡散層領域に接するチャネル領域の不純物濃度が、前記メモリセルユニットに接続された拡散層領域に接するチャネル領域の不純物濃度よりも濃く、前記メモリセルユニットに接続された拡散層領域に接するチャネル領域の不純物濃度が、前記メモリセルトランジスタのソース／ドレイン拡散層領域に接するチャネル領域の不純物濃度と同じであり、前記メモリセルトランジスタのゲート電極の側壁、及び前記選択ゲートトランジスタのゲート電極の前記メモリセルに対向する側には、第１の絶縁膜と、この第１の絶縁膜上に形成された第２の絶縁膜と、この第２の絶縁膜上に形成された第３の絶縁膜とが積層されており、前記選択ゲートトランジスタのゲート電極の、前記ビット線またはソース線を接続するためのコンタクトに対向する側には、前記第１の絶縁膜と、この第１の絶縁膜上に形成された前記第３の絶縁膜とが積層されていることを特徴とする不揮発性半導体記憶装置。 - 前記半導体基板とゲート絶縁膜との界面からの深さが等しい位置で、前記ビット線またはソース線に接続された拡散層領域の実効的な不純物濃度が、前記メモリセルユニットに接続された拡散層領域の実効不純物濃度よりも薄く、前記メモリセルユニットに接続された拡散層領域の実効的な不純物濃度が、前記メモリセルトランジスタのソース／ドレイン拡散層領域の実効的な不純物濃度と同じであることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
- 前記ゲート電極下で、前記ビット線またはソース線に接続された拡散層領域の最深部が、前記メモリセルユニットに接続された拡散層領域の最深部よりも浅いことを特徴とする請求項１乃至請求項３に記載の不揮発性半導体記憶装置。
- 前記ビット線またはソース線を前記拡散層領域に接続させるコンタクトが、前記選択ゲートトランジスタのゲート電極に対して自己整合的に形成されていることを特徴とする請求項１乃至請求項４いずれか一項に記載の不揮発性半導体記憶装置。
- 半導体基板上に、第１導電型のチャネル領域を有するメモリセルトランジスタ及び選択ゲートトランジスタのゲート電極を形成する工程と、
前記メモリセルトランジスタ及び前記選択ゲートトランジスタのゲート電極の側壁に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、第２の絶縁膜を形成する工程と、
前記選択ゲートトランジスタのゲート電極の、前記メモリセルトランジスタに対向する側とは反対側に開口を持つマスクを形成する工程と、
前記マスクの開口を介して前記第２の絶縁膜を除去する工程と、
前記マスクの開口を介して前記選択ゲートトランジスタのゲート電極下に第１導電型の不純物を注入する工程と
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記マスクの開口を介して前記選択ゲートトランジスタのゲート電極下に第１導電型の不純物を注入する工程は、角度をつけて行なうことを特徴とする請求項６に記載の不揮発性半導体記憶装置の製造方法。
- 半導体基板上に、第１導電型のチャネル領域を有するメモリセルトランジスタ及び選択ゲートトランジスタのゲート電極を、前記選択ゲートトランジスタのゲート電極間のスペースを、前記メモリセルのトランジスタのゲート電極と前記選択ゲートトランジスタのゲート電極間のスペースよりも広くして形成する工程と、
前記半導体基板に第１導電型の不純物を、前記メモリセルトランジスタのゲート電極と選択ゲートトランジスタのゲート電極との間には注入されず、前記選択ゲートトランジスタのゲート電極間に注入される角度で注入する工程と
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記第１導電型の不純物はＰ型不純物であることを特徴とする請求項６乃至請求項８いずれか一項に記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001023973A JP4309070B2 (ja) | 2001-01-31 | 2001-01-31 | 不揮発性半導体記憶装置およびその製造方法 |
| US10/058,343 US6835987B2 (en) | 2001-01-31 | 2002-01-30 | Non-volatile semiconductor memory device in which selection gate transistors and memory cells have different structures |
| US10/942,013 US6949794B2 (en) | 2001-01-31 | 2004-09-16 | Non-volatile semiconductor memory device in which selection gate transistors and memory cells have different structures |
| US11/225,094 US7122869B2 (en) | 2001-01-31 | 2005-09-14 | Nonvolatile semiconductor memory device in which selection transistors and memory transistors have different impurity concentration distributions |
| US11/538,944 US7274075B2 (en) | 2001-01-31 | 2006-10-05 | Nonvolatile semiconductor memory device having pair of selection transistors with different source and drain impurity concentrations and with different channel dopant concentrations |
| US11/857,934 US7737508B2 (en) | 2001-01-31 | 2007-09-19 | Non-volatile semiconductor memory device and method of manufacturing the same |
| US12/779,357 US8338252B2 (en) | 2001-01-31 | 2010-05-13 | Non-volatile semiconductor memory device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001023973A JP4309070B2 (ja) | 2001-01-31 | 2001-01-31 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002231832A JP2002231832A (ja) | 2002-08-16 |
| JP2002231832A5 JP2002231832A5 (ja) | 2005-10-06 |
| JP4309070B2 true JP4309070B2 (ja) | 2009-08-05 |
Family
ID=18889180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001023973A Expired - Fee Related JP4309070B2 (ja) | 2001-01-31 | 2001-01-31 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4309070B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100524993B1 (ko) | 2003-11-28 | 2005-10-31 | 삼성전자주식회사 | 높은 집적도 및 낮은 소스저항을 갖는 이이피롬셀,이이피롬소자 및 그 제조방법 |
| JP2005327792A (ja) * | 2004-05-12 | 2005-11-24 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2009081202A (ja) | 2007-09-25 | 2009-04-16 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| KR100884344B1 (ko) * | 2007-10-10 | 2009-02-18 | 주식회사 하이닉스반도체 | 비대칭 소스/드레인 접합을 갖는 불휘발성 메모리소자 및그 제조방법 |
| JP2010161301A (ja) | 2009-01-09 | 2010-07-22 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JP2012059945A (ja) | 2010-09-09 | 2012-03-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2013187504A (ja) * | 2012-03-09 | 2013-09-19 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
-
2001
- 2001-01-31 JP JP2001023973A patent/JP4309070B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002231832A (ja) | 2002-08-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6835987B2 (en) | Non-volatile semiconductor memory device in which selection gate transistors and memory cells have different structures | |
| US10741570B2 (en) | Nonvolatile memory devices having single-layered gates and methods of fabricating the same | |
| US6716703B2 (en) | Method of making semiconductor memory device having sources connected to source lines | |
| US6376879B2 (en) | Semiconductor device having MISFETs | |
| KR100398955B1 (ko) | 이이피롬 메모리 셀 및 형성 방법 | |
| US20030013253A1 (en) | Optimized flash memory cell | |
| JP2004241780A (ja) | 選択的ディスポーザブルスペーサー技術を使用する半導体集積回路の製造方法及びそれによって製造される半導体集積回路 | |
| KR20020011317A (ko) | 반도체 메모리 장치와 그 제조 방법 | |
| US8952536B2 (en) | Semiconductor device and method of fabrication | |
| JP4445353B2 (ja) | 直接トンネル型半導体記憶装置の製造方法 | |
| US20080023748A1 (en) | Self-aligned contacts to source/drain regions | |
| US20030011023A1 (en) | Metal local interconnect self-aligned source flash cell | |
| JP4217409B2 (ja) | 不揮発性メモリ素子及びその製造方法 | |
| US8878253B2 (en) | Semiconductor devices | |
| JP4309070B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JPWO2003069675A1 (ja) | 半導体装置の製造方法 | |
| JP4972918B2 (ja) | 半導体装置及びその製造方法 | |
| KR20070049731A (ko) | 플래시 메모리 및 그 제조방법 | |
| KR20090007862A (ko) | 반도체 소자 및 그의 제조방법 | |
| JP2002289706A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP3669070B2 (ja) | 半導体装置及びその製造方法 | |
| JP4031777B2 (ja) | 半導体装置 | |
| KR20080100968A (ko) | 비휘발성 메모리 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050518 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050518 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071015 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080722 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080917 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090407 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090507 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130515 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130515 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140515 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |