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KR100212098B1 - 반도체 집적회로 장치 및 그 제조 방법과 반도체 집적 회로 장치의 배선기판 및 그 제조 방법 - Google Patents

반도체 집적회로 장치 및 그 제조 방법과 반도체 집적 회로 장치의 배선기판 및 그 제조 방법 Download PDF

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KR100212098B1
KR100212098B1 KR1019880011906A KR880011906A KR100212098B1 KR 100212098 B1 KR100212098 B1 KR 100212098B1 KR 1019880011906 A KR1019880011906 A KR 1019880011906A KR 880011906 A KR880011906 A KR 880011906A KR 100212098 B1 KR100212098 B1 KR 100212098B1
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KR
South Korea
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film
memory cell
region
misfet
layer
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KR1019880011906A
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English (en)
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KR890005876A (ko
Inventor
쥰 무라따
요시따까 다다끼
이사무 아사노
미쯔아끼 호리우찌
쥰 스기우라
히로꼬 가네꼬
신지 시미즈
아쯔시 히라이와
히데쯔구 오오기시
마사까즈 사가와
마사미 오자와
도시히로 세끼구찌
Original Assignee
가나이 쓰도무
가부시끼가이샤 히다치 세이사꾸쇼
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Priority claimed from JP62235910A external-priority patent/JPS6480067A/ja
Priority claimed from JP62235914A external-priority patent/JP2567873B2/ja
Priority claimed from JP62235906A external-priority patent/JP2615076B2/ja
Priority claimed from JP62235909A external-priority patent/JPS6480042A/ja
Priority claimed from JP23591287A external-priority patent/JPS6480045A/ja
Priority claimed from JP62235911A external-priority patent/JPS6480060A/ja
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Abstract

내용 없음.

Description

반도체 집적회로장치 및 그 제조방법과 반도체 집적회로장치의 배선기판 및 그 제조방법
제1도는 본 발명의 1실시예인 DRAM의 주요부의 등가회로도.
제2도는 상기 DRAM의 메모리셀 어레이의 주요부의 평면도.
제3도는 상기 DRAM의 메모리셀 어레이 및 주변회로의 주요부의 단면도.
제4도 및 제5도는 상기 메모리셀 어레이의 소정의 제조공정에 있어서의 주요부의 평면도.
제6도∼제8도는 DRAM에서 사용되는 배선의 조성을 오제전자분광법으로 측정한 데이터를 도시한 도면.
제9도∼제26도는 상기 DRAM의 메모리셀 어레이 및 주변회로를 각 제조 공정마다 도시한 주요부의 단면도.
제27도는 상기 DRAM의 각 소자 사이를 분리하는 채널스토퍼영역의 불순물농도 분포를 도시한 도면.
제28도는 상기 DRAM의 정보축적용 용량소자의 유전체막을 구성하는 질화 규소막의 산화특성을 도시한 도면.
제29도는 상기 DRAM에서 사용되는 배선을 형성하는 스퍼터장치의 개략 구성도.
* 도면의 주요부분에 대한 부호의 설명
M : 메모리셀 Qs : 메모리셀 선택용 MISFET
Qn,Qp : MISFET C : 정보축적용 용량소자
WL : 워드선 DL : 상보성 데이터선
YSL : Y선택 신호선 4A : 채널스토퍼영역
4B : 포텐셜 배리어층 7 : 게이트전극 또는 워드선
9,10,13A,17,18,20 : 반도체영역 12 : 층간절연막
12A : 접속구멍 13 : 제1전극층
14 : 유전체막 14A : 질화규소막
14B : 산화규소막 15 : 제2전극층
21,23 : 배선 21A : 베리어 금속막
21B,23B : 알루미늄막 21C : 보호막
23A : 하지막 50 : 스퍼터장치
본 발명은 반도체 집적회로장치에 관한 것으로서, 특히 DRAM(Dynamic Random Access memory)을 갖는 반도체 집적회로장치에 적용하여 유효한 기술에 관한 것이다.
또, 본 발명은 용량소자를 갖는 반도체 집적회로장치에 관한 것으로서, 특히 DRAM을 갖는 반도체 집적회로장치에 적용하여 유효한 기술에 관한 것이다.
또, 본 발명은 배선기술에 관한 것으로서, 특히 반도체 집적회로장치의 배선기술에 적용하여 유효한 기술에 관한 것이다.
DRAM 의 메모리셀은 메모리셀 선택용 MISFET 와 그의 한쪽의 반도체영역에 직렬로 접속된 정보축적용 용량소자로 구성되어 있다. 상기 메모리셀 선택용 MISFET의 게이트전극은 행방향으로 연장하는 워드선에 접속되어 이 워드선에 의해 제어되고 있다. 메모리셀 선택용 MISFET의 다른쪽의 반도체영역은 열방향으로 연장하는 데이터선에 접속되어 있다.
DRAM 의 메모리셀의 정보는 상기 데이터선을 거쳐서 센스앰프에 입력되고, 이 센스앰프에서 증폭된 후에 Y 스위치를 통하여 공통데이타선으로 출력된다. 상기 Y 스위치는 Y 선택신호선을 거쳐서 컬럼디코더회로(Y디코더회로)에 의해 제어된다. Y선택신호선은 상기 데이터선과 동일 도전층으로 구성되어 데이터선과 동일 열방향으로 연장되어 있다.
이러한 종류의 DRAM 은 대용량화를 위해 고집적화되고 메모리셀의 크기가 축소되는 경향에 있다. 메모리셀의 크기가 축소된 경우 정보 축적용 용량소자의 크기도 축소되므로, 정보를 형성하는 전하의 축적량이 저하한다. 전하의 축적량의 저하는 α선에서 발생하는 소수캐리어의 영향이 커서 소위 소프트에러를 발생하기 쉽다. 1[Mbit]이상의 대용량의 DRAM 은 상술한 현상이 현저하다.
그래서, DRAM 의 메모리셀의 정보축적용 용량소자에 스택구조(STC)가 채용되고 있다. 이 스택구조의 정보축적용 용량소자는 반도체 기판상에 제1 전극층, 유전체막, 제2 전극층을 순차 적층해서 구성되어 있다. 제1 전극층은 메모리셀 선택용 MISFET를 형성한 후에 일부를 MISFET의 한쪽의 반도체영역에 접속하고, 다른쪽 부분을 MISFET 의 게이트전극의 상부로 연장시켜 구성되어 있다. 제1 전극층은 저항값을 저감하는 불순물(인(P) 또는 비소(As))이 도입된 다결정 규소막으로 형성되어 있다. 유전체막은 제1 전극층의 다결정 규소막의 표면을 산화해서 형성한 산화규소막으로 형성되어 있다. 제2 전극층은 인접하는 다른 메모리셀의 제2 전극층과 일체로 구성되어 공통 플레이트전극으로서 구성되어 있다. 제2 전극층은 제1 전극층과 마찬가지로 다결정 규소막으로 형성되어 있다. 상기 MISFET의 다른쪽의 반도체영역에는 상기 제1 전극층과 동일한 제조공정으로 형성된 중간도전층을 개재시켜서 데이터선이 접속되어 있다. 이 중간도전층은 상기 다른쪽의 반도체영역과 자기정합적으로 접속되어 있으므로, 중간도전층과 데이터선과의 제조공정에 있어서의 마스크맞춤 어긋남이 생기더라도, 결과적으로 다른쪽의 반도체영역에 데이터선이 자기정합적으로 접속된다.
상기 메모리셀의 메모리셀 선택용 MISFET는 n채널형으로 구성되어 있다. 이 MISFET는 소자간 분리용 절연막 및 p형 채널스토퍼영역에 의해 그 형상이 규정되고, 다른 영역의 소자와 전기적으로 분리되어 있다.
이 스택구조의 정보축적용 용량소자로 구성되는 메모리셀은 α선 입사에 의해 소수캐리어가 발생하는 반도체기판을 사용하지 않으므로, 소프트에러를 저감할 수 있다는 특징이 있다. 또, 스택구조의 정보축적용 용량소자는 메모리셀 선택용 MISFET의 단차형상을 이용하여 제1 전극층 및 제2 전극층의 면적을 높이방향으로 증가시킬 수 있다. 즉, 스택구조의 정보축적용 용량소자는 정보를 형성하는 전하의 축적량을 증가시킬 수 있으므로, 더욱더 소프트에러를 저감할 수 있다는 특징이 있다.
또한, 스택구조의 정보축적용 용량소자로 메모리셀을 구성하는 DRAM 에 대해서는 예를 들면 일본국 특허공개공보 소화61-183952호에 기재되어 있다.
또한, 워드선은 예를 들면 저항값을 저감하는 불순물이 도입된 다결정 규소막으로 구성되어 있다. 메모리셀 선택용 MISFET의 다른쪽의 반도체영역은 열방향으로 연장하는 데이터선에 접속되어 있다. 데이터선은 비저항값이 작은 배선으로 구성되어 있다.
상기 데이터선은 구성하는 알루미늄배선은 전자이동(electron migration) 및 응력이동(stress migration)을 저감하는 원소가 첨가되어 있다. 원소는 일반적으로 Cu가 사용되고 있다. 또, 원소로서는 Pd 또는 Ti 등이 사용되고 있다. 실제로 사용되는 알루미늄배선은 상기 원소 이외에 알루미늄스파이크를 방지하는 Si 등의 원소를 첨가하고 있다(Al-Cu-Si 배선).
또한, DRAM 의 알루미늄배선기술에 대해서는 예를 들면 닛케이 맥그로우 힐사 별책 No. 1 닛케이 마이크로디바이스 1987년 5월호 16페이지∼31페이지에 기재되어 있다.
본 발명자는 대용량의 DRAM 의 개발에 앞서 다음의 문제점이 발생하는 것을 발견하였다.
상기 DRAM 의 메모리셀의 스택구조의 정보축적용 용량소자의 유전체막은 제1 전극층인 다결정 규소막의 표면을 산화한 산화규소막으로 구성되어 있다. 이 산화 규소막은 단결정 규소기판의 표면을 산화한 산화규소막에 비해서 절연 내압이 나빠 단위 면적당의 결함수가 많다. 또, MISFET 의 소오스영역 및 드레인영역은 1015[atoms/㎠]이상의 고불순물 농도의 이온주입에 의해 형성되어 있다. 이온주입에 의한 고농도 불순물의 도입은 반도체기판(실제로는 웰영역)의 주면부에 결정결함을 다발시킨다. 이 결정결함은 후공정의 열처리(어닐)로는 충분히 회복시킬 수 없다. 이 때문에, 스택구조의 정보축적용 용량소자는 누설 전류가 많아지므로 정보유지특성이 열화(劣化)한다. 또, 상기 유전체막으로서 CVD 에 의해 퇴적시킨 단층의 질화규소막을 채용하는 것이 고려되지만, 단층의 질화규소막은 누설전류가 많아 정보유지특성이 열화한다. 이 정보유지특성의 열화는 리프레시의 빈도가 높아지므로 DRAM 의 동작속도가 저하한다.
또, 상기 DRAM 의 메모리셀은 상기 데이터선 아래에 위치하도록 배치되어 있다. 상술한 바와 같이, 데이터선과 동일 도전층에서 상기 Y 선택신호선을 연장시킨 경우, 이 Y선택신호선을 연장시킨 영역이 불필요한 공간으로 된다. 이 불필요한 공간은 메모리셀 면적의 축소를 방해하여 DRAM 의 집적도를 저하시킨다.
또, 상기 DRAM은 고집적화가 진행됨에 따라 메모리셀의 정보축적용 용량소자에 축적되는 전하량이 저감하기 때문에 소프트에러가 발생하기 쉬워진다. 그래서, 상기 메모리셀은 상기 스택구조의 정보축적용 용량소자로 구성함과 동시에, 메모리셀형성영역 아래에 소수 캐리어에 대한 포텐셜배리어층을 구성할 필요가 있다. 포텐셜배리어층은 메모리셀 형성영역에 고불순물 농도의 p 형 불순물을 이온주입으로 도입하는 것에 의해서 형성할 수 있다. p형 불순물은 소자간 분리용 절연막 및 채널스토퍼영역을 형성하기 전에 메모리셀을 포함하는 메모리셀 어레이의 전면(全面)에 도입된다. 또, p형 불순물의 도입은 소자간 분리용 절연막 및 채널스토퍼영역을 형성한 후에 소자간 분리용 절연막을 불순물 도입용 마스크로서 사용하여 실행하고 있다. 포텐셜배리어층을 형성하는 p형 불순물의 도입은 메모리셀의 주변영역에 있어서 상기 채널스토퍼영역의 불순물농도를 높게한다. 이 때문에, 메모리셀의 MISFET의 한쪽의 반도체영역(정보축적용 용량소자의 일부를 구성하는 즉 축적노드로 된다)과 채널스토퍼 영역과의 pn 접합내압이 열화한다. 이 접합내압의 열화는 스택구조의 정보축적용 용량 소자에 축적되는 전하를 누설시켜 정보유지특성을 열화시키므로 리프레시의 빈도가 높아진다. 이 때문에, DRAM은 정보의 라이트동작 및 정보의 리드동작 속도가 저하한다.
또, 상기 DRAM은 상기 포텐셜배리어층을 형성하는 공정을 추가하므로 제조공정이 증가한다.
또, 상술한 문제점을 해결하는 기술로서 고에너지를 이용한 이온주입을 사용하여 소자간 분리용 절연막을 통해 p형 불순물을 도입하고, 채널스토퍼영역 및 포텐셜 배리어층을 형성하는 것이 고려된다. 그러나, 불순물을 고에너지로 도입하면 메모리셀 형성영역의 기판표면에 결정결함이 다발하여 DRAM 의 정보유지 특성이 열화한다.
또한, 상기 DRAM 의 메모리셀은 상기 스택구조의 정보축적용 용량소자의 제1 전극층과 상기 중간도전층 사이에 격리공간이 필요하게 된다. 이 때문에, 제1 전극층의 면적이 감소하여 정보축적용 용량소자의 전하축적량이 저하된다. 또, 스택구조의 정보축적용 용량소자의 제2 전극층을 패터닝할 때, 상기 중간도전층은 그의 상부에 형성된 유전체막을 에칭스토퍼로서 사용하고 있다. 그런데, 유전체막은 매우 얇은 막두께로 형성되어 있으므로, 상기 패터닝할 때의 오버에칭에 의해 중간도전층이 손상되거나 단선된다. 이 때문에, MISFET의 다른쪽의 반도체영역과 데이터선과의 접속불량이 생긴다.
그래서, 상기 다른쪽의 반도체영역과 데이터선 사이에 중간도전층을 개재시키지 않는 것이 고려된다. 중간도전층의 배제는 제1 전극층을 데이터선측까지 연장시켜 그 면적을 증가시킬 수 있으므로, 정보축적용 용량소자의 전하축적량을 증가시킬 수 있다. 그러나, 다른쪽의 반도체영역의 주면이 실질적으로 노출되므로, 제1 전극층, 제2 전극층을 패터닝할 때 다른쪽의 반도체영역의 주면에 에칭에 의한 손상이 발생한다.
이러한 문제점을 해결하기 위해서, MISFET를 형성한 후 제1 전극층을 형성하기 전에 기판의 전면에 에칭스토퍼층으로서의 층간절연막을 형성하였다. 층간 절연막은 CVD 에 의해 퇴적시킨 산화규소막을 사용한다. 제1 전극층은 층간절연막상에 형성되고, MISFET의 한쪽의 반도체영역과 제1 전극층의 접속은 상기 층간절연막에 형성된 접속구멍을 통해서 실행한다.
그러나, 상기 MISFET의 다른쪽의 반도체영역상의 층간절연막은 데이터선을 접속할 때 제거할 필요가 있으므로, 그것을 위한 제조공정이 증가한다는 문제점이 생긴다. 또, 상기 층간절연막의 제거는 제조공정에 있어서의 마스크맞춤 여유치수가 필요하게 되므로, 메모리셀 면적이 증대하여 집적도가 저하한다는 문제점이 생긴다.
한편, 상기 제2 전극층을 패터닝할 때 유전체막을 에칭스토퍼로서 사용한 경우, 제2 전극층으로 덮여 있지 않은 유전체막에 전하가 축적되고(차지업하고), 유전체막의 절연내압이 열화한다. 제2 전극층의 패터닝은 예를 들면 플라즈마 에칭으로 실행한다. 이 때문에, DRAM의 전기적 신뢰성이 열화한다.
또, 본 발명자는 상기 DRAM에 사용되는 알루미늄배선 예를 들면 데이터선을 형성할 때 전지부식(galvanic reaction)에 의한 형상불량 및 단선이 다발한다는 사실을 발견하였다. 이 현상은 본 발명자의 해석결과, 다음과 같은 원인에 의해 발생한다고 고려되고 있다.
상기 이동(migration)을 저감하는 원소가 첨가된 알루미늄 배선은 포토레지스트막을 에칭마스크로 하고, 예를 들면 RIE 등의 이방성 에칭에 의해 형성되어 있다. 이 에칭후에는 물세척처리 및 상기 에칭 마스크의 박리액처리를 사용하는 웨트처리가 실시되고 있다. 이 웨트처리를 할 때, 상기 알루미늄 배선의 모체를 애노드로 하고, 그 알루미늄과 상기 원소(Cu)로 형성되는 금속간 화합물을 캐소드로 하는 전지반응이 일어난다. 이 전지반응은 상기 금속간 화합물을 핵으로 하고, 그 주변 배선의 모체를 전지부식시킨다. 이 전지반응에 의해 일어나는 알루미늄배선의 형상불량 또는 단선은 DRAM에서 사용되는 배선의 전기적 신뢰성을 저하시킨다.
본 발명자는 상기 전지반응에 기인하는 알루미늄배선의 전기적 신뢰성을 향상시키기 위해, 알루미늄배선상에 웨트처리에서 사용되는 액체로부터 보호하기 위한 보호막을 마련하였다. 보호막은 내웨트처리성을 갖고, 또한 반도체 제조 프로세스에서의 신뢰성이 높은 고융점 금속막 또는 고융점 금속실리사이드막을 사용하였다. 이 보호막의 형성방법은 먼저 스퍼터장치에서 스퍼터에 의해 알루미늄막을 퇴적시키고, 그 후 다른 스퍼터장치 또는 CVD 장치에 의해 상기 알루미늄막상에 보호막을 퇴적시키고 있다. 이 때문에, 장치 사이를 이동하는 동안에 알루미늄막의 표면에 즉시 알루미늄 산화물이 형성된다. 이 알루미늄 산화물은 알루미늄막을 패터닝할 때의 에칭스토퍼로 되므로, 알루미늄막을 에칭에 의해 가공할 수 없다는 새로운 문제점이 발생하였다.
또한, 본 발명자는 상기 알루미늄배선상에 MoSi2를 개재시켜서 상층의 알루미늄배선을 접속시켰을 때, MoSi2와 상층의 알루미늄배선과의 계면부분의 접촉 저항값이 이상하게 증대한다는 사실을 발견하였다. 본 발명자의 해석결과, 상기 하층의 알루미늄배선의 알루미늄 입자가 MoSi2를 통해서 상기 계면에 석출되고 이 계면에 알루미늄산화물이 생성되는 것이 판명되었다. 상기 하층의 알루미늄 배선과 상층의 알루미늄 배선과의 접촉 저항값의 증대는 스루홀 제조효율을 저하시킨다.
본 발명의 목적은 스택구조의 정보축적용 용량소자로 메모리셀이 구성되는 DRAM 에 있어서 정보유지특성을 향상시키는 것이 가능한 기술을 제공하는 것이다.
본 발명의 다른 목적은 상기 스택구조의 정보축적용 용량소자의 유전체막의 절연내압을 향상시킴과 동시에 단위 면적당의 결함수를 저감하는 것이 가능한 기술을 제공하는 것이다.
본 발명의 다른 목적은 상기 목적을 달성함과 동시에 상기 유전체막 형성시의 열처리 시간을 단축하는 것이 가능한 기술을 제공하는 것이다.
본 발명의 다른 목적은 상기 메모리셀의 메모리셀 선택용 MISFET의 한쪽의 반도체영역과 스택구조의 정보축적용 용량소자의 접속부의 저항값을 저감하는 것이 가능한 기술을 제공하는 것이다.
본 발명의 다른 목적은 상기 메모리셀에 접속되는 데이터선과 기판과의 단락을 방지하는 것이 가능한 기술을 제공하는 것이다.
본 발명의 다른 목적은 상기 목적을 달성하여 DRAM 의 동작속도의 고속화를 도모하는 것이 가능한 기술을 제공하는 것이다.
본 발명의 다른 목적은 상기 DRAM 에 있어서 선택신호선이 연장되는 공간을 유효하게 이용하는 것이 가능한 기술을 제공하는 것이다.
본 발명의 다른 목적은 상기 DRAM 에 있어서 스택구조의 정보축적용 용량소자에 전하축적량을 증가시키는 것이 가능한 기술을 제공하는 것이다.
본 발명의 다른 목적은 상기 DRAM 에 있어서 소프트에러를 저감하는 것이 가능한 기술을 제공하는 것이다.
본 발명의 다른 목적은 스택구조의 정보축적용 용량소자로 메모리셀을 구성한 DRAM 에 있어서 유전체막의 절연내압을 향상시키는 것이 가능한 기술을 제공하는 것이다.
본 발명의 다른 목적은 상기 목적을 달성하여 DRAM 의 전기적 신뢰성을 향상시키는 것이 가능한 기술을 제공하는 것이다.
본 발명의 다른 목적은 상기 메모리셀의 면적을 축소하여 DRAM의 고집적화를 도모하는 것이 가능한 기술을 제공하는 것이다.
본 발명의 다른 목적은 상기 DRAM 의 제조공정을 저감하는 것이 가능한 기술을 제공하는 것이다.
본 발명의 다른 목적은 배선기술에 있어서 전지반응을 억제하여 배선의 형상불량이나 단선을 방지하는 것이 가능한 기술을 제공하는 것이다.
본 발명의 다른 목적은 상기 목적을 달성하여 배선의 전기적 신뢰성을 향상시키는 것이 가능한 기술을 제공하는 것이다.
본 발명의 다른 목적은 배선기술에 있어서 산화물의 석출을 방지하여 하층배선과 상층배선의 접촉저항값을 저감하는 것이 가능한 기술을 제공하는 것이다.
본 발명의 다른 목적은 상기 목적을 달성하여 스루홀 제조효율을 향상시키는 것이 가능한 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 2층 구조의 금속배선을 사용하는 배선기술에 있어서 하층의 금속배선 표면에 그의 산화물이 생성되는 것을 방지하는 것이 가능한 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 목적을 달성하여 배선의 가공을 확실하게 실행하는 것이 가능한 기술을 제공하는 것이다.
본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
DRAM 의 메모리셀에 있어서 메모리셀 선택용 MISFET 의 스택구조의 정보축적용 용량소자가 접속되는 측의 한쪽의 반도체영역을 메모리셀 이외의 주변회로의 MISFET의 반도체영역에 비해서 저불순물 농도의 이온주입에 의해 구성한다.
또, 상기 메모리셀의 MISFET 의 한쪽의 반도체영역을 상기 이온주입에 의해 형성된 저불순물 농도의 반도체영역과 상기 정보축적용 용량소자의 전극층에 도입된 불순물의 확산에 의해 형성된 고불순물 농도의 반도체영역으로 구성한다.
또, 상기 메모리셀의 MISFET 의 다른쪽의 반도체영역을 상기 이온주입에 의해 형성된 저불순물 농도의 반도체영역과 이 다른쪽의 반도체영역과 데이터선을 접속하는 접속구멍을 통해 도입되는 이온주입에 의해 형성된 고불순물 농도의 반도체영역으로 구성된다.
또, 반도체 집적회로장치에 있어서 저항값을 저감하는 불순물이 도입된 다결정 규소막으로 이루어지는 제1 전극층을 마련하고, 이 제1 전극층상에 퇴적시킨 질화규소막과 이 질화규소막상에 있어서 그의 표면에 고압산화를 실시하여 형성된 산화 규소막으로 구성되는 유전체막을 마련하고, 이 유전체막상에 제2 전극층을 마련한 용량소자를 구성한다.
또, 스택구조의 정보축적용 용량소자로 메모리셀을 구성하는 DRAM 에 있어서 1조의 상보성 데이터선과 그것을 선택하는 1개의 선택신호선을 동일 도전층으로 또한 동일 열방향으로 연장시켜 상기 스택구조의 정보축적용 용량소자를 구성하는 하측의 전극층을 상기 선택신호선과 중첩하는 위치까지 연장시킨다.
또, DRAM에 있어서 메모리셀의 메모리셀 선택용 MISFET의 정보축적용 용량소자에 접속되는 측의 한쪽의 반도체영역 아래에 채널스토퍼영역을 형성하는 불순물을 확산시켜 형성된 포텐셜 배리어층을 마련한다.
또, 상기 구성에 상기 메모리셀 선택용 MISFET의 양쪽의 반도체영역 아래에 상기 채널스토퍼영역을 마련한다.
또, 상기 채널스토퍼영역과 포텐셜 배리어층을 동일 제조공정에 의해 형성한다.
또, DRAM 의 스택구조의 정보축적용 용량소자의 유전체막을 상층의 제2 전극층과 동일 형상으로 구성한다.
또, 상기 제2 전극층 또는 그것을 패터닝하는 마스크를 사용하여 메모리셀 선택용 MISFET의 다른쪽의 반도체영역상의 층간절연막을 제거한다.
또한, 배선기술에 있어서 동일 진공계내에서 연속적으로 제1 금속배선 및 그의 상층에 제2 금속배선을 형성한다.
또, 배선기술에 있어서 이동을 저감시키는 원소가 첨가된 제1 알루미늄 배선과 그의 상층의 제2 알루미늄 배선의 접속부에 규소의 함유량이 0보다 크고 2미만인 고융점 금속실리사이드막을 마련한다.
또, 상기 이동을 저감시키는 원소가 첨가된 제1 알루미늄 배선상에 웨트처리에서 사용되는 액체로부터 보호하는 보호막을 마련한다.
상술한 수단에 의하면, 이온주입에 따른 기판표면의 결정결함의 발생을 저감하고, 상기 정보축적용 용량소자에 축적된 정보로 되는 전하의 누설을 저감할 수 있으므로 DRAM 의 정보유지특성을 향상시킬 수가 있다. 이 결과, 리프레시 특성을 향상시킬 수 있으므로, DRAM 의 동작속도의 고속화를 도모할 수가 있다.
또, 메모리셀 선택용 MISFET의 반도체영역을 저불순물 농도로 구성하므로, 단채널효과를 억제하고 메모리셀의 면적을 축소할 수가 없다. 이 결과, DRAM의 고집적화를 도모할 수가 있다.
또, 상기 메모리셀 선택용 MISFET 의 한쪽의 반도체영역과 상기 정보축적용 용량소자의 전극층의 접속저항값을 저감할 수가 있다.
또, 상기 메모리셀 선택용 MISFET의 다른 쪽의 반도체영역과 데이터선의 마스크맞춤 어긋남에 의한 데이터선과 기판과의 단락을 방지할 수 있다.
또한, 상술한 수단에 의하면 상기 선택신호선을 연장시키는 공간을 이용하여 상기 정보축적용 용량소자의 하측의 전극층의 면적을 증가시킬 수 있으므로, 정보축적용 용량소자의 전하축적량을 증가시킬 수 있다. 이 전하축적량의 증가는 DRAM 의 소프트에러를 저감시킬 수 있다.
또, 소프트에러를 저감시킬 수 있으므로 DRAM 의 집적도를 향상시킬 수가 있다.
또한, 상술한 수단에 의하면, 상기 하지(下地)의 제1 전극층의 표면의 결정 상태나 형상에 영향을 받지 않아 균일한 막두께의 질화 규소막을 형성하고, 이 질화 규소막상에 양질의 산화규소막을 형성할 수 있으므로, 유전체막의 절연내압의 향상, 유전체막의 단위면적당의 결함수의 저감 및 누설전류의 저감을 도모할 수 있음과 동시에 상기 산화규소막을 형성하는 시간을 단축할 수가 있다. 유전체 막을 형성하는 시간의 단축은 MISFET 의 소오스영역 및 드레인영역 등 반도체영역의 접합깊이를 앝게 할 수 있으므로, 소자를 미세화하고 집적도를 향상시킬 수 있다.
또한, 상술한 수단에 의하면, 상기 정보축적용 용량소자에 소수캐리어가 포획되는 것을 저감할 수 있으므로 메모리셀모드의 소프트에러를 방지할 수 있음과 동시에, 상기 채널스토퍼영역의 불순물농도와 포텐셜 배리어층의 불순물농도를 실질적으로 동일한 불순물농도로 하고 포텐셜 배리어층과 상기 한쪽의 반도체영역과의 pn 접합내압을 향상시킬 수 있으므로 정보축적용 용량소자의 정보로 되는 전하의 누설을 저감하여 정보유지특성을 향상시킬 수가 있다. 이 결과, DRAM 의 리프레시특성이 향상하여 동작속도의 고속화를 도모할 수 있다.
또, 상기 효과에 부가해서 데이터선 모드의 소프트에러를 방지할 수 있다.
또, 상기 포텐셜 배리어층을 형성하는 공정을 채널스토퍼영역을 형성하는 공정으로 겸용할 수 있으므로 DRAM 의 제조공정을 저감할 수 있다.
또, 상기 포텐셜 배리어층은 채널스토퍼영역에 대해서 자기정합적으로 형성할 수 있으므로, 제조공정에 있어서의 마스크맞춤 여유치수를 없앨 수 있다. 이것에 의해, DRAM 의 집적도를 향상시킬 수가 있다.
또, 포텐셜 배리어층은 채널스토퍼영역을 형성하기 위해 도입된 불순물을 충분히 확산시키므로, 기판 표면의 손상을 회복하여 불순물도입에 기인하는 결정결함을 저감할 수가 있다. 이것에 의해, DRAM의 리프레시특성을 향상시킬 수 있다.
또한, 상술한 수단에 의하면, 상기 스택구조의 정보축적용 용량소자의 유전체막을 제2 전극층으로 피복하여 유전체막에 전하가 축적되는 것을 저감할 수 있으므로 유전체막의 절연내압을 향상시킬 수 있다. 이 결과, DRAM의 전기적 신뢰성을 향상시킬 수가 있다.
또, 상기 MISFET의 다른쪽의 반도체영역상의 층간절연막을 상기 제2 전극층 또는 그것을 패터닝하는 마스크를 사용하여 제거할 수 있으므로, DRAM의 제조공정을 저감할 수 있다. 또, 상기 층간절연막의 제거를 제2 전극층 또는 그것을 패터닝하는 마스크에 대해서 자기정합으로 실행할 수 있으므로, 메모리셀의 면적을 축소하여 DRAM의 집적도를 향상시킬 수 있다.
또한, 상술한 수단에 의하면, 제1 금속배선의 표면이 대기와 접촉하지 않도록 제1 금속배선의 표면상에 제2 금속배선을 형성할 수 있으므로, 상기 제1 금속배선 표면에 그의 산화물이 생성되는 것을 저감할 수 있다.
그 결과, 제1 금속배선의 가공을 확실하게 실행할 수 있다. 또, 제1 금속배선 및 제2 금속배선으로 형성되는 복합막의 비저항값을 저감할 수 있다.
또한, 상술한 수단에 의하면, 상기 제1 알루미늄 배선의 입자가 고융점 금속실리사이드막을 통해서 고융점 금속실리사이드막과 제2 알루미늄배선과의 계면에 석출되어 알루미늄 산화물을 형성하는 것을 방지할 수 있으므로, 제1 알루미늄 배선과 제2 알루미늄 배선의 접촉저항값을 저감할 수가 있다. 이 결과, 스루홀 제조효율을 향상시킬 수 있다.
또, 상기 에칭 또는 웨트처리시에 제1 알루미늄 배선 및 그 알루미늄과 상기 원소로 형성되는 금속간 화합물로 구성되는 전지의 반응을 방지할 수 있으므로, 이 전지반응에 기인하는 제1 알루미늄배선의 손상을 방지할 수 있다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에 의해 명확하게 될 것이다.
다음에 본 발명의 구성에 대해서 대용량의 DRAM 에 본 발명을 적용한 1실시예와 함께 설명한다.
또한, 실시예를 설명하기 위한 모든 도면에 있어서 동일한 기능을 갖는 것에는 동일부호를 붙이고, 그의 반복적인 설명은 생략한다.
본 발명의 1실시예인 대용량의 DRAM을 제1도(주요부의 등가회로도)에 도시한다.
제1도에 도시한 바와 같이, DRAM 은 폴디드 비트 라인(folded bit line)방식으로 구성되어 있다. 제1도의 중앙부에는 메모리셀 어레이(메모리셀 매트)가 배치되어 있다.
상기 메모리셀 어레이는 열방향으로 상보성 데이터선 DL,
Figure kpo00002
를 연장시키고 있다. 이 상보성 데이터선 DL,
Figure kpo00003
는 행방향으로 여러조 배치되어 있다. 상보성 데이터선 DL,
Figure kpo00004
는 각각의 한쪽끝 측이 센스앰프SA에 접속되어 있다.
상보성 데이터선 DL,
Figure kpo00005
와 교차하는 행방향으로는 워드선WL을 연장시키고 있다. 워드선 WL은 열방향으로 여러개 배치되어 있다. 도시하지 않았지만, 각각의 워드선WL은 메모리셀 어레이의 끝부에 배치된 로우디코더회로 X-DEC에 접속되어 선택되도록 구성되어 있다.
상보성 데이터선 DL,
Figure kpo00006
의 각각과 워드선WL의 교차부에는 1[bit]의 정보를 기억하는 메모리셀 M이 배치되어 있다. 메모리셀M은 메모리셀 선택용 n채널 MISFET Qs 와 그의 한쪽의 반도체영역에 직렬로 한쪽의 전극이 접속된 정보축적용 용량소자C로 구성되어 있다.
메모리셀M의 MISFET Qs는 다른쪽의 반도체영역이 상보성 데이터선 DL,
Figure kpo00007
에 접속되고, 게이트전극이 워드선WL에 접속되어 있다. 정보축적용 용량소자C의 다른쪽의 전극은 전원전압 1/2Vcc에 접속되어 있다. 전원전압 1/2Vcc는 회로의 기준전압 Vss(=0V)와 회로의 전원전압 Vcc(=5V)의 중간전위이다. 다른쪽의 전극에 인가되는 전원전압 1/2Vcc는 정보축적용 용량소자 C의 전극 사이에 가해지는 전계강도를 저감하여 유전체막의 절연내압의 열화를 저감하도록 되어 있다.
상기 센스앰프SA는 상기 상보성 데이터선 DL,
Figure kpo00008
에 의해 전달되는 메모리셀M의 정보를 증폭하도록 구성되어 있다. 센스앰프SA에 의해 증폭된 정보는 Y스위치용 n채널 MISFET Qy를 통해 공통 데이터선 I/O,
Figure kpo00009
로 출력된다.
상기 Y스위치용 MISFET Qy는 그의 게이트전극이 Y선택신호선 YSL에 접속되어 제어되도록 구성되어있다. Y선택 신호선YSL은 1조의 상보성 데이터선 DL,
Figure kpo00010
에 대해서 1개 마련되어 있다. Y선택신호선 YSL은 상보성 데이터선 DL,
Figure kpo00011
와 동일 열방향으로 연장되어 있고, 각 상보성 데이터선DL,
Figure kpo00012
사이에 배치되어 있다. 즉, 다시 말하면 상보성 데이터선 DL,
Figure kpo00013
와 Y선택신호선 YSL은 행방향으로 교대로 배치되어 있다. Y선택신호선 YSL은 메모리셀 어레이의 끝부에 배치된 컬럼디코더회로 Y-DEC에 접속되어 선택되도록 구성되어 있다.
상기 공통데이타선 I/O는 메모리셀 어레이의 끝부에 배치된 메인앰프 MA에 접속되어 있다. 메인앰프MA는 스위치용 MISFET(부호를 붙이지 않음), 출력 신호선 DOL,
Figure kpo00014
, 데이터출력 버퍼회로 DOB의 각각을 통해 출력트랜지스터 Dout에 접속되어 있다. 즉, 메인앰프MA에 의해 더욱 증폭된 메모리셀M의 정보는 출력신호선DOL,
Figure kpo00015
, 데이터출력 버퍼회로 DOB등을 통해 출력트랜지스터Dout로 출력된다.
다음에, 상기 DRAM 의 메모리셀 M 및 DRAM의 주변회로(센스앰프SA,컬럼디코더회로Y-DEC등)을 구성하는 소자의 구체적인 구조에 대해서 설명한다.
DRAM의 메모리셀 어레이를 제2도(주요부의 평면도)에 도시하고, 메모리셀 어레이 및 주변회로의 소자를 제3도(주요부의 단면도)에 도시한다. 제3도의 좌측에는 제2도의 I-I절단선에 따라 절단한 메모리셀M부분의 단면을 도시하고, 제3도의 중앙부에는 제2도의 II-II 절단선을 따라 절단한 가아드링부분의 단면을 도시하고 있다. 제3도의 우측에는 주변회로를 구성하는 상보형 MISFET(CMOS)의 단면을 도시하고 있다.
제2도 및 제3도에 도시한 바와 같이, DRAM은 단결정 규소막으로 이루어지는 p-형 반도체기판(1)로 구성되어 있다. 반도체기판(1)의 메모리셀M(메모리셀 어레이)형성영역 및 n채널 MISFET Qn 형성영역의 주면부에는 p형 웰영역(2)가 마련되어 있다. 반도체기판(1)의 p채널 MISFET Qp의 주면부에는 n형 웰영역(3)이 마련되어 있다. 즉, 본 실시예의 DRAM 은 이중 웰구조를 채용하고 있다.
웰영역(2),(3)의 각각의 반도체소자 형성영역 사이의 주면상에는 소자간 분리용 절연막(필드절연막)(5)가 마련되어 있다. 소자간 분리용 절연막(5)는 반도체소자 사이를 전기적으로 분리하도록 구성되어 있다. 소자간 분리용 절연막(5)의 하부로서 웰영역(2)의 주면부에는 p형 채널스토퍼영역(4A)가 마련되어 있다. 소자간 분리용 절연막(5)를 게이트 절연막으로 하는 기생MOS는 n형 반전이 용이하므로, 채널스토퍼영역(4A)는 적어도 웰영역(2)의 주면부에 마련되도록 되어 있다.
상기 웰영역(2)의 메모리셀M 형성영역의 주면부에는 p형 포텐셜 배리어층(4B)가 마련되어 있다. 포텐셜 배리어층(4B)는 메모리셀M 형성영역의 실질적으로 전면에 마련되어 있다. 포텐셜 배리어층(4B)는 다음에 상세하게 기술하겠지만, 상기 채널스토퍼영역(4A)와 동일 제조공정, 동일 제조마스크로 형성되어 있다. 이 포텐셜 배리어층(4B)는 채널스토퍼영역을 형성하기 위해 그 형성영역에 도입된 p형 불순물(B)를 메모리셀M 형성영역 아래까지 연장해서 확산시키는 것에 의해 구성되어 있다.
메모리셀M의 메모리셀 선택용 MISFET Qs는 제2도, 제3도 및 제4도(소정의 제조공정에 있어서의 주요부의 평면도)에 도시한 바와 같이 웰영역(2)(실제로 포텐셜배리어층(4B)의 주면부에 구성되어 있다. MISFET Qs 는 소자간 분리용 절연막(5) 및 채널스토퍼영역(4A)에 의해 그의 영역이 둘러싸여져 그의 형상이 규정되어 있다. 이 MISFET Qs는 기본적으로 주로 웰영역(2), 게이트 절연막(6), 게이트전극(7), 소오스영역 또는 드레인영역인 1쌍의 n형 반도체영역(9)로 구성되어 있다.
상기 웰영역(2)는 MISFET Qs의 채널형성영역으로서 사용되고 있다.
게이트 절연막(6)은 웰영역(2)의 주면을 산화하여 형성한 산화규소막으로 구성되어 있다.
게이트전극(7)은 게이트 절연막(6)의 상부에 마련되어 있으며, 예를 들면 CVD 에 의해 퇴적시킨 다결정 규소막으로 구성되어 있다. 이 다결정 규소막은 저항값을 저감시키는 n형 불순물(P 또는 As)이 도입되어 있다.
또, 게이트전극(7)은 고융점금속(Mo, Ti, Ta, W)막이나 고융점 금속실리사이드(MoSi2, TiSi2, TaSi2, WSi2)막의 단층으로 구성하여도 좋다. 또, 게이트전극(7)은 다결정 규소막상에 상기 금속막을 적층한 복합막으로 구성하여도 좋다.
게이트전극(7)은 제2도 및 제4도에 도시한 바와 같이 행방향으로 연장하는 워드선WL(7)과 일체로 구성되어 있다. 즉, 게이트전극(7)과 워드선(7)과 동일 도전층으로 구성되어 있다. 워드선(7)은 행방향으로 배치된 여러개의 메로리셀 M의 MISFET Qs의 각각의 게이트전극(7)을 접속하도록 구성되어 있다.
반도체영역(9)는 주변회로를 구성하는 MISFET Qs의 반도체영역(17)에 비해서 적어도 정보축적용 용량소자C를 접속하는 측(한쪽)을 저불순물 농도의 이온주입에 의해 구성하고 있다. 구체적으로, 한쪽의 반도체영역(9)는 1×1014[atoms/
Figure kpo00016
]미만의 저불순물 농도의 이온주입에 의해 구성되어 있다. 본 발명자의 기초연구에 의하면, 1×1014[atoms/
Figure kpo00017
]미만의 저불순물 농도의 이온주입에 의해 형성한 반도체영역(9)는 불순물의 도입에 기인하여 웰영역(2)의 주면부에 발생하는 결정결함이 적어 불순물 도입후의 열처리에 의해 결정결함을 충분히 회복할 수 있다는 결과를 얻고 있다.
반도체영역(9)는 게이트전극(7)에 대하여 자기정합적으로 구성되어 있다. 반도체영역(9)는 채널형성영역측이 저불순물 농도로 구성되어 있으므로, LDD(Lightly Doped Drain)구조의 MISFET Qs를 구성한다.
메모리셀M의 정보축적용 용량소자C는 제2도, 제3도 및 제5도(소정의 제조공정에 있어서의 주요부의 평면도)에 도시한 바와 같이, 주로 제1 전극층(하측의 전극층)(13), 유전체막(14),제2 전극층(상측의 전극층)(15)를 순차 적층하여 구성되어 있다. 정보축적용 용량소자C는 소위 스택구조(적층형 ; STC)로 구성되어 있다.
이 스택구조의 정보축적용 용량소자C의 제1 전극층(13)의 일부(중앙부분)는 MISFET Qs의 한쪽의 반도체영역(9)에 접속되어 있다. 이 접속은 층간절연막(12)에 형성된 접속구멍(12A)를 통하여 실행되고 있다. 접속구멍(12A)의 열방향의 개구 크기는 MISFET Qs의 게이트전극(7) 및 그것에 인접하는 워드선(7)의 각각의 측벽에 마련된 사이드월 스페이서(11) 사이의 크기에 비해 크게 구성되어 있으므로, 실질적인 접속구멍(12A)의 개구 크기는 사이드월 스페이서(11)사이의 크기로 규정된다. 접속구멍(12A)의 개구 크기와 사이드월 스페이서(11) 사이의 크기와의 차는 적어도 제조공정에 있어서의 마스크맞춤 여유치수에 상당하는 분보다 크게 되어 있다. 제1 전극층(13)의 다른 부분(주변부분)은 사이드 윌 스페이서(11) 및 층간절연막(8)을 개재시켜서 게이트전극(7) 및 워드선(7)의 각각의 상부까지 연장되어 있다.
제1 전극층(13)은 예를 들면 저항값을 저감시키는 n형 불순물(As 또는 P)이 고농도로 도입된 다결정 규소막으로 구성한다. 이 다결정 규소막에 도입된 n형 불순물은 사이드월 스페이서(11)에 의해 규정된 제1 전극층(13)과 한쪽의 반도체영역(9)와의 접속부에서 한쪽의 반도체영역(9)측으로 확산되어 반도체영역(9)와 일체로 구성되는 고불순물 농도의 n+형 반도체영역(13A)를 구성하도록 되어 있다.
제1 전극층(13)의 다른 부분은 1조의 상보성 데이터선(21)DL,
Figure kpo00018
로 규정되는 영역에서 행방향(위쪽 또는 아래쪽방향)으로 인출되어 있다. 즉, 제1 전극층(13)은 소자간 분리용 절연막(5)로 둘러싸인 메모리셀M 형성영역에서 그 이외의 영역으로 인출되어 있다. 제1 전극층(13)은 행방향에 인접한 다른 메모리셀M의 정보축적용 용량소자C의 제1 전극층(13)(동일 도전층으로 형성된다)과 접촉하지 않도록 격리되고, 본 실시예에서는 평면형상을 5각형으로 구성하고 있다. 이 제1 전극층(13)은 그것을 갖는 메모리셀M이 접속된 상보성 데이터선(21)DL,
Figure kpo00019
에 행방향에 있어서 인접하는 Y선택신호선(21)YSL과 중첩하는 위치까지 연장하도록 구성되어있다. 실제로, Y선택신호선(21)YSL은 제1 전극층(13)의 상층에 구성되므로, 제1 전극층(13)은 Y선택신호선(21)YSL의 하부로 그것과 중첩하는 위치까지 연장하도록 구성되어 있다.
유전체막(14)는 기본적으로 제1 전극층(다결정 규소막)(13)의 상층에 CVD 에 의해 퇴적시킨 질화규소막(14A), 이 질화규소막(14A)를 고압으로 산화한 산화규소막(14B)를 적층한 2층 구조로 구성되어 있다. 실제로 유전체막(14)는 제1 전극층(13)인 다결정 규소막(n형 불순물이 도입되어 있다)의 표면에 자연 산화규소막이 형성되므로, 자연 산화규소막(50[
Figure kpo00020
])미만의 매우 얇은 막두께이므로 도시하지 않음), 질화규소막(14A), 산화규소막(14B)를 순차 적층한 3층 구조로 구성되어 있다.
유전체막(14)의 질화규소막(14A)는 CVD 에 의해 퇴적되므로, 하지의 다결정 규소막(제1 전극층(13))의 결정상태나 단차형상에 영향을 받지 않아 하지에 대하여 독립적인 프로세스 조건으로 형성할 수가 있다. 즉, 질화규소막(14A)는 다결정 규소막의 표면을 산화하여 형성된 산화규소막에 비해 절연내압이 높고 단위면적당의 결합수가 적으므로 누설전류가 매우 적다. 또, 질화규소막(14A)는 산화규소막에 비해서 유전율이 높다는 특징이 있다. 산화규소막(14B)는 매우 양질의 막으로 형성할 수 있으므로, 상기 질화규소막(14A)의 상기 특성을 더욱더 향상시킬 수가 있다. 또, 다음에 상세하게 기술하겠지만, 산화규소막(14B)는 고압산화(1.5∼10[torr])로 형성되므로, 상압(常壓)산화에 비해 짧은 산화시간 즉 열처리시간으로 형성할 수가 있다.
유전체막(14)는 제1 전극층(13)의 상면 측 측벽을 따라 마련되어 있고, 제1 전극층(13)의 측벽부분을 이용하여 높이방향으로 면적을 얻고 있다. 유전체막(14)의 면적의 증가는 스택구조의 정보축적용 용량소자C의 전하의 축적량을 향상시킬 수 있다. 이 유전체막(14)의 평면형상은 상층의 제2 전극층(15)의 형상으로 규정되어 실질적으로 제2 전극층(15)와 동일형상으로 구성되어 있다.
상기 제2 전극층(15)는 유전체막(14)를 개재시켜 제1 전극층(13)을 덮도록 그의 상부에 마련되어있다. 제2 전극층(15)는 인접하는 다른 메모리셀M의 정보축적용 용량소자C의 제2 전극층(15)와 일체로 구성되어있다. 제2 전극층(15)에는 전원전압 1/2Vcc가 인가되도록 구성되어 있다. 제2 전극층(15)는 예를 들면 저항값을 저감시키는 n형 불순물이 도입된 다결정 규소막으로 형성되어 있다.
이와 같이 구성된 메모리셀M은 열방향에 인접하는 다른 1개의 메모리셀M과 접속되어있다. 이 접속은 메모리셀M의 메모리셀 선택용 MISFET Qs의 각각의 다른쪽의 반도체영역(9)를 일체로 구성하는 것에 의해서 실행되고 있다.
메모리셀M의 MISFET Qs 의 다른쪽의 반도체영역(9)에는 상보성 데이터선 DL(21)이 접속되어 있다. 상보성 데이터선(21)은 층간절연막(19)에 형성된 접속구멍(19C)를 통해서 반도체영역(9)에 접속되어 있다.
제2도 및 제3도에 도시한 바와 같이, 상보성 데이터선(21)과 반도체영역(9)와의 접속부분에는 고불순물 농도의 n+형 반도체영역(20)이 마련되어 있다. 반도체영역(20)은 접속구멍(19C)를 통해서 n형 불순물(As 또는 P)을 이온주입에 의해 도입하는 것에 의해서 형성되어 있다. 즉, 반도체영역(20)은 반도체영역(9)와 일체로 구성된다. 반도체영역(20)은 반도체영역(9)에 대해 접속구멍(19C)가 제조공정에 있어서의 마스크맞춤 어긋남이 발생하여 소자간 분리용 절연막(5)의 끝부에 접속구멍(19C)가 걸쳐 있으면, 웰영역(2)와 상보성 데이터선(21)이 단락되므로 이것을 방지하기 위해서 마련되어 있다.
상기 층간절연막(19)는 본 실시예에 있어서 산화규소막(19A), 글라스플로우(glass flow)가 가능한 산화규소막(BPSG)(19B)를 적층한 2층구조로 구성되어 있다. 상층의 산화규소막(19B)는 글라스플로우를 실행하는 것에 의해서 그의 표면을 평탄화할 수 있도록 구성되어있다. 하측의 산화규소막(19A)는 절연내압의 확보와 상측의 산화규소막(19B)에 도입되어 있는 B나 P가 소자로 누설되는 것을 방지하기 위해서 마련되어 있다.
상기 상보성 데이터선(21)은 배리어금속막(21A)(금속배선), 알루미늄막(21B)(금속배선), 보호막(21C)(금속배선)을 순차 적층한 3층 구조로 구성되어 있다.
알루미늄막(21B)에는 알루미늄스파이크를 방지하기 위한 원소(Si) 및 이동을 저감하기 위한 원소(Cu 또는 Pd 또는 Ti 등)가 첨가되어 있다. 본 실시예의 알루미늄막(21B)는 1.5[중량%]정도의 Si 및 0.5[중량%]정도의 Cu를 첨가해서 구성되어 있다.
배리어금속막(21A)는 알루미늄막(21B)와 반도체영역(9)(실제로는 반도체영역(20))의 접속부에 단결정 규소가 석출되어 접속부의 저항값이 증가하는 것을 방지하도록 구성되어 있다. 배리어금속막(21A)는 MoSi2로 구성한다. 또, 배리어금속막(21A)는 상기 이외의 고유점 금속실리사이드막 또는 고융점 금속막으로 구성해도 좋다.
보호막(21C)는 알루미늄막(21B)를 형성하는 웨트처리(예를들면, 에칭마스크로서의 포토레지스트막을 제거하는 박리액처리나 물세척처리)에서 사용되는 액체로부터 알루미늄막(21B)를 보호하도록 구성되어있다. 이동을 저감하는 원소(Cu)를 첨가한 알루미늄막(21B)는 모체로 되는 알루미늄을 애노드로 하고, 그 알루미늄과 Cu로 형성되는 금속간 화합물을 캐소드로하는 전지를 구성한다. 이 전지는 상기 웨트처리에서 사용되는 액체에 의해 전지반응을 일으킨다. 보호막(21C)는 이 전지반응을 방지하도록 구성되어 있다. 전지반응이 발생한 경우에는 상기 금속간 화합물을 핵으로 해서 그 주변의 알루미늄이 깎인다(부식이 발생한다).
보호막(21C)는 MoSix로 구성한다. 또, 보호막(21C)는 상기 이외의 고융점 금속실리사이드(TiSix, TaSix, WSix)막 또는 고융점 금속막으로 구성해도 좋다. 보호막(21C)는 100∼4000[
Figure kpo00021
]정도의 얇은 막 두께로 구성되어 있다.
보호막(21C)를 MoSix등의 고융점 금속실리사이드막으로 구성하는 경우, 규소(Si)의 함유량에 의해 알루미늄막(21B)에서 알루미늄입자가 확산하고 보호막(21C)의 표면에 알루미늄산화물(Al2O3)이 석출된다. 이 알루미늄산화물의 석출은 보호막(21C)와 상층배선(23)과의 접촉불량을 일으킨다. 본 발명자의 기초연구 결과, 제6도∼제8도(오제전자분광법에 의한 배선의 조성을 도시한 도면)에 도시한 바와 같이 보호막(21C)로서의 MoSix의 규소의 함유량은 0보다 크고 2미만으로 한다(0x2).
제6도∼제8도는 제6도중에 기재된 구조(Al-Cu-Si/MiSix/Si기판)의 시료에 475[
Figure kpo00022
], 3시간의 열처리를 실시하고, 그 후에 상층의 Al-Cu-Si를 왕수로 제거한 시료를 오제전자분광법에 의해 측정한 데이터를 나타내고 있다. 횡축은 MoSix의 표면으로부터의 스퍼터 에칭시간[min]을 나타내고 있다. 종축은 각 스퍼터시간에 대응한 시료표면의 각 원소(Mo, Si, O, Al)에서 방출되는 오제전자의 강도를 나타내고 있다. 오제전자분광법은 시료표면을 소정시간 스퍼터에 칭할 때마다 시료표면에 전자를 조사해서 시료표면에서 방출되는 오제전자의 에너지를 측정하는 것에 의해서, 원소를 동정(同定)하고 또한 원소의 함유량을 측정할 수가 있다.
제6도는 규소의 함유량 x가 2 즉 MoSi2(Mo:Si=1:2)인 경우의 데이터를 도시하고 있다. 제6도에 도시한 바와 같이 규소의 함유량 x가 2를 초과한 경우, MoSi2와 Si 기판의 계면에 MoSi2를 통과한 알루미늄입자가 석출되고, 이 알루미늄입자와 산소가 화합해서 알루미늄산화물(Al2O3)이 생성되고 있다.
제7도는 규소의 함유량 x 가 2미만 즉 MoSi2(Mo:Si=1:1.2)인 경우의 데이터,제8도는 규소의 함유량x가 0.8 즉 MoSi0.8(Mo:Si=1:0.8)인 경우의 데이터이다. 제7도 및 제8도에 도시한 바와 같이 규소의 함유량x가 2미만인 경우에는 MoSix(x=0x
Figure kpo00023
1.2)와 Si 기판과의 계면에 MiSix를 통과한 알루미늄입자가 석출되지 않으므로, 알루미늄산화물이 생성되고 있지 않다. 본 발명자의 기초연구 결과, 보호막(21C)의 규소의 함유량x는 0보다 크고 1.2 이하인 범위로 하는 것이 바람직하다.
상기 상보성 데이터선(DL,
Figure kpo00024
)(21)이 연장하는 방향과 동일한 열방향으로는 동일 도전층(동일한 3층구조)으로 구성된 Y선택신호선YSL(21)을 연장시키고 있다. 상술한 바와 같이, 스택구조의 정보축적용 용량소자C의 제1 전극층(13)은 Y선택신호선(21)의 하부에 위치할 때까지 인출되어있다.
상보성 데이터선(21)및 Y 선택신호선(21)(배선(21))은 제조공정에 있어서의 제1 층째의 배선형성공정에 의해 형성되어 있다. 제1 층째의 배선형성공정에 의해 형성되는 상보성 데이터선(21) 및 Y 선택신호선(21)은 다층배선구조 특유의 단차 형상을 완화하기 위해서, 상층배선(23)에 비해 얇은 막두께로 구성되어 있다.
상기 제2도 및 제3도에 도시한 바와 같이 상보성 데이터선(21)및 Y선택신호선(21)의 상층에는 층간절연막(22)를 개재시켜 션트용 워드선(WL)(23)이 행방향으로 연장하도록 구성되어 있다. 션트용 워드선(23)은 도시하지 않았지만, 수십∼수백개의 메모리셀M마다 상당하는 소정영역에 있어서 제3도의 우측(주변회로)에 도시한 것과 동일한 접속구멍(22D)를 통해 일단 중간도전층(도시하지 않음)과 떨어져서 그것에 접속되어 있다. 중간도전층은 제1 층째의 배선형성공정으로 형성되어 접속구멍(19C)를 통해 워드선(7)에 접속되어 있다. 션트용 워드선(23)은 워드선(7)의 저항값을 저감하도록 구성되어 있다. 즉, 션트용 워드선(23)은 메모리셀M의 선택속도를 빠르게 할 수 있도록 구성되어 있다. 상기 중간도전층은 션트용 워드선(23)과 워드선(7)을 접속할 때의 단차형상을 완화시켜 션트용 워드선(23)의 단선을 방지하도록 구성되어 있다.
상기 층간절연막(22)는 제3도에 도시한 바와 같이 플라즈마 CVD 에 의해 퇴적시킨 산화규소막(22A), 도포한 후에 베이크처리를 실시한 산화규소막(22B), 플라즈마 CVD 에 의해 퇴적시킨 산화규소막(22C)를 순차 적층한 3층 구조로 구성되어있다. 층간절연막(22)중 중간의 산화규소막(22B)는 상층의 산화규소막(22C)의 표면을 평탄화하기 위해 구성되어있다.
상기 층간절연막(22)에 형성된 접속구멍(22D)는 상측의 개구 크기가 크고 하측의 개구 크기가 작은 단면이 계단형상으로 구성되어 있다. 이 접속구멍(22D)는 션트용 워드선(23)과 중간도전층을 접속할 때의 단차형상을 완화시켜 션트용 워드선(23)의 단선을 방지하도록 구성되어 있다.
상기 션트용 워드선(23)은 제3도에 도시한 바와 같이 하지막(23A), 알루미늄막(23B)를 순차 적층한 2층 구조로 구성되어 있다.
하지막(23A)는 MoSi2로 구성되어 있다. MoSi2는 알루미늄막(23B)에 Mo가 들어가서 알루미늄막(23B)의 결정입자의 성장을 억제할 수 있으므로 응력이동을 저감할 수 있다. 하지막(23A)는 상기 이외의 고융점 금속실리사이드막 또는 고융점 금속막으로 구성해도 좋다.
알루미늄막(23B)는 상기 알루미늄막(21B)와 마찬가지로 Si 및 Cu를 첨가하고 있다.
션트용 워드선(23)은 제조공정에 있어서의 제2층째의 배선형성공정에 의해서 형성되어있다. 이 제2층째의 배선형성공정에 의해서 형성되는 션트용 워드선(23)은 상기 제1층째의 배선형성공정에 의해서 형성되는 하층배선(21)에 비해 두꺼운 막두께로 형성되어 저항값을 저감하도록 구성되어 있다.
제2도의 상측 및 제3도의 중앙부분은 메모리셀 어레이의 끝부를 나타내고 있고, 이 부분에는 가아드링GL이 마련되어 있다. 가아드링GL은 메모리셀 어레이의 주위를 둘러싸도록 구성되어 있고, 주로 도시하지 않은 기판바이어스 발생회로에서 방출되는 소수캐리어를 포획하도록 구성되어 있다. 가아드링GL은 소자간 분리용 절연막(5) 및 채널스토퍼영역(4A)로 규정된 영역내에 있어서 웰영역(2)의 주면부에 마련된 반도체영역(9)로 구성되어 있다. 가아드링GL에는 제1층째의 배선형성공정에 의해 형성된 배선(21)이 접속구멍(19C)를 통해서 접속되어 있다. 이 배선(21)에는 전원전압 1/2Vcc가 인가되고 있다. 또, 배선(21)은 접속구멍(19C)를 통해서 제2 전극층(15)에 접속되어 있고, 제2 전극층(15)로 전원전압 1/2Vcc를 인가하도록 구성되어 있다.
이와 같이, DRAM 에 있어서 1조의 상보성 데이터선(DL,
Figure kpo00025
)(21)과 이 1조의 상보성 데이터선(21)을 선택하는 1개의 Y선택신호선 YSL(21)을 동일 도전층으로 구성하고 또한 동일 열방향으로 연장시켜 이 상보성 데이터선(21)과 Y선택신호선(21)을 교대로 행방향으로 배치하고, 상기 상보성 데이터선(21)에는 메모리셀 선택용 MISFET Qs와 그의 한쪽의 반도체영역(9)에 직렬로 접속된 스택구조의 정보축적용 용량소자C로 이루어지는 메모리셀M을 접속하고, 이 스택구조의 정보축적용 용량소자C를 구성하는 제1 전극층(13)을 이 메모리셀M 이 접속된 상보성 데이터선(21)에 인접하는 Y선택신호선(21)과 중첩하는 위치까지 연장시킨 것에 의해서, 스택구조의 정보축적용 용량소자C의 제1 전극층(13)의 면적을 Y선택신호선(21)을 연장시키는 공간을 이용해서 증가시킬 수 있으므로, 스택구조의 정보축적용 용량소자C의 전하축적량을 증가시킬 수가 있다. 이 스택구조의 정보축적용 용량소자C의 제1 전극층(13)은 상보성 데이터선(21)에 대해서 대칭인 형상이 아니라 Y선택신호선(21)의 하부까지 인출된 비대칭인 형상으로 구성되어 있다. 이 스택구조의 정보축적용 용량소자C의 전하축적량을 증가시킬 수 있는 것에 의해서, DRAM 의 메모리셀모드의 소프트에러를 저감할 수가 있다. 또, DRAM 의 정보 리드신호의 노이즈마진을 크게 할 수 있다.
주변회로를 구성하는 CMOS는 제3도의 우측에 도시한 바와 같이 구성되어 있다. CMOS 의 n 채널 MISFET Qn 은 소자간 분리용 절연막(5) 및 채널스토퍼영역(4A)로 둘러싸인 영역내에 있어서 웰 영역(2)의 주면부에 구성되어 있다. MISFET Qn 은 주로 웰영역(2), 게이트절연막(6), 게이트전극(7), 소오스영역 및 드레인영역인 1쌍의 n형 반도체영역(9) 및 1쌍의 n+형 반도체영역(17)로 구성되어 있다.
웰영역(2), 게이트절연막(6), 게이트전극(7) 및 반도체영역(9)의 각각은 상기 메모리셀 선택용 MISFET Qs 와 동일한 제조공정으로 구성되고, 마찬가지 기능을 갖고 있다. 즉, MISFET Qn은 LDD 구조로 구성되어 있다.
고불순물 농도의 반도체영역(17)은 소오스영역, 드레인영역의 각각의 비저항값을 저감하도록 구성되어 있다. 반도체영역(17)은 게이트전극(7)의 측벽에 자기정합적으로 형성된 사이드월 스페이서(11)로 규정되어 형성되고, 게이트전극(7)에 대해서 자기정합적으로 형성된다.
소오스영역으로서 사용되는 반도체영역(17)에는 접속구멍(19C)를 통해서 기준전압 Vss가 인가된 배선(21)이 접속되어 있다. 드레인영역으로서 사용되는 반도체영역(17)에는 접속구멍(19C)를 통해서 출력신호용 배선(21)이 접속되어 있다. 반도체영역(17)과 배선(21)과의 접속부분인 웰영역(2)의 주면부에는 웰영역(2)와 배선(21)의 단락을 방지하기위한 반도체영역(20)이 마련되어 있다. 이들 배선(21)은 제1층째의 배선형성공정에 의해서 형성되어 있다.
CMOS 의 p채널 MISFET Qp는 소자간 분리용 절연막(5)로 둘러싸인 영역내에 있어서 웰영역(3)의 주면부에 구성되어 있다. MISFET Qp는 주로 웰영역(3), 게이트절연막(6), 게이트전극(7), 소오스영역 및 드레인영역인 1쌍의 p형 반도체영역(10) 및 1쌍의 p+형 반도체영역(18)로 구성되어 있다.
웰영역(3), 게이트절연막(6) 및 게이트전극(7)의 각각은 상기 MISFET Qs, Qn의 각각과 실질적으로 마찬가지 기능을 갖고 있다.
저불순물 농도의 p형 반도체영역(10)은 고불순물 농도의 p+형 반도체영역(18)과 채널형성영역사이에 마련되어 있으며, LDD구조의 MISFET Qp를 구성한다.
소오스영역으로서 사용되는 반도체영역(18)에는 접속구멍(19C)를 통해서 전원전압 Vcc가 인가된 배선(21)이 접속되어 있다. 드레인영역으로서 사용되는 반도체영역(18)에는 접속구멍(19C)를 통해서 상기 출력신호용 배선(21)과 일체로 구성된 출력신호용 배선(21)이 접속되어 있다. 이들 배선(21)은 제1층째의 배선형성공정에 의해서 형성된다.
상기 출력신호용 배선(21)에는 접속구멍(22D)를 통해서 제2층째의 배선 형성공정에 의해서 형성된 출력신호용 배선(23)이 접속되어 있다.
다음에, 상기 DRAM 의 구체적인 제조방법에 대해서 제9도∼제26도(소정의 제조공정마다 도시한 주요부 단면도)를 사용해서 간단하게 설명한다.
먼저, 단결정 규소로 이루어지는 p-형 반도체기판(1)을 준비한다. 반도체기판(1)은 예를들면 8∼12[Ω-㎝]정도의 저항값을 갖도록 구성되어있다.
다음에, 상기 반도체기판(1)의 주면상에 산화규소막(24)를 형성한다. 산화규소막(24)는 약900∼1000[
Figure kpo00026
]의 높은 온도의 스팀산화에 의해서 형성하고, 예를 들면 400∼500[
Figure kpo00027
]정도의 막두께로 형성한다.
다음에, 상기 산화규소막(24)상에 내산화막(25)를 형성한다. 내산화막(25)는 예를들면 CVD 에 의해 퇴적시킨 질화규소막을 사용하여 예를 들면 400∼600[
Figure kpo00028
]정도의 막두께로 형성한다.
다음에, n형 웰영역 형성영역의 내산화막(25)를 선택적으로 제거하여 불순물 도입용 마스크 및 내산화용 마스크를 형성한다. 상기 내산화막(25)의 선택적 제거는 예를 들면 포토레지스트막을 사용하여 에칭하는 포토리그래피기술로 실행한다.
다음에, 제9도에 도시한 바와 같이 내산화막(25)와 그것을 패터닝하는 포토레지스트막(도시하지 않음)을 불순물도입용 마스크로서 사용하고, 산화규소막(24)를 통해서 반도체기판(1)의 주면부로 선택적으로 n형 불순물(3n)을 도입한다. n형 불순물(3n)은 예를 들면 1013[atoms/
Figure kpo00029
]정도의 불순물농도의 P를 사용하여 120∼130[KeV]정도의 에너지 이온주입에 의해 도입한다.
다음에, 내산화막(25)상의 포토레지스트막을 제거한다. 그 후, 제10도에 도시한 바와 같이 내산화막(25)를 내산화용 마스크로서 사용하고, 노출되는 산화규소막(24)를 성장시켜 산화규소막(24A)를 형성한다. 산화규소막(24A)는 n형 웰영역 형성영역에만 형성된다. 산화규소막(24A)는 약 900∼1000[
Figure kpo00030
]의 높은 온도의 스팀산화에 의해서 형성하고, 예를들면 최종적으로 1100∼1200[
Figure kpo00031
]정도의 막두께로 되도록 형성한다. 이 산화규소막(24A)는 p형 웰영역을 형성할 때의 불순물도입용 마스크로서 사용된다. 이 산화규소막(24A)를 형성하는 산화공정에 의해서 상기 도입된 n형 불순물(3n)이 약간 확산되고, n-형 반도체영역(최종적으로 웰영역으로 된다)(3A)가 형성된다.
다음에, 상기 내산화막(25)를 선택적으로 제거한다. 내산화막(25)는 예를들면 열인산으로 제거한다. 그 후, 제11도에 도시한 바와 같이 상기 산화규소막(24A)를 불순물도입용 마스크로서 사용하고, 산화규소막(24)를 통과한 p형 웰영역 형성영역의 반도체기판(1)의 주면부로 선택적으로 p형 불순물(2p)를 도입한다. p형 불순물(2p)는 예를 들면 1012∼1013[atoms/
Figure kpo00032
]정도의 불순물농도의 BF2(또는 B)를 사용해서 이온주입에 의해 도입한다. 이 p형 불순물(2p)는 산화규소막(24A)가 형성되어 있으므로, n형 웰영역으로 되는 반도체영역(3A)의 주면부로는 도입되지 않는다.
다음에, 제12도에 도시한 바와 같이 상기 n형 불순물(3n), p형 불순물(2p)의 각각에 연장확산을 실시하고, 제12도에 도시한 바와 같이 n형 웰영역(3) 및 p형 웰영역(2)를 형성한다. 이 웰영역(2) 및 (3)은 1100∼1300[
Figure kpo00033
]정도의 높은 온도의 분위기중에서 열처리를 실시하는 것에 의해서 형성한다. 결과적으로, p형 웰영역(2)는 n형 웰영역(3)에 대해서 자기정합적으로 형성된다.
다음에, 상기 산화규소막(24), (24A)상의 각각을 포함하는 기판전면에 내산화막(26)을 형성한다. 내산화막(26)은 불순물도입용 마스크 및 내산화용 마스크로서 사용된다. 내산화막(26)은 예를들면 CVD에 의해 퇴적시킨 질화규소막을 사용하여 400∼1400[
Figure kpo00034
]정도의 막두께로 형성한다.
다음에, 내산화막(26)상에 포토레지스트막을 도포하고, 소자간 분리용 절연막(5) 형성영역의 포토레지스트막을 제거하여 에칭용 마스크 및 불순물 도입용 마스크(도시하지 않음)을 형성한다. 이 마스크를 사용하여 노출되는 내산화막(26)을 선택적으로 제거한다.
다음에, 내산화막(26) 및 그것을 패터닝한 포토레지스트막으로 이루어지는 마스크를 불순물도입용 마스크로서 사용하고, 노출되는 산화규소막(24)를 통과한 웰영역(2)의 주면부로 p형 불순물(4p)를 도입한다. p형 불순물(4p)는 웰영역(3)의 주면상에 산화규소막(24)에 비해 두꺼운 막두께의 산화규소막(24A)가 형성되어 있으므로, 웰영역(3)의 주면부로 도입되지 않는다. 즉, p형 불순물(4p)는 웰영역(2)의 주면부로 선택적으로 도입된다. p형 불순물(4p)는 채널스토퍼영역 및 포텐셜 배리어층을 형성하도록 되어 있다. p형 불순물(4p)는 1013[atoms/
Figure kpo00035
]정도의 불순물농도의 BF2또는 B를 사용하여 이온주입에 의해 도입한다. 이 p형 불순물(4p)를 도입한 후, 제13도에 도시한 바와 같이 상기 내산화막(26)상의 포토레지스트막을 제거한다.
다음에, 상기 내산화막(26)을 내산화용 마스크로서 사용하고, 노출되는 산화규소막(24),(24A)의 각각을 성장시켜서 소자간 분리용 절연막(필드절연막)(5)를 형성한다. 소자간 분리용 절연막(5)는 예를들면 1000[
Figure kpo00036
]정도의 높은 온도, 질소가스 분위기중에 있어서 약 110∼130[min]의 열처리를 실행한 후, 스팀산화를 약 150∼160[min] 실행하는 것에 의해서 형성한다. 또는, 스팀산화 분위기에서만 형성한다. 소자간 분리용 절연막(5)는 예를들면 6000∼8000[
Figure kpo00037
]정도의 막두께로 형성된다.
이 소자간 분리용 절연막(5)를 형성하는 공정과 실질적으로 동일한 제조공정에의해서, 상기 웰영역(2)의 주면부에 도입된 p형 불순물(4p)가 연장해서 확산되어 p형 채널스토퍼영역(4A)가 형성된다. 이 채널스토퍼영역(4A)의 형성시 상술한 바와 같이 비교적 긴 열처리를 실시하고 있으므로, 제27도(불순물농도의 분포도)에 도시한 바와 같이 횡방향의 확산이 크고 특히 메모리셀 어레이에 있어서는 메모리셀M 형성영역의 대략 전면으로 p형 불순물(4p)가 확산되어 p형 포텐셜배리어층(4B)가 형성된다.
제27도는 횡축에 웰영역(2)의 표면으로부터의 깊이[㎛]를 나타내고, 종축에 p형 불순물(붕소)(4p)의 농도를 나타내고 있다. 제27도에 도시한 바와 같이 p형 불순물(4p)의 도입시의 분포(점선)와 상술한 열처리를 실시한 후의 분포(실선)를 비교하면, 약 0.4∼0.6[㎛]정도의 불순물이 확산하는 것을 알 수 있다. 대용량의 DRAM 은 메모리셀M의 메모리셀 선택용 MISFET Qs의 게이트폭(채널폭) 치수 및 그 방향의 반도체영역(9)의 치수가 1.0[㎛]정도이므로, 채널스토퍼영역(4A)를 형성하는 p형 불순물(4p)가 메모리셀 M 형성영역의 대략 전면까지 확산하여 상술한 바와 같이 메모리셀M 형성영역의 대략 전면에 포텐셜배리어층(4B)가 형성된다.
주변회로의 CMOS를 구성하는 n채널 MISFET Qn 형성영역에 있어서는 MISFET Qn의 크기가 메모리셀M 크기보다 크므로, 소자간 분리용 절연막(5) 근방의 일부밖에 p형 불순물(4p)가 확산되지 않아 실질적으로 포텐셜배리어층(4B)가 형성되지 않는다. 즉, 포텐셜배리어층(4B)는 주변회로의 MISFET Qn의 형성영역에는 형성되지 않고, 메모리셀 어레이 형성영역에는 선택적으로 형성된다. 또, 포텐셜배리어층(4B)는 채널스토퍼영역(4A)와 동일한 제조공정으로 형성할 수가 있다.
상기 채널스토퍼영역(4A), 포텐셜배리어층(4B)의 각각은 열처리후 1016∼1017[atoms/
Figure kpo00038
]정도의 불순물 농도로 구성된다. 상기 채널스토퍼영역(4A) 및 포텐셜배리어층(4B)를 형성한 후에 제1도4에 도시한 바와 같이 상기 내산화막(26)을 선택적으로 제거한다.
이와 같이, 메모리셀M이 소자간 분리용 절연막(5) 및 채널스토퍼영역(4A)로 둘러싸인 DRAM에 있어서, 웰영역(2)의 메모리셀M의 MISFET Qs사이의 주면부로 웰영역(2)와 동일한 도전형이고 그것보다 고농도인 p형 불순물(4p)를 도입하고, 적어도 상기 MISFET Qs 의 한쪽의 반도체영역(정보축적용 용량소자C와의 접속측)(9)의 형성영역 아래까지 상기 p형 불순물(4p)를 상기 웰영역(2)의 주면부에서 확산시켜 채널스토퍼영역(4A) 및 포텐셜배리어층(4B)를 형성함과 동시에, 상기 웰영역(2)의 MISFET 사이의 주면상에 소자간 분리용 절연막(5)를 형성하는 것에 의해서, 상기 포텐셜배리어층(4B)를 형성하는 공정을 채널스토퍼영역(4A)를 형성하는 공정으로 겸용할 수 있으므로 DRAM의 제조공정을 저감할 수가 있다. 즉, 포텐셜배리어층(4B)를 형성하기 위한 마스크형성 공정 및 불순물도입 공정을 저감할 수가 있다.
또, 상기 포텐셜배리어층(4B)는 소자간 분리용 절연막(5), 채널스토퍼영역(4A)의 각각에 대해서 자기정합적으로 형성할 수 있으므로, 제조공정에 있어서의 마스크맞춤 여유치수를 없앨 수가 있다. 이 마스크맞춤 여유치수의 배제는 DRAM 의 메모리셀M의 면적을 축소할 수 있으므로 집적도를 향상시킬 수가 있다.
또, 상기 포텐셜배리어층(4B)는 채널스토퍼영역(4A)를 형성하기 위해 도입된 p형 불순물(4p)를 충분히 열처리에 의해 확산시키므로, 상기 웰영역(2)의 불순물도입에 기인하는 손상을 회복하여 결정결함을 저감할 수가 있다. 결정결함의 저감은 DRAM 의 리프레시특성을 향상시킬 수가 있다.
또한, 메모리셀 어레이는 메모리셀M 형성영역의 전면에 포텐셜배리어층(4B)가 형성되는 경우에는 웰영역(2)를 마련하지 않아도 좋다.
상기 제14도에 도시한 내산화막(26)을 제거하는 공정 후에 상기 웰영역(2)의 주면상의 산화규소막(24) 및 웰영역(3)의 주면상의 산화규소막(24A)를 제거하여 웰영역(2),(3)의 각각의 주면을 노출시킨다.
다음에, 노출되는 웰영역(2),(3)의 각각의 주면상에 산화규소막(6A)를 형성한다. 산화규소막(6)는 소자간 분리용 절연막(5)의 형성시에 내산화막(질화규소막)(26)에 의해 소자간 분리용 절연막(5)의 끝부에 형성되는 규소의 질화막 소위 화이트리본을 산화하기 위해 실행한다. 산화규소막(6A)는 900∼1000[
Figure kpo00039
] 정도의 높은 온도의 스팀산화에 의해 형성하고, 400∼1000[
Figure kpo00040
]정도의 막두께로 형성한다.
다음에, 소자간 분리용 절연막(5)에 의해 규정되는 소자형성영역으로서 웰영역(2)(메모리셀 어레이에 있어서는 포텐셜배리어층(4B)), (3)의 각각의 주면부 즉 기판 전면으로 n채널 MISFET의 스레쉬홀드전압 조정용의 p형 불순물(27p)를 도입한다. p형 불순물(27p)는 1011[atoms/
Figure kpo00041
]정도의 불순물농도의 B를 사용하여 30[KeV]정도의 에너지의 이온주입에 의해 도입한다.
다음에, 제15도에 도시한 바와 같이 소자간 분리용 절연막(5)에 의해 규정되는 소자형성영역으로서 웰영역(3)의 주면부로 선택적으로 p채널 MISFET 의 스레쉬홀드전압 조정용의 p형 불순물(28p)를 도입한다. p형 불순물(28p)는 1012[atoms/
Figure kpo00042
]정도의 불순물농도의 B를 사용하여 30[KeV]정도의 에너지의 이온주입에 의해 도입한다. 이들의 스레쉬홀드전압 조정용의 p형 불순물(27p),(28p)의 각각의 도입은 웰영역(2),(3)의 각각의 불순물농도의 설정방법에 의해서 생략할 수가 있다.
다음에, 상기 산화규소막(6A)를 선택적으로 제거하여 웰영역(2),(3)의 각각의 주면을 노출시킨다. 산화규소막(6A)는 웨트에칭에 의해 제거한다.
다음에, 노출된 웰영역(2),(3)의 각각의 주면상에 게이트절연막(6)을 형성한다. 게이트절연막(6)은 800∼1000[
Figure kpo00043
]정도의 높은 온도의 스팀산화에 의해 형성하고, 150∼250[
Figure kpo00044
]정도의 막두께로 형성한다.
다음에, 게이트절연막(6) 상 및 소자간 분리용 절연막(5)상을 포함하는 기판전면에 다결정 규소막을 형성한다. 다결정 규소막은 CVD 에 의해 퇴적시켜 2000∼3000[
Figure kpo00045
]정도의 막두께로 형성한다. 이 다결정 규소막은 제조공정에 있어서의 제1층째의 게이트배선 형성공정에 의해서 형성된다. 그 후, 상기 다결정 규소막에 인(P)를 열산화에 의해서 도입하여 다결정규소막의 저항값을 저감한다.
다음에, 상기 다결정 규소막상의 전면에 층간절연막(8)을 형성한다. 층간절연막(8)은 주로 다결정 규소막과 그의 상층의 도전층을 전기적으로 분리하기 위해 형성한다. 층간절연막(8)은 예를들면 CVD 에 의해 퇴적시킨 산화규소막을 사용하고, 3500∼4500[
Figure kpo00046
]정도의 막두께로 형성한다.
다음에, 제16도에 도시한 바와 같이 도시하지 않은 포토레지스트막으로 형성한 에칭용 마스크를 사용하고, 상기 층간절연막(8), 다결정 규소막을 순차 에칭하여 게이트절연막(7) 및 워드선WL(7)을 형성한다. 층간절연막(8) 및 다결정 규소막은 중첩되어 있으므로, 게이트전극(7), 워드선(7)의 각각의 상층에 동일형상의 층간절연막(8)이 잔존한다. 제1층째의 게이트배선 형성공정은 메모리셀 어레이에 있어서 MISFET Qs 의 게이트전극(7) 및 워드선(7)을 형성함과 동시에, 주변회로의 MISFET Qn 및 Qs의 게이트전극(7)을 형성한다. 또, 제1층째의 게이트배선 형성공정은 도시하지 않지만, 소자 사이를 접속하는 배선이나 저항 소자를 형성하도록 되어 있다. 상기 에칭은 RIE 등의 이방성 에칭을 사용한다. 그 후, 포토레지스트막을 제거한다.
다음에, 불순물도입에 기인하는 오염을 저감하기 위해서, 노출되는 웰영역(2),(3)의 각각의 주면상(게이트전극(7) 및 워드선(7)의 측벽도 포함한다)에 산화규소막(도시하지 않음)을 형성한다. 산화규소막은 예를들면 850∼950[
Figure kpo00047
]정도의 높은 온도의 산화가스 분위기중에서 형성되고, 100∼800[
Figure kpo00048
]정도의 막두께로 형성된다.
다음에, 소자간 분리용 절연막(5) 및 층간절연막(8)을 불순물 도입용 마스크로서 사용하여 메모리셀 어레이 형성영역 및 n채널 MISFET Qn 형성영역의 웰영역(2)의 주면부로 선택적으로 n형 불순물을 도입한다. 이 n형 불순물의 도입에 의해서 게이트전극(7), 워드선(7)의 각각에 대해 자기정합의 저불순물 농도의 n형 반도체영역(9)가 형성된다. 반도체영역(9)를 형성하는 n형 불순물은 1013[atoms/
Figure kpo00049
]정도의 불순물농도의 인(또는 As)를 사용하여 60∼120[KeV]정도의 에너지 이온주입에 의해서 도입한다. 상술한 바와 같이, 메모리셀M의 메모리셀 선택용 MISFET Qs의 적어도 정보축적용 용량소자C에 접속되는 측의 반도체영역(9)는 1014[atoms/
Figure kpo00050
]미만의 저불순물 농도의 이온주입에 의해 구성되어 있다. 반도체영역(9)는 저불순물 농도로 구성되어 있으므로, MISFET Qs, Qn 의 각각을 LDD 구조로 구성할 수가 있다. 반도체영역(9)를 형성할 때에는 p채널 MISFET Qp 형성영역은 포토레지스트막으로 형성한 불순물도입용 마스크에 의해 덮여 있다. 또 다음에 기술하겠지만 주변회로의 CMOS를 구성하는 MISFET Qn 은 상기 반도체영역(9)와 1014[atoms/
Figure kpo00051
]이상의 고불순물 농도의 이온주입에 의해 형성된 반도체영역(17)로 소오스 및 드레인영역을 구성하도록 되어 있다. 이 반도체영역(9)를 형성하는 공정에 의해, 메모리셀M의 메모리셀 선택용 MISFET Qs가 대략 완성된다.
이와 같이, 스택구조의 정보축적용 용량소자C로 메모리셀M이 구성되는 DRAM 에 있어서 메모리셀M의 MISFET Qs의 한쪽의 반도체영역(9)를 메모리셀M 이외의 주변회로의 MISFET Qn 의 고불순물 농도의 반도체영역(17)에 비해서 저불순물 농도의 이온주입으로 구성하는 것에 의해서, 소오스영역 또는 드레인영역을 형성하는 이온주입에 따른 웰영역(2) 표면의 결정결함의 발생을 저감하고 정보 축적용 용량소자C에 축적된 정보로 되는 전하의 누설을 저감할 수 있으므로 DRAM 의 리프레시특성을 향상시킬 수가 있다. 리프레시특성의 향상은 DRAM의 정보의 라이트동작 및 정보의 리드동작 속도의 고속화를 도모할 수가 있다.
또, 메모리셀M의 MISFET Qs는 채널형성영역측을 저불순물 농도의 반도체영역(9)로 구성하고 있으므로, 단채널효과를 억제하여 메모리셀M의 면적을 축소할 수가 있다. 즉, 반도체영역(9)는 DRAM의 집적도를 향상시킬 수 있다.
또, 메모리셀M의 MISFET Qs의 반도체영역(9)는 주변회로의 CMOS의 MISFET Qn 의 LDD 구조를 구성하기 위한 반도체영역(9)와 동일한 제조공정으로 형성하는 것에 의해서, MISFET Qs 의 저불순물 농도의 이온주입공정을 별도로 추가할 필요가 없고, MISFET Qn 의 반도체영역(9)를 형성하는 공정으로 겸용할 수 있으므로 DRAM의 제조공정을 저감할 수가 있다.
또, 특히 메모리셀M 형성영역에 있어서 포텐셜배리어층(4B)를 채널스토퍼영역(4A)의 p형 불순물(4p)의 확산에 의해 형성하고 양쪽의 불순물농도를 1016∼1017[atoms/
Figure kpo00052
]정도의 낮은 범위내로 설정할 수 있으므로, MISFET Qs의 반도체영역(9)와 포텐셜배리어층(4B) 또는 채널스토퍼영역(4A)와의 pn 접합내압을 향상시킬 수가 있다. 즉, 메모리셀M이 소자간 분리용 절연막(5) 및 채널스토퍼영역(4A)로 둘러싸인 DRAM 에 있어서 메모리셀M의 MISFET Qs 의 적어도 한쪽의 반도체영역(정보축적용 용량소자C에 접속되는 측)(9)아래의 웰영역(2)의 주면부로 채널스토퍼영역(4A)의 p형 불순물(4p)를 확산시켜 형성한 포텐셜배리어층(4B)를 마련한 것에 의해서, 포텐셜배리어층(4B)에서 정보축적용 용량소자C에 소수캐리어가 포획되는 것을 저감할 수 있으므로 메모리셀 모드의 소프트에러를 방지할 수 있음과 동시에 채널스토퍼영역(4A)의 불순물농도와 포텐셜배리어층(4B)의 불순물농도를 실질적으로 동일한 불순물 농도로 하고 채널스토퍼영역(4A) 또는 포텐셜배리어층(4B)와 상기 한쪽의 반도체영역(9)와의 pn접합내압을 향상시킬 수 있으므로, 정보축적용 용량소자C의 정보로 되는 전하의 누설을 저감하여 정보의 유지특성을 향상시킬 수가 있다. 정보의 유지 특성의 향상은 DRAM 의 리프레시특성을 향상시켜 정보의 라이트동작 및 정보의 리드동작 속도의 고속화를 도모할 수가 있다.
또, 상기 DRAM 에 있어서 상기 포텐셜배리어층(4B)를 메모리셀M의 MISFET Qs의 한쪽의 반도체영역(9) 아래 및 다른쪽의 반도체영역(상보성 데이터선(21)에 접속되는 측)(9) 아래의 웰영역(2)의 주면부에 마련하는 것에 의해서, 상기 효과 이외에도 데이터선모드의 소프트에러를 방지할 수 있으므로 정보의 유지특성을 더욱더 향상시킬 수가 있다.
다음에, 상기 반도체영역(9)를 형성하는 공정 후에 소자간 분리용 절연막(5) 및 층간절연막(8)을 불순물 도입용 마스크로서 사용해서 p채널 MISFET Qp형성영역의 웰영역(3)의 주면부로 선택적으로 p형 불순물을 도입한다. 이 p형 불순물의 도입에 의해서 제1도7에 도시한 바와 같이 게이트전극(7)에 대해 자기정합의 저불순물 농도의 p형 반도체영역(10)이 형성된다. 반도체영역(10)을 형성하는 p형 불순물은 1013[atoms/
Figure kpo00053
]정도의 불순물농도의 BF2(또는 B)를 사용하여 60∼100[KeV]정도의 에너지 이온주입에 의해 도입한다. 반도체영역(10)을 형성할 때 메모리셀어레이 형성영역 및 n채널 MISFET Qn 형성영역은 포토레지스트막으로 형성한 불순물도입용 마스크에 의해 덮여 있다.
다음에, 도시하지 않지만 DRAM 의 입출력회로를 구성하는 n채널 MISFET(정전기파괴 방지회로)의 적어도 드레인영역 형성영역으로 n형 불순물을 고불순물 농도로 도입한다. 이 입출력 회로를 구성하는 MISFET는 추가의 n형 불순물의 도입에 의해서 드레인영역에 입력되는 정전기파괴를 일으키는 과대전압을 웰영역(2)측으로 누설되기 쉽게 할 수 있으므로 정전기파괴 내압을 향상시킬 수가 있다.
다음에, 제18도에 도시한 바와 같이 게이트전극(7) 및 워드선(7)의 각각의 측벽에 사이드월스페이서(11)을 형성한다. 사이드월스페이서(11)은 CVD 에 의해 퇴적시킨 산화규소막에 RIE 등의 이방성 에칭을 실시하는 것에 의해서 형성할 수가 있다. 산화규소막은 예를들면 3500∼4500[
Figure kpo00054
]정도의 막두께로 형성한다. 사이드월스페이서(11)의 게이트길이방향(채널길이방향)의 길이는 2500∼4000[
Figure kpo00055
]정도로 형성된다. 이때, 필요에 따라서 포토레지스트막으로 영역을 한정하여 에칭에 의해 형성해도 좋다.
다음에, 층간절연막(8)상, 사이드월스페이서(11)상 등을 포함하는 기판전면에 층간절연막(12)를 형성한다. 층간절연막(12)는 스택구조의 정보축적용 용량소자C를 구성하는 제1 전극층(13), 제2 전극층(15)의 각각을 패터닝할 때의 에칭스토퍼로서 사용된다. 이 때문에, 층간 절연막(12)는 상기 제1 전극층 및 제2 전극층의 에칭시의 오버에칭에 의한 깎임량 및 제2 전극층이 형성될 때까지의 세척공정에서의 깎임량 등을 감안한 막두께로 형성되어 있다. 층간절연막(12)는 특히 제1 전극층 및 제2 전극층을 패터닝할 때, 메모리셀 선택용 MISFET Qs의 다른쪽의 반도체영역(상보성 데이터선(21)이 접속되는 측)(9)의 표면에 에칭에 의한 손상이 생기지 않게 하기 위해서 형성되어 있다. 층간 절연막(12)는 예를들면 700∼800[
Figure kpo00056
]정도의 높은 온도에서 또 CVD 에 의해 퇴적시킨 산화규소막을 사용하여 1000∼2000[
Figure kpo00057
] 정도의 막두께로 형성한다.
다음에, 제19도에 도시한 바와 같이 메모리셀M 형성영역의 상기 MISFET Qs의 한쪽의 반도체영역(정보축적용 용량소자C의 제1 전극층(13)이 접속되는 측)(9)상의 상기 층간절연막(12)를 선택적으로 제거하여 접속구멍(12A)를 형성한다. 접속구멍(12A)는 열방향에 있어서 MISFET Qs 의 게이트전극(7)의 측벽의 사이드월스페이서(11)과 그것에 인접하는 워드선(7)의 측벽의 사이드월스페이서(11)로 규정되는 크기에 비해서, 적어도 제조공정에 있어서의 마스크맞춤 여유치수에 상당하는 분만큼 큰 크기로 형성되어 있다. 즉, 접속구멍(12A)는 사이드월스페이서(11)에 의해 반도체영역(9)가 노출되는 실질적인 크기가 규정되어 있다.
다음에, 제20도에 도시한 바와 같이 상기 접속구멍(12A)를 통해서 일부가 반도체영역(9)에 접속되고, 다른쪽 부분이 층간절연막(8) 및 (12)를 개재시켜 게이트전극(7)상 및 워드선(7)상으로 연장하는 제1 전극층(13)을 형성한다. 제1 전극층(13)은 스택구조의 정보축적용 용량소자C의 하측의 전극층을 구성한다. 제1 전극층(13)은 상기 층간절연막(12)에 형성한 접속구멍(12A)의 크기에 비해서, 적어도 제조공정에 있어서의 마스크맞춤 여유치수에 상당하는 분만큼 크게 형성되어 있다. 제1 전극층(13)의 크기가 접속구멍(12A)의 크기에 비해서 상기 값보다 작은 경우에는 접속구멍(12A)내지 제1 전극층(13)의 끝부가 움푹들어가서 접속구멍(12A)의 내벽과 제1 전극층(13)의 끝부 측벽 사이에 불필요한 홈이 생긴다. 이 홈이 생긴 부분은 제1 전극층(13)을 패터닝하는 포토레지스트막을 도포했을 때 다른영역보다 두껍게 형성되어, 포토레지스트막의 현상시에 할레이션(halation)을 일으켜 제1 전극층(13)의 형상불량을 발생시킨다.
상기 제1 전극층(13)은 CVD에 의해 퇴적시킨 다결정 규소로 형성하고, 800∼3000[
Figure kpo00058
]정도의 막두께로 형성한다. 다결정 규소막은 먼저 표면에 산화규소막을 형성하고, 이 산화규소막을 통해서 저항값을 저감하는 n형 불순물을 도입하고, 열처리후 상기 산화규소막을 제거하는 것에 의해서 형성되어 있다. 상기 산화규소막은 다결정 규소막의 표면을 스팀산화해서 형성하고, 약 100[
Figure kpo00059
]정도의 막두께로 형성한다. n형 불순물은 1015[atoms/
Figure kpo00060
]정도의 불순물농도의 As 또는 P를 사용해서 75∼85[KeV]정도의 에너지 이온주입에 의해 도입한다. 상기 다결정 규소막의 패터닝은 드라이에칭에 의해 실행한다. 다결정 규소막의 에칭시에는 층간절연막(12)가 에칭스토퍼층으로서 사용된다. 이 제1 전극층(13)은 제2층째의 게이트배선 형성공정에 의해서 형성되어 있다.
상기 제1 전극층(13)과 한쪽의 반도체영역(9)가 접속된 웰영역(2)(실제로는 반도체영역(9))의 주면부에는 상기 n형 불순물도입후의 열처리에 의해서 제1 전극층(다결정 규소막)(13)으로 도입된 n형 불순물이 확산된다. 상기 확산에 의해 고불순물 농도의 n+형 반도체영역(13A)가 형성된다. 반도체영역(13A)는 반도체영역(9)와 일체로 구성된다. 반도체영역(13A)는 메모리셀 선택용 MISFET Qs의 한쪽의 반도체영역을 구성하지만, 주로 반도체영역(9)와 제1 전극층(13)의 옴특성을 향상시킬 수 있도록 구성되어 있다(접촉저항값의 저감).
또한, 접속구멍(12A)내의 제1 전극층(13)은 층간절연막(8) 및 사이드월스페이서(11)을 개재시켜서 게이트전극(7), 워드선(7)의 각각과 전기적으로 분리되어 있다.
다음에, 제21도에 도시한 바와 같이 제1 전극층(13)상을 포함하는 기판전면에 유전체막(14)를 형성한다. 유전체막(14)는 상술한 바와 같이 기본적으로는 질화규소막(14A), 산화규소막(14B)를 순차 적층한 2층구조로 형성되어 있다.
질화규소막(14A)는 제1 전극층(다결정 규소막)(13)상에 CVD 에 의해 퇴적시키고, 50∼100[
Figure kpo00061
]정도의 막두께로 형성한다. 이 질화규소막(14A)를 형성할 때에는 산소의 침입을 가능한한 억제한다. 통상의 생산레벨로 다결정규소막상에 질화규소막(14A)를 형성한 경우에는 극미소량의 산소의 침입이 생기므로, 제1 전극층(13)과 질화규소막(14A) 사이에 자연 산화규소막(도시하지 않음)이 형성된다. 따라서, 유전체막(14)는 자연 산화규소막, 질화규소막(14A), 산화규소막(14B)를 순차 적층한 3층구조로 구성되어 있다. 자연 산화규소막은 산소의 침입을 저감하면 얇게 할 수가 있다. 또, 제조공정이 증가하기는 하지만, 자연 산화규소막을 질화시켜 유전체막(14)를 2층 구조로 구성할 수도 있다.
상기 산화규소막(14B)는 하층의 질화규소막(14A)를 고압으로 산화시켜 10∼60[
Figure kpo00062
]정도의 막두께로 형성한다. 산화규소막(14B)를 형성하면 질화규소막(14A)가 약간 부식되므로, 질화규소막(14A)는 최종적으로 40∼80[
Figure kpo00063
]정도의 막두께로 형성된다. 산화규소막(14B)는 기본적으로는 1.5∼10[torr]의 고압 및 800∼1000[
Figure kpo00064
]정도의 높은 온도의 산소가스분위기 중에 있어서 형성된다. 본 실시예에 있어서 산화규소막(14B)는 3∼3.8[torr]의 고압 및 산화시의 산소유량(소오스가스)을 2[ℓ/min], 수소유량(소오스가스)을 3∼8[ℓ/min]으로서 형성하고 있다. 고압산화로 형성되는 산화규소막(14B)는 제28도(질화규소막의 산화특성을 도시한 도면)에 도시한 바와 같이, 상압(1[torr])으로 형성되는 산화규소막에 비해서 단시간에 원하는 막두께로 형성할 수 있다. 제28도는 횡축에 산화시간[min], 종축에 질화규소막[Si3N4)상의 산화규소막의 막두께[
Figure kpo00065
]를 나타내고 있다. 즉, 고압산화는 높은 온도의 열처리시간을 단축하고 또한 양질의 유전체막을 형성할 수 있다. 산화시간의 단축은 MISFET Qs, Qn 및 Qp의 소오스영역 및 드레인영역의 pn 접합 깊이를 얕게 할 수 있으므로, MISFET 의 미세화를 도모할 수가 있다.
이와 같이, 스택구조의 정보축적용 용량소자C를 갖는 DRAM에 있어서 저항값을 저감하는 불순물이 도입된 다결정 규소막으로 정보축적용 용량소자C의 제1 전극층(13)을 구성하고, 유전체막(14)를 상기 제1 전극층(13)상에 퇴적시킨 질화규소막(14A)와 질화규소막(14A)상에 그의 표면에 고압산화를 실시해서 형성된 산화규소막(14B)로 구성하는 것에 의해서, 상기 하지의 제1 전극층(13)의 표면의 결정상태나 형상에 영향을 받지 않아 균일한 막두께의 질화규소막(14A)를 형성할 수 있고 이 질화규소막(14A)상에 양질의 산화규소막(14B)를 형성할 수 있으므로, 유전체막(14)의 절연내압의 향상, 유전체막(14)의 단위면적당의 결함수의 저감 및 유전체막(14)의 누설전류의 저감을 도모할 수 있음과 동시에, 상기 산화규소막(14B)를 형성하는 시간을 단축할 수 있으므로 소자를 미세화하여 집적도를 향상시킬 수가 있다.
또, 스택구조의 정보축적용 용량소자C의 유전체막(14)는 자연 산화규소막, 질화규소막(14A), 산화규소막(14B) 및 그의 상층에 질화규소막을 순차 적층한 4층 구조로 구성해도 좋다. 상기 3층 구조의 유전체막(14)는 상측의 전극층(15)가 부극인 경우, 정극인 경우에 비해서 전류가 많이 흐르므로 초기의 절연내압이 낮다. 4층 구조의 유전체막(14)는 산화규소막(14B)와 상층의 전극층(15)사이에 질화규소막을 마련하여 초기의 절연내압을 향상시킬 수가 있다.
다음에, 상기 유전체막(14)상의 전면에 제2 전극층(15)를 구성하는 다결정규소막을 형성한다. 다결정 규소막은 CVD 에 의해 퇴적시켜 1500∼2500[
Figure kpo00066
]정도의 막두께로 형성한다. 이 다결정 규소막은 제조공정에 있어서의 제3층째의 게이트배선 형성공정에 의해 형성된다.
다음에, 상기 다결정 규소막으로 저항값을 저감하는 n형 불순물을 도입한다. n형 불순물은 인을 사용해서 열확산에 의해 다결정규소막에 도입한다. n형 불순물은 다결정 규소막의 비저항값이 20∼100[Ω/□되도록 도입한다.
다음에, 상기 다결정 규소막상의 전면에 포토레지스트막을 도포한다. 그 후, 포토리도그래피기술에 의해서 메모리셀M의 정보축적용 용량소자C의 제2 전극층(15) 형성영역상의 포토레지스트막을 잔존시켜서 에칭용 마스크(29)(점선으로 표시)를 형성한다.
다음에, 상기 에칭용 마스크(29)를 사용해서 상기 다결정규소막을 에칭하여 제2 전극층(15)를 형성한다. 이 에칭으로서는 플라즈마에칭을 사용한다. 그 후, 계속해서 제22도에 도시한 바와 같이 상기 에칭용 마스크(29)(제2 전극층(15)라도 좋다)를 사용해서 노출되는 유전체막(14), 그의 하층의 층간 절연막(12)를 순차 에칭한다. 이 에칭으로서는 드라이에칭을 사용한다. 유전체막(14)는 제2 전극층(15)의 형상과 실질적으로 동일한 형상으로 형성되고 그의 하부에만 존재하도록 형성된다. 메모리셀M의 MISFET Qs 의 다른쪽의 반도체영역(상보성 데이터선(21)이 접속되는 측)(9)상 및 주변회로의 MISFET Qn, Qp의 각각의 형성영역상의 유전체막(14) 및 층간절연막(12)는 상기 에칭에 의해 제거된다.
상기 제2 전극층(15)를 형성하는 공정에 의해서 메모리셀M의 스택구조의 정보축적용 용량소자C가 대략 완성된다. 이와 아울러, 메모리셀M이 대략 완성된다.
이와 같이, 스택구조의 정보축적용 용량소자C로 메모리셀M이 구성되는 DRAM에 있어서 상기 스택구조의 정보축적용 용량소자C를 MISFET Qs의 한쪽의 반도체영역(9)에 접속된 제1 전극층(13), 제1 전극층(13)상에 그것을 덮도록 마련된 제2 전극층(15) 및 상기 제1 전극층(13)과 제2 전극층(15) 사이에 마련되어 상기 제2 전극층(15)와 실질적으로 동일한 형상의 유전체막(14)로 구성하는 것에 의해서, 상기 유전체막(14)를 제2 전극층(15)로 피복하고 제2 전극층(15)를 패터닝하는 공정 또는 그 이후의 공정에서 유전체막(14)에 전하가 퇴적되는(차지업되는) 것을 저감할 수 있으므로 상기 전하의 축적에 기인하는 유전체막(14)의 절연내압(특성)의 열화를 방지할 수가 있다. 유전체막(14)의 절연내압의 열화의 방지는 DRAM 의 전기적 신뢰성을 향상시킬 수가 있다.
또, 스택구조의 정보축적용 용량소자C로 메모리셀M이 구성되는 DRAM에 있어서 메모리셀 선택용 MISFET Qs를 형성하고, 이 MISFET Qs를 덮는 층간절연막(12)를 형성하고, 이 층간절연막(12)의 상기 MISFET Qs의 한쪽의 반도체영역(9)상을 선택적으로 제거하여 이 한쪽의 반도체영역(9)가 노출되는 접속구멍(12A)를 형성하고, 이 접속구멍(12)를 통해 상기 한쪽의 반도체영역(9)에 접속되며 또한 MISFET Qs의 게이트전극(7)상에 상기 절연막(12)를 개재시켜서 연장하는 상기 스택구조의 정보축적용 용량소자C의 제1 전극층(13)을 형성하고, 이 제1 전극층(13)상에 유전체막(14)를 형성하고, 이 유전체막(14)를 개재시켜서 상기 제1 전극층(13)상에 그것을 덮는 제2 전극층(15)를 형성함과 동시에, 제2 전극층(15) 또는 그것을 패터닝하는 마스크(29)를 사용하여 상기 MISFET Qs의 다른쪽의 반도체영역(9)상의 상기 층간절연막(12)를 적어도 제거하는 것에 의해서, MISFET 의 상보성 데이터선(21)과 접속되는 측의 다른쪽의 반도체영역(9)상의 층간절연막(12)를 제거하는 마스크를 상기 제2 전극층(12) 또는 마스크(29)로 겸용할 수 있으므로, 상기 층간절연막(12)를 제거하기 위한 마스크형성공정을 저감할 수가 있다.
또, 동일마스크를 사용하기 때문에 상기 MISFET Qs 의 다른쪽의 반도체영역(9)상의 층간절연막(12)의 제거를 제2 전극층(12)에 대해서 자기정합적으로 실행할 수 있으므로, 제조공정에 있어서의 마스크맞춤 여유치수에 상당하는 분만큼 메모리셀M의 면적을 축소할 수가 있다. 그 결과, DRAM의 집적도를 향상시킬 수가 있다.
다음에, 기판 전면에 절연막(16)을 형성한다. 절연막(16)은 적어도 주변회로의 CMOS 형성영역으로서 소오스영역 및 드레인영역상인 반도체영역(9) 및 (10)상에 형성한다. 절연막(16)은 예를들면 CVD 에 의해 퇴적시킨 산화규소막으로 형성하고, 300[
Figure kpo00067
]정도의 막두께로 형성한다.
다음에, 주변회로의 CMOS를 구성하는 n 채널 MISFET Qn 형성영역에 있어서 웰영역(2)의 주면부로 선택적으로 n 형 불순물을 도입한다. n 형 불순물의 도입은 메모리셀M 형성영역 및 p채널 MISFET Qp 형성영역을 포토레지스트막으로 덮은 상태에 있어서 주로 게이트전극(7) 및 층간절연막(8)을 불순물도입용 마스크로해서 실행한다. n형 불순물은 예를들면 1015[atoms/
Figure kpo00068
] 정도의 불순물농도의 As를 사용해서 70∼90[KeV] 정도의 에너지 이온주입에 의해 도입한다.
다음에, 주변회로의 CMOS를 구성하는 p채널 MISFET Qp 형성영역에 있어서 웰영역(3)의 주면부로 선택적으로 p형 불순물을 도입한다. p형 불순물의 도입은 메모리셀M 형성영역 및 n 채널 MISFET Qn형성영역을 포토레지스트막으로 덮은 상태에 있어서 주로 게이트전극(7) 및 층간절연막(8)을 불순물도입용 마스크로해서 실행한다. p형 불순물은 예를들면 1015[atoms/
Figure kpo00069
]정도의 불순물농도의 BF2를 사용하여 70∼90[KeV]정도의 에너지 이온주입에 의해서 도입한다.
그 후, 상기 n형 불순물 및 p형 불순물에 연장확산을 실시하여 제23도에 도시한 바와 같이 웰영역(2)의 주면부에 n+ 형 반도체영역(17), 웰영역(3)의 주면부에 p+형 반도체영역(18)을 각각 형성한다. 상기 연장확산은 900∼1000[
Figure kpo00070
]정도의 높은 온도로약 10[min]정도 실행한다. 이 반도체영역(17)을 형성하는 공정에 의해서 MISFET Qn은 대략 완성되고, 반도체영역(18)을 형성하는 공정에 의해서 MISFET Qp는 대략 완성된다.
다음에, 기판 전면에 층간절연막(19)를 형성한다. 층간절연막(19)는 CVD 에 의해 퇴적시킨 산화규소막(19A), 글라스플로우가 가능한 CVD 에 의해 퇴적된 산화규소막(BPSG)(19B)를 순차 적층한 2층 구조로 형성되어 있다.
하층의 산화규소막(19A)는 산화규소막(19B)에 함유되어 있는 B, P의 각각이 하층의 소자로 스며들어가는 것을 방지하고 또한 글라스플로우에 의해 산화규소막(19B)가 얇아진 부분의 절연내압을 확보하기 위해서 형성된다. 산화규소막(19A)는 예를들면 500∼2000[
Figure kpo00071
]정도의 막두께로 형성한다.
상층의 산화규소막(19B)는 그의 표면을 평탄화하여 상층 배선(21)의 스텝커버리지를 향상시키기 위해 형성한다. 산화규소막(19B)는 예를들면 3000∼7000[
Figure kpo00072
]정도의 막두께로 형성한다.
다음에, 층간절연막(19)의 상층의 산화규소막(19B)에 글라스플로우를 실시하여 그의 표면을 평탄화한다. 글라스플로우는 예를들면 900∼1000[
Figure kpo00073
]정도의 높은 온도의 질소가스 분위기중에서 실행한다. 다음에, 상기 반도체영역(9),(17),(18)의 각각의 상부, 워드선(7)의 상부(도시하지않음) 및 제2 전극층(15)의 상부. 도시하지 않음)의 층간절연막(19)를 선택적으로 제거하여 접속구멍(19C)를 형성한다. 접속구멍(19C)는 층간절연막(19)의 상부에 웨트에칭, 그의 하부에 RIE 등의 이방성 에칭을 실시하여 형성한다. 이 접속구멍(19C)는 층간절연막(19)의 상층의 개구 크기가 크고 하측의 개구 크기가 작은 테이퍼형상으로 구성되어 상층배선(21)의 단선을 방지할 수 있도록 구성되어 있다. 또, 접속구멍(19C)는 이방성 에칭만으로 형성해도 좋다.
다음에, 상기 접속구멍(19C)를 통해서 노출되는 반도체영역(9) 등의 규소 표면상에 산화규소막(30)을 형성한다. 산화 규소막(30)은 후공정의 열처리 (반도체영역(20)을 형성하는 불순물의 연장확산)에 의해 층간절연막(19)의 산화규소막(19B)의 B 또는 P 가 접속구멍(19C)를 통해서 반도체영역(9)등의 주면부로 도입되는 것을 방지하기 위해서 형성된다. B가 n형의 반도체영역(9)나 (17)로 도입되거나 P가 p형의 반도체영역(18)로 도입된 경우에는 실효적인 불순물농도가 저하하여 각 반도체영역과 그것에 접속되는 배선과의 접촉저항값이 증대한다. 상기 산화규소막(30)은 120∼300[
Figure kpo00074
]정도의 박막으로 형성된다.
다음에, 메모리셀 선택용 MISFET Qs 및 n채널 MISFET Qn 형성영역에 있어서 상기 접속구멍(19C)를 통해서 반도체영역(9),(17)의 주면부로 n형 불순물을 선택적으로 도입한다. n형 불순물은 산화규소막(30)을 통과시킨다. 그리고, 이 n형 불순물에 연장확산을 실시하여 제24도에 도시한 바와 같이 고불순물 농도의 n+형 반도체영역(20)을 형성한다. 반도체영역(20)은 제조공정에 있어서의 마스크맞춤 어긋남에 의해 반도체영역(9) 또는 (17)과 접속 구멍(19C)가 어긋난 경우, 접속구멍(19C)를 통과하는 배선(21)과 웰영역(2)가 단락하는 것을 방지하기 위해 형성되어 있다. 반도체영역(20)을 형성하는 n형 불순물은 예를들면 1015[atoms/
Figure kpo00075
]정도의 고불순물 농도의 As를 사용해서 110∼130[KeV]정도의 에너지 이온주입에 의해서 도입한다. 이 반도체영역(20)은 메모리셀M에 있어서 MISFET Qs 의 다른쪽의 반도체영역(9)와 일체로 구성되고, 소오스영역 또는 드레인영역의 일부를 구성한다. 이 반도체영역(20)은 고불순물 농도의 이온 주입에 의해 형성되어 있으므로, 상보성 데이터선(21)과의 접촉저항을 저감할 수가 있다.
다음에, 제25도에 도시한 바와 같이 접속구멍(19C)를 통해서 반도체영역(9),(17),(18)등의 각각과 접속하고 층간절연막(19)상을 연장하는 배선(21)을 형성한다. 배선(21)은 제1층째의 배선형성공정에 의해 형성되고, 앞에서 기술한 바와 같이 상보성 데이터선(21), Y선택신호선(21) 등을 구성한다. 배선(21)은 배리어금속막(21A), 알루미늄막(21B), 보호막(21C)를 순차 적층한 3층구조로 구성되어 있다. 이 배선(21)은 RIE 등의 이방성 에칭을 사용하여 패터닝된다.
배리어금속막(21A)는 스퍼터에 의해 퇴적시킨 MoSi2를 사용해서 100∼200[
Figure kpo00076
]정도의 막두께로 형성된다. 배리어금속막(21A)는 알루미늄막(21B) 아래의 전면에 형성되어 있고 알루미늄막(21B)중으로 Mo를 도입할 수 있으므로, 알루미늄의 결정입자의 성장을 억제하여 응력이동을 저감할 수가 있다.
알루미늄막(21B)는 Cu 및 Si의 첨가물이 첨가되어 있다. 알루미늄막(21B)는 스퍼터에 의해 퇴적시켜 4000∼6000[
Figure kpo00077
]정도의 막두께로 형성한다.
보호막(21C)는 MoSix(x=0x1.2)를 사용하여 100∼1000[
Figure kpo00078
]정도의 막두께로 형성한다. 이 보호막(21C)는 상술한 바와 같이 배선(21)을 형성할 때의 웨트처리에서 사용되는 액체로부터 알루미늄막(21B)의 표면을 보호하기 위해 형성되어 있다.
상기 배선(21)의 각 층은 제29도(스퍼터장치의 개략구성도)에 도시한 스퍼터장치(50)으로 형성된다. 제29도에 도시한 바와 같이 스퍼터장치(50)은 주로 단일로더실(51), 이중로더실(52), 세척실(53) 및 스퍼터실(54)로 구성되어 있다.
단일로더실(51)은 카세트(55)에 수납된 여러개의 웨이퍼(55A)를 웨이퍼 반송벨트(56)을 개재시켜서 세척실(53) 및 스퍼터실(54)로 순차 공급하도록 구성되어 있다. 카세트(55)는 여러개의 웨이퍼(55A)를 세운 상태로 유지할 수 있도록 구성되어 있다. 카세트(55)는 엘리베이터장치(51A)에 의해서 웨이퍼(55A)의 공급장치까지 반송되고, 이 위치에서 웨이퍼(55A)의 평면과 그의 반송방향이 일치하여 웨이퍼(55A)의 공급이 원활하게 실행되도록 세워진다. 이 단일로더실(51)은 연속처리를 실행할 때 이중로더실(52)와 병용해서 사용된다.
이중로더실(52)는 웨이퍼(55A)를 세척실(53) 및 스퍼터실(54)로 공급함과 동시에 처리가 끝난 웨이퍼(55A)를 수납할 수 있도록 구성되어 있다. 카세트(55)는 도시하지 않지만, 공급용의 웨이퍼(55A)가 수납된 카세트(55)는 엘리베이터장치(52A)로 반송되도록 구성되어 있다. 처리가 끝난 웨이퍼(55A)가 수납되는 카세트(55)는 엘리베이터장치(52B)에 의해 반송되도록 구성되어 있다.
세척실(53)은 단일로더실(52)에서 웨이퍼 반송벨트(56)에 의해 반송된 웨이퍼(55A)를 석영암(53A)로 유지하고, 화살표방향으로 회전하도록 구성되어 있다. 석영암(53A)는 90도마다 4개 배치되어 있고, 이 4개의 석영암(53A)는 동일한 회전축으로 회전하도록 구성되어 있다. 석영암(53A)로 유지된 웨이퍼(55A)는 스퍼터 에칭전극(53B)와 대향해서 표면이 세척되거나 또는 전처리용 히터(53C)에 의해서 가열된다. 또, 석영암(53A)는 스퍼터실(54)에서 웨이퍼 반송벨트(56)에 의해 반송된 처리가 끝난 웨이퍼(55A)를 유지해서 이중로더실(52)로 반송하도록 구성되어 있다.
스퍼터실(54)에는 웨이퍼(55A)를 세운 상태로 유지할 수 있는 웨이퍼홀더(54A)가 마련되어 있다. 이 웨이퍼홀더(54A)는 상기 석영암(53A)와 마찬가지로 90도마다 4개 배치되어 있고, 이 4개의 웨이퍼홀더(54A)는 동일한 회전축으로 회전하도록 구성되어 있다. 웨이퍼 반송벨트(56)에 위치하는 웨이퍼 홀더(54A)를 제외한 다른 3개의 웨이퍼홀더(54A)의 각각의 표면(웨이퍼(55A)의 유지면)에 대향하는 위치에는 스퍼터부(54I),(54II),(54III)의 각각이 마련되어 있다. 상기 3개의 웨이퍼홀더(54A)의 각각의 이면측에는 히터(54B)가 배치되어 있다.
각 스퍼터부(54I),(54II),(54III)은 웨이퍼홀더(54A)측부터 실드판(54C), 셔터(54D), 타켓케이스(54E), 타켓(54F), 자석(54G), 타켓회전장치(54H)의 각각이 순차 마련되어 있다. 스퍼터부(54I)의 타겟(54F)는 MoSi2로 구성되어 있다. 스퍼터부(54II)의 타겟(54F)는 Al-Cu-Si로 구성되어 있다. 스퍼터부(54III)의 타겟(54F)는 MoSix로 구성되어 있다. 즉, 스퍼터실(54)는 동일한 진공계내(동일실내)에 있어서 웨이퍼(55A)상 즉 상기 DRAM 의 층간절연막(19)상에 배리어 금속막(21A), 알루미늄막(21B), 보호막(21C)를 순차 연속적으로 적층할 수가 있다.
상기 배선(21)의 알루미늄막(21B)(하층의 금속배선)상에 직접 보호막(21C)(상층의 금속배선)를 적층하는 DRAM 에 있어서 진공계내에서 스퍼터에 의해 알루미늄막(21B)를 형성하고 그 후 동일 진공계내에서 알루미늄막(21B)상에 연속적으로 스퍼터에 의해 보호막(21C)를 형성하는 것에 의해서, 알루미늄막(21B)의 표면에 알루미늄 산화물이 생성되는 것을 저감할 수 있으므로 알루미늄막(21B) 및 보호막(21C)로 형성되는 배선(21)의 비저항값을 저감할 수가 있다. 배선(21)의 비저항값의 저감은 DRAM의 동작속도의 고속화를 도모할 수가 있다.
또, 이동을 저감하는 원소(Cu 등)가 첨가된 알루미늄막(21B)를 주체로 하는 배선(21)은 상기 원소가 첨가된 알루미늄막(21B)를 형성하고, 이 알루미늄막(21B)상에 그것을 웨트처리에서 사용되는 액체로부터 보호하는 보호막(21C)를 형성하고, 이 보호막(21C)상에 에칭마스크(도시하지 않지만 배선(21)의 에칭마스크)를 형성하고, 이 에칭마스크를 사용해서 상기 보호막(21C) 및 알루미늄막(21B)를 소정의 형상으로 에칭하고 그 후 상기 에칭마스크를 제거하는 웨트처리를 실시하는 것에 의해서, 상기 에칭 또는 웨트처리시에 알루미늄막(21B) 및 그 알루미늄과 상기 원소로 형성되는 금속간 화합물로 구성되는 전지의 반응을 방지할 수 있으므로 이 전지반응에 기인하는 알루미늄막(21)의 손상을 방지할 수가 있다. 이 결과, 배선(21)은 형상불량의 저감 또는 단선의 방지 또는 이동의 저감이 가능하다.
상기 제25도에 도시한 배선(21)을 형성하는 공정 후에 배선(21)상을 포함하는 기판 전면에 층간 절연막(22)를 형성한다. 층간 절연막(22)는 상술한 바와 같이 3층 구조로 구성되어 있다.
하층의 산화규소막(22A)는 1000∼2000[
Figure kpo00079
]정도의 막두께로 형성한다.
중간층의 산화규소막(22B)는 그의 표면을 평탄화하기 위해서 형성되어 있다. 산화규소막(22B)는 수회(2∼5회)의 도포(합계 1000∼2000[
Figure kpo00080
]정도의 막두께로 도포한다) 및 베이크처리(약450[
Figure kpo00081
])로 형성되어 치밀한 막질로 형성되어있다. 또, 산화규소막(22B)는 베이크처리의 온도를 순차로 높여 양질의 막두께로 형성해도 좋다.
상층의 산화규소막(22C)는 층간절연막(22) 전체로서의 막의 강도를 높이기 위해서 형성한다. 산화규소막(22C)는 4000∼7000[
Figure kpo00082
]정도의 막두께로 형성한다.
다음에, 제26도에 도시한 바와 같이 상기 층간절연막(22)에 접속구멍(22D)를 형성한다. 접속구멍(22D)는 다층 포토레지스트막(에칭마스크) 및 RIE 등의 이방성 에칭을 사용한 레지스트후퇴법에 의해 단면을 계단형상으로 형성한다. 그 후, 에칭에 의한 손상을 회복하기 위해서 400[
Figure kpo00083
]정도의 열처리를 실행한다.
다음에, 상기 제2도 및 제3도에 도시한 바와 같이 접속구멍(22D)를 통해서 배선(21)에 접속하도록, 층간절연막(22)상을 연장하는 제2층째의 배선형성 공정에 의해서 형성되는 배선(23)을 형성한다. 배선 (23)은 상술한 바와 같이 하지막(23A), 알루미늄막(23B)를 순차 적층한 2층구조로 구성되어 있다.
상기 하층의 하지막(23A)는 스퍼터에 의해 퇴적시킨 MoSi2로 형성하고, 100∼1000[
Figure kpo00084
]정도의 막두께로 형성한다.
상층의 알루미늄막(23B)는 스퍼터에 의해 퇴적시켜 상기 배선(21)의 알루미늄막(21B)에 비해 두꺼운 7000∼12000[Å]정도의 막두께로 형성한다. 알루미늄막(23B)는 알루미늄막(21B)와 마찬가지로 Cu 및 Si 가 각각 동일량 첨가되어 있다.
이와 같이, 이동을 저감하는 원소(Cu)가 첨가된 배선(21)의 알루미늄막(21B)와 층간절연막(22)에 형성된 접속구멍(22D)를 통해서 알루미늄막(21B)에 접속되는 배선(23)의 알루미늄막(23B)사이에 규소의 함유량이 0보다 크고 2미만(최적값으로서는 0보다 크고 1.2이하)인 보호막(21C)(고융점 금속실리사이드막. 본 실시예에서는 MoSix)를 마련한 것에 의해서, 상기 배선(21)의 알루미늄막(21B)의 입자가 보호막(21C)를 통해서 보호막(21C)와 알루미늄막(23B)와의 계면에 석출되어 알루미늄산화물을 형성하는 것을 방지할 수 있으므로, 알루미늄막(21B)와 알루미늄막(23B)의 접촉저항값을 저감할 수가 있다. 이 결과,배선(21)과 (23)의 접속부에 있어서의 제조효율(양품률)을 향상시킬 수가 있다.
또, 상기배선(21)과 (23)의 접촉저항값을 저감할 수 있으므로, 신호전달 속도를 빠르게 하여 DRAM 의 동작속도의 고속화를 도모할 수가 있다.
상기 배선(23)을 형성하는 공정후에 배선(23)을 형성하는 에칭(이방성에칭)에 의한 손상을 회복하기 위해서 열처리를 실시한다.
다음에, 배선(23)상을 포함하는 기판 전면에 도시하지 않은 패시베이션막을 형성한다.
이들 일련의 공정을 실시하는 것에 의해서 본 실시예의 DRAM 은 대략 완성된다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라서 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러 가지로 변경가능한 것은 물론이다.
예를 들면,본 발명은 상기 스택구조의 정보축적용 용량소자로 구성되는 메모리셀을 갖는 DRAM 에 한정되지 않고, 플레이터구조 또는 트랜치구조의 정보축적용 용량소자로 구성되는 메모리셀을 갖는 DRAM 에 적용할 수가있다.
또, 본 발명은 SRAM을 갖는 반도체 집적회로장치에 적용할 수 있다. 구체적으로는 적어도 메모리셀을 구성하는 구동용 MISFET 아래에 채널스토퍼영역을 형성하는 불순물을 확산시켜 형성된 포텐셜배리어층을 마련한다.
상기 실시예는 DRAM에서 사용되는 배선기술에 본 발명을 적용시켰지만, 본 발명은 DRAM 에 한정되지 않고 SRAM 등 알루미늄배선을 사용하는 모든 배선기술에 적용할 수가 있다.
또, 본 발명은 프린트배선기판의 배선기술에 적용할 수가 있다.
본원에 있어서 개시되는 발명중 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 다음과 같다.
DRAM을 갖는 반도체 집적회로장치에 있어서 리프레시특성을 향상시킬 수 있으므로 동작속도의 고속화를 도모할 수가 있다.
또, 상기 DRAM 의 제조공정을 저감할 수가 있다.
또, 스택구조의 정보축적용 용량소자로 메모리셀이 구성되는 DRAM을 갖는 반도체 집적회로장치에 있어서 유전체막의 절연내압을 향상시켜 전기적 신뢰성을 향상시킬 수 있고, 상기 스택구조의 정보축적용 용량소자의 전하축적량을 향상시킬 수 있다.
또, 상기 DRAM 의 소프트에러를 저감할 수 있다.
또, 반도체 집적회로장치의 배선기술에 있어서 배선의 가공을 확실하게 실행할 수 있고, 하층 배선과 상층 배선의 접촉저항값을 저감할 수 있고, 전지 반응에 기인하는 배선의 형상불량이나 단선을 방지할 수 있으므로 배선의 전기적 신뢰성을 향상시킬 수가 있다.

Claims (6)

  1. 메모리셀 선택용 MISFET 와 정보축적용 용량소자로 이루어지는 메모리셀을 갖는 DRAM을 구비한 반도체 집적회로 장치의 제조방법에 있어서, 메모리셀 형성영역을 포함하는 주면(1)을 갖는 반도체기판을 준비하는 공정, 상기 메모리셀 형성영역에 메모리셀 선택용 MISFET 의 게이트전극(7)을 형성하는 공정, 상기 메모리셀 형성영역에 메모리셀 선택용 MISFET 의 소오스 및 드레인영역(9)의 한쪽을 구성하는 반도체영역을 형성하는 공정, 상기 메모리셀 선택용 MISFET 의 게이트전극의 상부에 제1 절연막(12)을 퇴적시키는 공정, 상기 제1 절연막의 상부에 제1 도체층(13)을 퇴적시키는 공정, 상기 제1 도체층을 패터닝하여 소정의 평면형상을 갖고 또한 상기 한쪽의 반도체영역(9)에 전기적으로 접속되는 정보축적용 용량소자의 제1 전극을 형성하는 공정, 상기 정보축적용 용량소자의 제1 전극의 상면 및 측면을 덮는 유전체막(14)을 퇴적시키는 공정, 상기 제1 전극의 상면 및 측면을 덮도록 상기 유전체막의 상부에 제2도체층(15)을 퇴적시키는 공정, 상기 제2 도체층상에 상기 소정의 평면형상을 갖는 제1 전극(13)의 평면 전체를 덮는 평면패턴을 갖는 마스크층(29)을 형성하는 공정, 상기 제2 도체층(15) 및 상기 유전체막(14)을 에칭하여 상기 마스크층(29)에서 노출된 부분의 제2 도체층과 유전체막을 제거하는 공정을 포함하는 반도체 집적회로장치의 제조방법.
  2. 제1항에 있어서, 상기 제1 절연막(12)은 상기 마스크층을 사용하는 것에 의해 제거되는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
  3. 제2항에 있어서, 상기 반도체기판의 주면은 주변회로용 MISFET 형성영역을 갖고, 상기 마스크층을 사용해서 상기 제1 절연막을 제거하는 공정 후에 상기 주변회로용 MISFET 형성영역으로 불순물을 선택적으로 도입해서 상기 주변회로용 MISFET의 소오스 및 드레인영역을 구성하는 반도체영역(17)을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
  4. 제1항에 있어서, 상기 제1 절연막은 상기 제2 전극층 및 상기 유전체막을 에칭할 때의 반도체기판 표면의 보호막으로서 작용하는 반도체 집적회로 장치의 제조방법.
  5. 제1항에 있어서, 상기 제2 도체층 및 상기 유전체막의 에칭에 의해 상기 마스크층에서 노출된 영역의 상기 제1 절연막이 노출되는 반도체 집적회로 장치의 제조방법.
  6. 제1항에 있어서, 상기 제2 도체층 및 상기 유전체막의 에칭공정에 의해 상기 마스크층은 상기 제1 전극의 측면에 상기 유전체막과 제2 전극이 남게되는 평면패턴을 갖는 반도체 집적회로 장치의 제조방법.
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