JP2803729B2 - 半導体集積回路装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、DRAM
（Ｄynamic Ｒandom Ａccess Ｍemory）を有する半導体
集積回路装置に適用して有効な技術に関するものであ
る。 〔従来の技術〕 DRAMのメモリセルは、メモリセル選択用のMISFETのそ
の一方の半導体領域に直列に接続された情報蓄積用容量
素子とで構成されている。 前記メモリセル選択用のMISFETのゲート電極は、ワー
ド線に接続され、このワード線によって制御されてい
る。メモリセル選択用のMISFETの他方の半導体領域はデ
ータ線に接続されている。本発明者が開発中の１［Mbi
t］の大容量を有するDRAMは、メモリセルの情報蓄積用
容量素子をプレーナ構造で構成している。このプレーナ
構造の情報蓄積用容量素子は、一方の電極であるｎ型半
導体領域、誘電体膜、他方の電極であるプレート電極を
順次積層して構成されている。 メモリセル選択用MISFETは、主に、ゲート絶縁膜、ゲ
ート電極、ソース領域及びドレイン領域である一対の高
不純物濃度のｎ型半導体領域（一方及び他方の半導体領
域）で構成されている。 なお、プレーナ構造の情報蓄積用容量素子でメモリセ
ルを構成するDRAMについては、例えば、特開昭61−2470
69号公報に記載されている。 〔発明が解決しようとする問題点〕 本発明者は、大容量のDRAMの開発に先立ち、次の問題
点が生じることを見出した。 前記メモリセル選択用MISFETのソース領域及びドレイ
ン領域（一方及び他方の半導体領域）は、高不純物濃度
のイオン打込みによって形成されている。つまり、ゲー
ト電極形成後に、ゲート電極を不純物導入用マスクとし
て用い、半導体基板の主面部にｎ型不純物（As又はＰ）
をイオン打込みで導入し、ソース領域及びドレイン領域
を形成している。ｎ型不純物は10¹⁵［atoms/cm²］以上
の高不純物濃度のイオン打込みで導入される。このイオ
ン打込みによる高濃度の不純物の導入は半導体基板（実
際にはウエル領域）の主面部に結晶欠陥を多発する。こ
の結晶欠陥は、後工程の熱処理（アニール）で充分に回
復させることができない。このため、結晶欠陥によって
情報蓄積用容量素子に蓄積される電荷が半導体基板側に
リークするので、DRAMの情報保持特性が劣化する。この
情報保持特性の劣化は、リフレッシュの頻度が高くなる
ので、DRAMの消費電力が増加する。 一方、前記メモリセル選択用MISFETの他方の半導体領
域は、情報書込速度及び情報読出速度の高速化を図るた
め、データ線（アルミニウム）との接触抵抗値を低減す
る必要がある。このため、他方の半導体領域は、データ
線との接触で良好なオーミック特性を得られるように、
高不純物濃度例えば10²⁰［atoms/cm³］程度の表面濃度
で形成する必要がある。 本発明の目的は、DRAMにおいて、メモリセルのリフレ
ッシュ特性を向上すると共に、動作速度の高速化を図る
ことが可能な技術を提供することにある。 本発明の他の目的は、前記目的を達成すると共に、DR
AMの高集積化を図ることが可能な技術を提供することに
ある。 本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。 〔問題点を解決するための手段〕 本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。 メモリセル選択用MISFETの一方の半導体領域に情報蓄
積用容量素子が接続され、他方の半導体領域にデータ線
が接続されたDRAMを有する半導体集積回路装置におい
て、前記メモリセル選択用MISFETの一方の半導体領域
が、該メモリセル以外の周辺回路を構成するMISFETの半
導体領域よりも低不純物濃度のイオン打込みで形成さ
れ、該メモリセル選択用MISFETの他方の半導体領域が、
前記低不純物濃度のイオン打込み及び高不純物濃度の熱
拡散によって形成されている。 〔作 用〕 上述した手段によれば、イオン打込みに基づく基板表
面の結晶欠陥の発生を低減し、前記情報蓄積用容量素子
に蓄積された情報となる電荷のリークを低減し、情報保
持特性を向上することができるので、DRAMのリフレッシ
ュ特性を向上することができると共に、他方の半導体領
域とデータ線との接触抵抗値を低減することができるの
で、DRAMの動作速度の高速化を図ることができる。 以下、本発明の構成について、プレーナ構造の情報蓄
積用容量素子でメモリセルを構成するDRAMに本発明を適
用した一実施例とともに説明する。 なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。 〔発明の実施例〕 （実施例Ｉ） 本発明の実施例ＩであるDRAMのメモリセル及び周辺回
路のMISFETを第１図（要部断面図）で示す。第１図にお
いてはメモリセルを左側、周辺回路のMISFETを右側に夫
々示す。 第１図に示すように、DRAMのメモリセルは、メモリセ
ル選択用のｎチャネルMISFETQsのプレーナ構造の情報蓄
積用容量素子Ｃとの直列回路で構成されている。メモリ
セルは、単結晶珪素からなるn^-型半導体基板１の主面部
に設けられたp^-型ウエル領域２の主面に構成されてい
る。 ウエル領域２の半導体素子（メモリセル）形成領域間
の主面には、素子間分離用絶縁膜（フィールド絶縁膜）
３及びｐ型チャネルストッパ領域４が設けられている。
素子間分離用絶縁膜３及びチャネルストッパ領域４は、
半導体素子間を電気的に分離するように構成されてい
る。 前記ウエル領域２のメモリセル形成領域の主面部には
p⁺型ポテンシャルバリア層５が設けられている。ポテン
シャルバリア層５は、少なくとも情報蓄積用容量素子Ｃ
形成領域下に設けられていればよいが、本実施例におい
てはメモリセル形成領域の実質的に全面に設けられてい
る。ポテンシャルバリア層５は、主に、半導体基板１、
ウエル領域２の夫々の内部にα線の入射で発生する少数
キャリアに対してポテンシャルバリアを構成するように
なっている。つまり、ポテンシャルバリア層５は、少数
キャリアが情報蓄積用容量素子Ｃに侵入することを阻止
し、ソフトエラーを防止するように構成されている。ま
た、ポテンシャルバリア層５は、情報蓄積用容量素子Ｃ
の電荷蓄積量を増加するように構成されている。 メモリセルの情報蓄積用容量素子Ｃは、一方の電極
（下側電極）であるn⁺型半導体領域６、誘電体膜７、他
方の電極（上側電極）であるプレート電極８を順次積層
して構成されている。情報蓄積用容量素子Ｃは、前述の
ようにプレーナ構造で構成されている。 前記プレート電極８は電源電圧1/2V_CCが印加されてい
る。電源電圧1/2V_CCは、半導体領域６とプレート電極８
との間の電極間の電界強度を低減することができるの
で、誘電体膜７を薄膜化し、情報蓄積用容量素子Ｃの電
荷蓄積量を増加できるようになっている。電源電圧1/2V
_CCは回路の基準電圧V_SS（＝０［Ｖ］）と回路の電源電
圧V_CC（＝５［Ｖ］）との中間電位（約2.5［Ｖ］）であ
る。プレート電極８は例えば抵抗値を低減するｎ型不純
物（As或はＰ）が導入された多結晶珪素膜で構成されて
いる。 前記半導体領域６は、メモリセル選択用MISFETQsを通
して、データ線（20,DL）からの情報となる電位（V_SS又
はV_CC）が印加されるように構成されている。半導体領
域６は、プレート電極８を電源電圧1/2V_CCに印加した場
合においても、情報となる電荷を確実に蓄積できるよう
に構成されている。プレート電極８に電源電圧1/2V_CCを
印加した場合、MIS容量においては、しきい値電圧より
もプレート電極８の電位が低くなると、空乏層が伸びて
チャネルが形成されなくなるので、容量素子を構成しな
くなる。 半導体領域６は１×10¹⁴〜１×10¹⁵［atoms/cm²］程
度の範囲内の中不純物濃度のAs（又はＰ）をイオン打込
みによって導入することによって構成する。１×10
¹⁵［atoms/cm²］を越える高不純物濃度のイオン打込み
で半導体領域６を形成すると、半導体領域６やポテンシ
ャルバリア層５にイオン打込みに基づく結晶欠陥が残存
する。この結晶欠陥はイオン打込み後の熱処理（アニー
ル）でも完全に回復することができないので、情報蓄積
用容量素子Ｃの情報保持特性を劣化させる。また、高不
純物濃度のイオン打込みで半導体領域６を形成すると、
半導体領域６の表面の酸化速度が速くなるので、薄い膜
厚の酸化珪素膜を形成することができない。この酸化珪
素膜は誘電体膜７として使用されるので、膜厚の厚い誘
電体膜７は情報蓄積用容量素子Ｃの電荷蓄積量を低下さ
せる。１×10¹⁴［atoms/cm²］よりも少ない低不純物濃
度のイオン打込みで半導体領域６を形成すると、半導体
領域６内に空乏層が広がり電荷蓄積量が低下する。した
がって、半導体領域６は前述の範囲内の中不純物濃度の
イオン打込みで形成する。 誘電体膜７は、前述のように半導体領域６の表面を酸
化して形成した酸化珪素膜で構成する。また、誘電体膜
７は、酸化珪素膜と窒化珪素膜とを重ね合せた複合膜で
構成してもよい。 情報蓄積用容量素子Ｃは、基本的には前述のように半
導体領域６、誘電体膜７及びプレート電極８で構成され
ているが、半導体領域６とポテンシャルバリア層５との
pn接合容量が電荷蓄積量の増加に寄与している。 前記情報蓄積用容量素子Ｃの表面には、上層の導電膜
と電気的に分離する層間絶縁膜９が設けられている。 メモリセルのメモリセル選択用MISFETQsは、ウエル領
域２（実際にはポテンシャルバリア層５）の主面部に構
成されている。MISFETQsは、素子間分離用絶縁膜３及び
チャネルストッパ領域４で囲まれた領域内に構成されて
いる。このMISFETQsは、主に、ウエル領域２、ゲート絶
縁膜10、ゲート電極11、ソース領域又はドレイン領域で
ある一対のｎ型半導体領域13で構成されている。 前記ウエル領域２はMISFETQsのチャネル形成領域とし
て使用されている。 ゲート絶縁膜10はウエル領域２の主面を酸化して形成
した酸化珪素膜で構成されている。 ゲート電極11は、ゲート絶縁膜10の所定上部に設けら
れ、抵抗値を低減する不純物が導入された多結晶珪素膜
で形成されている。前記層間絶縁膜９を介在させた情報
蓄積用容量素子Ｃの上部には、ゲート電極11と同一製造
工程で形成されたワード線（WL）11が延在するように構
成されている。また、ゲート電極11及びワード線11は、
高融点金属膜若しくは高融点金属シリサイド膜の単層で
形成してもよい。また、ゲート電極11及びワード線11
は、多結晶珪素膜の上部に高融点金属膜若しくは高融点
金属シリサイド膜を積層した複合膜で形成してもよい。 一対の半導体領域13のうち、情報蓄積用容量素子Ｃの
一方の電極である半導体領域６に接続された（一体化さ
れた）一方の半導体領域13は、低不純物濃度のイオン打
込みで形成されている。すなわち、一方の半導体領域13
は、メモリセル以外のデコーダ回路等の周辺回路のMISF
ETのソース領域又はドレイン領域に比べて低不純物濃度
のイオン打込みで形成されている。また、一方の半導体
領域13は、情報蓄積用容量素子Ｃの一方の電極である半
導体領域６に比べて、低不純物濃度のイオン打込みで形
成されている。この一方の半導体領域13は、主に、ゲー
ト電極11、プレート電極８及び素子間分離用絶縁膜３を
不純物導入用マスクとして用い、夫々に対して自己整合
で形成されている。本実施例のDRAMにおいて、一方の半
導体領域13は、１×10¹³［atoms/cm²］以上で１×10¹⁴
［atoms/cm²］未満の範囲内の低不純物濃度のイオン打
込みで形成されている。この低不純物濃度で形成される
一方の半導体領域13は、１〜２［ＫΩ］の抵抗値を有す
るが、メモリセル選択用MISFETQsのON抵抗が数［ＫΩ］
程度あるので、情報書込動作及び情報読出動作上の問題
はない。 一対の半導体領域13のうち、他方の半導体領域（デー
タ線に接続される側）13は、基本的には一方の半導体領
域13と同様に（同一製造工程の）低不純物濃度のイオン
打込みで形成されている。他方の半導体領域13は、少な
くともデータ線（実際には中間導電層17）と接続される
部分が高不純物濃度のn⁺型半導体領域17Aで構成されて
いる。半導体領域17Aは、それに対して自己整合的に接
続された中間導電層17からｎ型不純物を熱拡散で導入す
ることによって形成されている。中間導電層17は、例え
ばＰ（又はAs）が高不純物濃度で導入された多結晶珪素
膜で形成する。中間導電層17は、ゲート電極11の側壁に
形成されたサイドウォールスペーサ14で規定された接続
孔16を通して半導体領域17Aに接続されている。高不純
物濃度の半導体領域17Aは、例えば表面濃度で10²⁰［ato
ms/cm³］程度又はそれ以上の高不純物濃度で形成する。 中間導電層17は、中央部分が半導体領域17Aと接続さ
れ、周辺部分がゲート電極11の上部に延在するように構
成されている。中間導電層17とゲート電極11とは、層間
絶縁膜12を介在させて電気的に分離されている。前記高
不純物濃度の半導体領域17Aは、主に他方の半導体領域1
3と中間導電層17とのオーミック特性を良好にし、両者
間の接触抵抗値を低減するように構成されている。 前記中間導電層17には、層間絶縁層18に形成された接
続孔18Aを通してデータ線（DL）20が接続されている。
データ線20は半導体領域17Aに対して製造工程における
マスク合せずれを生じるが、中間導電層17の中央部分が
半導体領域17Aに自己整合的に接続されているので、こ
の中間導電層17を介在させることによって実質的にデー
タ線20と半導体領域17Aとをゲート電極11間の狭い領域
において接続することができる。データ線20は、例えば
アルミニウムか、Si又は及びCuを添加したアルミニウム
合金で形成する。 データ線20の上部には、層間絶縁膜21を介在させて、
シャント用ワード線（WL）22が設けられている。図示し
ないが、シャント用ワード線22は、所定領域においてワ
ード線11と接続され、その抵抗値を低減するように構成
されている。シャント用ワード線22は、例えばデータ線
20と同様の材料で形成する。 周辺回路、例えばデコーダ回路のｎチャネルMISFETQn
は、ウエル領域２の主面に構成されている。MISFETQn
は、主に、ウエル領域２、ゲート絶縁膜10、ゲート電極
11、ソース領域及びドレイン領域である一対のｎ型半導
体領域13及びn⁺型半導体領域15で構成されている。 前記MISFETQnの半導体領域13は、前記メモリセル選択
用MISFETQsの半導体領域13と同様に、低不純物濃度のイ
オン打込みで形成されている。半導体領域13は、MISFET
Qnのドレイン領域のチャネル形成領域側を低不純物濃度
で形成するようになっており、LDD（Ｌightly Ｄoped
Ｄrain）構造のMISFETQnを構成する。 半導体領域15は、高不純物濃度のイオン打込みで形成
されている。半導体領域15は、MISFETQnのソース抵抗、
ドレイン抵抗の夫々を低減し高速化を図るために高不純
物濃度で形成されている。また、半導体領域15は、ゲー
ト電極11に対して自己整合で形成して微細化を図り、か
つ不純物濃度の制御性を高めるために、イオン打込みで
形成されている。半導体領域15は、１×10¹⁵［atoms/cm
²］以上の高不純物濃度（実際には10¹⁵〜10¹⁶［atoms/c
m²］程度）のイオン打込みで形成される。 MISFETQnの夫々の半導体領域15には、配線20が接続さ
れている。配線20はデータ線20と同一製造工程で形成さ
れる。配線20と半導体領域15との接続部分には、接続孔
18Aを通してｎ型不純物を導入し形成した高不純物濃度
のn⁺型半導体領域19が設けられている。この半導体領域
19は、主に、製造工程におけるマスク合せずれによって
生じる配線20とウエル領域２との短絡を防止するように
構成されている。 このように、DRAMのメモリセルにおいて、メモリセル
選択用MISFETQsの一方の半導体領域13を、メモリセル以
外の周辺回路のMISFETQnの半導体領域15に比べて低不純
物濃度のイオン打込みで形成し、メモリセル選択用MISF
ETQsの他方の半導体領域13を、前記低不純物濃度のイオ
ン打込みと高不純物濃度の熱拡散（半導体領域17A）と
で形成することにより、高不純物濃度のイオン打込みに
基づく基板表面の結晶欠陥の発生を低減し、前記情報蓄
積用容量素子Ｃに蓄積された情報となる電荷のリークを
低減し、情報保持特性を向上することができるので、DR
AMのリフレッシュ特性を向上することができると共に、
他方の半導体領域13とデータ線20（実際には中間導電層
17）との接触抵抗値を低減することができるので、DRAM
の動作速度の高速化を図ることができる。本発明者の基
礎研究によれば、１×10¹⁴［atoms/cm²］未満の低不純
物濃度のイオン打込みで形成した半導体領域13は、不純
物の導入に起因しウエル領域２の主面部に発生する結晶
欠陥が少なく、不純物の導入後の熱処理によって結晶欠
陥を充分に回復することができる結果を得ている。 また、メモリセルのメモリセル選択用MISFETQsのソー
ス領域及びドレイン領域である一対の半導体領域13を低
不純物濃度で構成することにより、ゲート電極11下への
不純物の回り込み量を低減することができるので、実効
チャネル長を充分に確保することができる。したがっ
て、短チャネル効果を防止し、メモリセル選択用MISFET
Qsの面積を縮小することができるので、DRAMの集積度を
向上することができる。 また、メモリセルのメモリセル選択用MISFETQnの他方
の半導体領域13（半導体領域17A）に中間導電層17を介
在させてデータ線20を接続することによって、隣接する
メモリセル選択用MISFETQsのゲート電極11間の寸法（デ
ータ線コンタクト面積）を縮小することができるので、
DRAMの集積度を向上することができる。 なお、第１図には図示しないが、周辺回路には半導体
基板１の主面又はn^-型ウエル領域の主面にｐチャネルMI
SFETが構成されている。 次に、前記DRAMの具体的な製造方法について、第２図
乃至第９図（各製造工程毎に示す要部断面図）を用いて
簡単に説明する。 まず、n^-型半導体基板１を用意する。 次に、メモリセル形成領域及びｎチャネルMISFET形成
領域において、半導体基板１の主面部にp^-型ウエル領域
２を形成する。 次に、半導体素子形成領域間において、半導体基板
１、ウエル領域２の夫々の主面上に素子間分離用絶縁膜
３を形成する。周辺回路部においては、この素子間分離
用絶縁膜３を形成する工程と同一製造工程によって、素
子間分離用絶縁膜３下のウエル領域２の主面部にｐ型チ
ャネルストッパ領域４を形成する。 次に、第２図に示すように、ウエル領域２のメモリセ
ル形成領域の主面部にp⁺型ポテンシャルバリア層５を形
成する。ポテンシャルバリア層５は、メモリセル形成領
域において、ｐ型不純物を高エネルギのイオン打込みで
導入することによって形成するので、この時同時に素子
間分離用絶縁膜３下のウエル領域２の主面部にｐ型チャ
ネルストッパ領域４を形成することができる。ポテンシ
ャルバリア層５の形成に際しては、周辺回路形成領域は
フォトレジスト膜等の不純物導入用マスクで覆われてい
る。 次に、第３図に示すように、メモリセルの情報蓄積用
容量素子Ｃ形成領域において、ポテンシャルバリア層５
の主面部にn⁺型半導体領域６を形成する。半導体領域６
は情報蓄積用容量素子Ｃの一方の電極を形成するように
なっている。半導体領域６は前述のように中不純物濃度
のイオン打込みで形成する。 次に、前記半導体領域６の主面上に誘電体膜７を形成
する。誘電体膜７は例えば半導体領域６の主面を熱酸化
して形成した酸化珪素膜で形成する。 次に、前記誘電体膜７の上部にプレート電極８を形成
する。プレート電極８は、CVDで堆積した多結晶珪素膜
にｎ型不純物を導入し、所定のパターンニングを施すこ
とで形成する。このプレート電極８を形成することによ
って、情報蓄積用容量素子Ｃが完成する。 次に、第４図に示すように、プレート電極８の表面を
覆う層間絶縁膜９を形成する。この層間絶縁膜９を形成
する工程と同一製造工程によって、メモリセル選択用MI
SFETQs、ｎチャネルMISFETQnの夫々の形成領域のウエル
領域２の主面部にゲート絶縁膜10を形成する。層間絶縁
膜９は、多結晶珪素膜の表面を酸化した酸化珪素膜で形
成する。ゲート絶縁膜10は、ウエル領域２の主面を酸化
した酸化珪素膜で形成する。 次に、ゲート絶縁膜10の所定上部にゲート電極11及び
その上部に層間絶縁膜12を形成すると共に、層間絶縁膜
９及び素子間分離用絶縁膜３上を延在するワード線11及
び層間絶縁膜12を形成する。ゲート電極11及びワード線
11は、CVDで堆積した多結晶珪素膜にｎ型不純物を導入
し、所定のパターンニングを施して形成する。層間絶縁
膜12はCVDで堆積した酸化珪素膜で形成し、ゲート電極1
1と同一工程でパターンニングを行う。 次に、第５図に示すように、メモリセル選択用MISFET
Qs形成領域のポテンシャルバリア層５の主面部、ｎチャ
ネルMISFETQn形成領域のウエル領域２の主面部にｎ型半
導体領域13を形成する。半導体領域13は、主にゲート電
極11（実際には層間絶縁膜12或はそのエッチングマス
ク）を不純物導入用マスクとして用い、前述のように低
不純物濃度のイオン打込みで形成する。 次に、ゲート電極11の側壁にサイドウォールスペーサ
14を形成する。サイドウォールスペーサ14は、CVDで堆
積した酸化珪素膜にRIE等の異方性エッチングを施すこ
とによって形成することができる。 次に、メモリセル選択用MISFETQs形成領域の他方の半
導体領域13の上部のゲート絶縁膜10を除去し、第６図に
示すように、接続孔16を形成する。接続孔16は、サイド
ウォールスペーサ14によって規定された領域内に形成さ
れる。 次に、前記接続孔16を通して半導体領域13Aに接続す
るように、層間絶縁膜12の上部に中間導電層17を形成す
る。中間導電層17は、CVDで堆積した多結晶珪素膜にｎ
型不純物を導入し、所定のパターンニングを施すことに
よって形成することができる。第７図に示すように、中
間導電層17に導入されたｎ型不純物は、熱処理によって
半導体領域13の主面部に拡散され、高不純物濃度のn⁺型
半導体領域17Aを形成する。この半導体領域17Aを形成す
ることによって、メモリセル選択用MISFETQsが完成す
る。 次に、第８図に示すように、周辺回路のｎチャネルMI
SFETQn形成領域の半導体領域13及びウエル領域２の主面
部にn⁺型半導体領域15を形成する。半導体領域15は、主
にサイドウォールスペーサ11を不純物導入用マスクとし
て用い、前述のように高不純物濃度のイオン打込みによ
って形成する。この半導体領域15を形成することによっ
て、ｎチャネルMISFETQnが完成する。 次に、層間絶縁膜18、接続孔18Aを順次形成する。こ
の後、周辺回路のｎチャネルMISFETQs形成領域におい
て、接続孔18Aを通して半導体領域15の主面部にｎ型不
純物を導入し、高不純物濃度のn⁺型半導体領域19を形成
する。 次に、第９図に示すように、前記接続孔18Aを通し
て、中間導電層17に接続するようにデータ線20及び半導
体領域19に接続するように配線20を形成する。 次に、データ線20及び配線20の上層に層間絶縁膜21を
形成し、前記第１図に示すように、層間絶縁膜21の上部
にシャント用ワード線22を形成する。これら一連の製造
工程を施すことによって、本実施例のDRAMは完成する。 （実施例II） 本実施例IIは、DRAMのメモリセル間の分離構造を変え
た、本発明の第２実施例である。 本発明の実施例IIであるDRAMのメモリセル及び周辺回
路のMISFETを第10図（要部断面図）で示す。 第10図に示すように、本実施例のDRAMは、絶縁膜3A、
3B及びポテンシャルバリア層５でメモリセルの情報蓄積
用容量素子Ｃ間を電気的に分離している。絶縁膜3Aは例
えば熱酸化で形成した酸化珪素膜を使用する。絶縁膜3B
は例えばCVDで堆積させた窒化珪素膜を使用する。この
絶縁膜3A及び3B下のポテンシャルバリア層５は、主に寄
生MOSのしきい値電圧を高める分離領域として使用され
ている。メモリセルの情報蓄積用容量素子Ｃと、ワード
線11の延在する方向において隣接する他のメモリセルの
メモリセル選択用MISFETQsとは、素子間分離用絶縁膜３
で電気的に分離されている。 このように構成されるDRAMは、前記実施例ＩのDRAMと
略同様の効果を奏することができる。 以上、本発明者によってなされた発明を前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変形し得ることは勿論である。 例えば、本発明は、SRAM（Ｓtatic RAM）に適用する
ことができる。すなわち、SRAMのメモリセルの情報蓄積
ノードとなる半導体領域を低不純物濃度のイオン打込み
で形成し、データ線と接続される半導体領域を低不純物
濃度のイオン打込みと高不純物濃度の熱拡散とで形成す
る。 〔発明の効果〕 本願において開示された発明のうち、代表的なものに
よって得ることができる効果を簡単に説明すれば、次の
とおりである。 DRAMのリフレッシュ特性を向上することができると共
に、DRAMの動作速度の高速化を図ることができる。

【図面の簡単な説明】 第１図は、本発明の実施例ＩであるDRAMのメモリセル及
び周辺回路のMISFETを示す要部断面図、 第２図乃至第９図は、前記DRAMの具体的な製造方法を説
明する、製造工程毎に示す要部断面図、 第10図は、本発明の実施例IIであるDRAMのメモリセル及
び周辺回路のMISFETを示す要部断面図である。 図中、２……ウエル領域、５……ポテンシャルバリア
層、6,13,15,17A,19……半導体領域、７……誘電体膜、
８……プレート電極、10……ゲート絶縁膜、11……ゲー
ト電極又はワード線、17……中間導電層、20……データ
線又は配線、Qs……メモリセル選択用MISFET、Qn……ｎ
チャネルMISFET、Ｃ……情報蓄積用容量素子である。

Claims (1)

1. (57)【特許請求の範囲】 １．半導体基体主面における所定の第１領域にメモリセ
   ルを構成する第1MISFETを形成し、該主面における所定
   の第２領域に周辺回路を構成する第2MISFETを形成する
   半導体集積回路装置の製造方法であって、 前記第１領域に第１ゲート電極を、前記第２領域に第２
   ゲート電極を夫々パターン形成する工程と、 前記第１ゲート電極をマスクとして、前記第１領域にイ
   オン打込みにより所定不純物濃度の第１不純物領域を形
   成し、前記第２ゲート電極をマスクとして、前記第２領
   域にイオン打込みにより所定不純物濃度の第２不純物領
   域を形成する工程と、 前記第１ゲート電極及び第２ゲート電極の側面に夫々サ
   イドウォールを形成する工程と、 前記第１領域を保護膜によって覆い、前記第２領域にイ
   オン打込みにより第２不純物領域よりも高不純物濃度の
   第３不純物領域を形成する工程と、 前記第１不純物領域表面と接続する多結晶シリコン層を
   形成する工程と、 前記多結晶シリコン層からの拡散により、前記サイドウ
   ォール外方の第１不純物領域に不純物を導入し第１不純
   物領域よりも高不純物濃度の第４不純物領域を形成する
   工程とを含むことを特徴とする半導体集積回路装置の製
   造方法。 ２．前記多結晶シリコン層がビット配線層と接続してい
   ることを特徴とする特許請求の範囲第１項に記載の半導
   体集積回路装置の製造方法。 ３．前記第１ゲート電極及び第２ゲート電極上それぞれ
   に、前記第１ゲート電極及び第２ゲート電極パターン工
   程時に前記サイドウォールスペーサを形成する工程で、
   前記第１ゲート電極及び第２ゲート電極上それぞれに、
   前記第１ゲート電極及び第２ゲート電極パターン工程時
   に設けた絶縁膜を残しておくことを特徴とする特許請求
   の範囲第１項に記載の半導体集積回路装置の製造方法。