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JP2001051292A - 半導体装置および半導体表示装置 - Google Patents

半導体装置および半導体表示装置

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JP2001051292A
JP2001051292A JP11104759A JP10475999A JP2001051292A JP 2001051292 A JP2001051292 A JP 2001051292A JP 11104759 A JP11104759 A JP 11104759A JP 10475999 A JP10475999 A JP 10475999A JP 2001051292 A JP2001051292 A JP 2001051292A
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thin film
gate electrode
film transistors
film transistor
voltage
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舜平 山崎
Jun Koyama
潤 小山
Setsuo Nakajima
節男 中嶋
Naoya Sakamoto
直哉 坂本
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Semiconductor Energy Laboratory Co Ltd
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Abstract

(57)【要約】 【課題】 しきい値制御可能なTFTを有する半導体装
置を提供すること。 【解決手段】 絶縁基板上に形成された、バックゲイト
電極と、第1のゲイト絶縁膜と、半導体活性層と、第2
のゲイト絶縁膜と、ゲイト電極とを有する複数のTFT
を有する半導体装置であって、前記バックゲイト電極に
は任意の電圧が印加される半導体装置が提供される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】
【0002】本発明は、絶縁基板上に作製される薄膜ト
ランジスタ(TFT)を有する半導体装置に関する。ま
た、薄膜トランジスタを有する半導体表示装置に関す
る。特に、アクティブマトリクス型の半導体表示装置に
関する。また、アクティブマトリクス型半導体表示装置
の駆動回路に関する。
【0003】
【従来の技術】
【0004】最近安価なガラス基板上に半導体薄膜を形
成し、薄膜トランジスタ(TFT)を作製する技術が急
速に発達してきている。その理由は、アクティブマトリ
クス型液晶表示装置(液晶パネル)の需要が高まってき
たことによる。
【0005】アクティブマトリクス型液晶パネルは、図
33に示すようにマトリクス状に配置された数十〜数百
万個もの画素領域にそれぞれ画素TFTが配置され(こ
の回路をアクティブマトリクス回路という)、すべての
画素にはスイッチング用の素子が設けられており、画素
情報はスイッチング素子のオン/オフによって制御され
るものをいう。このような表示装置の表示媒体としては
液晶を用いることが多い。このスイッチング素子とし
て、特に三端子素子、すなわち、ゲート、ソース、ドレ
インを有する薄膜トランジスタ( TFT) が用いられ
る。
【0006】アクティブマトリクス回路は、ガラス基板
上に形成されたアモルファスシリコンまたは、ポリシリ
コンを利用した薄膜トランジスタによって構成されてい
る。
【0007】また、最近、石英基板を利用し、多結晶珪
素膜でもって薄膜トランジスタを作製するアクティブマ
トリクス型液晶表示装置も実現されている。この場合、
画素TFTを駆動する周辺駆動回路も、アクティブマト
リクス回路と同一基板上に形成することができる。
【0008】また、レーザーアニール等の技術を利用す
ることにより、ガラス基板上に結晶性珪素膜を用いた薄
膜トランジスタを作製する技術も知られている。この技
術を利用すると、ガラス基板にアクティブマトリクス回
路と周辺駆動回路とを集積化することができる。
【0009】本発明の記述において、マトリクスにおけ
る行とは、当該行に平行に配置された走査線(ゲート
線)が当該行の薄膜トランジスタのゲート電極に接続さ
れているものを言い、列とは当該行に平行に配置された
信号線(ソース線)が当該列の薄膜トランジスタのソー
ス(もしくはドレイン)電極に接続されているものを言
う。さらに、走査線を駆動する回路を走査線駆動回路、
信号線を駆動する回路を信号線駆動回路と称する。ま
た、薄膜トランジスタをTFTと称する。バックゲート
電極とは、薄膜トランジスタの構造がトップゲート型の
ときはボトム側すなわち基板側に、薄膜トランジスタの
構造ボトムゲート型のときは、トップ側に対となる電極
として形成された電極をいう。
【0010】図34に示すのはアクティブマトリクス型
液晶表示装置の第一の従来例である。この例のアクティ
ブマトリクス型液晶表示装置は薄膜トランジスタをアモ
ルファスシリコンを用いたものを使用し、走査線駆動回
路、信号線駆動回路を単結晶の集積回路(501,50
3)で構成し、ガラス基板の周囲にタブを用いて装着す
る(図34(a))、もしくはCOG(チップオングラ
ス)技術で装着している502はアクティブマトリクス
回路である。(図34(b))。
【0011】このような液晶表示装置の場合、以下のよ
うな問題点があった。問題点の一つは、アクティブマト
リクスの信号線、走査線をタブまたはボンディングワイ
ヤを介して接続を行うため、信頼性上問題になることが
あった。たとえば液晶表示装置がVGA(ビデオグラフ
ィックアレイ)の場合、信号線の数は1920本、走査
線は480本あり、その本数は解像度の向上とともに年
々増加していく傾向がある。
【0012】また、ビデオカメラに用いるビューファイ
ンダや液晶を用いたプロジェクタを作る場合、表示装置
をコンパクトにまとめる必要があり、タブを用いた液晶
表示装置ではスペースの面から不利になっていた。
【0013】これらの問題点を解決するアクティブマト
リクス型液晶表示装置として、薄膜トランジスタをポリ
シリコンで構成したものが開発されている。その一例を
図35に示す。図35(a)に示すように、信号線駆動
回路401、走査線駆動回路402をポリシリコン薄膜
トランジスタを用いて、アクティブマトリクス回路を構
成する画素薄膜トランジスタと同時にガラス基板上に形
成している。ポリシリコン薄膜トランジスタの形成は1
000度以上のプロセスを用いて石英基板上に素子形成
する高温ポリシリコンプロセスと600度以下のプロセ
スを用いてガラス基板上に素子形成する低温ポリシリコ
ンプロセスがある。
【0014】ポリシリコン薄膜トランジスタは、アモル
ファス薄膜トランジスタの移動度が0.5cm2 /Vs
ec程度であるのに対して、その移動度を30cm2
Vsec以上にすることが可能であり、数MHz程度の
信号であれば動作が可能である。
【0015】アクティブマトリクス型液晶表示装置を駆
動する駆動回路はデジタル方式とアナログ方式がある。
ただし、デジタル方式では回路の素子数がアナログ方式
にくらべて著しく多くなるため、ポリシリコンを用いた
駆動回路では、アナログ方式が一般的である。また、走
査線駆動回路、信号線駆動回路の回路構成ではシフトレ
ジスタを用いたものが一般的である(図35(b)参
照)。図35(b) でDFFはディレイフリップフロッ
プを示しており、クロック端子に加えられるパルスに同
期して動作している。1段目のDFFにスタートパルス
HIが入力されると、クロックに同期して出力はHIと
なり、この出力は2段目、3段目、・・・N段目へと伝
達され、N段のシフトレジスタ動作となる。
【0016】
【発明が解決しようとする課題】
【0017】近年、アクティブマトリクス型液晶表示装
置がノート型のパーソナルコンピュータに多用されてき
ている。パーソナルコンピュータにおいては、複数のソ
フトウエアを同時に起動したり、デジタルカメラからの
映像を取り込んで加工したりと、多階調の液晶表示装置
が要求されている。
【0018】さらに、最近では、携帯情報端末、モバイ
ルコンピュータ、カーナビゲイションなどの普及に伴
い、小型で、高精細・高解像度・高画質なアクティブマ
トリクス型液晶表示装置が求められている。
【0019】また、小型で高精細・高解像度・高画質な
アクティブマトリクス型液晶表示装置を用いたプロジェ
クターが注目を浴びてきている。
【0020】上述したような用途に用いられるアクティ
ブマトリクス型液晶表示装置は、アクティブマトリクス
型液晶表示装置を構成するTFTに高性能が要求される
のは言うまでもない。TFTの性能面としては、移動
度、しきい値電圧等が挙げられる。特に、しきい値電圧
に関しては、かなりシビアな性能が要求されている。つ
まり、しきい値電圧のずれは、駆動回路の誤動作、画素
電極の誤動作につながり、良好な画像が得られないこと
が多い。
【0021】前述した従来の液晶表示装置には以下のよ
うな問題点があった。ポリシリコンを使用した薄膜トラ
ンジスタは一般に、単結晶のトランジスタに比べて、し
きい値の制御が難しく、本来エンハンスメント型である
べきものが、デプレッション型になり、ゲート、ソース
間電圧が0であってもドレインに電流が流れることがあ
った。これは、単結晶にくらべて、結晶性が不均一であ
ることや、安価なガラス基板を使用する低温ポリシリコ
ンでは、ガラスの耐熱性が低いため、ゲート酸化膜に熱
酸化膜を使用できないこと、ガラス基板からの不純物汚
染、および汚染を防止するために成膜される下地膜など
が持つ固定電荷などの理由による。
【0022】図36はTFTのゲート電圧−ドレイン電
流特性( Vg−Id曲線) である。例えば、図36
(a)であるべき薄膜トランジスタ特性が、しきい値の
ずれにより図36(b)になったとすると、図37のイ
ンバータ回路の初段において入力がHiの状態では電流
が流れないが、入力がLoの状態では電流が電源からG
NDに流れてしまう。また、次段では逆に入力がHiの
状態で電流が流れてしまう。アクティブマトリクス型液
晶表示装置の駆動回路を薄膜トランジスタで基板内に内
蔵した場合、その段数はVGAのとき、信号側と走査側
をあわせて2400段になり、1つ1つの薄膜トランジ
スタの電流は小さくとも、その合計値は大きく、表示装
置の消費電力を低減するという面からみると大きな問題
となっていた。
【0023】一方、しきい値が大きな値となりすぎる
と、薄膜トランジスタのオン電流が小さくなり、駆動回
路の動作周波数が低くなるという問題があった。駆動回
路の動作周波数は負荷容量を薄膜トランジスタのオン電
流で駆動するため、負荷容量および電源電圧が一定の場
合、オン電流の大きさで動作周波数は決定される。よっ
て、大きすぎるしきい値は動作周波数の低下を招いてい
た。さらに、表示装置の小型化にともない、駆動回路の
縮小化( 薄膜トランジスタサイズの縮小化) も要求され
ている。
【0024】
【課題を解決するための手段】本発明は、上記従来技術
の問題点に鑑みてなされたもので、その目的とするとこ
ろは、バックゲート電極への電圧印加により薄膜トラン
ジスタのしきい値を制御することで、駆動回路の消費電
力を低減し、あるいは駆動回路の動作周波数を向上する
ことにある。また、大電流を取り出すことで薄膜トラン
ジスタのサイズ縮小化をはかることにある。
【0025】本発明のある実施形態によると、複数の画
素薄膜トランジスタがマトリクス状に配置されたアクテ
ィブマトリクス回路と、複数の薄膜トランジスタで構成
された信号線駆動回路と、複数の薄膜トランジスタで構
成された走査線駆動回路と、前記複数の薄膜トランジス
タのしきい値を制御するしきい値制御回路と、を同一基
板上に有することを特徴とするアクティブマトリクス型
半導体表示装置が提供される。
【0026】また、本発明のある実施形態によると、複
数の画素薄膜トランジスタがマトリクス状に配置された
アクティブマトリクス回路と、複数の薄膜トランジスタ
で構成された信号線駆動回路と、複数の薄膜トランジス
タで構成された走査線駆動回路と、前記複数の薄膜トラ
ンジスタのしきい値を制御するしきい値制御回路と、を
有するアクティブマトリクス型半導体表示装置であっ
て、前記複数の薄膜トランジスタは、しきい値を制御す
るための制御用端子を有し、前記しきい値制御回路は、
前記制御用端子に任意の電圧を印加することを特徴とす
るアクティブマトリクス型半導体表示装置が提供され
る。
【0027】また、前記アクティブマトリクス型半導体
表示装置であって、前記しきい値制御回路は可変抵抗を
有し、この可変抵抗を調整することにより前記制御用端
子に任意の電圧を印加することを特徴とするアクティブ
マトリクス型半導体表示装置が提供される。
【0028】また、前記アクティブマトリクス型半導体
表示装置であって、前記しきい値制御回路は、前記薄膜
トランジスタと、前記薄膜トランジスタの電流を電圧に
変換する負荷と、負荷に発生する電圧を増幅する増幅器
とを有し、前記増幅器からの出力を前記薄膜トランジス
タに負帰還し、かつ前記しきい値制御用端子に出力する
ことを特徴とするアクティブマトリクス型半導体表示装
置が提供される。
【0029】また、前記アクティブマトリクス型半導体
表示装置であって、前記複数の画素薄膜トランジスタお
よび前記複数の薄膜トランジスタは、Nチャネル薄膜ト
ランジスタを有しており、前記Nチャネル薄膜トランジ
スタの前記しきい値制御端子には、グランド電位より高
い電圧を印加することを特徴としたアクティブマトリク
ス型半導体表示装置が提供される。
【0030】また、前記アクティブマトリクス型半導体
表示装置であって、前記複数の画素薄膜トランジスタお
よび前記複数の薄膜トランジスタは、Nチャネル薄膜ト
ランジスタを有しており、前記Nチャネル薄膜トランジ
スタの前記しきい値制御端子には、グランド電位より低
い電圧を印加することを特徴としたアクティブマトリク
ス型半導体表示装置が提供される。
【0031】また、前記アクティブマトリクス型半導体
表示装置であって、前記複数の画素薄膜トランジスタお
よび前記複数の薄膜トランジスタは、Pチャネル薄膜ト
ランジスタを有しており、前記Pチャネル薄膜トランジ
スタの前記しきい値制御端子には、電源電位より高い電
圧を印加することを特徴としたアクティブマトリクス型
半導体表示装置が提供される。
【0032】また、前記アクティブマトリクス型半導体
表示装置であって、前記複数の画素薄膜トランジスタお
よび前記複数の薄膜トランジスタは、Pチャネル薄膜ト
ランジスタを有しており、前記Pチャネル薄膜トランジ
スタの前記しきい値制御端子には、電源電位より低い電
圧を印加することを特徴としたアクティブマトリクス型
半導体表示装置が提供される。
【0033】また、本発明のある実施形態によると、複
数の画素薄膜トランジスタがマトリクス状に配置された
アクティブマトリクス回路と、第一の複数の薄膜トラン
ジスタで構成された信号線駆動回路と、第二の複数の薄
膜トランジスタで構成された走査線駆動回路と、前記複
数の画素薄膜トランジスタ、前記第一の複数の薄膜トラ
ンジスタおよび前記第二の複数の薄膜トランジスタのし
きい値を制御するしきい値制御回路と、を同一基板上に
有することを特徴とするアクティブマトリクス型半導体
表示装置が提供される。。
【0034】また、本発明のある実施形態によると、複
数の画素薄膜トランジスタがマトリクス状に配置された
アクティブマトリクス回路と、第一の複数の薄膜トラン
ジスタで構成された信号線駆動回路と、第二の複数の薄
膜トランジスタで構成された走査線駆動回路と、前記複
数の画素薄膜トランジスタ、前記第一の複数の薄膜トラ
ンジスタおよび前記第二の複数の薄膜トランジスタのし
きい値を制御するしきい値制御回路と、を有するアクテ
ィブマトリクス型半導体表示装置であって、前記第一の
複数の薄膜トランジスタおよび前記第二の複数の薄膜ト
ランジスタは、それぞれしきい値を制御するための制御
用端子を有し、前記しきい値制御回路は、前記制御用端
子に任意の電圧を印加することを特徴とするアクティブ
マトリクス型半導体表示装置が提供される。
【0035】また、前記アクティブマトリクス型半導体
表示装置であって、前記しきい値制御回路は、前記第一
の複数の薄膜トランジスタと前記第二の複数の薄膜トラ
ンジスタとをそれぞれ独立に制御することを特徴とした
アクティブマトリクス型半導体表示装置が提供される。
【0036】また、前記アクティブマトリクス型半導体
表示装置であって、前記しきい値制御回路は、前記第一
の複数の薄膜トランジスタと前記第二の複数の薄膜トラ
ンジスタとを共通に制御することを特徴としたアクティ
ブマトリクス型半導体表示装置が提供される。
【0037】また、前記アクティブマトリクス型半導体
表示装置であって、前記複数の薄膜トランジスタはゲー
ト電極の反対側に前記しきい値制御端子としてバックゲ
ート電極を有しており、前記バックゲート電極に任意の
電圧を印加することを特徴とするアクティブマトリクス
型半導体表示装置が提供される。
【0038】また、前記アクティブマトリクス型半導体
表示装置であって、前記第一の複数の薄膜トランジスタ
と前記第二の複数の薄膜トランジスタとはゲート電極の
反対側に前記しきい値制御端子としてバックゲート電極
を有しており、前記バックゲート電極に任意の電圧を印
加することを特徴とするアクティブマトリクス型半導体
表示装置が提供される。
【0039】また、本発明のある実施形態によると、バ
ックゲート電極を有する第一のPチャネル薄膜トランジ
スタと、バックゲート電極を有する第二のPチャネル薄
膜トランジスタと、バックゲート電極を有する第一のN
チャネル薄膜トランジスタと、を有するインバータ回路
であって、前記第一のPチャネル薄膜トランジスタのバ
ックゲート電極にバックゲート電圧が印加されたときの
しきい値電圧VthP1と前記第二のPチャネル薄膜トラン
ジスタとのバックゲート電極にバックゲート電圧が印加
されたときのしきい値電圧VthP2とには、VthP1>V
thP2の関係が成り立つインバータ回路が提供される。
【0040】また、本発明のある実施形態によると、バ
ックゲート電極を有する第一のPチャネル薄膜トランジ
スタと、バックゲート電極を有する第二のPチャネル薄
膜トランジスタと、バックゲート電極を有する第一のN
チャネル薄膜トランジスタと、バックゲート電極を有す
る第二のNチャネル薄膜トランジスタと、で構成される
インバータ回路であって、前記第一のPチャネル薄膜ト
ランジスタのバックゲート電極にバックゲート電圧が印
加されたときのしきい値電圧VthP1と、前記第二のPチ
ャネル薄膜トランジスタとのバックゲート電極にバック
ゲート電圧が印加されたときのしきい値電圧VthP2と、
前記第一のNチャネル薄膜トランジスタのバックゲート
電極にバックゲート電圧が印加されたときのしきい値電
圧VthN1と、前記第二のNチャネル薄膜トランジスタの
バックゲート電極にバックゲート電圧が印加されたとき
のしきい値電圧VthN2とには、 |VthP1>VthP2| |VthN1<VthN2| の関係が成り立つインバータ回路が提供される。
【0041】また、前記アクティブマトリクス型半導体
表示装置であって、前記第一のPチャネル薄膜トランジ
スタと、前記第二のPチャネル薄膜トランジスタと、前
記第一のNチャネル薄膜トランジスタと、は相補型トラ
ンジスタを構成しており、前記第一のNチャネル薄膜ト
ランジスタは第一の制御用端子を有しており、前記第一
のPチャネル薄膜トランジスタおよび前記第二のPチャ
ネル薄膜トランジスタは、第二の制御用端子をそれぞれ
有しており、前記しきい値制御回路は、前記第一の制御
用端子および前記第二の制御用端子にそれぞれ任意の電
圧を印加することを特徴とするインバータ回路が提供さ
れる。
【0042】また、前記アクティブマトリクス型半導体
表示装置であって、前記第一のPチャネル薄膜トランジ
スタと、前記第二のPチャネル薄膜トランジスタと、前
記第一のNチャネル薄膜トランジスタと、前記第二のN
チャネル薄膜トランジスタと、は相補型トランジスタを
構成しており、前記第一のNチャネル薄膜トランジスタ
および前記第二のNチャネル薄膜トランジスタは、第一
の制御用端子をそれぞれ有しており、前記第一のPチャ
ネル薄膜トランジスタおよび前記第二のPチャネル薄膜
トランジスタは、第二の制御用端子をそれぞれ有してお
り、前記しきい値制御回路は、前記第一の制御用端子お
よび前記第二の制御用端子にそれぞれ任意の電圧を印加
することを特徴とするインバータ回路が提供される。
【0043】また、本発明のある実施形態によると、複
数の画素薄膜トランジスタがマトリクス状に配置された
アクティブマトリクス回路と、複数の薄膜トランジスタ
で構成された信号線駆動回路と、複数の薄膜トランジス
タで構成された走査線駆動回路と、前記複数の薄膜トラ
ンジスタのしきい値を制御するしきい値制御回路と、を
有するアクティブマトリクス型半導体表示装置であっ
て、前記複数の画素薄膜トランジスタのそれぞれは、ゲ
ート電極とバックゲート電極とを有しており、前記ゲー
ト電極と前記バックゲート電極とは互いに接続されてお
り、かつ前記複数の薄膜トランジスタのそれぞれは、ゲ
ート電極とバックゲート電極とを有しており、前記ゲー
ト電極と前記バックゲート電極とは互いに接続されてい
ることを特徴としたアクティブマトリクス型半導体表示
装置が提供される。
【0044】また、前記アクティブマトリクス型半導体
表示装置であって、前記複数の画素薄膜トランジスタの
それぞれの前記ゲート電極と前記バックゲート電極とに
同一の走査線信号が加えられることを特徴としたアクテ
ィブマトリクス型半導体表示装置が提供される。
【0045】また、前記アクティブマトリクス型半導体
表示装置であって、前記複数の画素薄膜トランジスタの
それぞれの前記ゲート電極と前記バックゲート電極に振
幅の異なる同極性の走査線信号が加えられることを特徴
としたアクティブマトリクス型半導体表示装置が提供さ
れる。
【0046】また、前記アクティブマトリクス型半導体
表示装置であって、前記信号線駆動回路は、前記複数の
薄膜トランジスタの一部により構成されたアナログスイ
ッチを有し、前記アナログスイッチを構成する薄膜トラ
ンジスタのそれぞれの前記ゲート電極と前記バックゲー
ト電極とに同一の信号が加えられることを特徴としたア
クティブマトリクス型半導体表示装置が提供される。
【0047】また、前記アクティブマトリクス型半導体
表示装置であって、前記信号線駆動回路は、前記複数の
薄膜トランジスタの一部により構成されたアナログスイ
ッチを有し、前記アナログスイッチを構成する薄膜トラ
ンジスタのそれぞれの前記ゲート電極と前記バックゲー
ト電極には、振幅の異なる同極性の信号が加えられるこ
とを特徴としたアクティブマトリクス型半導体表示装置
が提供される。
【0048】また、本発明のある実施形態によると、複
数の薄膜トランジスタで構成された信号線駆動回路と、
複数の薄膜トランジスタで構成された走査線駆動回路
と、前記複数の薄膜トランジスタのしきい値を制御する
しきい値制御回路と、を同一基板上に有することを特徴
とするアクティブマトリクス型半導体表示装置の駆動回
路が提供される。
【0049】また、本発明のある実施形態によると、複
数の薄膜トランジスタで構成された信号線駆動回路と、
複数の薄膜トランジスタで構成された走査線駆動回路
と、前記複数の薄膜トランジスタのしきい値を制御する
しきい値制御回路と、を有するアクティブマトリクス型
半導体表示装置の駆動回路であって、前記複数の薄膜ト
ランジスタは、しきい値を制御するための制御用端子を
有し、前記しきい値制御回路は、前記制御用端子に任意
の電圧を印加することを特徴とするアクティブマトリク
ス型半導体表示装置の駆動回路が提供される。
【0050】また、前記アクティブマトリクス型半導体
表示装置の駆動回路であって、前記複数の薄膜トランジ
スタは、Nチャネル薄膜トランジスタを有しており、前
記Nチャネル薄膜トランジスタの前記しきい値制御端子
には、グランド電位より高い電圧を印加することを特徴
としたアクティブマトリクス型半導体表示装置の駆動回
路が提供される。
【0051】また、前記アクティブマトリクス型半導体
表示装置の駆動回路であって、前記複数の薄膜トランジ
スタは、Nチャネル薄膜トランジスタを有しており、前
記Nチャネル薄膜トランジスタの前記しきい値制御端子
には、グランド電位より低い電圧を印加することを特徴
としたアクティブマトリクス型半導体表示装置の駆動回
路が提供される。
【0052】また、前記アクティブマトリクス型半導体
表示装置の駆動回路であって、前記複数の薄膜トランジ
スタは、Pチャネル薄膜トランジスタを有しており、前
記Pチャネル薄膜トランジスタの前記しきい値制御端子
には、電源電位より高い電圧を印加することを特徴とし
たアクティブマトリクス型半導体表示装置の駆動回路が
提供される。
【0053】また、前記アクティブマトリクス型半導体
表示装置の駆動回路であって、前記複数の薄膜トランジ
スタは、Pチャネル薄膜トランジスタを有しており、前
記Pチャネル薄膜トランジスタの前記しきい値制御端子
には、電源電位より低い電圧を印加することを特徴とし
たアクティブマトリクス型半導体表示装置の駆動回路が
提供される。
【0054】また、前記アクティブマトリクス型半導体
表示装置の駆動回路であって、前記しきい値制御回路
は、前記薄膜トランジスタと、前記薄膜トランジスタの
電流を電圧に変換する負荷と、負荷に発生する電圧を増
幅する増幅器とを有し、前記増幅器からの出力を前記薄
膜トランジスタに負帰還し、かつ前記しきい値制御用端
子に出力することを特徴とするアクティブマトリクス型
半導体表示装置の駆動回路が提供される。
【0055】また、前記アクティブマトリクス型半導体
表示装置の駆動回路であって、前記しきい値制御回路
は、前記薄膜トランジスタと、前記薄膜トランジスタの
電流を電圧に変換する負荷と、負荷に発生する電圧を増
幅して前記駆動回路に印加し、かつ前記薄膜トランジス
タのしきい値制御用端子に負帰還させる増幅器とを有す
ることを特徴とするアクティブマトリクス型半導体表示
装置の駆動回路が提供される。
【0056】また、本発明のある実施形態によると、第
一の複数の薄膜トランジスタで構成された信号線駆動回
路と、第二の複数の薄膜トランジスタで構成された走査
線駆動回路と、前記第一の複数の薄膜トランジスタおよ
び前記第二の複数の薄膜トランジスタのしきい値を制御
するしきい値制御回路と、を同一基板上に有することを
特徴とするアクティブマトリクス型半導体表示装置の駆
動回路が提供される。
【0057】また、本発明のある実施形態によると、第
一の複数の薄膜トランジスタで構成された信号線駆動回
路と、第二の複数の薄膜トランジスタで構成された走査
線駆動回路と、前記第一の複数の薄膜トランジスタおよ
び前記第二の複数の薄膜トランジスタのしきい値を制御
するしきい値制御回路と、を有するアクティブマトリク
ス型半導体表示装置の駆動回路であって、前記複数の薄
膜トランジスタは、しきい値を制御するための制御用端
子を有し、前記しきい値制御回路は、前記制御用端子に
任意の電圧を印加することを特徴とするアクティブマト
リクス型半導体表示装置の駆動回路が提供される。
【0058】また、前記アクティブマトリクス型半導体
表示装置の駆動回路であって、前記しきい値制御回路
は、前記第一の複数の薄膜トランジスタと前記第二の複
数の薄膜トランジスタとをそれぞれ独立に制御すること
を特徴としたアクティブマトリクス型半導体表示装置の
駆動回路が提供される。
【0059】また、前記アクティブマトリクス型半導体
表示装置の駆動回路であって、前記しきい値制御回路
は、前記第一の複数の薄膜トランジスタと前記第二の複
数の薄膜トランジスタとを共通に制御することを特徴と
したアクティブマトリクス型半導体表示装置の駆動回路
が提供される。
【0060】また、前記アクティブマトリクス型半導体
表示装置の駆動回路であって、前記複数の薄膜トランジ
スタはゲート電極の反対側に前記しきい値制御端子とし
てバックゲート電極を有しており、前記バックゲート電
極に任意の電圧を印加することを特徴とするアクティブ
マトリクス型半導体表示装置の駆動回路が提供される。
【0061】また、前記アクティブマトリクス型半導体
表示装置の駆動回路であって、前記第一の複数の薄膜ト
ランジスタと前記第二の複数の薄膜トランジスタとはゲ
ート電極の反対側に前記しきい値制御端子としてバック
ゲート電極を有しており、前記バックゲート電極に任意
の電圧を印加することを特徴とするアクティブマトリク
ス型半導体表示装置の駆動回路が提供される。
【0062】また、本発明のある実施形態によると、複
数の薄膜トランジスタで構成された信号線駆動回路と、
複数の薄膜トランジスタで構成された走査線駆動回路
と、前記複数の薄膜トランジスタのしきい値を制御する
しきい値制御回路と、を有するアクティブマトリクス型
半導体表示装置の駆動回路であって、前記複数の画素薄
膜トランジスタのそれぞれは、ゲート電極とバックゲー
ト電極を有しており、前記ゲート電極と前記バックゲー
ト電極とは互いに接続されており、かつ前記複数の薄膜
トランジスタのそれぞれは、ゲート電極とバックゲート
電極を有しており、前記ゲート電極と前記バックゲート
電極とは互いに接続されていることを特徴としたアクテ
ィブマトリクス型半導体表示装置の駆動回路が提供され
る。
【0063】また、前記アクティブマトリクス型半導体
表示装置の駆動回路であって、前記信号線駆動回路は、
前記複数の薄膜トランジスタの一部により構成されたア
ナログスイッチを有し、前記アナログスイッチを構成す
る薄膜トランジスタのそれぞれの前記ゲート電極と前記
バックゲート電極とに同一の信号を加えられることを特
徴としたアクティブマトリクス型半導体表示装置の駆動
回路が提供される。
【0064】また、前記アクティブマトリクス型半導体
表示装置の駆動回路であって、前記信号線駆動回路は、
前記複数の薄膜トランジスタの一部により構成されたア
ナログスイッチを有し、前記アナログスイッチを構成す
る薄膜トランジスタのそれぞれの前記ゲート電極と前記
バックゲート電極には、振幅の異なる同極性の信号を加
えられることを特徴としたアクティブマトリクス型半導
体表示装置の駆動回路が提供される。
【0065】また、本発明のある実施形態によると、絶
縁基板上に形成された、バックゲート電極と、第1のゲ
ート絶縁膜と、半導体活性層と、第2のゲート絶縁膜
と、ゲート電極とを有する複数のTFTを有する半導体
装置であって、前記バックゲート電極には任意の電圧が
印加される半導体装置が提供される。
【0066】また、前記半導体装置であって、前記複数
のTFTは、第1のPチャネル型TFTおよび第2のP
チャネル型TFTを含み、前記第1のPチャネル型TF
Tのバックゲート電極にバックゲート電圧が印加された
時のしきい値電圧VthP1と前記第2のPチャネル型TF
Tのバックゲート電極にバックゲート電圧が印加された
時のしきい値電圧VthP2とには、 VthP1>VthP2 の関係が成り立つ半導体装置が提供される。
【0067】また、前記半導体装置であって、前記複数
のTFTは、第1のPチャネル型TFT、第2のPチャ
ネル型TFT、第1のNチャネル型TFT、第2のNチ
ャネル型TFTを含み、前記第1のPチャネル型TFT
のバックゲート電極にバックゲート電圧が印加された時
のしきい値電圧VthP1と前記第2のPチャネル型TFT
のバックゲート電極にバックゲート電圧が印加された時
のしきい値電圧VthP2と、前記第1のNチャネル型TF
Tのバックゲート電極にバックゲート電圧が印加された
時のしきい値電圧VthN1と前記第2のNチャネル型TF
Tのバックゲート電極にバックゲート電圧が印加された
時のしきい値電圧VthN2とには、 |VthP1>VthP2| |VthN1<VthN2| の関係が成り立つ半導体装置が提供される。
【0068】また、本発明のある実施形態によると、マ
トリクス状に配置された複数の画素TFTと、前記複数
の画素TFTを駆動する、複数のTFTによって構成さ
れる周辺回路と、を備えた半導体表示装置であって、前
記複数の画素TFTは、それぞれゲート電極とバックゲ
ート電極とを有しており、前記複数のTFTは、それぞ
れゲート電極とバックゲート電極とを有しており、前記
バックゲート電極には、任意の電圧が印加されることを
特徴とする半導体表示装置が提供される。
【0069】
【発明の実施の形態】
【0070】図1に、本発明の半導体装置の構造を示
す。図1には、本発明の半導体装置の代表例として、P
ch型TFTとNch型TFTとを有するCMOS回路
が示されている。
【0071】図1において、101は基板であり、ガラ
ス基板や石英基盤のような絶縁基板が用いられる。10
2は下地膜である。103および104はバックゲート
電極である。105は第1ゲート絶縁膜である。106
および107は半導体活性層であり、ソース領域、ドレ
イン領域、低濃度不純物領域、およびチャネル形成領域
から成る。108および109は第2ゲート絶縁膜であ
る。110〜112はソース電極およびドレイン電極で
ある。113および114はゲート電極である。115
は層間絶縁膜である。バックゲート電極103および1
04には、任意の電圧が印加できるように設計されてい
る。
【0072】本発明は半導体装置にアクティブマトリク
ス型半導体表示装置を用いた例である。特に、アクティ
ブマトリクス型液晶表示装置を例にとって説明する。図
2はアクティブマトリクス型液晶表示装置を示したもの
である。図2のアクティブマトリクス型液晶表示装置
は、マトリクス状に画素部が配置されており、この画素
部に表示信号を供給する信号線を駆動するための信号線
駆動回路201および走査信号を供給する走査線を駆動
するための走査線駆動回路202が設けられている。信
号線駆動回路は、第一の複数の薄膜トランジスタで構成
されている。走査線駆動回路は、第二の複数の薄膜トラ
ンジスタで構成されている。信号線駆動回路および走査
線駆動回路には、これらの薄膜トランジスタのしきい値
を制御するためのしきい値制御回路203が接続されて
いる。図2においてしきい値制御回路は、信号線駆動回
路を構成する第一の複数の薄膜トランジスタと走査線駆
動回路を構成する第二の複数の薄膜トランジスタを共通
に制御している。本発明では、このしきい値制御回路に
より第一の複数の薄膜トランジスタおよび第二の複数の
薄膜トランジスタのしきい値を制御して、信号線駆動回
路および走査線駆動回路の消費電力を低減させたりある
いは動作周波数を向上させたりする。
【0073】薄膜トランジスタには、しきい値を制御す
るための制御用端子が設けられている。しきい値制御回
路は、この制御用端子に所望の電圧を印加する。具体的
には、制御用端子は、薄膜トランジスタのゲート電極と
は反対側にしきい値制御端子としていわゆるバックゲー
ト電極として形成され、この制御用端子にしきい値制御
回路から所望の電圧を印加することにより、チャネルを
変化させてしきい値を制御する。
【0074】バックゲート電極とは薄膜トランジスタの
ゲート電極( トップゲート電極、ボトムゲート電極) に
対して反対側に形成される電極のことを総称しており、
例えば薄膜トランジスタがトップゲート構造のときは、
ボトム側すなわち基板側に形成され、薄膜トランジスタ
がボトムゲート構造のときはトップ側に形成されるもの
である。このような構成の下、しきい値制御回路により
制御用端子に電圧を印加すると、薄膜トランジスタのチ
ャネルに影響を与える。この結果、薄膜トランジスタの
しきい値の制御が可能になる。
【0075】この場合、駆動回路の消費電力を低減させ
たい場合と動作周波数を向上させたい場合とで印加すべ
き電圧が異なる。さらに、この印加電圧は、薄膜トラン
ジスタの極性によっても異なる。具体的には、薄膜トラ
ンジスタがN型の場合、消費電力を低減させるためには
グランド電位より低い電圧を印加し、また動作周波数を
向上させるためにはグランド電位より高い電圧を印加す
る。一方、薄膜トランジスタがP型の場合、消費電力を
低減させるためには電源電位よりも高い電圧を印加し、
また動作周波数を向上させるためには電源電位より低い
電圧を印加する。
【0076】なお、しきい値の制御は、駆動回路の電流
値もしくは個別の薄膜トランジスターの電流値をモニタ
ーすることにより行ってもよいし、負帰還をかけること
によって自動的に行ってもよい。前者の場合には、しき
い値制御回路に可変抵抗を設けて、この可変抵抗を調整
することにより制御用端子に所望の電圧を印加する。ま
た、後者の場合には、基準値を設定するためのモニター
用薄膜トランジスタと、このモニター用薄膜トランジス
タの電流を電圧に変換する負荷と、負荷に発生する電圧
を増幅して駆動回路に印加すると共にモニター用薄膜ト
ランジスタのしきい値制御用端子に負帰還させる増幅器
とによってしきい値制御回路を構成すればよい。後者の
場合には、しきい値制御回路を、駆動回路と同一基板上
に薄膜トランジスタにより形成するのが望ましい。
【0077】また、薄膜トランジスタを相補型トランジ
スタ(CMOS)で構成する場合には、N型トランジス
タに第1の制御用端子を、P型トランジスタに第2の制
御用端子をそれぞれ設けて、しきい値制御回路により第
1及び第2の制御用端子にそれぞれ所望の電圧を印加す
るようにすればよい。
【0078】また、上記駆動回路は、信号線を駆動する
ための信号線駆動回路と、走査線を駆動するための走査
線駆動回路とを有する。この場合、これらの駆動回路に
一つのしきい値制御回路を接続して各薄膜トランジスタ
のしきい値を共通に制御してもよいし、各駆動回路に別
々のしきい値制御回路を接続して各薄膜トランジスタの
しきい値を独立に制御してもよい。特に、後者の場合に
は、第1のしきい値制御回路により信号線駆動回路の動
作周波数を向上させるように制御し、第2のしきい値制
御回路により走査線駆動回路の消費電力を低減させるよ
うに制御することが可能になる。このように独立に制御
するのは、信号線駆動回路と走査線駆動回路とでは動作
周波数が異なるからである。つまり、信号線駆動回路に
おいては動作周波数が重要となり、走査線駆動回路では
消費電力の方が重要となるのである。
【0079】図3は、本発明におけるバックゲート電極
を有した薄膜トランジスタを平面図として示したもので
ある。図中における701がバックゲート電極である。
以下702はポリシリコン( 活性層) 島状領域、703
はゲート電極、704・705はコンタクトホール、7
06は配線電極をそれぞれ示している。ゲート電極70
3とは反対側に形成されたバックゲート電極701に電
圧を印加することで、この薄膜トランジスタのしきい値
を制御しようとするものである。
【0080】この構造における薄膜トランジスタの電気
特性について例をあげて述べておく。図26はNチャネ
ル薄膜トランジスタ、Pチャネル薄膜トランジスタのゲ
ート電圧−ドレイン電流特性( Vg−Id曲線) の一例
を示したものである。図26( A) において1601
は、バックゲート電極に電圧を印加しないときのNチャ
ネル薄膜トランジスタ特性であり、この例ではNチャネ
ル薄膜トランジスタはノーマリーオンとなっている。1
602・1603はバックゲート電極にそれぞれ+2
V、+5Vの正電圧を印加したときの、1604・16
05はバックゲート電極にそれぞれ−2V、−5Vの負
電圧を印加したときのNチャネル薄膜トランジスタ特性
を示している。つまり、バックゲート電極に正電圧を印
加したとき、Nチャネル薄膜トランジスタのしきい値は
左( マイナス) 方向へとシフトし、負電圧を印加したと
き右( プラス) 方向へとシフトしている。これらの曲線
によると、バックゲート電極に正あるいは負の電圧を印
加することによって、NchTFTのしきい値電圧を変
化させることができることが理解される。
【0081】図26( B) には、Pチャネル薄膜トラン
ジスタ特性が示してある。図中1611はバックゲート
電極に電圧を印加しないときのPチャネル薄膜トランジ
スタ特性である。1614・1615はバックゲート電
極にそれぞれ+2V、+5Vの正電圧を印加したとき
の、1612・1613はバックゲート電極にそれぞれ
−2V、−5Vの負電圧を印加したときのPチャネル薄
膜トランジスタ特性を示している。つまり、バックゲー
ト電極に正電圧を印加したとき、Pチャネル薄膜トラン
ジスタのしきい値は左( マイナス) 方向へとシフトし、
負電圧を印加したとき右( プラス) 方向へとシフトして
いる。これらの曲線によると、前述のNchTFTの場
合と同様に、バックゲート電極に正あるいは負の電圧を
印加することによって、NchTFTのしきい値電圧を
変化させることができることが理解される。
【0082】図26( A) および( B) では、バックゲ
ート電圧を正電圧+2V、+5Vおよび負電圧−2V、
−5Vのときのみについて特性を示したが、発明者がよ
り詳細にバックゲート電圧を変化させて、同様の薄膜ト
ランジスタ特性( Vg−Id曲線) を測定したところで
は、Nチャネル薄膜トランジスタとPチャネル薄膜トラ
ンジスタそれぞれにおいて、バックゲート電圧を変化さ
せたときのしきい値Vth変化は、図27でプロットした
ような知見が得られている。図27( A) はNチャネル
薄膜トランジスタ、図27( B) はPチャネル薄膜トラ
ンジスタの特性を示したものである。Nチャネル薄膜ト
ランジスタおよびPチャネル薄膜トランジスタどちらの
場合もバックゲート電圧に正電圧を印加するとしきい値
はマイナス方向へとシフトし、負電圧を印加するとプラ
ス方向へとシフトしている。
【0083】よって、バックゲート電極に電圧を印加す
ることで、Nチャネル薄膜トランジスタ、Pチャネル薄
膜トランジスタそれぞれについて、しきい値電圧を変化
させることができるとわかった。本発明は、この現象を
利用して薄膜トランジスタのしきい値電圧Vthを制御し
ようとするものである。
【0084】前述した薄膜トランジスタ特性をふまえ
て、本発明をいくつかの基本回路に適用し、その動作と
ともにさらに説明を付け加えておく。図4は駆動回路を
構成する基本回路の一例として、インバータ列を例にと
り説明したものである。ここでは、インバータを例にと
っているが、インバータ以外、シフトレジスタ、デコー
ダ等でも同じことがいえる。通常、CMOSインバータ
回路は入力( IN) 、出力( OUT) 、電源( Vdd)
、GNDの4端子によって構成されるが、本発明で
は、Nチャネル薄膜トランジスタのしきい値制御端子お
よびPチャネル薄膜トランジスタのしきい値制御端子を
加えて6端子とし、Pチャネル薄膜トランジスタしきい
値制御端子からPチャネル薄膜トランジスタにはバック
ゲート電圧VBG P が印加され、Nチャネル薄膜トランジ
スタしきい値制御端子からNチャネル薄膜トランジスタ
にはバックゲート電圧VBGN が印加される。このしきい
値制御端子を制御することによって、回路を構成する薄
膜トランジスタのしきい値を制御している。
【0085】インバータ回路のさらなる例として図16
を説明する。図16(A)には、2つのPチャネル薄膜
トランジスタ(符号:PchTFT1およびPchTF
T2)および1つのNチャネル薄膜トランジスタ(符
号:NchTFT)によって構成されたインバータ回路
が示されており、図16(B)には、2つのPチャネル
薄膜トランジスタ(符号:PchTFT1およびPch
TFT2)および2つのNチャネル薄膜トランジスタ
(符号:NchTFT1およびNchTFT2)によっ
て構成されたインバータ回路が示されている。
【0086】図16(A)においては、Pチャネル薄膜
トランジスタ1( PchTFT1) にはバックゲート電圧
BGP1が印加されている。また、Pチャネル薄膜トラン
ジスタ2( PchTFT2) にはバックゲート電圧VBGP2
が印加されている。また、Nチャネル薄膜トランジスタ
( NchTFT2) にはバックゲート電圧VBGN が印加さ
れている。
【0087】図10(A)に示される本実施例のインバ
ータ回路においては、Pチャネル薄膜トランジスタ1(
PchTFT1) のしきい値電圧VthP1が、Pチャネル薄
膜トランジスタ2( PchTFT2) のしきい値電圧Vth
P2と、VthP1>VthP2の関係が成り立つようにバックゲ
ート電圧を制御する。こうすることによって、インバー
タ回路の消費電力を小さくすることができる。
【0088】また、図10(B)に示される本実施例の
インバータ回路においては、Pチャネル薄膜トランジス
タ1( PchTFT1) にはバックゲート電圧VBGP1が印
加されている。また、Pチャネル薄膜トランジスタ2(
PchTFT2) にはバックゲート電圧VBGP2が印加され
ている。また、Nチャネル薄膜トランジスタ1( NchT
FT1) にはバックゲート電圧VBGN1が印加されてい
る。また、Nチャネル薄膜トランジスタ2( NchTFT
2) にはバックゲート電圧VBGN2が印加されている。
【0089】図10(B)に示される本実施例のインバ
ータ回路においては、Pチャネル薄膜トランジスタ1(
PchTFT1) 、Pチャネル薄膜トランジスタ2( Pch
TFT2) 、Nチャネル薄膜トランジスタ1( NchTF
T1) およびNチャネル薄膜トランジスタ2( NchTF
T2) のそれぞれのしきい値電圧VthP1、VthP2、Vth
N1、VthN2が次のような関係にあるようにバックゲート
電圧を制御する。 |VthP1>VthP2| |VthN1<VthN2| こうすることによって、インバータ回路の消費電力を小
さくすることができる。
【0090】図5には本発明に用いられる駆動回路を構
成する基本回路の一例として、NAND回路が示してあ
る。図5(A) はNAND回路を論理記号により示した
ものであり、図5(B) はその等価回路を示したもので
ある。
【0091】NAND回路を構成する複数の薄膜トラン
ジスタは、上述のバックゲート電極を有している。NA
ND回路を構成する複数の薄膜トランジスタには、図5
(A)および図5(B) で示されるようにPチャネル薄膜
トランジスタにはバックゲート電圧VBGP が印加され、
Nチャネル薄膜トランジスタにはバックゲート電圧V
BGN が印加される。なお、図5に示すNAND回路にお
いては、Pチャネル薄膜トランジスタとNチャネル薄膜
トランジスタとに異なるバックゲート電圧が印加される
ようにしたが、Pチャネル薄膜トランジスタ・Nチャネ
ル薄膜トランジスタともに同じバックゲート電圧が印加
されるように設計してもよい。
【0092】これらの薄膜トランジスタにバックゲート
電圧を印加することによって、NAND回路が作動する
しきい値電圧を変化させることができる。
【0093】図6に示すのはしきい値制御回路の例であ
る。この例では制御電圧は時間的に変化しないので、電
圧源1201をもちいて必要な電圧を与えるか(図6
(a))、可変抵抗1202を用いて電圧を与えても良
い(図6(b))。この例において、しきい値を制御す
る場合には、駆動回路の電流値もしくは個別薄膜トラン
ジスタの電流値をモニターしながら、電圧の設定をおこ
ない最適化をはかる。
【0094】図7は、アクティブマトリクス型液晶表示
装置の信号線駆動回路および走査線駆動回路の両方に対
応したしきい値制御回路を組み込んだものである。この
例では信号線駆動回路1301を構成する第一の複数の
薄膜トランジスタ、走査線駆動回路1302を構成する
第二の複数の薄膜トランジスタに図3の構成が用いられ
る。また、信号線駆動回路1301を構成する第一の複
数の薄膜トランジスタと走査線駆動回路1302を構成
する第二の複数の薄膜トランジスタとを独立に制御して
いる。図7においては、信号線駆動回路1301を構成
する第一の複数の薄膜トランジスタ、走査線駆動回路1
302を構成する第二の薄膜トランジスタのしきい値制
御端子(図3におけるバックゲート電極701)を引き
出し、引き出したバックゲート電極701の端子に電圧
を印加することによって、薄膜トランジスタのしきい値
を制御している。前述したように、薄膜トランジスタの
ノーマリオン対策として、信号線駆動回路1301、走
査線駆動回路1302の消費電力を低減させたい場合に
は、Nチャネル薄膜トランジスタのしきい値制御端子に
はGND電位より低い電圧を印加し、Pチャネル薄膜ト
ランジスタのしきい値制御端子には電源電位より高い電
圧を印加することで、しきい値を制御することができ
る。。
【0095】また、信号線駆動回路1301、走査線駆
動回路1302の動作周波数を高くしたい場合には、N
チャネル薄膜トランジスタのしきい値制御端子にはGN
D電位より高い電圧を印加し、Pチャネル薄膜トランジ
スタのしきい値制御端子には電源電位より低い電圧を印
加することで、しきい値を制御している。
【0096】ここでは、信号線駆動回路1301を構成
する第一の複数の薄膜トランジスタと走査線駆動回路1
302を構成する第二の複数の薄膜トランジスタのしき
い値制御電圧は独立して制御しているが、配置エリア面
積の広さによっては、共通化して組み込んでもよい。一
般に、信号線駆動回路1301と走査線駆動回路130
2では、信号線駆動回路1301の動作周波数がMHz
オーダーであるのに対して、走査線駆動回路1302の
動作周波数はKHzオーダーである。よって、信号線駆
動回路1301は動作周波数を高める必要があるが、走
査線駆動回路1302はその必要がない。したがって、
しきい値制御を行う場合、信号線駆動回路1301にお
いては動作周波数が重要となり、走査線駆動回路130
2においては消費電力が重要となる。1303は走査線
駆動回路のしきい値制御回路で、1304は信号線駆動
回路のしきい値制御回路で、1305はアクティブマト
リクス回路である。なお、この構成をパネルユニットと
してさらに発展させた表示モジュールを下記の実施例8
に記載しておいた。
【0097】図8は、しきい値制御回路を外部の可変抵
抗や、可変電圧源ではなく、駆動回路と同一基板上に薄
膜トランジスタを用いて構成したものである。この場
合、回路は制御の基準となるモニター薄膜トランジスタ
1401、モニター薄膜トランジスタ1401の電流を
電圧に変換する負荷1402、負荷1402に発生する
電圧を増幅し、駆動回路およびモニター薄膜トランジス
タ1401のしきい値制御端子に電圧印加する増幅器1
404から構成されている。
【0098】以下、その動作について説明する。この薄
膜トランジスタ1401がノーマリオンになっている
と、モニター薄膜トランジスタ1401にはドレイン電
流が流れ、負荷1402に電圧が発生する。この電圧は
増幅器1404の差動入力の非反転入力端子に入力さ
れ、負荷1402の電圧と基準電圧1403の差分の電
圧が増幅され出力される。増幅された差分電圧出力は非
反転入力の対応のため、下がる方向に出力される。増幅
器1404の出力はモニター薄膜トランジスタ1401
と駆動回路の電圧制御端子に接続され、且つ、電圧を下
げるため、しきい値制御端子は電圧が下がり、薄膜トラ
ンジスタのしきい値を大きくし、薄膜トランジスタのド
レイン電流を抑える方向に動作をさせる。このように、
モニター薄膜トランジスタ1401と増幅器1404を
組み合わせ負帰還をかけることによってしきい値の自動
制御が可能である。
【0099】以上、ノーマリオンを想定し、帰還回路を
構成したが、モニター薄膜トランジスタ1401のゲー
ト電圧をソース電位でない電位に固定し、基準電圧を適
切に設定すれば、しきい値を自由に設定することも可能
である。
【0100】図9は、図8に示したしきい値制御回路を
薄膜トランジスタをもちいて、具現化したものである。
増幅器はN型薄膜トランジスタで差動回路を構成し、P
型薄膜トランジスタで能動負荷を構成した演算増幅器で
ある。1501はモニタTFT、1502は負荷、15
03は基準電源、1504は増幅器をそれぞれ示してい
【0101】ここで、以下の実施例をもって本発明の半
導体装置についてより具体的に説明する。ただし、以下
の実施例は、本発明のある実施形態に過ぎず、本発明の
半導体装置および半導体表示装置が以下の実施例に限定
されるわけではない。
【0102】
【実施例】
【0103】(実施例1)
【0104】本実施例では、本発明の半導体装置の構造
を有する半導体表示装置の例として、アクティブマトリ
クス型液晶表示装置について説明する。
【0105】本実施例では、絶縁表面を有する基板上
に、本発明の構造を有する複数のTFTを形成し、画素
マトリクス回路、駆動回路、およびロジック回路等をモ
ノリシックに構成する例を図11〜図15に示す。な
お、本実施例では、画素マトリクス回路の1つの画素
と、他の回路(駆動回路、ロジック回路等)の基本回路
であるCMOS回路とが同時に形成される様子を示す。
また、本実施例では、Pチャネル型TFTとNチャネル
型TFTとがそれぞれ1つのゲート電極を備えている場
合について、その作製工程を説明するが、ダブルゲート
型やトリプルゲート型のような複数のゲート電極を備え
たTFTによるCMOS回路をも同様に作製することが
できる。
【0106】図11(A)を参照する。まず、絶縁表面
を有する基板として石英基板301を準備する。石英基
板の代わりに熱酸化膜を形成したシリコン基板を用いる
こともできる。石英基板上に一旦非晶質珪素膜を形成
し、それを完全に熱酸化して絶縁膜とする様な方法をと
っても良い。さらに、絶縁膜として窒化珪素膜を形成し
た石英基板、セラミックス基板またはシリコン基板を用
いても良い。次に、下地膜302を形成する。本実施例
では、SiO2 が用いられた。
【0107】図11(B)を参照する。次に、バックゲ
ート電極303〜305を形成する。本実施例では、バ
ックゲート電極303〜305には、Taが用いられ
た。なお、Ta以外にも、TaとTaNとの積層膜やT
iなど高融点の金属または複数の金属の積層膜を用いて
も良い。次に、第1ゲート絶縁膜306を形成する。本
実施例では、第1ゲート絶縁膜として70nmのSiO
2 を用いた。
【0108】図11(C)を参照する。次に、非晶質珪
素膜307を形成する。、非晶質珪素膜307は、最終
的な膜厚(熱酸化後の膜減りを考慮した膜厚)が10〜
75nm(好ましくは15〜45nm)となる様に調節
する。
【0109】なお、非晶質珪素膜307の成膜に際して
膜中の不純物濃度の管理を徹底的に行うことが重要であ
る。本実施例の場合、非晶質珪素膜307中では、後の
結晶化を阻害する不純物であるC(炭素)およびN(窒
素)の濃度はいずれも5×1018atoms/cm3
満(代表的には5×1017atoms/cm3 以下、好
ましくは2×1017atoms/cm3 以下)、O(酸
素)は1.5×1019atoms/cm3 未満(代表的
には1×1018atoms/cm3 以下、好ましくは5
×1017atoms/cm3 以下)となる様に管理す
る。なぜならば各不純物がこれ以上の濃度で存在する
と、後の結晶化の際に悪影響を及ぼし、結晶化後の膜質
を低下させる原因となるからである。本明細書中におい
て膜中の上記の不純物元素濃度は、SIMS(質量2次
イオン分析)の測定結果における最小値で定義される。
【0110】上記構成を得るため、本実施例で用いる減
圧熱CVD炉は定期的にドライクリーニングを行い、成
膜室の清浄化を図っておくことが望ましい。ドライクリ
ーニングは、200〜400℃程度に加熱した炉内に1
00〜300sccmのClF3 (フッ化塩素)ガスを
流し、熱分解によって生成したフッ素によって成膜室の
クリーニングを行えば良い。
【0111】なお、本出願人の知見によれば炉内温度3
00℃とし、ClF3 ガスの流量を300sccmとし
た場合、約2μm厚の付着物(主に珪素を主成分する)
を4時間で完全に除去することができる。
【0112】また、非晶質珪素膜307中の水素濃度も
非常に重要なパラメータであり、水素含有量を低く抑え
た方が結晶性の良い膜が得られる様である。そのため、
非晶質珪素膜307の成膜は減圧熱CVD法であること
が好ましい。なお、成膜条件を最適化することでプラズ
マCVD法を用いることも可能である。
【0113】次に、非晶質珪素膜307の結晶化工程を
行う。結晶化の手段としては特開平7−130652号
公報記載の技術を用いる。同公報の実施例1および実施
例2のどちらの手段でも良いが、本実施例では、同広報
の実施例2に記載した技術内容(特開平8−78329
号公報に詳しい)を利用するのが好ましい。
【0114】特開平8−78329号公報記載の技術
は、まず触媒元素の添加領域を選択するマスク絶縁膜3
08を100nmに形成する。マスク絶縁膜308は触
媒元素を添加するために複数箇所の開口部を有してい
る。この開口部の位置によって結晶領域の位置を決定す
ることができる。
【0115】図11(D)を参照する。そして、非晶質
珪素膜307の結晶化を助長する触媒元素としてニッケ
ル(Ni)を含有した溶液(Ni酢酸塩エタノール溶
液)をスピンコート法により塗布する。なお、触媒元素
としてはニッケル以外にも、コバルト(Co)、鉄(F
e)、パラジウム(Pd)、ゲルマニウム(Ge)、白
金(Pt)、銅(Cu)、金(Au)等を用いることが
できる。
【0116】また、上記触媒元素の添加工程は、レジス
トマスクを利用したイオン注入法またはプラズマドーピ
ング法を用いることもできる。この場合、添加領域の占
有面積の低減、横成長領域の成長距離の制御が容易とな
るので、微細化した回路を構成する際に有効な技術とな
る。
【0117】図12(A)を参照する。次に、触媒元素
の添加工程が終了したら、450℃で1時間程度の水素
出しの後、不活性雰囲気、水素雰囲気または酸素雰囲気
中において500〜960℃(代表的には550〜65
0℃)の温度で4〜24時間の加熱処理を加えて非晶質
珪素膜307の結晶化を行う。本実施例では窒素雰囲気
で570℃で14時間の加熱処理を行う。
【0118】この時、非晶質珪素膜307の結晶化は、
ニッケルを添加した領域310および311で発生した
核から優先的に進行し、基板301の基板面に対してほ
ぼ平行に成長した多結晶珪素膜からなる結晶領域312
〜314が形成される。この結晶領域312〜314を
横成長領域と呼ぶ。横成長領域は比較的揃った状態で個
々の結晶が集合しているため、全体的な結晶性に優れる
という利点がある。
【0119】なお、上述の特開平7−130652号公
報の実施形態に記載された技術を用いた場合も微視的に
は横成長領域と呼びうる領域が形成されている。しかし
ながら、核発生が面内において不均一に起こるので結晶
粒界の制御性の面で難がある。
【0120】なお、マスク絶縁膜308を用いずに、N
i酢酸溶液を非晶質珪素膜の前面に塗布し、結晶化させ
ることもできる。
【0121】図12(B)を参照する。次に、触媒元素
のゲッタリングプロセスを行う。まず、リンイオンのド
ーピングを選択的に行う。マスク絶縁膜308が形成さ
れた状態で、リンのドーピングを行う。すると、多結晶
珪素膜の上記マスク絶縁膜308で覆われていない部分
315および316のみに、リンがドーピングされる
(これらの領域をリン添加領域315および316)。
このとき、ドーピングの加速電圧と、酸化膜で成るマス
クの厚さを最適化し、リンがマスク絶縁膜308を実質
的に突き抜けないようにする。このマスク絶縁膜308
は、必ずしも酸化膜でなくてよいが、酸化膜は活性層に
直接触れても汚染の原因にならないので都合がよい。
【0122】リンのドーズ量は、1×1014から1×1
15ions/cm2 程度とすると良い。本実施例では、5
×1014ions/cm2 のドーズをイオンドーピング装置
を用いて行った。
【0123】なお、イオンドープの際の加速電圧は10
kVとした。10kV の加速電圧であれば、リンは100
0Åの酸化膜マスクをほとんど通過することができな
い。
【0124】次に、図12(C)を参照する。その後、
600℃の窒素雰囲気にて1〜12時間(本実施例では
12時間)熱アニールし、ニッケル元素のゲッタリング
を行った。こうすることによって、図12(C)のにお
いて矢印で示されるように、ニッケルがリンに吸い寄せ
られることになる。600度の温度のもとでは、リン原
子は膜中をほとんど動かないが、ニッケル原子は数10
0μm程度またはそれ以上の距離を移動することができ
る。このことからリンがニッケルのゲッタリングに最も
適した元素の1つであることが理解できる。
【0125】次に、多結晶珪素膜をパターニングする。
このとき、リンの添加領域315および316、すなわ
ちニッケルがゲッタリングされた領域が残らないように
する。このようにして、ニッケル元素をほとんど含まな
い多結晶珪素膜の活性層317〜319が得られた。得
られた多結晶珪素膜の活性層317〜319が後にTF
Tの活性層となる。(図12(D))
【0126】活性層317〜319を形成したら、その
上に珪素を含む絶縁膜でなる第2ゲート絶縁膜を成膜す
る。そして、酸化性雰囲気において、800〜1100
℃(好ましくは950〜1050℃)で加熱処理を行
い、活性層と第1ゲート絶縁膜および活性層と第1ゲー
ト絶縁膜の界面に熱酸化膜(図示せず)を形成する。
【0127】なお、触媒元素ゲッタリングするための加
熱処理(触媒元素のゲッタリングプロセス)を、この段
階で行っても良い。その場合、加熱処理は処理雰囲気中
にハロゲン元素を含ませ、ハロゲン元素による金属元素
のゲッタリング効果を利用する。なお、ハロゲン元素に
よるゲッタリング効果を十分に得るためには、上記加熱
処理を700℃を超える温度で行なうことが好ましい。
この温度以下では処理雰囲気中のハロゲン化合物の分解
が困難となり、ゲッタリング効果が得られなくなる恐れ
がある。また、この場合ハロゲン元素を含むガスとし
て、代表的にはHCl、HF、NF3 、HBr、Cl
2 、ClF3 、BCl2 、F2 、Br2 等のハロゲンを
含む化合物から選ばれた一種または複数種のものを用い
ることができる。この工程においては、例えばHClを
用いた場合、活性層中のニッケルが塩素の作用によりゲ
ッタリングされ、揮発性の塩化ニッケルとなって大気中
へ離脱して除去されると考えられる。また、ハロゲン元
素を用いて触媒元素のゲッタリングプロセスを行う場
合、触媒元素のゲッタリングプロセスを、マスク絶縁膜
308を除去した後、活性層をパターンニングする前に
行なってもよい。また、触媒元素のゲッタリングプロセ
スを、活性層をパターンニングした後に行なってもよ
い。また、いずれのゲッタリングプロセスを組み合わせ
て行なってもよい。
【0128】次に、図示しないアルミニウムを主成分と
する金属膜を成膜し、パターニングによって後のゲート
電極の原型を形成する。本実施例では2wt%のスカン
ジウムを含有したアルミニウム膜を用いる。
【0129】次に、特開平7−135318号公報記載
の技術により多孔性の陽極酸化膜321〜323、無孔
性の陽極酸化膜324〜326、およびゲート電極32
7〜329を形成する(図13(A))。
【0130】こうして図13(A)の状態が得られた
ら、次にゲート電極327〜329および多孔性の陽極
酸化膜321〜323をマスクとして第2ゲート絶縁膜
320をエッチングする。そして、多孔性の陽極酸化膜
321〜323を除去して図13(B)の状態を得る。
なお、図13(B)において330〜332で示される
のは加工後の第2ゲート絶縁膜である。
【0131】図13(C)を参照する。次に、一導電性
を付与する不純物元素の添加工程を行う。不純物元素と
してはNチャネル型ならばP(リン)またはAs(砒
素)、P型ならばB(ボロン)またはGa(ガリウム)
を用いれば良い。
【0132】本実施例では、Nチャネル型およびPチャ
ネル型のTFTを形成するための不純物添加をそれぞれ
2回の工程に分けて行う。
【0133】最初に、Nチャネル型のTFTを形成する
ための不純物添加を行う。まず、1回目の不純物添加
(本実施例ではP(リン)を用いる)を高加速電圧80
keV程度で行い、 n- 領域を形成する。このn- 領域
は、Pイオン濃度が1×1018atoms/cm3 〜1
×1019atoms/cm3 となるように調節する。
【0134】さらに、2回目の不純物添加を低加速電圧
10ke V程度で行い、n+ 領域を形成する。この時
は、 加速電圧が低いので、ゲート絶縁膜がマスクとして
機能する。また、このn+ 領域は、シート抵抗が500
Ω以下(好ましくは300Ω以下)となるように調節す
る。
【0135】以上の工程を経て、CMOS回路を構成す
るNチャネル型TFTのソース領域およびドレイン領域
333および334、低濃度不純物領域335、チャネ
ル形成領域336が形成される。また、画素TFTを構
成するNチャネル型TFTのソース領域およびドレイン
領域337および338、低濃度不純物領域339、チ
ャネル形成領域340が確定する(図13(C))。
【0136】なお、図13(C)に示す状態ではCMO
S回路を構成するPチャネル型TFTの活性層は、Nチ
ャネル型TFTの活性層と同じ構成となっている。
【0137】次に、図13(D)に示すように、Nチャ
ネル型TFTを覆ってレジストマスク341を設け、P
型を付与する不純物イオン(本実施例ではボロンを用い
る)の添加を行う。
【0138】この工程も前述の不純物添加工程と同様に
2回に分けて行うが、Nチャネル型をPチャネル型に反
転させる必要があるため、前述のPイオンの添加濃度の
数倍程度の濃度のB(ボロン)イオンを添加する。
【0139】こうしてCMOS回路を構成するPチャネ
ル型TFTのソース領域およびドレイン領域342およ
び343、低濃度不純物領域344、チャネル形成領域
345が形成される(図13(D))。
【0140】次に、ファーネスアニール、レーザーアニ
ール、ランプアニール等の組み合わせによって不純物イ
オンの活性化を行う。それと同時に添加工程で受けた活
性層の損傷も修復される。
【0141】図14(A)を参照する。次に、第1層間
絶縁膜346として酸化珪素膜と窒化珪素膜との積層膜
を形成し、コンタクトホールを形成した後、ソース電極
およびドレイン電極347〜351を形成して図14
(A)に示す状態を得る。なお、層間絶縁膜346とし
て有機性樹脂膜を用いることもできる。
【0142】図14(A)に示す状態が得られたら、有
機性樹脂膜からなる第2層間絶縁膜352を0.5〜3
μmの厚さに形成する。有機性樹脂膜としては、ポリイ
ミド、アクリル、ポリイミドアミド等が用いられる。有
機性樹脂膜の利点は、成膜方法が簡単である点、容易に
膜厚を厚くできる点、比誘電率が低いので寄生容量を低
減できる点、平坦性に優れている点などが挙げられる。
なお、上述した以外の有機性樹脂膜を用いることもでき
る。
【0143】また、第2の層間絶縁膜352に遮光性を
有する膜でなるブラックマトリクス形成しても良い。ブ
ラックマトリクスとしては、チタン膜、黒色顔料を含む
樹脂膜等をいることもできる。
【0144】次に、そして第2層間絶縁膜352にコン
タクトホールを形成し、画素電極353を120nmの
厚さに形成する。なお、本実施例は透過型のアクティブ
マトリクス液晶表示装置の例であるため画素電極353
を構成する導電膜としてITO等の透明導電膜を用い
る。
【0145】次に、基板全体を350℃の水素雰囲気で
1〜2時間加熱し、素子全体の水素化を行うことで膜中
(特に活性層中)のダングリングボンド(不対結合手)
を補償する。以上の工程を経て同一基板上にCMOS回
路および画素マトリクス回路を作製することができる。
【0146】次に、上記の工程によって作製されたアク
ティブマトリクス基板をもとに、アクティブマトリクス
型液晶表示装置を作製する工程を説明する。
【0147】図14(B)の状態のアクティブマトリク
ス基板に配向膜354を形成する。本実施例では、配向
膜354には、ポリイミドを用いた。次に、対向基板を
用意する。対向基板は、ガラス基板355、透明導電膜
356、配向膜357とで構成される。
【0148】なお、本実施例では、配向膜には、ポリイ
ミド膜を用いた。なお、配向膜形成後、ラビング処理を
施した。なお、本実施例では、比較的小さなプレチル角
を持つようなポリイミドを用いた。
【0149】次に、 上記の工程を経たアクティブマトリ
クス基板と対向基板とを公知のセル組み工程によって、
シール材やスペーサ(共に図示せず)などを介して貼り
合わせる。その後、両基板の間に液晶358を注入し、
封止剤(図示せず)によって完全に封止する。本実施例
では、液晶358としてネマチック液晶を用いた。
【0150】よって、図14(C)に示すような透過型
のアクティブマトリクス型液晶表示装置が完成する。
【0151】〔活性層の結晶構造に関する知見〕上記作
製工程に従って形成した活性層は、微視的に見れば複数
の棒状または偏平棒状結晶が互いに概略平行に特定方向
への規則性をもって並んだ結晶構造を有する。このこと
はTEM(透過型電子顕微鏡法)による観察で容易に確
認することができる。
【0152】ここで、棒状または偏平棒状結晶同士の結
晶粒界を 800万倍に拡大したHR−TEM写真を図38
(A)に示す。なお、本明細書中において結晶粒界と
は、棒状または偏平棒状結晶が接した境界に形成される
粒界を指すものと定義する。従って、例えば横成長領域
がぶつかりあって形成される様なマクロな意味あいでの
粒界とは区別して考える。
【0153】ところで前述のHR−TEM(高分解能透
過型電子顕微鏡法)とは、試料に対して垂直に電子線を
照射し、透過電子や弾性散乱電子の干渉を利用して原子
・分子配列を評価する手法である。
【0154】HR−TEMでは結晶格子の配列状態を格
子縞として観察することが可能である。従って、結晶粒
界を観察することで、結晶粒界における原子同士の結合
状態を推測することができる。なお、格子縞は白と黒の
縞模様となって現れるが、コントラストの相違であって
原子の位置を示すものではない。
【0155】図38(A)は本願発明で得られる結晶性
珪素膜(横成長領域)の代表的なTEM写真であり、異
なる二つの結晶粒が接して結晶粒界を形成している。こ
の時、二つの結晶粒は結晶軸に多少のずれが含まれてい
るものの互いに概略{110}配向であった。
【0156】なお、後述するが複数の結晶粒を調べた結
果、殆ど全てが概略{110}配向であることをX線回
折や電子線回折によって確認している。また、多数観察
した中には(011)面や(200)面などもあるはず
だが、それら等価な面はまとめて{110}面と表すこ
とにする。
【0157】ところで、図38(A)に図示した様に、
面内には{111}面に対応する格子縞が観察されてい
る。なお、{111}面に対応する格子縞とは、その格
子縞に沿って結晶粒を切断した場合に断面に{111}
面が現れる様な格子縞を指している。格子縞がどの様な
面に対応するかは、簡易的に格子縞と格子縞の間隔から
確認できる。
【0158】なお、図38(A)において格子縞の見え
方に差が見られるのは、結晶粒の微妙な傾きの違いによ
るものである。即ち、片方の結晶粒の結晶面に垂直に電
子線が照射される様に設定すると、他方の結晶粒は僅か
に斜めから電子線が照射される状態になるため、格子縞
の見え方が変わるのである。
【0159】ここで{111}面に対応する格子縞に注
目する。図38(A)において白く見える結晶粒(上
側)の{111}面に対応する格子縞は、黒く見える結
晶粒(下側)の{111}面に対応する格子縞と約70°
の角度で交わっている。
【0160】この様な結晶構造(正確には結晶粒界の構
造)は、結晶粒界において異なる二つの結晶粒が極めて
整合性よく接合していることを示している。即ち、結晶
粒界において結晶格子が連続的に連なり、結晶欠陥等に
起因するトラップ準位を非常に作りにくい構成となって
いる。換言すれば、結晶粒界において結晶格子に連続性
があるとも言える。
【0161】なお、参考までに従来の高温ポリシリコン
膜のHRーTEM写真を図38(B)に示す。図38
(B)の場合、後述するが結晶面に規則性がなく、{1
10}面が主体となる配向ではなかった。ただし、ここ
では図38(A)と比較するために{111}面に対応
する格子縞が現れる様な結晶粒を観察した。
【0162】図38(B)を詳細に観察して見ると、図
中において矢印で示す様に、結晶粒界では格子縞が途切
れた部分が多数確認できる。この様な部分では未結合手
(結晶欠陥と呼べる)が存在することになる、トラップ
準位としてキャリアの移動を阻害する可能性が高い。
【0163】ただし、確かに本実施例の作製方法による
結晶性珪素膜にも図38(B)に示した様な未結合手は
存在する。これは本実施例の作製方法による結晶性珪素
膜が多結晶である以上しかたのないことである。しかし
ながら、本実施例の作製方法による結晶性珪素膜を広範
囲に渡って詳細にTEM観察した結果、その様な未結合
手は殆ど存在しないことが判明している。
【0164】本出願人が調べた限りでは、全体の90%
以上(典型的には95%以上)の結晶粒界に結晶格子の
連続性が見られ、図38(B)に示した様な未結合手は
殆ど見つけることができなかった。この事からも本実施
例の作製方法による結晶性珪素膜は従来の高温ポリシコ
ンとは明らかに異なる半導体膜であると言えよう。
【0165】次に、本実施例の作製方法による結晶性珪
素膜を電子線回折によって調べた結果を図39に示す。
ここでは、図39(A)に本実施例の作製方法による結
晶性珪素膜の代表的な電子線回折パターンを示し、図3
9(B)に参考として従来の高温ポリシリコン膜の代表
的な電子線回折パターンを示す。
【0166】なお、図39(A)および(B)は電子線
の照射スポットの径を約1.5μmとして測定を行って
いるため、格子縞レベルに比べて十分マクロな領域の情
報を拾っていると考えてよい。
【0167】図39(A)の場合、〈110〉入射に対
応する回折斑点が比較的きれいに現れており、結晶軸が
〈110〉軸である(結晶面が{110}面である)こ
とが確認できる。
【0168】なお、各斑点は同心円状の広がりを僅かに
もっているが、これは結晶軸まわりにある程度の回転角
度の分布をもつためと予想される。その広がりの程度は
パターンから見積もっても5°以内である。
【0169】一方、図39(B)に示す電子線回折パタ
ーンの場合、回折斑点には明瞭な規則性が見られず、ほ
ぼランダムに配向していることが確認できる。即ち、
{110}面以外の面方位の結晶が不規則に混在すると
予想される。
【0170】これらの結果が示す様に、本実施例の作製
方法による結晶性珪素膜は殆ど全ての結晶粒が概略{1
10}面に配向している。全体として70%以上(好ま
しくは90%以上)の結晶粒が{110}面に配向して
いない限り、図39(A)の様な電子線回折パターンを
得ることはできない。
【0171】なお、本発明者らは特開平7-321339号公報
に記載した手法に従ってX線回折を行い、本実施例によ
る結晶性珪素膜について配向比率を算出した。同公報で
は下記数1に示す様な算出方法で配向比率を定義してい
る。
【0172】
【数1】
【0173】X線回折の結果によると、{220}に相
当するピーク(勿論、{110}面と等価である)が最
も強く現れ、明らかに{110}面が主たる配向であ
り、配向比率は0.7以上(典型的には0.9以上)で
あることが判明した。
【0174】以上に示してきた通り、本願発明の結晶性
珪素膜と従来のポリシリコン膜とは全く異なる結晶構造
(結晶構成)を有していることが判る。この点からも本
実施例の作製方法による結晶性珪素膜は全く新しい半導
体膜であると言える。
【0175】本出願人は以上の様な結晶構造および特徴
を有する本発明の結晶性珪素膜を連続粒界結晶シリコン
(Continuous Grain Silicon:CGS)と呼んでいる。
【0176】なお、本実施例の様に半導体薄膜を形成す
るにあたって結晶化温度以上の温度でのアニール工程を
行うことは、結晶粒内の欠陥低減に非常に有効である。
その事について説明する。
【0177】図40(A)は本実施例に従って作製され
た結晶性珪素膜を100万倍に拡大したTEM写真であ
る。結晶粒内には殆ど積層欠陥や転位などに起因する欠
陥が見られず、非常に結晶性が高いことが判る。この傾
向は膜面全体について言えることであり、欠陥数をゼロ
にすることは現状では困難であるが、実質的にゼロと見
なせる程度にまで低減することは可能である。
【0178】即ち、図40(A)に示す結晶性珪素膜は
結晶粒内の欠陥が殆ど無視しうる程度にまで低減され、
且つ、結晶粒界が高い連続性によってキャリア移動の障
壁になり得ないため、単結晶または実質的に単結晶と見
なせる。
【0179】一方、図40(B)はゲッタリング工程ま
でを終了した時点での結晶性珪素膜を100万倍に拡大
したTEM写真である。結晶粒内(黒い部分と白い部分
はコントラストの差に起因して現れる)には矢印で示さ
れる様な欠陥が多数確認できる。この様な欠陥は主とし
てシリコン結晶格子面の原子の積み重ね順序が食い違っ
ている積層欠陥であるが、転位などの場合もある。
【0180】この様に、図40(A)と(B)の写真に
示した結晶性珪素膜は結晶粒界はほぼ同等の連続性を有
しているが、結晶粒内の欠陥数には大きな差がある。本
実施例の作製方法による結晶性珪素膜が図40(B)に
示した結晶性珪素膜よりも遙に高い電気特性を示す理由
はこの欠陥数の差によるところが大きい。
【0181】この現象は、結晶性珪素膜が熱酸化される
際に発生する余剰シリコン原子が欠陥へと移動し、Si-S
i 結合の生成に大きく寄与していると考えられる。この
概念は高温ポリシリコン膜の結晶粒内に欠陥が少ない理
由として知られている。
【0182】また、本出願人は結晶化温度を超える温度
(代表的には 700〜1100℃)で加熱処理を行うことで結
晶性珪素膜とその下地との間が固着し、密着性が高まる
ことで欠陥が消滅するというモデルも考えている。
【0183】結晶性珪素膜と下地膜となる酸化珪素膜と
では、熱膨張係数に10倍近くの差がある。従って、非
晶質珪素膜から結晶性珪素膜に変成した段階では、結晶
性珪素膜が冷却される時に非常に大きな応力が結晶性珪
素膜にかかる。
【0184】本実施例の作製方法による結晶性珪素膜
(図40(A))は、結晶化工程に要した温度以上での
熱処理を行う前の結晶性珪素膜(図40(B))に較べ
て格段に結晶粒内の欠陥数が少ないという特徴を有して
いる。
【0185】この欠陥数の差は電子スピン共鳴分析(El
ectron Spin Resonance :ESR)によってスピン密度
の差となって現れる。現状では実施例1の作製工程に従
って作製された結晶性珪素膜のスピン密度は少なくとも
5×1017spins/cm3 以下(好ましくは 3×1017spins/cm
3 以下)であることが判明している。ただし、この測定
値はは現存する測定装置の検出限界に近いので、実際の
スピン密度はさらに低いと予想される。
【0186】〔TFTの電気特性に関する知見〕本実施
例の作製方法によるTFTは単結晶シリコンを用いたM
OSFETに匹敵する電気特性を示す。本発明者らが試
作したTFTからは次に示す様なデータが得られてい
る。
【0187】(1)TFTのスイッチング性能(オン/
オフ動作の切り換えの俊敏性)の指標となるサブスレッ
ショルド係数が、Nチャネル型TFTおよびPチャネル
型TFTともに60〜100mV/decade(代表的には60〜85mV
/decade )と小さい。 (2)TFTの動作速度の指標となる電界効果移動度
(μFE)が、Nチャネル型TFTで 100〜250cm2/Vs
(代表的には 120〜200cm2/Vs )、Pチャネル型TFT
で80〜200cm2/Vs (代表的には 100〜150cm2/Vs )と大
きい。 (3)TFTの駆動電圧の指標となるしきい値電圧(V
th)が、Nチャネル型TFTで-0.5〜1.5 V、Pチャネ
ル型TFTで-1.5〜0.5 Vと小さい。
【0188】以上の様に、極めて優れたスイッチング特
性および高速動作特性が実現可能であることが確認され
ている。
【0189】〔回路特性に関する知見〕次に、本実施例
の作製方法による半導体薄膜を利用して作製したTFT
を用いて作製したリングオシレータによる周波数特性を
示す。リングオシレータとはCMOS構造でなるインバ
ータ回路を奇数段リング状に接続した回路であり、イン
バータ回路1段あたりの遅延時間を求めるのに利用され
る。実験に使用したリングオシレータの構成は次の様に
なっている。 段数:9段 TFTのゲート絶縁膜の膜厚:30nm及び50nm TFTのゲート長: 0.6μm
【0190】このリングオシレータによって発振周波数
を調べた結果、最大値で1.04GHzの発振周波数を得る
とができた。また、実際にLSI回路のTEGの一つで
あるシフトレジスタを作製して動作周波数を確認した。
その結果、ゲート絶縁膜の膜厚30nm、ゲート長 0.6μ
m、電源電圧5V、段数50段のシフトレジスタ回路に
おいて動作周波数100 MHzの出力パルスが得られた。
【0191】以上の様なリングオシレータおよびシフト
レジスタの驚異的なデータは、本発明のTFTが単結晶
シリコンを利用したIGFETに匹敵する、若しくは凌
駕する性能を有していることを示している。
【0192】〔TFT特性とCGSの関係に関する知
見〕上述の様な優れたTFT特性及び回路特性は、TF
Tの活性層として、結晶粒界において結晶格子に連続性
を有する半導体薄膜を利用している点によるところが大
きい。その理由について以下に考察する。
【0193】結晶粒界における結晶格子の連続性は、そ
の結晶粒界が「平面状粒界」と呼ばれる粒界であること
に起因する。本明細書における平面状粒界の定義は、
「Characterization of High-Efficiency Cast-Si Sola
r Cell Wafers by MBIC Measurement ;Ryuichi Shimok
awa and Yutaka Hayashi,Japanese Journal of Applie
d Physics vol.27,No.5,pp.751-758,1988」に記載さ
れた「Planar boundary」である。
【0194】上記論文によれば、平面状粒界には{11
1}双晶粒界、{111}積層欠陥、{221}双晶粒
界、{221}twist 粒界などが含まれる。この平面状
粒界は電気的に不活性であるという特徴を持つ。即ち、
結晶粒界でありながらキャリアの移動を阻害するトラッ
プとして機能しないため、実質的に存在しないと見なす
ことができる。
【0195】特に{111}双晶粒界はΣ3の対応粒
界、{221}双晶粒界はΣ9の対応粒界とも呼ばれ
る。Σ値は対応粒界の整合性の程度を示す指針となるパ
ラメータであり、Σ値が小さいほど整合性の良い粒界で
あることが知られている。
【0196】本出願人が本実施例の作製方法による半導
体薄膜を詳細にTEMで観察した結果、結晶粒界の殆ど
(90%以上、典型的には95%以上)がΣ3の対応粒
界、即ち{111}双晶粒界であることが判明した。
【0197】二つの結晶粒の間に形成された結晶粒界に
おいて、両方の結晶の面方位が{110}である場合、
{111}面に対応する格子縞がなす角をθとすると、
θ=70.5°の時にΣ3の対応粒界となることが知られて
いる。
【0198】従って、図38(A)のTEM写真に示さ
れた結晶粒界では、隣接する結晶粒の各格子縞が約70°
の角度で連続しており、この結晶粒界は{111}双晶
粒界であると容易に推察することができる。
【0199】なお、θ= 38.9 °の時にはΣ9の対応粒
界となるが、この様な他の結晶粒界も存在した。
【0200】この様な対応粒界は、同一面方位の結晶粒
間にしか形成されない。即ち、本願発明の半導体薄膜は
面方位が概略{110}で揃っているからこそ、広範囲
に渡ってこの様な対応粒界を形成しうるのである。この
特徴は、面方位が不規則な他のポリシリコン膜ではあり
得ることではない。
【0201】ここで、本実施例の作製方法による半導体
薄膜を1万5千倍に拡大したTEM写真(暗視野像)を
図41(A)に示す。白く見える領域と黒く見える領域
とが存在するが、同色に見える部分は配向性が同一であ
ることを示している。
【0202】図41(A)で特筆すべきはこれだけ広範
囲の暗視野像において、白く見える領域がかなりの割合
で連続的にまとまっている点である。これは配向性の同
じ結晶粒がある程度の方向性をもって存在し、隣接する
結晶粒同士で殆ど同一の配向性を有していることを意味
している。
【0203】他方、従来の高温ポリシリコン膜を1万5
千倍に拡大したTEM写真(暗視野像)を図41(B)
に示す。従来の高温ポリシリコン膜では同一面方位の部
分はばらばらに点在するのみであり、図41(A)に示
す様な方向性のあるまとまりは確認できない。これは隣
接する結晶粒同士の配向性が全く不規則であるためと考
えられる。
【0204】また、図41と同一の場所を明視野で観察
した場合のTEM写真を図42に示す。また、図42中
においてPoint 1を30万倍に拡大した写真を図43
(A)に、200万倍に拡大した写真を図43(B)に
示す。なお、図43(A)内において四角で囲まれた領
域が図43(B)に相当する。また、Point 1における
電子線回折パターン(スポット径 1.7μmφ)を図43
(C)に示す。
【0205】さらに、Point 1と全く同条件でPoint 2
とPoint 3を観察した。Point 2の観察結果を図44
(A)、図44(B)、図44(C)に、Point 3の観
察結果を図45(A)、図45(B)、図45(C)に
示す。
【0206】これらの観察結果から、任意の結晶粒界に
おいて結晶格子に連続性が保たれており、平面状粒界が
形成されていることが判る。なお、本出願人はここに示
した測定点以外にも多数の領域に渡って観察と測定を繰
り返し、TFTを作製するのに十分な広い領域におい
て、結晶粒界における結晶格子の連続性が確保されてい
ることを確認している。
【0207】(実施例2)
【0208】図15を参照する。図15には、本発明の
半導体装置の例として、インバータ回路が示されてい
る。図15(A)には、2つのPchTFT(符号:P
chTFT1およびPchTFT2)および1つのNc
hTFT(符号:NchTFT)によって構成されたイ
ンバータ回路が示されており、図15(B)には、2つ
のPchTFT(符号:PchTFT1およびPchT
FT2)および2つのNchTFT(符号:NchTF
T1およびNchTFT2)によって構成されたインバ
ータ回路が示されている。
【0209】図15(A)においては、PchTFT1
にはバックゲート電圧VBGP1が印加されている。また、
PchTFT2にはバックゲート電圧VBGP2が印加され
ている。また、NchTFTにはバックゲート電圧V
BGN が印加されている。
【0210】図15(A)に示される本実施例のインバ
ータ回路においては、PchTFT1のしきい値電圧V
thP1が、PchTFT2のしきい値電圧VthP2と、 VthP1>VthP2 の関係が成り立つようにバックゲート電圧を制御する。
こうすることによって、インバータ回路の消費電力を小
さくすることができる。
【0211】また、図15(B)に示される本実施例の
インバータ回路においては、PchTFT1にはバック
ゲート電圧VBGP1が印加されている。また、PchTF
T2にはバックゲート電圧VBGP2が印加されている。ま
た、NchTFT1にはバックゲート電圧VBGN1が印加
されている。また、NchTFT2にはバックゲート電
圧VBGN2が印加されている。
【0212】図15(B)に示される本実施例のインバ
ータ回路においては、PchTFT1、PchTFT
2、NchTFT1およびNchTFT2のそれぞれの
しきい値電圧VthP1、VthP2、VthN1、VthN2が、次の
ような関係にあるようにバックゲート電圧を制御する。 |VthP1>VthP2| |VthN1<VthN2| こうすることによって、インバータ回路の消費電力を小
さくすることができる。
【0213】なお、本実施例のインバータ回路を構成す
るTFTの構成は、実施例1または後述の実施例3もし
くは実施例4を参照できる。
【0214】(実施例3)
【0215】図16を参照する。図16には、本実施例
の半導体装置が示されている。図16において、801
は基盤であり、ガラス基板や石英基盤のような絶縁基板
が用いられる。802は下地膜である。803および8
04はバックゲート電極である。805は第1ゲート絶
縁膜である。806および807は半導体活性層であ
り、ソース領域、ドレイン領域、低濃度不純物領域、お
よびチャネル形成領域から成る。808および809は
第2ゲート絶縁膜である。810〜812はソース電極
およびドレイン電極である。813および814はゲー
ト電極である。815は層間絶縁膜である。
【0216】バックゲート電極803および804に
は、任意の電圧が印加できるように設計されている。
【0217】なお、本実施例の半導体装置においては、
バックゲート電極813および814の形状が発明の実
施の形態で説明した半導体装置とは異なり、バックゲー
ト電極813および814が活性層のチャネル形成領域
の下部のみに形成されている。他の構造は、発明の実施
の形態で説明した半導体装置と異なる点はない。
【0218】本実施例の半導体装置は、実施例1に記載
された作製方法によって作製され得る。
【0219】(実施例4)
【0220】図17を参照する。図17には、本実施例
の半導体表示装置として、アクティブマトリクス型液晶
表示装置が示されている。本実施例の半導体表示装置
は、実施例1の半導体表示装置と異なる構造を有してい
る。つまり、画素TFTのバックゲート電極を画素TF
Tの活性層よりも大きくし、かつフローティング構造と
することによって、裏面からの光が画素TFTに入射す
るのを防ぐ用にしている。
【0221】また、本実施例の半導体表示装置において
は、バックゲート電極および形状が発明の実施の形態で
説明した半導体装置とは異なり、バックゲート電極およ
び活性層のチャネル形成領域の下部のみに形成されてい
る。
【0222】他の構造は、実施例1の半導体表示装置と
異なる点はない。
【0223】(実施例5)
【0224】本実施例では、上記実施例1〜4で説明し
た半導体装置または半導体表示装置において、TFTの
しきい値電圧を制御して回路を正確に動作させるだけで
なく、動作していない回路を構成するTFTのしきい値
電圧も制御し、ゲート電極に電圧が印加されていない時
のドレイン電流をできる限り小さくするようにした場合
について説明する
【0225】図28を参照する。図28には、Nチャネ
ル型TFTのId−Vg曲線が示されている。601で
示されるのが、バックゲート電極に電圧を印加しない状
態でのNチャネルTFTの特性を示しており、602で
示されるのが、バックゲート電極に負の電圧を印加した
状態でのNチャネルTFTの特性を示している。バック
ゲート電極に電圧を印加しない状態では、ゲート電極に
電圧が印加されていない状態における、ドレイン電流の
総和が大きくなってしまう。そこで、バックゲート電極
に負の電圧を印加すると、しきい値電圧が右(正)方向
にシフトし、ゲート電極に電圧が印加されない状態で
は、流れるドレイン電流の総和は、バックゲート電極に
電圧を印加しない状態のそれに比較して、小さくなる。
よって、動作していない回路を構成するTFTにもバッ
クゲート電圧を印加し、しきい値電圧を変化させてやる
ことで消費電力の低減をはかることができる。なお、P
チャネル型TFTの場合も同様にしてしきい値電圧を変
化させ、ドレイン電流の総和を小さくしてやることがで
きる。
【0226】図29には、複数の回路を有する半導体装
置の場合が示されている。このような場合、制御回路
が、回路1〜回路4を構成するTFTのしきい値電圧を
制御するコントロール信号(バックゲート電圧)を送
り、回路1〜回路4のうち動作していない回路には、前
述したようなドレイン電流の総和が小さくなるようなバ
ックゲート電圧を印加するようにする。
【0227】(実施例6)本実施例では、本発明をアクテ
ィブマトリクス型液晶表示装置に適用した場合について
説明する。図18(A) および(B) は、絶縁表面となっ
ている基板上に複数の薄膜トランジスタを形成し、アク
ティブマトリクス型液晶表示装置を構成したときの例で
ある。本実施例では、画素マトリクス回路の1つの画素
と、駆動回路( ロジック回路等) の基本回路であるCM
OS回路とが同時に作製されたときの様子を示す。ま
た、Pチャネル薄膜トランジスタとNチャネル薄膜トラ
ンジスタとが、それぞれ1つのゲート電極を備えている
場合を示しているが、ダブルゲート型やトリプルゲート
型のような複数のゲート電極を備えた薄膜トランジスタ
によるCMOS回路をも同様に作製することができる。
図18( A) を用いて実施例のアクティブマトリクス型
液晶表示装置の作製工程を説明する。まずガラス基板1
701上にバックゲート電極1702を成膜、パターニ
ングして形成する。図18(A) ではパターニングした
バックゲート電極を記してあるが、工程数減少に配慮す
れば成膜したままの状態つまりパターニングしないまま
でバックゲート電極とすることもできる。バックゲート
電極1702の材質には、メタルとしてアルミニウムAl
, タンタルTa ,窒化タンタル TaN,チタンTi ,窒化チタ
ンTiN , モリブデンMo ,タングステンW などの金属およ
び不純物含有Siがあげられるが、抵抗の高い材質を駆使
するときには、その負荷抵抗を考慮して、なるべくなら
パターニングによる形成工程を行うことが望ましい。
【0228】図18(B) はバックゲート電極1702
のサイズが異なるだけであり、図18(A) とまったく
同構造のものである。図18(A) のように、バックゲ
ート電極1702のサイズがゲート電極1707より大
きいと、バックゲート電極1702、下地酸化膜170
3、活性層ポリシリコン1704とで負荷容量が形成さ
れ、応答速度が遅くなる。よって高速応答を必要とする
ときには、図18(B)の構造が望ましい。ガラス基板1
701は、プロセスの最高温度によって、高温プロセス
ならば石英ガラスを低温プロセスならば石英以外の安価
なガラス基板を用いることができる。
【0229】つぎに下地膜としてシリコン酸化膜170
3を成膜した後、a-Si膜1704を成膜する。このとき
下地膜1703の汚染を低減するために、真空状態を開
放せず連続成膜できればより望ましい工程となる。成膜
されたa-Si1704は、熱処理およびレーザー処理によ
って結晶化し、ポリシリコンとなる。フォトリソグラフ
ィにてポリシリコンの島状領域を形成する。
【0230】次に、活性層表面の自然酸化膜除去のた
め、稀フッ酸処理した後、ゲート酸化膜 (シリコン酸化
膜) 1706を成膜する。ゲート酸化膜1706は、L
PCVD、APCVD、プラズマCVD等どのような手
法でもよい。つぎにゲート電極膜を成膜し、陽極酸化・
フォトリソグラフィー・エッチングを行い、ゲート電極
1707を形成する。次にN型不純物 (リンP、ヒ素A
sなど) を全面ドーピングし、N型のソース、ドレイン
領域を形成する、ここでゲート電極の直下はゲート電極
形成後にドーピングされるため、不純物は入らない。
【0231】Pチャネル薄膜トランジスタを作製するた
め、Nチャネル薄膜トランジスタ領域をレジストマスク
でブロックし、Pチャネル薄膜トランジスタ領域のみに
開孔パターニングした後、P型不純物( ホウ素Bなど)
をドーピングし、チャネルコンタクト領域の極性を反転
させる。ここではN型不純物ドーピングのあとにP型不
純物をドーピングしているが、この順番は逆であっても
かまわない。ただ、極性を反転させる必要上、後から打
ち込む不純物の濃度、つまりN型不純物を全面ドーピン
グしたときはP型不純物を、P型不純物を全面ドーピン
グしたときはN型不純物の打ち込み濃度を数倍ぐらいの
濃度としなければならない。こうして不純物打ち込み領
域1705が形成される。
【0232】打ち込まれた不純物は、熱処理やレーザー
処理により活性化される。それと同時に打ち込み工程で
受けた活性層1704の損傷も修復される。次に第一層
間絶縁膜1708を成膜し、コンタクトホールを開孔す
る。このとき同時にボトムゲート接続用のコンタクトホ
ールも開孔する。第一層間絶縁膜1708はどのような
手法で成膜してもかまわない。また、後に成膜する配線
金属膜の段差被服( ステップカバレージ) に配慮して窒
化膜との二層構造をとってもかまわない。さらに、第一
層間絶縁膜1708として有機性樹脂膜を用いることも
できる。
【0233】次に配線用金属膜を成膜し、フォトリソグ
ラフィー・エッチングにて配線電極( ソース−ドレイン
電極) 1709が形成される。最後に水素雰囲気下で水
素化処理し、薄膜トランジスタ特性を調整する。この水
素化処理は活性層シリコン膜中の未結合手( ダングリン
グボンド) を水素終端し、薄膜トランジスタ特性を良好
にしている。また、それだけでなく配線金属とシリコン
膜とのオーミック接触をとるシンタリングも兼ねること
ができる。なお、水素化は活性化のあとに処理すること
もできる。これで、しきい値制御ボトムゲート電極を持
った薄膜トランジスタが作製できた。これらの工程にお
いては、CMOSを考えると、新たに追加すべき工程は
なく、従来と同じ工程において、素子の形成が可能であ
る。
【0234】次に有機樹脂膜からなる第二層間絶縁膜1
710を0.5〜3μmの厚さで形成する。有機樹脂膜
としてはポリイミド、アクリル、ポリイミドアミド等が
用いられる。
【0235】第二層間絶縁膜1710を遮光性のあるブ
ラックマトリクスで形成してもよい。ブラックマトリク
スとしては、チタン膜、黒色顔料を含む樹脂等を用いる
こともできる。
【0236】そして、第二層間絶縁膜1710にコンタ
クトホールを開孔し、画素電極1711を120nm厚
で形成する。透過型のアクティブマトリクス液晶表示用
装置の場合、一般的に透明導電膜としてITO膜が用い
られる。
【0237】ここで基板全体を水素雰囲気下で水素処理
するが、工程数減少を考慮して、活性化後に行った水素
化処理をこの時点で一括して行ってもよい。
【0238】次に、ポリイミド配向膜1712を形成し
( 本実施例では、比較的小さなプレチルド角を持つポリ
イミドを用いた) 、ラビング処理した後、対向基板17
16を公知のセル組み工程により、シール材やスペーサ
ーなどを介して貼り合わせる。その後、両基板の間に液
晶1713を注入し、封止材によって完全に封止して図
17の駆動回路搭載アクティブマトリクス液晶表示用装
置が完成する。本実施例では、注入液晶にネマチック液
晶を用いたが、液晶の種類は問わない。また、表示モー
ドもTNモードに限らず、他の表示モードを用いること
もできる。1714は配向膜で、1715は対向電極
で、1716は対向基板である。
【0239】(実施例7)図19はインバータ、NAND
回路で構成された信号線駆動回路( ソースドライバー)
である。インバータ、アナログスイッチにはしきい値制
御端子が接続されており、これによりバックゲート電圧
をかけてしきい値を変化させることができる。図20も
図19と同様で走査線駆動回路( ゲートドライバー) の
一例である。どちらにおいても、インバータ、アナログ
スイッチ、クロックトインバータにはすべてしきい値制
御端子が接続されている。図19、図20では記載して
いないが、アクティブマトリクス回路へ接続されるNA
ND回路、インバータ、アナログスイッチ、クロックト
インバータについてもしきい値制御端子を接続すること
ができる。図19、図20で記載されている以外にどの
ような論理回路( 電子回路) であってもしきい値制御端
子の接続が可能である。
【0240】(実施例8)図21は実施例7で示したドラ
イバーを駆使し、実際の表示モジュールとして構成した
ものであり、図7をさらに発展させた構成になってい
る。図21においてしきい値制御回路は、第一の複数の
薄膜トランジスタで構成された信号線駆動回路と第二の
複数の薄膜トランジスタで構成された走査線駆動回路と
を独立に制御している。また、図22には回路の具体的
な平面図を示しておいた。図22において、駆動回路を
構成する複数の薄膜トランジスタには、それぞれすべて
電源ライン( VDD) およびグランドライン( GND) が
接続されており、またバックゲート電極として形成され
たしきい値制御端子には、所望する任意のバックゲート
電圧を印加することができるようになっている。
【0241】(実施例9)図23(A) および(B) は、本
発明を画素スイッチとして形成された薄膜トランジスタ
に適用したものである。図23(A) では、画素スイッ
チとして形成された薄膜トランジスタに同極性の信号を
加えている。Nチャネル薄膜トランジスタならば正電圧
をPチャネル薄膜トランジスタならば負電圧をゲート電
極およびバックゲート電極の両方に印加することで、ゲ
ート電極側およびバックゲート電極側の両方にチャネル
が誘起され、大電流を取り出すことができる。こうする
ことによって、TFTサイズの縮小化がはかれる。図2
3(B) のように、同極性の信号をゲート電極、バック
ゲート電極に対して別々に入力してもよく、任意の電流
値を取り出して、それに応じたTFT設計が可能とな
る。
【0242】(実施例10)図24(A) および( B)
は、本発明を画素スイッチを動作させるアナログスイッ
チに形成されている薄膜トランジスタに適用したもので
ある。図24(A)では、実施例9と同様に薄膜トランジ
スタに同極性の信号を加えている。図24(B) は図2
4(A) で加える信号を個別に入力したものであり、原
理と効果は実施例8と同じものとなる。
【0243】実施例8および実施例9で提示した原理と
効果は、これらの例に限定されるわけではなく、これら
以外にどのような部分の薄膜トランジスタにも適用する
ことができる。
【0244】(実施例11)本実施例では、本願発明によ
って作製された液晶表示装置の例を図25に示す。画素
薄膜トランジスタ(画素スイッチング素子)の作製方法
やセル組工程は公知の手段を用いれば良いので詳細な説
明は省略する。
【0245】図25において2400は絶縁表面を有す
る基板(酸化シリコン膜を設けたプラスチック基板)、
2401は画素マトリクス回路、2402は走査線駆動
回路、2403は信号線駆動回路、2430は対向基
板、2410はFPC(フレキシブルプリントサーキッ
ト)、2420はロジック回路である。ロジック回路2
420としては、D/Aコンバータ、γ補正回路、信号
分割回路などの従来ICで代用していた様な処理を行う
回路を形成することができる。勿論、基板上にICチッ
プを設けて、ICチップ上で信号処理を行うことも可能
である。
【0246】さらに、本実施例では液晶表示装置を例に
挙げて説明しているが、アクティブマトリクス型の表示
装置であればEL(エレクトロルミネッセンス)表示装
置やEC(エレクトロクロミックス)表示装置に本願発
明を適用することも可能であることは言うまでもない。
【0247】また、本願発明を用いて作製できる液晶表
示装置は透過型か反射型かは問わない。どちらを選択す
るのも実施者の自由である。この様に本願発明はあらゆ
るアクティブマトリクス型の電気光学装置(半導体装
置)に対して適用することが可能である。
【0248】(実施例12)
【0249】上記実施例6〜11では、バックゲート電
極に任意の電圧を印加してしきい値電圧の制御を行った
が、回路を制御するロジック信号をバックゲート電極に
印加するようにしてもよい。
【0250】(実施例13)
【0251】上記実施例の半導体表示装置においては、
ネマチック液晶を用いたTNモードが表示モードとして
用いられているが、他の表示モードなども用いることが
できる。
【0252】さらに、応答速度の速い無しきい値反強誘
電性液晶または強誘電性液晶を用いて、アクティブマト
リクス型液晶表示装置を構成してもよい。
【0253】例えば、1998, SID, "Characteristics an
d Driving Scheme of Polymer-Stabilized Monostable
FLCD Exhibiting Fast Response Time and High Contra
st Ratio with Gray-Scale Capability" by H. Furue e
t al.や、1997, SID DIGEST,841, "A Full-Color Thres
holdless Antiferroelectric LCD Exhibiting WideView
ing Angle with Fast Response Time" by T. Yoshida e
t al.や、1996, J.Mater. Chem. 6(4), 671-673, "Thre
sholdless antiferroelectricity in liquid crystals
and its application to displays" by S. Inui et al.
や、米国特許第5594569 号に開示された液晶を用いるこ
とが可能である。
【0254】ある温度域において反強誘電相を示す液晶
を反強誘電性液晶という。反強誘電性液晶を有する混合
液晶には、電場に対して透過率が連続的に変化する電気
光学応答特性を示す、無しきい値反強誘電性混合液晶と
呼ばれるものがある。この無しきい値反強誘電性混合液
晶は、V字型の電気光学応答特性を示すものがあり、そ
の駆動電圧が約±2.5V程度(セル厚約1μm〜2μ
m)のものも見出されている。
【0255】ここで、V字型の電気光学応答を示す無し
きい値反強誘電性混合液晶の印加電圧に対する光透過率
の特性を示す例を図30に示す。図30に示すグラフの
縦軸は透過率(任意単位)、横軸は印加電圧である。な
お、アクティブマトリクス型液晶表示装置の入射側の偏
光板の透過軸は、アクティブマトリクス型液晶表示装置
のラビング方向にほぼ一致する無しきい値反強誘電性混
合液晶のスメクティック層の法線方向とほぼ平行に設定
されている。また、出射側の偏光板の透過軸は、入射側
の偏光板の透過軸に対してほぼ直角(クロスニコル)に
設定されている。
【0256】図30に示されるように、このような無し
きい値反強誘電性混合液晶を用いると、低電圧駆動かつ
階調表示が可能となることがわかる。
【0257】このような低電圧駆動の無しきい値反強誘
電性混合液晶をアナログドライバを有するアクティブマ
トリクス型液晶表示装置に用いた場合には、画像信号の
サンプリング回路の電源電圧を、例えば、5V〜8V程
度に抑えることが可能となる。よって、ドライバの動作
電源電圧を下げることができ、アクティブマトリクス型
液晶表示装置の低消費電力化および高信頼性が実現でき
る。
【0258】また、このような低電圧駆動の無しきい値
反強誘電性混合液晶をデジタルドライバを有するアクテ
ィブマトリクス型液晶表示装置に用いた場合にも、D/
A変換回路の出力電圧を下げることができるので、D/
A変換回路の動作電源電圧を下げることができ、ドライ
バの動作電源電圧を低くすることができる。よって、ア
クティブマトリクス型液晶表示装置の低消費電力化およ
び高信頼性が実現できる。
【0259】よって、このような低電圧駆動の無しきい
値反強誘電性混合液晶を用いることは、比較的LDD領
域(低濃度不純物領域)の幅が小さなTFT(例えば、
0nm〜500nmまたは0nm〜200nm)を用い
る場合においても有効である。
【0260】また、一般に、無しきい値反強誘電性混合
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶をアクティブマ
トリクス型液晶表示装置に用いる場合には、画素に比較
的大きな保持容量が必要となってくる。よって、自発分
極が小さな無しきい値反強誘電性混合液晶を用いるのが
好ましい。
【0261】なお、このような無しきい値反強誘電性混
合液晶を用いることによって低電圧駆動が実現されるの
で、アクティブマトリクス型液晶表示装置の低消費電力
が実現される。
【0262】なお、図30に示すような電気光学特性を
有する液晶は、いかなるものも本発明のアクティブマト
リクス型液晶表示装置の表示媒体として用いることがで
きる。
【0263】また、本発明の半導体表示装置には、印加
電圧に応答して光学的特性が変調され得るその他のいか
なる表示媒体を用いてもよい。例えば、エレクトロルミ
ネセンス素子などを用いても良い。
【0264】(実施例14)本願発明は従来のIC技術
全般に適用することが可能である。即ち、現在市場に流
通している全ての半導体回路に適用できる。例えば、ワ
ンチップ上に集積化されたRISCプロセッサ、ASI
Cプロセッサ等のマイクロプロセッサに適用しても良い
し、液晶用ドライバー回路(D/Aコンバータ、γ補正
回路、信号分割回路等)に代表される信号処理回路や携
帯機器(携帯電話、PHS、モバイルコンピュータ)用
の高周波回路に適用しても良い。
【0265】また、マイクロプロセッサ等の半導体回路
は様々な電子機器に搭載されて中枢回路として機能す
る。代表的な電子機器としてはパーソナルコンピュー
タ、携帯型情報端末機器、その他あらゆる家電製品が挙
げられる。また、車両(自動車や電車等)の制御用コン
ピュータなども挙げられる。本願発明はその様な半導体
装置に対しても適用可能である。
【0266】(実施例15)
【0267】上記実施例の半導体装置および半導体表示
装置には様々な用途がある。本実施例では、本発明の半
導体装置および半導体表示装置を組み込んだ半導体機器
について説明する。
【0268】このような半導体機器には、ビデオカメ
ラ、スチルカメラ、プロジェクタ、ヘッドマウントディ
スプレイ、カーナビゲーション、パーソナルコンピュー
タ、携帯情報端末(モバイルコンピュータ、携帯電話な
ど)などが挙げられる。それらの一例を図32,33に
示す。
【0269】図31(A)は携帯電話であり、本体11
01、音声出力部1102、音声入力部1103、半導
体表示装置1104、操作スイッチ1105、アンテナ
1106で構成される。
【0270】図31(B)はビデオカメラであり、本体
1107、半導体表示装置1108、音声入力部110
9、操作スイッチ1110、バッテリー1111、受像
部1112で構成される。
【0271】図31(C)はモバイルコンピュータであ
り、本体1113、カメラ部1114、受像部111
5、操作スイッチ1116、半導体表示装置1117で
構成される。
【0272】図31(D)はヘッドマウントディスプレ
イであり、本体1118、半導体表示装置1119、バ
ンド部1120で構成される。
【0273】図31(E)はリア型プロジェクタであ
り、1121は本体、1122は光源、1123は半導
体表示装置、1124は偏光ビームスプリッタ、112
5および1126はリフレクター、127はスクリーン
である。なお、リア型プロジェクタは、視聴者の見る位
置によって、本体を固定したままスクリーンの角度を変
えることができるのが好ましい。なお、半導体表示装置
1123を3個(R、G、Bの光にそれぞれ対応させ
る)使用することによって、さらに高解像度・高精細の
リア型プロジェクタを実現することができる。
【0274】図31(F)はフロント型プロジェクタで
あり、本体1128、光源1129、半導体表示装置1
130、光学系1131、スクリーン1132で構成さ
れる。なお、半導体表示装置1130を3個(R、G、
Bの光にそれぞれ対応させる)使用することによって、
さらに高解像度・高精細のフロント型プロジェクタを実
現することができる。
【0275】図32(A)はゴーグルディスプレイであ
り、本体1133、表示装置1134、アーム部113
5で構成される。本発明は表示装置2532やその他の
信号制御回路に適用することができる。
【0276】図32(B)は携帯書籍(電子書籍)であ
り、本体1136、表示装置1137、1138、記憶
媒体1139、操作スイッチ1140、アンテナ114
1で構成される。本発明は表示装置1137、1138
やその他の信号制御回路に適用することができる。
【0277】図32(C)はパーソナルコンピュータで
あり、本体1142、画像入力部1143、表示装置1
144、キーボード1145で構成される。本願発明を
画像入力部1143、表示装置1144やその他の信号
制御回路に適用することができる。
【0278】図32(D)はプログラムを記録した記録
媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであ
り、本体1146、表示装置1147、スピーカ部11
48、記録媒体1149、操作スイッチ1150で構成
される。なお、この装置は記録媒体としてDVD(Di
gtal Versatile Disc)、CD等を
用い、音楽鑑賞や映画鑑賞やゲームやインターネットを
行うことができる。本発明は表示装置1147やその他
の信号制御回路に適用することができる。
【0279】図32(E)はデジタルカメラであり、本
体1151、表示装置1152、接眼部1153、操作
スイッチ1154、受像部(図示しない)で構成され
る。本願発明を表示装置1152やその他の信号制御回
路に適用することができる。
【0280】
【発明の効果】
【0281】本発明のバックゲート電極を有するTFT
によって構成される半導体装置によると、TFTのしき
い値電圧を制御することができ、回路の動作をコントロ
ールすることができる。
【0282】また、本発明のバックゲートを有するTF
Tによって構成される半導体表示装置によると、ドライ
バ回路やたの周辺回路を構成するTFTのしきい値電圧
を制御できるだけでなく、画素TFTのしきい値電圧を
制御することができるので、より良好な画像を得ること
ができる。
【0283】また、本発明によると、動作していない回
路を構成するTFTのしきい値電圧を制御し、動作して
いない回路を構成するドレイン電流の総和を小さくし、
消費電力を低減することができる。
【0284】さらに本発明では、薄膜トランジスタから
大きな電流値を取り出すことができ、また、それを任意
に制御することも可能であり、TFTサイズの縮小化を
はかることもできる。
【図面の簡単な説明】
【図1】 本発明の半導体装置のある実施形態を示す図
である。
【図2】本発明の第一の実施例である。
【図3】本発明に使用する薄膜トランジスタの平面図で
ある。
【図4】本発明を適用したインバータ回路例である。
【図5】本発明を適用したNAND回路例である。
【図6】可変抵抗、可変電圧源を用いたしきい値制御回
路の例である。
【図7】しきい値制御回路を表示ユニットとして構成し
た例である。
【図8】薄膜トランジスタを同一基板上に形成したしき
い値制御回路である。
【図9】図14のしきい値制御回路をTFTを用いて具
現化したものである。
【図10】本発明を適用したインバータ回路である。
【図11】 本発明の半導体装置または半導体表示装置
の一作製方法を示す図である。
【図12】 本発明の半導体装置または半導体表示装置
の一作製方法を示す図である。
【図13】 本発明の半導体装置または半導体表示装置
の一作製方法を示す図である。
【図14】 本発明の半導体装置または半導体表示装置
の一作製方法を示す図である。
【図15】 本発明の半導体装置のある実施形態として
のインバータ回路の回路構成を示す図である。
【図16】 本発明の半導体装置のある実施形態を示す
図である。
【図17】 本発明の半導体表示装置のある実施形態を
示す図である。
【図18】本発明をアクティブマトリクス型液晶表示装
置に適用したときの例である。第一の実施例である。
【図19】インバータ、NAND回路で構成された信号
線駆動回路( ソースドライバー) である。本発明を適用
した第二の実施例である。
【図20】インバータ、NAND回路で構成された走査
線駆動回路( ゲートドライバー) である。本発明を適用
した第二の実施例である。
【図21】ゲートドライバー、ソースドライバーを駆使
したアクティブマトリクス型液晶表示装置の表示モジュ
ール例である。本発明の第三の実施例である。
【図22】ゲートドライバー、ソースドライバーを駆使
したアクティブマトリクス型液晶表示装置の表示モジュ
ール例の平面図である。第三の実施例である。
【図23】本発明を画素スイッチの薄膜トランジスタに
適用したものである。本発明の第四の実施例である。
【図24】本発明を画素スイッチを動作させる薄膜トラ
ンジスタに適用したものである。本発明の第五の実施例
である。
【図25】本発明によって作製された液晶表示装置であ
る。本発明の第六の実施例である。
【図26】本発明を説明した薄膜トランジスタのドレイ
ン電流−ゲート電圧特性図である。
【図27】本発明においてバックゲート電圧を変化させ
たときのしきい値電圧の変化を示した図である。
【図28】 本発明の半導体装置および半導体表示装置
における、TFTのしきい値電圧の制御を説明するId
−Vg曲線である。
【図29】 複数の回路を有する本発明の半導体装置の
ある実施形態のブロック図である。
【図30】 無しきい値反強誘電性混合液晶の印加電圧
−透過率特性を示すグラフである。
【図31】 本発明の半導体装置および半導体表示装置
をもちいた半導体機器の一例を示す図である。
【図32】本発明を様々な電気機器のディスプレイに適
用した例である。本発明の第七の実施例である。
【図33】アクティブマトリクス型半導体表示装置の従
来例である。
【図34】アクティブマトリクス型液晶表示装置の従来
例である。
【図35】ポリシリコン薄膜トランジスタを用いたアク
ティブマトリクス型液晶表示装置とシフトレジスタ構成
の従来例である。
【図36】Nチャネル薄膜トランジスタのゲート電圧−
ドレイン電流特性図である。
【図37】インバータ回路例である。
【図38】 半導体薄膜の結晶粒界の構造を示すTEM
写真である。
【図39】 半導体薄膜の電子線回折パターンを示す写
真である。
【図40】 半導体薄膜の結晶粒を示すTEM写真であ
る。
【図41】 半導体薄膜の暗視野像を示すTEM写真で
ある。
【図42】 半導体薄膜の明視野像を示すTEM写真で
ある。
【図43】 半導体薄膜の結晶粒界の様子を示すTEM
写真である。
【図44】 半導体薄膜の結晶粒界の様子を示すTEM
写真である。
【図45】 半導体薄膜の結晶粒界の様子を示すTEM
写真である。
【符号の説明】
101 基板 102 下地膜 103、104 バックゲート電極 105 第1ゲート絶縁膜 106、107 活性層 108、109 第2ゲート絶縁膜 110、111、112 ソース電極、ドレイン電極 113、114 ゲート電極
フロントページの続き (72)発明者 坂本 直哉 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 Fターム(参考) 2H092 GA48 GA49 GA50 GA59 JA25 JA29 JA38 JA42 JA44 JA46 JA47 JB13 JB23 JB32 JB33 JB38 JB57 JB63 JB69 KA04 KA07 KA12 KB23 MA05 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA24 MA27 MA32 MA35 MA37 MA41 NA13 NA24 NA25 NA27 NA29 PA06 QA07 2H093 NA16 NA34 NA42 NA80 NC22 NC23 NC25 NC26 NC34 NC68 ND37 ND39 ND48 ND55 ND56 NE03 NE07 NF05 NG02 5F110 AA08 AA09 AA18 AA19 BB01 BB04 BB20 CC02 CC08 DD02 DD03 EE01 EE03 EE04 EE06 EE09 EE30 EE34 FF02 FF23 FF29 FF30 FF32 GG02 GG13 GG33 GG34 GG45 GG47 HJ01 HJ12 HJ23 NN03 NN04 NN24 NN27 NN46 NN80 PP13 PP23 PP24 PP27 PP34 QQ24 QQ28

Claims (44)

    【特許請求の範囲】
  1. 【請求項1】複数の画素薄膜トランジスタがマトリクス
    状に配置されたアクティブマトリクス回路と、 複数の薄膜トランジスタで構成された信号線駆動回路
    と、 複数の薄膜トランジスタで構成された走査線駆動回路
    と、 前記複数の薄膜トランジスタのしきい値を制御するしき
    い値制御回路と、 を同一基板上に有することを特徴とするアクティブマト
    リクス型半導体表示装置。
  2. 【請求項2】複数の画素薄膜トランジスタがマトリクス
    状に配置されたアクティブマトリクス回路と、 複数の薄膜トランジスタで構成された信号線駆動回路
    と、 複数の薄膜トランジスタで構成された走査線駆動回路
    と、 前記複数の薄膜トランジスタのしきい値を制御するしき
    い値制御回路と、 を有するアクティブマトリクス型半導体表示装置であっ
    て、 前記複数の薄膜トランジスタは、しきい値を制御するた
    めの制御用端子を有し、前記しきい値制御回路は、前記
    制御用端子に任意の電圧を印加することを特徴とするア
    クティブマトリクス型半導体表示装置。
  3. 【請求項3】前記しきい値制御回路は可変抵抗を有し、
    この可変抵抗を調整することにより前記制御用端子に任
    意の電圧を印加することを特徴とする請求項1または請
    求項2に記載のアクティブマトリクス型半導体表示装
    置。
  4. 【請求項4】前記しきい値制御回路は、前記薄膜トラン
    ジスタと、前記薄膜トランジスタの電流を電圧に変換す
    る負荷と、負荷に発生する電圧を増幅する増幅器とを有
    し、前記増幅器からの出力を前記薄膜トランジスタに負
    帰還し、かつ前記しきい値制御用端子に出力することを
    特徴とする請求項1または請求項2に記載のアクティブ
    マトリクス型半導体表示装置。
  5. 【請求項5】前記複数の画素薄膜トランジスタおよび前
    記複数の薄膜トランジスタは、Nチャネル薄膜トランジ
    スタを有しており、前記Nチャネル薄膜トランジスタの
    前記しきい値制御端子には、グランド電位より高い電圧
    を印加することを特徴とした請求項1または請求項2に
    記載のアクティブマトリクス型半導体表示装置。
  6. 【請求項6】前記複数の画素薄膜トランジスタおよび前
    記複数の薄膜トランジスタは、Nチャネル薄膜トランジ
    スタを有しており、前記Nチャネル薄膜トランジスタの
    前記しきい値制御端子には、グランド電位より低い電圧
    を印加することを特徴とした請求項1または請求項2に
    記載のアクティブマトリクス型半導体表示装置。
  7. 【請求項7】前記複数の画素薄膜トランジスタおよび前
    記複数の薄膜トランジスタは、Pチャネル薄膜トランジ
    スタを有しており、前記Pチャネル薄膜トランジスタの
    前記しきい値制御端子には、電源電位より高い電圧を印
    加することを特徴とした請求項1または請求項2に記載
    のアクティブマトリクス型半導体表示装置。
  8. 【請求項8】前記複数の画素薄膜トランジスタおよび前
    記複数の薄膜トランジスタは、Pチャネル薄膜トランジ
    スタを有しており、前記Pチャネル薄膜トランジスタの
    前記しきい値制御端子には、電源電位より低い電圧を印
    加することを特徴とした請求項1または請求項2に記載
    のアクティブマトリクス型半導体表示装置。
  9. 【請求項9】複数の画素薄膜トランジスタがマトリクス
    状に配置されたアクティブマトリクス回路と、 第一の複数の薄膜トランジスタで構成された信号線駆動
    回路と、 第二の複数の薄膜トランジスタで構成された走査線駆動
    回路と、 前記複数の画素薄膜トランジスタ、前記第一の複数の薄
    膜トランジスタおよび前記第二の複数の薄膜トランジス
    タのしきい値を制御するしきい値制御回路と、を同一基
    板上に有することを特徴とするアクティブマトリクス型
    半導体表示装置。
  10. 【請求項10】複数の画素薄膜トランジスタがマトリク
    ス状に配置されたアクティブマトリクス回路と、 第一の複数の薄膜トランジスタで構成された信号線駆動
    回路と、 第二の複数の薄膜トランジスタで構成された走査線駆動
    回路と、 前記複数の画素薄膜トランジスタ、前記第一の複数の薄
    膜トランジスタおよび前記第二の複数の薄膜トランジス
    タのしきい値を制御するしきい値制御回路と、を有する
    アクティブマトリクス型半導体表示装置であって、 前記第一の複数の薄膜トランジスタおよび前記第二の複
    数の薄膜トランジスタは、それぞれしきい値を制御する
    ための制御用端子を有し、前記しきい値制御回路は、前
    記制御用端子に任意の電圧を印加することを特徴とする
    アクティブマトリクス型半導体表示装置。
  11. 【請求項11】前記しきい値制御回路は、前記第一の複
    数の薄膜トランジスタと前記第二の複数の薄膜トランジ
    スタとをそれぞれ独立に制御することを特徴とした請求
    項9または請求項10に記載のアクティブマトリクス型
    半導体表示装置。
  12. 【請求項12】前記しきい値制御回路は、前記第一の複
    数の薄膜トランジスタと前記第二の複数の薄膜トランジ
    スタとを共通に制御することを特徴とした請求項9また
    は請求項10に記載のアクティブマトリクス型半導体表
    示装置。
  13. 【請求項13】前記複数の薄膜トランジスタはゲート電
    極の反対側に前記しきい値制御端子としてバックゲート
    電極を有しており、前記バックゲート電極に任意の電圧
    を印加することを特徴とする請求項1ないし請求項8の
    いずれか一つに記載のアクティブマトリクス型半導体表
    示装置。
  14. 【請求項14】前記第一の複数の薄膜トランジスタと前
    記第二の複数の薄膜トランジスタとはゲート電極の反対
    側に前記しきい値制御端子としてバックゲート電極を有
    しており、前記バックゲート電極に任意の電圧を印加す
    ることを特徴とする請求項9ないし請求項12のいずれ
    か一つに記載のアクティブマトリクス型半導体表示装
    置。
  15. 【請求項15】バックゲート電極を有する第一のPチャ
    ネル薄膜トランジスタと、 バックゲート電極を有する第二のPチャネル薄膜トラン
    ジスタと、 バックゲート電極を有する第一のNチャネル薄膜トラン
    ジスタと、を有するインバータ回路であって、 前記第一のPチャネル薄膜トランジスタのバックゲート
    電極にバックゲート電圧が印加されたときのしきい値電
    圧VthP1と前記第二のPチャネル薄膜トランジスタとの
    バックゲート電極にバックゲート電圧が印加されたとき
    のしきい値電圧VthP2とには、 VthP1>VthP2 の関係が成り立つインバータ回路。
  16. 【請求項16】バックゲート電極を有する第一のPチャ
    ネル薄膜トランジスタと、 バックゲート電極を有する第二のPチャネル薄膜トラン
    ジスタと、 バックゲート電極を有する第一のNチャネル薄膜トラン
    ジスタと、 バックゲート電極を有する第二のNチャネル薄膜トラン
    ジスタと、で構成されるインバータ回路であって、 前記第一のPチャネル薄膜トランジスタのバックゲート
    電極にバックゲート電圧が印加されたときのしきい値電
    圧VthP1と、前記第二のPチャネル薄膜トランジスタの
    バックゲート電極にバックゲート電圧が印加されたとき
    のしきい値電圧VthP2と、前記第一のNチャネル薄膜ト
    ランジスタのバックゲート電極にバックゲート電圧が印
    加されたときのしきい値電圧VthN1と、前記第二のNチ
    ャネル薄膜トランジスタのバックゲート電極にバックゲ
    ート電圧が印加されたときのしきい値電圧VthN2とに
    は、 |VthP1>VthP2| |VthN1<VthN2| の関係が成り立つインバータ回路。
  17. 【請求項17】前記第一のPチャネル薄膜トランジスタ
    と、 前記第二のPチャネル薄膜トランジスタと、 前記第一のNチャネル薄膜トランジスタと、は相補型ト
    ランジスタを構成しており、前記第一のNチャネル薄膜
    トランジスタは第一の制御用端子を有しており、前記第
    一のPチャネル薄膜トランジスタおよび前記第二のPチ
    ャネル薄膜トランジスタは、第二の制御用端子をそれぞ
    れ有しており、前記しきい値制御回路は、前記第一の制
    御用端子および前記第二の制御用端子にそれぞれ任意の
    電圧を印加することを特徴とする請求項15に記載のイ
    ンバータ回路。
  18. 【請求項18】前記第一のPチャネル薄膜トランジスタ
    と、 前記第二のPチャネル薄膜トランジスタと、 前記第一のNチャネル薄膜トランジスタと、 前記第二のNチャネル薄膜トランジスタと、は相補型ト
    ランジスタを構成しており、前記第一のNチャネル薄膜
    トランジスタおよび前記第二のNチャネル薄膜トランジ
    スタは、第一の制御用端子をそれぞれ有しており、前記
    第一のPチャネル薄膜トランジスタおよび前記第二のP
    チャネル薄膜トランジスタは、第二の制御用端子をそれ
    ぞれ有しており、前記しきい値制御回路は、前記第一の
    制御用端子および前記第二の制御用端子にそれぞれ任意
    の電圧を印加することを特徴とする請求項16に記載の
    インバータ回路。
  19. 【請求項19】複数の画素薄膜トランジスタがマトリク
    ス状に配置されたアクティブマトリクス回路と、 複数の薄膜トランジスタで構成された信号線駆動回路
    と、 複数の薄膜トランジスタで構成された走査線駆動回路
    と、 前記複数の薄膜トランジスタのしきい値を制御するしき
    い値制御回路と、を有するアクティブマトリクス型半導
    体表示装置であって、前記複数の画素薄膜トランジスタ
    のそれぞれは、ゲート電極とバックゲート電極とを有し
    ており、前記ゲート電極と前記バックゲート電極とは互
    いに接続されており、かつ前記複数の薄膜トランジスタ
    のそれぞれは、ゲート電極とバックゲート電極とを有し
    ており、前記ゲート電極と前記バックゲート電極とは互
    いに接続されていることを特徴としたアクティブマトリ
    クス型半導体表示装置。
  20. 【請求項20】前記複数の画素薄膜トランジスタのそれ
    ぞれの前記ゲート電極と前記バックゲート電極とに同一
    の走査線信号が加えられることを特徴とした請求項19
    に記載のアクティブマトリクス型半導体表示装置。
  21. 【請求項21】前記複数の画素薄膜トランジスタのそれ
    ぞれの前記ゲート電極と前記バックゲート電極に振幅の
    異なる同極性の走査線信号が加えられることを特徴とし
    た請求項19に記載のアクティブマトリクス型半導体表
    示装置。
  22. 【請求項22】前記信号線駆動回路は、前記複数の薄膜
    トランジスタの一部により構成されたアナログスイッチ
    を有し、前記アナログスイッチを構成する薄膜トランジ
    スタのそれぞれの前記ゲート電極と前記バックゲート電
    極とに同一の信号が加えられることを特徴とした請求項
    19に記載のアクティブマトリクス型半導体表示装置。
  23. 【請求項23】前記信号線駆動回路は、前記複数の薄膜
    トランジスタの一部により構成されたアナログスイッチ
    を有し、前記アナログスイッチを構成する薄膜トランジ
    スタのそれぞれの前記ゲート電極と前記バックゲート電
    極には、振幅の異なる同極性の信号が加えられることを
    特徴とした請求項19に記載のアクティブマトリクス型
    半導体表示装置。
  24. 【請求項24】複数の薄膜トランジスタで構成された信
    号線駆動回路と、 複数の薄膜トランジスタで構成された走査線駆動回路
    と、 前記複数の薄膜トランジスタのしきい値を制御するしき
    い値制御回路と、を同一基板上に有することを特徴とす
    るアクティブマトリクス型半導体表示装置の駆動回路。
  25. 【請求項25】複数の薄膜トランジスタで構成された信
    号線駆動回路と、 複数の薄膜トランジスタで構成された走査線駆動回路
    と、 前記複数の薄膜トランジスタのしきい値を制御するしき
    い値制御回路と、を有するアクティブマトリクス型半導
    体表示装置の駆動回路であって、 前記複数の薄膜トランジスタは、しきい値を制御するた
    めの制御用端子を有し、前記しきい値制御回路は、前記
    制御用端子に任意の電圧を印加することを特徴とするア
    クティブマトリクス型半導体表示装置の駆動回路。
  26. 【請求項26】前記複数の薄膜トランジスタは、Nチャ
    ネル薄膜トランジスタを有しており、前記Nチャネル薄
    膜トランジスタの前記しきい値制御端子には、グランド
    電位より高い電圧を印加することを特徴とした請求項2
    4または請求項25に記載のアクティブマトリクス型半
    導体表示装置の駆動回路。
  27. 【請求項27】前記複数の薄膜トランジスタは、Nチャ
    ネル薄膜トランジスタを有しており、前記Nチャネル薄
    膜トランジスタの前記しきい値制御端子には、グランド
    電位より低い電圧を印加することを特徴とした請求項2
    4または請求項25に記載のアクティブマトリクス型半
    導体表示装置の駆動回路。
  28. 【請求項28】前記複数の薄膜トランジスタは、Pチャ
    ネル薄膜トランジスタを有しており、前記Pチャネル薄
    膜トランジスタの前記しきい値制御端子には、電源電位
    より高い電圧を印加することを特徴とした請求項24ま
    たは請求項25に記載のアクティブマトリクス型半導体
    表示装置の駆動回路。
  29. 【請求項29】前記複数の薄膜トランジスタは、Pチャ
    ネル薄膜トランジスタを有しており、前記Pチャネル薄
    膜トランジスタの前記しきい値制御端子には、電源電位
    より低い電圧を印加することを特徴とした請求項24ま
    たは請求項25に記載のアクティブマトリクス型半導体
    表示装置の駆動回路。
  30. 【請求項30】前記しきい値制御回路は、前記薄膜トラ
    ンジスタと、前記薄膜トランジスタの電流を電圧に変換
    する負荷と、負荷に発生する電圧を増幅する増幅器とを
    有し、前記増幅器からの出力を前記薄膜トランジスタに
    負帰還し、かつ前記しきい値制御用端子に出力すること
    を特徴とする請求項24または請求項25に記載のアク
    ティブマトリクス型半導体表示装置の駆動回路。
  31. 【請求項31】前記しきい値制御回路は、前記薄膜トラ
    ンジスタと、前記薄膜トランジスタの電流を電圧に変換
    する負荷と、負荷に発生する電圧を増幅して前記駆動回
    路に印加し、かつ前記薄膜トランジスタのしきい値制御
    用端子に負帰還させる増幅器とを有することを特徴とす
    る請求項24または請求項25に記載のアクティブマト
    リクス型半導体表示装置の駆動回路。
  32. 【請求項32】第一の複数の薄膜トランジスタで構成さ
    れた信号線駆動回路と、 第二の複数の薄膜トランジスタで構成された走査線駆動
    回路と、 前記第一の複数の薄膜トランジスタおよび前記第二の複
    数の薄膜トランジスタのしきい値を制御するしきい値制
    御回路と、を同一基板上に有することを特徴とするアク
    ティブマトリクス型半導体表示装置の駆動回路。
  33. 【請求項33】第一の複数の薄膜トランジスタで構成さ
    れた信号線駆動回路と、 第二の複数の薄膜トランジスタで構成された走査線駆動
    回路と、 前記第一の複数の薄膜トランジスタおよび前記第二の複
    数の薄膜トランジスタのしきい値を制御するしきい値制
    御回路と、を有するアクティブマトリクス型半導体表示
    装置の駆動回路であって、 前記複数の薄膜トランジスタは、しきい値を制御するた
    めの制御用端子を有し、前記しきい値制御回路は、前記
    制御用端子に任意の電圧を印加することを特徴とするア
    クティブマトリクス型半導体表示装置の駆動回路。
  34. 【請求項34】前記しきい値制御回路は、前記第一の複
    数の薄膜トランジスタと前記第二の複数の薄膜トランジ
    スタとをそれぞれ独立に制御することを特徴とした請求
    項32または請求項33に記載のアクティブマトリクス
    型半導体表示装置の駆動回路。
  35. 【請求項35】前記しきい値制御回路は、前記第一の複
    数の薄膜トランジスタと前記第二の複数の薄膜トランジ
    スタとを共通に制御することを特徴とした請求項32ま
    たは請求項33に記載のアクティブマトリクス型半導体
    表示装置の駆動回路。
  36. 【請求項36】前記複数の薄膜トランジスタはゲート電
    極の反対側に前記しきい値制御端子としてバックゲート
    電極を有しており、前記バックゲート電極に任意の電圧
    を印加することを特徴とする請求項24ないし請求項3
    1のいずれか一つに記載のアクティブマトリクス型半導
    体表示装置の駆動回路。
  37. 【請求項37】前記第一の複数の薄膜トランジスタと前
    記第二の複数の薄膜トランジスタとはゲート電極の反対
    側に前記しきい値制御端子としてバックゲート電極を有
    しており、前記バックゲート電極に任意の電圧を印加す
    ることを特徴とする請求項32ないし請求項35のいず
    れか一つに記載のアクティブマトリクス型半導体表示装
    置の駆動回路。
  38. 【請求項38】複数の薄膜トランジスタで構成された信
    号線駆動回路と、 複数の薄膜トランジスタで構成された走査線駆動回路
    と、 前記複数の薄膜トランジスタのしきい値を制御するしき
    い値制御回路と、を有するアクティブマトリクス型半導
    体表示装置の駆動回路であって、 前記複数の画素薄膜トランジスタのそれぞれは、ゲート
    電極とバックゲート電極を有しており、前記ゲート電極
    と前記バックゲート電極とは互いに接続されており、か
    つ前記複数の薄膜トランジスタのそれぞれは、ゲート電
    極とバックゲート電極を有しており、前記ゲート電極と
    前記バックゲート電極とは互いに接続されていることを
    特徴としたアクティブマトリクス型半導体表示装置の駆
    動回路。
  39. 【請求項39】前記信号線駆動回路は、前記複数の薄膜
    トランジスタの一部により構成されたアナログスイッチ
    を有し、前記アナログスイッチを構成する薄膜トランジ
    スタのそれぞれの前記ゲート電極と前記バックゲート電
    極とに同一の信号を加えられることを特徴とした請求項
    38に記載のアクティブマトリクス型半導体表示装置の
    駆動回路。
  40. 【請求項40】前記信号線駆動回路は、前記複数の薄膜
    トランジスタの一部により構成されたアナログスイッチ
    を有し、前記アナログスイッチを構成する薄膜トランジ
    スタのそれぞれの前記ゲート電極と前記バックゲート電
    極には、振幅の異なる同極性の信号を加えられることを
    特徴とした請求項38に記載のアクティブマトリクス型
    半導体表示装置の駆動回路。
  41. 【請求項41】絶縁基板上に形成された、バックゲート
    電極と、第1のゲート絶縁膜と、半導体活性層と、第2
    のゲート絶縁膜と、ゲート電極とを有する複数のTFT
    を有する半導体装置であって、 前記バックゲート電極には任意の電圧が印加される半導
    体装置。
  42. 【請求項42】請求項1の半導体装置であって、 前記複数のTFTは、第1のPチャネル型TFTおよび
    第2のPチャネル型TFTを含み、 前記第1のPチャネル型TFTのバックゲート電極にバ
    ックゲート電圧が印加された時のしきい値電圧VthP1
    前記第2のPチャネル型TFTのバックゲート電極にバ
    ックゲート電圧が印加された時のしきい値電圧VthP2
    には、 VthP1>VthP2 の関係が成り立つ半導体装置。
  43. 【請求項43】請求項1の半導体装置であって、 前記複数のTFTは、第1のPチャネル型TFT、第2
    のPチャネル型TFT、第1のNチャネル型TFT、第
    2のNチャネル型TFTを含み、 前記第1のPチャネル型TFTのバックゲート電極にバ
    ックゲート電圧が印加された時のしきい値電圧VthP1
    前記第2のPチャネル型TFTのバックゲート電極にバ
    ックゲート電圧が印加された時のしきい値電圧V
    thP2と、前記第1のNチャネル型TFTのバックゲート
    電極にバックゲート電圧が印加された時のしきい値電圧
    thN1と前記第2のNチャネル型TFTのバックゲート
    電極にバックゲート電圧が印加された時のしきい値電圧
    thN2とには、 |VthP1>VthP2| |VthN1<VthN2| の関係が成り立つ半導体装置。
  44. 【請求項44】マトリクス状に配置された複数の画素T
    FTと、 前記複数の画素TFTを駆動する、複数のTFTによっ
    て構成される周辺回路と、を備えた半導体表示装置であ
    って、 前記複数の画素TFTは、それぞれゲート電極とバック
    ゲート電極とを有しており、 前記複数のTFTは、それぞれゲート電極とバックゲー
    ト電極とを有しており、 前記バックゲート電極には、任意の電圧が印加されるこ
    とを特徴とする半導体表示装置。
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