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KR20200060071A - 표시 장치 - Google Patents

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KR20200060071A
KR20200060071A KR1020180145562A KR20180145562A KR20200060071A KR 20200060071 A KR20200060071 A KR 20200060071A KR 1020180145562 A KR1020180145562 A KR 1020180145562A KR 20180145562 A KR20180145562 A KR 20180145562A KR 20200060071 A KR20200060071 A KR 20200060071A
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KR
South Korea
Prior art keywords
layer
electrode
insulating layer
gate insulating
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020180145562A
Other languages
English (en)
Inventor
제소연
김기태
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020180145562A priority Critical patent/KR20200060071A/ko
Priority to US16/529,424 priority patent/US11056509B2/en
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Abstract

본 명세서의 실시예에 따른 표시 장치는, 기판, 기판 상에 있는 버퍼층, 저온 폴리 실리콘 물질로 이루어진 제1 액티브층, 제1 게이트 절연층 및 제2 게이트 절연층을 사이에 두고 제1 액티브층과 중첩하는 제1 게이트 전극, 및 제1 액티브층과 전기적으로 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 및 산화물 반도체로 이루어진 제2 액티브층, 제2 게이트 절연층을 사이에 두고 제2 액티브층과 중첩하는 제2 게이트 전극, 및 제2 액티브층과 전기적으로 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함할 수 있다. 그리고, 제1 박막 트랜지스터의 제1 게이트 전극과 제2 박막 트랜지스터의 제2 게이트 전극은 제2 게이트 절연층 상에 배치될 수 있다.

Description

표시 장치{DISPLAY APPARATUS}
본 명세서는 표시 장치에 관한 것으로서, 보다 상세하게는 복수의 박막 트랜지스터가 상이한 반도체로 형성된 표시 장치에 관한 것이다.
최근, 본격적인 정보화 시대로 접어듦에 따라 전기적 정보 신호를 시각적으로 표현하는 디스플레이 분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저 소비전력화의 우수한 성능을 지닌 여러 가지 다양한 표시 장치(Display Apparatus)가 개발되고 있다.
이와 같은 표시 장치의 구체적인 예로는 액정 표시 장치(LCD), 그리고 유기 발광 표시 장치(OLED) 및 퀀텀닷 발광 표시 장치(QLED)와 같은 전계 발광 표시 장치(Electroluminescence Display Apparatus) 등을 들 수 있다. 특히, 전계 발광 표시 장치는 자체 발광 특성을 갖는 차세대 표시 장치로써, 액정 표시 장치에 비해 시야각, 콘트라스트(contrast), 응답 속도, 및 소비 전력 등의 측면에서 우수한 특성을 갖는다.
전계 발광 표시 장치는 영상을 표시하기 위한 표시 영역 및 표시 영역에 인접하여 배치되는 비 표시 영역을 포함한다. 그리고, 화소 영역은 화소 회로 및 발광 소자를 포함한다. 화소 회로에는 복수의 박막 트랜지스터가 위치하여 복수의 화소에 배치된 발광 소자를 구동시킨다.
박막 트랜지스터는 반도체층을 구성하는 물질에 따라 분류될 수 있다. 그 중 저온 폴리 실리콘(Low Temperature Poly-Silicon: LTPS) 박막 트랜지스터 및 산화물 반도체 박막 트랜지스터가 가장 널리 사용되고 있다. 한편, 동일한 기판 위에 저온 폴리 실리콘 박막 트랜지스터와 산화물 반도체 박막 트랜지스터가 형성된 전계 발광 표시 장치의 기술 개발이 활발하게 이루어지고 있다.
본 명세서의 발명자 표시 장치의 제조 방법에 있어서, 복수의 박막 트랜지스터를 서로 상이한 반도체로 형성함으로써 화소의 동작 특성을 개선할 수 있다는 점을 인지하였다.
이에 본 명세서의 발명자 복수의 박막 트랜지스터를 서로 상이한 반도체로 형성하기 위하여, 복수의 박막 트랜지스터의 반도체 각각을 서로 상이한 층에 형성하면서도, 반도체 소자들의 손상을 줄일 수 있는 표시 장치를 발명하였다.
이에, 본 명세서가 해결하고자 하는 과제는 복수의 박막 트랜지스터를 상이한 반도체 물질로 형성하여 표시 장치 제조 시에, 반도체 소자들의 손상이 감소된 박막 트랜지스터 및 표시 장치를 제공하는 것이다.
본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 실시예에 따른 표시 장치는, 기판, 기판 상에 있는 버퍼층, 저온 폴리 실리콘 물질로 이루어진 제1 액티브층, 제1 게이트 절연층 및 제2 게이트 절연층을 사이에 두고 제1 액티브층과 중첩하는 제1 게이트 전극, 및 제1 액티브층과 전기적으로 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 및 산화물 반도체로 이루어진 제2 액티브층, 제2 게이트 절연층을 사이에 두고 제2 액티브층과 중첩하는 제2 게이트 전극, 및 제2 액티브층과 전기적으로 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함할 수 있다. 그리고, 제1 박막 트랜지스터의 제1 게이트 전극과 제2 박막 트랜지스터의 제2 게이트 전극은 제2 게이트 절연층 상에 배치될 수 있다.
본 명세서의 실시예에 따른 표시 장치는, 제1 액티브층, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터와 제2 액티브층, 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함할 수 있다. 그리고, 표시장치는 기판, 기판상에 있는 버퍼층, 버퍼층 상에 있으며, 저온 폴리 실리콘 물질로 이루어진 제1 액티브층, 제1 액티브층 및 버퍼층 상에 있는 제1 게이트 절연층, 제1 게이트 절연층 상에 있으며, 산화물 반도체로 이루어진 제2 액티브층, 제2 액티브층 및 제1 게이트 절연층 상에 있는 제2 게이트 절연층, 제2 게이트 절연층 상에 있는 제1 게이트 전극 및 제2 게이트 전극, 제1 게이트 전극, 제2 게이트 전극, 및 제2 게이트 절연층 상에 있는 층간 절연층, 및층간 절연층 상에 있는 제1 소스 전극, 제1 드레인 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서는 서로 다른 반도체 물질을 포함하는 박막 트랜지스터를 배치함으로써, 표시 장치의 신뢰성이 향상될 수 있다.
그리고, 본 명세서는 2개의 폴리이미드(PI) 사이에 무기막을 형성해 줌으로써, 하부에 배치된 폴리이미드(PI)에 차지(charge)된 전하를 차단하여 제품의 신뢰성을 향상시킬 수 있다. 그리고, 폴리이미드(PI)에 차지(charge)된 전하를 차단하기 위하여 금속층을 형성하는 공정을 생략할 수 있으므로, 공정을 단순화하고 생산단가를 절감할 수 있다.
그리고, 본 명세서는 산화물 반도체 물질을 포함하는 박막 트랜지스터의 액티브층과 중첩하도록 커패시터 전극과 연결되어 일체형으로 형성된 차단층을 배치하여 기판에서 발생되는 수소가 액티브층으로 확산되는 것을 방지할 수 있다. 그리고, 차단층과 액티브층 사이에 배치되는 버퍼층을 수소 함량이 상대적으로 낮은 상부 버퍼층과 절연성이 상대적으로 높은 하부 버퍼층으로 이루어진 다중층으로 형성함으로써, 액티브층의 하부면과 접촉하는 상부 버퍼층은 산화물 반도체 물질을 포함하는 박막 트랜지스터의 액티브층으로 수소가 확산되는 것을 방지할 수 있다. 그리고, 차단층과 상부 버퍼층 사이에 배치되는 하부 버퍼층은 차단층에 차지된 전하가 박막 트랜지스터의 액티브층으로 전달되는 것을 방지할 수 있다.
그리고, 본 명세서는 제1 박막 트랜지스터의 제1 게이트 전극, 제2 박막 트랜지스터의 제2 게이트 전극, 및 스토리지 커패시터의 제1 커패시터 전극을 동일한 층 상에서 한번의 공정으로 형성하여, 생산 공정 단계를 절감할 수 있다. 그리고, 생산 공정 시간을 단축함으로써, 공정 비용을 절감할 수 있는 효과가 있다.
본 명세서에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치를 도시한 단면도이다.
도 2는 본 명세서의 다른 실시예에 따른 표시 장치를 도시한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 설명한다.
본 명세서의 표시 장치는 유기 발광 표시 장치(OLED) 또는 퀀텀닷 발광 표시 장치(QLED)와 같은 전계 발광 표시 장치(Electroluminescence Display Apparatus)에 적용될 수 있으나, 이에 제한되지 않으며, 다양한 표시 장치에 적용될 수 있다. 예를 들어, 액정 표시 장치(LCD)에도 적용될 수 있다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치를 도시한 단면도이다.
도 1을 참조하면, 본 명세서의 실시예에 따른 표시 장치(100)는 기판(110), 제1 버퍼층(111), 제1 박막 트랜지스터(120), 제2 박막 트랜지스터(130), 스토리지 커패시터(140), 제1 게이트 절연층(112), 제1 층간 절연층(113), 제2 버퍼층(114), 제2 게이트 절연층(115), 제2 층간 절연층(116), 제1 평탄화층(117), 제2 평탄화층(118), 연결전극(150), 뱅크(180), 보조전극(160), 스페이서(190), 발광소자(210), 및 봉지부(220)를 포함할 수 있다.
기판(110)은 표시 장치(100)의 다양한 구성요소들을 지지할 수 있다. 기판(110)은 유리, 또는 플렉서빌리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수 있다. 기판(110)이 플라스틱 물질로 이루어지는 경우, 예를 들어, 폴리이미드(PI)로 이루어질 수도 있다. 기판(110)이 폴리이미드(PI)로 이루어지는 경우, 기판(110) 하부에 유리로 이루어지는 지지 기판이 배치된 상황에서 표시 장치 제조 공정이 진행되고, 표시 장치 제조 공정이 완료된 후 지지 기판이 릴리즈(release)될 수 있다. 또한, 지지 기판이 릴리즈된 후, 기판(110)을 지지하기 위한 백 플레이트(back plate)가 기판(110) 하부에 배치될 수도 있다.
기판(110)이 폴리이미드(PI)로 이루어지는 경우, 수분 성분이 폴리이미드(PI)로 이루어진 기판(110)을 뚫고 제1 박막트랜지스터(120) 또는 발광 구조물(200)까지 투습이 진행되어 표시 장치(100)의 성능을 저하시킬 수 있다. 본 명세서의 일 실시예에 따른 표시 장치(100)는 투습에 의한 표시 장치(100)의 성능이 저하되는 것을 방지하기 위해 2중 폴리이미드(PI)로 구성할 수 있다. 그리고, 2개의 폴리이미드(PI) 사이에 무기막을 형성해줌으로써, 수분성분이 하부의 폴리이미드(PI)를 뚫고 지나가는 것을 차단하여 제품성능 신뢰성을 향상시킬 수가 있다.
또한, 2개의 폴리이미드(PI) 사이에 무기막을 형성하는 경우, 하부에 배치된 폴리이미드(PI)에 차지(charge)된 전하가 백 바이어스(Back Bias)를 형성하여 제1 박막 트랜지스터(120)에 영향을 줄 수 있다. 따라서, 폴리이미드(PI)에 차지(charge)된 전하를 차단하기 위하여 별도의 금속층을 형성할 필요가 있다. 하지만, 본 명세서의 일 실시예에 따른 표시 장치(100)는 2개의 폴리이미드(PI) 사이에 무기막을 형성해 줌으로써, 하부에 배치된 폴리이미드(PI)에 차지(charge)된 전하를 차단하여 제품의 신뢰성을 향상시킬 수 있다. 그리고, 폴리이미드(PI)에 차지(charge)된 전하를 차단하기 위하여 금속층을 형성하는 공정을 생략할 수 있으므로, 공정을 단순화하고 생산단가를 절감할 수 있다.
폴리이미드(PI)를 기판(110)으로 사용하는 플렉서블 표시 장치의 제품에서는 패널의 환경 신뢰성과 성능 신뢰성을 확보하는 것이 매우 중요하다.
본 명세서의 일 실시예에 따른 표시 장치(100)는 2중의 베이스층을 기판으로 사용하여 제품의 환경신뢰성을 확보하기 위한 구조를 구현할 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 표시 장치(100)의 기판(110)은 제1 베이스층(110a), 제2 베이스층(110c), 및 제1 베이스층(110a)과 제2 베이스층(110c) 사이에 형성된 무기 절연층(110b)을 포함할 수 있다. 무기 절연층(110b)은, 제1 베이스층(110a)에 전하가 차지(charge)되는 경우, 전하가 제2 베이스층(110b)을 통하여 제1 박막 트랜지스터(120)에 영향을 주는 것을 차단하는 역할을 할 수 있다. 그리고, 제1 베이스층(110a)과 제2 베이스층(110c) 사이에 형성된 무기 절연층(110b)은 수분성분이 제1 베이스층(110b)을 뚫고서 침투하는 것을 차단하는 역할을 할 수도 있다.
무기 절연층(110b)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있다. 본 명세서의 일 실시예에 따른 표시 장치(100)는 산화 실리콘(SiOx) 물질을 무기 절연층(110b)으로 형성할 수 있다. 예를 들면, 산화 실리콘(SiOx) 물질 중 이산화 규소(Silica or Silicon Dioxide: SiO2) 물질을 무기 절연층(110b)으로 형성할 수 있다. 그러나, 이에 한정되지는 않으며, 무기 절연층(110b)은 이산화 규소(SiO2)와 질화 실리콘(SiNx)의 이중층으로 형성될 수도 있다.
제1 버퍼층(111)은 기판(110)의 전체 표면 위에 형성될 수 있다. 제1 버퍼층(111)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있다. 예를 들어, 제1 버퍼층(111)이 다중층인 경우, 제1 버퍼층(111)은 질화 실리콘(SiNx)층과 이산화 규소(SiO2)층으로 이루어진 다중층일 수 있다. 제1 버퍼층(111)은 제1 버퍼층(111) 상에 형성되는 층들과 기판(110) 간의 접착력을 향상시키고, 기판(110)으로부터 유출되는 알칼리 성분 등을 차단하는 역할 등을 수행할 수 있다. 그리고, 제1 버퍼층(111)은 필수적인 구성요소는 아니며, 기판(110)의 종류 및 물질, 박막 트랜지스터의 구조 및 타입 등에 기초하여 생략될 수도 있다.
본 명세서의 일 실시예에 따르면, 제1 버퍼층(111)은 질화 실리콘(SiNx)과 산화 실리콘(SiOx)이 교번으로 형성된 다중층으로 형성될 수도 있다. 구체적으로, 제1 버퍼층(111)은 n+1개의 층으로 이루어질 수 있다. 여기에서 n은 0, 2, 4, 6, 8과 같은 0을 포함하는 짝수를 의미한다. 따라서, n=0인 경우, 제1 버퍼층(111)은 단일층으로 형성된다. 제1 버퍼층(111)이 단일층으로 형성되는 경우, 제1 버퍼층(111)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 물질로 형성될 수 있다. 한편, n=2인 경우, 제1 버퍼층(111)은 3중층으로 형성될 수 있다. 제1 버퍼층(111)이 3중층으로 형성되는 경우, 상부층 및 하부층은 산화 실리콘(SiOx)일 수 있으며, 상부층과 하부층 사이에 배치되는 중간층은 질화 실리콘(SiNx)일 수 있다. 그리고, n=4인 경우, 제1 버퍼층(111)은 5중층으로 형성될 수 있다. 제1 버퍼층(111)이 5중층으로 형성되는 경우, 도 1에 도시된 바와 같이, 제1-a 버퍼층(111a)은 기판(110) 상에 형성될 수 있다. 또한, 제1-a 버퍼층(111a)은 산화 실리콘(SiOx) 물질로 형성될 수 있다. 그리고, 제1-b 버퍼층(111b)은 질화 실리콘(SiNx) 물질로 형성될 수 있으며, 제1-a 버퍼층(111a) 상에 배치될 수 있다. 그리고, 제1-c 버퍼층(111c)은 산화 실리콘(SiOx) 물질로 형성될 수 있으며, 제1-b 버퍼층(111b) 상에 배치될 수 있다. 그리고, 제1-d 버퍼층(111d)은 질화 실리콘(SiNx) 물질로 형성될 수 있으며, 제1-c 버퍼층(111c) 상에 배치될 수 있다. 그리고, 제1-e 버퍼층(111e)은 산화 실리콘(SiOx) 물질로 형성될 수 있으며, 제1-d 버퍼층(111d) 상에 배치될 수 있다. 이와 같이, n이 2보다 크거나 같은 짝수인 경우, 제1 버퍼층(111)은 산화 실리콘(SiOx)과 질화 실리콘(SiNx)이 교번으로 형성된 다중층으로 형성될 수 있다. 그리고, 다중층으로 이루어진 제1 버퍼층(111)의 최상부층 및 최하부층은 산화 실리콘(SiOx) 물질로 형성될 수 있다. 산화 실리콘(SiOx) 물질은 이산화 규소(SiO2) 물질일 수 있다. 예를 들면, 복수 개의 층으로 이루어진 제1 버퍼층(111)은 제1 박막 트랜지스터(120)의 제1 액티브층(121)과 접촉하는 상부층, 기판(110)과 접촉하는 하부층, 및 상부층과 하부층 사이에 위치하는 중간층을 포함할 수 있다. 그리고, 상부층 및 하부층은 산화 실리콘(SiOx) 물질로 형성될 수 있다. 그리고, 다중층으로 이루어진 제1 버퍼층(111)의 상부층은 하부층 및 중간층의 두께보다 더 두껍게 형성될 수 있다. 복수 개의 층으로 이루어진 제1 버퍼층(111)에서 제1 박막 트랜지스터(120)의 제1 액티브층(121)과 접촉하는 상부층의 두께는 제1 버퍼층(111)의 하부층 및 중간층의 두께보다 클 수 있다. 예를 들면, 도 1과 같이 제1 버퍼층(111)이 5중층인 경우, 제1 액티브층(121)과 접촉하고 있는 제1-e 버퍼층(111e)이 상부층일 수 있다. 그리고, 기판(110)과 접촉하고 있는 제1-a 버퍼층(111a)은 하부층일 수 있다. 또한, 제1-a 버퍼층(111a)과 제1-e 버퍼층(111e) 사이에 배치되는 제1-b 버퍼층(111b), 제1-c 버퍼층(111c), 및 제1-d 버퍼층(111d)는 중간층일 수 있다. 여기에서, 상부층인 제1-e 버퍼층(111e)의 두께는 하부층인 제1-a 버퍼층(111a)의 두께 그리고 중간층인 제1-b 버퍼층(111b), 제1-c 버퍼층(111c), 및 제1-d 버퍼층(111d)의 각각의 두께보다 더 클 수 있다. 보다 구체적으로, 제1-e 버퍼층(111e)의 두께는 3000Å일 수 있으며, 제1-a 버퍼층(111a)은 1000Å로 형성될 수 있으며, 이 두께에 한정되는 것은 아니다. 그리고, 제1-b 버퍼층(111b), 제1-c 버퍼층(111c), 및 제1-d 버퍼층(111d)의 두께도 각각 1000Å로 형성될 수 있으며, 이 두께에 한정되는 것은 아니다.
그리고, 복수 개의 층으로 이루어진 제1 버퍼층(111)에서 제1 박막 트랜지스터(120)의 제1 액티브층(121)과 접촉하는 상부층을 제외한 복수의 다른 층들은 모두 같은 두께를 가질 수 있다. 예를 들면, 제1 액티브층(121)과 접촉하고 있는 제1-e 버퍼층(111e)을 제외한 제1-a 버퍼층(111a), 제1-b 버퍼층(111b), 제1-c 버퍼층(111c), 및 제1-d 버퍼층(111d)의 두께는 모두 같을 수 있다.
제1 박막 트랜지스터(120)는 제1 버퍼층(111) 상에 배치될 수 있다. 제1 박막 트랜지스터(120)는 제1 액티브층(121), 제1 게이트 전극(124), 제1 소스 전극(122) 및 제1 드레인 전극(123)을 포함할 수 있다. 여기에서, 화소 회로의 설계에 따라서, 제1 소스 전극(122)이 드레인 전극이 될 수 있으며, 제1 드레인 전극(123)이 소스 전극이 될 수 있다. 제1 버퍼층(111) 상에는 제1 박막 트랜지스터(120)의 제1 액티브층(121)이 배치될 수 있다.
제1 액티브층(121)은 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다. 폴리 실리콘 물질은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 표시 소자용 박막 트랜지스터들을 구동하는 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX) 등에 적용될 수 있으며, 실시예에 따른 표시 장치에서 구동 박막 트랜지스터의 액티브층으로 적용될 수 있으며, 이에 한정되지는 않는다. 예를 들면, 표시 장치의 특성에 따라 스위칭 박막 트랜지스터의 액티브층으로 적용될 수도 있다. 제1 버퍼층(111) 상에 아몰퍼스 실리콘(a-Si) 물질을 증착하고, 탈수소화 공정 및 결정화 공정을 수행하는 방식으로 폴리 실리콘이 형성되고, 폴리 실리콘을 패터닝하여 제1 액티브층(121)이 형성될 수 있다. 제1 액티브층(121)은 제1 박막 트랜지스터(120)의 구동 시 채널이 형성되는 제1 채널 영역(121a), 제1 채널 영역(121a) 양 측의 제1 소스 영역(121b) 및 제1 드레인 영역(121c)을 포함할 수 있다. 제1 소스 영역(121b)은 제1 소스 전극(122)과 연결된 제1 액티브층(121)의 부분일 수 있으며, 제1 드레인 영역(121c)은 제1 드레인 전극(123)과 연결된 제1 액티브층(121)의 부분일 수 있다. 제1 소스 영역(121b) 및 제1 드레인 영역(121c)은 제1 액티브층(121)의 이온 도핑(불순물 도핑)에 의해 구성될 수 있다. 제1 소스 영역(121b) 및 제1 드레인 영역(121c)은 폴리 실리콘 물질에 이온 도핑하여 생성될 수 있으며, 제1 채널 영역(121a)은 이온 도핑되지 않고 폴리 실리콘 물질로 남겨진 부분일 수 있다.
제1 박막 트랜지스터(120)의 제1 액티브층(121) 상에 제1 게이트 절연층(112)이 배치될 수 있다. 제1 게이트 절연층(112)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 제1 게이트 절연층(112)에는 제1 박막 트랜지스터(120)의 제1 소스 전극(122) 및 제1 드레인 전극(123) 각각이 제1 박막 트랜지스터(120)의 제1 액티브층(121)의 제1 소스 영역(121b) 및 제1 드레인 영역(121c) 각각에 연결되기 위한 컨택홀이 형성될 수 있다.
제1 게이트 절연층(112) 상에 제1 박막 트랜지스터(120)의 제1 게이트 전극(124) 및 스토리지 커패시터(140)의 제1 커패시터 전극(141)이 배치될 수 있다.
제1 게이트 전극(124) 및 제1 커패시터 전극(141)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 제1 게이트 전극(124)은 제1 박막 트랜지스터(120)의 제1 액티브층(121)의 제1 채널 영역(121a)과 중첩되도록 제1 게이트 절연층(112) 상에 형성될 수 있다. 제1 커패시터 전극(141)은 표시 장치(100)의 구동 특성과 박막 트랜지스터의 구조 및 타입 등에 기초하여 생략될 수도 있다. 제1 게이트 전극(124)과 제1 커패시터 전극(141)은 동일 공정에 의하여 형성될 수 있다. 그리고, 제1 게이트 전극(124)과 제1 커패시터 전극(141)은 동일한 물질로 형성될 수 있으며, 동일한 층상에 형성될 수 있다.
제1 게이트 절연층(112), 제1 게이트 전극(124), 및 제1 커패시터 전극(141) 상에 제1 층간 절연층(113)이 배치될 수 있다. 제1 층간 절연층(113)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 제1 층간 절연층(113)에는 제1 박막 트랜지스터(120)의 제1 액티브층(121)의 제1 소스 영역(121b) 및 제1 드레인 영역(121c)을 노출시키기 위한 컨택홀이 형성될 수 있다.
제1 층간 절연층(113) 상에 스토리지 커패시터(140)의 제2 커패시터 전극(142)이 배치될 수 있다. 제2 커패시터 전극(142)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 제2 커패시터 전극(142)은 제1 커패시터 전극(141)과 중첩되도록 제1 층간 절연층(113) 상에 형성될 수 있다. 그리고, 제2 커패시터 전극(142)은 제1 커패시터 전극(141)과 동일한 물질로 형성될 수 있다. 제2 커패시터 전극(142)은 표시 장치(100)의 구동 특성과 박막 트랜지스터의 구조 및 타입 등에 기초하여 생략될 수도 있다.
제1 층간 절연층(113) 및 제2 커패시터 전극(142) 상에 제2 버퍼층(114)이 배치될 수 있다. 제1 버퍼층(114)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 제2 버퍼층(114)에는 제1 박막 트랜지스터(120)의 제1 액티브층(121)의 제1 소스 영역(121b) 및 제1 드레인 영역(121c)을 노출시키기 위한 컨택홀이 형성될 수 있다. 그리고, 스토리지 커패시터(140)의 제2 커패시터 전극(142)을 노출시키기 위한 컨택홀이 형성될 수 있다.
제2 버퍼층(114) 상에는 제2 박막 트랜지스터(130)의 제2 액티브층(131)이 배치될 수 있다. 제2 박막 트랜지스터(130)는 제2 액티브층(131), 제2 게이트 절연층(115), 제2 게이트 전극(134), 제2 소스 전극(132) 및 제2 드레인 전극(133)을 포함할 수 있다. 여기에서, 화소 회로의 설계에 따라서, 제2 소스 전극(132)이 드레인 전극이 될 수 있으며, 제2 드레인 전극(133)이 소스 전극이 될 수 있다.
제2 액티브층(131)은 제2 박막 트랜지스터(130)의 구동 시 채널이 형성되는 제2 채널 영역(131a), 제2 채널 영역(131a) 양 측의 제2 소스 영역(131b) 및 제2 드레인 영역(131c)을 포함할 수 있다. 제2 소스 영역(131b)은 제2 소스 전극(132)과 연결된 제2 액티브층(131)의 부분일 수 있으며, 제2 드레인 영역(131c)은 제2 드레인 전극(133)과 연결된 제2 액티브층(131)의 부분일 수 있다.
제2 액티브층(131)은 산화물 반도체로 이루어질 수 있다. 산화물 반도체 물질은 실리콘 물질과 비교하여 밴드갭이 더 큰 물질이므로 오프(Off) 상태에서 전자가 밴드갭을 넘어가지 못하며, 이에 따라 오프-전류(Off-Current)가 낮다. 따라서, 산화물 반도체로 이루어진 액티브층을 포함하는 박막 트랜지스터는 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 박막 트랜지스터에 적합할 수 있으며, 이에 한정되지는 않는다. 표시 장치의 특성에 따라서, 구동 박막 트랜지스터로 적용될 수도 있다. 그리고, 오프-전류가 작으므로 보조 용량의 크기가 감소될 수 있으므로, 고해상도 표시 소자에 적합하다. 예를 들면, 제2 액티브층(131)은 금속 산화물로 이루어지고, 예를 들어, IGZO(indium-gallium-zinc-oxide) 등과 같은 다양한 금속 산화물로 이루어질 수 있다. 제2 박막 트랜지스터(130)의 제2 액티브층(131)은 다양한 금속 산화물 중 IGZO로 이루어지는 것을 가정하여 IGZO층을 기초로 형성되는 것으로 설명하였으나, 이에 제한되지 않고 IGZO가 아닌 IZO(indium-zinc-oxide), IGTO(indium-gallium-tin-oxide), 또는 IGO(indium-gallium-oxide) 등과 같은 다른 금속 산화물로 형성될 수도 있다.
제2 액티브층(131)은, 금속 산화물을 제2 버퍼층(114) 상에 증착하고, 안정화를 위한 열처리 공정을 수행한 후, 금속 산화물을 패터닝하여 형성될 수 있다.
제2 액티브층(131)을 포함한 기판 전체 면에 절연물질층 및 금속물질층을 차례로 형성하고, 금속물질층 상에 포토레지스트 패턴을 형성할 수 있다.
절연물질층은 PECVD법을 이용하여 형성하고, 금속물질층은 스퍼터링 (Sputtering)법을 이용하여 형성할 수 있다.
포토레지스트 패턴(PR)을 마스크로 하여 금속물질층을 습식 식각하여 제2 게이트 전극(134)을 형성할 수 있다. 금속물질층을 식각하기 위한 습식 식각액은 금속물질층을 구성하는 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 또는 그들의 합금을 선택적으로 식각하고, 절연물질층을 식각하지 않는 물질이 이용될 수 있다.
포토레지스트 패턴(PR) 및 제2 게이트 전극(134)을 마스크로 하여 절연물질층을 건식 식각하여 제2 게이트 절연층(115)을 형성할 수 있다.
건식 식각 공정을 통하여, 절연물질층이 식각되어 제2 액티브층(131) 상에 제2 게이트 절연층(115) 패턴이 형성될 수 있다. 그리고, 패터닝된 제2 게이트 절연층(115)에 의해 노출된 제2 액티브층(131)의 일부는 건식 식각 공정에 의해 도체화가 될 수 있다.
제2 게이트 전극(134)이 형성된 영역에 대응하여 도체화가 되지 않은 제2 채널영역(131a)과 제2 액티브층(131)의 양단에서 각각 도체화 처리된 제2 소스 영역(131b) 및 제2 드레인 영역(131c)을 포함하는 제2 액티브층(131)이 형성될 수 있다.
도체화된 제2 액티브층(131)의 제2 소스 영역(131b) 및 제2 드레인 영역(131c)은 저항이 낮아짐으로써, 제2 박막 트랜지스터(130)의 소자 성능이 향상될 수 있으며, 이에 따라 본 명세서의 실시예에 따른 표시 장치(100)의 신뢰성이 향상될 수 있는 효과를 얻을 수 있다.
제2 액티브층(131)의 제2 채널영역(131a)은 제2 게이트 전극(134)과 중첩하여 배치될 수 있다. 그리고, 제2 액티브층(131)의 제2 소스 영역(131b) 및 제2 드레인 영역(131c)은 제2 채널영역(131a)의 양측에 배치될 수 있다. 그리고, 제2 게이트 절연층(115)은 제2 게이트 전극(134)과 제2 액티브층(131) 사이에 배치될 수 있다. 그리고, 제2 게이트 절연층(115)은 제2 게이트 전극(134) 및 제2 액티브층(131)의 제2 채널영역(131a)과 중첩하도록 배치될 수 있다.
포토레지스트 패턴(PR)을 마스크로 절연물질층 및 금속물질층을 식각함에 따라 제2 게이트 절연층(115)과 제2 게이트 전극(134)은 동일한 패턴으로 형성될 수 있다. 제2 게이트 절연층(115)은 제2 액티브층(131) 상에 배치될 수 있다. 제2 게이트 절연층(115)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 제2 게이트 절연층(115)은 제2 액티브층(131)의 제2 채널영역(131a)과 중첩되도록 패터닝될 수 있다. 제2 게이트 전극(134)은 제2 게이트 절연층(114) 상에 배치될 수 있다. 제2 게이트 전극(134)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 제2 게이트 전극(134)은 제2 액티브층(131) 및 제2 게이트 절연층(115)과 중첩되도록 패터닝될 수 있다. 제2 게이트 전극(134)은 제2 액티브층(131)의 제2 채널영역(131a)과 중첩되도록 패터닝될 수 있다. 그리고, 제2 게이트 절연층(115)은 제2 액티브층(131)의 제2 채널영역(131a)과 중첩되도록 패터닝될 수 있다. 따라서, 제2 게이트 전극(134) 및 제2 게이트 절연층(115)은 제2 액티브층(131)의 제2 채널영역(131a)과 중첩할 수 있다. 제2 층간 절연층(116)은 제2 버퍼층(114), 제2 액티브층(131), 제2 게이트 전극(134) 상에 배치될 수 있다. 제2 층간 절연층(116)에는 제1 박막 트랜지스터(120)의 제1 액티브층(121) 및 제2 박막 트랜지스터(130)의 제2 액티브층(131)을 노출시키기 위한 컨택홀이 형성될 수 있다. 예를 들면, 제2 층간 절연층(116)에는 제1 박막 트랜지스터(120)에서 제1 액티브층(121)의 제1 소스 영역(121b) 및 제1 드레인 영역(121c)을 노출하기 위한 컨택홀이 형성될 수 있다. 그리고, 제2 층간 절연층(116)에는 제2 박막 트랜지스터(130)에서 제2 액티브층(131)의 제2 소스 영역(131b) 및 제2 드레인 영역(131c)을 노출하기 위한 컨택홀이 형성될 수 있다. 제2 층간 절연층(116)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.
제2 층간 절연층(116) 상에는 연결전극(150), 제1 박막 트랜지스터(120)의 제1 소스 전극(122) 및 제1 드레인 전극(123), 그리고 제2 박막 트랜지스터(130)의 제2 소스 전극(132) 및 제2 드레인 전극(133)이 배치될 수 있다.
제1 박막 트랜지스터(120)의 제1 소스 전극(122) 및 제1 드레인 전극(123)은 제1 게이트 절연층(112), 제1 층간 절연층(113), 제2 버퍼층(114), 및 제2 층간 절연층(116)에 형성된 컨택홀을 통하여 제1 박막 트랜지스터(120)의 제1 액티브층(121)과 연결될 수 있다. 따라서, 제1 박막 트랜지스터(120)의 제1 소스 전극(122)은 제1 게이트 절연층(112), 제1 층간 절연층(113), 제2 버퍼층(114), 및 제2 층간 절연층(116)에 형성된 컨택홀을 통하여 제1 액티브층(121)의 제1 소스 영역(121b)과 연결될 수 있다. 그리고, 제1 박막 트랜지스터(120)의 제1 드레인 전극(123)은 제1 게이트 절연층(112), 제1 층간 절연층(113), 제2 버퍼층(114), 및 제2 층간 절연층(116)에 형성된 컨택홀을 통하여 제1 액티브층(121)의 제1 드레인 영역(121c)과 연결될 수 있다.
그리고, 연결 전극(150)은 제2 박막 트랜지스터(130)의 제2 드레인 전극(133)과 전기적으로 연결될 수 있다. 그리고, 연결 전극(150)은 제2 버퍼층(114) 및 제2 층간 절연층(116)에 형성된 컨택홀을 통하여 스토리지 커패시터(140)의 제2 커패시터 전극(142)과 전기적으로 연결될 수 있다. 따라서, 연결 전극(150)은 스토리지 커패시터(140)의 제2 커패시터 전극(142)과 제 2 박막 트랜지스터(130)의 제2 드레인 전극(133)을 전기적으로 연결시켜주는 역할을 할 수 있다.
그리고, 제2 박막 트랜지스터(130)의 제2 소스 전극(132) 및 제2 드레인 전극(133)은 제2 층간 절연층(116)에 형성된 컨택홀을 통해 제2 액티브층(131)과 연결될 수 있다. 따라서, 제2 박막 트랜지스터(130)의 제2 소스 전극(132)은 제2 층간 절연층(116)에 형성된 컨택홀을 통해 제2 액티브층(131)의 제2 소스 영역(131b)과 연결될 수 있으며, 제2 박막 트랜지스터(130)의 제2 드레인 전극(133)은 제2 층간 절연층(116)에 형성된 컨택홀을 통해 제2 액티브층(131)의 제2 드레인 영역(131c)과 연결될 수 있다.
연결전극(150), 제1 박막 트랜지스터(120)의 제1 소스 전극(122) 및 제1 드레인 전극(123), 그리고 제2 박막 트랜지스터(130)의 제2 소스 전극(132) 및 제2 드레인 전극(133)은 동일한 공정에 의해 형성될 수 있다. 그리고, 연결전극(140), 제1 박막 트랜지스터(120)의 제1 소스 전극(122) 및 제1 드레인 전극(123), 그리고 제2 박막 트랜지스터(130)의 제2 소스 전극(132) 및 제2 드레인 전극(133)은 동일한 물질로 형성될 수 있다. 연결전극(140), 제1 박막 트랜지스터(120)의 제1 소스 전극(122) 및 제1 드레인 전극(123), 그리고 제2 박막 트랜지스터(130)의 제2 소스 전극(132) 및 제2 드레인 전극(133)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 예를 들면, 연결전극(140), 제1 박막 트랜지스터(120)의 제1 소스 전극(122) 및 제1 드레인 전극(123), 그리고 제2 박막 트랜지스터(130)의 제2 소스 전극(132) 및 제2 드레인 전극(133)은 도전성 금속 물질로 이루어진 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)의 3층 구조로 이루어질 수 있으며, 이에 한정되지는 않는다.
연결 전극(150)은 제2 박막 트랜지스터(130)의 제2 드레인 전극(133)과 서로 연결된 일체형으로 형성될 수 있다.
제1 평탄화층(117)은 연결전극(140), 제1 박막 트랜지스터(120)의 제1 소스 전극(122) 및 제1 드레인 전극(123), 제2 박막 트랜지스터(130)의 제2 소스 전극(132) 및 제2 드레인 전극(133) 그리고 제2 층간 절연층(116) 상에 배치될 수 있다. 도 1에 도시된 바와 같이, 제1 평탄화층(117)에는 제2 드레인 전극(133)을 노출시키기 위한 컨택홀이 형성될 수 있으며, 이에 한정되지는 않는다. 예를 들면, 제1 평탄화층(117)에는 제2 박막 트랜지스터(130)의 제2 소스 전극(132)을 노출시키기 위한 컨택홀이 형성될 수 있다. 또는, 제1 평탄화층(117)에는 제2 박막 트랜지스터(130)의 제2 드레인 전극(133)과 전기적으로 연결된 연결 전극(150)을 노출시키기 위한 컨택홀이 형성될 수도 있다. 제1 평탄화층(117)은 제1 박막 트랜지스터(120), 제2 박막 트랜지스터(130)의 상부를 평탄화하고 보호하기 위한 유기물질층일 수 있다. 예를 들면, 평탄화층(118)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있다.
보조전극(160)은 제1 평탄화층(117) 상에 배치될 수 있다. 그리고, 보조전극(160)은 제1 평탄화층(117)의 컨택홀을 통하여 제2 박막 트랜지스터(130)의 제2 드레인 전극(133)과 연결될 수 있다. 보조전극(160)은 제2 박막 트랜지스터(130)과 발광소자(210)의 제1 전극(211)을 전기적으로 연결하는 역할을 할 수 있다. 보조 전극(160)은 제2 박막 트랜지스터(130)와 발광소자(210)를 전기적으로 연결할 수 있다. 발광소자(210)은 제1 전극(211), 발광구조물(212), 및 제2 전극(213)을 포함할 수 있다. 보조전극(160)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 보조전극(160)은 제2 박막 트랜지스터(130)의 제2 소스 전극(132) 및 제2 드레인 전극(133) 동일한 물질로 형성될 수 있다.
제2 평탄화층(118)은 보조전극(160) 및 제1 평탄화층(117) 상에 배치될 수 있다. 그리고, 도 1에 도시된 바와 같이, 제2 평탄화층(118)에는 보조전극(160)을 노출시키기 위한 컨택홀이 형성될 수 있다. 제2 평탄화층(118)은 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터(130)의 상부를 평탄화하기 위한 유기물질층일 수 있다. 예를 들면, 제2 평탄화층(118)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있다.
제1 전극(211)은 제2 평탄화층(118) 상에 배치될 수 있다. 제1 전극(211)은 제2 평탄화층(118)에 형성된 컨택홀을 통하여 보조전극(160)과 전기적으로 연결될 수 있다. 따라서, 제1 전극(170)은 제2 평탄화층(118)에 형성된 컨택홀을 통하여 보조전극(160)과 연결됨으로써, 제2 박막 트랜지스터(130)와 전기적으로 연결될 수 있다.
제1 전극(211)은 투명 도전막 및 반사효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성될 수 있다. 투명 도전막으로는 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 일함수 값이 비교적 큰 재질로 이루질 수 있다. 그리고, 불투명 도전막으로는 Al, Ag, Cu, Pb, Mo, Ti 또는 이들의 합금을 포함하는 단층 또는 다층 구조로 이루어질 수 있다. 예를 들어, 제1 전극 전극(211)은 투명 도전막, 불투명 도전막, 및 투명 도전막이 순차적으로 적층된 구조로 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 투명 도전막 및 불투명 도전막이 순차적으로 적층된 구조로도 형성될 수 있다.
본 명세서의 실시예에 따른 표시 장치(100)는 상부 발광(Top Emission)표시 장치(도 1에서 화살표로 표시)이므로, 제1 전극(211)은 애노드 전극일 수 있다. 표시 장치(100)가 하부 발광(Bottom Emission)인 경우에는 제2 평탄화층(118) 상에 배치된 제1 전극(211)은 캐소드 전극일 수 있다.
제1 전극(211) 및 제2 평탄화층(118) 상에는 뱅크(180)가 배치될 수 있다. 뱅크(180)에는 제1 전극(211)을 노출하기 위한 개구부가 형성될 수 있다. 뱅크(180)는 표시 장치(100)의 발광 영역을 정의할 수 있으므로 화소 정의막이라고 할 수도 있다. 뱅크(180) 상에는 스페이서(190)가 더 배치될 수 있다. 그리고, 제1 전극(211) 상에는 발광층을 포함하는 발광 구조물(212)이 더 배치될 수 있다.
발광 구조물(212)은 제1 전극(211) 상에 정공층, 발광층, 전자층 순으로 또는 역순으로 적층되어 형성될 수 있다. 이외에도 발광 구조물(212)은 전하 생성층을 사이에 두고 대향하는 제1 및 제2 발광 구조물을 구비할 수도 있다. 이 경우, 제1 및 제2 발광 구조물 중 어느 하나의 발광층은 청색광을 생성하고, 제1 및 제2 발광 구조물 중 나머지 하나의 발광층은 노란색-녹색광을 생성함으로써 제1 및 제2 발광 구조물을 통해 백색광이 생성될 수 있다. 이 발광 구조물(212)에서 생성된 백색광은 발광 구조물(212) 상부에 위치하는 컬러 필터(도시하지 않음)에 입사되어 컬러 영상을 구현할 수 있다. 이외에도 별도의 컬러 필터 없이 각 발광 구조물(212)에서 각 서브 화소에 해당하는 컬러광을 생성하여 컬러 영상을 구현할 수도 있다. 즉, 적색(R) 서브 화소의 발광 구조물(212)은 적색광을, 녹색(G) 서브 화소의 발광 구조물(212)은 녹색광을, 청색(B) 서브 화소의 발광 구조물(212)은 청색광을 생성할 수도 있다.
발광 구조물(212) 상에는 제2 전극(213)이 더 배치될 수 있다. 제2 전극(213)은 발광 구조물(212)을 사이에 두고 제1 전극(211)과 대향하도록 발광 구조물(212) 상에 배치될 수 있다. 본 명세서의 실시예에 따른 표시 장치(100)에서 제2 전극(213)은 캐소드 전극일 수 있다. 발광소자(210)의 제2 전극(213) 상에는 수분 침투를 억제하는 봉지부(220)가 더 배치될 수 있다.
봉지부(220)는 제1 무기 봉지층(220a), 제2 유기 봉지층(220b), 및 제3 무기 봉지층(220c)을 포함할 수 있다. 봉지부(220)의 제1 무기 봉지층(220a)은 제2 전극(210)상에 배치될 수 있다. 그리고, 제2 유기 봉지층(220b)은 제1 무기 봉지층(220a)상에 배치될 수 있다. 또한, 제3 무기 봉지층(220c)은 제2 유기 봉지층(220b)상에 배치될 수 있다. 봉지부(220)의 제1 무기 봉지층(220a) 및 제3 무기 봉지층(220c)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)등의 무기 물질로 형성될 수 있다. 봉지부(220)의 제2 유기 봉지층(220b)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있다.
도 2는 본 명세서의 다른 실시예에 따른 표시 장치를 도시한 단면도이다. 도 1과 비교하여 차이점 위주로 설명하며, 중복된 설명은 생략하거나 간략히 설명한다. 예를 들면, 기판(310), 버퍼층(311), 발광소자(350), 뱅크(317), 스페이서(318), 및 봉지부(360)는 실질적으로 동일하다. 따라서, 도 1과 실질적으로 동일한 도 2의 구성에 대한 중복된 설명은 생략하거나 간략히 설명한다.
도 2를 참조하면, 본 명세서의 다른 실시예에 따른 표시 장치(300)는 기판(310), 버퍼층(311), 제1 박막 트랜지스터(320), 제2 박막 트랜지스터(330), 제1 게이트 절연(312), 제1 게이트 절연층(313), 층간 절연막(314), 제1 보호층(315), 제2 보호층(316), 스토리지 커패시터(340), 뱅크(317), 보조전극(379), 스페이서(318), 발광소자(350), 및 봉지부(360)을 포함할 수 있다. 그리고, 제1 박막 트랜지스터(320)의 제1 액티브층(321)은 저온 폴리 실리콘 물질로 이루어질 수 있으며, 제2 박막 트랜지스터(330)의 제2 액티브층(331)은 산화물 반도체로 이루어질 수 있다.
기판(310)상에 버퍼층(311)이 배치될 수 있다. 그리고, 버퍼층(311)은 도 1의 제1 버퍼층(111)과 실질적으로 동일하다.
제1 박막 트랜지스터(320)는 버퍼층(311)상에 배치될 수 있다. 제1 박막 트랜지스터(320)는 제1 액티브층(321), 제1 게이트 전극(324), 제1 소스 전극(322) 및 제1 드레인 전극(323)을 포함할 수 있다. 버퍼층(311) 상에는 제1 박막 트랜지스터(320)의 제1 액티브층(321)이 배치될 수 있다. 제1 액티브층(321)의 하부면은 버퍼층(311)의 상부면과 직접 접촉할 수 있다.
제1 액티브층(321)은 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다. 제1 액티브층(321)은 제1 박막 트랜지스터(320)의 구동 시 채널이 형성되는 제1 채널 영역(321a), 제1 채널 영역(321a) 양 측의 제1 소스 영역(321b) 및 제1 드레인 영역(321c)을 포함할 수 있다. 제1 소스 영역(321b)은 제1 소스 전극(322)과 연결된 제1 액티브층(321)의 부분일 수 있으며, 제1 드레인 영역(321c)은 제1 드레인 전극(323)과 연결된 제1 액티브층(321)의 부분일 수 있다. 제1 소스 영역(321b) 및 제1 드레인 영역(321c)은 폴리 실리콘 물질에 이온 도핑하여 생성될 수 있으며, 제1 채널 영역(321a)은 이온 도핑되지 않고 폴리 실리콘 물질로 남겨진 부분일 수 있다. 버퍼층(311) 및 제1 박막 트랜지스터(320)의 제1 액티브층(321) 상에 제1 게이트 절연층(312)이 배치될 수 있다. 제1 게이트 절연층(312)의 하부면은 제1 액티브층(321)의 상부면 및 버퍼층(311)의 상부면과 직접 접촉할 수 있다. 제1 게이트 절연층(312)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 제1 게이트 절연층(312)에는 제1 박막 트랜지스터(320)의 제1 소스 전극(322) 및 제1 드레인 전극(323) 각각이 제1 박막 트랜지스터(320)의 제1 액티브층(321)의 제1 소스 영역(321b) 및 제1 드레인 영역(321c) 각각에 연결되기 위한 컨택홀이 형성될 수 있다.
제1 게이트 절연층(312) 상에 제2 박막 트랜지스터(330)의 제2 액티브층(331)이 배치될 수 있다. 제2 액티브층(331)의 하부면은 제1 게이트 절연층(312)의 상부면과 직접 접촉할 수 있다. 제2 박막 트랜지스터(330)는 제2 액티브층(331), 제2 게이트 전극(334), 제2 소스 전극(332) 및 제2 드레인 전극(333)을 포함할 수 있다. 제2 액티브층(331)의 하부면과 제1 액티브층(321)의 상부면 사이에는 제1 게이트 절연층(312)이 배치될 수 있다.
제2 액티브층(331)은 제2 박막 트랜지스터(330)의 구동 시 채널이 형성되는 제2 채널 영역(331a), 제2 채널 영역(331a) 양 측의 제2 소스 영역(331b) 및 제2 드레인 영역(331c)을 포함할 수 있다. 제2 소스 영역(331b)은 제2 소스 전극(332)과 연결된 제2 액티브층(331)의 부분일 수 있으며, 제2 드레인 영역(331c)은 제2 드레인 전극(333)과 연결된 제2 액티브층(331)의 부분일 수 있다. 그리고, 제2 액티브층(331)은 산화물 반도체로 이루어질 수 있다.
제1 게이트 절연층(312) 및 제2 박막 트랜지스터(330)의 제2 액티브층(331) 상에 제2 게이트 절연층(313)이 배치될 수 있다. 제2 게이트 절연층(313)의 하부면은 제2 액티브층(331)의 상부면과 제1 게이트 절연층(312)의 상부면과 직접 접촉할 수 있다. 제2 게이트 절연층(313)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 제2 게이트 절연층(313)에는 제1 박막 트랜지스터(320)의 제1 소스 전극(322) 및 제1 드레인 전극(323) 각각이 제1 박막 트랜지스터(320)의 제1 액티브층(321)의 제1 소스 영역(321b) 및 제1 드레인 영역(321c) 각각에 연결되기 위한 컨택홀이 형성될 수 있다. 그리고, 제2 게이트 절연층(313)에는 제2 박막 트랜지스터(330)의 제2 소스 전극(332) 및 제2 드레인 전극(333) 각각이 제2 박막 트랜지스터(330)의 제2 액티브층(331)의 제2 소스영역(331b) 및 제2 드레인 영역(331c) 각각에 연결되지 위한 컨택홀이 형성될 수 있다.
제2 게이트 절연층(313) 상에 제1 박막 트랜지스터(320)의 제1 게이트 전극(324), 제2 박막 트랜지스터(330)의 제2 게이트 전극(334), 및 스토리지 커패시터(340)의 제1 커패시터 전극(341)이 배치될 수 있다.
제1 게이트 전극(324), 제1 커패시터 전극(341), 및 제2 게이트 전극(334)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 제1 게이트 전극(324)은 제1 박막 트랜지스터(320)의 제1 액티브층(321)의 제1 채널 영역(321a)과 중첩되도록 제2 게이트 절연층(313) 상에 형성될 수 있다. 제1 커패시터 전극(341)은 표시 장치(300)의 구동 특성과 박막 트랜지스터의 구조 및 타입 등에 기초하여 생략될 수도 있다. 그리고, 제2 게이트 전극(334)은 제2 박막 트랜지스터(330)의 제2 액티브층(331)의 제2 채널 영역(331a)과 중첩되도록 제2 게이트 절연층(313)상에 형성될 수 있다. 제1 게이트 전극(324), 제2 게이트 전극(334), 및 제1 커패시터 전극(341)은 동일공정에 의하여 형성될 수 있다. 그리고, 제1 게이트 전극(324), 제2 게이트 전극(334), 및 제1 커패시터 전극(341)은 동일한 물질로 형성될 수 있으며, 동일한 층상에 형성될 수 있다.
제1 게이트 전극(324), 제1 커패시터 전극(341), 및 제2 게이트 전극(334)의 각 하부면은 제2 게이트 절연층(313)의 상부면과 직접 접촉할 수 있다. 본 명세서의 실시예에 따른 표시 장치(300)에서 제1 게이트 전극(324), 제2 게이트 전극(334), 및 제1 커패시터 전극(341)을 동일한 층 상에서 한번의 공정으로 형성하여, 생산 공정 단계를 절감할 수 있다. 그리고, 생산 공정 시간을 단축함으로써, 공정 비용을 절감할 수 있는 효과가 있다.
제1 게이트 전극(324)은 제1 게이트 절연층(312) 및 제2 게이트 절연층(313)을 사이에 두고 제1 액티브층(321)의 제1 액티브 영역(321a)와 중첩하도록 배치될 수 있다. 제2 게이트 전극(334)은 제2 게이트 절연층(313)을 사이에 두고 제2 액티브층(331)의 제2 액티브 영역(331a)과 중첩하도록 배치될 수 있다. 예를 들어, 제1 액티브층(321)의 상부면과 제1 게이트 전극(324)의 하부면 사이에는 제1 게이트 절연층(312) 및 제2 게이트 절연층(313)이 배치될 수 있다. 그리고, 제1 게이트 전극(324)의 하부면은 제1 게이트 절연층(312) 및 제2 게이트 절연층(313)을 사이에 두고 제1 액티브층(321)의 상부면과 마주보도록 배치될 수 있다. 또한, 제2 액티브층(331)의 상부면과 제2 게이트 전극(334)의 하부면 사이에는 제2 게이트 절연층(313)이 배치될 수 있다. 그리고, 제2 게이트 전극(334)의 하부면은 제2 게이트 절연층(313)을 사이에 두고 제2 액티브층(331)의 상부면과 마주보도록 배치될 수 있다.
제2 게이트 절연층(313), 제1 게이트 전극(324), 제1 커패시터 전극(341), 및 제2 게이트 전극(334)상에 층간 절연층(314)이 배치될 수 있다. 층간 절연층(314)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 층간 절연층(314)에는 제1 박막 트랜지스터(320)의 제1 액티브층(321)의 제1 소스 영역(321b) 및 제1 드레인 영역(321c)을 노출시키기 위한 컨택홀이 형성될 수 있다. 그리고, 층간 절연층(314)에는 제2 박막 트랜지스터(330)의 제2 액티브층(331)의 제2 소스 영역(331b) 및 제2 드레인 영역(331c)을 노출시키기 위한 컨택홀이 형성될 수 있다.
층간 절연층(314) 상에 제1 박막 트랜지스터(320)의 제1 소스 전극(322) 및 제1 드레인 전극(323), 제2 박막 트랜지스터(330)의 제2 소스 전극(332) 및 제2 드레인 전극(333), 스토리지 커패시터(340)의 제2 커패시터 전극(342)이 배치될 수 있다. 제1 소스 전극(322), 제1 드레인 전극(323), 제2 소스 전극(332), 제2 드레인 전극(333), 및 제2 커패시터 전극(342)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 소스 전극(322), 제1 드레인 전극(323), 제2 소스 전극(332), 제2 드레인 전극(333), 및 제2 커패시터 전극(342)은 동일공정에 의하여 형성될 수 있다. 그리고, 제1 소스 전극(322), 제1 드레인 전극(323), 제2 소스 전극(332), 제2 드레인 전극(333), 및 제2 커패시터 전극(342)은 동일한 물질로 형성될 수 있으며, 동일한 층상에 형성될 수 있다. 제2 커패시터 전극(342) 및 제2 드레인 전극(333)은 서로 연결된 일체형으로 형성될 수 있다.
제1 박막 트랜지스터(320)의 제1 소스 전극(322) 및 제1 드레인 전극(323)은 제1 게이트 절연층(312), 제2 게이트 절연층(313), 및 층간 절연층(314)의 컨택홀을 통하여 제1 액티브층(321)의 제1 소스 영역(321b) 및 제1 드레인 영역(321c)과 연결될 수 있다.
제2 박막 트랜시스터(330)의 제2 소스 전극(332) 및 제2 드레인 전극(333)은 제2 게이트 절연층(313) 및 층간 절연층(314)의 컨택홀을 통하여 제2 액티브층(331)의 제2 소스 영역(331b) 및 제2 드레인 영역(331c)과 연결될 수 있다.
제2 커패시터 전극(342)은 층간 절연층(314)을 사이에 두고 제1 커패시터 전극(341)과 중첩하도록 배치될 수 있다. 그리고, 제2 커패시터 전극(342)은 제1 커패시터 전극(341)과 동일한 물질로 형성될 수 있다.
층간 절연층(314), 제1 박막 트랜지스터(320)의 제1 소스 전극(322) 및 제1 드레인 전극(323), 제2 박막 트랜지스터(330)의 제2 소스 전극(332) 및 제2 드레인 전극(333), 스토리지 커패시터(340)의 제2 커패시터 전극(342)상에 제1 보호층(315)이 배치될 수 있다. 제1 보호층(315)은 하부면에 배치된 박막 트랜지스터를 보호하기 위한 무기물질층일 수 있다. 예를 들어, 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 그러나, 이에 한정되지는 않으며, 제1 보호층(315)은 상부면을 평탄화하고 하부면에 배치된 박막 트랜지스터를 보호하기 위한 유기물질층일 수 있다. 예를 들면, 제1 보호층(315)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있다.
제1 보호층(315)에는 제2 박막 트랜지스터(330)의 제2 드레인 전극(333)을 노출시키기 위한 컨택홀이 형성될 수 있으며, 이에 한정되지는 않는다. 예를 들면, 제1 보호층(315)에는 제2 박막 트랜지스터(330)의 제2 소스 전극(332)을 노출시키기 위한 컨택홀이 형성될 수 있다. 또는, 제1 보호층(315)에는 제1 박막 트랜시스터(320)의 제1 소스 전극(322) 또는 제1 드레인 전극(323)을 노출시키기 위한 컨택홀이 형성될 수 있다.
보조전극(370)은 제1 보호층(315) 상에 배치될 수 있다. 그리고, 보조전극(370)은 제1 보호층(315)의 컨택홀을 통하여 제2 박막 트랜지스터(330)의 제2 드레인 전극(333)과 연결될 수 있다. 보조전극(370)은 제2 박막 트랜지스터(330)의 제2 드레인 전극(333)과 발광소자(350)의 제1 전극(351)을 전기적으로 연결하는 역할을 할 수 있다. 보조 전극(370)은 제2 박막 트랜지스터(330)와 발광소자(350)를 전기적으로 연결할 수 있다. 발광소자(350)은 제1 전극(351), 발광구조물(352), 및 제2 전극(353)을 포함할 수 있다. 보조전극(370)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 보조전극(370)은 제2 박막 트랜지스터(330)의 제2 소스 전극(332) 및 제2 드레인 전극(333)과 동일한 물질로 형성될 수 있다.
제2 보호층(316)은 보조전극(370) 및 제1 보호층(315) 상에 배치될 수 있다. 그리고, 도 2에 도시된 바와 같이, 제2 보호층(316)에는 보조전극(370)을 노출시키기 위한 컨택홀이 형성될 수 있다. 제2 보호층(316)은 제1 박막 트랜지스터(320) 및 제2 박막 트랜지스터(330)의 상부를 평탄화하기 위한 유기물질층일 수 있다. 예를 들면, 제2 보호층(316)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있다.
제1 전극(351)은 제2 보호층(316) 상에 배치될 수 있다. 제1 전극(351)은 제2 보호층(316)에 형성된 컨택홀을 통하여 보조전극(370)과 전기적으로 연결될 수 있다. 따라서, 제1 전극(351)은 제2 보호층(316)에 형성된 컨택홀을 통하여 보조전극(370)과 연결됨으로써, 제2 박막 트랜지스터(330)와 전기적으로 연결될 수 있다.
제1 전극(351) 및 제2 보호층(316) 상에는 뱅크(317)가 배치될 수 있다. 뱅크(317)에는 제1 전극(351)을 노출하기 위한 개구부가 형성될 수 있다. 뱅크(317)는 표시 장치(300)의 발광영역을 정의할 수 있으므로 화소 정의막이라고 할 수도 있다. 뱅크(317) 상에는 스페이서(318)가 더 배치될 수 있다. 그리고, 제1 전극(351)상에는 발광층을 포함하는 발광 구조물(352)이 더 배치될 수 있다.
발광 구조물(352)은 제1 전극(351) 상에 정공층, 발광층, 전자층 순으로 또는 역순으로 적층되어 형성될 수 있다. 이외에도 발광 구조물(352)은 전하 생성층을 사이에 두고 대향하는 제1 및 제2 발광 구조물을 구비할 수도 있다. 이 경우, 제1 및 제2 발광 구조물 중 어느 하나의 발광층은 청색광을 생성하고, 제1 및 제2 발광 구조물 중 나머지 하나의 발광층은 노란색-녹색광을 생성함으로써 제1 및 제2 발광 구조물을 통해 백색광이 생성될 수 있다. 이 발광 구조물(352)에서 생성된 백색광은 발광 구조물(352) 상부에 위치하는 컬러 필터(도시하지 않음)에 입사되어 컬러 영상을 구현할 수 있다. 이외에도 별도의 컬러 필터 없이 각 발광 구조물(352)에서 각 서브 화소에 해당하는 컬러광을 생성하여 컬러 영상을 구현할 수도 있다. 즉, 적색(R) 서브 화소의 발광 구조물(352)은 적색광을, 녹색(G) 서브 화소의 발광 구조물(352)은 녹색광을, 청색(B) 서브 화소의 발광 구조물(352)은 청색광을 생성할 수도 있다.
발광 구조물(352) 상에는 제2 전극(353)이 더 배치될 수 있다. 제2 전극(353)은 발광 구조물(352)을 사이에 두고 제1 전극(351)과 대향하도록 발광 구조물(352) 상에 배치될 수 있다. 제1 전극(351), 발광 구조물(352), 및 제2 전극(353)을 포함하는 발광소자(350) 상에는 수분 침투를 억제하는 봉지부(360)가 더 배치될 수 있다.
봉지부(360)는 제1 무기 봉지층(361), 제2 유기 봉지층(362), 및 제3 무기 봉지층(363)을 포함할 수 있다. 봉지부(360)의 제1 무기 봉지층(361)은 제2 전극(352)상에 배치될 수 있다. 그리고, 제2 유기 봉지층(362)은 제1 무기 봉지층(361)상에 배치될 수 있다. 또한, 제3 무기 봉지층(363)은 제2 유기 봉지층(362)상에 배치될 수 있다. 봉지부(360)의 제1 무기 봉지층(361) 및 제3 무기 봉지층(363)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)등의 무기 물질로 형성될 수 있다. 봉지부(360)의 제2 유기 봉지층(362)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있다.
본 명세서의 실시예에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 명세서의 실시예에 따른 표시 장치는, 기판, 기판 상에 있는 버퍼층, 저온 폴리 실리콘 물질로 이루어진 제1 액티브층, 제1 게이트 절연층 및 제2 게이트 절연층을 사이에 두고 제1 액티브층과 중첩하는 제1 게이트 전극, 및 제1 액티브층과 전기적으로 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 및 산화물 반도체로 이루어진 제2 액티브층, 제2 게이트 절연층을 사이에 두고 제2 액티브층과 중첩하는 제2 게이트 전극, 및 제2 액티브층과 전기적으로 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함할 수 있다. 그리고, 제1 박막 트랜지스터의 제1 게이트 전극과 제2 박막 트랜지스터의 제2 게이트 전극은 제2 게이트 절연층 상에 배치될 수 있다.
본 명세서의 실시예에 따르면, 제1 박막 트랜지스터의 제1 액티브층은 버퍼층 상에 있으며, 제1 게이트 절연층은 제1 액티브층 및 버퍼층 상에 있으며, 제2 박막 트랜지스터의 제2 액티브층은 제1 게이트 절연층 상에 있으며, 제2 게이트 절연층은 제2 액티브층 및 제1 게이트 절연층 상에 있으며, 제1 박막 트랜지스터의 제1 게이트 전극 및 제2 박막 트랜지스터의 제2 게이트 전극은 제2 게이트 절연층상에 있으며, 층간 절연층은 제1 게이트 전극, 제2 게이트 전극, 및 제2 게이트 절연층 상에 있으며, 그리고 제1 박막 트랜지스터의 제1 소스 전극 및 제1 드레인 전극 및 제2 박막 트랜지스터의 제2 소스 전극 및 제2 드레인 전극은 층간 절연층 상에 있을 수 있다.
본 명세서의 실시예에 따르면, 제1 소스 전극 및 제1 드레인 전극은 층간 절연층, 제2 게이트 절연층, 및 제1 게이트 절연층의 컨택홀을 통하여 제1 액티브층과 전기적으로 연결될 수 있으며, 제2 소스 전극 및 제2 드레인 전극은 층간 절연층 및 제2 게이트 절연층의 컨택홀을 통하여 제2 액티브층과 전기적으로 연결될 수 있다.
본 명세서의 실시예에 따르면, 제1 액티브층은 제1 게이트 전극과 중첩하는 제1 액티브 영역, 제1 소스 전극과 접촉하는 제1 소스 영역, 및 제1 드레인 전극과 접촉하는 제1 드레인 영역을 포함할 수 있으며, 제2 액티브층은 제2 게이트 전극과 중첩하는 제2 액티브 영역, 제2 소스 전극과 접촉하는 제2 소스 영역, 및 제2 드레인 전극과 접촉하는 제2 드레인 영역을 포함할 수 있다.
본 명세서의 실시예에 따르면, 1 액티브층의 제1 액티브 영역은 제1 게이트 절연층 및 제2 게이트 절연층을 사이에 두고 제1 게이트 전극과 중첩할 수 있으며, 제2 액티브층의 제2 액티브 영역은 제2 게이트 절연층을 사이에 두고 제2 게이트 전극과 중첩할 수 있다.
본 명세서의 실시예에 따르면, 제1 게이트 전극 및 제2 게이트 전극은 동일한 물질로 이루어질 수 있다. 본 명세서의 실시예에 따른 표시 장치는, 제1 액티브층, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터와 제2 액티브층, 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함할 수 있다. 그리고, 표시장치는 기판, 기판상에 있는 버퍼층, 버퍼층 상에 있으며, 저온 폴리 실리콘 물질로 이루어진 제1 액티브층, 제1 액티브층 및 버퍼층 상에 있는 제1 게이트 절연층, 제1 게이트 절연층 상에 있으며, 산화물 반도체로 이루어진 제2 액티브층, 제2 액티브층 및 제1 게이트 절연층 상에 있는 제2 게이트 절연층, 제2 게이트 절연층 상에 있는 제1 게이트 전극 및 제2 게이트 전극, 제1 게이트 전극, 제2 게이트 전극, 및 제2 게이트 절연층 상에 있는 층간 절연층, 및층간 절연층 상에 있는 제1 소스 전극, 제1 드레인 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함할 수 있다.
본 명세서의 실시예에 따르면, 제1 소스 전극 및 제1 드레인 전극은 층간 절연층, 제2 게이트 절연층, 및 제1 게이트 절연층의 컨택홀을 통하여 제1 액티브층과 접촉할 수 있으며, 제2 소스 전극 및 제2 드레인 전극은 층간 절연층 및 제2 게이트 절연층의 컨택홀을 통하여 제2 액티브층과 접촉할 수 있다.
본 명세서의 실시예에 따르면, 제1 게이트 전극은 제1 게이트 절연층 및 제2 게이트 절연층을 사이에 두고 제1 액티브층과 중첩할 수 있으며, 제2 게이트 전극은 제2 게이트 절연층을 사이에 두고 제2 액티브층과 중첩할 수 있다.
본 명세서의 실시예에 따르면, 제1 게이트 전극의 하부면과 제2 게이트 전극의 하부면은 제2 게이트 절연층의 상부면과 직접 접촉할 수 있다.
본 명세서의 실시예에 따르면, 제1 액티브층의 상부면과 제2 액티브층의 하부면 사이에는 제1 게이트 절연층이 있을 수 있다.
본 명세서의 실시예에 따르면, 제2 게이트 절연층의 하부면은 제2 액티브층의 상부면 및 제1 게이트 절연층의 상부면과 직접 접촉할 수 있다.
본 명세서의 실시예에 따르면, 제1 게이트 절연층의 하부면은 제1 액티브층의 상부면 및 버퍼층의 상부면과 직접 접촉할 수 있다.
본 명세서의 실시예에 따르면, 제2 액티브층의 상부면과 제2 게이트 전극의 하부면 사이에는 제2 게이트 절연층이 있을 수 있으며, 제1 액티브층의 상부면과 제1 게이트 전극의 하부면 사이에는 제1 게이트 절연층 및 제2 게이트 절연층이 있을 수 있다.
이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 300: 표시 장치
110, 310: 기판
120, 320: 제1 박막 트랜지스터
121: 제1 액티브층
122, 322: 제1 소스 전극
123, 323: 제1 드레인 전극
124, 324: 제1 게이트 전극
130, 330: 제2 박막 트랜지스터
131, 331: 제2 액티브층
132, 332: 제2 소스 전극
133, 333: 제2 드레인 전극
134, 334: 제2 게이트 전극
140, 340: 스토리지 커패시터
160, 370: 보조 전극
210, 350: 발광 소자
220, 360: 봉지부

Claims (14)

  1. 기판;
    상기 기판 상에 있는 버퍼층;
    저온 폴리 실리콘 물질로 이루어진 제1 액티브층, 제1 게이트 절연층 및 제2 게이트 절연층을 사이에 두고 상기 제1 액티브층과 중첩하는 제1 게이트 전극, 및 상기 제1 액티브층과 전기적으로 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터; 및
    산화물 반도체로 이루어진 제2 액티브층, 상기 제2 게이트 절연층을 사이에 두고 상기 제2 액티브층과 중첩하는 제2 게이트 전극, 및 상기 제2 액티브층과 전기적으로 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함하고,
    상기 제1 박막 트랜지스터의 상기 제1 게이트 전극과 상기 제2 박막 트랜지스터의 상기 제2 게이트 전극은 상기 제2 게이트 절연층 상에 배치되는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 박막 트랜지스터의 상기 제1 액티브층은 상기 버퍼층 상에 있으며,
    상기 제1 게이트 절연층은 상기 제1 액티브층 및 상기 버퍼층 상에 있으며,
    상기 제2 박막 트랜지스터의 상기 제2 액티브층은 상기 제1 게이트 절연층 상에 있으며,
    상기 제2 게이트 절연층은 상기 제2 액티브층 및 상기 제1 게이트 절연층 상에 있으며,
    상기 제1 박막 트랜지스터의 상기 제1 게이트 전극 및 상기 제2 박막 트랜지스터의 상기 제2 게이트 전극은 상기 제2 게이트 절연층 상에 있으며,
    층간 절연층은 상기 제1 게이트 전극, 상기 제2 게이트 전극, 및 상기 제2 게이트 절연층 상에 있으며,
    상기 제1 박막 트랜지스터의 상기 제1 소스 전극 및 상기 제1 드레인 전극, 및 상기 제2 박막 트랜지스터의 제2 소스 전극 및 제2 드레인 전극은 상기 층간 절연층 상에 있는, 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 층간 절연층, 상기 제2 게이트 절연층, 및 상기 제1 게이트 절연층의 컨택홀을 통하여 상기 제1 액티브층과 전기적으로 연결되고,
    상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 층간 절연층 및 상기 제2 게이트 절연층의 컨택홀을 통하여 상기 제2 액티브층과 전기적으로 연결되는, 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 액티브층은 상기 제1 게이트 전극과 중첩하는 제1 액티브 영역, 상기 제1 소스 전극과 접촉하는 제1 소스 영역, 및 상기 제1 드레인 전극과 접촉하는 제1 드레인 영역을 포함하며,
    상기 제2 액티브층은 상기 제2 게이트 전극과 중첩하는 제2 액티브 영역, 상기 제2 소스 전극과 접촉하는 제2 소스 영역, 및 상기 제2 드레인 전극과 접촉하는 제2 드레인 영역을 포함하는, 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 액티브층의 상기 제1 액티브 영역은 상기 제1 게이트 절연층 및 상기 제2 게이트 절연층을 사이에 두고 상기 제1 게이트 전극과 중첩하며,
    상기 제2 액티브층의 상기 제2 액티브 영역은 상기 제2 게이트 절연층을 사이에 두고 상기 제2 게이트 전극과 중첩하는, 표시 장치.
  6. 제2 항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은 동일한 물질로 이루어진, 표시 장치.
  7. 제1 액티브층, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터와 제2 액티브층, 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함하는 표시장치에 있어서,
    기판;
    상기 기판 상에 있는 버퍼층;
    상기 버퍼층 상에 있으며, 저온 폴리 실리콘 물질로 이루어진 상기 제1 액티브층;
    상기 제1 액티브층 및 상기 버퍼층 상에 있는 제1 게이트 절연층;
    상기 제1 게이트 절연층 상에 있으며, 산화물 반도체로 이루어진 상기 제2 액티브층;
    상기 제2 액티브층 및 상기 제1 게이트 절연층 상에 있는 제2 게이트 절연층;
    상기 제2 게이트 절연층 상에 있는 상기 제1 게이트 전극 및 상기 제2 게이트 전극;
    상기 제1 게이트 전극, 상기 제2 게이트 전극, 및 상기 제2 게이트 절연층 상에 있는 층간 절연층; 및
    상기 층간 절연층 상에 있는 상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 소스 전극, 및 상기 제2 드레인 전극을 포함하는, 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 층간 절연층, 상기 제2 게이트 절연층, 및 상기 제1 게이트 절연층의 컨택홀을 통하여 상기 제1 액티브층과 접촉하고,
    상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 층간 절연층 및 상기 제2 게이트 절연층의 컨택홀을 통하여 상기 제2 액티브층과 접촉하는, 표시 장치.
  9. 제7 항에 있어서,
    상기 제1 게이트 전극은 상기 제1 게이트 절연층 및 상기 제2 게이트 절연층을 사이에 두고 상기 제1 액티브층과 중첩하며,
    상기 제2 게이트 전극은 상기 제2 게이트 절연층을 사이에 두고 상기 제2 액티브층과 중첩하는, 표시 장치.
  10. 제7 항에 있어서,
    상기 제1 게이트 전극의 하부면과 상기 제2 게이트 전극의 하부면은 상기 제2 게이트 절연층의 상부면과 직접 접촉하는, 표시 장치.
  11. 제7 항에 있어서,
    상기 제1 액티브층의 상부면과 상기 제2 액티브층의 하부면 사이에는 상기 제1 게이트 절연층이 있는, 표시장치
  12. 제10 항에 있어서,
    상기 제2 게이트 절연층의 하부면은 상기 제2 액티브층의 상부면 및 상기 제1 게이트 절연층의 상부면과 직접 접촉하는, 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 게이트 절연층의 하부면은 상기 제1 액티브층의 상부면 및 상기 버퍼층의 상부면과 직접 접촉하는, 표시 장치.
  14. 제13 항에 있어서,
    상기 제2 액티브층의 상기 상부면과 상기 제2 게이트 전극의 상기 하부면 사이에는 상기 제2 게이트 절연층이 있고,
    상기 제1 액티브층의 상기 상부면과 상기 제1 게이트 전극의 상기 하부면 사이에는 상기 제1 게이트 절연층 및 상기 제2 게이트 절연층이 있는, 표시 장치.
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