JP2000269511A - 半導体装置およびその作製方法 - Google Patents

Abstract

(57)【要約】 【課題】 回路機能に応じて適切な構造のＴＦＴを配置
し、高い信頼性を有する半導体装置を提供する。 【解決手段】 同一基板上に駆動回路部と画素部とを有
する半導体装置において、駆動ＴＦＴのゲート絶縁膜１
１５、１１６を画素ＴＦＴのゲート絶縁膜１１７よりも
薄く設計する。また、駆動ＴＦＴのゲート絶縁膜１１
５、１１６と保持容量の誘電体１１８とを同時に形成す
るため、誘電体１１８は非常に薄く、大きなキャパシテ
ィを確保することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は薄膜トランジスタ
（以下、ＴＦＴという）で構成された回路を有する半導
体装置に関する。例えば、液晶表示装置やＥＬ表示装置
に代表される電気光学装置、半導体回路及び本願発明の
電気光学装置または半導体回路を用いた電気器具（電子
機器）の構成に関する。

【０００２】なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路および電気器具は全て
半導体装置である。

【０００３】

【従来の技術】薄膜トランジスタ（以下、ＴＦＴとい
う）は透明基板上に形成することができるので、アクテ
ィブマトリクス型液晶ディスプレイ（以下、ＡＭ−ＬＣ
Ｄという）への応用開発が積極的に進められてきた。結
晶質半導体膜（代表的にはポリシリコン膜）を利用した
ＴＦＴは高移動度が得られるので、同一基板上に機能回
路を集積させて高精細な画像表示を実現することが可能
とされている。

【０００４】基本的にＡＭ−ＬＣＤは画像を表示する画
素部（画素マトリクス回路ともいう）と、画素部に配列
された各画素のＴＦＴを駆動するゲート駆動回路（ゲー
トドライバー回路ともいう）、各ＴＦＴへ画像信号を送
るソース駆動回路（ソースドライバー回路ともいう）ま
たはデータ駆動回路（データドライバー回路ともいう）
が同一基板上に形成されてなる。

【０００５】近年では、これら画素部と駆動回路（ドラ
イバー回路ともいう）の他に、信号分割回路やγ補正回
路などといった信号処理回路をも同一基板上に設けたシ
ステム・オン・パネルが提案されている。

【０００６】しかしながら、画素部と駆動回路とでは回
路が要求する性能が異なるため、同一構造のＴＦＴで全
ての回路仕様を満足させることは困難である。即ち、高
速動作を重視するシフトレジスタ回路等の駆動回路と、
高耐圧特性を重視する画素部を構成するＴＦＴ（以下、
画素ＴＦＴという）とを同時に満足させるＴＦＴ構造は
確立されていないのが現状である。

【０００７】そこで本出願人は駆動回路を構成するＴＦ
Ｔ（以下、駆動ＴＦＴまたはドライバーＴＦＴという）
と画素ＴＦＴとでゲート絶縁膜の膜厚を異ならせるとい
う構成を出願済みである（特開平１０−０５６１８４号
公報、米国特許出願番号第０８／８６２，８９５）。具
体的には、駆動ＴＦＴのゲート絶縁膜を画素ＴＦＴのゲ
ート絶縁膜よりも薄くするというものである。

【０００８】

【発明が解決しようとする課題】本願発明では、上記公
報に記載された構成を基本として、さらに画素部に関す
る改善を行っている。具体的には、小さい面積で大容量
を確保しうる保持容量を形成するための構造を提供する
ものである。

【０００９】そして、ＡＭ−ＬＣＤに代表される電気光
学装置の各回路を機能に応じて適切な構造のＴＦＴでも
って形成し、高い信頼性を有する電気光学装置を提供す
ることを課題とする。延いては、そのような電気光学装
置を表示部として有する半導体装置（電気器具）の信頼
性を高めることを課題とする。

【００１０】

【課題を解決するための手段】本明細書で開示する発明
の構成は、同一基板上に駆動回路部と画素部とを有する
半導体装置において、前記駆動回路部の駆動ＴＦＴと前
記画素部の画素ＴＦＴとは互いにゲート絶縁膜の膜厚が
異なり、前記画素部に形成された保持容量の誘電体の膜
厚は、前記駆動ＴＦＴのゲート絶縁膜の膜厚と同一であ
ることを特徴とする。

【００１１】具体的には、同一基板上に駆動回路部と画
素部とを有する半導体装置において、前記駆動回路部の
駆動ＴＦＴのゲート絶縁膜の膜厚は、前記画素部の画素
ＴＦＴのゲート絶縁膜の膜厚よりも薄く、前記画素部に
形成された保持容量の誘電体の膜厚は、前記駆動ＴＦＴ
のゲート絶縁膜の膜厚と同一であることを特徴とする。

【００１２】また、他の発明の構成は、基板上に非晶質
半導体膜を形成する第１工程と、前記非晶質半導体膜を
ニッケル、コバルト、パラジウム、ゲルマニウム、白
金、鉄または銅から選ばれた元素を用いた固相成長によ
り結晶質半導体膜を形成する第２工程と、前記結晶質半
導体膜をパターニングして活性層を形成する第３工程
と、前記活性層の表面に絶縁膜を形成する第４工程と、
前記第４工程の後、熱酸化処理により前記活性層を酸化
する第５工程と、前記第５工程を経た活性層に周期表の
１５族に属する元素または周期表の１３族に属する元素
を添加する第６工程と、前記第６工程の後、７５０〜１
１５０℃の温度で熱処理を行う第７工程と、を含むこと
を特徴とする。

【００１３】また、他の発明の構成は、同一基板上に駆
動ＴＦＴ及び画素ＴＦＴを含む半導体装置の作製方法で
あって、基板上に非晶質半導体膜を形成する第１工程
と、前記非晶質半導体膜をニッケル、コバルト、パラジ
ウム、ゲルマニウム、白金、鉄または銅から選ばれた元
素を用いた固相成長により結晶質半導体膜を形成する第
２工程と、前記結晶質半導体膜をパターニングして前記
駆動ＴＦＴの活性層及び前記画素ＴＦＴの活性層を形成
する第３工程と、前記駆動ＴＦＴの活性層及び前記画素
ＴＦＴの活性層の上に第１絶縁膜を形成する第４工程
と、前記第１絶縁膜をエッチングし、前記駆動ＴＦＴの
活性層の全部及び前記画素ＴＦＴの活性層の一部を露呈
させる第５工程と、熱酸化処理により前記第５工程で露
呈された活性層の表面に第２絶縁膜を形成する第６工程
と、前記第１絶縁膜及び前記第２絶縁膜の上に配線を形
成する第７工程と、前記配線をマスクとして活性層に周
期表の１５族に属する元素または周期表の１３族に属す
る元素を添加する第８工程と、前記第８工程の後、７５
０〜１１５０℃の温度で熱処理を行う第９工程と、を含
むことを特徴とする。

【００１４】また、他の発明の構成は、基板上に非晶質
半導体膜を形成する第１工程と、前記非晶質半導体膜を
ニッケル、コバルト、パラジウム、ゲルマニウム、白
金、鉄または銅から選ばれた元素を用いた固相成長によ
り結晶質半導体膜を形成する第２工程と、前記結晶質半
導体膜に周期表の１５族に属する元素を添加する第３工
程と、前記第３工程の後、結晶質半導体膜に５００〜６
５０℃の熱処理を行う第４工程と、前記第４工程を経た
結晶質半導体膜をパターニングして活性層を形成する第
５工程と、前記活性層の表面に絶縁膜を形成する第６工
程と、前記第６工程の後、熱酸化処理により前記活性層
を酸化する第７工程と、前記第７工程を経た活性層に周
期表の１５族に属する元素または周期表の１３族に属す
る元素を添加する第８工程と、前記第８工程の後、７５
０〜１１５０℃の温度で熱処理を行う第９工程と、を含
むことを特徴とする。

【００１５】また、他の発明の構成は、同一基板上に駆
動ＴＦＴ及び画素ＴＦＴを含む半導体装置の作製方法で
あって、基板上に非晶質半導体膜を形成する第１工程
と、前記非晶質半導体膜をニッケル、コバルト、パラジ
ウム、ゲルマニウム、白金、鉄または銅から選ばれた元
素を用いた固相成長により結晶質半導体膜を形成する第
２工程と、前記結晶質半導体膜に周期表の１５族に属す
る元素を添加する第３工程と、前記第３工程の後、結晶
質半導体膜に５００〜６５０℃の熱処理を行う第４工程
と、前記第４工程を経た結晶質半導体膜をパターニング
して前記駆動ＴＦＴの活性層及び前記画素ＴＦＴの活性
層を形成する第５工程と、前記駆動ＴＦＴの活性層及び
前記画素ＴＦＴの活性層の上に第１絶縁膜を形成する第
６工程と、前記第１絶縁膜をエッチングし、前記駆動Ｔ
ＦＴの活性層の全部及び前記画素ＴＦＴの活性層の一部
を露呈させる第７工程と、熱酸化処理により前記第７工
程で露呈された活性層の表面に第２絶縁膜を形成する第
８工程と、前記第１絶縁膜及び前記第２絶縁膜の上に配
線を形成する第９工程と、前記配線をマスクとして活性
層に周期表の１５族に属する元素または周期表の１３族
に属する元素を添加する第１０工程と、前記第１０工程
の後、７５０〜１１５０℃の温度で熱処理を行う第１１
工程と、を含むことを特徴とする。

【００１６】また、他の発明の構成は、同一基板上に駆
動回路部と画素部とを有する半導体装置の作製方法であ
って、基板上に、ニッケル、コバルト、パラジウム、ゲ
ルマニウム、白金、鉄または銅から選ばれた元素を用い
て半導体膜を形成する第１工程と、前記半導体膜の上に
ゲート絶縁膜を形成する第２工程と、前記ゲート絶縁膜
の一部を除去し、前記活性層の一部を露呈させる第３工
程と、熱酸化処理により前記第３工程で露呈された活性
層の一部に酸化膜を形成する第４工程と、前記ゲート絶
縁膜および前記酸化膜の上にゲート配線を形成する第５
工程と、前記ゲート配線の側面にサイドウォールを形成
する第６工程と、前記ゲート配線及び前記サイドウォー
ルをマスクとして前記活性層に対して周期表の１５族に
属する元素を添加する第７工程と、前記サイドウォール
を除去する第８工程と、前記ゲート配線をマスクとして
前記活性層に対して周期表の１５族に属する元素を添加
する第９工程と、後にＮＴＦＴとなる領域上にレジスト
マスクを形成し、周期表の１３族に属する元素を添加す
る第１０工程と、前記第４の工程と同じ温度または該温
度より高い温度にて熱処理を行い、前記触媒元素を前記
第７工程にて前記周期表の１５族に属する元素が添加さ
れた領域に移動させる第１１工程と、を有することを特
徴とする。

【００１７】また、他の発明の構成は、同一基板上に駆
動回路部と画素部とを有する半導体装置の作製方法であ
って、基板上に、ニッケル、コバルト、パラジウム、ゲ
ルマニウム、白金、鉄または銅から選ばれた元素を用い
て半導体膜を形成する第１工程と、前記半導体膜に対し
て選択的に周期表の１５族に属する元素を添加する第２
工程と、熱処理により前記触媒元素を前記周期表の１５
族に属する元素が添加された領域に移動させる第３工程
と、前記半導体膜の上にゲート絶縁膜を形成する第４工
程と、前記ゲート絶縁膜の一部を除去し、前記活性層の
一部を露呈させる第５工程と、熱酸化処理により前記第
５工程で露呈された活性層の一部に酸化膜を形成する第
６工程と、前記ゲート絶縁膜および前記酸化膜の上にゲ
ート配線を形成する第７工程と、前記ゲート配線の側面
にサイドウォールを形成する第８工程と、前記ゲート配
線および前記サイドウォールをマスクとして前記活性層
に対して周期表の１５族に属する元素を添加する第９工
程と、前記サイドウォールを除去する第１０工程と、前
記ゲート配線をマスクとして前記活性層に対して周期表
の１５族に属する元素を添加する第１１工程と、後にＮ
ＴＦＴとなる領域上にレジストマスクを形成し、１３族
に属する元素を添加する第１２工程と、を有することを
特徴とする。

【００１８】

【発明の実施の形態】本願発明の実施形態について、図
１を用いて説明する。図１は同一基板上に駆動回路部と
画素部とを一体形成したＡＭ−ＬＣＤの断面図を示して
いる。なお、ここでは駆動回路部を構成する基本回路と
してＣＭＯＳ回路を示し、画素ＴＦＴとしてはダブルゲ
ート構造のＴＦＴを示している。勿論、ダブルゲート構
造に限らずトリプルゲート構造やシングルゲート構造な
どとしても良い。

【００１９】図１において、１０１は耐熱性を有する基
板であり、石英基板、シリコン基板、セラミックス基
板、金属基板（代表的にはステンレス基板）を用いれば
良い。どの基板を用いる場合においても、必要に応じて
下地膜（好ましくは珪素を主成分とする絶縁膜）を設け
ても構わない。

【００２０】１０２は下地膜として設けた酸化珪素膜で
あり、その上に駆動ＴＦＴの活性層、画素ＴＦＴの活性
層および保持容量の下部電極となる半導体膜が形成され
る。なお、本明細書中において「電極」とは、「配線」
の一部であり、他の配線との電気的接続を行う箇所、ま
たは半導体膜と交差する箇所を指す。従って、説明の便
宜上、「配線」と「電極」とを使い分けるが、「配線」
という文言に「電極」は常に含められているものとす
る。

【００２１】図１において、駆動ＴＦＴの活性層は、Ｎ
チャネル型ＴＦＴ（以下、ＮＴＦＴという）のソース領
域１０３、ドレイン領域１０４、ＬＤＤ（ライトドープ
トドレイン）領域１０５およびチャネル形成領域１０
６、並びにＰチャネル型ＴＦＴ（以下、ＰＴＦＴとい
う）のソース領域１０７、ドレイン領域１０８およびチ
ャネル形成領域１０９で形成される。

【００２２】また、画素ＴＦＴ（ここではＮＴＦＴを用
いる。）の活性層は、ソース領域１１０、ドレイン領域
１１１、ＬＤＤ領域１１２a、１１２bおよびチャネル形
成領域１１３a、１１３bで形成される。さらに、ドレイ
ン領域１１１から延長された半導体膜を保持容量の下部
電極１１４として用いる。

【００２３】そして、活性層および保持容量の下部電極
を覆ってゲート絶縁膜が形成されるが、本願発明では駆
動ＴＦＴのゲート絶縁膜１１５（ＮＴＦＴ側）、１１６
（ＰＴＦＴ側）が、画素ＴＦＴのゲート絶縁膜１１７よ
りも薄く形成される。代表的には、ゲート絶縁膜１１
５、１１６の膜厚は５〜５０nm（好ましくは１０〜３０
nm）とし、ゲート絶縁膜１１７の膜厚は５０〜２００nm
（好ましくは１００〜１５０nm）とすれば良い。

【００２４】なお、駆動ＴＦＴのゲート絶縁膜は一種類
の膜厚である必要はない。即ち、駆動回路内に異なる膜
厚の絶縁膜を有する駆動ＴＦＴが存在していても構わな
い。その場合、同一基板上に異なる膜厚のゲート絶縁膜
を有するＴＦＴが少なくとも三種類以上存在することに
なる。また、駆動ＴＦＴのゲート絶縁膜の膜厚と保持容
量の誘電体の膜厚が異なり、且つ、それらが画素ＴＦＴ
のゲート絶縁膜の膜厚と異なるという場合もありうる。
例えば、駆動ＴＦＴ（特に高速動作を必要とする回路）
が５〜１０nm、画素ＴＦＴが１００〜１５０nmのゲート
絶縁膜を有し、保持容量の誘電体が３０〜５０nmという
場合もある。

【００２５】また、もう一つの特徴は、保持容量の誘電
体１１８が駆動ＴＦＴのゲート絶縁膜１１５、１１６と
同時に形成された絶縁膜で形成される点である。即ち、
駆動ＴＦＴのゲート絶縁膜と保持容量の誘電体が同じ膜
厚の同一絶縁膜で形成された構成となる。

【００２６】このように保持容量の誘電体を薄くするこ
とで、容量を形成する面積を大きくすることなくキャパ
シティを稼ぐことができる。この保持容量の構成は前述
の特開平１０−０５６１８４号公報にはない。また、Ｔ
ＦＴの作製工程を増やすこともないという利点が得られ
る。

【００２７】次に、ゲート絶縁膜１１５、１１６、１１
７の上には駆動ＴＦＴのゲート配線１１９、１２０と、
画素ＴＦＴのゲート配線１２１が形成される。また、同
時に保持容量の誘電体１１８の上には保持容量の上部電
極１２２が形成される。ゲート配線１１９〜１２１およ
び保持容量の上部電極１２２の形成材料としては、８０
０〜１１５０℃（好ましくは９００〜１１００℃）の温
度に耐える耐熱性を有する導電膜を用いる。

【００２８】代表的には、導電性を有する珪素膜（例え
ばリンドープシリコン膜、ボロンドープシリコン膜等）
や金属膜（例えばタングステン膜、タンタル膜、モリブ
デン膜、チタン膜等）でも良いし、前記金属膜をシリサ
イド化したシリサイド膜、窒化した窒化膜（窒化タンタ
ル膜、窒化タングステン膜、窒化チタン膜等）でも良
い。また、これらを自由に組み合わせて積層しても良
い。

【００２９】また、前記金属膜を用いる場合には、金属
膜の酸化を防止するために珪素膜との積層構造とするこ
とが望ましい。また、酸化防止という意味では、金属膜
を窒化珪素膜で覆った構造が有効である。図１では窒化
珪素膜１２３を設けてゲート配線の酸化を防ぐ。

【００３０】次に、１２４は第１層間絶縁膜であり、珪
素を含む絶縁膜（単層または積層）で形成される。珪素
を含む絶縁膜としては、酸化珪素膜、窒化珪素膜、酸化
窒化珪素膜（酸素よりも窒素の含有量の方が多い）、窒
化酸化珪素膜（窒素よりも酸素の含有量の方が多い）を
用いることができる。

【００３１】そして、第１層間絶縁膜１２４にはコンタ
クトホールが設けられ、駆動ＴＦＴのソース配線１２
５、１２６、ドレイン配線１２７、および画素ＴＦＴの
ソース配線１２８、ドレイン配線１２９が形成される。
その上にはパッシベーション膜１３０、第２層間絶縁膜
１３１が形成され、さらにその上にはブラックマスク
（遮光膜）１３２が形成される。さらに、ブラックマス
ク１３２の上には第３層間絶縁膜１３３が形成され、コ
ンタクトホールを設けた後、画素電極１３４が形成され
る。

【００３２】第２層間絶縁膜１３１や第３層間絶縁膜１
３３としては、比誘電率の小さい樹脂膜が好ましい。樹
脂膜としては、ポリイミド膜、アクリル膜、ポリアミド
膜、ＢＣＢ（ベンゾシクロブテン）膜などを用いること
ができる。

【００３３】また、画素電極１３４としては、透過型Ａ
Ｍ−ＬＣＤを作製するのであればＩＴＯ膜に代表される
透明導電膜を、反射型ＡＭ−ＬＣＤを作製するのであれ
ばアルミニウム膜に代表される反射率の高い金属膜を用
いれば良い。

【００３４】なお、図１では画素電極１３４がドレイン
電極１２９を介して画素ＴＦＴのドレイン領域１０７と
電気的に接続されているが、画素電極１３４とドレイン
領域１０７とが直接的に接続するような構造としても良
い。

【００３５】以上のような構造でなるＡＭ−ＬＣＤは、
駆動ＴＦＴのゲート絶縁膜が画素ＴＦＴのゲート絶縁膜
よりも薄く、且つ、保持容量の誘電体と駆動ＴＦＴのゲ
ート絶縁膜とが同時に形成された同じ膜厚の絶縁膜で形
成されている点に特徴がある。こうすることで、回路の
性能に応じた最適なＴＦＴを配置することが可能とな
り、小面積で大きな容量を確保しうる保持容量を実現す
ることが可能である。

【００３６】以上の構成でなる本願発明について、以下
に示す実施例でもってさらに詳細な説明を行うこととす
る。

【００３７】

【実施例】［実施例１］本実施例では、「発明の実施の
形態」で説明した図１の構造を実現するための作製工程
について説明する。説明には図２、３を用いる。

【００３８】まず、基板として石英基板２０１を用意
し、その上に２０nm厚の酸化珪素膜２０２と非晶質珪素
膜（図示せず）とを大気解放しないまま連続的に成膜す
る。こうすることで非晶質珪素膜の下表面に大気中に含
まれるボロン等の不純物が吸着することを防ぐことがで
きる。

【００３９】なお、本実施例では非晶質珪素（アモルフ
ァスシリコン）膜を用いるが、他の半導体膜であっても
構わない。微結晶質珪素（マイクロクリスタルシリコ
ン）膜でも良いし、非晶質シリコンゲルマニウム膜でも
良い。

【００４０】次に、非晶質珪素膜の結晶化を行う。本実
施例では結晶化手段として、特開平９−３１２２６０号
公報に記載された技術を用いる。同公報に記載された技
術は、結晶化を助長する触媒元素としてニッケル、コバ
ルト、パラジウム、ゲルマニウム、白金、鉄または銅か
ら選ばれた元素を用いた固相成長により非晶質珪素膜の
結晶化を行う。

【００４１】本実施例では触媒元素としてニッケルを選
択し、非晶質珪素膜上にニッケルを含んだ層を形成し、
５５０℃１４時間の熱処理を行って結晶化する。そし
て、形成された結晶質珪素（ポリシリコン）膜をパター
ニングして、駆動ＴＦＴの活性層（半導体膜）２０３、
画素ＴＦＴの活性層（半導体膜）２０４を形成する。

【００４２】なお、駆動ＴＦＴおよび画素ＴＦＴの活性
層を形成する前後に、結晶質珪素膜に対してＴＦＴのし
きい値電圧を制御するための不純物元素（リンまたはボ
ロン）を添加しても良い。この工程はＮＴＦＴまたはＰ
ＴＦＴのみに行っても良いし、双方に行っても良い。

【００４３】次に、プラズマＣＶＤ法またはスパッタ法
によりゲート絶縁膜（第１絶縁膜）２０５を形成する。
このゲート絶縁膜２０５は画素ＴＦＴのゲート絶縁膜と
して機能することになる絶縁膜であり、膜厚は５０〜２
００nmとする。本実施例では１００nm厚の酸化珪素膜を
用いる。

【００４４】また、酸化珪素膜のみでなく酸化珪素膜の
上に窒化珪素膜を設けた積層構造とすることもできる
し、酸化珪素膜に窒素を添加した酸化窒化珪素膜を用い
ても構わない。

【００４５】ゲート絶縁膜２０５を形成したら、レジス
トマスク（図示せず）を設けてゲート絶縁膜２０５を選
択的に除去する。この時、画素ＴＦＴの上にゲート絶縁
膜２０５を残し、駆動ＴＦＴおよび保持容量となる領域
の上は除去する。こうして図２（Ａ）の状態が得られ
る。

【００４６】次に、８００〜１１５０℃（好ましくは９
００〜１１００℃）の温度で１５分〜８時間（好ましく
は３０分〜２時間）の熱処理工程を、酸化性雰囲気下で
行う（熱酸化工程）。本実施例では酸素雰囲気中で９５
０℃３０分の熱酸化処理を行う。

【００４７】なお、酸化性雰囲気としては、ドライ酸素
雰囲気でもウェット酸素雰囲気でも良いが、半導体膜中
の結晶欠陥の低減にはドライ酸素雰囲気が適している。
また、酸素雰囲気中にハロゲン元素を含ませた雰囲気で
も良い。このハロゲン元素を含ませた雰囲気による熱酸
化工程では、ニッケルを除去する効果も期待できるので
有効である。

【００４８】こうして熱酸化処理を行うことにより駆動
ＴＦＴと保持容量となる領域において露呈した半導体膜
の表面には、５〜５０nm（好ましくは１０〜３０nm）の
酸化珪素膜（酸化膜ともいう）２０６、２０７が形成さ
れる。最終的に、酸化珪素膜２０６は駆動ＴＦＴのゲー
ト絶縁膜（第２絶縁膜）として機能し、酸化珪素膜２０
７は保持容量の誘電体として機能する。

【００４９】また、画素ＴＦＴに残存した酸化珪素膜で
なるゲート絶縁膜２０５と、その下の半導体膜２０４と
の界面においても酸化反応が進行する。そのため、最終
的に画素ＴＦＴのゲート絶縁膜２０５の膜厚は５０〜２
００nm（好ましくは１００〜１５０nm）となる。

【００５０】こうして熱酸化工程を終了したら、次に駆
動ＴＦＴのゲート配線２０９（ＮＴＦＴ側）、２１０
（ＰＴＦＴ側）、画素ＴＦＴのゲート配線２１１、保持
容量の上部配線（上部電極とも言える）２１２を形成す
る。なお、ゲート配線２１１は画素ＴＦＴがダブルゲー
ト構造であるためゲート配線を２本記載しているが、実
際には同一配線である。

【００５１】また、本実施例ではゲート配線２０９〜２
１１および保持容量の上部配線２１２として、下層から
珪素膜（導電性を持たせたもの）／窒化タングステン膜
／タングステン膜（または下層から珪素膜／タングステ
ンシリサイド膜）という積層膜を用いる。勿論、「発明
の実施の形態」で説明した他の導電膜を用いることも可
能であることは言うまでもない。また、本実施例では、
各ゲート配線の膜厚は２５０nmとする。

【００５２】なお、本実施例では最下層の珪素膜を、減
圧熱ＣＶＤ法を用いて形成する。駆動回路のゲート絶縁
膜は５〜５０nmと薄いため、スパッタ法やプラズマＣＶ
Ｄ法を用いた場合、条件によっては半導体膜（活性層）
へダメージを与える恐れがある。従って、化学的気相反
応で成膜できる熱ＣＶＤ法が好ましい。

【００５３】次に、ゲート配線２０９〜２１１および保
持容量の上部配線２１２を覆って２５nm厚の窒化珪素膜
２１３を形成する。この窒化珪素膜２１３はゲート配線
２０９〜２１１および保持容量の上部配線２１２の酸化
を防ぐと同時に、後に珪素膜でなるサイドウォールを除
去する際にエッチングストッパーとして機能する。

【００５４】この時、窒化珪素膜２１３を形成する前処
理として水素を含むガス（本実施例ではアンモニアガ
ス）を用いたプラズマ処理を行うことは有効である。こ
の前処理によりプラズマによって活性化した（励起し
た）水素が活性層（半導体膜）内に閉じこめられるた
め、効果的に水素終端が行われる。

【００５５】さらに、水素を含むガスに加えて亜酸化窒
素ガスを加えると、発生した水分によって被処理体の表
面が洗浄され、特に大気中に含まれるボロン等による汚
染を効果的に防ぐことができる。

【００５６】こうして図２（Ｂ）の状態を得る。次に、
非晶質珪素膜（図示せず）を形成し、塩素系ガスによる
異方性エッチングを行ってサイドウォール２１４〜２１
８を形成する。サイドウォール２１４〜２１８を形成し
たら、活性層２０３、２０４に対して周期表の１５族に
属する元素（本実施例ではリン）の添加工程を行う。

【００５７】この時、ゲート配線２０９〜２１１、保持
容量の上部電極２１２およびサイドウォール２１４〜２
１８がマスクとなり、自己整合的に不純物領域２１９〜
２２３が形成される。不純物領域２１９〜２２３に添加
されるリンの濃度は５×１０ ¹⁹〜１×１０²¹atoms/cm³
となるように調節する。本明細書中ではこの時のリン濃
度を（ｎ+）で表す。（図２（Ｃ））

【００５８】この工程は、ゲート絶縁膜の膜厚が薄い駆
動ＴＦＴおよび保持容量となる領域と、ゲート絶縁膜の
膜厚が厚い画素ＴＦＴとなる領域とで分けて行っても良
いし、同時に行っても良い。また、リンの添加工程は質
量分離を行うイオンインプランテーション法を用いても
良いし、質量分離を行わないプラズマドーピング法を用
いても良い。また、加速電圧やドーズ量の条件等は実施
者が最適値を設定すれば良い。

【００５９】こうして図２（Ｃ）の状態を得たら、サイ
ドウォール２１４〜２１８を除去し、再びリンの添加工
程を行う。この工程は先のリンの添加工程よりも低いド
ーズ量で添加する。こうして先ほどはサイドウォール２
１４〜２１８がマスクとなってリンが添加されなかった
領域には低濃度不純物領域が形成される。この低濃度不
純物領域に添加されるリンの濃度は５×１０¹⁷〜５×１
０¹⁸atoms/cm³となるように調節する。本明細書中では
この時のリン濃度を（ｎ-）で表す。（図２（Ｄ））

【００６０】勿論、この工程もゲート絶縁膜の膜厚が薄
い駆動ＴＦＴおよび保持容量となる領域と、ゲート絶縁
膜の膜厚が厚い画素ＴＦＴとなる領域とで分けて行って
も良いし、同時に行っても良い。また、リンの添加工程
は質量分離を行うイオンインプランテーション法を用い
ても良いし、質量分離を行わないプラズマドーピング法
を用いても良い。また、加速電圧やドーズ量の条件等は
実施者が最適値を設定すれば良い。

【００６１】但し、この低濃度不純物領域はＬＤＤ領域
として機能することになるため、リンの濃度制御は慎重
に行う必要がある。そこで本実施例では、プラズマドー
ピング法を用い、添加したリンの濃度分布（濃度プロフ
ァイル）が図１５に示すような設定とする。

【００６２】図１５において、駆動回路側のゲート絶縁
膜８３と画素部側のゲート絶縁膜８４とは膜厚が異なっ
ている。そのため、添加されるリンの深さ方向の濃度分
布が異なるものとなる。

【００６３】本実施例では、駆動回路側で８５で示され
る濃度分布をもち、且つ、画素部側で８６で示される濃
度分布をもつようにリンの添加条件（加速電圧等）を調
節する。この場合、深さ方向の濃度分布は異なるが、結
果的に形成される低濃度不純物領域８７、８８のリン濃
度はほぼ等しくなる。

【００６４】なお、この図１５に示した工程は、本明細
書中に記載される全ての不純物添加工程において用いる
ことができる。

【００６５】この工程によりＣＭＯＳ回路を形成するＮ
ＴＦＴのソース領域２２４、ＬＤＤ領域２２５、チャネ
ル形成領域２２６が画定する。また、画素ＴＦＴのソー
ス領域２２７、ドレイン領域２２８、ＬＤＤ領域２２９
a、２２９b、チャネル形成領域２３０a、２３０bが画定
する。さらに、保持容量の下部電極２３１が画定する。
本実施例の場合、保持容量の下部電極２３１はチャネル
形成領域２３０aまたは２３０bと同一組成の半導体領域
で形成され、真性または実質的に真性となっている。

【００６６】また、ＣＭＯＳ回路のＰＴＦＴとなる領域
にもＮＴＦＴと同様に低濃度不純物領域２３２が形成さ
れる。

【００６７】次に、ＣＭＯＳ回路のＰＴＦＴとなる領域
以外をレジストマスク２３３、２３４で隠し、１３族に
属する元素（本実施例ではボロン）の添加工程を行う。
この工程は既に添加されているリンよりも高濃度の不純
物領域を形成するようなドーズ量で添加する。具体的に
は、１×１０²⁰〜３×１０²¹atoms/cm³の濃度でボロン
が添加されるように調節する。本明細書中ではこの時の
ボロン濃度を（ｐ++）で表す。その結果、ＰＴＦＴとな
る領域に形成されていたＮ型導電性を呈する不純物領域
は、全てボロンによって導電型が反転し、Ｐ型導電性を
呈する不純物領域となる。（図３（Ａ））

【００６８】勿論、この工程も質量分離を行うイオンイ
ンプランテーション法を用いても良いし、質量分離を行
わないプラズマドーピング法を用いても良い。また、加
速電圧やドーズ量の条件等は実施者が最適値を設定すれ
ば良い。

【００６９】この工程によりＣＭＯＳ回路を形成するＰ
ＴＦＴのソース領域２３５、ドレイン領域２３６、チャ
ネル形成領域２３７が画定する。また、ＣＭＯＳ回路の
ＮＴＦＴのドレイン領域２３８が画定する。

【００７０】こうして全ての不純物領域を形成し終えた
ら、レジストマスク２３３、２３４を除去する。そし
て、７５０〜１１５０℃の温度範囲で２０分〜１２時間
の熱処理工程を行う。本実施例では、９５０℃で２時間
の熱処理を不活性雰囲気中において行う。（図３
（Ｂ））

【００７１】この工程では各不純物領域に添加されたリ
ンまたはボロンを活性化すると同時に、チャネル形成領
域に残存していたニッケル（結晶化時に用いた触媒元
素）をリンのゲッタリング作用によってソース領域およ
びドレイン領域へと移動させる（ゲッタリングする）工
程を兼ねている。

【００７２】処理温度が高い理由は、結晶化工程からゲ
ッタリング工程に至るまでに半導体膜が受けた熱履歴の
中で最も高い温度から±５０℃程度の温度を加えない
と、リンのゲッタリング作用が有効に働かないからであ
る。本実施例の場合、ゲート絶縁膜形成のために９５０
℃の熱履歴を通しているので、９００〜１０００℃の熱
処理が有効である。

【００７３】この工程ではニッケルが図３（Ｂ）の矢印
の方向に移動し、ソース領域またはドレイン領域に含ま
れるリンによってゲッタリング（捕獲）される。これに
よりチャネル形成領域２３８〜２４１および保持容量の
下部電極２４２に含まれるニッケルの濃度は２×１０¹⁷
atoms/cm³以下（好ましくは１×１０¹⁶atoms/cm³以下）
にまで低減される。従って、ＴＦＴの動作には全く影響
しない。

【００７４】また、逆に、ソース領域２４３〜２４５お
よびドレイン領域２４６〜２４８にはニッケルが集中
し、１×１０¹⁹atoms/cm³以上（代表的には３×１０¹⁹
〜１×１０²¹atoms/cm³）の濃度で存在する。

【００７５】こうして図３（Ｂ）の状態が得られたら、
第１層間絶縁膜２４９を形成する。本実施例では、プラ
ズマＣＶＤ法により形成した１μm厚の酸化珪素膜を用
いる。そして、コンタクトホールを形成した後、ソース
配線２５０〜２５２、ドレイン配線２５３、２５４を形
成する。これらの配線はアルミニウムを主成分とする導
電膜をチタン膜で挟んだ積層膜で形成する。

【００７６】この時、ドレイン配線２５３はＣＭＯＳ回
路を形成するＮＴＦＴおよびＰＴＦＴに共通の配線とし
て用いられる。また、前述のようにソース領域およびド
レイン領域には高濃度にニッケルが含まれるため、ソー
ス配線およびドレイン配線との良好なオーミックコンタ
クトが実現できる。

【００７７】その後、パッシベーション膜２５５を形成
する。パッシベーション膜２５５としては、窒化珪素
膜、酸化窒化珪素膜、窒化酸化珪素膜、またはこれらの
絶縁膜と酸化珪素膜との積層膜を用いることができる。
本実施例では３００nm厚の窒化珪素膜をパッシベーショ
ン膜として用いる。

【００７８】なお、本実施例では窒化珪素膜を形成する
前処理として、アンモニアガスを用いたプラズマ処理を
行い、そのままパッシベーション膜２５５を形成する。
この前処理によりプラズマで活性化した（励起した）水
素がパッシベーション膜２５５によって閉じこめられる
ため、ＴＦＴの活性層（半導体膜）の水素終端を促進さ
せることができる。

【００７９】さらに、水素を含むガスに加えて亜酸化窒
素ガスを加えると、発生した水分によって被処理体の表
面が洗浄され、特に大気中に含まれるボロン等による汚
染を効果的に防ぐことができる。

【００８０】パッシベーション膜２５５を形成したら、
第２層間絶縁膜２５６として０．５μm厚の酸化珪素
膜、０．２μm厚の窒化酸化珪素膜及び０．５μm厚のア
クリル膜を形成する。そして、その上にチタン膜を２０
０nmの厚さに形成してパターニングを行い、ブラックマ
スク２５７を形成する。

【００８１】次に、第３層間絶縁膜２５８として再び１
μm厚のアクリル膜を形成してコンタクトホールを形成
し、ＩＴＯ膜でなる画素電極２５９を形成する。こうし
て図３（Ｃ）に示すような構造のＡＭ−ＬＣＤが完成す
る。

【００８２】本願発明のＡＭ−ＬＣＤは、同一基板上に
形成された駆動回路（または信号処理回路）と画素部と
でゲート絶縁膜の膜厚が異なる。代表的には、駆動回路
に用いられる駆動ＴＦＴの方が画素部に用いられる画素
ＴＦＴよりも薄いゲート絶縁膜を有する。

【００８３】さらに、駆動ＴＦＴのゲート絶縁膜と、画
素部に設けられる保持容量の誘電体は同時に形成され、
同一膜厚である点にも特徴がある。

【００８４】このように本願発明は、駆動ＴＦＴのゲー
ト絶縁膜を薄く形成するための工程を、保持容量の誘電
体を薄くするための工程と兼ねる点に特徴がある。この
ような構成により面積を広げることなく保持容量のキャ
パシティを増加させることが可能となる。

【００８５】また、本実施例の作製工程に従うと、最終
的なＴＦＴの活性層（半導体膜）は、結晶格子に連続性
を持つ特異な結晶構造の結晶質珪素膜で形成される。そ
の特徴について以下に説明する。

【００８６】上記作製工程に従って形成した活性層は、
微視的に見れば複数の針状又は棒状の結晶（以下、棒状
結晶と略記する）が集まって並んだ結晶構造を有する。
このことはＴＥＭ（透過型電子顕微鏡法）による観察で
容易に確認できた。

【００８７】また、電子線回折及びエックス線（Ｘ線）
回折を利用すると活性層の表面（チャネルを形成する部
分）が、結晶軸に多少のずれが含まれているものの主た
る配向面として｛１１０｝面を有することを確認でき
た。即ち、本出願人がスポット径約1.5μmの電子線回折
写真を詳細に観察した結果、｛１１０｝面に対応する回
折斑点がきれいに現れていることが確認され、さらに各
斑点は同心円上に分布を持っていることが確認された。

【００８８】また、本出願人は個々の棒状結晶が接して
形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子
顕微鏡法）により観察し、結晶粒界において結晶格子に
連続性があることを確認した。これは観察される格子縞
が結晶粒界において連続的に繋がっていることから容易
に確認できた。

【００８９】なお、結晶粒界における結晶格子の連続性
は、その結晶粒界が「平面状粒界」と呼ばれる粒界であ
ることに起因する。本明細書における平面状粒界の定義
は、「Characterization of High-Efficiency Cast-Si
Solar Cell Wafers by MBICMeasurement ；Ryuichi Shi
mokawa and Yutaka Hayashi，Japanese Journal ofAppl
ied Physics vol.27，No.5，pp.751-758，1988」に記載
された「Planar boundary 」である。

【００９０】上記論文によれば、平面状粒界には双晶粒
界、特殊な積層欠陥、特殊なtwist粒界などが含まれ
る。この平面状粒界は電気的に不活性であるという特徴
を持つ。即ち、結晶粒界でありながらキャリアの移動を
阻害するトラップとして機能しないため、実質的に存在
しないと見なすことができる。

【００９１】特に結晶軸（結晶面に垂直な軸）が〈１１
０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒
界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す
指針となるパラメータであり、Σ値が小さいほど整合性
の良い粒界であることが知られている。

【００９２】本実施例を実施して得た結晶質珪素膜にお
いて、結晶軸が〈１１０〉である二つの結晶粒の間に形
成された結晶粒界をＨＲ−ＴＥＭで観察すると、隣接す
る結晶粒の各格子縞が約70.5°の角度で連続しているも
のが多い。従って、その結晶粒界はΣ３の対応粒界、即
ち｛２１１｝双晶粒界であると推測できる。

【００９３】このことから本出願人が本実施例を実施し
て得た結晶質珪素膜は、結晶粒界の殆ど（９０％以上、
典型的には９５％以上）がΣ３の対応粒界、即ち｛２１
１｝双晶粒界であると推測される。

【００９４】この様な結晶構造（正確には結晶粒界の構
造）は、結晶粒界において異なる二つの結晶粒が極めて
整合性よく接合していることを示している。即ち、結晶
粒界において結晶格子が連続的に連なり、結晶欠陥等に
起因するトラップ準位を非常に作りにくい構成となって
いる。従って、この様な結晶構造を有する半導体薄膜は
実質的に結晶粒界が存在しない見なすことができる。

【００９５】またさらに、７００〜１１５０℃という高
い温度での熱処理工程（本実施例における熱酸化工程ま
たはゲッタリング工程にあたる）によって結晶粒内に存
在する欠陥が殆ど消滅していることがＴＥＭ観察によっ
て確認されている。これはこの熱処理工程の前後で欠陥
数が大幅に低減されていることからも明らかである。

【００９６】この欠陥数の差は電子スピン共鳴分析（El
ectron Spin Resonance ：ＥＳＲ）によってスピン密度
の差となって現れる。現状では本実施例の作製工程に従
って作製された結晶質珪素膜のスピン密度は少なくとも
5×10¹⁷spins/cm³以下（好ましくは 3×10¹⁷spins/cm³
以下）であることが判明している。ただし、この測定値
は現存する測定装置の検出限界に近いので、実際のスピ
ン密度はさらに低いと予想される。

【００９７】以上の事から、本実施例を実施することで
得られた結晶質珪素膜は結晶粒内及び結晶粒界が実質的
に存在しないため、単結晶シリコン膜又は実質的な単結
晶シリコン膜と考えて良い。

【００９８】（ＴＦＴの電気特性に関する知見）本実施
例で作製したＴＦＴは、ＭＯＳＦＥＴに匹敵する電気特
性を示した。本出願人が試作したＴＦＴ（但し、活性層
の膜厚は３０nm、ゲート絶縁膜の膜厚は１００nm）から
は次に示す様なデータが得られている。

【００９９】（１）スイッチング性能（オン／オフ動作
切り換えの俊敏性）の指標となるサブスレッショルド係
数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴと
もに60〜100mV/decade（代表的には60〜85mV/decade ）
と小さい。 （２）ＴＦＴの動作速度の指標となる電界効果移動度
（μ_FE）が、Ｎチャネル型ＴＦＴで 200〜650cm²/Vs
（代表的には 300〜500cm²/Vs ）、Ｐチャネル型ＴＦＴ
で100〜300cm²/Vs（代表的には 150〜200cm²/Vs）と大
きい。 （３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖ
_th）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネ
ル型ＴＦＴで-1.5〜0.5 Ｖと小さい。

【０１００】以上の様に、極めて優れたスイッチング特
性および高速動作特性が実現可能であることが確認され
ている。

【０１０１】（回路特性に関する知見）次に、本実施例
を実施して形成したＴＦＴを用いて作製されたリングオ
シレータによる周波数特性を示す。リングオシレータと
はＣＭＯＳ構造でなるインバータ回路を奇数段リング状
に接続した回路であり、インバータ回路１段あたりの遅
延時間を求めるのに利用される。実験に使用したリング
オシレータの構成は次の様になっている。 段数：９段 ＴＦＴのゲート絶縁膜の膜厚：30nm及び50nm ＴＦＴのゲート長（チャネル長）： 0.6μｍ

【０１０２】このリングオシレータによって発振周波数
を調べた結果、最大値で約１ＧＨｚの発振周波数を得る
ことができた。また、実際にＬＳＩ回路のＴＥＧの一つ
であるシフトレジスタを作製して動作周波数を確認し
た。その結果、ゲイト絶縁膜の膜厚30nm、ゲイト長 0.6
μｍ、電源電圧５Ｖ、段数５０段のシフトレジスタ回路
において動作周波数１００ＭＨｚの出力パルスが得られ
た。

【０１０３】以上の様なリングシレータおよびシフトレ
ジスタの驚異的なデータは、本実施例のＴＦＴがＭＯＳ
ＦＥＴに匹敵する、若しくは凌駕する性能（電気特性）
を有することを示している。

【０１０４】〔実施例２〕本実施例では、具体的にどの
ような回路にどのような構造のＴＦＴを配置するかを図
４を用いて説明する。

【０１０５】ＡＭ−ＬＣＤは、回路によって最低限必要
な動作電圧（電源電圧）が異なる。例えば、画素部では
液晶に印加する電圧と画素ＴＦＴを駆動するための電圧
とを考慮すると、１４〜２０Ｖもの動作電圧となる。そ
のため、そのような高電圧が印加されても耐えうる程度
のＴＦＴを用いなければならない。

【０１０６】また、ソース駆動回路やゲート駆動回路に
用いられるシフトレジスト回路などは、５〜１０Ｖ程度
の動作電圧で十分である。動作電圧が低いほど外部信号
との互換性もあり、さらに消費電力を抑えられるという
利点がある。ところが、前述の高耐圧型ＴＦＴは耐圧特
性が良い代わりに動作速度が犠牲なるため、シフトレジ
スタ回路のように高速動作が求められる回路には不適当
である。

【０１０７】このように、基板上に形成される回路は、
目的に応じて耐圧特性を重視したＴＦＴを求める回路と
動作速度を重視したＴＦＴを求める回路とに分かれる。

【０１０８】ここで具体的に本実施例の構成を図４に示
す。図４（Ａ）に示したのは、ＡＭ−ＬＣＤのブロック
図を上面から見た図である。４０１は画素部であり、画
像表示部として機能する。また、４０２aはシフトレジ
スタ回路、４０２bはレベルシフタ回路、４０２cはバッ
ファ回路である。これらでなる回路が全体としてゲート
駆動回路を形成している。

【０１０９】なお、図４（Ａ）に示したＡＭ−ＬＣＤで
はゲート駆動回路を、画素部を挟んで設け、それぞれで
同一ゲート配線を共有している、即ち、どちらか片方の
ゲートドライバに不良が発生してもゲート配線に電圧を
印加することができるという冗長性を持たせている。

【０１１０】また、４０３aはシフトレジスタ回路、４
０３bはレベルシフタ回路、４０３cはバッファ回路、４
０３dはサンプリング回路であり、これらでなる回路が
全体としてソース駆動回路を形成している。画素部を挟
んでソース駆動回路と反対側にはプリチャージ回路４０
４が設けられている。

【０１１１】このような構成でなるＡＭ−ＬＣＤにおい
て、シフトレジスタ回路４０２a、４０３aは高速動作を
求める回路であり、動作電圧が３．３〜１０Ｖ（代表的
には３．３〜５Ｖ）と低く、高耐圧特性は特に要求され
ない。従って、ゲート絶縁膜の膜厚は５〜５０nm（好ま
しくは１０〜３０nm）と薄くした方が良い。

【０１１２】図４（Ｂ）に示したのは主としてシフトレ
ジスタ回路やその他の信号処理回路のように高速動作を
求められる回路に用いるべきＣＭＯＳ回路の概略図であ
る。なお、図４（Ｂ）において、４０５aはＮＴＦＴの
ゲート絶縁膜、４０５bはＰＴＦＴのゲート絶縁膜であ
り、膜厚を５〜５０nm（好ましくは１０〜３０nm）と薄
く設計している。

【０１１３】次に、図４（Ｃ）に示すＣＭＯＳ回路は、
主としてレベルシフタ回路４０２b、４０３b、バッファ
回路４０２c、４０３c、サンプリング回路４０３d、プ
リチャージ回路４０４に適している。これらの回路は大
電流を流す必要があるため、動作電圧は１４〜１６Ｖと
高い。特にゲートドライバ側では場合によっては１９Ｖ
といった動作電圧を必要とする場合もある。従って、非
常に良い耐圧特性（高耐圧特性）を有するＴＦＴが必要
となる。

【０１１４】この時、図４（Ｃ）に示したＣＭＯＳ回路
において、ＮＴＦＴのゲート絶縁膜４０６a、ＰＴＦＴ
のゲート絶縁膜４０６bの膜厚は、５０〜２００nm（好
ましくは１００〜１５０nm）に設計されている。このよ
うに良い耐圧特性を要求する回路は、図４（Ｂ）に示し
たシフトレジスタ回路などのＴＦＴよりもゲート絶縁膜
の膜厚を厚くしておくことが好ましい。

【０１１５】次に、図４（Ｄ）は画素部４０１の概略図
を示している。画素ＴＦＴは液晶に印加する電圧分も加
味されるため、１４〜１６Ｖの動作電圧を必要とする。
また、液晶及び保持容量に蓄積された電荷を１フレーム
期間保持しなければならないため、極力オフ電流は小さ
くなければならない。

【０１１６】そういった理由から、本実施例ではＮＴＦ
Ｔを用いたダブルゲート構造とし、ゲート絶縁膜４０７
の膜厚を５０〜２００nm（好ましくは１００〜１５０n
m）としている。この膜厚は図４（Ｃ）に示したＣＭＯ
Ｓ回路と同じ膜厚であっても良いし、異なる膜厚であっ
ても良い。

【０１１７】また、同時に保持容量の誘電体４０８の膜
厚は、図４（Ｂ）に示したＣＭＯＳ回路のゲート絶縁膜
と同じ膜厚となるため、５〜５０nm（好ましくは１０〜
３０nm）である。

【０１１８】以上のように、ＡＭ−ＬＣＤを例にとって
も同一基板上には様々な回路が設けられ、回路によって
必要とする動作電圧（電源電圧）が異なることがある。
この場合には本願発明のようにゲート絶縁膜の膜厚を異
ならせたＴＦＴを配置するなどの使い分けが必要とな
る。

【０１１９】〔実施例３〕実施例１において、ゲート絶
縁膜２０５を選択的に除去する工程に際し、駆動ＴＦＴ
や保持容量となる領域での除去は図５に示すように行う
ことが望ましい。図５において、５０１は活性層、５０
２はゲート絶縁膜２０５の端部、５０３、５０４はゲー
ト配線である。図５に示すように、ゲート配線が活性層
を乗り越える部分５０５では、活性層５０１の端部にゲ
ート絶縁膜２０５を残しておくことが望ましい。

【０１２０】活性層５０１の端部は後に熱酸化工程を行
った際にエッジシニングと呼ばれる現象が起こる。これ
は、活性層端部の下に潜り込むように酸化反応が進行
し、端部が薄くなると同時に上へ盛り上がる現象であ
る。そのため、エッジシニング現象が起こるとゲート配
線が乗り越え時に断線しやすいという問題が生じる。

【０１２１】しかしながら、図５に示したような構造と
なるようにゲート絶縁膜２０５を除去しておけば、ゲー
ト配線が乗り越える部分５０５においてエッジシニング
現象を防ぐことができる。そのため、ゲート配線の断線
といった問題を未然に防ぐことが可能である。

【０１２２】〔実施例４〕本実施例では、図１に示した
構造のＡＭ−ＬＣＤにおいて、ＴＦＴの下に遮光膜を設
けた構造について図６を用いて説明する。

【０１２３】図６（Ａ）に示した構造は、基本的には図
１と同じ構造であるが、各ＴＦＴの下に遮光膜６０１〜
６０４が設けられている点のみ異なっている。また、図
６（Ｂ）は保持容量の下にも遮光膜６０５が設けられた
構造である。遮光膜６０１〜６０５としては、ゲート配
線と同様の材料を用いることができる。

【０１２４】本実施例ではテーパー形状を得やすいよう
に２５０nm厚のタンタル膜を用い、遮光膜形成後に窒化
珪素膜（図示せず）で覆って酸化防止の対策をとる。勿
論、ゲート配線と同一材料としても構わない。例えば、
ｎ型ポリシリコン膜とタングステンシリサイド膜とを積
層した構造としても良い。

【０１２５】また、図６（Ｂ）の構造の場合、遮光膜６
０５を保持容量の電極として用いることも可能である。
この場合、保持容量の上部配線６０６と遮光膜６０５と
を固定電位にしておけば良い。双方の固定電位を同電位
としておいても良い。

【０１２６】また、図６（Ａ）、（Ｂ）において、画素
ＴＦＴの下に設けられた遮光膜６０３、６０４はフロー
ティング状態にしておくか、固定電位としておけば良
い。固定電位としては、少なくともビデオ信号の最低電
位よりも低い電位、好ましくは基板上に形成される回路
全体の最低電源電位または最低電源電位よりも低い電位
に設定しておくことが望ましい。

【０１２７】例えば、ＡＭ−ＬＣＤの場合、駆動回路や
その他の信号処理回路と画素部とで様々な電源供給線が
形成され、それぞれに所定の電位が与えられている。即
ち、ある基準となる最低電位があり、それを基準として
様々な電圧が形成される。最低電源電位とは、それら回
路の全てにおいて基準となる最低電位を指す。

【０１２８】このように画素ＴＦＴの下に設けられた遮
光膜６０３、６０４をフローティング状態か固定電位と
することで、ＴＦＴ動作に影響を与えない（寄生容量等
を殆ど形成しない）遮光膜を得ることができる。

【０１２９】また、駆動回路ではＮＴＦＴ、ＰＴＦＴと
もに遮光膜６０１、６０２が設けられている。なお、Ｎ
ＴＦＴもしくはＰＴＦＴのいずれか一方または両方にお
いて遮光膜を設けない構造とすることも可能である。こ
の時、遮光膜６０１、６０２は前述の画素ＴＦＴの遮光
膜６０３、６０４と同様にフローティング状態か固定電
位（好ましくは最低電源電位）に設定しておくことが望
ましい。即ち、単なる遮光膜としての目的で用いること
が望ましい。

【０１３０】以上のように、本実施例の構造とすること
で基板側からの迷光などによる光リーク電流の発生を防
ぐことができる。なお、本実施例の構成は実施例３の構
成と組み合わせても良い。

【０１３１】〔実施例５〕本実施例では、実施例１と異
なる工程でＡＭ−ＬＣＤを作製する場合の例について図
７、図８を用いて説明する。

【０１３２】まず、実施例１の作製工程に従って、石英
基板２０１上に酸化珪素膜（下地膜）と非晶質珪素膜
（図示せず）を連続成膜し、非晶質珪素膜の結晶化した
後、結晶質珪素膜でなる活性層２０３、２０４を形成す
る。

【０１３３】活性層まで形成したら、図７（Ａ）に示す
ように、活性層の上にレジストマスク７０１〜７０３を
形成し、周期表の１５族に属する元素（本実施例ではリ
ン）の添加工程を行う。こうしてリンが添加された領域
（以下、リンドープ領域という）７０４〜７０８が形成
される。

【０１３４】なお、レジストマスク７０１〜７０３を形
成する前に活性層表面を酸化しておくことが好ましい。
酸化珪素膜を設けておくことで、活性層とレジストマス
クとの密着性を高められる他、活性層が有機物で汚染さ
れることを防げる。

【０１３５】レジストマスク７０１、７０２は駆動ＴＦ
Ｔの活性層の上に設けられ、後にソース領域またはドレ
イン領域となる領域の一部（または全部）を露呈させる
ようにして配置される。また、レジストマスク７０３は
画素ＴＦＴのソース領域またはドレイン領域の一部（ま
たは全部）を露呈させるようにして配置される。この
時、保持容量の下部電極となる領域は全面的に露呈さ
れ、リンドープ領域７０８となる。

【０１３６】また、添加するリンの濃度は５×１０¹⁸〜
１×１０²⁰atoms/cm³（好ましくは１×１０¹⁹〜５×１
０¹⁹atoms/cm³）が好ましい。但し、添加すべきリンの
濃度は、後のゲッタリング工程の温度、時間、さらには
リンドープ領域の面積によって変化するため、この濃度
範囲に限定されるものではない。

【０１３７】次に、レジストマスク７０１〜７０３を除
去して、５００〜６５０℃の熱処理を２〜１６時間加
え、珪素膜の結晶化に用いた触媒元素（本実施例ではニ
ッケル）のゲッタリング工程を行う。実施例１にも述べ
たように、ゲッタリング作用を奏するためには熱履歴の
最高温度から±５０℃程度の温度が必要であるが、結晶
化のための熱処理が５５０〜６００℃で行われるため、
５００〜６５０℃の熱処理で十分にゲッタリング作用を
奏することができる。

【０１３８】本実施例では６００℃、８時間の熱処理を
加えることによってニッケルが矢印の方向、即ちリンド
ープ領域７０４〜７０８に移動する。このことはニッケ
ルがリンドープ領域７０４〜７０８にゲッタリングされ
ると表現しても良い。こうしてゲッタリング領域７０９
〜７１３が形成される。このゲッタリング領域は、７０
９〜７１２はＴＦＴのソース領域またはドレイン領域の
一部または全部として残り、７１３は保持容量の下部電
極として残る。（図７（Ｂ））

【０１３９】こうして図７（Ｂ）のゲッタリング工程ま
で行ったらゲート絶縁膜（図示せず）を形成してパター
ニングを行い、画素ＴＦＴのゲート絶縁膜２０５を形成
する。この工程から先は実施例１の工程に従えば良いの
で説明は省略する。

【０１４０】以上のようにして、図８に示すようなＡＭ
−ＬＣＤが完成する。図８に示すＡＭ−ＬＣＤの断面構
造は、図１に示したＡＭ−ＬＣＤの断面構造と同じであ
る。本実施例で異なる点は、駆動回路のソース領域１０
３、１０７、およびドレイン領域１０４、１０８の一部
に、ニッケルを含む領域８０１〜８０３が存在する点で
ある。

【０１４１】このニッケルを含む領域８０１〜８０３に
は、１×１０¹⁹atoms/cm³以上（代表的には３×１０¹⁹
〜１×１０²¹atoms/cm³）の濃度でニッケルが存在す
る。しかしながら、ニッケルは非常に安定した状態で存
在するため、ＴＦＴ特性の不安定材料とはならない。

【０１４２】また、本実施例（図８）ではドレイン配線
１２７と、ＮＴＦＴのドレイン領域１０４およびＰＴＦ
Ｔのドレイン領域１０８とが接するコンタクト部がニッ
ケルを含む領域８０２となっている。このような構成で
あると、金属でなるニッケルの存在により良いオーミッ
クコンタクトを得ることができる。おそらくニッケルの
存在によりシリサイド化しているためと推測される。

【０１４３】また、図８ではソース領域１０３とソース
配線１２５（またはソース領域１０７とソース配線１２
６）とがニッケルを含む領域を介さないで接している
が、ドレイン配線と同様に、ニッケルを含む領域を介し
て接するようにすることも可能であることは言うまでも
ない。

【０１４４】以上のことは画素部のソース領域１１０、
ドレイン領域１１１に対しても同様である。これらの領
域の一部にもニッケルを含む領域８０４、８０５が存在
する。

【０１４５】本実施例の特徴のもう一つは、保持容量の
下部電極１１４には５×１０¹⁸〜１×１０²⁰atoms/cm³
（好ましくは１×１０¹⁹〜５×１０¹⁹atoms/cm³）の濃
度でリンが存在し、且つ、１×１０¹⁹atoms/cm³以上
（代表的には３×１０¹⁹〜１×１０²¹atoms/cm³）の濃
度でニッケルが存在する。即ち、保持容量の上部配線１
２２に電圧を印加しなくても、そのまま電極として用い
ることが可能となっているため、ＡＭ−ＬＣＤの消費電
力の低減に有効である。

【０１４６】以上のように本実施例の作製工程の特徴と
して、ゲッタリング工程のために行われるリンの添加工
程が、保持容量の下部電極に導電性を持たせるために行
われるリンの添加工程を兼ねている点が挙げられる。こ
うすることで作製工程を増やすことなく、消費電力を低
減することが可能である。

【０１４７】なお、本実施例の構成は、実施例１〜４の
いずれの実施例とも自由に組み合わせることが可能であ
る。

【０１４８】〔実施例６〕実施例５の図７（Ａ）の作製
工程において、レジストマスク７０１〜７０３を形成す
る前に、活性層を覆って予め画素ＴＦＴ用のゲート絶縁
膜（図７（Ｃ）のゲート絶縁膜２０５に相当する。）を
形成しておくこともできる。

【０１４９】即ち、図７（Ａ）のリンの添加工程は５０
〜２００nmの膜厚で設けられたゲート絶縁膜を介したス
ルードーピングで行われることになる。そして、レジス
トマスク７０１〜７０３を除去した後、ゲート絶縁膜で
活性層が覆われたままゲッタリング工程が行われる。ゲ
ッタリング工程が終了したら、ゲート絶縁膜のパターニ
ングを行い、図７（Ｃ）と同様の構造となる。

【０１５０】本実施例の利点は、ゲッタリング工程の際
に、活性層が露呈していない点である。活性層が露呈し
ている場合、処理温度、処理雰囲気等の条件によっては
リンドープ領域７０４〜７０８に存在するリンが雰囲気
中を拡散し、後にチャネル形成領域となる領域にまで添
加されてしまう恐れがある。しかしながら、本実施例の
ようにゲート絶縁膜で覆っていればそういった問題は起
こらない。

【０１５１】なお、本実施例の構成は、実施例１〜４の
いずれの実施例とも自由に組み合わせることが可能であ
る。また、最終的に完成したＡＭ−ＬＣＤの特徴に関し
ては実施例５で説明した図８と同様であるので説明は省
略する。

【０１５２】〔実施例７〕本実施例では、実施例１に示
した作製工程で基板上にＴＦＴを形成し、実際にＡＭ−
ＬＣＤを作製した場合について説明する。

【０１５３】図３（Ｃ）の状態が得られたら、画素電極
２５９上に配向膜を８０nmの厚さに形成する。次に、対
向基板としてガラス基板上にカラーフィルタ、透明電極
（対向電極）、配向膜を形成したものを準備し、それぞ
れの配向膜に対してラビング処理を行い、シール材（封
止材）を用いてＴＦＴが形成された基板と対向基板とを
貼り合わせる。そして、その間に液晶を保持させる。こ
のセル組み工程は公知の手段を用いれば良いので詳細な
説明は省略する。

【０１５４】なお、セルギャップを維持するためのスペ
ーサは必要に応じて設ければ良い。従って、対角１イン
チ以下のＡＭ−ＬＣＤのようにスペーサがなくてもセル
ギャップを維持できる場合は特に設けなくても良い。

【０１５５】次に、以上のようにして作製したＡＭ−Ｌ
ＣＤの外観を図９に示す。アクティブマトリクス基板
（ＴＦＴが形成された基板を指す）９０１には画素部９
０２、ソース駆動回路９０３、ゲート駆動回路９０４、
信号処理回路（信号分割回路、Ｄ／Ａコンバータ回路、
γ補正回路、差動増幅回路等）９０５が形成され、ＦＰ
Ｃ（フレキシブルプリントサーキット）９０６が取り付
けられている。なお、９０７は対向基板である。

【０１５６】なお、本実施例は実施例１〜６のいずれの
構成とも自由に組み合わせることが可能である。

【０１５７】〔実施例８〕本実施例では、実施例１にお
いて結晶質珪素膜の形成に他の手段を用いた場合につい
て説明する。

【０１５８】具体的には、非晶質珪素膜の結晶化に特開
平７−１３０６５２号公報（米国特許出願番号０８／３
２９，６４４に対応）の実施例２に記載された技術を用
いる。同公報に記載された技術は、結晶化を促進する触
媒元素（代表的にはニッケル）を非晶質珪素膜の表面に
選択的に保持させ、その部分を核成長の種として結晶化
を行う技術である。

【０１５９】この技術によれば、結晶成長に特定の方向
性を持たせることができるので非常に結晶性の高い結晶
質珪素膜を形成することが可能である。

【０１６０】なお、本実施例の構成は実施例１〜７のい
ずれの構成とも自由に組み合わせることが可能である。

【０１６１】〔実施例９〕本実施例では、実施例１とは
異なる順序で１３族または周期表の１５族に属する元素
を添加してソース領域およびドレイン領域を形成する例
を説明する。説明には図１０を用いる。

【０１６２】まず、実施例１の工程に従って図２（Ｂ）
の状態を得る。次に、リンの添加工程を行い、低濃度不
純物領域１１a〜１１fを得る。この時、添加されるリン
濃度は（ｎ-）であり、低濃度不純物領域１１a〜１１f
には５×１０¹⁷〜５×１０¹⁸atoms/cm³の濃度でリンが
添加されている。（図１０（Ａ））

【０１６３】次に、実施例１と同様にしてサイドウォー
ル１２a〜１２eを形成し、再びリンの添加工程を行う。
この時、添加されるリンの濃度は（ｎ+）である。こう
して、駆動回路のＮＴＦＴのソース領域１３、ＬＤＤ領
域１４およびチャネル形成領域１５が画定し、画素部の
ソース領域１６、ドレイン領域１７、ＬＤＤ領域１８
a、１８bおよびチャネル形成領域１９a、１９b、保持容
量の下部電極２０が画定する。（図１０（Ｂ））

【０１６４】次に、レジストマスク２１a、２１bを形成
し、ボロンの添加工程を行う。この時、添加されるボロ
ンの濃度は（ｐ++）である。こうして、駆動回路のＮＴ
ＦＴのドレイン領域２２、ＰＴＦＴのソース領域２３、
ドレイン領域２４およびチャネル形成領域２５が画定す
る。（図１０（Ｃ））

【０１６５】以下の工程は実施例１の作製工程に従えば
良い。本実施例の構成は実施例２〜８のいずれの実施例
とも自由に組み合わせることが可能である。

【０１６６】〔実施例１０〕本実施例では、実施例１と
は異なる順序で１３族または周期表の１５族に属する元
素を添加してソース領域およびドレイン領域を形成する
例を説明する。説明には図１１を用いる。

【０１６７】まず、実施例１の工程に従って図２（Ｂ）
の状態を得た後、レジストマスク２７a、２７bを形成す
る。そして、ボロンの添加工程を行う。この時、添加さ
れるボロンの濃度は（ｐ++）である。こうして、駆動回
路のＰＴＦＴのソース領域２８、ドレイン領域２９およ
びチャネル形成領域３０が画定する。（図１１（Ａ））

【０１６８】次に、レジストマスク２７a、２７bを除去
し、実施例１と同様にしてサイドウォール３１a〜３１e
を形成する。そして、リンの添加工程を行う。この時、
添加されるリンの濃度は（ｎ+）である。こうして、５
×１０¹⁹〜１×１０²¹atoms/cm³の濃度でリンが添加さ
れた不純物領域３２a〜３２dが形成される。（図１１
（Ｂ））

【０１６９】次に、サイドウォール３１a〜３１eを除去
し、再度リンの添加工程を行う。この時、添加されるリ
ン濃度は（ｎ-）である。こうして、駆動回路のＮＴＦ
Ｔのソース領域３３、ドレイン領域３４、ＬＤＤ領域３
５およびチャネル形成領域３６が画定し、画素部のソー
ス領域３７、ドレイン領域３８、ＬＤＤ領域３９a、３
９bおよびチャネル形成領域４０a、４０b、保持容量の
下部電極４１が画定する。（図１１（Ｃ））

【０１７０】以下の工程は実施例１の作製工程に従えば
良い。本実施例の構成は実施例２〜８のいずれの実施例
とも自由に組み合わせることが可能である。

【０１７１】〔実施例１１〕本実施例では、実施例１と
は異なる順序で１３族または周期表の１５族に属する元
素を添加してソース領域およびドレイン領域を形成する
例を説明する。説明には図１２を用いる。

【０１７２】まず、実施例１の工程に従って図２（Ｂ）
の状態を得た後、レジストマスク２７a、２７bを形成す
る。そして、ボロンの添加工程を行う。この時、添加さ
れるボロンの濃度は（ｐ++）である。こうして、駆動回
路のＰＴＦＴのソース領域２８、ドレイン領域２９およ
びチャネル形成領域３０が画定する。ここまでは実施例
１０と同じである。（図１２（Ａ））

【０１７３】次に、レジストマスク２７a、２７bを除去
し、リンの添加工程を行う。この時、添加されるリンの
濃度は（ｎ-）である。こうして、５×１０¹⁷〜５×１
０¹⁸atoms/cm³の濃度でリンが添加された低濃度不純物
領域４３a〜４３eが形成される。（図１２（Ｂ））

【０１７４】次に、実施例１と同様にしてサイドウォー
ル４４a〜４４eを形成する。そして、再びリンの添加工
程を行う。この時、添加されるリンの濃度は（ｎ+）で
ある。こうして、駆動回路のＮＴＦＴのソース領域４
５、ドレイン領域４６、ＬＤＤ領域４７およびチャネル
形成領域４８が画定し、画素部のソース領域４９、ドレ
イン領域５０、ＬＤＤ領域５１a、５１bおよびチャネル
形成領域５２a、５２b、保持容量の下部電極５３が画定
する。（図１２（Ｃ））

【０１７５】以下の工程は実施例１の作製工程に従えば
良い。本実施例の構成は実施例２〜８のいずれの実施例
とも自由に組み合わせることが可能である。

【０１７６】〔実施例１２〕本実施例では、実施例１と
は異なる順序で１３族または周期表の１５族に属する元
素を添加してソース領域およびドレイン領域を形成する
例を説明する。説明には図１３を用いる。

【０１７７】まず、実施例１の工程に従って図２（Ｃ）
の状態を得る。この状態を図１３（Ａ）に示す。

【０１７８】次に、サイドウォール２１４〜２１６を除
去した後、レジストマスク５５a、５５bを形成する。そ
して、ボロンの添加工程を行う。この時、添加されるボ
ロンの濃度は（ｐ++）である。こうして、駆動回路のＰ
ＴＦＴのソース領域５６、ドレイン領域５７およびチャ
ネル形成領域５８が画定する。（図１３（Ｂ））

【０１７９】次に、レジストマスク５５a、５５bを除去
し、再びリンの添加工程を行う。この時、添加されるリ
ンの濃度は（ｎ-）である。こうして、駆動回路のＮＴ
ＦＴのソース領域５９、ドレイン領域６０、ＬＤＤ領域
６１およびチャネル形成領域６２が画定し、画素部のソ
ース領域６３、ドレイン領域６４、ＬＤＤ領域６５a、
６５bおよびチャネル形成領域６６a、６６b、保持容量
の下部電極６７が画定する。（図１３（Ｃ））

【０１８０】以下の工程は実施例１の作製工程に従えば
良い。本実施例の構成は実施例２〜８のいずれの実施例
とも自由に組み合わせることが可能である。

【０１８１】〔実施例１３〕本実施例では、実施例１と
は異なる順序で１３族または周期表の１５族に属する元
素を添加してソース領域およびドレイン領域を形成する
例を説明する。説明には図１４を用いる。

【０１８２】まず、実施例１の工程に従って図２（Ｂ）
の状態を得る。次に、リンの添加工程を行い、低濃度不
純物領域１１a〜１１fを得る。この時、添加されるリン
濃度は（ｎ-）であり、低濃度不純物領域１１a〜１１f
には５×１０¹⁷〜５×１０¹⁸atoms/cm³の濃度でリンが
添加されている。（図１４（Ａ））

【０１８３】次に、レジストマスク６８a、６８bを形成
し、ボロンの添加工程を行う。この時、添加されるボロ
ンの濃度は（ｐ++）である。こうして、駆動回路のＰＴ
ＦＴのソース領域６９、ドレイン領域７０およびチャネ
ル形成領域７１が画定する。（図１４（Ｂ））

【０１８４】次に、実施例１と同様にしてサイドウォー
ル７２a〜７２eを形成し、再びリンの添加工程を行う。
この時、添加されるリンの濃度は（ｎ+）である。こう
して、駆動回路のＮＴＦＴのソース領域７３、ドレイン
領域７４、ＬＤＤ領域７５およびチャネル形成領域７６
が画定し、画素部のソース領域７７、ドレイン領域７
８、ＬＤＤ領域７９a、７９bおよびチャネル形成領域８
０a、８０b、保持容量の下部電極８１が画定する。（図
１４（Ｃ））

【０１８５】以下の工程は実施例１の作製工程に従えば
良い。本実施例の構成は実施例２〜８のいずれの実施例
とも自由に組み合わせることが可能である。

【０１８６】〔実施例１４〕実施例１、５、６、８〜１
３に示した作製工程では、ＬＤＤ領域の形成にサイドウ
ォールを用いているが、通常のレジストマスクを用いた
パターニングによってＬＤＤ領域を形成することも可能
である。

【０１８７】この場合、サイドウォールを用いた場合に
比べてＬＤＤ領域の幅（長さ）を自由に設計することが
できる。従って、ＬＤＤ領域の幅を０．１μm以上に設
計するような場合には有効な技術と言える。

【０１８８】〔実施例１５〕本実施例では、実施例４と
異なる工程でＡＭ−ＬＣＤを作製する場合の例について
図１６を用いて説明する。なお、実施例４と同一の部分
には同じ符号を付して説明する。

【０１８９】まず、実施例１の作製工程に従って、石英
基板２０１上に非晶質珪素膜（図示せず）を成膜し、非
晶質珪素膜の結晶化した後、結晶質珪素膜でなる活性層
を形成する。活性層まで形成したら、図１６（Ａ）に示
すように、活性層の上に酸化珪素膜からなるマスク１６
０１a〜１６０１cを形成し、周期表の１５族に属する元
素（本実施例ではリン）の添加工程を行う。添加する周
期表の１５族に属する元素の濃度は実施例４を参照すれ
ば良い。（図１６（Ａ））

【０１９０】こうしてリンドープ領域７０４〜７０８が
形成される。なお、マスク１６０１a〜１６０１cの形成
に用いたレジストマスク（図示せず）を残して上記周期
表の１５族に属する元素の添加工程を行っても良い。

【０１９１】マスク１６０１a、１６０１bは駆動ＴＦＴ
の活性層の上に設けられ、後にソース領域またはドレイ
ン領域となる領域の一部を露呈させるようにして配置さ
れる。また、マスク１６０１cは画素ＴＦＴのソース領
域またはドレイン領域の一部を露呈させるようにして配
置される。この時、保持容量の下部電極となる領域は一
部が露呈される。

【０１９２】次に、マスク１６０１a〜１６０１cを残し
たまま、５００〜６５０℃の熱処理を２〜１６時間加
え、ニッケルのゲッタリング工程を行う。本実施例では
６００℃、１２時間の熱処理を加えることによってニッ
ケルが矢印の方向、即ちリンドープ領域７０４〜７０８
に移動する。こうしてゲッタリング領域７０９〜７１３
が形成される。（図１６（Ｂ））

【０１９３】こうして図１６（Ｂ）のゲッタリング工程
まで行ったら、次にマスク１６０１a〜１６０１cをマス
クとしてゲッタリング領域７０９〜７１３を除去する。
この工程はフッ素系ガスを用いたドライエッチング法で
行えば良い。こうしてニッケルの低減または除去された
結晶質珪素膜１６０２〜１６０４が形成される。（図１
６（Ｃ））

【０１９４】結晶質珪素膜１６０２、１６０３はパター
ニングすることにより駆動ＴＦＴの活性層となり、結晶
質珪素膜１６０４はパターニングすることにより画素Ｔ
ＦＴの活性層及び保持容量の下部電極となる。このあと
は、実施例４の図７（Ｂ）以降の工程に従えば良い。

【０１９５】なお、本実施例の構成は、実施例１〜１４
のいずれの実施例とも自由に組み合わせることが可能で
ある。

【０１９６】〔実施例１６〕本実施例では実施例１とは
異なる方法で第１層間絶縁膜を形成する例について説明
する。説明には図１７を用いる。

【０１９７】まず、実施例１の作製工程に従って図３
（Ｂ）に示したゲッタリング工程までを終了させる。次
に、５０〜１００ｎｍ（本実施例では７０ｎｍ）の窒化
酸化珪素膜（Ａ）１７０１を形成し、その上に６００ｎ
ｍ〜１μm（本実施例では８００ｎｍ）の窒化酸化珪素
膜（Ｂ）１７０２を形成する。さらに、その上にレジス
トマスク１７０３を形成する。（図１７（Ａ））

【０１９８】なお、窒化酸化珪素膜（Ａ）１７０１と窒
化酸化珪素膜（Ｂ）１７０２とでは含有される窒素、酸
素、水素及び珪素の組成比が異なる。窒化酸化珪素膜
（Ａ）１７０１は窒素７％、酸素５９％、水素２％、珪
素３２％となっており、窒化酸化珪素膜（Ｂ）１７０２
は窒素３３％、酸素１５％、水素２３％、珪素２９％と
なっている。勿論、この組成比に限定されるものではな
い。

【０１９９】また、レジストマスク１７０３は膜厚が厚
いため、窒化酸化珪素膜（Ｂ）１７０２の表面の起伏を
完全に平坦化することができる。

【０２００】次に、四フッ化炭素と酸素との混合ガスを
用いたドライエッチング法によりレジストマスク１７０
３及び窒化酸化珪素膜（Ｂ）１７０２のエッチングを行
う。本実施例の場合、四フッ化炭素と酸素との混合ガス
を用いたドライエッチングにおいて、窒化酸化珪素膜
（Ｂ）１７０２とレジストマスク１７０３のエッチング
レートがほぼ等しい。

【０２０１】このエッチング工程により図１７（Ｂ）に
示すようにレジストマスク１７０３は完全に除去され、
窒化酸化珪素膜（Ｂ）１７０２の一部（本実施例では表
面から深さ３００ｎｍまで）がエッチングされる。その
結果、レジストマスク１７０３の表面の平坦度がそのま
まエッチングされた窒化酸化珪素膜（Ｂ）の表面の平坦
度に反映される。

【０２０２】こうして極めて平坦性の高い第１層間絶縁
膜１７０４を得る。本実施例の場合、第１層間絶縁膜１
７０４の膜厚は５００ｎｍとなる。このあとの工程は実
施例１の作製工程を参照すれば良い。

【０２０３】なお、本実施例の構成は、実施例１〜１５
のいずれの実施例とも自由に組み合わせることが可能で
ある。

【０２０４】〔実施例１７〕本実施例では、本願発明を
用いてＥＬ（エレクトロルミネッセンス）表示装置を作
製した例について説明する。なお、図１８（Ａ）は本願
発明のＥＬ表示装置の上面図であり、図１８（Ｂ）はそ
の断面図である。

【０２０５】図１８（Ａ）において、３００１は基板、
３００２は画素部、３００３はソース側駆動回路、３０
０４はゲート側駆動回路であり、それぞれの駆動回路は
配線３００５を経てＦＰＣ（フレキシブルプリントサー
キット）３００６に至り、外部機器へと接続される。

【０２０６】このとき、画素部３００２、ソース側駆動
回路３００３及びゲート側駆動回路３００４を囲むよう
にして第１シール材３１０１、カバー材３１０２、充填
材３１０３及び第２シール材３１０４が設けられてい
る。

【０２０７】また、図１８（Ｂ）は図１８（Ａ）をＡ−
Ａ’で切断した断面図に相当し、基板３００１の上にソ
ース側駆動回路３００３に含まれる駆動ＴＦＴ（但し、
ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図
示している。）３２０１及び画素部３００２に含まれる
画素ＴＦＴ（但し、ここではＥＬ素子への電流を制御す
るＴＦＴを図示している。）３２０２が形成されてい
る。

【０２０８】本実施例では、駆動ＴＦＴ３２０１には図
１の駆動回路と同じ構造のＴＦＴが用いられる。また、
画素ＴＦＴ３２０２には図１の画素部と同じ構造のＴＦ
Ｔが用いられる。

【０２０９】駆動ＴＦＴ３２０１及び画素ＴＦＴ３２０
２の上には樹脂材料でなる層間絶縁膜（平坦化膜）３３
０１が形成され、その上に画素ＴＦＴ３２０２のドレイ
ンと電気的に接続する画素電極（陰極）３３０２が形成
される。画素電極３３０２としては遮光性を有する導電
膜（代表的にはアルミニウム、銅もしくは銀を主成分と
する導電膜またはそれらと他の導電膜との積層膜）を用
いることができる。本実施例ではアルミニウム合金を画
素電極として用いる。

【０２１０】そして、画素電極３３０２の上には絶縁膜
３３０３が形成され、絶縁膜３３０３は画素電極３３０
２の上に開口部が形成されている。この開口部におい
て、画素電極３３０２の上にはＥＬ（エレクトロルミネ
ッセンス）層３３０４が形成される。ＥＬ層３３０４は
公知の有機ＥＬ材料または無機ＥＬ材料を用いることが
できる。また、有機ＥＬ材料には低分子系（モノマー
系）材料と高分子系（ポリマー系）材料があるがどちら
を用いても良い。

【０２１１】ＥＬ層３３０４の形成方法は公知の技術を
用いれば良い。また、ＥＬ層の構造は正孔注入層、正孔
輸送層、発光層、電子輸送層または電子注入層を自由に
組み合わせて積層構造または単層構造とすれば良い。

【０２１２】ＥＬ層３３０４の上には透明導電膜からな
る陽極３３０５が形成される。透明導電膜としては、酸
化インジウムと酸化スズとの化合物または酸化インジウ
ムと酸化亜鉛との化合物を用いることができる。また、
陽極３３０５とＥＬ層３３０４の界面に存在する水分や
酸素は極力排除しておくことが望ましい。従って、真空
中で両者を連続成膜するか、ＥＬ層３３０４を窒素また
は希ガス雰囲気で形成し、酸素や水分に触れさせないま
ま陽極３３０５を形成するといった工夫が必要である。
本実施例ではマルチチャンバー方式（クラスターツール
方式）の成膜装置を用いることで上述のような成膜を可
能とする。

【０２１３】そして陽極３３０５は３３０６で示される
領域において配線３００５に電気的に接続される。配線
３００５は陽極３３０５に所定の電圧を与えるための配
線であり、導電性材料３３０７を介してＦＰＣ３００６
に電気的に接続される。

【０２１４】以上のようにして、画素電極（陰極）３３
０２、ＥＬ層３３０４及び陽極３３０５からなるＥＬ素
子が形成される。このＥＬ素子は、第１シール材３１０
１及び第１シール材３１０１によって基板３００１に貼
り合わされたカバー材３１０２で囲まれ、充填材３１０
３により封入されている。

【０２１５】カバー材３１０２としては、ガラス板、Ｆ
ＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ
Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライ
ド）フィルム、マイラーフィルム、ポリエステルフィル
ムまたはアクリルフィルムを用いることができる。本実
施例の場合、ＥＬ素子からの光の放射方向がカバー材３
１０２の方へ向かうため透光性材料を用いる。

【０２１６】但し、ＥＬ素子からの光の放射方向がカバ
ー材とは反対側に向かう場合には透光性材料を用いる必
要はなく、金属板（代表的にはステンレス板）、セラミ
ックス板、またはアルミニウムホイルをＰＶＦフィルム
やマイラーフィルムで挟んだ構造のシートを用いること
ができる。

【０２１７】また、充填材３１０３としては紫外線硬化
樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポ
リビニルクロライド）、アクリル、ポリイミド、エポキ
シ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラ
ル）またはＥＶＡ（エチレンビニルアセテート）を用い
ることができる。この充填材３１０３の内部に吸湿性物
質（好ましくは酸化バリウム）を設けておくとＥＬ素子
の劣化を抑制できる。なお、本実施例ではＥＬ素子から
の光が充填材３１０３を通過できるように、透明な材料
を用いる。

【０２１８】また、充填材３１０３の中にスペーサを含
有させてもよい。このとき、スペーサを酸化バリウムで
形成すればスペーサ自体に吸湿性をもたせることが可能
である。また、スペーサを設けた場合、スペーサからの
圧力を緩和するバッファ層として陽極３３０５上に樹脂
膜を設けることも有効である。

【０２１９】また、配線３００５は導電性材料３３０７
を介してＦＰＣ３００６に電気的に接続される。配線３
００５は画素部３００２、ソース側駆動回路３００３及
びゲート側駆動回路３００４に送られる信号をＦＰＣ３
００６に伝え、ＦＰＣ３００６により外部機器と電気的
に接続される。

【０２２０】また、本実施例では第１シール材３１０１
の露呈部及びＦＰＣ３００６の一部を覆うように第２シ
ール材３１０４を設け、ＥＬ素子を徹底的に外気から遮
断する構造となっている。こうして図１８（Ｂ）の断面
構造を有するＥＬ表示装置となる。なお、本実施例のＥ
Ｌ表示装置は実施例１乃至６または８乃至１６のいずれ
の構成を組み合わせて作製しても構わない。

【０２２１】〔実施例１８〕本実施例では、実施例１７
に示したＥＬ表示装置の画素部に用いることができる画
素構造の例を図１９（Ａ）〜（Ｃ）に示す。なお、本実
施例において、３４０１はスイッチング用ＴＦＴ３４０
２のソース配線、３４０３はスイッチング用ＴＦＴ３４
０２のゲート配線、３４０４は電流制御用ＴＦＴ、３４
０５はコンデンサ、３４０６、３４０８は電流供給線、
３４０７はＥＬ素子とする。

【０２２２】図１９（Ａ）は、二つの画素間で電流供給
線３４０６を共通とした場合の例である。即ち、二つの
画素が電流供給線３４０６を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。

【０２２３】また、図１９（Ｂ）は、電流供給線３４０
８をゲート配線３４０３と平行に設けた場合の例であ
る。なお、図１９（Ｂ）では電流供給線３４０８とゲー
ト配線３４０３とが重ならないように設けた構造となっ
ているが、両者が異なる層に形成される配線であれば、
絶縁膜を介して重なるように設けることもできる。この
場合、電源供給線３４０８とゲート配線３４０３とで専
有面積を共有させることができるため、画素部をさらに
高精細化することができる。

【０２２４】また、図１９（Ｃ）は、図１９（Ｂ）の構
造と同様に電流供給線３４０８をゲート配線３４０３と
平行に設け、さらに、二つの画素を電流供給線３４０８
を中心に線対称となるように形成する点に特徴がある。
また、電流供給線３４０８をゲート配線３４０３のいず
れか一方と重なるように設けることも有効である。この
場合、電源供給線の本数を減らすことができるため、画
素部をさらに高精細化することができる。

【０２２５】〔実施例１９〕本願発明の電気光学装置、
具体的には本願発明の液晶表示装置にはネマチック液晶
以外にも様々な液晶を用いることが可能である。例え
ば、1998, SID, "Characteristics and Driving Scheme
of Polymer-Stabilized Monostable FLCD Exhibiting
Fast Response Time and High Contrast Ratio with Gr
ay-Scale Capability" by H. Furue et al.や、1997, S
ID DIGEST, 841, "A Full-Color Thresholdless Antife
rroelectric LCD Exhibiting Wide Viewing Angle with
Fast Response Time" by T. Yoshida et al.や、1996,
J. Mater. Chem. 6(4), 671-673, "Thresholdless ant
iferroelectricity in liquid crystals and its appli
cation to displays" by S. Inui et al.や、米国特許
第5594569 号に開示された液晶を用いることが可能であ
る。

【０２２６】また、等方相−コレステリック相−カイラ
ルスメクティック相転移系列を示す強誘電性液晶（ＦＬ
Ｃ）を用い、ＤＣ電圧を印加しながらコレステリック相
−カイラルスメクティック相転移をさせ、かつコーンエ
ッジをほぼラビング方向に一致させた単安定ＦＬＣの電
気光学特性を図２０に示す。

【０２２７】図２０に示すような強誘電性液晶による表
示モードは「Ｈａｌｆ−Ｖ字スイッチングモード」と呼
ばれている。図２０に示すグラフの縦軸は透過率（任意
単位）、横軸は印加電圧である。「Ｈａｌｆ−Ｖ字スイ
ッチングモード」については、寺田らの”Ｈａｌｆ−Ｖ
字スイッチングモードＦＬＣＤ”、第４６回応用物理学
関係連合講演会講演予稿集、１９９９年３月、第１３１
６頁、および吉原らの”強誘電性液晶による時分割フル
カラーＬＣＤ”、液晶第３巻第３号第１９０頁に詳し
い。

【０２２８】図２０に示されるように、このような強誘
電性混合液晶を用いると、低電圧駆動かつ階調表示が可
能となることがわかる。本願発明の液晶表示装置には、
このような電気光学特性を示す強誘電性液晶も用いるこ
とができる。

【０２２９】また、ある温度域において反強誘電相を示
す液晶を反強誘電性液晶（ＡＦＬＣ）という。反強誘電
性液晶を有する混合液晶には、電場に対して透過率が連
続的に変化する電気光学応答特性を示す、無しきい値反
強誘電性混合液晶と呼ばれるものがある。この無しきい
値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応
答特性を示すものがあり、その駆動電圧が約±２．５Ｖ
程度（セル厚約１μｍ〜２μｍ）のものも見出されてい
る。

【０２３０】また、一般に、無しきい値反強誘電性混合
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶を液晶表示装置
に用いる場合には、画素に比較的大きな保持容量が必要
となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。

【０２３１】なお、このような無しきい値反強誘電性混
合液晶を本願発明の液晶表示装置に用いることによって
低電圧駆動が実現されるので、低消費電力化が実現され
る。

【０２３２】なお、本実施例に示す液晶は、実施例１〜
１６のいずれの構成を有する液晶表示装置においても用
いることが可能である。

【０２３３】〔実施例２０〕本願発明は従来のＭＯＳＦ
ＥＴ上に層間絶縁膜を形成し、その上にＴＦＴを形成す
る際に用いることも可能である。即ち、半導体回路上に
反射型ＡＭ−ＬＣＤに代表される電気光学装置が形成さ
れた三次元構造の半導体装置を実現することも可能であ
る。また、前記半導体回路はＳＩＭＯＸ、Ｓｍａｒｔ−
Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノ
ン株式会社の登録商標）などのＳＯＩ基板上に形成され
たものであっても良い。

【０２３４】なお、本実施例を実施するにあたって、実
施例１〜１９のいずれの構成を組み合わせても構わな
い。

【０２３５】〔実施例２１〕本願発明の電気光学装置や
半導体回路は電気器具の表示部や信号処理回路として用
いることができる。そのような電気器具としては、ビデ
オカメラ、デジタルカメラ、プロジェクター、プロジェ
クションＴＶ、ゴーグル型ディスプレイ（ヘッドマウン
トディスプレイ）、ナビゲーションシステム、音響再生
装置、ノート型パーソナルコンピュータ、ゲーム機器、
携帯情報端末（モバイルコンピュータ、携帯電話、携帯
型ゲーム機または電子書籍等）、記録媒体を備えた画像
再生装置などが挙げられる。それら電気器具の具体例を
図２１〜２３に示す。

【０２３６】図２１（Ａ）は携帯電話であり、本体２０
０１、音声出力部２００２、音声入力部２００３、表示
部２００４、操作スイッチ２００５、アンテナ２００６
で構成される。本願発明の電気光学装置は表示部２００
４に、本願発明の半導体回路は音声出力部２００２、音
声入力部２００３またはＣＰＵやメモリ等に用いること
ができる。

【０２３７】図２１（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６で構成される。本願発明の電気光学装置は表示部２１
０２に、本願発明の半導体回路は音声入力部２１０３ま
たはＣＰＵやメモリ等に用いることができる。

【０２３８】図２１（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５で構成される。本願発明の電気光学装置は
表示部２２０５に、本願発明の半導体回路はＣＰＵやメ
モリ等に用いることができる。

【０２３９】図２１（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３で構成される。本願発明の電気光学装置は表示部２３
０２に、本願発明の半導体回路はＣＰＵやメモリ等に用
いることができる。

【０２４０】図２１（Ｅ）はリアプロジェクター（プロ
ジェクションＴＶ）であり、本体２４０１、光源２４０
２、液晶表示装置２４０３、偏光ビームスプリッタ２４
０４、リフレクター２４０５、２４０６、スクリーン２
４０７で構成される。本発明は液晶表示装置２４０３に
用いることができ、本願発明の半導体回路はＣＰＵやメ
モリ等に用いることができる。

【０２４１】図２１（Ｆ）はフロントプロジェクターで
あり、本体２５０１、光源２５０２、液晶表示装置２５
０３、光学系２５０４、スクリーン２５０５で構成され
る。本発明は液晶表示装置２５０３に用いることがで
き、本願発明の半導体回路はＣＰＵやメモリ等に用いる
ことができる。

【０２４２】図２２（Ａ）はパーソナルコンピュータで
あり、本体２６０１、映像入力部２６０２、表示部２６
０３、キーボード２６０４等を含む。本願発明の電気光
学装置は表示部２６０３に、本願発明の半導体回路はＣ
ＰＵやメモリ等に用いることができる。

【０２４３】図２２（Ｂ）は電子遊戯機器（ゲーム機
器）であり、本体２７０１、記録媒体２７０２、表示部
２７０３及びコントローラー２７０４を含む。この電子
遊技機器から出力された音声や映像は筐体２７０５及び
表示部２７０６を含む表示ディスプレイにて再生され
る。コントローラー２７０４と本体２７０１との間の通
信手段または電子遊技機器と表示ディスプレイとの間の
通信手段は、有線通信、無線通信もしくは光通信が使え
る。本実施例では赤外線をセンサ部２７０７、２７０８
で検知する構成となっている。本願発明の電気光学装置
は表示部２７０３、２７０６に、本願発明の半導体回路
はＣＰＵやメモリ等に用いることができる。

【０２４４】図２２（Ｃ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤー（画
像再生装置）であり、本体２８０１、表示部２８０２、
スピーカ部２８０３、記録媒体２８０４及び操作スイッ
チ２８０５を含む。なお、この画像再生装置は記録媒体
としてＤＶＤ（Ｄｉｇｉｔａｌ ＶｅｒｓａｔｉｌｅＤ
ｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲーム
やインターネットを行うことができる。本願発明の電気
光学装置は表示部２８０２やＣＰＵやメモリ等に用いる
ことができる。

【０２４５】図２２（Ｄ）はデジタルカメラであり、本
体２９０１、表示部２９０２、接眼部２９０３、操作ス
イッチ２９０４、受像部（図示せず）を含む。本願発明
の電気光学装置は表示部２９０２やＣＰＵやメモリ等に
用いることができる。

【０２４６】なお、図２１（Ｅ）のリアプロジェクター
や図２１（Ｆ）のフロントプロジェクターに用いること
のできる光学エンジンについての詳細な説明を図２３に
示す。なお、図２３（Ａ）は光学エンジンであり、図２
３（Ｂ）は光学エンジンに内蔵される光源光学系であ
る。

【０２４７】図２３（Ａ）に示す光学エンジンは、光源
光学系３００１、ミラー３００２、３００５〜３００
７、ダイクロイックミラー３００３、３００４、光学レ
ンズ３００８a〜３００８c、プリズム３０１１、液晶表
示装置３０１０、投射光学系３０１２を含む。投射光学
系３０１２は、投射レンズを備えた光学系である。本実
施例は液晶表示装置３０１０を三つ使用する三板式の例
を示したが、単板式であってもよい。また、図２３
（Ａ）中において矢印で示した光路には、光学レンズ、
偏光機能を有するフィルム、位相差を調節するためのフ
ィルムもしくはＩＲフィルム等を設けてもよい。

【０２４８】また、図２３（Ｂ）に示すように、光源光
学系３００１は、光源３０１３、３０１４、合成プリズ
ム３０１５、コリメータレンズ３０１６、３０２０、レ
ンズアレイ３０１７、３０１８、偏光変換素子３０１９
を含む。なお、図２３（Ｂ）に示した光源光学系は光源
を２つ用いたが、一つでも良いし、三つ以上としてもよ
い。また、光源光学系の光路のどこかに、光学レンズ、
偏光機能を有するフィルム、位相差を調節するフィルム
もしくはＩＲフィルム等を設けてもよい。

【０２４９】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電気器具に適用することが可能で
ある。また、本実施例の電気器具は実施例１〜２０のど
のような組み合わせからなる構成を用いても実現するこ
とができる。

【０２５０】

【発明の効果】本願発明を用いることで同一基板上に、
異なる膜厚のゲート絶縁膜を有するＴＦＴを形成するこ
とができる。そのため、ＡＭ−ＬＣＤに代表される電気
光学装置や、そのような電気光学装置を表示部として有
する電気器具を含む半導体装置において、回路が要求す
る仕様に応じて適切な性能の回路を配置することが可能
となり、半導体装置の性能や信頼性を大幅に向上させる
ことができる。

【０２５１】また、電気光学装置の画素部において、工
程数を増やすことなく保持容量の誘電体を薄くすること
ができ、小さい面積で大きなキャパシティを有する保持
容量を形成することができる。そのため、対角１インチ
以下の電気光学装置においても開口率を低下させること
なく、十分な保持容量を確保することが可能となる。

【図面の簡単な説明】

【図１】 ＡＭ−ＬＣＤの断面構造を示す図。

【図２】 ＡＭ−ＬＣＤの作製工程を示す図。

【図３】 ＡＭ−ＬＣＤの作製工程を示す図。

【図４】 ＡＭ−ＬＣＤのブロック図および回路配置
を示す図。

【図５】 駆動ＴＦＴ（ＣＭＯＳ回路）の構造を示す
図。

【図６】 ＡＭ−ＬＣＤの断面構造を示す図。

【図７】 ＡＭ−ＬＣＤの作製工程を示す図。

【図８】 ＡＭ−ＬＣＤの断面構造を示す図。

【図９】 ＡＭ−ＬＣＤの外観を示す図。

【図１０】 ＡＭ−ＬＣＤの作製工程を示す図。

【図１１】 ＡＭ−ＬＣＤの作製工程を示す図。

【図１２】 ＡＭ−ＬＣＤの作製工程を示す図。

【図１３】 ＡＭ−ＬＣＤの作製工程を示す図。

【図１４】 ＡＭ−ＬＣＤの作製工程を示す図。

【図１５】 不純物元素を添加する際の濃度分布の関係
を示す図。

【図１６】 ＡＭ−ＬＣＤの作製工程を示す図。

【図１７】 ＡＭ−ＬＣＤの作製工程を示す図。

【図１８】 ＥＬ表示装置の上面構造及び断面構造を示
す図。

【図１９】 ＥＬ表示装置の画素部の構造を示す図。

【図２０】 液晶の光学応答特性を示す図。

【図２１】 電気器具の一例を示す図。

【図２２】 電気器具の一例を示す図。

【図２３】 光学エンジンの構成を示す図。

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１３Ａ ６１６Ａ ６１６Ｌ ６２７Ｇ (72)発明者 福永 健司 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内

Claims (17)

【特許請求の範囲】
1. 【請求項１】同一基板上に駆動回路部と画素部とを有す
   る半導体装置において、 前記駆動回路部の駆動ＴＦＴと前記画素部の画素ＴＦＴ
   とは互いにゲート絶縁膜の膜厚が異なり、前記画素部に
   形成された保持容量の誘電体の膜厚は、前記駆動ＴＦＴ
   のゲート絶縁膜の膜厚と同一であることを特徴とする半
   導体装置。
2. 【請求項２】同一基板上に駆動回路部と画素部とを有す
   る半導体装置において、 前記駆動回路部の駆動ＴＦＴのゲート絶縁膜の膜厚は、
   前記画素部の画素ＴＦＴのゲート絶縁膜の膜厚よりも薄
   く、 前記画素部に形成された保持容量の誘電体の膜厚は、前
   記駆動ＴＦＴのゲート絶縁膜の膜厚と同一であることを
   特徴とする半導体装置。
3. 【請求項３】請求項１または請求項２において、前記画
   素ＴＦＴのゲート絶縁膜の膜厚は５０〜２００nmであ
   り、前記駆動ＴＦＴのゲート絶縁膜の膜厚は５〜５０nm
   であることを特徴とする半導体装置。
4. 【請求項４】請求項１または請求項２において、前記保
   持容量は半導体膜からなる電極を含み、該電極には１×
   １０¹⁹atoms/cm³以上の濃度でニッケル、コバルト、パ
   ラジウム、ゲルマニウム、白金、鉄または銅から選ばれ
   た元素が含まれていることを特徴とする半導体装置。
5. 【請求項５】請求項４において、前記電極には５×１０
   ¹⁸〜１×１０²⁰atoms/cm³の濃度で周期表の１５族に属
   する元素が含まれていることを特徴とする半導体装置。
6. 【請求項６】請求項１乃至請求項５のいずれか一に記載
   された半導体装置を表示部として用いたことを特徴とす
   る電気器具。
7. 【請求項７】基板上に非晶質半導体膜を形成する第１工
   程と、 前記非晶質半導体膜をニッケル、コバルト、パラジウ
   ム、ゲルマニウム、白金、鉄または銅から選ばれた元素
   を用いた固相成長により結晶質半導体膜を形成する第２
   工程と、 前記結晶質半導体膜をパターニングして活性層を形成す
   る第３工程と、 前記活性層の表面に絶縁膜を形成する第４工程と、 前記第４工程の後、熱酸化処理により前記活性層を酸化
   する第５工程と、 前記第５工程を経た活性層に周期表の１５族に属する元
   素または周期表の１３族に属する元素を添加する第６工
   程と、 前記第６工程の後、７５０〜１１５０℃の温度で熱処理
   を行う第７工程と、 を含むことを特徴とする半導体装置の作製方法。
8. 【請求項８】同一基板上に駆動ＴＦＴ及び画素ＴＦＴを
   含む半導体装置の作製方法であって、 基板上に非晶質半導体膜を形成する第１工程と、 前記非晶質半導体膜をニッケル、コバルト、パラジウ
   ム、ゲルマニウム、白金、鉄または銅から選ばれた元素
   を用いた固相成長により結晶質半導体膜を形成する第２
   工程と、 前記結晶質半導体膜をパターニングして前記駆動ＴＦＴ
   の活性層及び前記画素ＴＦＴの活性層を形成する第３工
   程と、 前記駆動ＴＦＴの活性層及び前記画素ＴＦＴの活性層の
   上に第１絶縁膜を形成する第４工程と、 前記第１絶縁膜をエッチングし、前記駆動ＴＦＴの活性
   層の全部及び前記画素ＴＦＴの活性層の一部を露呈させ
   る第５工程と、 熱酸化処理により前記第５工程で露呈された活性層の表
   面に第２絶縁膜を形成する第６工程と、 前記第１絶縁膜及び前記第２絶縁膜の上に配線を形成す
   る第７工程と、 前記配線をマスクとして活性層に周期表の１５族に属す
   る元素または周期表の１３族に属する元素を添加する第
   ８工程と、 前記第８工程の後、７５０〜１１５０℃の温度で熱処理
   を行う第９工程と、 を含むことを特徴とする半導体装置の作製方法。
9. 【請求項９】基板上に非晶質半導体膜を形成する第１工
   程と、 前記非晶質半導体膜をニッケル、コバルト、パラジウ
   ム、ゲルマニウム、白金、鉄または銅から選ばれた元素
   を用いた固相成長により結晶質半導体膜を形成する第２
   工程と、 前記結晶質半導体膜に周期表の１５族に属する元素を添
   加する第３工程と、 前記第３工程の後、結晶質半導体膜に５００〜６５０℃
   の熱処理を行う第４工程と、 前記第４工程を経た結晶質半導体膜をパターニングして
   活性層を形成する第５工程と、 前記活性層の表面に絶縁膜を形成する第６工程と、 前記第６工程の後、熱酸化処理により前記活性層を酸化
   する第７工程と、 前記第７工程を経た活性層に周期表の１５族に属する元
   素または周期表の１３族に属する元素を添加する第８工
   程と、 前記第８工程の後、７５０〜１１５０℃の温度で熱処理
   を行う第９工程と、 を含むことを特徴とする半導体装置の作製方法。
10. 【請求項１０】同一基板上に駆動ＴＦＴ及び画素ＴＦＴ
    を含む半導体装置の作製方法であって、 基板上に非晶質半導体膜を形成する第１工程と、 前記非晶質半導体膜をニッケル、コバルト、パラジウ
    ム、ゲルマニウム、白金、鉄または銅から選ばれた元素
    を用いた固相成長により結晶質半導体膜を形成する第２
    工程と、 前記結晶質半導体膜に周期表の１５族に属する元素を添
    加する第３工程と、 前記第３工程の後、結晶質半導体膜に５００〜６５０℃
    の熱処理を行う第４工程と、 前記第４工程を経た結晶質半導体膜をパターニングして
    前記駆動ＴＦＴの活性層及び前記画素ＴＦＴの活性層を
    形成する第５工程と、 前記駆動ＴＦＴの活性層及び前記画素ＴＦＴの活性層の
    上に第１絶縁膜を形成する第６工程と、 前記第１絶縁膜をエッチングし、前記駆動ＴＦＴの活性
    層の全部及び前記画素ＴＦＴの活性層の一部を露呈させ
    る第７工程と、 熱酸化処理により前記第７工程で露呈された活性層の表
    面に第２絶縁膜を形成する第８工程と、 前記第１絶縁膜及び前記第２絶縁膜の上に配線を形成す
    る第９工程と、 前記配線をマスクとして活性層に周期表の１５族に属す
    る元素または周期表の１３族に属する元素を添加する第
    １０工程と、 前記第１０工程の後、７５０〜１１５０℃の温度で熱処
    理を行う第１１工程と、 を含むことを特徴とする半導体装置の作製方法。
11. 【請求項１１】請求項７乃至請求項１０のいずれか一に
    おいて、前記熱酸化処理は８００〜１１５０℃の温度で
    行われることを特徴とする半導体装置の作製方法。
12. 【請求項１２】同一基板上に駆動回路部と画素部とを有
    する半導体装置の作製方法であって、 基板上に、ニッケル、コバルト、パラジウム、ゲルマニ
    ウム、白金、鉄または銅から選ばれた元素を用いて半導
    体膜を形成する第１工程と、 前記半導体膜の上にゲート絶縁膜を形成する第２工程
    と、 前記ゲート絶縁膜の一部を除去し、前記活性層の一部を
    露呈させる第３工程と、 熱酸化処理により前記第３工程で露呈された活性層の一
    部に酸化膜を形成する第４工程と、 前記ゲート絶縁膜および前記酸化膜の上にゲート配線を
    形成する第５工程と、 前記ゲート配線の側面にサイドウォールを形成する第６
    工程と、 前記ゲート配線及び前記サイドウォールをマスクとして
    前記活性層に対して周期表の１５族に属する元素を添加
    する第７工程と、 前記サイドウォールを除去する第８工程と、 前記ゲート配線をマスクとして前記活性層に対して周期
    表の１５族に属する元素を添加する第９工程と、 後にＮＴＦＴとなる領域上にレジストマスクを形成し、
    周期表の１３族に属する元素を添加する第１０工程と、 前記第４の工程と同じ温度または該温度より高い温度に
    て熱処理を行い、前記触媒元素を前記第７工程にて前記
    周期表の１５族に属する元素が添加された領域に移動さ
    せる第１１工程と、 を有することを特徴とする半導体装置の作製方法。
13. 【請求項１３】同一基板上に駆動回路部と画素部とを有
    する半導体装置の作製方法であって、 基板上に、ニッケル、コバルト、パラジウム、ゲルマニ
    ウム、白金、鉄または銅から選ばれた元素を用いて半導
    体膜を形成する第１工程と、 前記半導体膜に対して選択的に周期表の１５族に属する
    元素を添加する第２工程と、 熱処理により前記触媒元素を前記周期表の１５族に属す
    る元素が添加された領域に移動させる第３工程と、 前記半導体膜の上にゲート絶縁膜を形成する第４工程
    と、 前記ゲート絶縁膜の一部を除去し、前記活性層の一部を
    露呈させる第５工程と、 熱酸化処理により前記第５工程で露呈された活性層の一
    部に酸化膜を形成する第６工程と、 前記ゲート絶縁膜および前記酸化膜の上にゲート配線を
    形成する第７工程と、 前記ゲート配線の側面にサイドウォールを形成する第８
    工程と、 前記ゲート配線および前記サイドウォールをマスクとし
    て前記活性層に対して周期表の１５族に属する元素を添
    加する第９工程と、 前記サイドウォールを除去する第１０工程と、 前記ゲート配線をマスクとして前記活性層に対して周期
    表の１５族に属する元素を添加する第１１工程と、 後にＮＴＦＴとなる領域上にレジストマスクを形成し、
    １３族に属する元素を添加する第１２工程と、 を有することを特徴とする半導体装置の作製方法。
14. 【請求項１４】請求項１３において、前記第２工程にて
    周期表の１５族に属する元素が添加された領域には、少
    なくとも前記画素部の保持容量となる領域が含まれるこ
    とを特徴とする半導体装置の作製方法。
15. 【請求項１５】請求項１３において、前記第３工程は５
    ００〜６５０℃の温度で行われることを特徴とする半導
    体装置の作製方法。
16. 【請求項１６】請求項１２または請求項１３において、
    前記熱酸化処理は８００〜１１５０℃の温度で行われる
    ことを特徴とする半導体装置の作製方法。
17. 【請求項１７】請求項１２または請求項１３において、
    前記サイドウォールは半導体膜で形成されることを特徴
    とする半導体装置の作製方法。