JP4860293B2 - 半導体装置の作製方法 - Google Patents

Description

本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置に関する。例えば、液晶ディスプレイに代表される電子装置およびその様な電子装置を表示部として用いた電気器具の構成に関する。なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電子装置、半導体回路および電気器具は全て半導体装置である。

薄膜トランジスタ（ＴＦＴ）は透明基板上に形成することができるので、アクティブマトリクス型液晶ディスプレイ（以下、ＡＭ−ＬＣＤという）への応用開発が積極的に進められてきた。結晶質半導体膜（代表的にはポリシリコン膜）を利用したＴＦＴは高移動度が得られるので、同一基板上に機能回路を集積させて高精細な画像表示を実現することが可能とされている。

基本的にＡＭ−ＬＣＤは画像を表示する画素部と、画素部に配列された各画素のＴＦＴを駆動するゲート駆動回路、各ＴＦＴへ画像信号を送るソース駆動回路（またはデータ駆動回路ともいう）が同一基板上に形成されてなる。本明細書中ではゲート駆動回路及びソース駆動回路をまとめて駆動回路部と呼ぶ。

近年では、これら画素部と駆動回路部の他に、信号分割回路やγ補正回路などといった信号処理回路をも同一基板上に設けたシステム・オン・パネルが提案されている。

しかしながら、画素部と駆動回路部とでは回路が要求する性能が異なるため、同一構造のＴＦＴで全ての回路仕様を満足させることは困難である。即ち、高速動作を重視するシフトレジスタ回路等の駆動回路部と、高耐圧特性を重視する画素部を構成するＴＦＴ（以下、画素ＴＦＴという）とを同時に満足させるＴＦＴ構造は確立されていないのが現状である。

そこで本出願人は駆動回路部を形成するＴＦＴ（以下、駆動ＴＦＴという）と画素ＴＦＴとでゲート絶縁膜の膜厚を異ならせるという構成を出願済みである（特開平１０−０５６１８４号公報参照）。具体的には、駆動ＴＦＴのゲート絶縁膜を画素ＴＦＴのゲート絶縁膜よりも薄くするというものである。

最近では対角０．９インチの液晶パネルでＸＧＡ（１０２４×７６８画素）という高精細な画面を実現するために、画素部の一つの画素が、１８μm×１８μm程度の極めて小さな面積となっている。このような画素サイズの縮小化は今後も続くことが予想される。

こうした画素サイズの縮小化によって生じる最も大きな問題は、透過型液晶ディスプレイにおける開口率の低下である。即ち、画像表示の有効領域が小さくなり、明るさが落ちることになる。さらに、開口率を稼ごうとすると、ＴＦＴの占有面積を小さくするか、保持容量の占有面積を小さくするなどの対策が必要となる。

このように、画素サイズの縮小化に伴ってＴＦＴに求められる性能、占有面積の条件は極めて厳しいものとなり、加えて保持容量の面積条件も厳しいものとなるため、画素構造の設計は非常に難しくなる。

本願発明は上記問題点を鑑みてなされたものであり、信頼性の高いＴＦＴを小さな面積で形成し、且つ、保持容量の占有面積を最小限に抑えた画素構造を提供する。こうして数十μm角という非常に小さな画素サイズの電子装置においても明るい高精細な画像を実現することを課題とする。

さらに、各回路に配置されるＴＦＴの構造を回路の機能に応じて適切なものとすることにより、電子装置の動作性能および信頼性を向上させることを課題とする。

そして、そのような電子装置（代表的には液晶ディスプレイ、エレクトロルミネセンスディスプレイ、エレクトロクロミクスディスプレイもしくはフィールドエミッションディスプレイ）を表示部（表示用ディスプレイ）として用いた半導体装置（電気器具）の動作性能および信頼性を高めることを課題とする。

本明細書で開示する発明の構成は、同一基板上に画素部及び駆動回路部を含む半導体装置において、前記駆動回路部を形成する駆動ＴＦＴのＬＤＤ領域は、前記駆動ＴＦＴのゲート絶縁膜を挟んで前記駆動ＴＦＴのゲート配線と重なるように配置され、前記画素部を形成する画素ＴＦＴのＬＤＤ領域は、前記画素ＴＦＴのゲート絶縁膜を挟んで前記画素ＴＦＴのゲート配線と重ならないように配置され、前記画素部の保持容量は、前記画素ＴＦＴの上方に設けられた遮光膜、該遮光膜の酸化物および画素電極で形成されていることを特徴とする。

また、作製方法に関する発明の構成は、同一基板上に画素部及び駆動回路部を含む半導体装置の作製方法において、前記駆動回路部を形成するＮＴＦＴの活性層に、チャネル形成領域、ソース領域、ドレイン領域および該ドレイン領域とチャネル形成領域とに挟まれたＬＤＤ領域を形成する過程と、前記駆動回路部を形成するＰＴＦＴの活性層に、チャネル形成領域、ソース領域およびドレイン領域を形成する過程と、前記画素部を形成する画素ＴＦＴの活性層に、チャネル形成領域、ソース領域、ドレイン領域および該ドレイン領域とチャネル形成領域とに挟まれたＬＤＤ領域を形成する過程と、を含み、前記駆動回路部を形成するＮＴＦＴのＬＤＤ領域を、該駆動回路部を形成するＮＴＦＴのゲート配線にゲート絶縁膜を挟んで重なるように形成し、前記画素ＴＦＴのＬＤＤ領域を、該画素ＴＦＴのゲート配線にゲート絶縁膜を挟んで重ならないように形成し、前記画素ＴＦＴの上方に設けられた遮光膜、該遮光膜の酸化物および画素電極で前記画素部の保持容量を形成することを特徴とする。

さらに具体的には、同一基板上に画素部及び駆動回路部を含む半導体装置の作製方法において、基板上に活性層を形成する第１工程と、前記活性層の上にゲート絶縁膜を形成する第２工程と、前記ゲート絶縁膜の上に導電膜を形成する第３工程と、前記導電膜をパターニングして前記駆動回路部を形成するＮＴＦＴのゲート配線を形成する第４工程と、前記駆動回路部を形成するＮＴＦＴの活性層に該駆動回路部を形成するＮＴＦＴのゲート配線をマスクとして周期表の１５族に属する元素を添加し、ｎ領域を形成する第５工程と、前記ｎ領域を熱処理により拡散させて、前記駆動回路部を形成するＮＴＦＴのゲート配線の下にｎ^-領域を形成する第６工程と、前記導電膜をパターニングして前記画素部を形成する画素ＴＦＴのゲート配線を形成する第７工程と、前記画素ＴＦＴの活性層に該画素ＴＦＴのゲート配線をマスクとして周期表の１５族に属する元素を添加し、ｎ^--領域を形成する第８工程と、前記駆動回路部を形成するＮＴＦＴの活性層および前記画素ＴＦＴの活性層に周期表の１５族に属する元素を添加し、ｎ⁺領域を形成する第９工程と、前記導電膜をパターニングして前記駆動回路部を形成するＰＴＦＴのゲート配線を形成する第１０工程と、前記駆動回路部を形成するＰＴＦＴの活性層に該駆動回路部を形成するＰＴＦＴのゲート配線をマスクとして周期表の１３族に属する元素を添加し、ｐ⁺領域を形成する第１１工程と、前記駆動回路部を形成するＮＴＦＴおよびＰＴＦＴ並びに前記画素部を形成する画素ＴＦＴの上方に樹脂膜でなる層間絶縁膜を形成する第１２工程と、前記層間絶縁膜の上に遮光膜を形成する第１３工程と、前記遮光膜の表面に該遮光膜の酸化物を形成する第１４工程と、前記遮光膜の酸化物に接し、且つ前記遮光膜に重なるように画素電極を形成する第１５工程と、を有することを特徴とする。

本願発明を用いることで同一基板上に、異なる膜厚のゲート絶縁膜を有するＴＦＴを形成することができる。そのため、ＡＭ−ＬＣＤに代表される電子装置や、そのような電子装置を表示部（表示ディスプレイ）として有する電気器具を含む半導体装置において、回路が要求する仕様に応じて適切な性能の回路を配置することが可能となり、半導体装置の性能や信頼性を大幅に向上させうる。

また、ＡＭ−ＬＣＤに代表される電子装置の画素部において、小さい面積で大きなキャパシティを有する保持容量を形成することができる。そのため、対角１インチ以下の表示部をもつ電子装置においても開口率を低下させることなく、十分な保持容量を確保することが可能となる。

本願発明の実施形態について、図１を用いて説明する。図１は同一基板上に駆動回路部と画素部とを一体形成したＡＭ−ＬＣＤの断面図を示している。なお、ここでは駆動回路部を構成する代表的な基本回路としてＣＭＯＳ回路を示し、画素ＴＦＴとしてはダブルゲート構造のＴＦＴを示している。勿論、ダブルゲート構造に限らずトリプルゲート構造やシングルゲート構造などとしても良い。

図１において、１０１は耐熱性を有する基板であり、石英基板、シリコン基板、セラミックス基板、金属基板（代表的にはステンレス基板）を用いれば良い。
どの基板を用いる場合においても、必要に応じて下地膜（好ましくは珪素を主成分とする絶縁膜）を設けても構わない。

１０２は下地膜として設けた酸化珪素膜であり、その上に駆動ＴＦＴの活性層、画素ＴＦＴの活性層および保持容量の下部電極となる半導体層が形成される。
なお、本明細書中において「電極」とは、「配線」の一部であり、他の配線との電気的接続を行う箇所、または半導体層と交差する箇所を指す。従って、説明の便宜上、「配線」と「電極」とを使い分けるが、「配線」という文言に「電極」は常に含められているものとする。

図１において、駆動ＴＦＴの活性層は、Ｎチャネル型ＴＦＴ（以下、ＮＴＦＴという）のソース領域１０３、ドレイン領域１０４、ＬＤＤ（ライトドープトドレイン）領域１０５およびチャネル形成領域１０６、並びにＰチャネル型ＴＦＴ（以下、ＰＴＦＴという）のソース領域１０７、ドレイン領域１０８およびチャネル形成領域１０９で形成される。

また、画素ＴＦＴ（ここではＮＴＦＴを用いる。）の活性層は、ソース領域１１０、ドレイン領域１１１、ＬＤＤ領域１１２a〜１１２dおよびチャネル形成領域１１３a、１１３bで形成される。なお、１１４はチャネル形成領域１１３a、１１３bの間に存在する高濃度不純物領域であり、ソース領域１１０およびドレイン領域１１１と同一組成（同一不純物が同一濃度で含まれる）である。この領域はオフ電流の原因となる、ドレイン端で発生した少数キャリアのソース領域への移動を妨げるストッパー領域として機能する。

そして、活性層を覆ってゲート絶縁膜が形成されるが、本願発明では駆動ＴＦＴのゲート絶縁膜１１５が、画素ＴＦＴのゲート絶縁膜１１６よりも薄く形成される。代表的には、ゲート絶縁膜１１５の膜厚は５〜５０nm（好ましくは１０〜３０nm）とし、ゲート絶縁膜１１６の膜厚は５０〜２００nm（好ましくは１００〜１５０nm）とすれば良い。

なお、駆動ＴＦＴのゲート絶縁膜は一種類の膜厚である必要はない。即ち、駆動回路部内に異なる絶縁膜を有する駆動ＴＦＴが存在していても構わない。その場合、同一基板上に異なるゲート絶縁膜を有するＴＦＴが少なくとも三種類以上存在することになる。

次に、ゲート絶縁膜１１５、１１６の上には駆動ＴＦＴのゲート配線１１７、１１８と、画素ＴＦＴのゲート電極１１９a、１１９bが形成される。なお、ゲート配線１１７〜１１９の形成材料としては、８００〜１１５０℃（好ましくは９００〜１１００℃）の温度に耐える耐熱性を有する導電膜を用いる。

代表的には、導電性を有する珪素膜（例えばリンドープシリコン膜、ボロンドープシリコン膜等）や金属膜（例えばタングステン膜、タンタル膜、モリブデン膜、チタン膜等）でも良いし、前記金属膜をシリサイド化したシリサイド膜、窒化した窒化膜（窒化タンタル膜、窒化タングステン膜、窒化チタン膜等）でも良い。また、これらを自由に組み合わせて積層しても良い。

また、前記金属膜を用いる場合には、金属膜の酸化（配線抵抗の増加を招く）
を防止するために珪素膜との積層構造とすることが望ましい。また、酸化防止という意味では、金属膜を、珪素を含む絶縁膜で覆った構造が有効である。

上記珪素を含む絶縁膜としては、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜（または酸化窒化珪素膜ともいう）を用いることができる。なお、酸化窒化珪素膜とは、酸素、窒素および珪素を所定の割合で含む絶縁膜である。

なお、上記材料でゲート配線を形成する時、成膜時の最上層に珪素を含む絶縁膜を設け、珪素を含む絶縁膜と上記材料とを一括でエッチングしてゲート配線パターンを形成することもできる。この場合、ゲート配線の上面のみが珪素を含む絶縁膜で保護された状態となる。

また、金属膜を用いるよりも若干抵抗が上がるが、金属シリサイド膜と珪素膜との積層構造は耐熱性も高く、酸化にも強いので有効な構造である。この場合、特に酸化防止の保護膜はいらず、そのまま酸化しても表面に酸化珪素膜が形成されるだけで配線抵抗が増加するような問題は起こらない。

次に、１２０は第１層間絶縁膜（下層）、１２１は第１層間絶縁膜（上層）であり、珪素を含む絶縁膜で形成される。その上には駆動ＴＦＴのソース配線１２２、１２３およびドレイン配線１２４、また画素ＴＦＴのソース配線１２５、ドレイン配線１２６が形成される。

その上にはパッシベーション膜１２７が形成される。このパッシベーション膜１２７はドレイン配線１２６の上において開口部１２８が設けられ、それを覆うようにして第２層間絶縁膜１２９が形成される。この第２層間絶縁膜１２９としては、比誘電率の小さい樹脂膜が好ましい。樹脂膜としては、ポリイミド膜、アクリル膜、ポリアミド膜、ＢＣＢ（ベンゾシクロブテン）膜、ＭＳＳＱ（methyl silsesquioxane）などを用いることができる。

第２層間絶縁膜１２９の上には、アルミニウム膜またはアルミニウムを主成分とする膜（アルミニウム膜に不純物として他元素を添加した膜）でなる遮光膜１３０が形成され、その表面には遮光膜１３０を酸化して得た酸化物（アルミナ膜）１３１が形成される。この遮光膜１３０をパターニングする際には、６０〜８５°程度のテーパーをつけておくことが好ましい。また、酸化物１３１は、陽極酸化法、熱酸化法またはプラズマ酸化法によって形成すれば良い。なお、不純物として用いられる他元素としては、チタン、スカンジウム、ネオジウムまたはシリコンが挙げられる。

そして、第２層間絶縁膜１２９にはコンタクトホールが形成され、その後、画素電極１３２が形成される。画素電極１３２はコンタクトホールを介してドレイン配線１２６と電気的に接続される。この時、透過型ＡＭ−ＬＣＤを作製するのであれば画素電極として透明導電膜を、反射型ＡＭ−ＬＣＤを作製するのであれば反射率の高い金属膜を用いれば良い。

また、遮光膜１３０と画素電極１３２とが重なる領域には、酸化物１３１を誘電体とする保持容量が形成される。酸化物１３１はアルミナ膜であるため比誘電率が８〜１０と大きく、しかも膜厚が３０〜１００nm（好ましくは５０〜７０nm）と薄いため、小さい面積であっても大きな容量を形成することができる。

また、画素電極１３２とドレイン配線１２６が電気的に接続するコンタクトホールは遮光膜の隙間であるため光を通してしまうが、その下のドレイン配線１２６で完全に光漏れを防ぐような構造となっている。

さらに、画素電極１３２は配向膜１３３で覆われる。配向膜１３３の上には液晶１３４が保持される。この液晶１３４は対向基板とのスペーサも兼ねるシール材（図示せず）によって画素部の上に保持されている。

液晶１３４の上には対向基板側の配向膜１３５、透明導電膜からなる対向電極（コモン電極ともいう）１３６、ガラス基板１３７が設けられている。この配向膜１３５、対向電極１３６およびガラス基板１３７をまとめて対向基板と呼ぶ。
単板式の液晶ディスプレイでは、さらにカラーフィルターが対向基板側に設けられる。

以上のような構造を有する本願発明の半導体装置では、次のような点が特徴として挙げられる。

まず、基本的に駆動回路部を形成する駆動ＴＦＴのうち、ＮＴＦＴに関してはＬＤＤ領域１０５がゲート配線１１７に完全に重なった構造となっている。これは公知のＧＯＬＤ構造と同様の効果を狙ったホットキャリア対策である。一方、ＰＴＦＴはそもそもホットキャリア劣化は小さいので従来構造で十分である。

また、駆動ＴＦＴはゲート絶縁膜１１５が、画素ＴＦＴのゲート絶縁膜１１６に比べて１／５〜１／１０程度の膜厚である点にも特徴がある。これは動作速度を向上させるための対策であり、動作電圧が低いので５〜５０nmという膜厚にしても問題はない。

一方、画素ＴＦＴは駆動ＴＦＴと基本的な回路仕様が異なる。まず、動作速度よりもオフ電流（ＴＦＴがオフ状態にある時に流れるドレイン電流）の抑制の方が優先課題であるため、通常のＬＤＤ構造を採用する。そのため、ＬＤＤ領域１１２a〜１１２dはゲート配線１１９a、１１９bに重ならないような構造となっている点で駆動ＴＦＴと異なる。

また、ゲート絶縁膜１１６には最大で１６Ｖ程度の高電圧がかかるため、膜厚を５０〜２００nm（好ましくは１００〜１５０nm）として絶縁耐圧を高める対策が施されている点に特徴がある。

さらに、開口率を高めるため遮光膜１３０に形成された酸化物１３１を誘電体とする保持容量を形成している点に特徴がある。保持容量は遮光膜１３０、酸化物１３１および画素電極１３２で形成される。

以上のように、本願発明の半導体装置は駆動回路部および画素部に様々な特徴を有しており、これらの相乗効果によって明るく高精細な画像が得られ、動作性能および信頼性の高い電子装置を得る。そして、そのような電子装置を部品として搭載した高性能な電気器具を得る。

以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。

本実施例では、「発明の実施の形態」で説明した図１の構造を実現するための作製工程について説明する。説明には図２〜５を用いる。

まず、基板として石英基板２０１を用意し、その上に２０nm厚の酸化珪素膜２０２と非晶質珪素膜２０３とを大気解放しないまま連続的に成膜する。こうすることで非晶質珪素膜の下表面に大気中に含まれるボロン等の不純物が吸着することを防ぐことができる。（図２（Ａ））

なお、本実施例では非晶質珪素（アモルファスシリコン）膜を用いるが、他の半導体膜であっても構わない。微結晶質珪素（マイクロクリスタルシリコン）膜でも良いし、非晶質シリコンゲルマニウム膜でも良い。また、膜厚は後の熱酸化工程も考慮して、最終的に２５〜４０nmとなるように形成する。

次に、非晶質珪素膜の結晶化を行う。本実施例では結晶化手段として、特開平９−３１２２６０号公報に記載された技術を用いる。同公報に記載された技術は、結晶化を助長する触媒元素としてニッケル、コバルト、パラジウム、ゲルマニウム、白金、鉄、銅、錫、鉛から選ばれた元素を用いている。

本実施例では触媒元素としてニッケルを選択し、非晶質珪素膜２０３上にニッケルを含んだ層（図示せず）を形成し、５５０℃４時間の熱処理を行って結晶化する。そして、結晶質珪素（ポリシリコン）膜２０４を得る。（図２（Ｂ））

なお、ここで結晶質珪素膜２０４に対してＴＦＴのしきい値電圧を制御するための不純物元素（リンまたはボロン）を添加しても良い。リンまたはボロンを打ち分けても良いし、どちらか片方のみを添加しても良い。また、この際、最終的に保持容量の第１容量電極となる領域に予めリンを添加しておくと、後に電極として用いやすくなるので好ましい。

次に、結晶質珪素膜２０４上に１００nm厚の酸化珪素膜でなるマスク膜２０５を形成し、その上にレジストマスク２０６を形成する。さらにレジストマスク２０６をマスクとしてマスク膜２０５をエッチングし、開口部２０７、２０８を形成する。

この状態で周期表の１５族に属する元素（本実施例ではリン）を添加し、リンドープ領域（リン添加領域）２０９、２１０を形成する。なお、添加するリンの濃度は５×１０¹⁸〜１×１０²⁰atoms/cm³（好ましくは１×１０¹⁹〜５×１０¹⁹atoms/cm³）が好ましい。但し、添加すべきリンの濃度は、後のゲッタリング工程の温度、時間、さらにはリンドープ領域の面積によって変化するため、この濃度範囲に限定されるものではない。（図２（Ｃ））

次に、レジストマスク２０６を除去して４５０〜６５０℃（好ましくは５００〜６００℃）の熱処理を２〜１６時間加え、結晶質珪素膜中に残存するニッケルのゲッタリングを行う。ゲッタリング作用を得るためには熱履歴の最高温度から±５０℃程度の温度が必要であるが、結晶化のための熱処理が５５０〜６００℃で行われるため、５００〜６５０℃の熱処理で十分にゲッタリング作用を得ることができる。

本実施例では６００℃、８時間の熱処理を加えることによってニッケルが矢印（図２（Ｄ）参照）の方向に移動し、リンドープ領域２０９、２１０にゲッタリングされる。こうして２１１a、２１１bで示される結晶質珪素膜に残存するニッケルの濃度は２×１０¹⁷atoms/cm³以下（好ましくは１×１０¹⁶atoms/cm³以下）
にまで低減される。但し、この濃度は質量二次イオン分析（ＳＩＭＳ）による測定結果であり、測定限界の関係で現状ではこれ以下の濃度は確認できていない。
（図２（Ｄ））

こうしてニッケルのゲッタリング工程が終了したら、結晶質珪素膜２１１a、２１１bをパターニングして、ＣＭＯＳ回路の活性層（半導体層）２１２、画素ＴＦＴの活性層２１３を形成する。その際、ニッケルを捕獲したリン添加領域は完全に除去してしまうことが望ましい。

そして、プラズマＣＶＤ法またはスパッタ法により絶縁膜（図示せず）を形成し、パターニングしてゲート絶縁膜２１４を形成する。このゲート絶縁膜は画素ＴＦＴのゲート絶縁膜として機能することになる絶縁膜であり、膜厚は５０〜２００nmとする。本実施例では８０nm厚の酸化珪素膜を用いる。また、他の珪素を含む絶縁膜を単層または積層で用いても構わない。（図３（Ａ））

なお、この時、ゲート絶縁膜２１４は画素ＴＦＴの上に残すようにして形成し、ＣＭＯＳ回路となる領域の上は除去する。なお、本実施例ではＣＭＯＳ回路のみで説明しているが、実際には駆動回路部の一部（特に高速動作を要求される回路群）となる領域の上において除去する。従って、バッファ回路などのようにゲート絶縁膜に高電圧が印加されるような回路の場合に限っては、ゲート絶縁膜２１４と同じ膜厚の絶縁膜を残しておくことが望ましい。

次に、８００〜１１５０℃（好ましくは９００〜１１００℃）の温度で１５分〜８時間（好ましくは３０分〜２時間）の熱処理工程を、酸化性雰囲気下で行う（熱酸化工程）。本実施例では酸素雰囲気中で９５０℃３０分の熱処理工程を行う。

なお、酸化性雰囲気としては、ドライ酸素雰囲気でもウェット酸素雰囲気でも良いが、半導体層中の結晶欠陥の低減にはドライ酸素雰囲気が適している。また、酸素雰囲気中にハロゲン元素を含ませた雰囲気でも良い。このハロゲン元素を含ませた雰囲気による熱酸化工程では、ニッケルを除去する効果も期待できるので有効である。

こうして熱酸化工程を行うことによりゲート絶縁膜２１４を形成しなかった部分（活性層が露呈していた部分）には、５〜５０nm（好ましくは１０〜３０nm）
の酸化珪素膜（熱酸化膜）２１５が形成される。本実施例では３０nmの酸化珪素膜が形成され、最終的に、酸化珪素膜２１５はＣＭＯＳ回路のゲート絶縁膜として機能する。

また、画素ＴＦＴに残存した酸化珪素膜でなるゲート絶縁膜２１４と、その下の半導体層２１３との界面においても酸化反応が進行する。そのため、最終的に画素ＴＦＴのゲート絶縁膜２１６の膜厚は５０〜２００nm（好ましくは１００〜１５０nm）となる。本実施例では１１０nmの厚さとなる。

なお、本実施例では酸化珪素膜２１５を熱酸化法により形成しているが、減圧熱ＣＶＤ法により薄い酸化珪素膜を形成しても良い。その場合、成膜温度は８００℃前後、成膜ガスとしてはシランと酸素を用いれば良い。

こうして熱酸化工程を終了したら、次に珪素膜／タングステンシリサイド膜の積層構造でなる導電膜を形成し、パターニングによりＣＭＯＳ回路のＮＴＦＴのゲート配線２１７を形成する。この時、ＣＭＯＳ回路のＰＴＦＴおよび画素ＴＦＴとなる領域は上記構成でなる導電膜２１８を残しておく。（図３（Ｂ））

この構造において、導電膜の下層に位置する珪素膜は２０〜７０nm程度の膜厚で良い。ただし、成膜には減圧熱ＣＶＤ法を用いることが好ましい。なぜならば、ＣＭＯＳ回路のゲート絶縁膜が非常に薄いため、スパッタ法やプラズマＣＶＤ法を用いると絶縁膜中にダメージを残す可能性があるからである。

勿論、本実施例で用いることのできるゲート配線の材料はこれに限定されるものではなく、「発明の実施の形態」で説明したあらゆる材料を用いることが可能である。また、本実施例では、導電膜２１８の膜厚を３００nmとする。

こうして導電膜のパターニングが終了したら、ゲート配線２１７および導電膜２１８の形成に用いたレジストマスク（図示せず）をマスクとして、周期表の１５族に属する元素（本実施例ではリン）の添加工程を行い、不純物領域（以下、この領域をｎ領域という）２１９a、２１９bを形成する。

なお、本明細書中において、このような導電型を付与する不純物元素の添加工程には、質量分離を行うイオンインプランテーション法を用いても良いし、質量分離を行わないプラズマドーピング法を用いても良い。

この時、ｎ領域２１９a、２１９bには１×１０¹⁸〜１×１０¹⁹atoms/cm³の濃度（この濃度をｎで表すことにする）でリンが含まれるように設定ドーズ量を調節する。この濃度は次に行われる熱処理工程で重要な意味をもつ。

次に、図示しないレジストマスクを除去して７００〜１０００℃（好ましくは８００〜９００℃）の温度範囲で熱処理を行い、リンの活性化を行う。また、同時にリンを横方向に拡散させてゲート配線２１５に重なる低濃度不純物領域（以下、この領域をｎ^-領域という）２２０a、２２０bを形成する。このｎ^-領域２２０a、２２０bには、５×１０¹⁷〜５×１０¹⁸atoms/cm³の濃度でリンが含まれている。（図３（Ｃ））

この不純物の拡散距離は熱処理の温度や時間によって制御することができる。
そのため、ｎ^-領域２１８a、２１８bの長さ（幅）は自由に制御することが可能である。本実施例では重なりの距離が０．３〜１μm（好ましくは０．５〜０．７μm）となるように調節する。

このように、前述のｎ領域２１７a、２１７bの濃度は、この活性化条件と、ｎ^-領域に必要なリン濃度および必要な長さとの兼ね合いで決まる。

なお、この熱処理工程によりＣＭＯＳ回路の活性層は再び酸化され、ゲート絶縁膜２１３の膜厚が増加する。上述のようなｎ^-領域を形成する場合の熱処理条件では、代表的には２０〜５０nmの膜厚増加が起こる。但し、酸化を防止するためにキャップ層を設けてから熱処理を行えば膜厚増加を防ぐこともできる。

また、同時にゲート配線２１５、導電膜２１６が酸化されて表面に熱酸化膜２１９、２２０が形成される。本実施例のように珪素膜と金属シリサイド膜との積層膜を用いた場合、表面において珪素が優先的に酸化されるので、形成される熱酸化膜は酸化珪素膜である。

次に、導電膜２１６をパターニングして画素ＴＦＴのゲート配線２２１a、２２１bを形成する。なお、この時、ＣＭＯＳ回路のＰＴＦＴは導電膜２２２を残したままとしておく。（図３（Ｄ））

そして、ゲート配線２１５、２２１a、２２１bおよび導電膜２２２をマスクとして周期表の１５族に属する元素（本実施例ではリン）の添加工程を行い、５×１０¹⁶〜１×１０¹⁸atoms/cm³の濃度でリンを含む低濃度不純物領域（以下、この領域をｎ^--領域という）２２３a〜２２３cを形成する。この時、前述のｎ領域２１７a、２１７bにもリンが添加されるが、添加されるリンの濃度がｎ領域に含まれるリンに比べて十分に低いので増加量は問題とならない。

また、本実施例ではｎ^--領域を形成したが、これはできるだけ抵抗値を上げてオフ電流の抑制効果を高めるためである。従って、このリンの添加工程でｎ^--領域の代わりにｎ^-領域を形成することも可能である。

さらに、この工程はゲート絶縁膜の膜厚が薄い駆動回路部と、厚い画素部とで分けて行っても良いし、同時に行っても良い。但し、このＬＤＤ領域の濃度制御は慎重に行う必要がある。そこで本実施例では、プラズマドーピング法を用い、添加したリンの濃度分布（濃度プロファイル）が図６に示すような設定とした。

図６において、駆動回路部側のゲート絶縁膜６０１と画素部側のゲート絶縁膜６０２とは膜厚が異なっている。そのため、添加されるリンの深さ方向の濃度分布が異なるものとなる。

本実施例では、駆動回路部側で６０３で示される濃度分布をもち、且つ、画素部側で６０４で示される濃度分布をもつようにリンの添加条件（加速電圧等）を調節する。この場合、深さ方向の濃度分布は異なるが、結果的に形成される低濃度不純物領域６０５、６０６のリン濃度はほぼ等しくなる。

なお、この図６に示した工程は、本明細書中に記載される全ての不純物添加工程において用いることができる。

次に、レジストマスク２２４、２２５a、２２５bを形成し、再度周期表の１５族に属する元素（本実施例ではリン）の添加工程を行い、５×１０¹⁹〜１×１０²¹atoms/cm³の濃度でリンを含む高濃度不純物領域（以下、この領域をｎ+領域という）２２６〜２３０を形成する。（図４（Ａ））

この工程によりＣＭＯＳ回路のＮＴＦＴにおいて、ソース領域２２６、ドレイン領域２２７、ＬＤＤ領域２３１およびチャネル形成領域２３２が画定する。また、画素ＴＦＴのソース領域２２８、ドレイン領域２２９、ＬＤＤ領域２３３a、２３３bおよびチャネル形成領域２３４a、２３４bが画定する。

なお、ｎ+領域２３０はオフ電流の原因となる少数キャリア（本実施例の場合、正孔）の移動を妨げるストッパー領域としての機能を果たす。但し、特に必要なければＬＤＤ領域２３３aと２３３bが接するような構造としても良い。

こうして図４（Ａ）の状態を得たら、ＣＭＯＳ回路のＰＴＦＴとなる領域上に残してあった導電膜２２２をパターニングしてゲート配線２３５を形成する。そして、そのとき用いたレジストマスク２３６a〜２３６cをそのまま用いて周期表の１３族に属する元素（本実施例ではボロン）の添加工程を行い、５×１０¹⁹〜１×１０²¹atoms/cm³の濃度でボロンを含む高濃度不純物領域（以下、この領域をｐ+領域という）２３７〜２３９を形成する。（図４（Ｂ））

この工程によりＣＭＯＳ回路のＰＴＦＴにおいて、ソース領域２３７、ドレイン領域２３８およびチャネル形成領域２３９が画定する。

こうして全ての不純物領域の形成が終了する。なお、不純物の添加工程の順序は本実施例の順序に限定されることはなく、あらゆる順序で形成することができる。不純物添加の順序に関しては、実施者が装置性能上の問題等を考慮して適宜決定することができる。

こうして不純物領域を形成し終えたら、レジストマスク２３６a〜２３６cを除去する。そして、第１層間絶縁膜の下層として６０〜２００nm（好ましくは１００〜１５０nm）の厚さの絶縁膜（珪素を含む絶縁膜）２４０を形成する。この絶縁膜はゲート配線の酸化を防ぐ保護膜として機能するため、酸化窒化珪素膜を用いるのが好ましい。

こうして第１層間絶縁膜（下層）２４０を形成したら、次に、５５０〜８００℃の温度範囲で１〜８時間の熱処理工程を行う。本実施例では、６００℃で２時間の熱処理を窒素雰囲気中において行う。（図４（Ｃ））

この工程では、各不純物領域に添加されたリンまたはボロンを活性化すると同時に、不純物添加によってゲート絶縁膜や活性層が受けた損傷を回復する。なお、ここではなるべくリンやボロンの拡散を抑えつつ活性化することが好ましい。
高い温度をかける必要がある場合には、各ＴＦＴのリンやボロンがチャネル形成領域中へと拡散することを十分に計算に入れて行わなければならない。

そして、さらに３５０℃１時間の水素化処理を行う。この水素化処理は熱またはプラズマによって励起した水素に曝す工程である。

こうして図４（Ｃ）の状態が得られたら、第１層間絶縁膜（上層）２４１を形成する。第１層間絶縁膜（上層）２４１としては、珪素を含む絶縁膜（本実施例では酸化珪素膜）を用いれば良い。

次に、第１層間絶縁膜（上層）２４１および第１層間絶縁膜（下層）２４０にコンタクトホールを形成し、チタン膜でアルミニウム合金膜（１wt％のチタンを添加したアルミニウム膜）を挟んだ三層構造の導電膜（図示せず）を形成する。
そして、導電膜をパターニングして、ＣＭＯＳ回路のソース配線２４２、２４３およびドレイン配線２４４、並びに画素ＴＦＴのソース配線２４５およびドレイン配線２４６を形成する。なお、画素ＴＦＴに関してはソース配線とドレイン配線とが交互に入れ替わることになる。

こうしてソース配線およびドレイン配線を形成したら、パッシベーション膜２４７として３００nm厚の窒化珪素膜を設け、その上で３００℃１時間の水素化処理を行う。この水素化処理も熱またはプラズマによって励起した水素に曝す工程である。この工程では、パッシベーション膜２４７から放出された水素と、その前の水素化工程によって第１層間絶縁膜（下層）２４０に多量に含まれている水素とが下へと拡散（上方向はパッシベーション膜２４７がブロッキング層となる）して、活性層が水素終端される。

なお、パッシベーション膜２４７としては、窒化珪素膜以外に、酸化窒化珪素膜、酸化珪素膜、またはこれらの珪素を含む絶縁膜の積層膜を用いることができる。また、本実施例ではパッシベーション膜２４７を形成する前処理として、水素を含むガス（代表的にはアンモニアガス）を用いたプラズマ処理を行うことは有効である。この前処理によりプラズマで活性化した（励起した）水素がパッシベーション膜２４７によって閉じこめられる。その上で水素化を行うと水素化効率が非常に改善する。

さらに、水素を含むガスに加えて亜酸化窒素ガスを加えると、発生した水分によって被処理体の表面が洗浄され、特に大気中に含まれるボロン等による汚染を効果的に防ぐことができる。

水素化処理が終了したら、ドレイン配線２４６上においてパッシベーション膜２４７を除去し、開口部２４８を形成する。次に、１μm厚のアクリル膜を第２層間絶縁膜２４９として形成する。アクリル以外にも、ポリイミド、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等の樹脂膜を用いることが可能である。ここでは十分な平坦性を確保しておくことが望ましい。

そして、第２層間絶縁膜２４９の上にスパッタ法によりアルミニウム膜でなる遮光膜２５０を形成する。この遮光膜としては、１．表面に容易に酸化物が形成できる、２．酸化物は誘電率および絶縁耐性が高い、３．十分な遮光性を有する、という条件を満たす材料であれば良い。そういった意味で、アルミニウム膜またはアルミニウム合金膜が最も適していると言える。

本実施例では高純度アルミニウム膜（ファイブナイン）を用いて、まず１３５nm厚の遮光膜２５０を形成する。この時、遮光膜２５０は画素ＴＦＴのソース配線、ゲート配線およびＴＦＴ本体を隠すように形成され、画素部にマトリクス状に形成される。但し、後にドレイン配線と画素電極とが電気的に接続するコンタクト部は、遮光膜を形成しないで開けておく。

また、本実施例では遮光膜２５０を形成する際の前処理として、第２層間絶縁膜２４９の表面に対してＣＦ₄ガスを用いたプラズマ処理を行う。この処理によりアルミニウム膜でなる遮光膜２５０と樹脂膜でなる第２層間絶縁膜２４９の密着性が向上する。

次に、遮光膜２５０に対して陽極酸化処理を施し、表面に陽極酸化物２５１を形成する。（図５（Ａ））

本実施例では化成溶液として、１５％酒石酸アンモニウム溶液とエチレングリコール溶液とを２：８で混合した溶液を用いる。そして、１０℃に保持した溶液中に基板をつけて化成電流（本実施例では６０μＡ／ｃｍ²）を流し、陽極酸化を行う。化成電圧が３５Ｖとなったら定電圧に切り換えて１５分間保持して陽極酸化処理を終了する。

こうして遮光膜２５０の表面には約５０nm厚の陽極酸化物（本実施例ではアルミナ膜）が形成され、最終的な遮光膜２５０の膜厚は１５０nmとなる。

次に、前述のドレイン配線と画素電極とのコンタクト部に設けられた遮光膜の隙間の内側において第２層間絶縁膜２４９をエッチングし、ドレイン配線２４６へ到達するコンタクトホール２５２を形成する。そして、その上に透明導電膜（本実施例ではＩＴＯ膜）でなる画素電極２５３を１００nm厚で形成する。（図５（Ｂ））

この時、画素電極２５３が遮光膜２５０と重なる領域２５４が保持容量として機能する領域である。この場合、誘電体となるアルミナ膜が５０nm厚程度と薄く、比誘電率も８〜９と高いので大きな容量を得ることができる。

また、コンタクトホール２５２が形成された部分は遮光膜２５０の隙間であるので遮光されないが、その下のドレイン配線２４６で完全に遮光することができるので問題はない。このため、コンタクトホール２５２はドレイン配線２４６の端部から少なくとも０．５μm（好ましくは１μm）のマージンをとって内側に形成することが望ましい。

こうして図５（Ｂ）に示すような構造のアクティブマトリクス基板が完成する。この後は、公知のセル組み工程によって図１に示したようなＡＭ−ＬＣＤを作製することができる。

本願発明のＡＭ−ＬＣＤは、いくつかの構造的な特徴を有しており、それらの相乗効果によって非常に高い動作性能と信頼性とを示す。構造的な特徴の一つとして、同一基板上に形成された駆動回路部と画素部とでゲート絶縁膜の膜厚が異なる点が挙げられる。代表的には、駆動回路部に用いられる一部（高速動作を要求する回路）の駆動ＴＦＴの方が画素ＴＦＴよりも薄いゲート絶縁膜を有する。

これにより高速動作を要求する回路には、非常に電界効果移動度の高いＴＦＴを配置することができ、十分に回路要求を満たすことができる。そして、高いゲート絶縁耐圧を要する回路（画素部、バッファ回路、アナログスイッチ回路など）には動作速度よりも耐圧特性を重視したＴＦＴを配置することで信頼性の高い回路を形成することができる。

但し、駆動回路部と画素部とでゲート絶縁膜の膜厚が同じではいけないという意味ではない。動作速度とゲート絶縁耐圧はトレードオフの関係にあるので、その場合に上記のような構造が望ましい。

また、他の特徴として、画素部のようにオフ電流の低減を重視する回路には、通常のＬＤＤ構造を採用し、駆動回路部のようにホットキャリア対策を重視する回路には、いわゆるＧＯＬＤ構造のようにゲート配線に重なるように設けられたＬＤＤ領域を配置する。これにより回路性能に応じて十分な信頼性を有するＴＦＴを配置することができる。

さらなる特徴として、保持容量を遮光膜と画素電極とで形成する際に誘電体として遮光膜の酸化物を用いる点が挙げられる。この遮光膜にアルミニウム膜またはアルミニウムを主成分とする膜を用いる点も特徴的である。これにより非常に小さな面積で、大きな容量を確保することができ、画素の有効表示面積を向上させる（開口率を向上させる）ことが可能となる。

また、本実施例の作製工程に従うと、最終的なＴＦＴの活性層（半導体層）は、結晶格子に連続性を持つ特異な結晶構造の結晶質珪素膜で形成される。その特徴について以下に説明する。

まず第１の特徴として、本実施例の作製工程に従って形成した結晶質珪素膜は、微視的に見れば複数の針状又は棒状の結晶（以下、棒状結晶と略記する）が集まって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認できる。

また、第２の特徴として、電子線回折を利用すると本実施例の作製工程に従って形成した結晶質珪素膜の表面（チャネルを形成する部分）に、結晶軸に多少のずれが含まれているものの主たる配向面として｛１１０｝面を確認することができる。このことはスポット径約１．３５μmの電子線回折写真を観察した際、｛１１０｝面に特有の規則性をもった回折斑点が現れていることから確認される。
また、各斑点は同心円上に分布を持っていることも確認されている。

また、第３の特徴として、Ｘ線回折法（厳密にはθ−２θ法を用いたＸ線回折法）を用いて配向比率を算出してみると｛２２０｝面の配向比率が０．７以上（典型的には０．８５以上）であることが確認されている。なお、配向比率の算出方法は特開平７−３２１３３９号公報に記載された手法を用いる。

また、第４の特徴として、本出願人は個々の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）により観察し、結晶粒界において結晶格子に連続性があることを確認している。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易に確認できる。

なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれる粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ；Ryuichi Shimokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp.751-758，1988」に記載された「Planar boundary 」である。

上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界などが含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在しないと見なすことができる。

特に結晶軸（結晶面に垂直な軸）が〈１１０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られている。例えば、二つの結晶粒の間に形成された結晶粒界では、両方の結晶の面方位が｛１１０｝である場合、｛１１１｝面に対応する格子縞がなす角をθとするとθ＝70.5°の時にΣ３の対応粒界となることが知られている。

本実施例を実施して得た結晶質珪素膜において、結晶軸が〈１１０〉である二つの結晶粒の間に形成された結晶粒界をＨＲ−ＴＥＭで観察すると、隣接する結晶粒の各格子縞が約70.5°の角度で連続しているものが多い。従って、その結晶粒界はΣ３の対応粒界、即ち｛２１１｝双晶粒界であると推測できる。

この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。従って、この様な結晶構造を有する半導体薄膜は実質的に結晶粒界が存在しないと見なすことができる。

またさらに、７００〜１１５０℃という高い温度での熱処理工程（本実施例における熱酸化工程またはゲッタリング工程にあたる）によって結晶粒内に存在する欠陥が殆ど消滅していることがＴＥＭ観察によって確認されている。これはこの熱処理工程の前後で欠陥数が大幅に低減されていることからも明らかである。

この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）
によってスピン密度の差となって現れる。現状では本実施例の作製工程に従って作製された結晶質珪素膜のスピン密度は少なくとも 5×10¹⁷spins/cm³以下（好ましくは 3×10¹⁷spins/cm³以下）であることが判明している。ただし、この測定値は現存する測定装置の検出限界に近いので、実際のスピン密度はさらに低いと予想される。

以上の事から、本実施例を実施することで得られた結晶質珪素膜は結晶粒内及び結晶粒界が実質的に存在しないため、単結晶シリコン膜又は実質的な単結晶シリコン膜と考えて良い。

（ＴＦＴの電気特性に関する知見）
本実施例で作製したＴＦＴ（図１に示すＣＭＯＳ回路と同一構造）は、ＭＯＳＦＥＴに匹敵する電気特性を示した。本出願人が試作したＴＦＴ（但し、活性層の膜厚は３５ｎｍ、ゲート絶縁膜の膜厚は８０ｎｍ）からは次に示す様なデータが得られている。

（１）スイッチング性能（オン／オフ動作切り換えの俊敏性）の指標となるサブスレッショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに80〜150mV/decade（代表的には100〜120mV/decade ）と小さい。
（２）ＴＦＴの動作速度の指標となる電界効果移動度（μ_FE）が、Ｎチャネル型ＴＦＴで 150〜650cm²/Vs （代表的には 200〜500cm²/Vs ）、Ｐチャネル型ＴＦＴで100〜300cm²/Vs（代表的には 120〜200cm²/Vs）と大きい。
（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖ_th）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネル型ＴＦＴで-1.5〜0.5 Ｖと小さい。

以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であることが確認されている。

実施例１において、遮光膜２５０はコモン電位に保持するか、フローティング状態にしておけば良い。ところが、フローティング状態なら問題はないが、コモン電位に落とす場合、遮光膜をコモン電位に落とすための接続端子が必要となる。本実施例ではその構造について図７を用いて説明する。

図７（Ａ）において、７０１はコモン電源供給線であり、ソース配線やドレイン配線と同時に形成される配線である。また、７０２は第２層間絶縁膜、７０３は遮光膜、７０４は陽極酸化物である。

この場合、図５（Ａ）の工程において遮光膜２５０を形成する前に、第２層間絶縁膜２４９（図７（Ａ）の７０２に相当する）に対してコンタクトホール７０５（図７（Ａ））を形成し、その後で遮光膜２５０（図７（Ａ）の７０３に相当する）を形成すれば良い。これにより遮光膜７０３を容易にコモン電位に保持することが可能となる。

この状態を上面から見ると、図７（Ｂ）のようになる。図７（Ｂ）の上面図をＡ−Ａ’で切った断面図が図７（Ａ）である。符号は図７（Ａ）を参考にすれば良い。なお、本実施例は実施例１の実施形態の一つであるので、作製工程等の条件については実施例１を参考にすることとする。

本実施例は実施例２の別形態の例である。本実施例の構造を図８に示す。図８（Ａ）において、８０１はコモン電源供給線であり、ソース配線やドレイン配線と同時に形成される配線である。また、８０２は第２層間絶縁膜、８０３は遮光膜、８０４は陽極酸化物、８０５は画素電極と同時に形成された透明導電膜である。

この場合、図５（Ｂ）の工程において第２層間絶縁膜２４９にコンタクトホール２５２を形成する際に、図８（Ａ）に示すように接続端子部で第２層間絶縁膜８０２の一部を除去してコモン電源供給線８０１を露呈させる。そして、画素電極２５３の形成と同時、接続端子部では透明導電膜８０５を形成する。

この時、遮光膜８０３と透明導電膜８０５との間には陽極酸化物８０４が存在し、コンデンサ８０６を形成している。しかしながら、交流駆動を行うことを考えると、実質的にこのコンデンサ８０６は短絡しているものと見なすことができ、遮光膜８０３とコモン電源供給線８０１とは電気的に接続しているものと見なせる。

この状態を上面から見ると、図８（Ｂ）のようになる。図８（Ｂ）の上面図をＡ−Ａ’で切った断面図が図８（Ａ）である。符号は図８（Ａ）を参考にすれば良い。なお、本実施例は実施例１の実施形態の一つであるので、作製工程等の条件については実施例１を参考にすることとする。

図１において、遮光膜１３０と対向基板側の対向電極１３６との間には液晶１３４を誘電体（厳密には配向膜１３３、１３５及び酸化物１３１も含む）とする容量結合が生じる。従って、この容量結合が大きい場合には、この結合の効果によって遮光膜１３０がコモン電位に保持される。

即ち、遮光膜１３０を他の配線と接続させなくても、対向電極との容量結合によってコモン電位に保持することが可能となる。本実施例は、そのような方式で遮光膜１３０をコモン電位に保持させるようにした例である。なお、本実施例は実施例１の実施形態の一つであるので、作製工程等の条件については実施例１を参考にすることとする。

本実施例では、具体的にどのような回路にどのような構造のＴＦＴを配置するかを図９を用いて説明する。

ＡＭ−ＬＣＤは、回路によって最低限必要な動作電圧（電源電圧）が異なる。
例えば、画素部では液晶に印加する電圧と画素ＴＦＴを駆動するための電圧とを考慮すると、１４〜２０Ｖもの動作電圧となる。そのため、そのような高電圧が印加されても耐えうる程度のＴＦＴを用いなければならない。

また、ソース駆動回路やゲート駆動回路に用いられるシフトレジスト回路などは、５〜１０Ｖ程度の動作電圧で十分である。動作電圧が低いほど外部信号との互換性もあり、さらに消費電力を抑えられるという利点がある。ところが、前述の高耐圧型ＴＦＴは耐圧特性が良い代わりに動作速度が犠牲なるため、シフトレジスタ回路のように高速動作が求められる回路には不適当である。

このように、基板上に形成される回路は、目的に応じて耐圧特性を重視したＴＦＴを求める回路と動作速度を重視したＴＦＴを求める回路とに分かれる。

ここで具体的に本実施例の構成を図９に示す。図９（Ａ）に示したのは、ＡＭ−ＬＣＤのブロック図を上面から見た図である。９０１は画素部であり、各画素に画素ＴＦＴと保持容量とを備え、表示部として機能する。また、９０２aはシフトレジスタ回路、９０２bはレベルシフタ回路、９０２cはバッファ回路である。これらでなる回路が全体としてゲート駆動回路部を形成している。

なお、図９（Ａ）に示したＡＭ−ＬＣＤではゲート駆動回路を、画素部を挟んで設け、それぞれで同一ゲート配線を共有している、即ち、どちらか片方のゲートドライバに不良が発生してもゲート配線に電圧を印加することができるという冗長性を持たせている。

また、９０３aはシフトレジスタ回路、９０３bはレベルシフタ回路、９０３cはバッファ回路、９０３dはサンプリング回路であり、これらでなる回路が全体としてソース駆動回路を形成している。画素部を挟んでソース駆動回路と反対側にはプリチャージ回路９０４が設けられている。

このような構成でなるＡＭ−ＬＣＤにおいて、シフトレジスタ回路９０２a、９０３aは高速動作を求める回路であり、動作電圧が３．３〜１０Ｖ（代表的には３．３〜５Ｖ）と低く、高耐圧特性は特に要求されない。従って、ゲート絶縁膜の膜厚は５〜５０nm（好ましくは１０〜３０nm）と薄くした方が良い。

図９（Ｂ）に示したのは主としてシフトレジスタ回路や信号分割回路のように高速動作を求められる回路に用いるべきＣＭＯＳ回路の概略図である。なお、図９（Ｂ）において、９０５はゲート絶縁膜であり、膜厚を５〜５０nm（好ましくは１０〜３０nm）と薄く設計している。

また、ＬＤＤ領域９０６の長さは０．１〜１μm（代表的には０．３〜０．５μm）が好ましい。また、動作電圧が２〜３Ｖなどのように十分低ければ、ＬＤＤ領域を設けないことも可能である。勿論、ゲート配線とは完全に重なるようにしてホットキャリア劣化を防ぐ構造となっている。

次に、図９（Ｃ）に示すＣＭＯＳ回路は、主としてレベルシフタ回路９０２b、９０３b、バッファ回路９０２c、９０３c、サンプリング回路９０３d、プリチャージ回路９０４に適している。これらの回路は大電流を流す必要があるため、動作電圧は１４〜１６Ｖと高い。特にゲートドライバ側では場合によっては１９Ｖといった動作電圧を必要とする場合もある。従って、非常に良い耐圧特性（高耐圧特性）を有するＴＦＴが必要となる。

この時、図９（Ｃ）に示したＣＭＯＳ回路において、ゲート絶縁膜９０７の膜厚は、５０〜２００nm（好ましくは１００〜１５０nm）に設計されている。このように高いゲート絶縁耐圧を要求する回路はシフトレジスタ回路などのＴＦＴよりもゲート絶縁膜の膜厚を厚くしておくことが好ましい。

また、ＬＤＤ領域９０８の長さは１〜３μm（代表的には１．５〜２μm）が好ましい。なお、ＬＤＤ領域のうちゲート配線に重なる部分の長さは０．５〜２μm（好ましくは１〜１．５μm）で良い。また、残りはゲート配線に重ならないＬＤＤ領域となるが、このような領域を配置することでオフ電流を効果的に抑制することができる。なお、図９（Ｃ）に示すＣＭＯＳ回路はバッファ回路などのように画素と同程度の高電圧がかかるため、ＬＤＤ領域の長さも画素と同程度またはそれに近い長さとしておくことが望ましい。

次に、図９（Ｄ）は画素部９０１の概略図を示している。画素ＴＦＴは液晶に印加する電圧分も加味されるため、１４〜１６Ｖの動作電圧を必要とする。また、液晶及び保持容量に蓄積された電荷を１フレーム期間保持しなければならないため、極力オフ電流は小さくなければならない。

そういった理由から、本実施例ではＮＴＦＴを用いたダブルゲート構造とし、ゲート絶縁膜９０９の膜厚を５０〜２００nm（好ましくは１００〜１５０nm）としている。この膜厚は図９（Ｃ）に示したＣＭＯＳ回路と同じ膜厚であっても良いし、異なる膜厚であっても良い。

また、ＬＤＤ領域９１０a、９１０bの長さは２〜４μm（代表的には２．５〜３．５μm）が好ましい。なお、図９（Ｄ）に示す画素ＴＦＴはオフ電流を極力低減することが必要であるため、ＬＤＤ領域９１０a、９１０bをゲート配線と重ならないようにしておく点に特徴がある。

以上のように、ＡＭ−ＬＣＤを例にとっても同一基板上には様々な回路が設けられ、回路によって必要とする動作電圧（電源電圧）が異なることがある。この場合には本願発明のようにゲート絶縁膜の膜厚を異ならせたＴＦＴを配置するなどの使い分けが必要となる。

なお、本実施例の構成を実現するために実施例１に示した回路を用いることは有効である。

実施例１において、ゲート絶縁膜を選択的に除去する工程に際し、駆動ＴＦＴとなる領域での除去は図１０に示すように行うことが望ましい。図１０において、１１は活性層、１２はゲート絶縁膜の端部、１３、１４はゲート配線である。
図１０に示すように、ゲート配線が活性層を乗り越える部分１５では、活性層１１の端部にゲート絶縁膜を残しておくことが望ましい。

活性層１１の端部は後に熱酸化工程を行った際にエッジシニングと呼ばれる現象が起こる。これは、活性層端部の下に潜り込むように酸化反応が進行し、端部が薄くなると同時に上へ盛り上がる現象である。そのため、エッジシニング現象が起こるとゲート配線が乗り越え時に断線しやすいという問題が生じる。

しかしながら、図１０に示したような構造となるようにゲート絶縁膜を除去しておけば、ゲート配線が乗り越える部分１５においてエッジシニング現象を防ぐことができる。そのため、ゲート配線の断線といった問題を未然に防ぐことが可能である。なお、本実施例の構成を実施例１に用いることは有効である。

本実施例では、実施例１に示した作製工程で基板上にＴＦＴを形成し、実際にＡＭ−ＬＣＤを作製した場合について説明する。

図５（Ｂ）の状態が得られたら、画素電極２５３上に配向膜を８０nmの厚さに形成する。次に、対向基板としてガラス基板上にカラーフィルタ、透明電極（対向電極）、配向膜を形成したものを準備し、それぞれの配向膜に対してラビング処理を行い、シール材（封止材）を用いてＴＦＴが形成された基板と対向基板とを貼り合わせる。そして、その間に液晶を保持させる。このセル組み工程は公知の手段を用いれば良いので詳細な説明は省略する。

なお、セルギャップを維持するためのスペーサは必要に応じて設ければ良い。
従って、対角１インチ以下のＡＭ−ＬＣＤのようにスペーサがなくてもセルギャップを維持できる場合は特に設けなくても良い。

次に、以上のようにして作製したＡＭ−ＬＣＤの外観を図１１に示す。アクティブマトリクス基板（ＴＦＴが形成された基板を指す）２１には画素部２２、ソース駆動回路２３、ゲート駆動回路２４、信号処理回路（信号分割回路、Ｄ／Ａコンバータ回路、γ補正回路、差動増幅回路等）２５が形成され、ＦＰＣ（フレキシブルプリントサーキット）２６が取り付けられている。なお、２７は対向基板である。

なお、本実施例は実施例１〜６のいずれの実施例とも自由に組み合わせることが可能である。

本実施例では、実施例１において結晶質珪素膜の形成に他の手段を用いた場合について説明する。

具体的には、非晶質珪素膜の結晶化に特開平７−１３０６５２号公報の実施例２に記載された技術を用いる。同公報に記載された技術は、結晶化を促進する触媒元素（代表的にはニッケル）を非晶質珪素膜の表面に選択的に保持させ、その部分を核成長の種として結晶化を行う技術である。

この技術によれば、結晶成長に特定の方向性を持たせることができるので非常に結晶性の高い結晶質珪素膜を形成することが可能である。

また、触媒元素を選択的に保持させるために設けるマスク用の絶縁膜を、そのままゲッタリング用に添加するリンのマスクとすることも可能である。こうすることで工程数を削減することができる。この技術に関しては、本出願人による特開平１０−２４７７３５号公報に詳しい。

なお、本実施例の構成は実施例１〜７のいずれの構成とも自由に組み合わせることが可能である。

実施例１で説明したニッケル（珪素膜を結晶化するために用いた触媒元素）をゲッタリングするためにリンを用いたが、本実施例では他の元素を用いてニッケルをゲッタリングする場合について説明する。

まず、実施例１の工程に従って、図２（Ｂ）の状態を得る。図２（Ｂ）において、２０４は結晶質珪素膜である。但し、本実施例では結晶化に用いるニッケルの濃度を極力低いものとしている。具体的には、非晶質珪素膜上に重量換算で０．５〜３ppmのニッケルを含む層を形成し、結晶化のための熱処理を行う。これにより形成された結晶質珪素膜中に含まれるニッケル濃度は、１×１０¹⁷〜１×１０¹⁹atoms/cm³（代表的には５×１０¹⁷〜１×１０¹⁸atoms/cm³）となる。

そして、結晶質珪素膜を形成したら、ハロゲン元素を含む酸化性雰囲気中で熱処理を行う。温度は８００〜１１５０℃（好ましくは９００〜１０００℃）とし、処理時間は１０分〜４時間（好ましくは３０分〜１時間）とする。

本実施例では、酸素雰囲気中に対して３〜１０体積％の塩化水素を含ませた雰囲気中において、９５０℃３０分の熱処理を行う。

この工程により結晶質珪素膜中のニッケルは揮発性の塩化ニッケルとなって処理雰囲気中に離脱する。即ち、ハロゲン元素のゲッタリング作用によってニッケルを除去することが可能となる。但し、結晶質珪素膜中に存在するニッケル濃度が高すぎると、ニッケルの偏析部で酸化が異常に進行するという問題を生じる。
そのため、結晶化の段階で用いるニッケルの濃度を極力低くする必要がある。

なお、本実施例の構成は実施例１〜８のいずれの構成とも自由に組み合わせることが可能である。

本実施例では、実施例１に示したＣＭＯＳ回路や画素部の構造を異なるものとした場合について説明する。具体的には、回路の要求する仕様に応じてＬＤＤ領域の配置を異ならせる例を示す。

なお、ＣＭＯＳ回路および画素部の基本構造は図１に既に示したので本実施例では必要箇所のみに符号を付して説明することとする。また、本実施例のＴＦＴ構造は、基本的には実施例１の作製方法を参考にすれば良い。

まず、図１２（Ａ）に示した回路は、ＣＭＯＳ回路において、ＮＴＦＴのＬＤＤ領域３１をチャネル形成領域３２のドレイン領域３３側のみに接して設けることを特徴としている。なお、この構造はソース領域側をレジストマスクで隠しておくことで実現できる。

駆動回路部に用いられるＣＭＯＳ回路は高速動作を要求されるため、動作速度を低下させる要因となりうる抵抗成分は極力排除する必要がある。しかしながら、ホットキャリア耐性を高めるために必要なＬＤＤ領域は抵抗成分として働いてしまうため、動作速度を犠牲にしてしまう。

しかし、ホットキャリア注入が生じるのはチャネル形成領域のドレイン領域側の端部であり、その部分にゲート配線と重なったＬＤＤ領域が存在すればホットキャリア対策は十分である。従って、必ずしもチャネル形成領域のソース領域側の端部には必要以上にＬＤＤ領域を設けておく必要はない。

なお、図１２（Ａ）の構造はソース領域とドレイン領域とが入れ替わる画素ＴＦＴのような動作をする場合には適用できない。ＣＭＯＳ回路の場合、通常はソース領域およびドレイン領域が固定されるため、図１２（Ａ）のような構造を実現することができる。

次に、図１２（Ｂ）に示した回路は、ＣＭＯＳ回路において、ＮＴＦＴをダブルゲート構造、ＰＴＦＴをシングルゲート構造とした場合の例である。このような構造は、高耐圧であることを要求される駆動回路部（代表的にはバッファ回路もしくはサンプリング回路）に用いる。

この場合、ＮＴＦＴのＬＤＤ領域３４a、３４bをチャネル形成領域３５a、３５bそれぞれのドレイン領域３６側（またはドレイン領域３６に近い側）のみに設けることを特徴としている。

このような構造とすることでソース領域側のＬＤＤ領域による抵抗成分をなくし、ダブルゲート構造とすることでソース−ドレイン間にかかる電界を分散させて緩和する効果がある。

なお、本実施例の構成は実施例１〜９のいずれの構成とも自由に組み合わせることが可能である。

実施例１において、必要に応じてＴＦＴの下（具体的には活性層の下）に遮光膜を設けることは、光励起によるリーク電流を抑制する上で有効である。特に、リーク電流（またはオフ電流）を極力抑える必要がある画素ＴＦＴの下に設けることは効果的である。

遮光膜としては、金属膜、黒色樹脂膜などを用いることができるが、金属膜を用いた場合には当該金属膜を用いて、遮光膜と活性層との間に保持容量を形成することも可能である。この場合、正味二つの保持容量が並列に接続された構造となるため、十分な保持容量を確保することが可能となる。

なお、本実施例の構成は実施例１〜１０のいずれの構成とも自由に組み合わせることが可能である。

本実施例では、実施例１に示した画素部において、遮光膜とその下の第２層間絶縁膜（樹脂膜）との間の密着性を高めるための技術を提供する。説明には図１３を用いる。

本実施例では、アクリル膜でなる第２層間絶縁膜４１を形成した後、スパッタ法により１０〜３０nm厚の酸化珪素膜を形成し、さらに連続的に高純度アルミニウム膜を形成する。これを一括でエッチングして遮光膜を形成する。図１３では４２が酸化珪素膜、４３が高純度アルミニウム膜である。

この酸化珪素膜４２はアクリル膜でなる第２層間絶縁膜４１と、高純度アルミニウム膜でなる遮光膜４３との密着性を高めるバッファ層として機能する。この酸化珪素膜４２を設けることで、陽極酸化法等により酸化物４４を形成した場合においても良好な密着性を確保することができる。

なお、本実施例の構成は、実施例１〜１１のいずれの構成とも自由に組み合わせることが可能である。

本実施例では、保持容量の構造を図１とは異なるものとした場合の例について説明する。説明には図１４（Ａ）、（Ｂ）を用いる。

図１４（Ａ）では、まず実施例１の工程に従って図５（Ａ）の状態を得る。次に、樹脂膜（本実施例ではアクリル膜）でなる第３層間絶縁膜５１を形成し、開口部５２a、５２bを形成する。この開口部５２a、５２bの形成により遮光膜２５０（厳密にはその表面の酸化物２５１）が露呈する。なお、この時、同時にコンタクトホール５３も形成しておく。

その後、ＩＴＯ膜でなる画素電極５４を形成する。こうして開口部５２a、５２bでは、遮光膜２５０、遮光膜の酸化物２５１および画素電極５４で保持容量が形成される。このような構造とすると、遮光膜２５０の端部を画素電極５４が乗り越える必要がなくなるので、端部での短絡（ショート）などの問題の発生を防ぐことができる。

また、図１４（Ｂ）では、まず実施例１の工程に従って図５（Ａ）の工程（但し、酸化物２５１を形成する前）までを行う。即ち、第２層間絶縁膜２４９上にアルミニウム膜でなる遮光膜２５０を形成するところまで行う。

次に、アクリル膜でなる第３層間絶縁膜５５を形成し、開口部５６a、５６bを形成する。また、この時、同時にコンタクトホール５７を形成する。

そして、その状態で遮光膜２５０の露呈した表面に酸化物５８を形成する。本実施例では酸化物５８を陽極酸化法により形成するが、熱酸化法やプラズマ酸化法を用いても構わない。

こうして遮光膜２５０の表面（上面）の一部に酸化物５８を形成したら、次にＩＴＯ膜でなる画素電極５９を形成する。こうして、開口部５６a、５６bでは、遮光膜２５０、遮光膜の酸化物５８および画素電極５９で保持容量が形成される。このような構造においても図１４（Ａ）と同様に、遮光膜端部における画素電極の短絡（ショート）を防ぐことができる。

なお、本実施例の構成は、実施例１〜１２のいずれの構成とも自由に組み合わせることが可能である。

本実施例では、本願発明を用いて形成された画素部の構造について、図１５を用いて説明する。なお、基本的な断面構造は図１〜５で既に説明したので、ここでは遮光膜と画素電極の位置関係（保持容量の形成位置）に注目して説明を行うこととする。

まず、図１５（Ａ）の状態は、図４（Ｄ）に示す工程までが終了した状態である。６１は活性層、６２はゲート配線、６３はソース配線、６４は活性層とソース配線とのコンタクト部、６５はドレイン配線（ドレイン電極）、６６は活性層とドレイン配線とのコンタクト部である。

次に、図１５（Ｂ）の状態は、図５（Ｂ）に示す工程までが終了した状態である。また、この状態は、図１５（Ａ）に遮光膜６７と画素電極６８を重ね合わせた状態を示している。なお、画素電極６８は一部点線で表しているが、これは下層の遮光膜との位置関係を明瞭にするためである。

図１５（Ｂ）に示すように、画素電極６８は画像表示領域６９の外周部分で遮光膜６７と重なるように形成されている。この画素電極６８と遮光膜６７とが重なる領域７０が保持容量として機能することになる。

また、７１はドレイン配線６５と画素電極６８とのコンタクト部である。コンタクト部７１には遮光膜６７を設けることができないが、ドレイン配線６５で完全に遮光されるので、ＴＦＴに光が当たるようなことはない。

本実施例の構造の利点は、別途容量形成用の配線を形成する必要がないので、画素の開口率を高めることができる点にある。保持容量７０はソース配線６３やゲート配線６２の上に形成されるので、実質的に開口率を低下させる要因にならない。従って、画像表示領域６９を最大限に大きくすることができ、明るい画像を得ることが可能となる。

なお、本実施例の構成は、実施例１〜１３のいずれの構成とも自由に組み合わせることが可能である。

本実施例では、実施例１とは異なる手段で結晶質珪素膜を形成する場合の例について説明する。

実施例１では非晶質半導体膜（具体的には非晶質珪素膜）の結晶化に触媒元素（ニッケル）を用いたが、本実施例では触媒元素を用いないで熱結晶化させた場合について説明する。

本実施例の場合、非晶質珪素膜を形成したら、５８０〜６４０℃（代表的には６００℃）の温度で、１２〜３０時間（代表的には１６〜２４時間）の熱処理を行って結晶化し、結晶質珪素膜を得る。従って、実施例１に示したようなゲッタリング工程は省略することができる。

このように本願発明の構造が実現できるのであれば、いわゆる高温ポリシリコンと呼ばれる結晶質珪素膜を用いたプロセスを本願発明に組み合わせることは容易である。

なお、本実施例の構成は実施例１〜７、９〜１４のいずれの実施例とも自由に組み合わせることができる。

本実施例では実施例１とは異なる方法で第１層間絶縁膜を形成する例について説明する。説明には図１６を用いる。

まず、実施例１の作製工程に従って図４（Ｃ）に示した活性化工程までを終了させる。なお、本実施例では酸化窒化珪素膜２４０として膜厚が７０ｎｍの酸化窒化珪素膜（ここでは酸化窒化珪素膜（Ａ）１６０１と記す）を用いる。活性化工程が終了したら、その上に６００ｎｍ〜１μm（本実施例では８００ｎｍ）の酸化窒化珪素膜（Ｂ）１６０２を形成する。さらに、その上にレジストマスク１６０３を形成する。（図１６（Ａ））

なお、酸化窒化珪素膜（Ａ）１６０１と酸化窒化珪素膜（Ｂ）１６０２とでは含有される窒素、酸素、水素及び珪素の組成比が異なる。酸化窒化珪素膜（Ａ）
１６０１は窒素７％、酸素５９％、水素２％、珪素３２％となっており、酸化窒化珪素膜（Ｂ）１６０２は窒素３３％、酸素１５％、水素２３％、珪素２９％となっている。勿論、この組成比に限定されるものではない。

また、レジストマスク１６０３は膜厚が厚いため、酸化窒化珪素膜（Ｂ）１６０２の表面の起伏を完全に平坦化することができる。

次に、四フッ化炭素と酸素との混合ガスを用いたドライエッチング法によりレジストマスク１６０３及び酸化窒化珪素膜（Ｂ）１６０２のエッチングを行う。
本実施例の場合、四フッ化炭素と酸素との混合ガスを用いたドライエッチングにおいて、酸化窒化珪素膜（Ｂ）１６０２とレジストマスク１６０３のエッチングレートがほぼ等しい。

このエッチング工程により図１６（Ｂ）に示すようにレジストマスク１６０３は完全に除去され、酸化窒化珪素膜（Ｂ）１６０２の一部（本実施例では表面から深さ３００ｎｍまで）がエッチングされる。その結果、レジストマスク１６０３の表面の平坦度がそのままエッチングされた酸化窒化珪素膜（Ｂ）の表面の平坦度に反映される。

こうして極めて平坦性の高い第１層間絶縁膜１６０４を得る。本実施例の場合、第１層間絶縁膜１６０４の膜厚は５００ｎｍとなる。このあとの工程は実施例１の作製工程を参照すれば良い。

なお、本実施例の構成は、実施例１〜１５のいずれの実施例とも自由に組み合わせることが可能である。

本願発明によって作製されたＡＭ−ＬＣＤは様々な公知の液晶材料を用いることが可能である。そのような材料として、ＴＮ液晶、ＰＤＬＣ（ポリマー分散型液晶）、ＦＬＣ（強誘電性液晶）、ＡＦＬＣ（反強誘性電液晶）、またはＦＬＣとＡＦＬＣの混合物が挙げられる。

例えば、「H.Furue et al.;Charakteristics and Drivng Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability,SID,1998」、「T.Yoshida et al.;A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time,841,SID97DIGEST,1997」、または米国特許第5,594,569号に開示された材料を用いることができる。

特に、しきい値レスの反強誘電性液晶（Thresholdless Antiferroelectric LCD）を使うと、液晶の動作電圧が±２．５Ｖ程度のため電源電圧として５〜８Ｖ程度で済む。即ち、駆動回路部と画素部を同じ電源電圧で動作させることが可能となり、ＡＭ−ＬＣＤ全体の低消費電力化を図ることができる。

また、強誘電性液晶や反強誘電性液晶はＴＮ液晶に比べて応答速度が速いという利点をもつ。従来のＴＦＴではこの利点を生かせなかったが、実施例１で説明したような結晶構造を有するＴＦＴを用いる場合、非常に動作速度の速いＴＦＴが実現されるため、強誘電性液晶や反強誘電性液晶の応答速度の速さを十分に生かした画像応答速度の速いＡＭ−ＬＣＤを実現することが可能である。

なお、本実施例のＡＭ−ＬＣＤをパーソナルコンピュータ等の電気器具の表示部として用いることが有効であることは言うまでもない。

また、本実施例の構成は、実施例１〜１６のいずれの構成とも自由に組み合わせることが可能である。

本願発明は従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上にＴＦＴを形成する際に用いることも可能である。即ち、半導体回路上に反射型ＡＭ−ＬＣＤが形成された三次元構造の半導体装置を実現することも可能である。

また、前記半導体回路はＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ基板上に形成されたものであっても良い。

なお、本実施例を実施するにあたって、実施例１〜１７のいずれの構成を組み合わせても構わない。

本願発明はアクティブマトリクス型ＥＬ（エレクトロルミネッセンス）ディスプレイ（ＥＬ表示装置ともいう）に適用することも可能である。その例を図１７に示す。

図１７はアクティブマトリクス型ＥＬディスプレイの回路図である。８１は表示領域を表しており、その周辺にはＸ方向（ゲート側）駆動回路８２、Ｙ方向（ソース側）駆動回路８３が設けられている。また、表示領域８１の各画素は、スイッチング用ＴＦＴ８４、コンデンサ８５、電流制御用ＴＦＴ８６、ＥＬ素子８７を有し、スイッチング用ＴＦＴ８４にＸ方向信号線（ゲート信号線）８８a（または８８b）、Ｙ方向信号線（ソース信号線）８９a（または８９b、８９c）が接続される。また、電流制御用ＴＦＴ８６には、電源線９０a、９０bが接続される。

本実施例のアクティブマトリクス型ＥＬディスプレイでは、Ｘ方向駆動回路８２、Ｙ方向駆動回路８３に用いられるＴＦＴのゲート絶縁膜が、スイッチング用ＴＦＴ８４や電流制御用ＴＦＴ８６のゲート絶縁膜よりも薄くなっている。また、コンデンサ８５が本願発明の保持容量で形成されている。

なお、本実施例のアクティブマトリクス型ＥＬディスプレイに対して、実施例１〜１６、１８のいずれの構成を組み合わせても良い。

本実施例では、本願発明を用いてＥＬ（エレクトロルミネセンス）表示装置を作製した例について説明する。なお、図１８（Ａ）は本願発明のＥＬ表示装置の上面図であり、図１８（Ｂ）はその断面図である。

図１８（Ａ）において、４００１は基板、４００２は画素部、４００３はソース側駆動回路、４００４はゲート側駆動回路であり、それぞれの駆動回路は配線４００５を経てＦＰＣ（フレキシブルプリントサーキット）４００６に至り、外部機器へと接続される。

このとき、画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４を囲むようにして第１シール材４１０１、カバー材４１０２、充填材４１０３及び第２シール材４１０４が設けられている。

また、図１８（Ｂ）は図１８（Ａ）をＡ−Ａ’で切断した断面図に相当し、基板４００１の上にソース側駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示している。）４２０１及び画素部４００２に含まれる電流制御用ＴＦＴ（ＥＬ素子への電流を制御するＴＦＴ）４２０２が形成されている。

本実施例では、駆動ＴＦＴ４２０１には図１の駆動回路部と同じ構造のＴＦＴが用いられ、電流制御用ＴＦＴ４２０２には図１の画素部と同じ構造のＴＦＴが用いられる。また、画素部４００２には電流制御用ＴＦＴ４２０２のゲートに接続された保持容量（図１７のコンデンサ８５に相当する）が設けられるが、この保持容量（図示せず）には図５（Ｂ）に示した保持容量２５４と同じ構造の保持容量が用いられる。

駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０２の上には樹脂材料でなる層間絶縁膜（平坦化膜）４３０１が形成され、その上に画素ＴＦＴ４２０２のドレインと電気的に接続する画素電極（陽極）４３０２が形成される。画素電極４３０２としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物または酸化インジウムと酸化亜鉛との化合物を用いることができる。

そして、画素電極４３０２の上には絶縁膜４３０３が形成され、絶縁膜４３０３は画素電極４３０２の上に開口部が形成されている。この開口部において、画素電極４３０２の上にはＥＬ（エレクトロルミネッセンス）層４３０４が形成される。ＥＬ層４３０４は公知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。

ＥＬ層４３０４の形成方法は公知の技術を用いれば良い。また、ＥＬ層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。

ＥＬ層４３０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４３０５が形成される。また、陰極４３０５とＥＬ層４３０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で両者を連続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４３０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。

そして陰極４３０５は４３０６で示される領域において配線４００５に電気的に接続される。配線４００５は陰極４３０５に所定の電圧を与えるための配線であり、導電性材料４３０７を介してＦＰＣ４００６に電気的に接続される。

以上のようにして、画素電極（陽極）４３０２、ＥＬ層４３０４及び陰極４３０５からなるＥＬ素子が形成される。このＥＬ素子は、第１シール材４１０１及び第１シール材４１０１によって基板４００１に貼り合わされたカバー材４１０２で囲まれ、充填材４１０３により封入されている。

カバー材４１０２としては、ガラス板、金属板（代表的にはステンレス板）、セラミックス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。

但し、ＥＬ素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。

また、充填材４１０３としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４１０３の内部に吸湿性物質（好ましくは酸化バリウム）を設けておくとＥＬ素子の劣化を抑制できる。

また、充填材４１０３の中にスペーサを含有させてもよい。このとき、スペーサを酸化バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。また、スペーサを設けた場合、スペーサからの圧力を緩和するバッファ層として陽極４３０５上に樹脂膜を設けることも有効である。

また、配線４００５は導電性材料４３０５を介してＦＰＣ４００６に電気的に接続される。配線４００５は画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４に送られる信号をＦＰＣ４００６に伝え、ＦＰＣ４００６により外部機器と電気的に接続される。

また、本実施例では第１シール材４１０１の露呈部及びＦＰＣ４００６の一部を覆うように第２シール材４１０４を設け、ＥＬ素子を徹底的に外気から遮断する構造となっている。こうして図１８（Ｂ）の断面構造を有するＥＬ表示装置となる。なお、本実施例のＥＬ表示装置は実施例１〜１６、１８のいずれの構成を組み合わせて作製しても構わない。

本実施例では、実施例２０に示したＥＬ表示装置の画素部に用いることができる画素構造の例を図１９（Ａ）〜（Ｃ）に示す。なお、本実施例において、４４０１はスイッチング用ＴＦＴ４４０２のソース配線、４４０３はスイッチング用ＴＦＴ４４０２のゲート配線、４４０４は電流制御用ＴＦＴ、４４０５はコンデンサ、４４０６、４４０８は電流供給線、４４０７はＥＬ素子とする。

図１９（Ａ）は、二つの画素間で電流供給線４４０６を共通とした場合の例である。即ち、二つの画素が電流供給線４４０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。

また、図１９（Ｂ）は、電流供給線４４０８をゲート配線４４０３と平行に設けた場合の例である。なお、図１９（Ｂ）では電流供給線４４０８とゲート配線４４０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線４４０８とゲート配線４４０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。

また、図１９（Ｃ）は、図１９（Ｂ）の構造と同様に電流供給線４４０８をゲート配線４４０３と平行に設け、さらに、二つの画素を電流供給線４４０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線４４０８をゲート配線４４０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。

本願発明の電気光学装置や半導体回路は電気器具の表示部や信号処理回路として用いることができる。そのような電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置などが挙げられる。それら電気器具の具体例を図２０〜２２に示す。

図２０（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示部２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明の電気光学装置は表示部２００４に、本願発明の半導体回路は音声出力部２００２、音声入力部２００３またはＣＰＵやメモリ等に用いることができる。

図２０（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明の電気光学装置は表示部２１０２に、本願発明の半導体回路は音声入力部２１０３またはＣＰＵやメモリ等に用いることができる。

図２０（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５で構成される。本願発明の電気光学装置は表示部２２０５に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。

図２０（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３で構成される。本願発明の電気光学装置は表示部２３０２に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。

図２０（Ｅ）はリアプロジェクター（プロジェクションＴＶ）であり、本体２４０１、光源２４０２、液晶表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は液晶表示装置２４０３に用いることができ、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。

図２０（Ｆ）はフロントプロジェクターであり、本体２５０１、光源２５０２、液晶表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。
本発明は液晶表示装置２５０２に用いることができ、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。

図２１（Ａ）はパーソナルコンピュータであり、本体２６０１、映像入力部２６０２、表示部２６０３、キーボード２６０４等を含む。本願発明の電気光学装置は表示部２６０３に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。

図２１（Ｂ）は電子遊戯機器（ゲーム機器）であり、本体２７０１、記録媒体２７０２、表示部２７０３及びコントローラー２７０４を含む。この電子遊技機器から出力された音声や映像は筐体２７０５及び表示部２７０６を含む表示ディスプレイにて再生される。コントローラー２７０４と本体２７０１との間の通信手段または電子遊技機器と表示ディスプレイとの間の通信手段は、有線通信、無線通信もしくは光通信が使える。本実施例では赤外線をセンサ部２７０７、２７０８で検知する構成となっている。本願発明の電気光学装置は表示部２７０３、２７０６に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。

図２１（Ｃ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤー（画像再生装置）であり、本体２８０１、表示部２８０２、スピーカ部２８０３、記録媒体２８０４及び操作スイッチ２８０５を含む。なお、この画像再生装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本願発明の電気光学装置は表示部２８０２やＣＰＵやメモリ等に用いることができる。

図２１（Ｄ）はデジタルカメラであり、本体２９０１、表示部２９０２、接眼部２９０３、操作スイッチ２９０４、受像部（図示せず）を含む。本願発明の電気光学装置は表示部２９０２やＣＰＵやメモリ等に用いることができる。

なお、図２０（Ｅ）のリアプロジェクターや図２０（Ｆ）のフロントプロジェクターに用いることのできる光学エンジンについての詳細な説明を図２２に示す。なお、図２２（Ａ）は光学エンジンであり、図２２（Ｂ）は光学エンジンに内蔵される光源光学系である。

図２２（Ａ）に示す光学エンジンは、光源光学系３００１、ミラー３００２、３００５〜３００７、ダイクロイックミラー３００３、３００４、光学レンズ３００８a〜３００８c、プリズム３０１１、液晶表示装置３０１０、投射光学系３０１２を含む。投射光学系３０１２は、投射レンズを備えた光学系である。本実施例は液晶表示装置３０１０を三つ使用する三板式の例を示したが、単板式であってもよい。また、図２２（Ａ）中において矢印で示した光路には、光学レンズ、偏光機能を有するフィルム、位相差を調節するためのフィルムもしくはＩＲフィルム等を設けてもよい。

また、図２２（Ｂ）に示すように、光源光学系３００１は、光源３０１３、３０１４、合成プリズム３０１５、コリメータレンズ３０１６、３０２０、レンズアレイ３０１７、３０１８、偏光変換素子３０１９を含む。なお、図２２（Ｂ）
に示した光源光学系は光源を２つ用いたが、一つでも良いし、三つ以上としてもよい。また、光源光学系の光路のどこかに、光学レンズ、偏光機能を有するフィルム、位相差を調節するフィルムもしくはＩＲフィルム等を設けてもよい。

以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。また、本実施例の電気器具は実施例１〜２１のどのような組み合わせからなる構成を用いても実現することができる。

ＡＭ−ＬＣＤの断面構造を示す図。 ＡＭ−ＬＣＤの作製工程を示す図。 ＡＭ−ＬＣＤの作製工程を示す図。 ＡＭ−ＬＣＤの作製工程を示す図。 ＡＭ−ＬＣＤの作製工程を示す図。 不純物元素を添加する際の濃度分布の関係を示す図。 コモン電位引き落とし端子部の構造を示す図。 コモン電位引き落とし端子部の構造を示す図。 ＡＭ−ＬＣＤのブロック構成および回路配置を示す図。 駆動ＴＦＴ（ＣＭＯＳ回路）の構造を示す図。 ＡＭ−ＬＣＤの外観を示す図。 ＣＭＯＳ回路の断面構造を示す図。 画素部の断面構造を示す図。 画素部の断面構造を示す図。 画素部の上面構造を示す図。 ＡＭ−ＬＣＤの作製工程を示す図。 アクティブマトリクス型ＥＬディスプレイの回路構成を示す図。 ＥＬ表示装置の上面構造及び断面構造を示す図。 ＥＬ表示装置の画素部の構成を示す図。 電気器具の一例を示す図。 電気器具の一例を示す図。 光学エンジンの構造を示す図。

Claims (3)

1. 同一基板上に画素部及び駆動回路部を含む半導体装置の作製方法であって、
   前記基板上に、画素トランジスタを形成する第１の半導体層と、駆動トランジスタを形成する第２の半導体層と、を形成し、
   前記第１及び第２の半導体層の上にゲート絶縁膜を形成し、
   前記第２の半導体層の上に第１のゲート配線を形成し、
   前記第１のゲート配線をマスクとして、前記第２の半導体層に周期表の１５族に属する元素を添加して、不純物領域を形成し、
   前記不純物領域に含まれる前記１５族に属する元素を熱処理により拡散させて、前記第１のゲート配線の下に第１の低濃度不純物領域を形成し、
   前記第１の半導体層の上に第２のゲート配線を形成し、
   前記第２のゲート配線をマスクとして、前記第１の半導体層に周期表の１５族に属する元素を添加して、第２の低濃度不純物領域を形成し、
   前記第２の低濃度不純物領域の一部を覆ってレジストマスクを形成し、
   前記レジストマスク及び前記第１のゲート配線をマスクとして、前記第１の半導体層の端部及び前記第２の半導体層に周期表の１５族に属する元素を添加して、高濃度不純物領域を形成し、
   前記駆動トランジスタと、前記画素トランジスタと、を覆って、層間絶縁膜を形成し、
   前記層間絶縁膜の上に遮光膜を形成するとともに、前記遮光膜を前記層間絶縁膜に設けられたコンタクトホールを介してコモン配線に電気的に接続し、
   前記遮光膜の表面に前記遮光膜の酸化物を形成し、
   前記遮光膜の酸化物の上に画素電極を形成することを特徴とする半導体装置の作製方法。
2. 同一基板上に画素部及び駆動回路部を含む半導体装置の作製方法であって、
   前記基板上に、画素トランジスタを形成する第１の半導体層と、Ｎチャネル型トランジスタとＰチャネル型トランジスタとを含む駆動トランジスタを形成する第２の半導体層と、を形成し、
   前記第１の半導体層の上に第１のゲート絶縁膜を形成し、
   前記第２の半導体層の上に前記第１のゲート絶縁膜より膜厚が薄い第２のゲート絶縁膜を形成し、
   前記第１及び第２の半導体層と、前記第１及び第２のゲート絶縁膜と、を覆って導電膜を形成し、
   前記導電膜をパターニングして前記第２の半導体層の上に前記Ｎチャネル型トランジスタのゲート配線を形成し、
   前記Ｎチャネル型トランジスタのゲート配線をマスクとして、前記第２の半導体層の前記Ｎチャネル型トランジスタを形成する領域に周期表の１５族に属する元素を添加して、不純物領域を形成し、
   前記不純物領域に含まれる前記１５族に属する元素を熱処理により拡散させて、前記Ｎチャネル型トランジスタのゲート配線の下に第１の低濃度不純物領域を形成し、
   前記導電膜をパターニングして前記第１の半導体層の上に前記画素トランジスタのゲート配線を形成し、
   前記画素トランジスタのゲート配線をマスクとして、前記第１の半導体層に周期表の１５族に属する元素を添加して、第２の低濃度不純物領域を形成し、
   前記第２の低濃度不純物領域の一部を覆ってレジストマスクを形成し、
   前記レジストマスク及び前記Ｎチャネル型トランジスタのゲート配線をマスクとして、前記第１の半導体層の端部及び前記第２の半導体層の前記Ｎチャネル型トランジスタを形成する領域に周期表の１５族に属する元素を添加して、第１の高濃度不純物領域を形成し、
   前記導電膜をパターニングして前記第２の半導体層の上に前記Ｐチャネル型トランジスタのゲート配線を形成し、
   前記Ｐチャネル型トランジスタのゲート配線をマスクとして、前記第２の半導体層の前記Ｐチャネル型トランジスタを形成する領域に周期表の１３族に属する元素を添加して、第２の高濃度不純物領域を形成し、
   前記駆動トランジスタと、前記画素トランジスタと、を覆って、層間絶縁膜を形成し、
   前記層間絶縁膜の上に遮光膜を形成するとともに、前記遮光膜を前記層間絶縁膜に設けられたコンタクトホールを介してコモン配線に電気的に接続し、
   前記遮光膜の表面に前記遮光膜の酸化物を形成し、
   前記遮光膜の酸化物の上に画素電極を形成することを特徴とする半導体装置の作製方法。
3. 請求項１又は請求項２において、
   前記遮光膜の酸化物上に、前記遮光膜の酸化物の端部を覆う第２の層間絶縁膜を形成し、
   前記画素電極は、前記遮光膜の酸化物と前記第２の層間絶縁膜上に形成されることを特徴とする半導体装置の作製方法。

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