JP4514871B2 - 半導体装置および電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置に関する。例えば、液晶表示装置やＥＬ（エレクトロルミネセンス）表示装置に代表される電気光学装置、半導体回路及び本願発明の電気光学装置または半導体回路を用いた電気器具（電子機器）の構成に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電気器具は全て半導体装置である。
【０００３】
【従来の技術】
薄膜トランジスタ（以下、ＴＦＴという）は透明基板上に形成することができるので、アクティブマトリクス型液晶ディスプレイ（以下、ＡＭ−ＬＣＤという）への応用開発が積極的に進められてきた。結晶質半導体膜（代表的にはポリシリコン膜）を利用したＴＦＴは高移動度が得られるので、同一基板上に機能回路を集積させて高精細な画像表示を実現することが可能とされている。
【０００４】
基本的にＡＭ−ＬＣＤは画像を表示する画素部（画素マトリクス回路ともいう）と、画素部に配列された各画素のＴＦＴを駆動するゲート駆動回路（ゲートドライバー回路ともいう）、各画素ＴＦＴへ画像信号を送るソース駆動回路（ソースドライバー回路ともいう）またはデータ駆動回路（データドライバー回路ともいう）が同一基板上に形成されてなる。なお、ゲート駆動回路及びソース駆動回路が形成される領域を駆動回路部と呼ぶ。
【０００５】
近年では、これら画素部と駆動回路部の他に、信号分割回路やγ補正回路などといった信号処理回路をも同一基板上に設けたシステム・オン・パネルが提案されている。
【０００６】
しかしながら、画素部と駆動回路部とでは回路が要求する性能が異なるため、同一構造のＴＦＴで全ての回路仕様を満足させることは困難である。即ち、高速動作を重視するシフトレジスタ回路等を含む駆動回路部と、高耐圧特性を重視する画素部を構成するＴＦＴ（以下、画素ＴＦＴという）とを同時に満足させるＴＦＴ構造は確立されていないのが現状である。
【０００７】
そこで本出願人は駆動回路を構成するＴＦＴ（以下、駆動ＴＦＴという）と画素ＴＦＴとでゲート絶縁膜の膜厚を異ならせるという構成を出願済みである（特開平１０−０５６１８４号公報、対応米国特許番号第０８／８６２，８９５）。具体的には、駆動ＴＦＴのゲート絶縁膜を画素ＴＦＴのゲート絶縁膜よりも薄くするというものである。
【０００８】
【発明が解決しようとする課題】
本願発明では、上記公報に記載された構成を基本として、さらに画素部に関する改善を行っている。具体的には、小さい面積で大容量を確保しうる保持容量を形成するための構造を提供するものである。
【０００９】
そして、ＡＭ−ＬＣＤに代表される電気光学装置の各回路を機能に応じて適切な構造のＴＦＴでもって形成し、高い信頼性を有する電気光学装置を提供することを課題とする。延いては、そのような電気光学装置を表示部として有する半導体装置（電気器具）の信頼性を高めることを課題とする。
【００１０】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
画素ＴＦＴと保持容量とを有する画素部と、該画素部を駆動する駆動回路部とを含む半導体装置において、
前記保持容量は第１保持容量と第２保持容量とが並列に接続されて形成されており、
前記第１保持容量は、前記画素ＴＦＴの活性層に電気的に接続された第１容量電極、第１誘電体および第２容量電極で形成され、前記第２保持容量は、前記第２容量電極、第２誘電体および第３容量電極で形成され、
前記第１容量電極と前記第３容量電極とは画素電極を介して電気的に接続されていることを特徴とする。
【００１１】
上記構成において、前記第１誘電体または前記第２誘電体としては珪素を含む絶縁膜を用いることができ、該第１誘電体または第２誘電体の膜厚は５〜５０nm（好ましくは１０〜３０nm）とすることが好ましい。
【００１２】
また、上記構成において、前記第２容量電極として、信号の与えられたゲート配線（選択されたゲート配線）の隣のゲート配線（選択されていないゲート配線）を用いることで開口率（透過型液晶表示装置において画像表示に用いることのできる面積の割合）が低下するのを抑えることができる。
【００１３】
また、他の発明の構成は、
活性層、該活性層に対して第１誘電体を挟んで設けられたゲート配線、該ゲート配線を覆う第１層間絶縁膜、該第１層間絶縁膜に設けられた開口部、該開口部を覆う第２誘電体、前記ゲート配線に対して前記第２誘電体を挟んで設けられた遮光膜、該遮光膜を覆う第２層間絶縁膜、該第２層間絶縁膜の上のソース配線もしくはドレイン配線、該ソース配線もしくはドレイン配線を覆う第３層間絶縁膜及び該第３層間絶縁膜の上の画素電極を有し、
前記活性層と前記ゲート配線は前記第１誘電体を挟んで第１保持容量を形成し、前記ゲート配線と前記遮光膜は前記第２誘電体を挟んで第２保持容量を形成し、
前記活性層と前記遮光膜とは前記画素電極を介して電気的に接続されていることを特徴とする。
【００１４】
上記構成においても、第１誘電体または第２誘電体として５〜５０nm（好ましくは１０〜３０nm）の厚さの珪素を含む絶縁膜を用いることができる。
【００１５】
また、画素ＴＦＴのゲート絶縁膜は保持容量を形成する領域において選択的にエッチングされ除去される。その後、その領域の活性層表面には新たに５〜５０nm（好ましくは１０〜３０nm）の薄い絶縁膜（第１誘電体）が形成される。即ち、画素ＴＦＴのゲート絶縁膜の膜厚は第１誘電体の膜厚よりも厚い。
【００１６】
さらに、第１層間絶縁膜も保持容量を形成する領域において選択的にエッチングされている。そして、新たに５〜５０nm（好ましくは１０〜３０nm）厚の珪素を含む絶縁膜を形成して第２誘電体とする。
【００１７】
また、他の発明の構成は、
基板上に活性層を形成する第１工程と、
前記活性層の上に珪素を含む絶縁膜を形成する第２工程と、
前記珪素を含む絶縁膜の一部を除去し、前記活性層の一部を露呈させる第３工程と、
前記第３工程により露呈された活性層に第１誘電体を形成する第４工程と、
前記珪素を含む絶縁膜および前記第１誘電体の上にゲート配線及び第２容量電極を形成する第５工程と、
前記ゲート配線及び前記第２容量電極の上に第１層間絶縁膜を形成する第６工程と、
前記第１層間絶縁膜の一部を除去し、前記第２容量電極の一部を露呈させる第７工程と、
前記第７工程により露呈された第２容量電極の上に第２誘電体を形成する第８工程と、
前記第１層間絶縁膜及び前記第２誘電体の上に遮光膜を形成する第９工程と、
前記遮光膜の上に第２層間絶縁膜を形成する第１０工程と、
前記第２層間絶縁膜の上にソース配線またはドレイン配線を形成する第１１工程と、
前記ソース配線またはドレイン配線の上に第３層間絶縁膜を形成する第１２工程と、
前記第３層間絶縁膜の上に、前記遮光膜及び前記ドレイン配線と電気的に接続される画素電極を形成する第１３工程と、
を有することを特徴とする。
【００１８】
上記構成において、前記第１誘電体または前記第２誘電体は熱ＣＶＤ法（代表的には減圧熱ＣＶＤ法）により形成された珪素を含む絶縁膜を用いることが好ましい。第１誘電体や第２誘電体は膜厚が５〜５０ｎｍと薄いため、熱ＣＶＤ法で高品質な膜を用いることが好ましいからである。
【００１９】
【発明の実施の形態】
本願発明の実施形態について、図１を用いて説明する。図１は同一基板上に駆動回路部と画素部とを一体形成したＡＭ−ＬＣＤの断面図を示している。なお、ここでは駆動回路部を構成する基本回路としてＣＭＯＳ回路を示し、画素ＴＦＴとしてはダブルゲート構造のＴＦＴを示している。勿論、ダブルゲート構造に限らずトリプルゲート構造やシングルゲート構造などのマルチゲート構造としても良い。
【００２０】
図１において、１０１は耐熱性を有する基板であり、石英基板、シリコン基板、セラミックス基板、金属基板（代表的にはステンレス基板）を用いれば良い。どの基板を用いる場合においても、必要に応じて下地膜（好ましくは珪素を主成分とする絶縁膜）を設けても構わない。
【００２１】
１０２は下地膜として設けた酸化珪素膜であり、その上に駆動ＴＦＴの活性層、画素ＴＦＴの活性層および保持容量の下部電極となる半導体膜が形成される。なお、本明細書中において「電極」とは、「配線」の一部であり、他の配線との電気的接続を行う箇所、または半導体膜と交差する箇所を指す。従って、説明の便宜上、「配線」と「電極」とを使い分けるが、「配線」という文言に「電極」は常に含められているものとする。
【００２２】
図１において、駆動ＴＦＴの活性層は、Ｎチャネル型ＴＦＴ（以下、ＮＴＦＴという）のソース領域１０３、ドレイン領域１０４、ＬＤＤ（ライトドープトドレイン）領域１０５およびチャネル形成領域１０６、並びにＰチャネル型ＴＦＴ（以下、ＰＴＦＴという）のソース領域１０７、ドレイン領域１０８およびチャネル形成領域１０９で形成される。
【００２３】
また、画素ＴＦＴ（ここではＮＴＦＴを用いる。）の活性層は、ソース領域１１０、ドレイン領域１１１、ＬＤＤ領域１１２a〜１１２cおよびチャネル形成領域１１３a、１１３bで形成される。さらに、ドレイン領域１１１から延長された半導体膜（ドレイン領域１１１と同一の層に形成された半導体膜）を下側保持容量の下部電極（第１容量電極）１１４として用いる。なお、第１容量電極１１４はドレイン領域１１１に電気的に接続されていれば良い。
【００２４】
なお、第１容量電極は、実際には半導体膜なので対向する電極に所定の電圧を加えることでキャリアを誘起させ、電極として機能させることになる。しかし、本明細書中では説明の便宜上、電極として取り扱い、第１容量電極と呼ぶことにする。
【００２５】
そして、活性層および第１容量電極を覆ってゲート絶縁膜が形成されるが、本願発明では駆動ＴＦＴのゲート絶縁膜１１５（ＮＴＦＴ側）、１１６（ＰＴＦＴ側）が、画素ＴＦＴのゲート絶縁膜１１７よりも薄く形成される。代表的には、ゲート絶縁膜１１５、１１６の膜厚は５〜５０nm（好ましくは１０〜３０nm）とし、ゲート絶縁膜１１７の膜厚は５０〜２００nm（好ましくは１００〜１５０nm）とすれば良い。
【００２６】
なお、駆動ＴＦＴのゲート絶縁膜は一種類の膜厚である必要はない。即ち、駆動回路内に異なる絶縁膜を有する駆動ＴＦＴが存在していても構わない。その場合、同一基板上に異なるゲート絶縁膜を有するＴＦＴが少なくとも三種類以上存在することになる。
【００２７】
また、下側保持容量の誘電体（第１誘電体）１１８は駆動ＴＦＴのゲート絶縁膜１１５、１１６と同時に形成された絶縁膜で形成されても良い。即ち、駆動ＴＦＴのゲート絶縁膜と保持容量の誘電体が同じ膜厚の同一絶縁膜で形成された構成としても良い。勿論、第１誘電体１１８としてゲート絶縁膜１１７をそのまま延長させて用いても構わないが、図１に示すように膜厚の薄い絶縁膜を用いた方が大きなキャパシティを得られるので有利である。
【００２８】
なお、駆動ＴＦＴのゲート絶縁膜の膜厚と第１誘電体の膜厚が異なり、且つ、それらが画素ＴＦＴのゲート絶縁膜の膜厚と異なるという場合もありうる。例えば、駆動ＴＦＴ（特に高速動作を必要とする回路）が５〜１０nm、画素ＴＦＴが１００〜１５０nmのゲート絶縁膜を有し、保持容量の誘電体が３０〜５０nmという場合である。
【００２９】
このように保持容量の誘電体を薄くすることで、容量を形成する面積を大きくすることなくキャパシティを稼ぐことができる。この保持容量の構成は前述の特開平１０−０５６１８４号公報にはない。また、ＴＦＴの作製工程を増やすこともないという利点が得られる。
【００３０】
次に、ゲート絶縁膜１１５〜１１７の上には駆動ＴＦＴのゲート配線１１９、１２０と、画素ＴＦＴのゲート配線１２１a、１２１bが形成される。また、同時に第１誘電体１１８の上には下側保持容量の上部電極（第２容量電極）１２２が形成される。即ち、第２容量電極１２２はゲート配線１１９、１２０、１２１a及び１２１bと同一の層に形成される。このとき、第１容量電極１１４、第１誘電体１１８および第２容量電極１２２で下側保持容量（第１保持容量）が形成される。
【００３１】
なお、この第２容量電極１２２は、画素ＴＦＴのゲート配線（但し、選択されていないゲート配線を用いるようにする）で兼ねることが好ましい。これにより画素部の開口率の低下を抑えることができる。この場合、活性層及び活性層に対して第１誘電体１１８を挟んで設けられたゲート配線により第１保持容量が形成される。
【００３２】
また、ゲート配線１１９〜１２１および第２容量電極１２２の形成材料としては、８００〜１１５０℃（好ましくは９００〜１１００℃）の温度に耐える耐熱性を有する導電膜を用いる。
【００３３】
代表的には、導電性を有する珪素膜（例えばリンドープシリコン膜、ボロンドープシリコン膜等）や金属膜（例えばタングステン膜、タンタル膜、モリブデン膜、チタン膜等）でも良いし、前記金属膜をシリサイド化したシリサイド膜、窒化した窒化膜（窒化タンタル膜、窒化タングステン膜、窒化チタン膜等）でも良い。また、これらを自由に組み合わせて積層しても良い。
【００３４】
また、前記金属膜を用いる場合には、金属膜の酸化を防止するために珪素膜との積層構造とすることが望ましい。また、酸化防止という意味では、金属膜を、珪素を含む絶縁膜で覆った構造が有効である。珪素を含む絶縁膜としては、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜（または窒化酸化珪素膜ともいう）を用いることができる。なお、酸化窒化珪素膜とは、酸素、窒素および珪素を所定の割合で含む絶縁膜である。図１では保護膜１２３として窒化珪素膜を設けてゲート配線の酸化を防ぐ。
【００３５】
なお、上記材料でゲート配線を形成する時、成膜時の最上層に珪素を含む絶縁膜を設け、珪素を含む絶縁膜と上記材料とを一括でエッチングしてゲート配線パターンを形成することもできる。この場合、ゲート配線の上面のみが珪素を含む絶縁膜で保護された状態となる。
【００３６】
次に、１２４は第１層間絶縁膜であり、珪素を含む絶縁膜（単層または積層）で形成される。この第１層間絶縁膜１２４は第２容量電極１２２の上に開口部１２５が設けられ、開口部１２５を覆って上側保持容量の誘電体（第２誘電体）１２６が形成される。第２誘電体１２６としては、前述したような珪素を含む絶縁膜（単層または積層）を用いることができる。また、第２容量電極１２２は、上側保持容量の下部電極としても機能する。
【００３７】
次に、第２誘電体１２６の上には、第２容量電極（ゲート配線の場合もある）対して第２誘電体１２６を挟んで設けられた遮光膜１２７a〜１２７ｃが形成される。この遮光膜１２７a〜１２７cは同電位であり、特に１２７cで示される部分は上側保持容量の上部電極（第３容量電極）として機能する。即ち、第３容量電極１２７cは遮光膜と同一の層に形成される。その結果、第２容量電極１２２、第２誘電体１２６および第３容量電極１２７cで上側保持容量（第２保持容量）が形成される。
【００３８】
その上にはパッシベーション膜１２８、第２層間絶縁膜１２９が設けられ、第２層間絶縁膜１２９の上にはコンタクトホールを介して駆動ＴＦＴのソース配線１３０、１３１、ドレイン配線１３２、および画素ＴＦＴのソース配線１３３、ドレイン配線１３４が形成される。その上にはそれらの配線を覆う第３層間絶縁膜１３５が形成され、その上には画素電極１３６が形成される。
【００３９】
第２層間絶縁膜１２９や第３層間絶縁膜１３５としては、比誘電率の小さい樹脂膜が好ましい。樹脂膜としては、ポリイミド膜、アクリル膜、ポリアミド膜、ＢＣＢ（ベンゾシクロブテン）膜などを用いることができる。
【００４０】
また、この画素電極１３６はコンタクトホールを介して遮光膜１２７b（１２７a、１２７cでも良い）と、画素ＴＦＴのドレイン配線１３４に接続される。即ち、遮光膜１２７a〜１２７cはドレイン配線１３４、ドレイン領域１１１および第１容量電極１１４と画素電極を介して電気的に接続され、同電位になる。
【００４１】
また、画素電極１３６としては、透過型ＡＭ−ＬＣＤを作製するのであればＩＴＯ膜に代表される透明導電膜を、反射型ＡＭ−ＬＣＤを作製するのであればアルミニウム膜に代表される反射率の高い金属膜を用いれば良い。
【００４２】
なお、図１では画素電極１３６がドレイン電極１３４を介して画素ＴＦＴのドレイン領域１１１と電気的に接続されているが、画素電極１３６とドレイン領域１１１とが直接的に接続するような構造としても良い。
【００４３】
以上のように、図１では活性層と同一の組成の半導体膜からなる第１容量電極１１４、第１誘電体１１８およびゲート配線と同一の層からなる第２容量電極１２２で下側保持容量（第１保持容量）が形成され、第２容量電極１２２、第２誘電体１２６および遮光膜と同一の層からなる第３容量電極１２７cで上側保持容量（第２保持容量）が形成される。
【００４４】
そして、第１保持容量と第２保持容量が並列に接続されるため、非常にキャパシティの大きな保持容量を小さい面積で実現することができる。また、第１誘電体１１８または第２誘電体１２６として非常に薄い絶縁膜を用いることで、さらにキャパシティを増やすことができる。
【００４５】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００４６】
【実施例】
［実施例１］
本実施例では、「発明の実施の形態」で説明した図１の構造を実現するための作製工程について説明する。説明には図２〜５を用いる。
【００４７】
まず、基板として石英基板２０１を用意し、その上に２０nm厚の酸化珪素膜２０２と非晶質珪素膜２０３とを大気解放しないまま連続的に成膜する。こうすることで非晶質珪素膜の下表面に大気中に含まれるボロン等の不純物が吸着することを防ぐことができる。（図２（Ａ））
【００４８】
なお、本実施例では非晶質珪素（アモルファスシリコン）膜を用いるが、他の半導体膜であっても構わない。微結晶質珪素（マイクロクリスタルシリコン）膜でも良いし、非晶質シリコンゲルマニウム膜でも良い。また、膜厚は後の熱酸化工程も考慮して、最終的に２５〜４０nmとなるように形成する。
【００４９】
次に、非晶質珪素膜の結晶化を行う。本実施例では結晶化手段として、特開平９−３１２２６０号公報に記載された技術を用いる。同公報に記載された技術は、結晶化を助長する触媒元素としてニッケル、コバルト、パラジウム、ゲルマニウム、白金、鉄、銅から選ばれた元素を用いた固相成長により非晶質珪素膜の結晶化を行う。
【００５０】
本実施例では触媒元素としてニッケルを選択し、非晶質珪素膜２０３上にニッケルを含んだ層（図示せず）を形成し、５５０℃４時間の熱処理を行って結晶化する。そして、結晶質珪素（ポリシリコン）膜２０４を得る。（図２（Ｂ））
【００５１】
なお、ここで結晶質珪素膜２０４に対してＴＦＴのしきい値電圧を制御するための不純物元素（リンまたはボロン）を添加しても良い。リンまたはボロンを打ち分けても良いし、どちらか片方のみを添加しても良い。また、この際、最終的に保持容量の第１容量電極となる領域に予めリンを添加しておくと、後に電極として用いやすくなるので好ましい。
【００５２】
次に、結晶質珪素膜２０４上に１００nm厚の酸化珪素膜でなるマスク膜２０５を形成し、その上にレジストマスク２０６a、２０６bを形成する。さらにレジストマスク２０６a、２０６bをマスクとしてマスク膜２０５をエッチングし、開口部２０７a、２０７bを形成する。
【００５３】
この状態で周期表の１５族に属する元素（本実施例ではリン）を添加し、リンドープ領域（リン添加領域）２０８a、２０８bを形成する。なお、添加するリンの濃度は５×１０18〜１×１０20atoms/cm3（好ましくは１×１０19〜５×１０19atoms/cm3）が好ましい。但し、添加すべきリンの濃度は、後のゲッタリング工程の温度、時間、さらにはリンドープ領域の面積によって変化するため、この濃度範囲に限定されるものではない。（図２（Ｃ））
【００５４】
次に、レジストマスク２０６a、２０６bを除去して４５０〜６５０℃（好ましくは５００〜６００℃）の熱処理を２〜１６時間加え、結晶質珪素膜中に残存するニッケルのゲッタリングを行う。ゲッタリング作用を得るためには熱履歴の最高温度から±５０℃程度の温度が必要であるが、結晶化のための熱処理が５５０〜６００℃で行われるため、５００〜６５０℃の熱処理で十分にゲッタリング作用を得ることができる。
【００５５】
本実施例では６００℃、８時間の熱処理を加えることによってニッケルが矢印（図２（Ｄ）参照）の方向に移動し、リンドープ領域２０８a、２０８bにゲッタリングされる。こうして２０９a、２０９bで示される結晶質珪素膜に残存するニッケルの濃度は２×１０17atoms/cm3以下（好ましくは１×１０16atoms/cm3以下）にまで低減される。但し、この濃度は質量二次イオン分析（ＳＩＭＳ）による測定結果であり、測定限界の関係で現状ではこれ以下の濃度は確認できていない。（図２（Ｄ））
【００５６】
こうしてニッケルのゲッタリング工程が終了したら、結晶質珪素膜２０９a、２０９bをパターニングして、ＣＭＯＳ回路の活性層（半導体膜）２１０、画素ＴＦＴの活性層２１１を形成する。その際、ニッケルを捕獲したリン添加領域は完全に除去してしまうことが望ましい。
【００５７】
そして、プラズマＣＶＤ法またはスパッタ法により絶縁膜（図示せず）を形成し、パターニングしてゲート絶縁膜２１２を形成する。このゲート絶縁膜は画素ＴＦＴのゲート絶縁膜として機能することになる絶縁膜であり、膜厚は５０〜２００nmとする。本実施例では７５nm厚の酸化珪素膜を用いる。また、他の珪素を含む絶縁膜を単層または積層で用いても構わない。（図３（Ａ））
【００５８】
なお、この時、ゲート絶縁膜２１２は画素ＴＦＴの上に残すようにして形成し、ＣＭＯＳ回路および保持容量となる領域の上は除去する。なお、本実施例ではＣＭＯＳ回路のみで説明しているが、実際には駆動回路部の一部（特に高速動作を要求される回路群）となる領域の上において除去する。従って、バッファ回路などのようにゲート絶縁膜に高電圧が印加されるような回路の場合に限っては、ゲート絶縁膜２１２と同じ膜厚の絶縁膜を残しておくことが望ましい。
【００５９】
こうして活性層の一部が露呈された状態で、８００〜１１５０℃（好ましくは９００〜１１００℃）の温度で１５分〜８時間（好ましくは３０分〜２時間）の熱処理工程を、酸化性雰囲気下で行う（熱酸化工程）。本実施例では酸素雰囲気中で９５０℃３０分の熱処理工程を行う。
【００６０】
なお、酸化性雰囲気としては、ドライ酸素雰囲気でもウェット酸素雰囲気でも良いが、半導体膜中の結晶欠陥の低減にはドライ酸素雰囲気が適している。また、酸素雰囲気中にハロゲン元素を含ませた雰囲気でも良い。このハロゲン元素を含ませた雰囲気による熱酸化工程では、ニッケルを除去する効果も期待できるので有効である。
【００６１】
こうして熱酸化工程を行うことによりゲート絶縁膜２１２のない部分（ゲート絶縁膜を除去することにより露呈された活性層）には、５〜５０nm（好ましくは１０〜３０nm）の酸化珪素膜（熱酸化膜）２１３、２１４が形成される。最終的に、酸化珪素膜２１３はＣＭＯＳ回路のゲート絶縁膜として機能し、酸化珪素膜２１４は第１保持容量の第１誘電体として機能する。
【００６２】
また、画素ＴＦＴに残存した酸化珪素膜でなるゲート絶縁膜２１２と、その下の半導体膜２１１との界面においても酸化反応が進行する。そのため、最終的に画素ＴＦＴのゲート絶縁膜２１５の膜厚は５０〜２００nm（好ましくは１００〜１５０nm）となる。本実施例では８０nmの厚さとなる。
【００６３】
なお、本実施例では酸化珪素膜２１３、２１４を熱酸化法により形成しているが、減圧熱ＣＶＤ法により薄い酸化珪素膜を形成しても良い。その場合、成膜温度は８００℃前後、成膜ガスとしてはシランと酸素を用いれば良い。
【００６４】
こうして熱酸化工程を終了したら、次にＣＭＯＳ回路のゲート配線２１６（ＮＴＦＴ側）、２１７（ＰＴＦＴ側）、画素ＴＦＴのゲート配線２１８a、２１８b及び第２容量電極２１９を形成する。なお、ゲート配線２１８a、２１８bは画素ＴＦＴがダブルゲート構造であるためゲート配線を２本記載しているが、実際には同一配線である。
【００６５】
なお、第２容量電極２１９は、隣の画素のゲート配線（選択されていないゲート配線）で兼ねることが好ましい。勿論、ゲート配線と平行に、別途容量形成用の配線（容量電極）を形成することも可能である。
【００６６】
また、本実施例ではゲート配線２１６〜２１８および第２容量電極２１９として、下層から珪素膜（導電性を持たせたもの）／窒化タングステン膜／タングステン膜（または下層から珪素膜／タングステンシリサイド膜）という積層膜を用いる。勿論、「発明の実施の形態」で説明した他の導電膜を用いることも可能であることは言うまでもない。また、本実施例では、各ゲート配線の膜厚は２５０nmとする。
【００６７】
なお、本実施例では最下層の珪素膜を、減圧熱ＣＶＤ法を用いて形成する。ＣＭＯＳ回路のゲート絶縁膜は５〜５０nmと薄いため、スパッタ法やプラズマＣＶＤ法を用いた場合、条件によっては半導体膜（活性層）へダメージを与える恐れがある。従って、化学的気相反応で成膜できる熱ＣＶＤ法が好ましい。
【００６８】
この時点で、活性層２１１（後に一部が第１容量電極となる）、第１誘電体２１４および第２容量電極とで第１保持容量が形成される。
【００６９】
次に、ゲート配線２１６〜２１８および第２容量電極２１９を覆って保護膜２２０として２５〜５０nm厚のＳｉＮｘＯｙ（但し、代表的にはｘ＝０．５〜２、ｙ＝０．１〜０．８）膜を形成する。この保護膜２２０はゲート配線２１６〜２１８の酸化を防ぐと同時に、後に珪素膜でなるサイドウォールを除去する際にエッチングストッパーとして機能する。なお、成膜を２回に分けて行うことはピンホールの低減に効果があり有効である。
【００７０】
この時、保護膜２２０を形成する前処理として水素を含むガス（本実施例ではアンモニアガス）を用いたプラズマ処理を行うことは有効である。この前処理によりプラズマによって活性化した（励起した）水素が活性層（半導体膜）内に閉じこめられるため、効果的に水素終端が行われる。
【００７１】
さらに、水素を含むガスに加えて亜酸化窒素ガスを加えると、発生した水分によって被処理体の表面が洗浄され、特に大気中に含まれるボロン等による汚染を効果的に防ぐことができる。
【００７２】
勿論、保護膜２２０としてＳｉＮｘＯｙ膜の代わりに、酸化珪素膜、窒化珪素膜またはそれらの積層膜を用いることができる。
【００７３】
こうして図３（Ｂ）の状態を得る。次に、非晶質珪素膜（図示せず）を形成し、塩素系ガスによる異方性エッチングを行ってサイドウォール２２１〜２２４を形成する。サイドウォール２２１〜２２４を形成したら、画素ＴＦＴのゲート配線上にレジストマスク２２５を形成する。このレジストマスク２２５によって画素ＴＦＴのＬＤＤ領域とソース領域（またはドレイン領域）の接合部の位置を決める。実質的にはＬＤＤ領域の長さが決まる。
【００７４】
なお、本実施例ではサイドウォールの形成材料として珪素膜を用いているが、酸化珪素膜や酸化窒化珪素膜を用いても良いし、保護膜２２０として酸化珪素膜や酸化窒化珪素膜を用いていれば、窒化珪素膜を用いても構わない。
【００７５】
次に、半導体膜２１０、２１１に対して周期表の１５族に属する元素（本実施例ではリン）の添加工程を行う。この時、ゲート配線２１６〜２１８、第２容量電極２１９、サイドウォール２２１〜２２４およびレジストマスク２２５がマスクとなり、自己整合的に不純物領域２２６〜２３０が形成される。不純物領域２２６〜２３０に添加されるリンの濃度は５×１０19〜１×１０21atoms/cm3となるように調節する。本明細書中ではこの時のリン濃度を（ｎ+）で表す。（図３（Ｃ））
【００７６】
この工程は、ゲート絶縁膜の膜厚が薄い部分と厚い部分とで分けて行っても良いし、同時に行っても良い。また、リンの添加工程は質量分離を行うイオンインプランテーション法を用いても良いし、質量分離を行わないプラズマドーピング法を用いても良い。また、加速電圧やドーズ量の条件等は実施者が最適値を設定すれば良い。
【００７７】
こうして図３（Ｃ）の状態を得たら、レジストマスク２２５、サイドウォール２２１〜２２４を除去し、再びリンの添加工程を行う。この工程は先のリンの添加工程よりも低いドーズ量で添加する。こうして先ほどはサイドウォール２２１〜２２４、レジストマスク２２５がマスクとなってリンが添加されなかった領域には低濃度不純物領域が形成される。この低濃度不純物領域に添加されるリンの濃度は５×１０17〜５×１０18atoms/cm3となるように調節する。本明細書中ではこの時のリン濃度を（ｎ-）で表す。（図３（Ｄ））
【００７８】
勿論、この工程もゲート絶縁膜の膜厚が薄い部分と厚い部分とで分けて行っても良いし、同時に行っても良い。また、リンの添加工程は質量分離を行うイオンインプランテーション法を用いても良いし、質量分離を行わないプラズマドーピング法を用いても良い。また、加速電圧やドーズ量の条件等は実施者が最適値を設定すれば良い。
【００７９】
但し、この低濃度不純物領域はＬＤＤ領域として機能することになるため、リンの濃度制御は慎重に行う必要がある。そこで本実施例では、プラズマドーピング法を用い、添加したリンの濃度分布（濃度プロファイル）が図６に示すような設定とする。
【００８０】
図６において、駆動回路側のゲート絶縁膜６０１と画素部側のゲート絶縁膜６０２とは膜厚が異なっている。そのため、添加されるリンの深さ方向の濃度分布が異なるものとなる。
【００８１】
本実施例では、駆動回路側で６０３で示される濃度分布をもち、且つ、画素部側で６０４で示される濃度分布をもつ様にリンの添加条件（加速電圧等）を調節する。この場合、深さ方向の濃度分布は異なるが、結果的に形成される不純物領域（ここでは低濃度不純物領域）６０５、６０６のリン濃度はほぼ等しくなる。
【００８２】
なお、この図６に示した工程は、本明細書中に記載される全ての不純物添加工程において用いることができる。
【００８３】
この工程によりＣＭＯＳ回路を形成するＮＴＦＴのソース領域２３１、ＬＤＤ領域２３２、チャネル形成領域２３３が画定する。また、画素ＴＦＴのソース領域２３４、ドレイン領域２３５、ＬＤＤ領域２３６a〜２３６c、チャネル形成領域２３７a、２３７bが画定する。さらに、第１容量電極２３８が画定する。
【００８４】
なお、本実施例ではチャネル形成領域２３７a、２３７bの間に低濃度不純物領域（ｎ-領域）しか形成されていないが、レジストマスク２２５に隙間を設けて、低濃度不純物領域２３６bの中央に高濃度不純物領域（ｎ+領域）を形成しても構わない。
【００８５】
本実施例の場合、第１容量電極２３８はチャネル形成領域２３７aまたは２３７bと同一組成の半導体領域で形成され、真性または実質的に真性となっている。なお、しきい値電圧を制御する目的に意図的にリンまたはボロンを添加された領域は実質的に真性であると考えて良い。
【００８６】
なお、本実施例ではサイドウォールを用いてＬＤＤ領域を形成する例を示しているが、通常のレジストマスクを用いた方法によりＬＤＤ領域を形成することも可能である。その場合、マスク数（工程数とも言える）は増えるが、ＬＤＤ領域の幅（長さ）や形成位置の設計の自由度が増すという利点がある。
【００８７】
また、ＣＭＯＳ回路のＰＴＦＴとなる領域にもＮＴＦＴと同様に低濃度不純物領域２３９が形成される。
【００８８】
次に、ＣＭＯＳ回路のＰＴＦＴとなる領域以外をレジストマスク２４０a、２４０bで隠し、周期表の１３族に属する元素（本実施例ではボロン）の添加工程を行う。この工程は既に添加されているリンよりも高濃度の不純物領域を形成するようなドーズ量で添加する。具体的には、１×１０20〜３×１０21atoms/cm3の濃度でボロンが添加されるように調節する。本明細書中ではこの時のボロン濃度を（ｐ++）で表す。その結果、ＰＴＦＴとなる領域に形成されていたＮ型導電性を呈する不純物領域は、全てボロンによって導電型が反転し、Ｐ型導電性を呈する不純物領域となる。（図４（Ａ））
【００８９】
勿論、この工程も質量分離を行うイオンインプランテーション法を用いても良いし、質量分離を行わないプラズマドーピング法を用いても良い。また、加速電圧やドーズ量の条件等は実施者が最適値を設定すれば良い。
【００９０】
この工程によりＣＭＯＳ回路を形成するＰＴＦＴのソース領域２４１、ドレイン領域２４２、チャネル形成領域２４３が画定する。また、ＣＭＯＳ回路のＮＴＦＴのドレイン領域２４４が画定する。
【００９１】
こうして全ての不純物領域を形成し終えたら、レジストマスク２４０a、２４０bを除去する。そして、７５０〜１１５０℃の温度範囲で２０分〜１２時間の熱処理工程を行う。本実施例では、９５０℃で２時間の熱処理を不活性雰囲気中において行う。（図４（Ｂ））
【００９２】
この工程では、各不純物領域に添加されたリンまたはボロンを活性化すると同時に、ＬＤＤ領域を内側（チャネル形成領域の方向）へ広げ、ＬＤＤ領域とゲート配線とが三次元的に重なった構造を実現する。
【００９３】
即ち、ＣＭＯＳ回路のＬＤＤ領域２４５ではＬＤＤ領域２４５に含まれるリンがチャネル形成領域２４６の方へ拡散する。その結果、ＬＤＤ領域２４５がゲート配線２１６と三次元的に重なった状態となる。このような構造はホットキャリア注入による劣化を防ぐ上で非常に有効である。
【００９４】
同様に、ＣＭＯＳ回路のＰＴＦＴではソース領域２４７、ドレイン領域２４８がチャネル形成領域２４９の方向へ拡散し、ゲート配線２１７と重なっている。また、画素ＴＦＴではＬＤＤ領域２５０a〜２５０cがそれぞれチャネル形成領域２５１a、２５１bの方向へ拡散し、それぞれゲート配線２１８a、２１８bと重なっている。
【００９５】
この不純物の拡散距離は熱処理の温度や時間によって制御することができる。そのため、ＬＤＤ領域（またはＰＴＦＴのソース領域およびドレイン領域）がゲート配線と重なる距離（長さ）は自由に制御することが可能である。本実施例では重なりの距離が０．０５〜１μm（好ましくは０．１〜０．３μm）となるように調節する。
【００９６】
また、この工程により第１容量電極２５２が画定する。もしも第１容量電極２５２に導電型を与える不純物元素が含まれていれば、この時点で活性化される。
【００９７】
なお、本実施例で形成したゲート配線上の保護膜２２３は、この熱活性化工程でゲート配線が酸化されることを防ぐために設けられている。しかし、この保護膜２２３は必ずしもゲート配線の形成直後に設ける必要はない。即ち、このあと形成される第１層間絶縁膜を形成した後に最上層に保護膜を設け、その後で不純物元素の熱活性化工程を行っても同様の効果を得ることができる。
【００９８】
こうして図４（Ｂ）の状態が得られたら、第１層間絶縁膜２５３を形成する。本実施例では、プラズマＣＶＤ法により形成した１μm厚の酸化珪素膜を用いる。ここで水素化処理を行う。この工程は基板全体をプラズマまたは熱により励起（活性化）した水素に曝す工程である。水素化処理の温度は、熱により励起する場合は３５０〜４５０℃（好ましくは３８０〜４２０℃）とすれば良い。
【００９９】
水素化処理が終了したら、第２容量電極２１９上において第１層間絶縁膜２５３を除去し、第２容量電極２１９の一部を露呈させるように開口部２５４を形成する。次に、露呈された第２容量電極２１９の上に５〜５０nm（好ましくは１０〜３０nm）の酸化珪素膜２５５を形成する。この酸化珪素膜２５５において２５６で示される部分は、上側保持容量の誘電体（第２誘電体）として機能する。こうして図４（Ｃ）の状態を得る。
【０１００】
なお、本実施例では酸化珪素膜２５５を減圧熱ＣＶＤ法により形成する。成膜ガスとしてはシラン（ＳｉＨ4）と亜酸化窒素（Ｎ2Ｏ）を用い、成膜温度を８００℃として高品質な酸化珪素膜（誘電体）を形成することが望ましい。
【０１０１】
次に、１００nm厚のチタン膜でなる遮光膜２５７a〜２５７cを形成する。この時、特に２５７cで示される遮光膜は第３容量電極として機能する。即ち、第２容量電極２１９、第２誘電体２５６および第３容量電極２５７cで第２保持容量が形成される。
【０１０２】
なお、本実施例の場合、遮光膜２５７a〜２５７cは図面上では別々のパターンに図示されているが、実際には同一パターンである。つまり、後にソース配線やドレイン配線を形成する際のコンタクトホールを形成する部分のみ開口されている。
【０１０３】
こうして遮光膜２５７a〜２５７cを形成したら、パッシベーション膜２５８を形成する。パッシベーション膜２５８としては、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、またはこれらの絶縁膜と酸化珪素膜との積層膜を用いることができる。本実施例では３００nm厚の窒化珪素膜をパッシベーション膜として用いる。
【０１０４】
なお、本実施例では窒化珪素膜からなるパッシベーション膜２５８を形成する前処理として、アンモニアガスを用いたプラズマ処理を行い、そのままパッシベーション膜２５８を形成する。この前処理によりプラズマで活性化した（励起した）水素がパッシベーション膜２５８によって閉じこめられる。さらに、水素を含むガスに加えて亜酸化窒素ガスを加えると、発生した水分によって被処理体の表面が洗浄され、特に大気中に含まれるボロン等による汚染を効果的に防ぐことができる。
【０１０５】
こうしてパッシベーション膜２５８を形成したら、ここで４００〜４２０℃程度の熱処理工程を行う。処理雰囲気は不活性雰囲気でも良いし、水素を含む雰囲気であっても良い。この工程では、パッシベーション膜２５８から放出された水素と、その前の水素化工程によって第１層間絶縁膜２５３に多量に含まれている水素とが下へと拡散（上方向はパッシベーション膜２５８がブロッキング層となる）して、活性層が水素終端される。その結果、活性層中の不対結合手を効率良く不活性化することが可能となる。
【０１０６】
この水素化処理が終了したら、第２層間絶縁膜２５９として１μm厚のアクリル膜を形成する。そして、コンタクトホールを形成した後、ＣＭＯＳ回路のソース配線２６０、２６１およびドレイン配線２６２、並びに画素ＴＦＴのソース配線２６３およびドレイン配線２６４を形成する。これらの配線はアルミニウムを主成分とする導電膜をチタン膜で挟んだ積層膜で形成する。（図５（Ａ））
【０１０７】
こうして図５（Ａ）の状態が得られたら、次に、再び１μm厚のアクリル膜を成膜し、第３層間絶縁膜２６５を形成する。そして、遮光膜２５７b、画素ＴＦＴのドレイン配線２６４上においてコンタクトホールを同時に形成し、透明導電膜（代表的にはＩＴＯ膜）でなる画素電極２６６を形成する。（図５（Ｂ））
【０１０８】
この時、遮光膜２５７と画素電極２６６との接続は画素ＴＦＴの上で行うことが好ましい。そうすることで、コンタクトホールによって画素領域の開口率を損ねることを抑えることができる。また、このように画素電極２６６を介してドレイン配線と遮光膜とが同電位になる。
【０１０９】
また、この工程では遮光膜２５７b上とドレイン配線２６４上とで形成するコンタクトホールの深さが異なる。しかしながら、遮光膜２５７bとドレイン配線２６４はどちらも表面がチタン膜であるので、樹脂膜でなる第２、第３層間絶縁膜と十分な選択比を得ることができる。従って、コンタクトホールを同時に形成することに関しては何ら問題はない。
【０１１０】
こうして図５（Ｂ）に示すような構造のＡＭ−ＬＣＤが完成する。本願発明のＡＭ−ＬＣＤは、同一基板上に形成された駆動回路（または信号処理回路）と画素部とでゲート絶縁膜の膜厚が異なる。代表的には、駆動回路に用いられる一部（高速動作を要求する回路）の駆動ＴＦＴの方が画素ＴＦＴよりも薄いゲート絶縁膜を有する。
【０１１１】
さらに、高速動作を要求する回路のゲート絶縁膜と、画素部に設けられる第１保持容量の誘電体（第１誘電体）は同時に形成され、同一膜厚である点にも特徴がある。即ち、本願発明には高速動作を要求する回路のゲート絶縁膜を薄く形成するための工程を、第１誘電体を薄くするための工程と兼ねるという特徴がある。
【０１１２】
また、従来ソース配線やドレイン配線の上に形成していた遮光膜をソース配線やドレイン配線よりも下層に形成し、さらに画素電極と遮光膜とを同電位とすることで、遮光膜を保持容量（第２保持容量）の電極（本実施例では第３容量電極）として用いる点に特徴がある。
【０１１３】
即ち、第１保持容量と第２保持容量とが重なるようにして形成された構造（回路的には並列に接続されている）を有するＡＭ−ＬＣＤを実現することができる。このような構造により面積を広げることなく全体の保持容量のキャパシティを増加させることが可能となる。
【０１１４】
また、本実施例の作製工程に従うと、最終的なＴＦＴの活性層（半導体膜）は、結晶格子に連続性を持つ特異な結晶構造の結晶質珪素膜で形成される。その特徴について以下に説明する。
【０１１５】
まず第１の特徴として、本実施例の作製工程に従って形成した結晶質珪素膜は、微視的に見れば複数の針状又は棒状の結晶（以下、棒状結晶と略記する）が集まって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認できる。
【０１１６】
また、第２の特徴として、電子線回折を利用すると本実施例の作製工程に従って形成した結晶質珪素膜の表面（チャネルを形成する部分）に、結晶軸に多少のずれが含まれているものの主たる配向面として｛１１０｝面を確認することができる。このことはスポット径約１．３５μmの電子線回折写真を観察した際、｛１１０｝面に特有の規則性をもった回折斑点が現れていることから確認される。また、各斑点は同心円上に分布を持っていることも確認されている。
【０１１７】
また、第３の特徴として、Ｘ線回折法（厳密にはθ−２θ法を用いたＸ線回折法）を用いて配向比率を算出してみると｛２２０｝面の配向比率が０．７以上（典型的には０．８５以上）であることが確認されている。なお、配向比率の算出方法は特開平７−３２１３３９号公報に記載された手法を用いる。
【０１１８】
また、第４の特徴として、本出願人は個々の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）により観察し、結晶粒界において結晶格子に連続性があることを確認している。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易に確認できる。
【０１１９】
なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれる粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ；Ryuichi Shimokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp.751-758，1988」に記載された「Planar boundary 」である。
【０１２０】
上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界などが含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在しないと見なすことができる。
【０１２１】
特に結晶軸（結晶面に垂直な軸）が〈１１０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られている。例えば、二つの結晶粒の間に形成された結晶粒界では、両方の結晶の面方位が｛１１０｝である場合、｛１１１｝面に対応する格子縞がなす角をθとするとθ＝70.5°の時にΣ３の対応粒界となることが知られている。
【０１２２】
本実施例を実施して得た結晶質珪素膜において、結晶軸が〈１１０〉である二つの結晶粒の間に形成された結晶粒界をＨＲ−ＴＥＭで観察すると、隣接する結晶粒の各格子縞が約70.5°の角度で連続しているものが多い。従って、その結晶粒界はΣ３の対応粒界、即ち｛２１１｝双晶粒界であると推測できる。
【０１２３】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。従って、この様な結晶構造を有する半導体薄膜は実質的に結晶粒界が存在しない見なすことができる。
【０１２４】
またさらに、７００〜１１５０℃という高い温度での熱処理工程（本実施例における熱酸化工程にあたる）によって結晶粒内に存在する欠陥が殆ど消滅していることがＴＥＭ観察によって確認されている。これはこの熱処理工程の前後で欠陥数が大幅に低減されていることからも明らかである。
【０１２５】
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）によってスピン密度の差となって現れる。現状では本実施例の作製工程に従って作製された結晶質珪素膜のスピン密度は少なくとも 5×1017spins/cm3以下（好ましくは 3×1017spins/cm3以下）であることが判明している。ただし、この測定値は現存する測定装置の検出限界に近いので、実際のスピン密度はさらに低いと予想される。
【０１２６】
以上の事から、本実施例を実施することで得られた結晶質珪素膜は結晶粒内及び結晶粒界が実質的に存在しないため、単結晶シリコン膜又は実質的な単結晶シリコン膜と考えて良い。
【０１２７】
（ＴＦＴの電気特性に関する知見）
本実施例で作製したＴＦＴ（図５（Ａ）に示すＣＭＯＳ回路と同一構造）は、ＭＯＳＦＥＴに匹敵する電気特性を示した。本出願人が試作したＴＦＴ（但し、活性層の膜厚は３５ｎｍ、ゲート絶縁膜の膜厚は８０ｎｍ）からは次に示す様なデータが得られている。
【０１２８】
（１）スイッチング性能（オン／オフ動作切り換えの俊敏性）の指標となるサブスレッショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに80〜150mV/decade（代表的には100〜120mV/decade ）と小さい。
（２）ＴＦＴの動作速度の指標となる電界効果移動度（μFE）が、Ｎチャネル型ＴＦＴで 150〜650cm2/Vs （代表的には 200〜500cm2/Vs ）、Ｐチャネル型ＴＦＴで100〜300cm2/Vs（代表的には 120〜200cm2/Vs）と大きい。
（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖth）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネル型ＴＦＴで-1.5〜0.5 Ｖと小さい。
【０１２９】
以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であることが確認されている。
【０１３０】
〔実施例２〕
本実施例では、具体的にどのような回路にどのような構造のＴＦＴを配置するかを図７、図８を用いて説明する。
【０１３１】
ＡＭ−ＬＣＤは、回路によって最低限必要な動作電圧（電源電圧）が異なる。例えば、画素部では液晶に印加する電圧と画素ＴＦＴを駆動するための電圧とを考慮すると、１４〜２０Ｖもの動作電圧となる。そのため、そのような高電圧が印加されても耐えうる程度のＴＦＴを用いなければならない。
【０１３２】
また、ソース駆動回路やゲート駆動回路に用いられるシフトレジスト回路などは、５〜１０Ｖ程度の動作電圧で十分である。動作電圧が低いほど外部信号との互換性もあり、さらに消費電力を抑えられるという利点がある。ところが、前述の高耐圧型ＴＦＴは耐圧特性が良い代わりに動作速度が犠牲なるため、シフトレジスタ回路のように高速動作が求められる回路には不適当である。
【０１３３】
このように、基板上に形成される回路は、目的に応じて耐圧特性を重視したＴＦＴを求める回路と動作速度を重視したＴＦＴを求める回路とに分かれる。
【０１３４】
ここで具体的に本実施例の構成を図７に示す。図７に示したのは、ＡＭ−ＬＣＤのブロック図を上面から見た図である。７０１は画素部であり、各画素に画素ＴＦＴと保持容量とを備え、表示部として機能する。また、７０２aはシフトレジスタ回路、７０２bはレベルシフタ回路、７０２cはバッファ回路である。これらでなる回路が全体としてゲート駆動回路７０２を形成している。
【０１３５】
なお、図７に示したＡＭ−ＬＣＤではゲート駆動回路を、画素部を挟んで設け、それぞれで同一ゲート配線を共有している、即ち、どちらか片方のゲートドライバに不良が発生してもゲート配線に電圧を印加することができるという冗長性を持たせている。
【０１３６】
また、７０３aはシフトレジスタ回路、７０３bはレベルシフタ回路、７０３cはバッファ回路、７０３dはサンプリング回路であり、これらでなる回路が全体としてソース駆動回路７０３を形成している。画素部を挟んでソース駆動回路と反対側にはプリチャージ回路７０４が設けられている。
【０１３７】
このような構成でなるＡＭ−ＬＣＤにおいて、シフトレジスタ回路７０２a、７０３aは高速動作を求める回路であり、動作電圧が３．３〜１０Ｖ（代表的には３．３〜５Ｖ）と低く、高耐圧特性は特に要求されない。従って、ゲート絶縁膜の膜厚は５〜５０nm（好ましくは１０〜３０nm）と薄くした方が良い。
【０１３８】
図８（Ａ）に示したのは主としてシフトレジスタ回路やその他の信号処理回路のように高速動作を求められる回路に用いるべきＣＭＯＳ回路の概略図である。なお、図８（Ａ）において、８０１aはＮＴＦＴのゲート絶縁膜、８０１bはＰＴＦＴのゲート絶縁膜であり、膜厚を５〜５０nm（好ましくは１０〜３０nm）と薄く設計している。
【０１３９】
また、ＬＤＤ領域８０２の長さは０．１〜０．５μm（代表的には０．２〜０．３μm）が好ましい。また、動作電圧が２〜３Ｖなどのように十分低ければ、ＬＤＤ領域を設けないことも可能である。
【０１４０】
次に、図８（Ｂ）に示すＣＭＯＳ回路は、主としてレベルシフタ回路７０２b、７０３b、バッファ回路７０２c、７０３c、サンプリング回路７０３d、プリチャージ回路７０４に適している。これらの回路は大電流を流す必要があるため、動作電圧は１４〜１６Ｖと高い。特にゲートドライバ側では場合によっては１９Ｖといった動作電圧を必要とする場合もある。従って、非常に良い耐圧特性（高耐圧特性）を有するＴＦＴが必要となる。
【０１４１】
この時、図８（Ｂ）に示したＣＭＯＳ回路において、ＮＴＦＴのゲート絶縁膜８０３a、ＰＴＦＴのゲート絶縁膜８０３bの膜厚は、５０〜２００nm（好ましくは１００〜１５０nm）に設計されている。このように良い耐圧特性を要求する回路は、図８（Ａ）に示したシフトレジスタ回路などのＴＦＴよりもゲート絶縁膜の膜厚を厚くしておくことが好ましい。
【０１４２】
また、ＬＤＤ領域８０４の長さは１〜３μm（代表的には１．５〜２μm）が好ましい。なお、ＬＤＤ領域のうちゲート配線に重なる部分の長さは０．５〜２μm（好ましくは１〜１．５μm）で良い。図８（Ｂ）に示すＣＭＯＳ回路はバッファ回路などのように画素と同程度の高電圧がかかるため、ＬＤＤ領域の長さも画素と同程度またはそれに近い長さとしておくことが望ましい。
【０１４３】
次に、図８（Ｃ）は画素部７０１の概略図を示している。画素ＴＦＴは液晶に印加する電圧分も加味されるため、１４〜１６Ｖの動作電圧を必要とする。また、液晶及び保持容量に蓄積された電荷を１フレーム期間保持しなければならないため、極力オフ電流は小さくなければならない。
【０１４４】
そういった理由から、本実施例ではＮＴＦＴを用いたダブルゲート構造とし、ゲート絶縁膜８０５の膜厚を５０〜２００nm（好ましくは１００〜１５０nm）としている。この膜厚は図８（Ｂ）に示したＣＭＯＳ回路と同じ膜厚であっても良いし、異なる膜厚であっても良い。
【０１４５】
なお、第１保持容量の第１誘電体８０６や第２保持容量の第２誘電体８０７の膜厚は５〜７５nm（好ましくは２０〜５０nm）とすれば良い。
【０１４６】
また、ＬＤＤ領域８０８a、８０８bの長さは２〜４μm（代表的には２．５〜３．５μm）が好ましい。なお、ＬＤＤ領域のうちゲート配線に重なる部分の長さは０．５〜２．５μm（好ましくは１〜１．５μm）で良い。
【０１４７】
また、図８（Ｃ）に示す画素ＴＦＴはオフ電流（ＴＦＴがオフ状態にある時に流れるドレイン電流）を極力低減することが必要であるため、ＬＤＤ領域８０８a、８０８bのうちゲート配線と重ならない領域（通常のＬＤＤ領域として機能する領域）を１〜３．５（好ましくは２〜３μm）μmとしておくことが望ましい。
【０１４８】
以上のように、ＡＭ−ＬＣＤを例にとっても同一基板上には様々な回路が設けられ、回路によって必要とする動作電圧（電源電圧）が異なることがある。この場合には本願発明のようにゲート絶縁膜の膜厚を異ならせたＴＦＴを配置するなどの使い分けが必要となる。
【０１４９】
なお、本実施例の構成を実現するために実施例１に示した回路を用いることは有効である。
【０１５０】
〔実施例３〕
実施例１において、ゲート絶縁膜を選択的に除去する工程に際し、駆動ＴＦＴとなる領域での除去は図９に示すように行うことが望ましい。図９において、９０１は活性層、９０２はゲート絶縁膜の端部、９０３、９０４はゲート配線である。図９に示すように、ゲート配線が活性層を乗り越える部分９０５では、活性層９０１の端部にゲート絶縁膜を残しておくことが望ましい。
【０１５１】
活性層９０１の端部は後に熱酸化工程を行った際にエッジシニングと呼ばれる現象が起こる。これは、活性層端部の下に潜り込むように酸化反応が進行し、端部が薄くなると同時に上へ盛り上がる現象である。そのため、エッジシニング現象が起こるとゲート配線が乗り越え時に断線しやすいという問題が生じる。
【０１５２】
しかしながら、図９に示したような構造となるようにゲート絶縁膜を除去しておけば、ゲート配線が乗り越える部分９０５においてエッジシニング現象を防ぐことができる。そのため、ゲート配線の断線といった問題を未然に防ぐことが可能である。なお、本実施例の構成を実施例１に用いることは有効である。
【０１５３】
〔実施例４〕
本実施例では、実施例１に示した作製工程で基板上にＴＦＴを形成し、実際にＡＭ−ＬＣＤを作製した場合について説明する。
【０１５４】
図５（Ｂ）の状態が得られたら、画素電極２６６上に配向膜を８０nmの厚さに形成する。次に、対向基板としてガラス基板上にカラーフィルタ、透明電極（対向電極）、配向膜を形成したものを準備し、それぞれの配向膜に対してラビング処理を行い、シール材（封止材）を用いてＴＦＴが形成された基板と対向基板とを貼り合わせる。そして、その間に液晶を保持させる。このセル組み工程は公知の手段を用いれば良いので詳細な説明は省略する。
【０１５５】
なお、セルギャップを維持するためのスペーサは必要に応じて設ければ良い。従って、対角１インチ以下のＡＭ−ＬＣＤのようにスペーサがなくてもセルギャップを維持できる場合は特に設けなくても良い。
【０１５６】
次に、以上のようにして作製したＡＭ−ＬＣＤの外観を図１０に示す。アクティブマトリクス基板（ＴＦＴが形成された基板を指す）１１には画素部１２、ソース駆動回路１３、ゲート駆動回路１４、信号処理回路（信号分割回路、Ｄ／Ａコンバータ回路、γ補正回路、差動増幅回路等）１５が形成され、ＦＰＣ（フレキシブルプリントサーキット）１６が取り付けられている。なお、１７は対向基板である。
【０１５７】
なお、本実施例は実施例１〜３のいずれの実施例とも自由に組み合わせることが可能である。
【０１５８】
〔実施例５〕
本実施例では、実施例１において結晶質珪素膜の形成に他の手段を用いた場合について説明する。
【０１５９】
具体的には、非晶質珪素膜の結晶化に特開平７−１３０６５２号公報（米国特許番号０８／３２９，６４４に対応）の実施例２に記載された技術を用いる。同公報に記載された技術は、結晶化を促進する触媒元素（代表的にはニッケル）を非晶質珪素膜の表面に選択的に保持させ、その部分を核成長の種として結晶化を行う技術である。
【０１６０】
この技術によれば、結晶成長に特定の方向性を持たせることができるので非常に結晶性の高い結晶質珪素膜を形成することが可能である。
【０１６１】
また、触媒元素を選択的に保持させるために設けるマスク用の絶縁膜を、そのままゲッタリング用に添加するリンのマスクとすることも可能である。こうすることで工程数を削減することができる。この技術に関しては、本出願人による特開平１０−２４７７３５号公報（米国出願番号０９／０３４，０４１に対応）に詳しい。
【０１６２】
なお、本実施例の構成は実施例１〜４のいずれの構成とも自由に組み合わせることが可能である。
【０１６３】
〔実施例６〕
実施例１で説明したニッケル（珪素膜を結晶化するために用いた触媒元素）をゲッタリングするためにリンを用いたが、本実施例では他の元素を用いてニッケルをゲッタリングする場合について説明する。
【０１６４】
まず、実施例１の工程に従って、図２（Ｂ）の状態を得る。図２（Ｂ）において、２０４は結晶質珪素膜である。但し、本実施例では結晶化に用いるニッケルの濃度を極力低いものとしている。具体的には、非晶質珪素膜上に重量換算で０．５〜３ppmのニッケルを含む層を形成し、結晶化のための熱処理を行う。これにより形成された結晶質珪素膜中に含まれるニッケル濃度は、１×１０17〜１×１０19atoms/cm3（代表的には５×１０17〜１×１０18atoms/cm3）となる。
【０１６５】
そして、結晶質珪素膜を形成したら、ハロゲン元素を含む酸化性雰囲気中で熱処理を行う。温度は８００〜１１５０℃（好ましくは９００〜１０００℃）とし、処理時間は１０分〜４時間（好ましくは３０分〜１時間）とする。
【０１６６】
本実施例では、酸素雰囲気中に対して３〜１０体積％の塩化水素を含ませた雰囲気中において、９５０℃３０分の熱処理を行う。
【０１６７】
この工程により結晶質珪素膜中のニッケルは揮発性の塩化ニッケルとなって処理雰囲気中に離脱する。即ち、ハロゲン元素のゲッタリング作用によってニッケルを除去することが可能となる。但し、結晶質珪素膜中に存在するニッケル濃度が高すぎると、ニッケルの偏析部で酸化が異常に進行するという問題を生じる。そのため、結晶化の段階で用いるニッケルの濃度を極力低くする必要がある。
【０１６８】
なお、本実施例の構成は実施例１〜実施例５のいずれの構成とも自由に組み合わせることが可能である。
【０１６９】
〔実施例７〕
本実施例では、実施例１に示したＣＭＯＳ回路や画素部の構造を異なるものとした場合について説明する。具体的には、回路の要求する仕様に応じてＬＤＤ領域の配置を異ならせる例を示す。
【０１７０】
なお、ＣＭＯＳ回路および画素部の基本構造は図１に既に示したので本実施例では必要箇所のみに符号を付して説明することとする。また、本実施例のＴＦＴ構造は、基本的には実施例１の作製方法を参考にすれば良いが、ＮＴＦＴのＬＤＤ領域の形成にレジストマスクを用いる必要がある。
【０１７１】
まず、図１１（Ａ）に示した回路は、ＣＭＯＳ回路において、ＮＴＦＴのＬＤＤ領域２１をチャネル形成領域２２のドレイン領域２３側のみに接して設けることを特徴としている。なお、この構造はソース領域側をレジストマスクで隠しておくことで実現できる。
【０１７２】
駆動回路や信号処理回路に用いられるＣＭＯＳ回路は高速動作を要求されるため、動作速度を低下させる要因となりうる抵抗成分は極力排除する必要がある。しかしながら、ホットキャリア耐性を高めるために必要なＬＤＤ領域は抵抗成分として働いてしまうため、動作速度を犠牲にしてしまう。
【０１７３】
しかし、ホットキャリア注入が生じるのはチャネル形成領域のドレイン領域側の端部であり、その部分にゲート電極と三次元的に重なったＬＤＤ領域が存在すればホットキャリア対策は十分である。従って、必ずしもチャネル形成領域のソース領域側の端部には必要以上にＬＤＤ領域を設けておく必要はない。
【０１７４】
なお、図１１（Ａ）の構造はソース領域とドレイン領域とが入れ替わる画素ＴＦＴのような動作をする場合には適用できない。ＣＭＯＳ回路の場合、通常はソース領域およびドレイン領域が固定されるため、図１１（Ａ）のような構造を実現することができる。
【０１７５】
次に、図１１（Ｂ）に示した回路は、ＣＭＯＳ回路において、ＮＴＦＴをダブルゲート構造、ＰＴＦＴをシングルゲート構造とした場合の例である。このような構造は、高耐圧であることを要求される駆動回路（バッファ回路、サンプリング回路など）に用いる。
【０１７６】
この場合、ＮＴＦＴのＬＤＤ領域２４a、２４bをチャネル形成領域２５a、２５bそれぞれのドレイン領域２６側（またはドレイン領域２６に近い側）のみに設けることを特徴としている。
【０１７７】
このような構造とすることでソース領域側のＬＤＤ領域による抵抗成分をなくし、ダブルゲート構造とすることでソース−ドレイン間にかかる電界を分散させて緩和する効果がある。
【０１７８】
なお、本実施例の構成は実施例１〜６のいずれの構成とも自由に組み合わせることが可能である。
【０１７９】
〔実施例８〕
実施例１において、必要に応じてＴＦＴの下（具体的には活性層の下）に遮光膜を設けることは、光励起によるリーク電流を抑制する上で有効である。特に、リーク電流（またはオフ電流）を極力抑える必要がある画素ＴＦＴの下に設けることは効果的である。
【０１８０】
遮光膜としては、金属膜、黒色樹脂膜などを用いることができるが、金属膜を用いた場合には当該金属膜を用いて、遮光膜と活性層との間に他の保持容量を形成することも可能である。こうすることで一つの画素ＴＦＴに対して三つの保持容量が接続された構造が実現される。
【０１８１】
なお、本実施例の構成は実施例１〜７のいずれの構成とも自由に組み合わせることが可能である。
【０１８２】
〔実施例９〕
本実施例では、本願発明を用いて形成された画素部の構造について、図１２〜１７を用いて説明する。なお、基本的な断面構造は図１〜５の説明を参考にすると良い。
【０１８３】
まず、図１２において、３１は半導体膜でなる画素ＴＦＴの活性層である。図面上には四つの画素に相当する四つの活性層が配置されている。また、３２で示される点線は画素ＴＦＴのゲート絶縁膜の端部である。この点線３２に囲まれた領域のゲート絶縁膜が選択的に除去される。この状態は、図３（Ａ）に示す工程までが終了した状態である。
【０１８４】
次に、図１３は図１２にゲート配線３３a、３３bを重ねた状態を示す。この状態は図３（Ｂ）の工程まで終了した状態に相当する。なお、活性層３１と重なる部分３４はゲート電極として機能する。
【０１８５】
本実施例では、選択されたゲート配線３３aの隣のゲート配線３３bを保持容量に用いる。この構成自体は知られており、選択されたゲート配線以外のゲート配線をコモン電位（ビデオ信号の中間電位）に落としておくことで容量形成用の配線として用いる構成である。
【０１８６】
ここでゲート配線３３bに注目すると、点線３５で囲まれた領域において、ゲート配線３３bと活性層３１とが重なり合っている。また、図面上では図示されないが、点線３５で囲まれた領域ではゲート絶縁膜が除去されて５〜５０nm厚の第１誘電体が設けられている。即ち、この部分で本願発明の第１保持容量が形成される。なお、点線３５で囲まれた領域に形成される第１保持容量は画素３０の保持容量として機能する。
【０１８７】
この構造の利点は、別途容量形成用の配線を形成する必要がないので、画素の開口率を高めることができる点にある。但し、この構成は特に直視型液晶ディスプレイなどに有効であり、上下反転駆動（上から走査したり下から走査したりする駆動方法で、プロジェクターなどに用いられる）を行う液晶ディスプレイには不向きである。そういった上下反転駆動を行う液晶ディスプレイには、インターレース方式の駆動方法（ゲート配線を１本おきに選択する駆動方法）などを用いることが望ましい。
【０１８８】
次に、図１４は図１３に遮光膜３６a、３６bを重ねた状態である。この状態は図５（Ａ）において、遮光膜２５７a〜２５７cまで形成した時点の状態に相当する。なお、本実施例の構造とする場合、遮光膜は一つの画素に一つの割合で設けられ、通常の遮光膜（ブラックマトリクス等と呼ばれる）のように、全画素において共通な導電層とはならない。
【０１８９】
この時、図１４ではゲート配線と遮光膜との間に第１層間絶縁膜（図示せず）が設けられており、３７で示される点線で囲まれた領域が選択的に除去されて５〜５０nm厚の第２誘電体のみが存在する。
【０１９０】
この遮光膜３６a、３６bは基本的にゲート配線に重なるように設けられるため、点線３７で囲まれた領域に本願発明の第２保持容量が形成される。但し、図１４において、点線３７で囲まれた領域に形成される第２保持容量は画素３０の保持容量として機能する。即ち、遮光膜３６aは画素３０の画素ＴＦＴ部を隠す遮光膜としての機能を果たし、遮光膜３６bは遮光膜であると同時に、画素３０の保持容量を形成する第３容量電極としての機能を兼ねている。
【０１９１】
次に、図１５は図１４にソース配線３８およびドレイン配線（ドレイン電極）３９を重ねた状態である。この状態は図５（Ａ）の工程を終了した状態に相当する。なお、４０はソース配線３８と活性層３１とのコンタクト部分、４１はドレイン配線３９と活性層３１とのコンタクト部分である。
【０１９２】
次に、図１６は図１５に画素電極４２（点線で示される）を重ねた状態である。この状態は図５（Ｂ）の工程を終了した状態に相当する。なお、４３はドレイン配線３９と画素電極４２とのコンタクト部分、４４は遮光膜３６と画素電極４２とのコンタクト部分である。
【０１９３】
ここで、図１６をＡ−Ａ’で切った断面を図１７（Ａ）に、Ａ−Ａ”で切った断面を図１７（Ｂ）に示す。なお、図１７（Ａ）、（Ｂ）では図１２〜１６で用いた符号を対応箇所に用いている。また、基板、下地膜、保護膜、層間絶縁膜、パッシベーション膜、活性層の構成（ソース領域、ドレイン領域、ＬＤＤ領域またはチャネル形成領域）等には符号をつけてないが、「発明の実施の形態」の欄（図１参照）や「実施例１」の欄（図２〜５参照）に対応するので、ここでの説明は省略する。
【０１９４】
なお、本実施例の構成は、実施例１〜８のいずれの構成とも自由に組み合わせることが可能である。
【０１９５】
〔実施例１０〕
本実施例では、画素ＴＦＴのソース領域、ドレイン領域またはＬＤＤ領域を形成するための不純物元素の添加工程を、実施例１とは異なる順とした場合の例について説明する。
【０１９６】
まず、図３（Ｃ）に示したリンの添加工程（ｎ+領域形成工程）を図３（Ｄ）に示したリンの添加工程（ｎ-領域形成工程）と入れ替えても良い。
【０１９７】
また、図４（Ａ）に示したボロンの添加工程（ｐ++領域形成工程）を図３（Ｃ）に示したリンの添加工程（ｎ+領域形成工程）の前（図３（Ｂ）と図３（Ｃ）の間）に行っても良い。
【０１９８】
また、図４（Ａ）に示したボロンの添加工程（ｐ++領域形成工程）を図３（Ｄ）に示したリンの添加工程（ｎ-領域形成工程）の前（図３（Ｃ）と図３（Ｄ）の間）に行っても良い。
【０１９９】
なお、本実施例の構成は実施例１〜９のいずれの構成とも自由に組み合わせることが可能である。
【０２００】
〔実施例１１〕
本実施例では、画素ＴＦＴのソース領域、ドレイン領域またはＬＤＤ領域を形成するための不純物元素の添加工程を、実施例１とは異なる順とした場合の例について説明する。
【０２０１】
まず、図３（Ｂ）の状態を得た後に、すぐ図４（Ａ）に示したボロンの添加工程（ｐ++領域形成工程）を行う。その次に、図３（Ｄ）に示したリンの添加工程（ｎ-領域形成工程）を行い、その後、図３（Ｃ）に示したリンの添加工程（ｎ+領域形成工程）を行う。
【０２０２】
また、図３（Ｂ）の状態を得た後に、すぐ図３（Ｄ）に示したリンの添加工程（ｎ-領域形成工程）を行う。その次に、図４（Ａ）に示したボロンの添加工程（ｐ++領域形成工程）を行い、その後、図３（Ｃ）に示したリンの添加工程（ｎ+領域形成工程）を行うこともできる。
【０２０３】
本実施例の場合、リンの添加工程（ｎ+領域形成工程）を最後に行うことになるため、マスクとして用いたサイドウォールをそのままゲート配線の側壁に残すことになる。そのため、本実施例を実施する際には、サイドウォールの材料として酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜を用いることが好ましい。珪素膜などの半導体膜を用いると、サイドウォールと活性層との間に寄生容量を形成してしまう恐れがある。
【０２０４】
勿論、リンの添加工程（ｎ+領域形成工程）を行った後にサイドウォールを除去する工程を入れても構わない。
【０２０５】
しかしながら、サイドウォールを残すことでゲート配線の段差が鋭角でなくなるという利点がある。そのため、ゲート配線の上に絶縁膜を形成する際に被覆不良などによりカスプ（巣）などが発生することを防ぐことができる。
【０２０６】
なお、本実施例の構成は、実施例１〜９のいずれの構成とも自由に組み合わせることが可能である。
【０２０７】
〔実施例１２〕
本実施例では、実施例１とは異なる手段で結晶質珪素膜を形成する場合の例について説明する。
【０２０８】
実施例１では非晶質半導体膜（具体的には非晶質珪素膜）の結晶化に触媒元素（ニッケル）を用いたが、本実施例では触媒元素を用いないで熱結晶化させた場合について説明する。
【０２０９】
本実施例の場合、非晶質珪素膜を形成したら、５８０〜６４０℃（代表的には６００℃）の温度で、１２〜３０時間（代表的には１６〜２４時間）の熱処理を行って結晶化し、結晶質珪素膜を得る。従って、実施例１に示したようなゲッタリング工程は省略することができる。
【０２１０】
このように本願発明の構造が実現できるのであれば、いわゆる高温ポリシリコンと呼ばれる結晶質珪素膜を用いたプロセスを本願発明に組み合わせることは容易である。
【０２１１】
なお、本実施例の構成は実施例１〜１１のいずれの実施例とも自由に組み合わせることができる。
【０２１２】
〔実施例１３〕
本実施例では実施例１とは異なる方法で第１層間絶縁膜を形成する例について説明する。説明には図１８を用いる。
【０２１３】
まず、実施例１の作製工程に従って図４（Ｂ）に示した活性化工程までを終了させる。次に、５０〜１００ｎｍ（本実施例では７０ｎｍ）の窒化酸化珪素膜１８０１を形成し、その上に６００ｎｍ〜１μm（本実施例では８００ｎｍ）の窒化酸化珪素膜１８０２を形成する。さらに、その上にレジストマスク１８０３を形成する。（図１８（Ａ））
【０２１４】
なお、窒化酸化珪素膜１８０１と窒化酸化珪素膜１８０２とでは含有される窒素、酸素、水素及び珪素の組成比が異なる。窒化酸化珪素膜１８０１は窒素７％、酸素５９％、水素２％、珪素３２％となっており、窒化酸化珪素膜１８０２は窒素３３％、酸素１５％、水素２３％、珪素２９％となっている。勿論、この組成比に限定されるものではない。
【０２１５】
また、レジストマスク１８０３は膜厚が厚いため、窒化酸化珪素膜１８０２の表面の起伏を完全に平坦化することができる。
【０２１６】
次に、四フッ化炭素と酸素との混合ガスを用いたドライエッチング法によりレジストマスク１８０３及び窒化酸化珪素膜１８０２のエッチングを行う。本実施例の場合、四フッ化炭素と酸素との混合ガスを用いたドライエッチングにおいて、窒化酸化珪素膜１８０２とレジストマスク１８０３のエッチングレートがほぼ等しい。
【０２１７】
このエッチング工程により図１８（Ｂ）に示すようにレジストマスク１８０３は完全に除去され、窒化酸化珪素膜１８０２の一部（本実施例では表面から深さ３００ｎｍまで）がエッチングされる。その結果、レジストマスク１８０３の表面の平坦度がそのままエッチングされた窒化酸化珪素膜の表面の平坦度に反映される。
【０２１８】
こうして極めて平坦性の高い第１層間絶縁膜１８０４を得る。本実施例の場合、第１層間絶縁膜１８０４の膜厚は５００ｎｍとなる。このあとの工程は実施例１の作製工程を参照すれば良い。
【０２１９】
なお、本実施例の構成は、実施例１〜１２のいずれの実施例とも自由に組み合わせることが可能である。
【０２２０】
〔実施例１４〕
本願発明は従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上にＴＦＴを形成する際に用いることも可能である。即ち、半導体回路上に反射型ＡＭ−ＬＣＤが形成された三次元構造の半導体装置を実現することも可能である。
【０２２１】
また、前記半導体回路はＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ基板上に形成されたものであっても良い。
【０２２２】
なお、本実施例を実施するにあたって、実施例１〜１３のいずれの構成を組み合わせても構わない。
【０２２３】
〔実施例１５〕
本願発明はアクティブマトリクス型ＥＬ（エレクトロルミネッセンス）ディスプレイ（ＥＬ表示装置ともいう）に適用することも可能である。その例を図１９に示す。
【０２２４】
図１９はアクティブマトリクス型ＥＬディスプレイの回路図である。８１は表示領域を表しており、その周辺にはＸ方向（ゲート側）駆動回路８２、Ｙ方向（ソース側）駆動回路８３が設けられている。また、表示領域８１の各画素は、スイッチング用ＴＦＴ８４、コンデンサ８５、電流制御用ＴＦＴ８６、ＥＬ素子８７を有し、スイッチング用ＴＦＴ８４にＸ方向信号線（ゲート信号線）８８a（または８８b）、Ｙ方向信号線（ソース信号線）８９a（または８９b、８９c）が接続される。また、電流制御用ＴＦＴ８６には、電源線９０a、９０bが接続される。
【０２２５】
本実施例のアクティブマトリクス型ＥＬディスプレイでは、Ｘ方向駆動回路８２、Ｙ方向駆動回路８３に用いられるＴＦＴのゲート絶縁膜が、スイッチング用ＴＦＴ８４や電流制御用ＴＦＴ８６のゲート絶縁膜よりも薄くなっている。また、コンデンサ８５が本願発明の保持容量で形成されている。
【０２２６】
なお、本実施例のアクティブマトリクス型ＥＬディスプレイに対して、実施例１〜３、５〜１４のいずれの構成を組み合わせても良い。
【０２２７】
〔実施例１６〕
本実施例では、本願発明を用いてＥＬ（エレクトロルミネセンス）表示装置を作製した例について説明する。なお、図２０（Ａ）は本願発明のＥＬ表示装置の上面図であり、図２０（Ｂ）はその断面図である。
【０２２８】
図２０（Ａ）において、４００１は基板、４００２は画素部、４００３はソース側駆動回路、４００４はゲート側駆動回路であり、それぞれの駆動回路は配線４００５を経てＦＰＣ（フレキシブルプリントサーキット）４００６に至り、外部機器へと接続される。
【０２２９】
このとき、画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４を囲むようにして第１シール材４１０１、カバー材４１０２、充填材４１０３及び第２シール材４１０４が設けられている。
【０２３０】
また、図２０（Ｂ）は図２０（Ａ）をＡ−Ａ’で切断した断面図に相当し、基板４００１の上にソース側駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示している。）４２０１及び画素部４００２に含まれる画素ＴＦＴ（但し、ここではＥＬ素子への電流を制御するＴＦＴを図示している。）４２０２が形成されている。
【０２３１】
本実施例では、駆動ＴＦＴ４２０１には図１の駆動回路と同じ構造のＴＦＴが用いられる。また、画素ＴＦＴ４２０２には図１の画素部と同じ構造のＴＦＴが用いられる。
【０２３２】
駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０２の上には樹脂材料でなる層間絶縁膜（平坦化膜）４３０１が形成され、その上に画素ＴＦＴ４２０２のドレインと電気的に接続する画素電極（陽極）４３０２が形成される。画素電極４３０２としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物または酸化インジウムと酸化亜鉛との化合物を用いることができる。
【０２３３】
そして、画素電極４３０２の上には絶縁膜４３０３が形成され、絶縁膜４３０３は画素電極４３０２の上に開口部が形成されている。この開口部において、画素電極４３０２の上にはＥＬ（エレクトロルミネッセンス）層４３０４が形成される。ＥＬ層４３０４は公知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０２３４】
ＥＬ層４３０４の形成方法は公知の技術を用いれば良い。また、ＥＬ層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０２３５】
ＥＬ層４３０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４３０５が形成される。また、陰極４３０５とＥＬ層４３０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で両者を連続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４３０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０２３６】
そして陰極４３０５は４３０６で示される領域において配線４００５に電気的に接続される。配線４００５は陰極４３０５に所定の電圧を与えるための配線であり、導電性材料４３０７を介してＦＰＣ４００６に電気的に接続される。
【０２３７】
以上のようにして、画素電極（陽極）４３０２、ＥＬ層４３０４及び陰極４３０５からなるＥＬ素子が形成される。このＥＬ素子は、第１シール材４１０１及び第１シール材４１０１によって基板４００１に貼り合わされたカバー材４１０２で囲まれ、充填材４１０３により封入されている。
【０２３８】
カバー材４１０２としては、ガラス板、金属板（代表的にはステンレス板）、セラミックス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０２３９】
但し、ＥＬ素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０２４０】
また、充填材４１０３としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４１０３の内部に吸湿性物質（好ましくは酸化バリウム）を設けておくとＥＬ素子の劣化を抑制できる。
【０２４１】
また、充填材４１０３の中にスペーサを含有させてもよい。このとき、スペーサを酸化バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。また、スペーサを設けた場合、スペーサからの圧力を緩和するバッファ層として陰極４３０５上に樹脂膜を設けることも有効である。
【０２４２】
また、配線４００５は導電性材料４３０７を介してＦＰＣ４００６に電気的に接続される。配線４００５は画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４に送られる信号をＦＰＣ４００６に伝え、ＦＰＣ４００６により外部機器と電気的に接続される。
【０２４３】
また、本実施例では第１シール材４１０１の露呈部及びＦＰＣ４００６の一部を覆うように第２シール材４１０４を設け、ＥＬ素子を徹底的に外気から遮断する構造となっている。こうして図２０（Ｂ）の断面構造を有するＥＬ表示装置となる。なお、本実施例のＥＬ表示装置は実施例１乃至３または５乃至１４のいずれの構成を組み合わせて作製しても構わない。
【０２４４】
〔実施例１７〕
本実施例では、実施例１６に示したＥＬ表示装置の画素部に用いることができる画素構造の例を図２１（Ａ）〜（Ｃ）に示す。なお、本実施例において、４４０１はスイッチング用ＴＦＴ４４０２のソース配線、４４０３はスイッチング用ＴＦＴ４４０２のゲート配線、４４０４は電流制御用ＴＦＴ、４４０５はコンデンサ、４４０６、４４０８は電流供給線、４４０７はＥＬ素子とする。
【０２４５】
図２１（Ａ）は、二つの画素間で電流供給線４４０６を共通とした場合の例である。即ち、二つの画素が電流供給線４４０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２４６】
また、図２１（Ｂ）は、電流供給線４４０８をゲート配線４４０３と平行に設けた場合の例である。なお、図２１（Ｂ）では電流供給線４４０８とゲート配線４４０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電流供給線４４０８とゲート配線４４０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２４７】
また、図２１（Ｃ）は、図２１（Ｂ）の構造と同様に電流供給線４４０８をゲート配線４４０３と平行に設け、さらに、二つの画素を電流供給線４４０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線４４０８をゲート配線４４０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２４８】
〔実施例１８〕
本願発明の電気光学装置や半導体回路は電気器具の表示部や信号処理回路として用いることができる。そのような電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置などが挙げられる。それら電気器具の具体例を図２２〜２４に示す。
【０２４９】
図２２（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示部２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明の電気光学装置は表示部２００４に、本願発明の半導体回路は音声出力部２００２、音声入力部２００３またはＣＰＵやメモリ等に用いることができる。
【０２５０】
図２２（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明の電気光学装置は表示部２１０２に、本願発明の半導体回路は音声入力部２１０３またはＣＰＵやメモリ等に用いることができる。
【０２５１】
図２２（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５で構成される。本願発明の電気光学装置は表示部２２０５に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２５２】
図２２（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３で構成される。本願発明の電気光学装置は表示部２３０２に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２５３】
図２２（Ｅ）はリアプロジェクター（プロジェクションＴＶ）であり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は表示装置２４０３に用いることができ、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２５４】
図２２（Ｆ）はフロントプロジェクターであり、本体２５０１、光源２５０２、表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明は表示装置２５０３に用いることができ、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２５５】
図２３（Ａ）はパーソナルコンピュータであり、本体２６０１、映像入力部２６０２、表示部２６０３、キーボード２６０４等を含む。本願発明の電気光学装置は表示部２６０３に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２５６】
図２３（Ｂ）は電子遊戯機器（ゲーム機器）であり、本体２７０１、記録媒体２７０２、表示部２７０３及びコントローラー２７０４を含む。この電子遊技機器から出力された音声や映像は筐体２７０５及び表示部２７０６を含む表示ディスプレイにて再生される。コントローラー２７０４と本体２７０１との間の通信手段または電子遊技機器と表示ディスプレイとの間の通信手段は、有線通信、無線通信もしくは光通信が使える。本実施例では赤外線をセンサ部２７０７、２７０８で検知する構成となっている。本願発明の電気光学装置は表示部２７０３、２７０６に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２５７】
図２３（Ｃ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤー（画像再生装置）であり、本体２８０１、表示部２８０２、スピーカ部２８０３、記録媒体２８０４及び操作スイッチ２８０５を含む。なお、この画像再生装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ ＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本願発明の電気光学装置は表示部２８０２やＣＰＵやメモリ等に用いることができる。
【０２５８】
図２３（Ｄ）はデジタルカメラであり、本体２９０１、表示部２９０２、接眼部２９０３、操作スイッチ２９０４、受像部（図示せず）を含む。本願発明の電気光学装置は表示部２９０２やＣＰＵやメモリ等に用いることができる。
【０２５９】
なお、図２２（Ｅ）のリアプロジェクターや図２２（Ｆ）のフロントプロジェクターに用いることのできる光学エンジンについての詳細な説明を図２４に示す。なお、図２４（Ａ）は光学エンジンであり、図２４（Ｂ）は光学エンジンに内蔵される光源光学系である。
【０２６０】
図２４（Ａ）に示す光学エンジンは、光源光学系３００１、ミラー３００２、３００５〜３００７、ダイクロイックミラー３００３、３００４、光学レンズ３００８a〜３００８c、プリズム３０１１、表示装置３０１０、投射光学系３０１２を含む。投射光学系３０１２は、投射レンズを備えた光学系である。本実施例は表示装置３０１０を三つ使用する三板式の例を示したが、単板式であってもよい。また、図２４（Ａ）中において矢印で示した光路には、光学レンズ、偏光機能を有するフィルム、位相差を調節するためのフィルムもしくはＩＲフィルム等を設けてもよい。
【０２６１】
また、図２４（Ｂ）に示すように、光源光学系３００１は、光源３０１３、３０１４、合成プリズム３０１５、コリメータレンズ３０１６、３０２０、レンズアレイ３０１７、３０１８、偏光変換素子３０１９を含む。なお、図２４（Ｂ）に示した光源光学系は光源を２つ用いたが、一つでも良いし、三つ以上としてもよい。また、光源光学系の光路のどこかに、光学レンズ、偏光機能を有するフィルム、位相差を調節するフィルムもしくはＩＲフィルム等を設けてもよい。
【０２６２】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。また、本実施例の電気器具は実施例１〜１７のどのような組み合わせからなる構成を用いても実現することができる。
【０２６３】
【発明の効果】
本願発明を用いることで同一基板上に、異なる膜厚のゲート絶縁膜を有するＴＦＴを形成することができる。そのため、ＡＭ−ＬＣＤに代表される電気光学装置や、そのような電気光学装置を表示部（表示ディスプレイ）として有する電気器具を含む半導体装置において、回路が要求する仕様に応じて適切な性能の回路を配置することが可能となり、半導体装置の性能や信頼性を大幅に向上させることができる。
【０２６４】
また、電気光学装置の画素部において、保持容量の誘電体を薄くすることができ、小さい面積で大きなキャパシティを有する保持容量を形成することができる。さらに、その保持容量をゲート配線やソース配線の下に隠すことができる。そのため、対角１インチ以下の表示部をもつ電気光学装置においても開口率を低下させることなく、十分な保持容量を確保することが可能となる。
【図面の簡単な説明】
【図１】 ＡＭ−ＬＣＤの断面構造を示す図。
【図２】 ＡＭ−ＬＣＤの作製工程を示す図。
【図３】 ＡＭ−ＬＣＤの作製工程を示す図。
【図４】 ＡＭ−ＬＣＤの作製工程を示す図。
【図５】 ＡＭ−ＬＣＤの作製工程を示す図。
【図６】 不純物元素を添加する際の濃度分布の関係を示す図。
【図７】 ＡＭ−ＬＣＤのブロック図を示す図。
【図８】 ＡＭ−ＬＣＤの回路配置を示す図。
【図９】 駆動ＴＦＴ（ＣＭＯＳ回路）の構造を示す図。
【図１０】 ＡＭ−ＬＣＤの外観を示す図。
【図１１】 ＣＭＯＳ回路の断面構造を示す図。
【図１２】 画素部の上面構造を示す図。
【図１３】 画素部の上面構造を示す図。
【図１４】 画素部の上面構造を示す図。
【図１５】 画素部の上面構造を示す図。
【図１６】 画素部の上面構造を示す図。
【図１７】 画素部の断面構造を示す図。
【図１８】 ＡＭ−ＬＣＤの作製工程を示す図。
【図１９】 ＥＬ表示装置の回路構成を示す図。
【図２０】 ＥＬ表示装置の上面構造及び断面構造を示す図。
【図２１】 ＥＬ表示装置の画素部の構造を示す図。
【図２２】 電気器具の一例を示す図。
【図２３】 電気器具の一例を示す図。
【図２４】 光学エンジンの構成を示す図。
【発明の属する技術分野】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置に関する。例えば、液晶表示装置やＥＬ（エレクトロルミネセンス）表示装置に代表される電気光学装置、半導体回路及び本願発明の電気光学装置または半導体回路を用いた電気器具（電子機器）の構成に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電気器具は全て半導体装置である。
【０００３】
【従来の技術】
薄膜トランジスタ（以下、ＴＦＴという）は透明基板上に形成することができるので、アクティブマトリクス型液晶ディスプレイ（以下、ＡＭ−ＬＣＤという）への応用開発が積極的に進められてきた。結晶質半導体膜（代表的にはポリシリコン膜）を利用したＴＦＴは高移動度が得られるので、同一基板上に機能回路を集積させて高精細な画像表示を実現することが可能とされている。
【０００４】
基本的にＡＭ−ＬＣＤは画像を表示する画素部（画素マトリクス回路ともいう）と、画素部に配列された各画素のＴＦＴを駆動するゲート駆動回路（ゲートドライバー回路ともいう）、各画素ＴＦＴへ画像信号を送るソース駆動回路（ソースドライバー回路ともいう）またはデータ駆動回路（データドライバー回路ともいう）が同一基板上に形成されてなる。なお、ゲート駆動回路及びソース駆動回路が形成される領域を駆動回路部と呼ぶ。
【０００５】
近年では、これら画素部と駆動回路部の他に、信号分割回路やγ補正回路などといった信号処理回路をも同一基板上に設けたシステム・オン・パネルが提案されている。
【０００６】
しかしながら、画素部と駆動回路部とでは回路が要求する性能が異なるため、同一構造のＴＦＴで全ての回路仕様を満足させることは困難である。即ち、高速動作を重視するシフトレジスタ回路等を含む駆動回路部と、高耐圧特性を重視する画素部を構成するＴＦＴ（以下、画素ＴＦＴという）とを同時に満足させるＴＦＴ構造は確立されていないのが現状である。
【０００７】
そこで本出願人は駆動回路を構成するＴＦＴ（以下、駆動ＴＦＴという）と画素ＴＦＴとでゲート絶縁膜の膜厚を異ならせるという構成を出願済みである（特開平１０−０５６１８４号公報、対応米国特許番号第０８／８６２，８９５）。具体的には、駆動ＴＦＴのゲート絶縁膜を画素ＴＦＴのゲート絶縁膜よりも薄くするというものである。
【０００８】
【発明が解決しようとする課題】
本願発明では、上記公報に記載された構成を基本として、さらに画素部に関する改善を行っている。具体的には、小さい面積で大容量を確保しうる保持容量を形成するための構造を提供するものである。
【０００９】
そして、ＡＭ−ＬＣＤに代表される電気光学装置の各回路を機能に応じて適切な構造のＴＦＴでもって形成し、高い信頼性を有する電気光学装置を提供することを課題とする。延いては、そのような電気光学装置を表示部として有する半導体装置（電気器具）の信頼性を高めることを課題とする。
【００１０】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
画素ＴＦＴと保持容量とを有する画素部と、該画素部を駆動する駆動回路部とを含む半導体装置において、
前記保持容量は第１保持容量と第２保持容量とが並列に接続されて形成されており、
前記第１保持容量は、前記画素ＴＦＴの活性層に電気的に接続された第１容量電極、第１誘電体および第２容量電極で形成され、前記第２保持容量は、前記第２容量電極、第２誘電体および第３容量電極で形成され、
前記第１容量電極と前記第３容量電極とは画素電極を介して電気的に接続されていることを特徴とする。
【００１１】
上記構成において、前記第１誘電体または前記第２誘電体としては珪素を含む絶縁膜を用いることができ、該第１誘電体または第２誘電体の膜厚は５〜５０nm（好ましくは１０〜３０nm）とすることが好ましい。
【００１２】
また、上記構成において、前記第２容量電極として、信号の与えられたゲート配線（選択されたゲート配線）の隣のゲート配線（選択されていないゲート配線）を用いることで開口率（透過型液晶表示装置において画像表示に用いることのできる面積の割合）が低下するのを抑えることができる。
【００１３】
また、他の発明の構成は、
活性層、該活性層に対して第１誘電体を挟んで設けられたゲート配線、該ゲート配線を覆う第１層間絶縁膜、該第１層間絶縁膜に設けられた開口部、該開口部を覆う第２誘電体、前記ゲート配線に対して前記第２誘電体を挟んで設けられた遮光膜、該遮光膜を覆う第２層間絶縁膜、該第２層間絶縁膜の上のソース配線もしくはドレイン配線、該ソース配線もしくはドレイン配線を覆う第３層間絶縁膜及び該第３層間絶縁膜の上の画素電極を有し、
前記活性層と前記ゲート配線は前記第１誘電体を挟んで第１保持容量を形成し、前記ゲート配線と前記遮光膜は前記第２誘電体を挟んで第２保持容量を形成し、
前記活性層と前記遮光膜とは前記画素電極を介して電気的に接続されていることを特徴とする。
【００１４】
上記構成においても、第１誘電体または第２誘電体として５〜５０nm（好ましくは１０〜３０nm）の厚さの珪素を含む絶縁膜を用いることができる。
【００１５】
また、画素ＴＦＴのゲート絶縁膜は保持容量を形成する領域において選択的にエッチングされ除去される。その後、その領域の活性層表面には新たに５〜５０nm（好ましくは１０〜３０nm）の薄い絶縁膜（第１誘電体）が形成される。即ち、画素ＴＦＴのゲート絶縁膜の膜厚は第１誘電体の膜厚よりも厚い。
【００１６】
さらに、第１層間絶縁膜も保持容量を形成する領域において選択的にエッチングされている。そして、新たに５〜５０nm（好ましくは１０〜３０nm）厚の珪素を含む絶縁膜を形成して第２誘電体とする。
【００１７】
また、他の発明の構成は、
基板上に活性層を形成する第１工程と、
前記活性層の上に珪素を含む絶縁膜を形成する第２工程と、
前記珪素を含む絶縁膜の一部を除去し、前記活性層の一部を露呈させる第３工程と、
前記第３工程により露呈された活性層に第１誘電体を形成する第４工程と、
前記珪素を含む絶縁膜および前記第１誘電体の上にゲート配線及び第２容量電極を形成する第５工程と、
前記ゲート配線及び前記第２容量電極の上に第１層間絶縁膜を形成する第６工程と、
前記第１層間絶縁膜の一部を除去し、前記第２容量電極の一部を露呈させる第７工程と、
前記第７工程により露呈された第２容量電極の上に第２誘電体を形成する第８工程と、
前記第１層間絶縁膜及び前記第２誘電体の上に遮光膜を形成する第９工程と、
前記遮光膜の上に第２層間絶縁膜を形成する第１０工程と、
前記第２層間絶縁膜の上にソース配線またはドレイン配線を形成する第１１工程と、
前記ソース配線またはドレイン配線の上に第３層間絶縁膜を形成する第１２工程と、
前記第３層間絶縁膜の上に、前記遮光膜及び前記ドレイン配線と電気的に接続される画素電極を形成する第１３工程と、
を有することを特徴とする。
【００１８】
上記構成において、前記第１誘電体または前記第２誘電体は熱ＣＶＤ法（代表的には減圧熱ＣＶＤ法）により形成された珪素を含む絶縁膜を用いることが好ましい。第１誘電体や第２誘電体は膜厚が５〜５０ｎｍと薄いため、熱ＣＶＤ法で高品質な膜を用いることが好ましいからである。
【００１９】
【発明の実施の形態】
本願発明の実施形態について、図１を用いて説明する。図１は同一基板上に駆動回路部と画素部とを一体形成したＡＭ−ＬＣＤの断面図を示している。なお、ここでは駆動回路部を構成する基本回路としてＣＭＯＳ回路を示し、画素ＴＦＴとしてはダブルゲート構造のＴＦＴを示している。勿論、ダブルゲート構造に限らずトリプルゲート構造やシングルゲート構造などのマルチゲート構造としても良い。
【００２０】
図１において、１０１は耐熱性を有する基板であり、石英基板、シリコン基板、セラミックス基板、金属基板（代表的にはステンレス基板）を用いれば良い。どの基板を用いる場合においても、必要に応じて下地膜（好ましくは珪素を主成分とする絶縁膜）を設けても構わない。
【００２１】
１０２は下地膜として設けた酸化珪素膜であり、その上に駆動ＴＦＴの活性層、画素ＴＦＴの活性層および保持容量の下部電極となる半導体膜が形成される。なお、本明細書中において「電極」とは、「配線」の一部であり、他の配線との電気的接続を行う箇所、または半導体膜と交差する箇所を指す。従って、説明の便宜上、「配線」と「電極」とを使い分けるが、「配線」という文言に「電極」は常に含められているものとする。
【００２２】
図１において、駆動ＴＦＴの活性層は、Ｎチャネル型ＴＦＴ（以下、ＮＴＦＴという）のソース領域１０３、ドレイン領域１０４、ＬＤＤ（ライトドープトドレイン）領域１０５およびチャネル形成領域１０６、並びにＰチャネル型ＴＦＴ（以下、ＰＴＦＴという）のソース領域１０７、ドレイン領域１０８およびチャネル形成領域１０９で形成される。
【００２３】
また、画素ＴＦＴ（ここではＮＴＦＴを用いる。）の活性層は、ソース領域１１０、ドレイン領域１１１、ＬＤＤ領域１１２a〜１１２cおよびチャネル形成領域１１３a、１１３bで形成される。さらに、ドレイン領域１１１から延長された半導体膜（ドレイン領域１１１と同一の層に形成された半導体膜）を下側保持容量の下部電極（第１容量電極）１１４として用いる。なお、第１容量電極１１４はドレイン領域１１１に電気的に接続されていれば良い。
【００２４】
なお、第１容量電極は、実際には半導体膜なので対向する電極に所定の電圧を加えることでキャリアを誘起させ、電極として機能させることになる。しかし、本明細書中では説明の便宜上、電極として取り扱い、第１容量電極と呼ぶことにする。
【００２５】
そして、活性層および第１容量電極を覆ってゲート絶縁膜が形成されるが、本願発明では駆動ＴＦＴのゲート絶縁膜１１５（ＮＴＦＴ側）、１１６（ＰＴＦＴ側）が、画素ＴＦＴのゲート絶縁膜１１７よりも薄く形成される。代表的には、ゲート絶縁膜１１５、１１６の膜厚は５〜５０nm（好ましくは１０〜３０nm）とし、ゲート絶縁膜１１７の膜厚は５０〜２００nm（好ましくは１００〜１５０nm）とすれば良い。
【００２６】
なお、駆動ＴＦＴのゲート絶縁膜は一種類の膜厚である必要はない。即ち、駆動回路内に異なる絶縁膜を有する駆動ＴＦＴが存在していても構わない。その場合、同一基板上に異なるゲート絶縁膜を有するＴＦＴが少なくとも三種類以上存在することになる。
【００２７】
また、下側保持容量の誘電体（第１誘電体）１１８は駆動ＴＦＴのゲート絶縁膜１１５、１１６と同時に形成された絶縁膜で形成されても良い。即ち、駆動ＴＦＴのゲート絶縁膜と保持容量の誘電体が同じ膜厚の同一絶縁膜で形成された構成としても良い。勿論、第１誘電体１１８としてゲート絶縁膜１１７をそのまま延長させて用いても構わないが、図１に示すように膜厚の薄い絶縁膜を用いた方が大きなキャパシティを得られるので有利である。
【００２８】
なお、駆動ＴＦＴのゲート絶縁膜の膜厚と第１誘電体の膜厚が異なり、且つ、それらが画素ＴＦＴのゲート絶縁膜の膜厚と異なるという場合もありうる。例えば、駆動ＴＦＴ（特に高速動作を必要とする回路）が５〜１０nm、画素ＴＦＴが１００〜１５０nmのゲート絶縁膜を有し、保持容量の誘電体が３０〜５０nmという場合である。
【００２９】
このように保持容量の誘電体を薄くすることで、容量を形成する面積を大きくすることなくキャパシティを稼ぐことができる。この保持容量の構成は前述の特開平１０−０５６１８４号公報にはない。また、ＴＦＴの作製工程を増やすこともないという利点が得られる。
【００３０】
次に、ゲート絶縁膜１１５〜１１７の上には駆動ＴＦＴのゲート配線１１９、１２０と、画素ＴＦＴのゲート配線１２１a、１２１bが形成される。また、同時に第１誘電体１１８の上には下側保持容量の上部電極（第２容量電極）１２２が形成される。即ち、第２容量電極１２２はゲート配線１１９、１２０、１２１a及び１２１bと同一の層に形成される。このとき、第１容量電極１１４、第１誘電体１１８および第２容量電極１２２で下側保持容量（第１保持容量）が形成される。
【００３１】
なお、この第２容量電極１２２は、画素ＴＦＴのゲート配線（但し、選択されていないゲート配線を用いるようにする）で兼ねることが好ましい。これにより画素部の開口率の低下を抑えることができる。この場合、活性層及び活性層に対して第１誘電体１１８を挟んで設けられたゲート配線により第１保持容量が形成される。
【００３２】
また、ゲート配線１１９〜１２１および第２容量電極１２２の形成材料としては、８００〜１１５０℃（好ましくは９００〜１１００℃）の温度に耐える耐熱性を有する導電膜を用いる。
【００３３】
代表的には、導電性を有する珪素膜（例えばリンドープシリコン膜、ボロンドープシリコン膜等）や金属膜（例えばタングステン膜、タンタル膜、モリブデン膜、チタン膜等）でも良いし、前記金属膜をシリサイド化したシリサイド膜、窒化した窒化膜（窒化タンタル膜、窒化タングステン膜、窒化チタン膜等）でも良い。また、これらを自由に組み合わせて積層しても良い。
【００３４】
また、前記金属膜を用いる場合には、金属膜の酸化を防止するために珪素膜との積層構造とすることが望ましい。また、酸化防止という意味では、金属膜を、珪素を含む絶縁膜で覆った構造が有効である。珪素を含む絶縁膜としては、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜（または窒化酸化珪素膜ともいう）を用いることができる。なお、酸化窒化珪素膜とは、酸素、窒素および珪素を所定の割合で含む絶縁膜である。図１では保護膜１２３として窒化珪素膜を設けてゲート配線の酸化を防ぐ。
【００３５】
なお、上記材料でゲート配線を形成する時、成膜時の最上層に珪素を含む絶縁膜を設け、珪素を含む絶縁膜と上記材料とを一括でエッチングしてゲート配線パターンを形成することもできる。この場合、ゲート配線の上面のみが珪素を含む絶縁膜で保護された状態となる。
【００３６】
次に、１２４は第１層間絶縁膜であり、珪素を含む絶縁膜（単層または積層）で形成される。この第１層間絶縁膜１２４は第２容量電極１２２の上に開口部１２５が設けられ、開口部１２５を覆って上側保持容量の誘電体（第２誘電体）１２６が形成される。第２誘電体１２６としては、前述したような珪素を含む絶縁膜（単層または積層）を用いることができる。また、第２容量電極１２２は、上側保持容量の下部電極としても機能する。
【００３７】
次に、第２誘電体１２６の上には、第２容量電極（ゲート配線の場合もある）対して第２誘電体１２６を挟んで設けられた遮光膜１２７a〜１２７ｃが形成される。この遮光膜１２７a〜１２７cは同電位であり、特に１２７cで示される部分は上側保持容量の上部電極（第３容量電極）として機能する。即ち、第３容量電極１２７cは遮光膜と同一の層に形成される。その結果、第２容量電極１２２、第２誘電体１２６および第３容量電極１２７cで上側保持容量（第２保持容量）が形成される。
【００３８】
その上にはパッシベーション膜１２８、第２層間絶縁膜１２９が設けられ、第２層間絶縁膜１２９の上にはコンタクトホールを介して駆動ＴＦＴのソース配線１３０、１３１、ドレイン配線１３２、および画素ＴＦＴのソース配線１３３、ドレイン配線１３４が形成される。その上にはそれらの配線を覆う第３層間絶縁膜１３５が形成され、その上には画素電極１３６が形成される。
【００３９】
第２層間絶縁膜１２９や第３層間絶縁膜１３５としては、比誘電率の小さい樹脂膜が好ましい。樹脂膜としては、ポリイミド膜、アクリル膜、ポリアミド膜、ＢＣＢ（ベンゾシクロブテン）膜などを用いることができる。
【００４０】
また、この画素電極１３６はコンタクトホールを介して遮光膜１２７b（１２７a、１２７cでも良い）と、画素ＴＦＴのドレイン配線１３４に接続される。即ち、遮光膜１２７a〜１２７cはドレイン配線１３４、ドレイン領域１１１および第１容量電極１１４と画素電極を介して電気的に接続され、同電位になる。
【００４１】
また、画素電極１３６としては、透過型ＡＭ−ＬＣＤを作製するのであればＩＴＯ膜に代表される透明導電膜を、反射型ＡＭ−ＬＣＤを作製するのであればアルミニウム膜に代表される反射率の高い金属膜を用いれば良い。
【００４２】
なお、図１では画素電極１３６がドレイン電極１３４を介して画素ＴＦＴのドレイン領域１１１と電気的に接続されているが、画素電極１３６とドレイン領域１１１とが直接的に接続するような構造としても良い。
【００４３】
以上のように、図１では活性層と同一の組成の半導体膜からなる第１容量電極１１４、第１誘電体１１８およびゲート配線と同一の層からなる第２容量電極１２２で下側保持容量（第１保持容量）が形成され、第２容量電極１２２、第２誘電体１２６および遮光膜と同一の層からなる第３容量電極１２７cで上側保持容量（第２保持容量）が形成される。
【００４４】
そして、第１保持容量と第２保持容量が並列に接続されるため、非常にキャパシティの大きな保持容量を小さい面積で実現することができる。また、第１誘電体１１８または第２誘電体１２６として非常に薄い絶縁膜を用いることで、さらにキャパシティを増やすことができる。
【００４５】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００４６】
【実施例】
［実施例１］
本実施例では、「発明の実施の形態」で説明した図１の構造を実現するための作製工程について説明する。説明には図２〜５を用いる。
【００４７】
まず、基板として石英基板２０１を用意し、その上に２０nm厚の酸化珪素膜２０２と非晶質珪素膜２０３とを大気解放しないまま連続的に成膜する。こうすることで非晶質珪素膜の下表面に大気中に含まれるボロン等の不純物が吸着することを防ぐことができる。（図２（Ａ））
【００４８】
なお、本実施例では非晶質珪素（アモルファスシリコン）膜を用いるが、他の半導体膜であっても構わない。微結晶質珪素（マイクロクリスタルシリコン）膜でも良いし、非晶質シリコンゲルマニウム膜でも良い。また、膜厚は後の熱酸化工程も考慮して、最終的に２５〜４０nmとなるように形成する。
【００４９】
次に、非晶質珪素膜の結晶化を行う。本実施例では結晶化手段として、特開平９−３１２２６０号公報に記載された技術を用いる。同公報に記載された技術は、結晶化を助長する触媒元素としてニッケル、コバルト、パラジウム、ゲルマニウム、白金、鉄、銅から選ばれた元素を用いた固相成長により非晶質珪素膜の結晶化を行う。
【００５０】
本実施例では触媒元素としてニッケルを選択し、非晶質珪素膜２０３上にニッケルを含んだ層（図示せず）を形成し、５５０℃４時間の熱処理を行って結晶化する。そして、結晶質珪素（ポリシリコン）膜２０４を得る。（図２（Ｂ））
【００５１】
なお、ここで結晶質珪素膜２０４に対してＴＦＴのしきい値電圧を制御するための不純物元素（リンまたはボロン）を添加しても良い。リンまたはボロンを打ち分けても良いし、どちらか片方のみを添加しても良い。また、この際、最終的に保持容量の第１容量電極となる領域に予めリンを添加しておくと、後に電極として用いやすくなるので好ましい。
【００５２】
次に、結晶質珪素膜２０４上に１００nm厚の酸化珪素膜でなるマスク膜２０５を形成し、その上にレジストマスク２０６a、２０６bを形成する。さらにレジストマスク２０６a、２０６bをマスクとしてマスク膜２０５をエッチングし、開口部２０７a、２０７bを形成する。
【００５３】
この状態で周期表の１５族に属する元素（本実施例ではリン）を添加し、リンドープ領域（リン添加領域）２０８a、２０８bを形成する。なお、添加するリンの濃度は５×１０18〜１×１０20atoms/cm3（好ましくは１×１０19〜５×１０19atoms/cm3）が好ましい。但し、添加すべきリンの濃度は、後のゲッタリング工程の温度、時間、さらにはリンドープ領域の面積によって変化するため、この濃度範囲に限定されるものではない。（図２（Ｃ））
【００５４】
次に、レジストマスク２０６a、２０６bを除去して４５０〜６５０℃（好ましくは５００〜６００℃）の熱処理を２〜１６時間加え、結晶質珪素膜中に残存するニッケルのゲッタリングを行う。ゲッタリング作用を得るためには熱履歴の最高温度から±５０℃程度の温度が必要であるが、結晶化のための熱処理が５５０〜６００℃で行われるため、５００〜６５０℃の熱処理で十分にゲッタリング作用を得ることができる。
【００５５】
本実施例では６００℃、８時間の熱処理を加えることによってニッケルが矢印（図２（Ｄ）参照）の方向に移動し、リンドープ領域２０８a、２０８bにゲッタリングされる。こうして２０９a、２０９bで示される結晶質珪素膜に残存するニッケルの濃度は２×１０17atoms/cm3以下（好ましくは１×１０16atoms/cm3以下）にまで低減される。但し、この濃度は質量二次イオン分析（ＳＩＭＳ）による測定結果であり、測定限界の関係で現状ではこれ以下の濃度は確認できていない。（図２（Ｄ））
【００５６】
こうしてニッケルのゲッタリング工程が終了したら、結晶質珪素膜２０９a、２０９bをパターニングして、ＣＭＯＳ回路の活性層（半導体膜）２１０、画素ＴＦＴの活性層２１１を形成する。その際、ニッケルを捕獲したリン添加領域は完全に除去してしまうことが望ましい。
【００５７】
そして、プラズマＣＶＤ法またはスパッタ法により絶縁膜（図示せず）を形成し、パターニングしてゲート絶縁膜２１２を形成する。このゲート絶縁膜は画素ＴＦＴのゲート絶縁膜として機能することになる絶縁膜であり、膜厚は５０〜２００nmとする。本実施例では７５nm厚の酸化珪素膜を用いる。また、他の珪素を含む絶縁膜を単層または積層で用いても構わない。（図３（Ａ））
【００５８】
なお、この時、ゲート絶縁膜２１２は画素ＴＦＴの上に残すようにして形成し、ＣＭＯＳ回路および保持容量となる領域の上は除去する。なお、本実施例ではＣＭＯＳ回路のみで説明しているが、実際には駆動回路部の一部（特に高速動作を要求される回路群）となる領域の上において除去する。従って、バッファ回路などのようにゲート絶縁膜に高電圧が印加されるような回路の場合に限っては、ゲート絶縁膜２１２と同じ膜厚の絶縁膜を残しておくことが望ましい。
【００５９】
こうして活性層の一部が露呈された状態で、８００〜１１５０℃（好ましくは９００〜１１００℃）の温度で１５分〜８時間（好ましくは３０分〜２時間）の熱処理工程を、酸化性雰囲気下で行う（熱酸化工程）。本実施例では酸素雰囲気中で９５０℃３０分の熱処理工程を行う。
【００６０】
なお、酸化性雰囲気としては、ドライ酸素雰囲気でもウェット酸素雰囲気でも良いが、半導体膜中の結晶欠陥の低減にはドライ酸素雰囲気が適している。また、酸素雰囲気中にハロゲン元素を含ませた雰囲気でも良い。このハロゲン元素を含ませた雰囲気による熱酸化工程では、ニッケルを除去する効果も期待できるので有効である。
【００６１】
こうして熱酸化工程を行うことによりゲート絶縁膜２１２のない部分（ゲート絶縁膜を除去することにより露呈された活性層）には、５〜５０nm（好ましくは１０〜３０nm）の酸化珪素膜（熱酸化膜）２１３、２１４が形成される。最終的に、酸化珪素膜２１３はＣＭＯＳ回路のゲート絶縁膜として機能し、酸化珪素膜２１４は第１保持容量の第１誘電体として機能する。
【００６２】
また、画素ＴＦＴに残存した酸化珪素膜でなるゲート絶縁膜２１２と、その下の半導体膜２１１との界面においても酸化反応が進行する。そのため、最終的に画素ＴＦＴのゲート絶縁膜２１５の膜厚は５０〜２００nm（好ましくは１００〜１５０nm）となる。本実施例では８０nmの厚さとなる。
【００６３】
なお、本実施例では酸化珪素膜２１３、２１４を熱酸化法により形成しているが、減圧熱ＣＶＤ法により薄い酸化珪素膜を形成しても良い。その場合、成膜温度は８００℃前後、成膜ガスとしてはシランと酸素を用いれば良い。
【００６４】
こうして熱酸化工程を終了したら、次にＣＭＯＳ回路のゲート配線２１６（ＮＴＦＴ側）、２１７（ＰＴＦＴ側）、画素ＴＦＴのゲート配線２１８a、２１８b及び第２容量電極２１９を形成する。なお、ゲート配線２１８a、２１８bは画素ＴＦＴがダブルゲート構造であるためゲート配線を２本記載しているが、実際には同一配線である。
【００６５】
なお、第２容量電極２１９は、隣の画素のゲート配線（選択されていないゲート配線）で兼ねることが好ましい。勿論、ゲート配線と平行に、別途容量形成用の配線（容量電極）を形成することも可能である。
【００６６】
また、本実施例ではゲート配線２１６〜２１８および第２容量電極２１９として、下層から珪素膜（導電性を持たせたもの）／窒化タングステン膜／タングステン膜（または下層から珪素膜／タングステンシリサイド膜）という積層膜を用いる。勿論、「発明の実施の形態」で説明した他の導電膜を用いることも可能であることは言うまでもない。また、本実施例では、各ゲート配線の膜厚は２５０nmとする。
【００６７】
なお、本実施例では最下層の珪素膜を、減圧熱ＣＶＤ法を用いて形成する。ＣＭＯＳ回路のゲート絶縁膜は５〜５０nmと薄いため、スパッタ法やプラズマＣＶＤ法を用いた場合、条件によっては半導体膜（活性層）へダメージを与える恐れがある。従って、化学的気相反応で成膜できる熱ＣＶＤ法が好ましい。
【００６８】
この時点で、活性層２１１（後に一部が第１容量電極となる）、第１誘電体２１４および第２容量電極とで第１保持容量が形成される。
【００６９】
次に、ゲート配線２１６〜２１８および第２容量電極２１９を覆って保護膜２２０として２５〜５０nm厚のＳｉＮｘＯｙ（但し、代表的にはｘ＝０．５〜２、ｙ＝０．１〜０．８）膜を形成する。この保護膜２２０はゲート配線２１６〜２１８の酸化を防ぐと同時に、後に珪素膜でなるサイドウォールを除去する際にエッチングストッパーとして機能する。なお、成膜を２回に分けて行うことはピンホールの低減に効果があり有効である。
【００７０】
この時、保護膜２２０を形成する前処理として水素を含むガス（本実施例ではアンモニアガス）を用いたプラズマ処理を行うことは有効である。この前処理によりプラズマによって活性化した（励起した）水素が活性層（半導体膜）内に閉じこめられるため、効果的に水素終端が行われる。
【００７１】
さらに、水素を含むガスに加えて亜酸化窒素ガスを加えると、発生した水分によって被処理体の表面が洗浄され、特に大気中に含まれるボロン等による汚染を効果的に防ぐことができる。
【００７２】
勿論、保護膜２２０としてＳｉＮｘＯｙ膜の代わりに、酸化珪素膜、窒化珪素膜またはそれらの積層膜を用いることができる。
【００７３】
こうして図３（Ｂ）の状態を得る。次に、非晶質珪素膜（図示せず）を形成し、塩素系ガスによる異方性エッチングを行ってサイドウォール２２１〜２２４を形成する。サイドウォール２２１〜２２４を形成したら、画素ＴＦＴのゲート配線上にレジストマスク２２５を形成する。このレジストマスク２２５によって画素ＴＦＴのＬＤＤ領域とソース領域（またはドレイン領域）の接合部の位置を決める。実質的にはＬＤＤ領域の長さが決まる。
【００７４】
なお、本実施例ではサイドウォールの形成材料として珪素膜を用いているが、酸化珪素膜や酸化窒化珪素膜を用いても良いし、保護膜２２０として酸化珪素膜や酸化窒化珪素膜を用いていれば、窒化珪素膜を用いても構わない。
【００７５】
次に、半導体膜２１０、２１１に対して周期表の１５族に属する元素（本実施例ではリン）の添加工程を行う。この時、ゲート配線２１６〜２１８、第２容量電極２１９、サイドウォール２２１〜２２４およびレジストマスク２２５がマスクとなり、自己整合的に不純物領域２２６〜２３０が形成される。不純物領域２２６〜２３０に添加されるリンの濃度は５×１０19〜１×１０21atoms/cm3となるように調節する。本明細書中ではこの時のリン濃度を（ｎ+）で表す。（図３（Ｃ））
【００７６】
この工程は、ゲート絶縁膜の膜厚が薄い部分と厚い部分とで分けて行っても良いし、同時に行っても良い。また、リンの添加工程は質量分離を行うイオンインプランテーション法を用いても良いし、質量分離を行わないプラズマドーピング法を用いても良い。また、加速電圧やドーズ量の条件等は実施者が最適値を設定すれば良い。
【００７７】
こうして図３（Ｃ）の状態を得たら、レジストマスク２２５、サイドウォール２２１〜２２４を除去し、再びリンの添加工程を行う。この工程は先のリンの添加工程よりも低いドーズ量で添加する。こうして先ほどはサイドウォール２２１〜２２４、レジストマスク２２５がマスクとなってリンが添加されなかった領域には低濃度不純物領域が形成される。この低濃度不純物領域に添加されるリンの濃度は５×１０17〜５×１０18atoms/cm3となるように調節する。本明細書中ではこの時のリン濃度を（ｎ-）で表す。（図３（Ｄ））
【００７８】
勿論、この工程もゲート絶縁膜の膜厚が薄い部分と厚い部分とで分けて行っても良いし、同時に行っても良い。また、リンの添加工程は質量分離を行うイオンインプランテーション法を用いても良いし、質量分離を行わないプラズマドーピング法を用いても良い。また、加速電圧やドーズ量の条件等は実施者が最適値を設定すれば良い。
【００７９】
但し、この低濃度不純物領域はＬＤＤ領域として機能することになるため、リンの濃度制御は慎重に行う必要がある。そこで本実施例では、プラズマドーピング法を用い、添加したリンの濃度分布（濃度プロファイル）が図６に示すような設定とする。
【００８０】
図６において、駆動回路側のゲート絶縁膜６０１と画素部側のゲート絶縁膜６０２とは膜厚が異なっている。そのため、添加されるリンの深さ方向の濃度分布が異なるものとなる。
【００８１】
本実施例では、駆動回路側で６０３で示される濃度分布をもち、且つ、画素部側で６０４で示される濃度分布をもつ様にリンの添加条件（加速電圧等）を調節する。この場合、深さ方向の濃度分布は異なるが、結果的に形成される不純物領域（ここでは低濃度不純物領域）６０５、６０６のリン濃度はほぼ等しくなる。
【００８２】
なお、この図６に示した工程は、本明細書中に記載される全ての不純物添加工程において用いることができる。
【００８３】
この工程によりＣＭＯＳ回路を形成するＮＴＦＴのソース領域２３１、ＬＤＤ領域２３２、チャネル形成領域２３３が画定する。また、画素ＴＦＴのソース領域２３４、ドレイン領域２３５、ＬＤＤ領域２３６a〜２３６c、チャネル形成領域２３７a、２３７bが画定する。さらに、第１容量電極２３８が画定する。
【００８４】
なお、本実施例ではチャネル形成領域２３７a、２３７bの間に低濃度不純物領域（ｎ-領域）しか形成されていないが、レジストマスク２２５に隙間を設けて、低濃度不純物領域２３６bの中央に高濃度不純物領域（ｎ+領域）を形成しても構わない。
【００８５】
本実施例の場合、第１容量電極２３８はチャネル形成領域２３７aまたは２３７bと同一組成の半導体領域で形成され、真性または実質的に真性となっている。なお、しきい値電圧を制御する目的に意図的にリンまたはボロンを添加された領域は実質的に真性であると考えて良い。
【００８６】
なお、本実施例ではサイドウォールを用いてＬＤＤ領域を形成する例を示しているが、通常のレジストマスクを用いた方法によりＬＤＤ領域を形成することも可能である。その場合、マスク数（工程数とも言える）は増えるが、ＬＤＤ領域の幅（長さ）や形成位置の設計の自由度が増すという利点がある。
【００８７】
また、ＣＭＯＳ回路のＰＴＦＴとなる領域にもＮＴＦＴと同様に低濃度不純物領域２３９が形成される。
【００８８】
次に、ＣＭＯＳ回路のＰＴＦＴとなる領域以外をレジストマスク２４０a、２４０bで隠し、周期表の１３族に属する元素（本実施例ではボロン）の添加工程を行う。この工程は既に添加されているリンよりも高濃度の不純物領域を形成するようなドーズ量で添加する。具体的には、１×１０20〜３×１０21atoms/cm3の濃度でボロンが添加されるように調節する。本明細書中ではこの時のボロン濃度を（ｐ++）で表す。その結果、ＰＴＦＴとなる領域に形成されていたＮ型導電性を呈する不純物領域は、全てボロンによって導電型が反転し、Ｐ型導電性を呈する不純物領域となる。（図４（Ａ））
【００８９】
勿論、この工程も質量分離を行うイオンインプランテーション法を用いても良いし、質量分離を行わないプラズマドーピング法を用いても良い。また、加速電圧やドーズ量の条件等は実施者が最適値を設定すれば良い。
【００９０】
この工程によりＣＭＯＳ回路を形成するＰＴＦＴのソース領域２４１、ドレイン領域２４２、チャネル形成領域２４３が画定する。また、ＣＭＯＳ回路のＮＴＦＴのドレイン領域２４４が画定する。
【００９１】
こうして全ての不純物領域を形成し終えたら、レジストマスク２４０a、２４０bを除去する。そして、７５０〜１１５０℃の温度範囲で２０分〜１２時間の熱処理工程を行う。本実施例では、９５０℃で２時間の熱処理を不活性雰囲気中において行う。（図４（Ｂ））
【００９２】
この工程では、各不純物領域に添加されたリンまたはボロンを活性化すると同時に、ＬＤＤ領域を内側（チャネル形成領域の方向）へ広げ、ＬＤＤ領域とゲート配線とが三次元的に重なった構造を実現する。
【００９３】
即ち、ＣＭＯＳ回路のＬＤＤ領域２４５ではＬＤＤ領域２４５に含まれるリンがチャネル形成領域２４６の方へ拡散する。その結果、ＬＤＤ領域２４５がゲート配線２１６と三次元的に重なった状態となる。このような構造はホットキャリア注入による劣化を防ぐ上で非常に有効である。
【００９４】
同様に、ＣＭＯＳ回路のＰＴＦＴではソース領域２４７、ドレイン領域２４８がチャネル形成領域２４９の方向へ拡散し、ゲート配線２１７と重なっている。また、画素ＴＦＴではＬＤＤ領域２５０a〜２５０cがそれぞれチャネル形成領域２５１a、２５１bの方向へ拡散し、それぞれゲート配線２１８a、２１８bと重なっている。
【００９５】
この不純物の拡散距離は熱処理の温度や時間によって制御することができる。そのため、ＬＤＤ領域（またはＰＴＦＴのソース領域およびドレイン領域）がゲート配線と重なる距離（長さ）は自由に制御することが可能である。本実施例では重なりの距離が０．０５〜１μm（好ましくは０．１〜０．３μm）となるように調節する。
【００９６】
また、この工程により第１容量電極２５２が画定する。もしも第１容量電極２５２に導電型を与える不純物元素が含まれていれば、この時点で活性化される。
【００９７】
なお、本実施例で形成したゲート配線上の保護膜２２３は、この熱活性化工程でゲート配線が酸化されることを防ぐために設けられている。しかし、この保護膜２２３は必ずしもゲート配線の形成直後に設ける必要はない。即ち、このあと形成される第１層間絶縁膜を形成した後に最上層に保護膜を設け、その後で不純物元素の熱活性化工程を行っても同様の効果を得ることができる。
【００９８】
こうして図４（Ｂ）の状態が得られたら、第１層間絶縁膜２５３を形成する。本実施例では、プラズマＣＶＤ法により形成した１μm厚の酸化珪素膜を用いる。ここで水素化処理を行う。この工程は基板全体をプラズマまたは熱により励起（活性化）した水素に曝す工程である。水素化処理の温度は、熱により励起する場合は３５０〜４５０℃（好ましくは３８０〜４２０℃）とすれば良い。
【００９９】
水素化処理が終了したら、第２容量電極２１９上において第１層間絶縁膜２５３を除去し、第２容量電極２１９の一部を露呈させるように開口部２５４を形成する。次に、露呈された第２容量電極２１９の上に５〜５０nm（好ましくは１０〜３０nm）の酸化珪素膜２５５を形成する。この酸化珪素膜２５５において２５６で示される部分は、上側保持容量の誘電体（第２誘電体）として機能する。こうして図４（Ｃ）の状態を得る。
【０１００】
なお、本実施例では酸化珪素膜２５５を減圧熱ＣＶＤ法により形成する。成膜ガスとしてはシラン（ＳｉＨ4）と亜酸化窒素（Ｎ2Ｏ）を用い、成膜温度を８００℃として高品質な酸化珪素膜（誘電体）を形成することが望ましい。
【０１０１】
次に、１００nm厚のチタン膜でなる遮光膜２５７a〜２５７cを形成する。この時、特に２５７cで示される遮光膜は第３容量電極として機能する。即ち、第２容量電極２１９、第２誘電体２５６および第３容量電極２５７cで第２保持容量が形成される。
【０１０２】
なお、本実施例の場合、遮光膜２５７a〜２５７cは図面上では別々のパターンに図示されているが、実際には同一パターンである。つまり、後にソース配線やドレイン配線を形成する際のコンタクトホールを形成する部分のみ開口されている。
【０１０３】
こうして遮光膜２５７a〜２５７cを形成したら、パッシベーション膜２５８を形成する。パッシベーション膜２５８としては、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、またはこれらの絶縁膜と酸化珪素膜との積層膜を用いることができる。本実施例では３００nm厚の窒化珪素膜をパッシベーション膜として用いる。
【０１０４】
なお、本実施例では窒化珪素膜からなるパッシベーション膜２５８を形成する前処理として、アンモニアガスを用いたプラズマ処理を行い、そのままパッシベーション膜２５８を形成する。この前処理によりプラズマで活性化した（励起した）水素がパッシベーション膜２５８によって閉じこめられる。さらに、水素を含むガスに加えて亜酸化窒素ガスを加えると、発生した水分によって被処理体の表面が洗浄され、特に大気中に含まれるボロン等による汚染を効果的に防ぐことができる。
【０１０５】
こうしてパッシベーション膜２５８を形成したら、ここで４００〜４２０℃程度の熱処理工程を行う。処理雰囲気は不活性雰囲気でも良いし、水素を含む雰囲気であっても良い。この工程では、パッシベーション膜２５８から放出された水素と、その前の水素化工程によって第１層間絶縁膜２５３に多量に含まれている水素とが下へと拡散（上方向はパッシベーション膜２５８がブロッキング層となる）して、活性層が水素終端される。その結果、活性層中の不対結合手を効率良く不活性化することが可能となる。
【０１０６】
この水素化処理が終了したら、第２層間絶縁膜２５９として１μm厚のアクリル膜を形成する。そして、コンタクトホールを形成した後、ＣＭＯＳ回路のソース配線２６０、２６１およびドレイン配線２６２、並びに画素ＴＦＴのソース配線２６３およびドレイン配線２６４を形成する。これらの配線はアルミニウムを主成分とする導電膜をチタン膜で挟んだ積層膜で形成する。（図５（Ａ））
【０１０７】
こうして図５（Ａ）の状態が得られたら、次に、再び１μm厚のアクリル膜を成膜し、第３層間絶縁膜２６５を形成する。そして、遮光膜２５７b、画素ＴＦＴのドレイン配線２６４上においてコンタクトホールを同時に形成し、透明導電膜（代表的にはＩＴＯ膜）でなる画素電極２６６を形成する。（図５（Ｂ））
【０１０８】
この時、遮光膜２５７と画素電極２６６との接続は画素ＴＦＴの上で行うことが好ましい。そうすることで、コンタクトホールによって画素領域の開口率を損ねることを抑えることができる。また、このように画素電極２６６を介してドレイン配線と遮光膜とが同電位になる。
【０１０９】
また、この工程では遮光膜２５７b上とドレイン配線２６４上とで形成するコンタクトホールの深さが異なる。しかしながら、遮光膜２５７bとドレイン配線２６４はどちらも表面がチタン膜であるので、樹脂膜でなる第２、第３層間絶縁膜と十分な選択比を得ることができる。従って、コンタクトホールを同時に形成することに関しては何ら問題はない。
【０１１０】
こうして図５（Ｂ）に示すような構造のＡＭ−ＬＣＤが完成する。本願発明のＡＭ−ＬＣＤは、同一基板上に形成された駆動回路（または信号処理回路）と画素部とでゲート絶縁膜の膜厚が異なる。代表的には、駆動回路に用いられる一部（高速動作を要求する回路）の駆動ＴＦＴの方が画素ＴＦＴよりも薄いゲート絶縁膜を有する。
【０１１１】
さらに、高速動作を要求する回路のゲート絶縁膜と、画素部に設けられる第１保持容量の誘電体（第１誘電体）は同時に形成され、同一膜厚である点にも特徴がある。即ち、本願発明には高速動作を要求する回路のゲート絶縁膜を薄く形成するための工程を、第１誘電体を薄くするための工程と兼ねるという特徴がある。
【０１１２】
また、従来ソース配線やドレイン配線の上に形成していた遮光膜をソース配線やドレイン配線よりも下層に形成し、さらに画素電極と遮光膜とを同電位とすることで、遮光膜を保持容量（第２保持容量）の電極（本実施例では第３容量電極）として用いる点に特徴がある。
【０１１３】
即ち、第１保持容量と第２保持容量とが重なるようにして形成された構造（回路的には並列に接続されている）を有するＡＭ−ＬＣＤを実現することができる。このような構造により面積を広げることなく全体の保持容量のキャパシティを増加させることが可能となる。
【０１１４】
また、本実施例の作製工程に従うと、最終的なＴＦＴの活性層（半導体膜）は、結晶格子に連続性を持つ特異な結晶構造の結晶質珪素膜で形成される。その特徴について以下に説明する。
【０１１５】
まず第１の特徴として、本実施例の作製工程に従って形成した結晶質珪素膜は、微視的に見れば複数の針状又は棒状の結晶（以下、棒状結晶と略記する）が集まって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認できる。
【０１１６】
また、第２の特徴として、電子線回折を利用すると本実施例の作製工程に従って形成した結晶質珪素膜の表面（チャネルを形成する部分）に、結晶軸に多少のずれが含まれているものの主たる配向面として｛１１０｝面を確認することができる。このことはスポット径約１．３５μmの電子線回折写真を観察した際、｛１１０｝面に特有の規則性をもった回折斑点が現れていることから確認される。また、各斑点は同心円上に分布を持っていることも確認されている。
【０１１７】
また、第３の特徴として、Ｘ線回折法（厳密にはθ−２θ法を用いたＸ線回折法）を用いて配向比率を算出してみると｛２２０｝面の配向比率が０．７以上（典型的には０．８５以上）であることが確認されている。なお、配向比率の算出方法は特開平７−３２１３３９号公報に記載された手法を用いる。
【０１１８】
また、第４の特徴として、本出願人は個々の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）により観察し、結晶粒界において結晶格子に連続性があることを確認している。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易に確認できる。
【０１１９】
なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれる粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ；Ryuichi Shimokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp.751-758，1988」に記載された「Planar boundary 」である。
【０１２０】
上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界などが含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在しないと見なすことができる。
【０１２１】
特に結晶軸（結晶面に垂直な軸）が〈１１０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られている。例えば、二つの結晶粒の間に形成された結晶粒界では、両方の結晶の面方位が｛１１０｝である場合、｛１１１｝面に対応する格子縞がなす角をθとするとθ＝70.5°の時にΣ３の対応粒界となることが知られている。
【０１２２】
本実施例を実施して得た結晶質珪素膜において、結晶軸が〈１１０〉である二つの結晶粒の間に形成された結晶粒界をＨＲ−ＴＥＭで観察すると、隣接する結晶粒の各格子縞が約70.5°の角度で連続しているものが多い。従って、その結晶粒界はΣ３の対応粒界、即ち｛２１１｝双晶粒界であると推測できる。
【０１２３】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。従って、この様な結晶構造を有する半導体薄膜は実質的に結晶粒界が存在しない見なすことができる。
【０１２４】
またさらに、７００〜１１５０℃という高い温度での熱処理工程（本実施例における熱酸化工程にあたる）によって結晶粒内に存在する欠陥が殆ど消滅していることがＴＥＭ観察によって確認されている。これはこの熱処理工程の前後で欠陥数が大幅に低減されていることからも明らかである。
【０１２５】
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）によってスピン密度の差となって現れる。現状では本実施例の作製工程に従って作製された結晶質珪素膜のスピン密度は少なくとも 5×1017spins/cm3以下（好ましくは 3×1017spins/cm3以下）であることが判明している。ただし、この測定値は現存する測定装置の検出限界に近いので、実際のスピン密度はさらに低いと予想される。
【０１２６】
以上の事から、本実施例を実施することで得られた結晶質珪素膜は結晶粒内及び結晶粒界が実質的に存在しないため、単結晶シリコン膜又は実質的な単結晶シリコン膜と考えて良い。
【０１２７】
（ＴＦＴの電気特性に関する知見）
本実施例で作製したＴＦＴ（図５（Ａ）に示すＣＭＯＳ回路と同一構造）は、ＭＯＳＦＥＴに匹敵する電気特性を示した。本出願人が試作したＴＦＴ（但し、活性層の膜厚は３５ｎｍ、ゲート絶縁膜の膜厚は８０ｎｍ）からは次に示す様なデータが得られている。
【０１２８】
（１）スイッチング性能（オン／オフ動作切り換えの俊敏性）の指標となるサブスレッショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに80〜150mV/decade（代表的には100〜120mV/decade ）と小さい。
（２）ＴＦＴの動作速度の指標となる電界効果移動度（μFE）が、Ｎチャネル型ＴＦＴで 150〜650cm2/Vs （代表的には 200〜500cm2/Vs ）、Ｐチャネル型ＴＦＴで100〜300cm2/Vs（代表的には 120〜200cm2/Vs）と大きい。
（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖth）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネル型ＴＦＴで-1.5〜0.5 Ｖと小さい。
【０１２９】
以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であることが確認されている。
【０１３０】
〔実施例２〕
本実施例では、具体的にどのような回路にどのような構造のＴＦＴを配置するかを図７、図８を用いて説明する。
【０１３１】
ＡＭ−ＬＣＤは、回路によって最低限必要な動作電圧（電源電圧）が異なる。例えば、画素部では液晶に印加する電圧と画素ＴＦＴを駆動するための電圧とを考慮すると、１４〜２０Ｖもの動作電圧となる。そのため、そのような高電圧が印加されても耐えうる程度のＴＦＴを用いなければならない。
【０１３２】
また、ソース駆動回路やゲート駆動回路に用いられるシフトレジスト回路などは、５〜１０Ｖ程度の動作電圧で十分である。動作電圧が低いほど外部信号との互換性もあり、さらに消費電力を抑えられるという利点がある。ところが、前述の高耐圧型ＴＦＴは耐圧特性が良い代わりに動作速度が犠牲なるため、シフトレジスタ回路のように高速動作が求められる回路には不適当である。
【０１３３】
このように、基板上に形成される回路は、目的に応じて耐圧特性を重視したＴＦＴを求める回路と動作速度を重視したＴＦＴを求める回路とに分かれる。
【０１３４】
ここで具体的に本実施例の構成を図７に示す。図７に示したのは、ＡＭ−ＬＣＤのブロック図を上面から見た図である。７０１は画素部であり、各画素に画素ＴＦＴと保持容量とを備え、表示部として機能する。また、７０２aはシフトレジスタ回路、７０２bはレベルシフタ回路、７０２cはバッファ回路である。これらでなる回路が全体としてゲート駆動回路７０２を形成している。
【０１３５】
なお、図７に示したＡＭ−ＬＣＤではゲート駆動回路を、画素部を挟んで設け、それぞれで同一ゲート配線を共有している、即ち、どちらか片方のゲートドライバに不良が発生してもゲート配線に電圧を印加することができるという冗長性を持たせている。
【０１３６】
また、７０３aはシフトレジスタ回路、７０３bはレベルシフタ回路、７０３cはバッファ回路、７０３dはサンプリング回路であり、これらでなる回路が全体としてソース駆動回路７０３を形成している。画素部を挟んでソース駆動回路と反対側にはプリチャージ回路７０４が設けられている。
【０１３７】
このような構成でなるＡＭ−ＬＣＤにおいて、シフトレジスタ回路７０２a、７０３aは高速動作を求める回路であり、動作電圧が３．３〜１０Ｖ（代表的には３．３〜５Ｖ）と低く、高耐圧特性は特に要求されない。従って、ゲート絶縁膜の膜厚は５〜５０nm（好ましくは１０〜３０nm）と薄くした方が良い。
【０１３８】
図８（Ａ）に示したのは主としてシフトレジスタ回路やその他の信号処理回路のように高速動作を求められる回路に用いるべきＣＭＯＳ回路の概略図である。なお、図８（Ａ）において、８０１aはＮＴＦＴのゲート絶縁膜、８０１bはＰＴＦＴのゲート絶縁膜であり、膜厚を５〜５０nm（好ましくは１０〜３０nm）と薄く設計している。
【０１３９】
また、ＬＤＤ領域８０２の長さは０．１〜０．５μm（代表的には０．２〜０．３μm）が好ましい。また、動作電圧が２〜３Ｖなどのように十分低ければ、ＬＤＤ領域を設けないことも可能である。
【０１４０】
次に、図８（Ｂ）に示すＣＭＯＳ回路は、主としてレベルシフタ回路７０２b、７０３b、バッファ回路７０２c、７０３c、サンプリング回路７０３d、プリチャージ回路７０４に適している。これらの回路は大電流を流す必要があるため、動作電圧は１４〜１６Ｖと高い。特にゲートドライバ側では場合によっては１９Ｖといった動作電圧を必要とする場合もある。従って、非常に良い耐圧特性（高耐圧特性）を有するＴＦＴが必要となる。
【０１４１】
この時、図８（Ｂ）に示したＣＭＯＳ回路において、ＮＴＦＴのゲート絶縁膜８０３a、ＰＴＦＴのゲート絶縁膜８０３bの膜厚は、５０〜２００nm（好ましくは１００〜１５０nm）に設計されている。このように良い耐圧特性を要求する回路は、図８（Ａ）に示したシフトレジスタ回路などのＴＦＴよりもゲート絶縁膜の膜厚を厚くしておくことが好ましい。
【０１４２】
また、ＬＤＤ領域８０４の長さは１〜３μm（代表的には１．５〜２μm）が好ましい。なお、ＬＤＤ領域のうちゲート配線に重なる部分の長さは０．５〜２μm（好ましくは１〜１．５μm）で良い。図８（Ｂ）に示すＣＭＯＳ回路はバッファ回路などのように画素と同程度の高電圧がかかるため、ＬＤＤ領域の長さも画素と同程度またはそれに近い長さとしておくことが望ましい。
【０１４３】
次に、図８（Ｃ）は画素部７０１の概略図を示している。画素ＴＦＴは液晶に印加する電圧分も加味されるため、１４〜１６Ｖの動作電圧を必要とする。また、液晶及び保持容量に蓄積された電荷を１フレーム期間保持しなければならないため、極力オフ電流は小さくなければならない。
【０１４４】
そういった理由から、本実施例ではＮＴＦＴを用いたダブルゲート構造とし、ゲート絶縁膜８０５の膜厚を５０〜２００nm（好ましくは１００〜１５０nm）としている。この膜厚は図８（Ｂ）に示したＣＭＯＳ回路と同じ膜厚であっても良いし、異なる膜厚であっても良い。
【０１４５】
なお、第１保持容量の第１誘電体８０６や第２保持容量の第２誘電体８０７の膜厚は５〜７５nm（好ましくは２０〜５０nm）とすれば良い。
【０１４６】
また、ＬＤＤ領域８０８a、８０８bの長さは２〜４μm（代表的には２．５〜３．５μm）が好ましい。なお、ＬＤＤ領域のうちゲート配線に重なる部分の長さは０．５〜２．５μm（好ましくは１〜１．５μm）で良い。
【０１４７】
また、図８（Ｃ）に示す画素ＴＦＴはオフ電流（ＴＦＴがオフ状態にある時に流れるドレイン電流）を極力低減することが必要であるため、ＬＤＤ領域８０８a、８０８bのうちゲート配線と重ならない領域（通常のＬＤＤ領域として機能する領域）を１〜３．５（好ましくは２〜３μm）μmとしておくことが望ましい。
【０１４８】
以上のように、ＡＭ−ＬＣＤを例にとっても同一基板上には様々な回路が設けられ、回路によって必要とする動作電圧（電源電圧）が異なることがある。この場合には本願発明のようにゲート絶縁膜の膜厚を異ならせたＴＦＴを配置するなどの使い分けが必要となる。
【０１４９】
なお、本実施例の構成を実現するために実施例１に示した回路を用いることは有効である。
【０１５０】
〔実施例３〕
実施例１において、ゲート絶縁膜を選択的に除去する工程に際し、駆動ＴＦＴとなる領域での除去は図９に示すように行うことが望ましい。図９において、９０１は活性層、９０２はゲート絶縁膜の端部、９０３、９０４はゲート配線である。図９に示すように、ゲート配線が活性層を乗り越える部分９０５では、活性層９０１の端部にゲート絶縁膜を残しておくことが望ましい。
【０１５１】
活性層９０１の端部は後に熱酸化工程を行った際にエッジシニングと呼ばれる現象が起こる。これは、活性層端部の下に潜り込むように酸化反応が進行し、端部が薄くなると同時に上へ盛り上がる現象である。そのため、エッジシニング現象が起こるとゲート配線が乗り越え時に断線しやすいという問題が生じる。
【０１５２】
しかしながら、図９に示したような構造となるようにゲート絶縁膜を除去しておけば、ゲート配線が乗り越える部分９０５においてエッジシニング現象を防ぐことができる。そのため、ゲート配線の断線といった問題を未然に防ぐことが可能である。なお、本実施例の構成を実施例１に用いることは有効である。
【０１５３】
〔実施例４〕
本実施例では、実施例１に示した作製工程で基板上にＴＦＴを形成し、実際にＡＭ−ＬＣＤを作製した場合について説明する。
【０１５４】
図５（Ｂ）の状態が得られたら、画素電極２６６上に配向膜を８０nmの厚さに形成する。次に、対向基板としてガラス基板上にカラーフィルタ、透明電極（対向電極）、配向膜を形成したものを準備し、それぞれの配向膜に対してラビング処理を行い、シール材（封止材）を用いてＴＦＴが形成された基板と対向基板とを貼り合わせる。そして、その間に液晶を保持させる。このセル組み工程は公知の手段を用いれば良いので詳細な説明は省略する。
【０１５５】
なお、セルギャップを維持するためのスペーサは必要に応じて設ければ良い。従って、対角１インチ以下のＡＭ−ＬＣＤのようにスペーサがなくてもセルギャップを維持できる場合は特に設けなくても良い。
【０１５６】
次に、以上のようにして作製したＡＭ−ＬＣＤの外観を図１０に示す。アクティブマトリクス基板（ＴＦＴが形成された基板を指す）１１には画素部１２、ソース駆動回路１３、ゲート駆動回路１４、信号処理回路（信号分割回路、Ｄ／Ａコンバータ回路、γ補正回路、差動増幅回路等）１５が形成され、ＦＰＣ（フレキシブルプリントサーキット）１６が取り付けられている。なお、１７は対向基板である。
【０１５７】
なお、本実施例は実施例１〜３のいずれの実施例とも自由に組み合わせることが可能である。
【０１５８】
〔実施例５〕
本実施例では、実施例１において結晶質珪素膜の形成に他の手段を用いた場合について説明する。
【０１５９】
具体的には、非晶質珪素膜の結晶化に特開平７−１３０６５２号公報（米国特許番号０８／３２９，６４４に対応）の実施例２に記載された技術を用いる。同公報に記載された技術は、結晶化を促進する触媒元素（代表的にはニッケル）を非晶質珪素膜の表面に選択的に保持させ、その部分を核成長の種として結晶化を行う技術である。
【０１６０】
この技術によれば、結晶成長に特定の方向性を持たせることができるので非常に結晶性の高い結晶質珪素膜を形成することが可能である。
【０１６１】
また、触媒元素を選択的に保持させるために設けるマスク用の絶縁膜を、そのままゲッタリング用に添加するリンのマスクとすることも可能である。こうすることで工程数を削減することができる。この技術に関しては、本出願人による特開平１０−２４７７３５号公報（米国出願番号０９／０３４，０４１に対応）に詳しい。
【０１６２】
なお、本実施例の構成は実施例１〜４のいずれの構成とも自由に組み合わせることが可能である。
【０１６３】
〔実施例６〕
実施例１で説明したニッケル（珪素膜を結晶化するために用いた触媒元素）をゲッタリングするためにリンを用いたが、本実施例では他の元素を用いてニッケルをゲッタリングする場合について説明する。
【０１６４】
まず、実施例１の工程に従って、図２（Ｂ）の状態を得る。図２（Ｂ）において、２０４は結晶質珪素膜である。但し、本実施例では結晶化に用いるニッケルの濃度を極力低いものとしている。具体的には、非晶質珪素膜上に重量換算で０．５〜３ppmのニッケルを含む層を形成し、結晶化のための熱処理を行う。これにより形成された結晶質珪素膜中に含まれるニッケル濃度は、１×１０17〜１×１０19atoms/cm3（代表的には５×１０17〜１×１０18atoms/cm3）となる。
【０１６５】
そして、結晶質珪素膜を形成したら、ハロゲン元素を含む酸化性雰囲気中で熱処理を行う。温度は８００〜１１５０℃（好ましくは９００〜１０００℃）とし、処理時間は１０分〜４時間（好ましくは３０分〜１時間）とする。
【０１６６】
本実施例では、酸素雰囲気中に対して３〜１０体積％の塩化水素を含ませた雰囲気中において、９５０℃３０分の熱処理を行う。
【０１６７】
この工程により結晶質珪素膜中のニッケルは揮発性の塩化ニッケルとなって処理雰囲気中に離脱する。即ち、ハロゲン元素のゲッタリング作用によってニッケルを除去することが可能となる。但し、結晶質珪素膜中に存在するニッケル濃度が高すぎると、ニッケルの偏析部で酸化が異常に進行するという問題を生じる。そのため、結晶化の段階で用いるニッケルの濃度を極力低くする必要がある。
【０１６８】
なお、本実施例の構成は実施例１〜実施例５のいずれの構成とも自由に組み合わせることが可能である。
【０１６９】
〔実施例７〕
本実施例では、実施例１に示したＣＭＯＳ回路や画素部の構造を異なるものとした場合について説明する。具体的には、回路の要求する仕様に応じてＬＤＤ領域の配置を異ならせる例を示す。
【０１７０】
なお、ＣＭＯＳ回路および画素部の基本構造は図１に既に示したので本実施例では必要箇所のみに符号を付して説明することとする。また、本実施例のＴＦＴ構造は、基本的には実施例１の作製方法を参考にすれば良いが、ＮＴＦＴのＬＤＤ領域の形成にレジストマスクを用いる必要がある。
【０１７１】
まず、図１１（Ａ）に示した回路は、ＣＭＯＳ回路において、ＮＴＦＴのＬＤＤ領域２１をチャネル形成領域２２のドレイン領域２３側のみに接して設けることを特徴としている。なお、この構造はソース領域側をレジストマスクで隠しておくことで実現できる。
【０１７２】
駆動回路や信号処理回路に用いられるＣＭＯＳ回路は高速動作を要求されるため、動作速度を低下させる要因となりうる抵抗成分は極力排除する必要がある。しかしながら、ホットキャリア耐性を高めるために必要なＬＤＤ領域は抵抗成分として働いてしまうため、動作速度を犠牲にしてしまう。
【０１７３】
しかし、ホットキャリア注入が生じるのはチャネル形成領域のドレイン領域側の端部であり、その部分にゲート電極と三次元的に重なったＬＤＤ領域が存在すればホットキャリア対策は十分である。従って、必ずしもチャネル形成領域のソース領域側の端部には必要以上にＬＤＤ領域を設けておく必要はない。
【０１７４】
なお、図１１（Ａ）の構造はソース領域とドレイン領域とが入れ替わる画素ＴＦＴのような動作をする場合には適用できない。ＣＭＯＳ回路の場合、通常はソース領域およびドレイン領域が固定されるため、図１１（Ａ）のような構造を実現することができる。
【０１７５】
次に、図１１（Ｂ）に示した回路は、ＣＭＯＳ回路において、ＮＴＦＴをダブルゲート構造、ＰＴＦＴをシングルゲート構造とした場合の例である。このような構造は、高耐圧であることを要求される駆動回路（バッファ回路、サンプリング回路など）に用いる。
【０１７６】
この場合、ＮＴＦＴのＬＤＤ領域２４a、２４bをチャネル形成領域２５a、２５bそれぞれのドレイン領域２６側（またはドレイン領域２６に近い側）のみに設けることを特徴としている。
【０１７７】
このような構造とすることでソース領域側のＬＤＤ領域による抵抗成分をなくし、ダブルゲート構造とすることでソース−ドレイン間にかかる電界を分散させて緩和する効果がある。
【０１７８】
なお、本実施例の構成は実施例１〜６のいずれの構成とも自由に組み合わせることが可能である。
【０１７９】
〔実施例８〕
実施例１において、必要に応じてＴＦＴの下（具体的には活性層の下）に遮光膜を設けることは、光励起によるリーク電流を抑制する上で有効である。特に、リーク電流（またはオフ電流）を極力抑える必要がある画素ＴＦＴの下に設けることは効果的である。
【０１８０】
遮光膜としては、金属膜、黒色樹脂膜などを用いることができるが、金属膜を用いた場合には当該金属膜を用いて、遮光膜と活性層との間に他の保持容量を形成することも可能である。こうすることで一つの画素ＴＦＴに対して三つの保持容量が接続された構造が実現される。
【０１８１】
なお、本実施例の構成は実施例１〜７のいずれの構成とも自由に組み合わせることが可能である。
【０１８２】
〔実施例９〕
本実施例では、本願発明を用いて形成された画素部の構造について、図１２〜１７を用いて説明する。なお、基本的な断面構造は図１〜５の説明を参考にすると良い。
【０１８３】
まず、図１２において、３１は半導体膜でなる画素ＴＦＴの活性層である。図面上には四つの画素に相当する四つの活性層が配置されている。また、３２で示される点線は画素ＴＦＴのゲート絶縁膜の端部である。この点線３２に囲まれた領域のゲート絶縁膜が選択的に除去される。この状態は、図３（Ａ）に示す工程までが終了した状態である。
【０１８４】
次に、図１３は図１２にゲート配線３３a、３３bを重ねた状態を示す。この状態は図３（Ｂ）の工程まで終了した状態に相当する。なお、活性層３１と重なる部分３４はゲート電極として機能する。
【０１８５】
本実施例では、選択されたゲート配線３３aの隣のゲート配線３３bを保持容量に用いる。この構成自体は知られており、選択されたゲート配線以外のゲート配線をコモン電位（ビデオ信号の中間電位）に落としておくことで容量形成用の配線として用いる構成である。
【０１８６】
ここでゲート配線３３bに注目すると、点線３５で囲まれた領域において、ゲート配線３３bと活性層３１とが重なり合っている。また、図面上では図示されないが、点線３５で囲まれた領域ではゲート絶縁膜が除去されて５〜５０nm厚の第１誘電体が設けられている。即ち、この部分で本願発明の第１保持容量が形成される。なお、点線３５で囲まれた領域に形成される第１保持容量は画素３０の保持容量として機能する。
【０１８７】
この構造の利点は、別途容量形成用の配線を形成する必要がないので、画素の開口率を高めることができる点にある。但し、この構成は特に直視型液晶ディスプレイなどに有効であり、上下反転駆動（上から走査したり下から走査したりする駆動方法で、プロジェクターなどに用いられる）を行う液晶ディスプレイには不向きである。そういった上下反転駆動を行う液晶ディスプレイには、インターレース方式の駆動方法（ゲート配線を１本おきに選択する駆動方法）などを用いることが望ましい。
【０１８８】
次に、図１４は図１３に遮光膜３６a、３６bを重ねた状態である。この状態は図５（Ａ）において、遮光膜２５７a〜２５７cまで形成した時点の状態に相当する。なお、本実施例の構造とする場合、遮光膜は一つの画素に一つの割合で設けられ、通常の遮光膜（ブラックマトリクス等と呼ばれる）のように、全画素において共通な導電層とはならない。
【０１８９】
この時、図１４ではゲート配線と遮光膜との間に第１層間絶縁膜（図示せず）が設けられており、３７で示される点線で囲まれた領域が選択的に除去されて５〜５０nm厚の第２誘電体のみが存在する。
【０１９０】
この遮光膜３６a、３６bは基本的にゲート配線に重なるように設けられるため、点線３７で囲まれた領域に本願発明の第２保持容量が形成される。但し、図１４において、点線３７で囲まれた領域に形成される第２保持容量は画素３０の保持容量として機能する。即ち、遮光膜３６aは画素３０の画素ＴＦＴ部を隠す遮光膜としての機能を果たし、遮光膜３６bは遮光膜であると同時に、画素３０の保持容量を形成する第３容量電極としての機能を兼ねている。
【０１９１】
次に、図１５は図１４にソース配線３８およびドレイン配線（ドレイン電極）３９を重ねた状態である。この状態は図５（Ａ）の工程を終了した状態に相当する。なお、４０はソース配線３８と活性層３１とのコンタクト部分、４１はドレイン配線３９と活性層３１とのコンタクト部分である。
【０１９２】
次に、図１６は図１５に画素電極４２（点線で示される）を重ねた状態である。この状態は図５（Ｂ）の工程を終了した状態に相当する。なお、４３はドレイン配線３９と画素電極４２とのコンタクト部分、４４は遮光膜３６と画素電極４２とのコンタクト部分である。
【０１９３】
ここで、図１６をＡ−Ａ’で切った断面を図１７（Ａ）に、Ａ−Ａ”で切った断面を図１７（Ｂ）に示す。なお、図１７（Ａ）、（Ｂ）では図１２〜１６で用いた符号を対応箇所に用いている。また、基板、下地膜、保護膜、層間絶縁膜、パッシベーション膜、活性層の構成（ソース領域、ドレイン領域、ＬＤＤ領域またはチャネル形成領域）等には符号をつけてないが、「発明の実施の形態」の欄（図１参照）や「実施例１」の欄（図２〜５参照）に対応するので、ここでの説明は省略する。
【０１９４】
なお、本実施例の構成は、実施例１〜８のいずれの構成とも自由に組み合わせることが可能である。
【０１９５】
〔実施例１０〕
本実施例では、画素ＴＦＴのソース領域、ドレイン領域またはＬＤＤ領域を形成するための不純物元素の添加工程を、実施例１とは異なる順とした場合の例について説明する。
【０１９６】
まず、図３（Ｃ）に示したリンの添加工程（ｎ+領域形成工程）を図３（Ｄ）に示したリンの添加工程（ｎ-領域形成工程）と入れ替えても良い。
【０１９７】
また、図４（Ａ）に示したボロンの添加工程（ｐ++領域形成工程）を図３（Ｃ）に示したリンの添加工程（ｎ+領域形成工程）の前（図３（Ｂ）と図３（Ｃ）の間）に行っても良い。
【０１９８】
また、図４（Ａ）に示したボロンの添加工程（ｐ++領域形成工程）を図３（Ｄ）に示したリンの添加工程（ｎ-領域形成工程）の前（図３（Ｃ）と図３（Ｄ）の間）に行っても良い。
【０１９９】
なお、本実施例の構成は実施例１〜９のいずれの構成とも自由に組み合わせることが可能である。
【０２００】
〔実施例１１〕
本実施例では、画素ＴＦＴのソース領域、ドレイン領域またはＬＤＤ領域を形成するための不純物元素の添加工程を、実施例１とは異なる順とした場合の例について説明する。
【０２０１】
まず、図３（Ｂ）の状態を得た後に、すぐ図４（Ａ）に示したボロンの添加工程（ｐ++領域形成工程）を行う。その次に、図３（Ｄ）に示したリンの添加工程（ｎ-領域形成工程）を行い、その後、図３（Ｃ）に示したリンの添加工程（ｎ+領域形成工程）を行う。
【０２０２】
また、図３（Ｂ）の状態を得た後に、すぐ図３（Ｄ）に示したリンの添加工程（ｎ-領域形成工程）を行う。その次に、図４（Ａ）に示したボロンの添加工程（ｐ++領域形成工程）を行い、その後、図３（Ｃ）に示したリンの添加工程（ｎ+領域形成工程）を行うこともできる。
【０２０３】
本実施例の場合、リンの添加工程（ｎ+領域形成工程）を最後に行うことになるため、マスクとして用いたサイドウォールをそのままゲート配線の側壁に残すことになる。そのため、本実施例を実施する際には、サイドウォールの材料として酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜を用いることが好ましい。珪素膜などの半導体膜を用いると、サイドウォールと活性層との間に寄生容量を形成してしまう恐れがある。
【０２０４】
勿論、リンの添加工程（ｎ+領域形成工程）を行った後にサイドウォールを除去する工程を入れても構わない。
【０２０５】
しかしながら、サイドウォールを残すことでゲート配線の段差が鋭角でなくなるという利点がある。そのため、ゲート配線の上に絶縁膜を形成する際に被覆不良などによりカスプ（巣）などが発生することを防ぐことができる。
【０２０６】
なお、本実施例の構成は、実施例１〜９のいずれの構成とも自由に組み合わせることが可能である。
【０２０７】
〔実施例１２〕
本実施例では、実施例１とは異なる手段で結晶質珪素膜を形成する場合の例について説明する。
【０２０８】
実施例１では非晶質半導体膜（具体的には非晶質珪素膜）の結晶化に触媒元素（ニッケル）を用いたが、本実施例では触媒元素を用いないで熱結晶化させた場合について説明する。
【０２０９】
本実施例の場合、非晶質珪素膜を形成したら、５８０〜６４０℃（代表的には６００℃）の温度で、１２〜３０時間（代表的には１６〜２４時間）の熱処理を行って結晶化し、結晶質珪素膜を得る。従って、実施例１に示したようなゲッタリング工程は省略することができる。
【０２１０】
このように本願発明の構造が実現できるのであれば、いわゆる高温ポリシリコンと呼ばれる結晶質珪素膜を用いたプロセスを本願発明に組み合わせることは容易である。
【０２１１】
なお、本実施例の構成は実施例１〜１１のいずれの実施例とも自由に組み合わせることができる。
【０２１２】
〔実施例１３〕
本実施例では実施例１とは異なる方法で第１層間絶縁膜を形成する例について説明する。説明には図１８を用いる。
【０２１３】
まず、実施例１の作製工程に従って図４（Ｂ）に示した活性化工程までを終了させる。次に、５０〜１００ｎｍ（本実施例では７０ｎｍ）の窒化酸化珪素膜１８０１を形成し、その上に６００ｎｍ〜１μm（本実施例では８００ｎｍ）の窒化酸化珪素膜１８０２を形成する。さらに、その上にレジストマスク１８０３を形成する。（図１８（Ａ））
【０２１４】
なお、窒化酸化珪素膜１８０１と窒化酸化珪素膜１８０２とでは含有される窒素、酸素、水素及び珪素の組成比が異なる。窒化酸化珪素膜１８０１は窒素７％、酸素５９％、水素２％、珪素３２％となっており、窒化酸化珪素膜１８０２は窒素３３％、酸素１５％、水素２３％、珪素２９％となっている。勿論、この組成比に限定されるものではない。
【０２１５】
また、レジストマスク１８０３は膜厚が厚いため、窒化酸化珪素膜１８０２の表面の起伏を完全に平坦化することができる。
【０２１６】
次に、四フッ化炭素と酸素との混合ガスを用いたドライエッチング法によりレジストマスク１８０３及び窒化酸化珪素膜１８０２のエッチングを行う。本実施例の場合、四フッ化炭素と酸素との混合ガスを用いたドライエッチングにおいて、窒化酸化珪素膜１８０２とレジストマスク１８０３のエッチングレートがほぼ等しい。
【０２１７】
このエッチング工程により図１８（Ｂ）に示すようにレジストマスク１８０３は完全に除去され、窒化酸化珪素膜１８０２の一部（本実施例では表面から深さ３００ｎｍまで）がエッチングされる。その結果、レジストマスク１８０３の表面の平坦度がそのままエッチングされた窒化酸化珪素膜の表面の平坦度に反映される。
【０２１８】
こうして極めて平坦性の高い第１層間絶縁膜１８０４を得る。本実施例の場合、第１層間絶縁膜１８０４の膜厚は５００ｎｍとなる。このあとの工程は実施例１の作製工程を参照すれば良い。
【０２１９】
なお、本実施例の構成は、実施例１〜１２のいずれの実施例とも自由に組み合わせることが可能である。
【０２２０】
〔実施例１４〕
本願発明は従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上にＴＦＴを形成する際に用いることも可能である。即ち、半導体回路上に反射型ＡＭ−ＬＣＤが形成された三次元構造の半導体装置を実現することも可能である。
【０２２１】
また、前記半導体回路はＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ基板上に形成されたものであっても良い。
【０２２２】
なお、本実施例を実施するにあたって、実施例１〜１３のいずれの構成を組み合わせても構わない。
【０２２３】
〔実施例１５〕
本願発明はアクティブマトリクス型ＥＬ（エレクトロルミネッセンス）ディスプレイ（ＥＬ表示装置ともいう）に適用することも可能である。その例を図１９に示す。
【０２２４】
図１９はアクティブマトリクス型ＥＬディスプレイの回路図である。８１は表示領域を表しており、その周辺にはＸ方向（ゲート側）駆動回路８２、Ｙ方向（ソース側）駆動回路８３が設けられている。また、表示領域８１の各画素は、スイッチング用ＴＦＴ８４、コンデンサ８５、電流制御用ＴＦＴ８６、ＥＬ素子８７を有し、スイッチング用ＴＦＴ８４にＸ方向信号線（ゲート信号線）８８a（または８８b）、Ｙ方向信号線（ソース信号線）８９a（または８９b、８９c）が接続される。また、電流制御用ＴＦＴ８６には、電源線９０a、９０bが接続される。
【０２２５】
本実施例のアクティブマトリクス型ＥＬディスプレイでは、Ｘ方向駆動回路８２、Ｙ方向駆動回路８３に用いられるＴＦＴのゲート絶縁膜が、スイッチング用ＴＦＴ８４や電流制御用ＴＦＴ８６のゲート絶縁膜よりも薄くなっている。また、コンデンサ８５が本願発明の保持容量で形成されている。
【０２２６】
なお、本実施例のアクティブマトリクス型ＥＬディスプレイに対して、実施例１〜３、５〜１４のいずれの構成を組み合わせても良い。
【０２２７】
〔実施例１６〕
本実施例では、本願発明を用いてＥＬ（エレクトロルミネセンス）表示装置を作製した例について説明する。なお、図２０（Ａ）は本願発明のＥＬ表示装置の上面図であり、図２０（Ｂ）はその断面図である。
【０２２８】
図２０（Ａ）において、４００１は基板、４００２は画素部、４００３はソース側駆動回路、４００４はゲート側駆動回路であり、それぞれの駆動回路は配線４００５を経てＦＰＣ（フレキシブルプリントサーキット）４００６に至り、外部機器へと接続される。
【０２２９】
このとき、画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４を囲むようにして第１シール材４１０１、カバー材４１０２、充填材４１０３及び第２シール材４１０４が設けられている。
【０２３０】
また、図２０（Ｂ）は図２０（Ａ）をＡ−Ａ’で切断した断面図に相当し、基板４００１の上にソース側駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示している。）４２０１及び画素部４００２に含まれる画素ＴＦＴ（但し、ここではＥＬ素子への電流を制御するＴＦＴを図示している。）４２０２が形成されている。
【０２３１】
本実施例では、駆動ＴＦＴ４２０１には図１の駆動回路と同じ構造のＴＦＴが用いられる。また、画素ＴＦＴ４２０２には図１の画素部と同じ構造のＴＦＴが用いられる。
【０２３２】
駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０２の上には樹脂材料でなる層間絶縁膜（平坦化膜）４３０１が形成され、その上に画素ＴＦＴ４２０２のドレインと電気的に接続する画素電極（陽極）４３０２が形成される。画素電極４３０２としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物または酸化インジウムと酸化亜鉛との化合物を用いることができる。
【０２３３】
そして、画素電極４３０２の上には絶縁膜４３０３が形成され、絶縁膜４３０３は画素電極４３０２の上に開口部が形成されている。この開口部において、画素電極４３０２の上にはＥＬ（エレクトロルミネッセンス）層４３０４が形成される。ＥＬ層４３０４は公知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０２３４】
ＥＬ層４３０４の形成方法は公知の技術を用いれば良い。また、ＥＬ層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０２３５】
ＥＬ層４３０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４３０５が形成される。また、陰極４３０５とＥＬ層４３０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で両者を連続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４３０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０２３６】
そして陰極４３０５は４３０６で示される領域において配線４００５に電気的に接続される。配線４００５は陰極４３０５に所定の電圧を与えるための配線であり、導電性材料４３０７を介してＦＰＣ４００６に電気的に接続される。
【０２３７】
以上のようにして、画素電極（陽極）４３０２、ＥＬ層４３０４及び陰極４３０５からなるＥＬ素子が形成される。このＥＬ素子は、第１シール材４１０１及び第１シール材４１０１によって基板４００１に貼り合わされたカバー材４１０２で囲まれ、充填材４１０３により封入されている。
【０２３８】
カバー材４１０２としては、ガラス板、金属板（代表的にはステンレス板）、セラミックス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０２３９】
但し、ＥＬ素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０２４０】
また、充填材４１０３としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４１０３の内部に吸湿性物質（好ましくは酸化バリウム）を設けておくとＥＬ素子の劣化を抑制できる。
【０２４１】
また、充填材４１０３の中にスペーサを含有させてもよい。このとき、スペーサを酸化バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。また、スペーサを設けた場合、スペーサからの圧力を緩和するバッファ層として陰極４３０５上に樹脂膜を設けることも有効である。
【０２４２】
また、配線４００５は導電性材料４３０７を介してＦＰＣ４００６に電気的に接続される。配線４００５は画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４に送られる信号をＦＰＣ４００６に伝え、ＦＰＣ４００６により外部機器と電気的に接続される。
【０２４３】
また、本実施例では第１シール材４１０１の露呈部及びＦＰＣ４００６の一部を覆うように第２シール材４１０４を設け、ＥＬ素子を徹底的に外気から遮断する構造となっている。こうして図２０（Ｂ）の断面構造を有するＥＬ表示装置となる。なお、本実施例のＥＬ表示装置は実施例１乃至３または５乃至１４のいずれの構成を組み合わせて作製しても構わない。
【０２４４】
〔実施例１７〕
本実施例では、実施例１６に示したＥＬ表示装置の画素部に用いることができる画素構造の例を図２１（Ａ）〜（Ｃ）に示す。なお、本実施例において、４４０１はスイッチング用ＴＦＴ４４０２のソース配線、４４０３はスイッチング用ＴＦＴ４４０２のゲート配線、４４０４は電流制御用ＴＦＴ、４４０５はコンデンサ、４４０６、４４０８は電流供給線、４４０７はＥＬ素子とする。
【０２４５】
図２１（Ａ）は、二つの画素間で電流供給線４４０６を共通とした場合の例である。即ち、二つの画素が電流供給線４４０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２４６】
また、図２１（Ｂ）は、電流供給線４４０８をゲート配線４４０３と平行に設けた場合の例である。なお、図２１（Ｂ）では電流供給線４４０８とゲート配線４４０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電流供給線４４０８とゲート配線４４０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２４７】
また、図２１（Ｃ）は、図２１（Ｂ）の構造と同様に電流供給線４４０８をゲート配線４４０３と平行に設け、さらに、二つの画素を電流供給線４４０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線４４０８をゲート配線４４０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２４８】
〔実施例１８〕
本願発明の電気光学装置や半導体回路は電気器具の表示部や信号処理回路として用いることができる。そのような電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置などが挙げられる。それら電気器具の具体例を図２２〜２４に示す。
【０２４９】
図２２（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示部２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明の電気光学装置は表示部２００４に、本願発明の半導体回路は音声出力部２００２、音声入力部２００３またはＣＰＵやメモリ等に用いることができる。
【０２５０】
図２２（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明の電気光学装置は表示部２１０２に、本願発明の半導体回路は音声入力部２１０３またはＣＰＵやメモリ等に用いることができる。
【０２５１】
図２２（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５で構成される。本願発明の電気光学装置は表示部２２０５に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２５２】
図２２（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３で構成される。本願発明の電気光学装置は表示部２３０２に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２５３】
図２２（Ｅ）はリアプロジェクター（プロジェクションＴＶ）であり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は表示装置２４０３に用いることができ、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２５４】
図２２（Ｆ）はフロントプロジェクターであり、本体２５０１、光源２５０２、表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明は表示装置２５０３に用いることができ、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２５５】
図２３（Ａ）はパーソナルコンピュータであり、本体２６０１、映像入力部２６０２、表示部２６０３、キーボード２６０４等を含む。本願発明の電気光学装置は表示部２６０３に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２５６】
図２３（Ｂ）は電子遊戯機器（ゲーム機器）であり、本体２７０１、記録媒体２７０２、表示部２７０３及びコントローラー２７０４を含む。この電子遊技機器から出力された音声や映像は筐体２７０５及び表示部２７０６を含む表示ディスプレイにて再生される。コントローラー２７０４と本体２７０１との間の通信手段または電子遊技機器と表示ディスプレイとの間の通信手段は、有線通信、無線通信もしくは光通信が使える。本実施例では赤外線をセンサ部２７０７、２７０８で検知する構成となっている。本願発明の電気光学装置は表示部２７０３、２７０６に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２５７】
図２３（Ｃ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤー（画像再生装置）であり、本体２８０１、表示部２８０２、スピーカ部２８０３、記録媒体２８０４及び操作スイッチ２８０５を含む。なお、この画像再生装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ ＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本願発明の電気光学装置は表示部２８０２やＣＰＵやメモリ等に用いることができる。
【０２５８】
図２３（Ｄ）はデジタルカメラであり、本体２９０１、表示部２９０２、接眼部２９０３、操作スイッチ２９０４、受像部（図示せず）を含む。本願発明の電気光学装置は表示部２９０２やＣＰＵやメモリ等に用いることができる。
【０２５９】
なお、図２２（Ｅ）のリアプロジェクターや図２２（Ｆ）のフロントプロジェクターに用いることのできる光学エンジンについての詳細な説明を図２４に示す。なお、図２４（Ａ）は光学エンジンであり、図２４（Ｂ）は光学エンジンに内蔵される光源光学系である。
【０２６０】
図２４（Ａ）に示す光学エンジンは、光源光学系３００１、ミラー３００２、３００５〜３００７、ダイクロイックミラー３００３、３００４、光学レンズ３００８a〜３００８c、プリズム３０１１、表示装置３０１０、投射光学系３０１２を含む。投射光学系３０１２は、投射レンズを備えた光学系である。本実施例は表示装置３０１０を三つ使用する三板式の例を示したが、単板式であってもよい。また、図２４（Ａ）中において矢印で示した光路には、光学レンズ、偏光機能を有するフィルム、位相差を調節するためのフィルムもしくはＩＲフィルム等を設けてもよい。
【０２６１】
また、図２４（Ｂ）に示すように、光源光学系３００１は、光源３０１３、３０１４、合成プリズム３０１５、コリメータレンズ３０１６、３０２０、レンズアレイ３０１７、３０１８、偏光変換素子３０１９を含む。なお、図２４（Ｂ）に示した光源光学系は光源を２つ用いたが、一つでも良いし、三つ以上としてもよい。また、光源光学系の光路のどこかに、光学レンズ、偏光機能を有するフィルム、位相差を調節するフィルムもしくはＩＲフィルム等を設けてもよい。
【０２６２】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。また、本実施例の電気器具は実施例１〜１７のどのような組み合わせからなる構成を用いても実現することができる。
【０２６３】
【発明の効果】
本願発明を用いることで同一基板上に、異なる膜厚のゲート絶縁膜を有するＴＦＴを形成することができる。そのため、ＡＭ−ＬＣＤに代表される電気光学装置や、そのような電気光学装置を表示部（表示ディスプレイ）として有する電気器具を含む半導体装置において、回路が要求する仕様に応じて適切な性能の回路を配置することが可能となり、半導体装置の性能や信頼性を大幅に向上させることができる。
【０２６４】
また、電気光学装置の画素部において、保持容量の誘電体を薄くすることができ、小さい面積で大きなキャパシティを有する保持容量を形成することができる。さらに、その保持容量をゲート配線やソース配線の下に隠すことができる。そのため、対角１インチ以下の表示部をもつ電気光学装置においても開口率を低下させることなく、十分な保持容量を確保することが可能となる。
【図面の簡単な説明】
【図１】 ＡＭ−ＬＣＤの断面構造を示す図。
【図２】 ＡＭ−ＬＣＤの作製工程を示す図。
【図３】 ＡＭ−ＬＣＤの作製工程を示す図。
【図４】 ＡＭ−ＬＣＤの作製工程を示す図。
【図５】 ＡＭ−ＬＣＤの作製工程を示す図。
【図６】 不純物元素を添加する際の濃度分布の関係を示す図。
【図７】 ＡＭ−ＬＣＤのブロック図を示す図。
【図８】 ＡＭ−ＬＣＤの回路配置を示す図。
【図９】 駆動ＴＦＴ（ＣＭＯＳ回路）の構造を示す図。
【図１０】 ＡＭ−ＬＣＤの外観を示す図。
【図１１】 ＣＭＯＳ回路の断面構造を示す図。
【図１２】 画素部の上面構造を示す図。
【図１３】 画素部の上面構造を示す図。
【図１４】 画素部の上面構造を示す図。
【図１５】 画素部の上面構造を示す図。
【図１６】 画素部の上面構造を示す図。
【図１７】 画素部の断面構造を示す図。
【図１８】 ＡＭ−ＬＣＤの作製工程を示す図。
【図１９】 ＥＬ表示装置の回路構成を示す図。
【図２０】 ＥＬ表示装置の上面構造及び断面構造を示す図。
【図２１】 ＥＬ表示装置の画素部の構造を示す図。
【図２２】 電気器具の一例を示す図。
【図２３】 電気器具の一例を示す図。
【図２４】 光学エンジンの構成を示す図。
Claims (7)
- 画素電極と電気的に接続された第１のＴＦＴと、画素部に形成された保持容量と、駆動回路に含まれる第２のＴＦＴと、を有する半導体装置であって、
前記第１のＴＦＴは、チャネル形成領域、ソース領域、ドレイン領域を含む半導体層と、前記半導体層上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられた第１のゲート配線と、を有し、
前記第２のＴＦＴは、チャネル形成領域、ソース領域、ドレイン領域を含む半導体層と、前記半導体層上に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第２のゲート配線と、を有し、
前記保持容量は、第１保持容量と第２保持容量とが並列に接続されて形成されており、
前記第１保持容量は、第１容量電極と、前記第１容量電極上に設けられた第１誘電体と、前記第１誘電体上に設けられた第２容量電極と、を有し、
前記第２保持容量は、前記第２容量電極と、前記第２容量電極上に設けられた第２誘電体と、前記第２誘電体上に設けられた第３容量電極と、を有し、
前記第１容量電極と前記第３容量電極とは画素電極を介して電気的に接続されていることを特徴とする半導体装置。 - 画素電極と電気的に接続された第１のＴＦＴと、画素部に形成された保持容量と、駆動回路に含まれる第２のＴＦＴと、を有する半導体装置であって、
前記第１のＴＦＴは、チャネル形成領域、ソース領域、ドレイン領域を含む半導体層と、前記半導体層上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられた第１のゲート配線と、を有し、
前記第２のＴＦＴは、チャネル形成領域、ソース領域、ドレイン領域を含む半導体層と、前記半導体層上に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第２のゲート配線と、を有し、
前記第２のゲート絶縁膜の膜厚は、前記第１のゲート絶縁膜の膜厚よりも薄く、
前記保持容量は、第１保持容量と第２保持容量とが並列に接続されて形成されており、
前記第１保持容量は、第１容量電極と、前記第１容量電極上に設けられた第１誘電体と、前記第１誘電体上に設けられた第２容量電極と、を有し、
前記第２保持容量は、前記第２容量電極と、前記第２容量電極上に設けられた第２誘電体と、前記第２誘電体上に設けられた第３容量電極と、を有し、
前記第１容量電極と前記第３容量電極とは画素電極を介して電気的に接続されていることを特徴とする半導体装置。 - 画素電極と電気的に接続された第１のＴＦＴと、画素部に形成された保持容量と、駆動回路に含まれる第２のＴＦＴと、を有する半導体装置であって、
前記第１のＴＦＴは、チャネル形成領域、ソース領域、ドレイン領域を含む半導体層と、前記半導体層上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられた第１のゲート配線と、を有し、
前記第２のＴＦＴは、チャネル形成領域、ソース領域、ドレイン領域を含む半導体層と、前記半導体層上に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第２のゲート配線と、を有し、
前記第２のゲート絶縁膜の膜厚は、前記第１のゲート絶縁膜の膜厚よりも薄く、
前記保持容量は、第１保持容量と第２保持容量とが並列に接続されて形成されており、
前記第１保持容量は、第１容量電極と、前記第１容量電極上に設けられた第１誘電体と、前記第１誘電体上に設けられた第２容量電極と、を有し、
前記第２保持容量は、前記第２容量電極と、前記第２容量電極上に設けられた第２誘電体と、前記第２誘電体上に設けられた第３容量電極と、を有し、
前記第１容量電極と前記第３容量電極とは画素電極を介して電気的に接続され、
前記第１容量電極は、前記第１のＴＦＴの半導体層及び前記第２のＴＦＴの半導体層と同一の層に形成され、
前記第２容量電極は、前記第１のゲート配線及び前記第２のゲート配線と同一の層に形成され、
前記第３の容量電極は、前記画素部の遮光膜と同一の層に形成されることを特徴とする半導体装置。 - 請求項１乃至３のいずれか一において、
前記第１誘電体または前記第２誘電体は、珪素を含む絶縁膜で形成され、
前記第１誘電体または前記第２誘電体の膜厚は、５〜５０ｎｍであることを特徴とする半導体装置。 - 請求項１乃至４のいずれか一において、
前記第１誘電体と前記第２のＴＦＴのゲート絶縁膜とが同一の膜厚であることを特徴とする半導体装置。 - 請求項１乃至５のいずれか一において、
前記画素電極は、ＥＬ素子の陽極または陰極であることを特徴とする半導体装置。 - 請求項１乃至６のいずれか一に記載の半導体装置を表示部に用いたことを特徴とする電子機器。
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