JP4666710B2 - 半導体装置およびその作製方法 - Google Patents
半導体装置およびその作製方法 Download PDFInfo
- Publication number
- JP4666710B2 JP4666710B2 JP2000011374A JP2000011374A JP4666710B2 JP 4666710 B2 JP4666710 B2 JP 4666710B2 JP 2000011374 A JP2000011374 A JP 2000011374A JP 2000011374 A JP2000011374 A JP 2000011374A JP 4666710 B2 JP4666710 B2 JP 4666710B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- storage capacitor
- insulating film
- tft
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置に関する。例えば、液晶表示装置やＥＬ（エレクトロルミネセンス）表示装置に代表される電気光学装置、半導体回路及び本願発明の電気光学装置または半導体回路を用いた電気器具（電子機器）の構成に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電気器具は全て半導体装置である。
【０００３】
【従来の技術】
薄膜トランジスタ（以下、ＴＦＴという）は透明基板上に形成することができるので、アクティブマトリクス型液晶ディスプレイ（以下、ＡＭ−ＬＣＤという）への応用開発が積極的に進められてきた。結晶質半導体膜（代表的にはポリシリコン膜）を利用したＴＦＴは高移動度が得られるので、同一基板上に機能回路を集積させて高精細な画像表示を実現することが可能とされている。
【０００４】
基本的にＡＭ−ＬＣＤは画像を表示する画素部（画素マトリクス回路ともいう）と、画素部に配列された各画素のＴＦＴを駆動するゲート駆動回路（ゲートドライバー回路ともいう）、各画素ＴＦＴへ画像信号を送るソース駆動回路（ソースドライバー回路ともいう）またはデータ駆動回路（データドライバー回路ともいう）が同一基板上に形成されてなる。なお、ゲート駆動回路及びソース駆動回路が形成される領域を駆動回路部と呼ぶ。
【０００５】
近年では、これら画素部と駆動回路部の他に、信号分割回路やγ補正回路などといった信号処理回路をも同一基板上に設けたシステム・オン・パネルが提案されている。
【０００６】
しかしながら、画素部と駆動回路部とでは回路が要求する性能が異なるため、同一構造のＴＦＴで全ての回路仕様を満足させることは困難である。即ち、高速動作を重視するシフトレジスタ回路等を含む駆動回路部と、高耐圧特性を重視する画素部を構成するＴＦＴ（以下、画素ＴＦＴという）とを同時に満足させるＴＦＴ構造は確立されていないのが現状である。
【０００７】
そこで本出願人は駆動回路部を構成するＴＦＴ（以下、駆動ＴＦＴという）と画素ＴＦＴとでゲート絶縁膜の膜厚を異ならせるという構成を出願済みである（特開平１０−０５６１８４号公報、対応米国特許番号第０８／８６２，８９５）。具体的には、駆動ＴＦＴのゲート絶縁膜を画素ＴＦＴのゲート絶縁膜よりも薄くするというものである。
【０００８】
【発明が解決しようとする課題】
本願発明では、上記公報に記載された構成を基本として、さらに画素部に関する改善を行っている。具体的には、小さい面積で大容量を確保しうる保持容量を形成するための構造を提供するものである。
【０００９】
そして、ＡＭ−ＬＣＤに代表される電気光学装置の各回路を機能に応じて適切な構造のＴＦＴでもって形成し、高い信頼性を有する電気光学装置を提供することを課題とする。延いては、そのような電気光学装置を表示部として有する半導体装置（電気器具）の信頼性を高めることを課題とする。
【００１０】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
各画素に画素ＴＦＴ及び保持容量を有する画素部を含む半導体装置において、
前記画素ＴＦＴの活性層は少なくとも二層以上に積層された絶縁膜を挟んで遮光膜の上方に形成され、
前記保持容量は、前記遮光膜と同一の層に形成された電極、誘電体及び前記画素ＴＦＴのドレイン領域と同一の組成の半導体膜で形成されており、
前記誘電体は前記少なくとも二層以上に積層された絶縁膜の一部の層からなることを特徴とする。
【００１１】
また、他の発明の構成は、
各画素に画素ＴＦＴ及び保持容量を有する画素部を含む半導体装置において、
前記画素ＴＦＴの活性層は少なくとも二層以上に積層された絶縁膜を挟んで遮光膜の上方に形成され、
前記保持容量は、前記遮光膜と同一の層に形成された電極、誘電体及び前記画素ＴＦＴのドレイン領域と同一の組成の半導体膜で形成されており、
前記誘電体は前記少なくとも二層以上に積層された絶縁膜の一部の層を除去した残りの層からなることを特徴とする。
【００１２】
また、他の発明の構成は、
各画素に画素ＴＦＴ及び保持容量を有する画素部を含む半導体装置において、
前記画素ＴＦＴの活性層は、前記遮光膜に接する第１絶縁膜及び前記活性層に接する第２絶縁膜を挟んで遮光膜の上方に形成され、
前記保持容量は、前記遮光膜と同一の層に形成された電極、前記第２絶縁膜及び前記画素ＴＦＴのドレイン領域と同一の組成の半導体膜で形成されていることを特徴とする。
【００１３】
また、他の発明の構成は、
各画素に画素ＴＦＴ及び保持容量を有する画素部を含む半導体装置において、
前記画素ＴＦＴの活性層は、前記遮光膜に接する第１絶縁膜及び前記活性層に接する第２絶縁膜を挟んで遮光膜の上方に形成され、
前記保持容量は、前記遮光膜と同一の層に形成された電極、前記第２絶縁膜及び前記画素ＴＦＴのドレイン領域と同一の組成の半導体膜で形成されていることを特徴とする。
【００１４】
なお、上記構成において、前記第２絶縁膜の膜厚は前記第１絶縁膜及び第２絶縁膜からなる積層膜の膜厚の１／５倍以下（好ましくは１／１００〜１／１０倍）とすることが望ましい。
【００１５】
また、他の発明の構成は、
各画素に画素ＴＦＴ及び保持容量を有する画素部を含む半導体装置の作製方法であって、
基板上に遮光膜及び該遮光膜と同一の材料からなる電極を形成する工程と、
前記遮光膜及び前記電極を覆って第１絶縁膜を形成する工程と、
前記第１絶縁膜をエッチングして前記電極の上に開口部を形成する工程と、
前記第１絶縁膜及び前記開口部を覆って第２絶縁膜を形成する工程と、
前記第２絶縁膜の上に半導体膜を形成する工程と、
を有することを特徴とする。
【００１６】
また、他の発明の構成は、
駆動回路部並びに各画素に画素ＴＦＴ及び保持容量を有する画素部を含む半導体装置の作製方法であって、
基板上に遮光膜及び該遮光膜と同一の材料からなる電極を形成する工程と、
前記遮光膜及び前記電極を覆って第１絶縁膜を形成する工程と、
前記第１絶縁膜をエッチングして前記電極の上に開口部を形成する工程と、
前記第１絶縁膜及び前記開口部を覆って第２絶縁膜を形成する工程と、
前記第２絶縁膜の上に半導体膜を形成する工程と、
前記半導体膜を覆ってゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の一部をエッチングし、前記駆動回路部の半導体膜及び前記画素部の半導体膜の一部を露呈させる工程と、
熱酸化処理により前記ゲート絶縁膜のエッチングにより露呈された半導体膜の表面に熱酸化膜を形成する工程と、
を有することを特徴とする。
【００１７】
また、他の発明の構成は、
駆動回路部並びに各画素に画素ＴＦＴ及び保持容量を有する画素部を含む半導体装置の作製方法であって、
基板上に遮光膜及び該遮光膜と同一の材料からなる電極を形成する工程と、
前記遮光膜及び前記電極を覆って第１絶縁膜を形成する工程と、
前記第１絶縁膜をエッチングして前記電極の上に開口部を形成する工程と、
前記第１絶縁膜及び前記開口部を覆って第２絶縁膜を形成する工程と、
前記第２絶縁膜の上に半導体膜を形成する工程と、
前記半導体膜を覆ってゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の一部をエッチングし、前記駆動回路部の半導体膜及び前記画素部の半導体膜の一部を露呈させる工程と、
熱酸化処理により前記ゲート絶縁膜のエッチングにより露呈された半導体膜の表面に熱酸化膜を形成する工程と、
前記駆動回路部の半導体膜及び前記画素部の半導体膜にＬＤＤ領域を形成する工程と、を有し、
前記駆動回路部と前記画素部とでＬＤＤ領域の長さを異ならせることを特徴とする。
【００１８】
【発明の実施の形態】
本願発明の実施形態について、図１を用いて説明する。図１は同一基板上に駆動回路部と画素部とを一体形成したＡＭ−ＬＣＤの断面図を示している。なお、ここでは駆動回路部を構成する基本回路としてＣＭＯＳ回路を示し、画素ＴＦＴとしてはダブルゲート構造のＴＦＴを示している。勿論、ダブルゲート構造に限らずトリプルゲート構造やシングルゲート構造などのマルチゲート構造としても良い。
【００１９】
図１において、１０１は耐熱性を有する基板であり、石英基板、シリコン基板、セラミックス基板、金属基板（代表的にはステンレス基板）を用いれば良い。どの基板を用いる場合においても、必要に応じて下地膜（好ましくは珪素を主成分とする絶縁膜）を設けても構わない。
【００２０】
１０２は遮光膜、１０３は保持容量の下部電極であり、それぞれ同一の層に同一材料で形成される。遮光膜１０２、保持容量の下部電極１０３の形成材料としては、８００〜１１５０℃（好ましくは９００〜１１００℃）の温度に耐える耐熱性を有する導電膜を用いる。
【００２１】
代表的には、導電性を有する珪素膜（例えばリンドープシリコン膜、ボロンドープシリコン膜等）、金属膜（例えばタングステン膜、タンタル膜、モリブデン膜、チタン膜等）または上記金属膜の成分を組み合わせた合金膜でも良い。また、前記金属膜をシリサイド化したシリサイド膜、窒化した窒化膜（窒化タンタル膜、窒化タングステン膜、窒化チタン膜等）でも良い。また、これらを自由に組み合わせて積層しても良い。
【００２２】
また、前記金属膜を用いる場合には、金属膜の酸化を防止するために珪素膜との積層構造とすることが望ましい。また、酸化防止という意味では、金属膜を珪素を主成分とする絶縁膜で覆った構造も有効である。なお、本明細書中において「珪素を主成分とする絶縁膜とは、酸化珪素膜、窒化珪素膜、若しくは珪素、酸素および窒素を所定の成分比で含む絶縁膜を指す。
【００２３】
また、１０４は０．３〜１μm（好ましく０．６〜０．８μm）の膜厚で形成された下地膜（以下、第１絶縁膜という）であり、珪素を主成分とする絶縁膜で形成される。この第１絶縁膜１０４は保持容量となる部分に開口部が設けられ、その上に再び珪素を主成分とする絶縁膜（以下、第２絶縁膜という）１０５が設けられている。
【００２４】
なお、ここでは遮光膜に接する第１絶縁膜１０４と画素ＴＦＴの活性層に接する第２絶縁膜１０５との二層構造としているがさらに多層の構造でも良い。従って、最終的に画素ＴＦＴの活性層は少なくとも二層以上に積層された絶縁膜を挟んで遮光膜１０２の上方に形成された構造となる。また、この少なくとも二層以上に積層された絶縁膜の一部の層（一層でも複数層でも良い）が保持容量の誘電体となる。換言すれば、少なくとも二層以上に積層された絶縁膜の一部の層を除去した残りの層が保持容量の誘電体となる。
【００２５】
本実施形態では第２絶縁膜１０５が保持容量の誘電体（１０６で示される部分を特に指す）として機能する。この第２絶縁膜１０５（保持容量の誘電体１０６）の膜厚は５〜７５nm（好ましくは２０〜５０nm）とすれば良い。薄ければ薄いほど保持容量のキャパシティを大きくできるが、耐圧を考慮しないとリーク電流が発生してしまう。成膜を２回にわけて積層するといった工夫は耐圧向上に有効である。
【００２６】
第１絶縁膜１０４は遮光膜１０２が上のＴＦＴと寄生容量を形成しないように十分に厚い膜厚としておくことが必要であるが、このように保持容量の部分に開口部を設けることで保持容量の誘電体を薄くすることができる。そのため、容量を形成する面積を大きくすることなくキャパシティを稼ぐことができる。この保持容量の構成は前述の特開平１０−０５６１８４号公報にはない。
【００２７】
なお、図１の構造で特徴的なのは、画素ＴＦＴの活性層と遮光膜１０２との間に設けられた絶縁膜（第１絶縁膜１０４と第２絶縁膜１０５からなる積層膜）の膜厚と、半導体膜からなる保持容量の上部電極１１８と保持容量の下部電極１０３との間に設けられた第２絶縁膜１０５（保持容量の誘電体１０６）の膜厚が異なる点である。具体的には、前者に比べて後者の膜厚が１／５倍以下（好ましくは１／１００〜１／１０倍）となるように設計される。
【００２８】
こうすることで、画素ＴＦＴと遮光膜１０２との間に寄生容量を形成することなく、大きなキャパシティをもつ保持容量を形成することができる。
【００２９】
なお、画素ＴＦＴの下に設けられた遮光膜１０２はフローティング状態にしておくか、固定電位としておけば良い。固定電位としては、少なくともビデオ信号の最低電位よりも低い電位、好ましくは基板上に形成される回路全体の最低電源電位または最低電源電位よりも低い電位に設定しておくことが望ましい。
【００３０】
例えば、ＡＭ−ＬＣＤの場合、駆動回路部やその他の信号処理回路と画素部とで様々な電源供給線が形成され、それぞれに所定の電位が与えられている。即ち、ある基準となる最低電位があり、それを基準として様々な電圧が形成される。
最低電源電位とは、それら回路の全てにおいて基準となる最低電位を指す。
【００３１】
このように遮光膜１０２をフローティング状態か固定電位とすることで、ＴＦＴ動作に影響を与えない（寄生容量等を殆ど形成しない）遮光膜を得ることができる。
【００３２】
以上のように、画素ＴＦＴの下に遮光膜を設けることで基板側からの迷光などによる光リーク電流の発生を防ぐことができる。なお、駆動回路部側はもともと光があたらないので遮光膜を設ける必要はない。その方が僅かでも寄生容量を低減するという意味で好ましい。
【００３３】
また、第１絶縁膜１０４と第２絶縁膜１０５の上には駆動ＴＦＴの活性層、画素ＴＦＴの活性層および保持容量の上部電極となる半導体膜が形成される。なお、本明細書中において「電極」とは、「配線」の一部であり、他の配線との電気的接続を行う箇所、または半導体膜と交差する箇所を指す。従って、説明の便宜上、「配線」と「電極」とを使い分けるが、「配線」という文言に「電極」は常に含められているものとする。
【００３４】
図１において、駆動ＴＦＴの活性層は、Ｎチャネル型ＴＦＴ（以下、ＮＴＦＴという）のソース領域１０７、ドレイン領域１０８、ＬＤＤ（ライトドープトドレイン）領域１０９およびチャネル形成領域１１０、並びにＰチャネル型ＴＦＴ（以下、ＰＴＦＴという）のソース領域１１１、ドレイン領域１１２およびチャネル形成領域１１３で形成される。
【００３５】
また、画素ＴＦＴ（ここではＮＴＦＴを用いる）の活性層は、ソース領域１１４、ドレイン領域１１５、ＬＤＤ領域１１６a、１１６bおよびチャネル形成領域１１７a、１１７bで形成される。さらに、ドレイン領域１１５から延長された半導体膜を保持容量の上部電極１１８として用いる。即ち、保持容量の上部電極１１８はドレイン領域１１５と同一組成の半導体膜からなる。
【００３６】
以上のように、本願発明の保持容量は、遮光膜１０２と同一の層に形成された電極（ここでは保持容量の下部電極１０３）、誘電体（ここでは第２絶縁膜１０５）及び画素ＴＦＴのドレイン領域と同一の組成の半導体膜（ここでは画素ＴＦＴのドレイン領域１１５）で形成されている。
【００３７】
ただし、必ずしもドレイン領域と保持容量の上部電極が直接つながっていなくても良く、他の配線によって電気的に接続されていても良い。また、必ずしも同一組成である必要はなく、他の導電型を呈する半導体膜または異なる濃度でドレイン領域と同一の不純物を含む半導体膜であっても良い。
【００３８】
ここで図１の場合、ＬＤＤ領域の幅（長さ）を駆動ＴＦＴと画素ＴＦＴとで異ならせている。駆動ＴＦＴは動作速度を重視するのでなるべく抵抗成分を設けないように狭く設け、画素ＴＦＴはオフ電流（ＴＦＴがオフ状態にある時に流れるドレイン電流）の低減を重視するのである程度長いＬＤＤ領域が必要である。そのため、駆動ＴＦＴのＬＤＤ領域は画素ＴＦＴのＬＤＤ領域と同等またはそれよりも狭く設けることが好ましい。
【００３９】
そして、活性層および保持容量の上部電極を覆ってゲート絶縁膜が形成されるが、本願発明では駆動ＴＦＴのゲート絶縁膜１１９の膜厚が、画素ＴＦＴのゲート絶縁膜１２０の膜厚よりも薄く形成される。代表的には、ゲート絶縁膜１２０の膜厚は５０〜２００nm（好ましくは１００〜１５０nm）とし、ゲート絶縁膜１１９の膜厚は５〜５０nm（好ましくは１０〜３０nm）とすれば良い。
【００４０】
なお、駆動ＴＦＴのゲート絶縁膜は一種類の膜厚である必要はない。即ち、駆動回路部内に異なる膜厚の絶縁膜を有する駆動ＴＦＴが存在していても構わない。その場合、同一基板上に異なる膜厚のゲート絶縁膜を有するＴＦＴが少なくとも三種類以上存在することになる。即ち、駆動回路部に含まれる少なくとも一部の駆動ＴＦＴのゲート絶縁膜の膜厚が、画素ＴＦＴのゲート絶縁膜の膜厚よりも薄いとも言える。
【００４１】
次に、ゲート絶縁膜１１９、１２０の上には駆動ＴＦＴのゲート配線１２１、１２２と、画素ＴＦＴのゲート配線１２３a、１２３bが形成される。ゲート配線１２１、１２２、１２３a、１２３bの形成材料としては、８００〜１１５０℃（好ましくは９００〜１１００℃）の温度に耐える耐熱性を有する導電膜を用いる。具体的には、前述の遮光膜１０２または保持容量の下部電極１０３と同様の材料の中から選択すれば良い。
【００４２】
即ち、導電性を有する珪素膜（例えばリンドープシリコン膜、ボロンドープシリコン膜等）や金属膜（例えばタングステン膜、タンタル膜、モリブデン膜、チタン膜等）または上記金属膜の成分を組み合わせた合金膜でも良い。または、前記金属膜をシリサイド化したシリサイド膜、窒化した窒化膜（窒化タンタル膜、窒化タングステン膜、窒化チタン膜等）でも良い。また、これらを自由に組み合わせて積層しても良い。
【００４３】
また、前記金属膜を用いる場合には、金属膜の酸化を防止するために珪素膜との積層構造とすることが望ましい。また、酸化防止という意味では、金属膜を珪素を主成分とする絶縁膜で覆った構造が有効である。図１では保護膜１２４を設けてゲート配線の酸化を防ぐ。
【００４４】
次に、１２５は第１層間絶縁膜であり、珪素を主成分とする絶縁膜（単層または積層）で形成される。珪素を主成分とする絶縁膜としては、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜（酸素よりも窒素の含有量の方が多い）、窒化酸化珪素膜（窒素よりも酸素の含有量の方が多い）を用いることができる。
【００４５】
そして、第１層間絶縁膜１２５にはコンタクトホールが設けられ、駆動ＴＦＴのソース配線１２６、１２７、ドレイン配線１２８、および画素ＴＦＴのソース配線１２９、ドレイン配線１３０が形成される。その上にはパッシベーション膜１３１、第２層間絶縁膜１３２が形成され、さらにその上には遮光膜（ブラックマスク）１３３が形成される。さらに、遮光膜１３３の上には第３層間絶縁膜１３４が形成され、コンタクトホールを設けた後、画素電極１３５が形成される。
【００４６】
第２層間絶縁膜１３２や第３層間絶縁膜１３４としては、比誘電率の小さい樹脂膜が好ましい。樹脂膜としては、ポリイミド膜、アクリル膜、ポリアミド膜、ＢＣＢ（ベンゾシクロブテン）膜などを用いることができる。
【００４７】
また、画素電極１３５としては、透過型ＡＭ−ＬＣＤを作製するのであればＩＴＯ膜に代表される透明導電膜を、反射型ＡＭ−ＬＣＤを作製するのであればアルミニウム膜に代表される反射率の高い金属膜を用いれば良い。
【００４８】
なお、図１では画素電極１３５がドレイン電極１３０を介して画素ＴＦＴのドレイン領域１１５と電気的に接続されているが、画素電極１３５とドレイン領域１１５とが直接的に接続するような構造としても良い。
【００４９】
以上のような構造でなるＡＭ−ＬＣＤは、駆動ＴＦＴのゲート絶縁膜が画素ＴＦＴのゲート絶縁膜よりも薄く、且つ、保持容量となる部分で第１絶縁膜が選択的に除去されて薄い第２絶縁膜が保持容量の誘電体として機能する。この時、画素ＴＦＴの下に設けられた遮光膜１０２と活性層との間には十分に厚い第１絶縁膜が設けられているので寄生容量の問題はない。
【００５０】
こうして回路の性能に応じた最適なＴＦＴを配置することが可能となり、同時に小面積で大きな容量を確保しうる保持容量を実現することができる。
【００５１】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００５２】
【実施例】
［実施例１］
本実施例では、「発明の実施の形態」で説明した図１の構造を実現するための作製工程について説明する。説明には図２〜５を用いる。
【００５３】
まず、基板として石英基板２０１を用意し、その上に下層から珪素膜／窒化タングステン膜／タングステン膜（または下層から珪素膜／タングステンシリサイド膜／珪素膜）という積層膜を用いた遮光膜２０２、保持容量の下部電極２０３を形成する。勿論、「発明の実施の形態」で説明した他の導電膜を用いることも可能である。また、本実施例では膜厚を２００nmとする。
【００５４】
次に、遮光膜２０２及び保持容量の下部電極２０３を覆って０．６μm厚の酸化珪素膜でなる第１絶縁膜２０４を形成し、保持容量となる部分（保持容量の下部電極２０３の上）を選択的にエッチングして開口部２０５を形成する。そして、第１絶縁膜２０４及び開口部２０５を覆って、減圧熱ＣＶＤ法により２０nm厚の酸化珪素膜（第２絶縁膜）２０６と非晶質珪素膜２０７とを大気解放しないで連続的に成膜する。こうすることで非晶質珪素膜の下表面に大気中に含まれるボロン等の不純物が吸着することを防ぐことができる。
【００５５】
なお、本実施例では非晶質珪素（アモルファスシリコン）膜を用いるが、他の半導体膜であっても構わない。微結晶質珪素（マイクロクリスタルシリコン）膜でも良いし、非晶質シリコンゲルマニウム膜でも良い。
【００５６】
また、第２絶縁膜２０６は保持容量の誘電体として機能する絶縁膜である。従って、本実施例では成膜ガスとしてシラン（ＳｉＨ4）と亜酸化窒素（Ｎ2Ｏ）を用い、成膜温度を８００℃として高品質な酸化珪素膜（誘電体）を形成する。
【００５７】
次に、非晶質珪素膜２０７の結晶化を行う。この結晶化手段としては公知の技術を用いることができる。本実施例では結晶化手段として、特開平９−３１２２６０号公報に記載された技術を用いる。同公報に記載された技術は、結晶化を助長する触媒元素としてニッケル、コバルト、パラジウム、ゲルマニウム、白金、鉄、銅から選ばれた元素を用いた固相成長により非晶質珪素膜の結晶化を行う。
【００５８】
本実施例では触媒元素としてニッケルを選択し、非晶質珪素膜２０７上にニッケルを含んだ層（図示せず）を形成する。そして、５５０℃４時間の熱処理を行って結晶化し、結晶質珪素（ポリシリコン）膜２０８を形成する。こうして図２（Ｂ）の状態を得る。
【００５９】
なお、ここで結晶質珪素膜２０８に対してＴＦＴのしきい値電圧を制御するための不純物元素（リンまたはボロン）を添加しても良い。リンまたはボロンを打ち分けても良いし、どちらか片方のみを添加しても良い。
【００６０】
次に、結晶質珪素膜２０８上に１００nm厚の酸化珪素膜でなるマスク膜２０９を形成し、その上にレジストマスク２１０を形成する。さらにレジストマスク２１０をマスクとしてマスク膜２０９をエッチングし、開口部２１１a〜２１１cを形成する。
【００６１】
この状態で周期表の１５族に属する元素（本実施例ではリン）を添加し、リン添加領域（リンドープ領域）２１２a〜２１２cを形成する。なお、添加するリンの濃度は５×１０18〜１×１０20atoms/cm3（好ましくは１×１０19〜５×１０19atoms/cm3）が好ましい。但し、添加すべきリンの濃度は、後のゲッタリング工程の温度、時間、さらにはリンドープ領域の面積によって変化するため、この濃度範囲に限定されるものではない。（図２（Ｃ））
【００６２】
次に、レジストマスク２１０を除去して４５０〜６５０℃（好ましくは５００〜６００℃）の熱処理を２〜１６時間加え、結晶質珪素膜中に残存するニッケルのゲッタリング工程を行う。ゲッタリング作用を奏するためには熱履歴の最高温度から±５０℃程度の温度が必要であるが、結晶化のための熱処理が５５０〜６００℃で行われるため、５００〜６５０℃の熱処理で十分にゲッタリング作用を奏することができる。
【００６３】
本実施例では６００℃、８時間の熱処理を加えることによってニッケルが矢印の方向に移動し、リン添加領域２１２a〜２１２cにゲッタリング（捕獲）される。こうして２１３、２１４で示される結晶質珪素膜に残存するニッケルの濃度は２×１０17atoms/cm3以下（好ましくは１×１０16atoms/cm3以下）にまで低減される。但し、この濃度は質量二次イオン分析（ＳＩＭＳ）による測定結果であり、測定限界の関係で現状ではこれ以下の濃度は確認できない。（図３（Ａ））
【００６４】
こうしてニッケルのゲッタリング工程が終了したら、結晶質珪素膜２１３、２１４をパターニングして、駆動ＴＦＴの活性層（半導体膜）２１５、画素ＴＦＴの活性層２１６を形成する。その際、ニッケルを捕獲したリン添加領域は完全に除去してしまうことが望ましい。
【００６５】
そして、プラズマＣＶＤ法またはスパッタ法によりゲート絶縁膜２１７を形成する。このゲート絶縁膜は画素ＴＦＴのゲート絶縁膜として機能することになる絶縁膜であり、膜厚は５０〜２００nmとする。本実施例では１００nm厚の酸化珪素膜を用いる。また、酸化珪素膜のみでなく酸化珪素膜の上に窒化珪素膜を設けた積層構造とすることもできるし、酸化珪素膜に窒素を添加した酸化窒化珪素膜を用いても構わない。
【００６６】
ゲート絶縁膜２１７を形成したら、レジストマスク（図示せず）を設けてゲート絶縁膜をエッチングし、駆動回路部の活性層及び画素部の活性層の一部を露呈させる。即ち、画素ＴＦＴの上にゲート絶縁膜２１７を残し、駆動ＴＦＴとなる領域の上は除去する。こうして図３（Ｂ）の状態が得られる。
【００６７】
次に、８００〜１１５０℃（好ましくは９００〜１１００℃）の温度で１５分〜８時間（好ましくは３０分〜２時間）の熱処理工程を、酸化性雰囲気下で行う（熱酸化工程）。本実施例では酸素雰囲気中で９５０℃３０分の熱酸化処理を行う。
【００６８】
なお、酸化性雰囲気としては、ドライ酸素雰囲気でもウェット酸素雰囲気でも良いが、半導体膜中の結晶欠陥の低減にはドライ酸素雰囲気が適している。また、酸素雰囲気中にハロゲン元素を含ませた雰囲気でも良い。このハロゲン元素を含ませた雰囲気による熱酸化処理では、ニッケルを除去する効果も期待できるので有効である。
【００６９】
こうして熱酸化処理を行うことにより前述のゲート絶縁膜のエッチングにより露呈した半導体膜の表面には、５〜５０nm（好ましくは１０〜３０nm）の酸化珪素膜（熱酸化膜）２１８が形成される。最終的に、酸化珪素膜２１８は駆動ＴＦＴのゲート絶縁膜として機能する。
【００７０】
また、画素ＴＦＴに残存した酸化珪素膜でなるゲート絶縁膜２１７と、その下の半導体膜２１６との界面においても酸化反応が進行する。そのため、最終的に画素ＴＦＴのゲート絶縁膜２１９の膜厚は５０〜２００nm（好ましくは１００〜１５０nm）となる。
【００７１】
こうして熱酸化工程を終了したら、次に駆動ＴＦＴのゲート配線２２０（ＮＴＦＴ側）、２２１（ＰＴＦＴ側）、画素ＴＦＴのゲート配線２２２a、２２２bを形成する。なお、ゲート配線２２２a、２２２bは画素ＴＦＴがダブルゲート構造であるため２本記載しているが、実際には同一配線である。
【００７２】
また、本実施例ではゲート配線２２０〜２２２a、２２２bとして、下層から珪素膜／窒化タングステン膜／タングステン膜（または下層から珪素膜／タングステンシリサイド膜）という積層膜を用いる。勿論、「発明の実施の形態」で説明した他の導電膜を用いることも可能であることは言うまでもない。また、本実施例では、各ゲート配線の膜厚は２５０nmとする。
【００７３】
なお、本実施例では最下層の珪素膜を、減圧熱ＣＶＤ法を用いて形成する。駆動回路のゲート絶縁膜は５〜５０nmと薄いため、スパッタ法やプラズマＣＶＤ法を用いた場合、条件によっては半導体膜（活性層）へダメージを与える恐れがある。従って、化学的気相反応で成膜できる熱ＣＶＤ法が好ましい。
【００７４】
次に、ゲート配線２２０〜２２２a、２２２bを覆って２５〜５０nm厚のＳｉＮｘＯｙ（但し、代表的にはｘ＝０．５〜２、ｙ＝０．１〜０．８）膜２２３を形成する。このＳｉＮｘＯｙ膜２２３はゲート配線２２０〜２２２の酸化を防ぐと同時に、後に珪素膜でなるサイドウォールを除去する際にエッチングストッパーとして機能する。なお、成膜を２回に分けて行うことはピンホールの低減に効果があり有効である。
【００７５】
この時、ＳｉＮｘＯｙ膜２１３を形成する前処理として水素を含むガス（本実施例ではアンモニアガス）を用いたプラズマ処理を行うことは有効である。この前処理によりプラズマによって活性化した（励起した）水素が活性層（半導体膜）内に閉じこめられるため、効果的に水素終端が行われる。
【００７６】
さらに、水素を含むガスに加えて亜酸化窒素ガスを加えると、発生した水分によって被処理体の表面が洗浄され、特に大気中に含まれるボロン等による汚染を効果的に防ぐことができる。
【００７７】
こうして図３（Ｃ）の状態を得る。次に、非晶質珪素膜（図示せず）を形成し、塩素系ガスによる異方性エッチングを行ってサイドウォール２２４、２２５、２２６a、２２６bを形成する。サイドウォールを形成したら、レジストマスク２２７a、２２７bを形成する。その後、半導体膜２１５、２１６に対して周期表の１５族に属する元素（本実施例ではリン）の添加工程を行う。
【００７８】
この時、ゲート配線２２０〜２２２a、２２２b、サイドウォール２２４〜２２６およびレジストマスク２２７a、２２７bがマスクとなり、不純物領域２２８〜２３２が形成される。不純物領域２２８〜２３２に添加されるリンの濃度は５×１０19〜１×１０21atoms/cm3となるように調節する。本明細書中ではこの時のリン濃度を（ｎ+）で表す。（図４（Ａ））
【００７９】
この工程は、ゲート絶縁膜の膜厚が薄い駆動ＴＦＴおよび保持容量となる領域と、ゲート絶縁膜の膜厚が厚い画素ＴＦＴとなる領域とで分けて行っても良いし、同時に行っても良い。また、リンの添加工程は質量分離を行うイオンインプランテーション法を用いても良いし、質量分離を行わないプラズマドーピング法を用いても良い。また、加速電圧やドーズ量の条件等は実施者が最適値を設定すれば良い。
【００８０】
こうして図４（Ａ）の状態を得たら、レジストマスク２２７a、２２７b、さらにサイドウォール２２４〜２２６a、２２６bを除去し、再びリンの添加工程を行う。この工程は先のリンの添加工程よりも低いドーズ量で添加する。こうして先の工程でリンが添加されなかった領域には低濃度不純物領域が形成される。この低濃度不純物領域に添加されるリンの濃度は５×１０17〜５×１０18atoms/cm3となるように調節する。本明細書中ではこの時のリン濃度を（ｎ-）で表す。（図４（Ｂ））
【００８１】
勿論、この工程もゲート絶縁膜の膜厚が薄い駆動ＴＦＴおよび保持容量となる領域と、ゲート絶縁膜の膜厚が厚い画素ＴＦＴとなる領域とで分けて行っても良いし、同時に行っても良い。また、リンの添加工程は質量分離を行うイオンインプランテーション法を用いても良いし、質量分離を行わないプラズマドーピング法を用いても良い。また、加速電圧やドーズ量の条件等は実施者が最適値を設定すれば良い。
【００８２】
但し、この低濃度不純物領域はＬＤＤ領域として機能することになるため、リンの濃度制御は慎重に行う必要がある。そこで本実施例では、プラズマドーピング法を用い、添加したリンの濃度分布（濃度プロファイル）が図９に示すような設定とした。
【００８３】
図９において、駆動回路部側のゲート絶縁膜９０１と画素部側のゲート絶縁膜９０２とは膜厚が異なっている。そのため、添加されるリンの深さ方向の濃度分布が異なるものとなる。
【００８４】
本実施例では、駆動回路部側で９０３で示される濃度分布をもち、且つ、画素部側で９０４で示される濃度分布をもつようにリンの添加条件（加速電圧等）を調節する。この場合、深さ方向の濃度分布は異なるが、結果的に形成される低濃度不純物領域９０５、９０６のリン濃度はほぼ等しくなる。
【００８５】
なお、この図９に示した工程は、本明細書中に記載される全ての不純物添加工程において用いることができる。
【００８６】
この工程によりＣＭＯＳ回路を形成するＮＴＦＴのソース領域２３３、ＬＤＤ領域２３４、チャネル形成領域２３５が画定する。また、画素ＴＦＴのソース領域２３６、ドレイン領域２３７、ＬＤＤ領域２３８a、２３８b、チャネル形成領域２３９a、２３９bが画定する。
【００８７】
さらに、保持容量の下部電極２４０が画定する。本実施例の場合、保持容量の下部電極２４０には１回目のリン添加（ｎ+）工程、２回目のリン添加（ｎ-）工程ともにソース領域またはドレイン領域と同濃度でリンが添加される。そのため、ＮＴＦＴのソース領域またはドレイン領域と同一組成の導電性を有する半導体領域となる。
【００８８】
また、この工程ではＣＭＯＳ回路のＰＴＦＴとなる領域にもＮＴＦＴと同様に低濃度不純物領域２４１が形成される。
【００８９】
次に、ＣＭＯＳ回路のＰＴＦＴとなる領域以外をレジストマスク２４２a、２４２bで隠し、周期表の１３族に属する元素（本実施例ではボロン）の添加工程を行う。この工程は既に添加されているリンよりも高濃度のボロンを添加する。具体的には、１×１０20〜３×１０21atoms/cm3の濃度でボロンが添加されるように調節する。本明細書中ではこの時のボロン濃度を（ｐ++）で表す。その結果、ＰＴＦＴとなる領域に形成されていたＮ型導電性を呈する不純物領域は、全てボロンによって導電型が反転し、Ｐ型導電性を呈する不純物領域となる。（図３（Ｃ））
【００９０】
勿論、この工程も質量分離を行うイオンインプランテーション法を用いても良いし、質量分離を行わないプラズマドーピング法を用いても良い。また、加速電圧やドーズ量の条件等は実施者が最適値を設定すれば良い。
【００９１】
この工程によりＣＭＯＳ回路を形成するＰＴＦＴのソース領域２４４、ドレイン領域２４５、チャネル形成領域２４６が画定する。また、ＣＭＯＳ回路のＮＴＦＴのドレイン領域２４３が画定する。
【００９２】
こうして全ての不純物領域を形成し終えたら、レジストマスク２４２a、２４２bを除去する。そして、７５０〜１１５０℃の温度範囲で２０分〜１２時間の熱処理工程を行う。本実施例では、９５０℃で２時間の熱処理を不活性雰囲気中において行う。（図５（Ａ））
【００９３】
この工程では、各不純物領域に添加されたリンまたはボロンを活性化すると同時に、ＬＤＤ領域を内側（チャネル形成領域の方向）へ広げ、ＬＤＤ領域とゲート配線とがゲート絶縁膜を挟んで重なった構造を実現する。
【００９４】
即ち、駆動ＴＦＴのＬＤＤ領域２４７ではＬＤＤ領域２４７に含まれるリンがチャネル形成領域２４８の方へ拡散する。その結果、ＬＤＤ領域２４７がゲート配線２２０とがゲート絶縁膜を挟んで重なった状態となる。このような構造はホットキャリア注入による劣化を防ぐ上で非常に有効である。
【００９５】
同様に、駆動ＴＦＴのＰＴＦＴではソース領域２４９、ドレイン領域２５０がチャネル形成領域２５１の方向へ拡散し、ゲート配線２２１と重なっている。また、画素ＴＦＴではＬＤＤ領域２５２a、２５２bがそれぞれチャネル形成領域２５３a、２５３bの方向へ拡散し、それぞれゲート配線２２２a、２２２bと重なっている。
【００９６】
この不純物の拡散距離は熱処理の温度や時間によって制御することができる。
そのため、ＬＤＤ領域（またはＰＴＦＴのソース領域およびドレイン領域）がゲート配線と重なる距離（長さ）は自由に制御することが可能である。本実施例では重なりの距離が０．０５〜１μm（好ましくは０．１〜０．３μm）となるように調節する。
【００９７】
また、この工程により保持容量の上部電極２５４に添加されていたリンが活性化し、Ｎ型導電性を呈する領域となる。即ち、保持容量の下部電極１０３に電圧を加えてキャリアを誘起させなくても半導体膜を上部電極２５４として機能させることができる。
【００９８】
こうして図５（Ａ）の状態が得られたら、第１層間絶縁膜２５５を形成する。
本実施例では、プラズマＣＶＤ法により形成した１μm厚の酸化珪素膜を用いる。そして、コンタクトホールを形成した後、ソース配線２５６〜２５８、ドレイン配線２５９、２６０を形成する。これらの配線はアルミニウムを主成分とする導電膜をチタン膜で挟んだ積層膜で形成する。
【００９９】
ソース配線およびドレイン配線を形成したら、ここで水素化処理を行う。この工程は基板全体をプラズマまたは熱により励起（活性化）した水素に曝す工程である。水素化処理の温度は、熱により励起する場合は３５０〜４５０℃（好ましくは３８０〜４２０℃）とすれば良い。
【０１００】
その後、パッシベーション膜２６１を形成する。パッシベーション膜２６１としては、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、またはこれらの絶縁膜と酸化珪素膜との積層膜を用いることができる。本実施例では３００nm厚の窒化珪素膜をパッシベーション膜として用いる。
【０１０１】
なお、本実施例では窒化珪素膜を形成する前処理として、アンモニアガスを用いたプラズマ処理を行い、そのままパッシベーション膜２６１を形成する。この前処理によりプラズマで活性化した（励起した）水素がパッシベーション膜２６１によって閉じこめられる。さらに、水素を含むガスに加えて亜酸化窒素ガスを加えると、発生した水分によって被処理体の表面が洗浄され、特に大気中に含まれるボロン等による汚染を効果的に防ぐことができる。
【０１０２】
こうしてパッシベーション膜２６１を形成したら、ここで４００〜４２０℃程度の熱処理工程を行う。処理雰囲気は不活性雰囲気でも良いし、水素を含む雰囲気であっても良い。この工程では、窒化珪素膜２６１から放出された水素と、その前の水素化工程によって第１層間絶縁膜２５５に多量に含まれている水素とが下へと拡散（上方向はパッシベーション膜２６１がブロッキング層となる）して、活性層（半導体膜）が水素終端される。その結果、活性層中の不対結合手を効率良く不活性化することが可能となる。
【０１０３】
この水素化処理が終了したら、第２層間絶縁膜２６２として１μm厚のアクリル膜を形成する。そして、その上にチタン膜を２００nmの厚さに形成してパターニングを行い、ブラックマスク２６３を形成する。
【０１０４】
次に、第３層間絶縁膜２６４として再び１μm厚のアクリル膜を形成してコンタクトホールを形成し、ＩＴＯ膜でなる画素電極２６５を形成する。こうして図５（Ｂ）に示すような構造のＡＭ−ＬＣＤが完成する。
【０１０５】
本願発明のＡＭ−ＬＣＤは、同一基板上に形成された駆動回路部（または信号処理回路部）と画素部とでゲート絶縁膜の膜厚が異なる。代表的には、駆動回路部に用いられる駆動ＴＦＴの方が画素部に用いられる画素ＴＦＴよりも薄いゲート絶縁膜を有する。
【０１０６】
さらに、画素部では画素ＴＦＴの下側に遮光膜を設け、厚い下地膜（第１絶縁膜）を間に設けることにより寄生容量の形成を防いでいる。さらに、保持容量となる部分で下地膜を選択的に除去し、改めて薄い誘電体（第２絶縁膜）を設けることにより大きなキャパシティを持つ保持容量を形成している。
【０１０７】
また、本実施例の作製工程に従うと、最終的なＴＦＴの活性層（半導体膜）は、結晶格子に連続性を持つ特異な結晶構造の結晶質珪素膜で形成される。その特徴について以下に説明する。
【０１０８】
まず第１の特徴として、本実施例の作製工程に従って形成した結晶質珪素膜は、微視的に見れば複数の針状又は棒状の結晶（以下、棒状結晶と略記する）が集まって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認できる。
【０１０９】
また、第２の特徴として、電子線回折を利用すると本実施例の作製工程に従って形成した結晶質珪素膜の表面（チャネルを形成する部分）に、結晶軸に多少のずれが含まれているものの配向面として｛１１０｝面を確認することができる。このことはスポット径約１．３５μ m の電子線回折写真を観察した際、｛１１０｝面に特有の規則性をもった回折斑点が現れていることから確認される。また、各斑点は同心円上に分布を持っていることも確認されている。
【０１１０】
また、第３の特徴として、Ｘ線回折法（厳密にはθ−２θ法を用いたＸ線回折法）を用いて配向比率を算出してみると｛２２０｝面の配向比率が０．７以上（典型的には０．８５以上）であることが確認されている。なお、配向比率の算出方法は特開平７−３２１３３９号公報に記載された手法を用いる。
【０１１１】
また、第４の特徴として、本出願人は個々の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）により観察し、結晶粒界において結晶格子に連続性があることを確認している。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易に確認できる。
【０１１２】
なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれる粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ；Ryuichi Shimokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp.751-758，1988」に記載された「Planar boundary 」である。
【０１１３】
上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界などが含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在しないと見なすことができる。
【０１１４】
特に結晶軸（結晶面に垂直な軸）が〈１１０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られている。例えば、二つの結晶粒の間に形成された結晶粒界では、両方の結晶の面方位が｛１１０｝である場合、｛１１１｝面に対応する格子縞がなす角をθとするとθ＝ 70.5 °の時にΣ３の対応粒界となることが知られている。
【０１１５】
本実施例を実施して得た結晶質珪素膜において、結晶軸が〈１１０〉である二つの結晶粒の間に形成された結晶粒界をＨＲ−ＴＥＭで観察すると、隣接する結晶粒の各格子縞が約 70.5 °の角度で連続しているものが多い。従って、その結晶粒界はΣ３の対応粒界、即ち｛２１１｝双晶粒界であると推測できる。
【０１１６】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。従って、この様な結晶構造を有する半導体薄膜は実質的に結晶粒界が存在しない見なすことができる。
【０１１７】
またさらに、７００〜１１５０℃という高い温度での熱処理工程（本実施例における熱酸化工程にあたる）によって結晶粒内に存在する欠陥が殆ど消滅していることがＴＥＭ観察によって確認されている。これはこの熱処理工程の前後で欠陥数が大幅に低減されていることからも明らかである。
【０１１８】
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）によってスピン密度の差となって現れる。現状では本実施例の作製工程に従って作製された結晶質珪素膜のスピン密度は少なくとも 5×1017spins/cm3以下（好ましくは 3×1017spins/cm3以下）であることが判明している。ただし、この測定値は現存する測定装置の検出限界に近いので、実際のスピン密度はさらに低いと予想される。
【０１１９】
以上の事から、本実施例を実施することで得られた結晶質珪素膜は結晶粒内及び結晶粒界が実質的に存在しないため、単結晶シリコン膜又は実質的な単結晶シリコン膜と考えて良い。
【０１２０】
（ＴＦＴの電気特性に関する知見）
本実施例を用いて作製したＴＦＴは、ＭＯＳＦＥＴに匹敵する電気特性を示した。本出願人が試作したＴＦＴ（但し、活性層の膜厚は３５ｎｍ、ゲート絶縁膜の膜厚は８０nm）からは次に示す様なデータが得られている。
【０１２１】
（１）スイッチング性能（オン／オフ動作切り換えの俊敏性）の指標となるサブスレッショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに80〜150mV/decade（代表的には100〜120mV/decade ）と小さい。
（２）ＴＦＴの動作速度の指標となる電界効果移動度（μFE）が、Ｎチャネル型ＴＦＴで 150〜650cm2/Vs （代表的には 200〜500cm2/Vs ）、Ｐチャネル型ＴＦＴで100〜300cm2/Vs（代表的には 120〜200cm2/Vs）と大きい。
（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖth）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネル型ＴＦＴで-1.5〜0.5 Ｖと小さい。
【０１２２】
以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であることが確認されている。
【０１２３】
〔実施例２〕
本実施例では、具体的にどのような回路にどのような構造のＴＦＴを配置するかを図６を用いて説明する。
【０１２４】
ＡＭ−ＬＣＤは、回路によって最低限必要な動作電圧（電源電圧）が異なる。
例えば、画素部では液晶に印加する電圧と画素ＴＦＴを駆動するための電圧とを考慮すると、１４〜２０Ｖもの動作電圧となる。そのため、そのような高電圧が印加されても耐えうる程度のＴＦＴを用いなければならない。
【０１２５】
また、ソース駆動回路やゲート駆動回路に用いられるシフトレジスト回路などは、５〜１０Ｖ程度の動作電圧で十分である。動作電圧が低いほど外部信号との互換性もあり、さらに消費電力を抑えられるという利点がある。ところが、前述の高耐圧型ＴＦＴは耐圧特性が良い代わりに動作速度が犠牲なるため、シフトレジスタ回路のように高速動作が求められる回路には不適当である。
【０１２６】
このように、基板上に形成される回路は、目的に応じて耐圧特性を重視したＴＦＴを求める回路と動作速度を重視したＴＦＴを求める回路とに分かれる。
【０１２７】
ここで具体的に本実施例の構成を図６に示す。図６（Ａ）に示したのは、ＡＭ−ＬＣＤのブロック図を上面から見た図である。６０１は画素部であり、各画素に画素ＴＦＴと保持容量とを備え、画像表示部として機能する。また、６０２aはシフトレジスタ回路、６０２bはレベルシフタ回路、６０２cはバッファ回路である。これらでなる回路が全体としてゲート駆動回路を形成している。
【０１２８】
なお、図６（Ａ）に示したＡＭ−ＬＣＤではゲート駆動回路を、画素部を挟んで設け、それぞれで同一ゲート配線を共有している、即ち、どちらか片方のゲート駆動に不良が発生してもゲート配線に電圧を印加することができるという冗長性を持たせている。
【０１２９】
また、６０３aはシフトレジスタ回路、６０３bはレベルシフタ回路、６０３cはバッファ回路、６０３dはサンプリング回路であり、これらでなる回路が全体としてソース駆動回路を形成している。画素部を挟んでソース駆動回路と反対側にはプリチャージ回路６０４が設けられている。
【０１３０】
このような構成でなるＡＭ−ＬＣＤにおいて、シフトレジスタ回路６０２a、６０３aは高速動作を求める回路であり、動作電圧が３．３〜１０Ｖ（代表的には３．３〜５Ｖ）と低く、高耐圧特性は特に要求されない。従って、ゲート絶縁膜の膜厚は５〜５０nm（好ましくは１０〜３０nm）と薄くした方が良い。
【０１３１】
図６（Ｂ）に示したのは主としてシフトレジスタ回路やその他の信号処理回路のように高速動作を求められる回路に用いるべきＣＭＯＳ回路の概略図である。なお、図６（Ｂ）において、６０５aはＮＴＦＴのゲート絶縁膜、６０５bはＰＴＦＴのゲート絶縁膜であり、膜厚を５〜５０nm（好ましくは１０〜３０nm）と薄く設計している。
【０１３２】
また、ＬＤＤ領域６０６の長さは０．１〜０．５μm（代表的には０．２〜０．３μm）が好ましい。また、動作電圧が２〜３Ｖなどのように十分低ければ、ＬＤＤ領域を設けないことも可能である。
【０１３３】
次に、図６（Ｃ）に示すＣＭＯＳ回路は、主としてレベルシフタ回路６０２b、６０３b、バッファ回路６０２c、６０３c、サンプリング回路６０３d、プリチャージ回路６０４に適している。これらの回路は大電流を流す必要があるため、動作電圧は１４〜１６Ｖと高い。特にゲート駆動側では場合によっては１９Ｖといった動作電圧を必要とする場合もある。従って、非常に良い耐圧特性（高耐圧特性）を有するＴＦＴが必要となる。
【０１３４】
この時、図６（Ｃ）に示したＣＭＯＳ回路において、ＮＴＦＴのゲート絶縁膜６０７a、ＰＴＦＴのゲート絶縁膜６０７bの膜厚は、５０〜２００nm（好ましくは１００〜１５０nm）に設計されている。このように良い耐圧特性を要求する回路は、図４（Ｂ）に示したシフトレジスタ回路などのＴＦＴよりもゲート絶縁膜の膜厚を厚くしておくことが好ましい。
【０１３５】
また、ＬＤＤ領域６０８の長さは０．５〜３μm（代表的には２〜２．５μm）が好ましい。図６（Ｃ）に示すＣＭＯＳ回路はバッファ回路などのように画素と同程度の高電圧がかかるため、ＬＤＤ領域の長さも画素と同程度またはそれに近い長さとしておくことが望ましい。
【０１３６】
次に、図６（Ｄ）は画素部６０１の概略図を示している。画素ＴＦＴは液晶に印加する電圧分も加味されるため、１４〜１６Ｖの動作電圧を必要とする。また、液晶及び保持容量に蓄積された電荷を１フレーム期間保持しなければならないため、極力オフ電流は小さくなければならない。
【０１３７】
そういった理由から、本実施例ではＮＴＦＴを用いたダブルゲート構造とし、ゲート絶縁膜６０９の膜厚を５０〜２００nm（好ましくは１００〜１５０nm）としている。この膜厚は図６（Ｃ）に示したＣＭＯＳ回路と同じ膜厚であっても良いし、異なる膜厚であっても良い。
【０１３８】
なお、保持容量の誘電体６１０の膜厚は５〜７５nm（好ましくは２０〜５０nm）とすれば良い。
【０１３９】
また、ＬＤＤ領域６１１a、６１１bの長さは１〜４μm（代表的には２〜３μm）が好ましい。図６（Ｄ）に示す画素ＴＦＴは１４〜１６Ｖの高電圧がかかるため、ＬＤＤ領域の長さを長くしておく必要がある。
【０１４０】
また、画素ＴＦＴはオフ電流（ＴＦＴがオフ状態にある時に流れるドレイン電流）を極力低減することが必要であるため、ＬＤＤ領域６１１a、６１１bのうちゲート配線と重ならない領域（通常のＬＤＤ領域として機能する領域）を１〜３μmは確保することが望ましい。
【０１４１】
以上のように、ＡＭ−ＬＣＤを例にとっても同一基板上には様々な回路が設けられ、回路によって必要とする動作電圧（電源電圧）が異なることがある。この場合には本願発明のように駆動回路部と画素部とでゲート絶縁膜の膜厚またはＬＤＤ領域の長さを異ならせたＴＦＴを配置することが有効である。
【０１４２】
なお、本実施例の構成を実現するために実施例１に示した回路を用いることは有効である。
【０１４３】
〔実施例３〕
実施例１において、ゲート絶縁膜を選択的に除去する工程に際し、駆動ＴＦＴとなる領域での除去は図７に示すように行うことが望ましい。図７において、７０１は活性層、７０２はゲート絶縁膜２１７の端部、７０３、７０４はゲート配線である。図７に示すように、ゲート配線が活性層を乗り越える部分７０５では、活性層７０１の端部にゲート絶縁膜を残しておくことが望ましい。
【０１４４】
活性層７０１の端部は後に熱酸化工程を行った際にエッジシニングと呼ばれる現象が起こる。これは、活性層端部の下に潜り込むように酸化反応が進行し、端部が薄くなると同時に上へ盛り上がる現象である。そのため、エッジシニング現象が起こるとゲート配線が乗り越え時に断線しやすいという問題が生じる。
【０１４５】
しかしながら、図７に示したような構造となるようにゲート絶縁膜を除去しておけば、ゲート配線が乗り越える部分７０５においてエッジシニング現象を防ぐことができる。そのため、ゲート配線の断線といった問題を未然に防ぐことが可能である。なお、本実施例の構成を実施例１に用いることは有効である。
【０１４６】
〔実施例４〕
本実施例では、図１に示した構造のＡＭ−ＬＣＤにおいて、ゲート配線と同時に形成した容量配線を保持容量の電極として用いた構造について図８を用いて説明する。
【０１４７】
図８の構造の場合、第１電極８０１、第１誘電体８０２および第２電極８０３で第１の保持容量を形成し、第２電極８０３、第２誘電体８０４および第３電極８０５で第２の保持容量を形成している。この時、第２誘電体８０４はゲート絶縁膜の延長であり、第３電極８０５はゲート配線と同時に形成される。
【０１４８】
このように二つの保持容量を並列に接続することで、さらに大きなキャパシティをもつ保持容量を実現できる。この場合、第１電極８０１と第３電極８０５とを固定電位にしておけば良い。双方の固定電位を同電位としておいても良い。
【０１４９】
なお、本実施例の構造は実施例１において第３電極を設けるだけで実現可能であり、本実施例の構成と実施例２、３の構成とをどのように組み合わせても構わない。
【０１５０】
〔実施例５〕
本実施例では、実施例１に示した作製工程で基板上にＴＦＴを形成し、実際にＡＭ−ＬＣＤを作製した場合について説明する。
【０１５１】
図５（Ｂ）の状態が得られたら、画素電極２６５上に配向膜を８０nmの厚さに形成する。次に、対向基板としてガラス基板上にカラーフィルタ、透明電極（対向電極）、配向膜を形成したものを準備し、それぞれの配向膜に対してラビング処理を行い、シール材（封止材）を用いてＴＦＴが形成された基板と対向基板とを貼り合わせる。そして、その間に液晶を保持させる。このセル組み工程は公知の手段を用いれば良いので詳細な説明は省略する。
【０１５２】
なお、セルギャップを維持するためのスペーサは必要に応じて設ければ良い。
従って、対角１インチ以下のＡＭ−ＬＣＤのようにスペーサがなくてもセルギャップを維持できる場合は特に設けなくても良い。
【０１５３】
次に、以上のようにして作製したＡＭ−ＬＣＤの外観を図１０に示す。アクティブマトリクス基板（ＴＦＴが形成された基板を指す）１１には画素部１２、ソース駆動回路１３、ゲート駆動回路１４、信号処理回路（信号分割回路、Ｄ／Ａコンバータ回路、γ補正回路、差動増幅回路等）１５が形成され、ＦＰＣ（フレキシブルプリントサーキット）１６が取り付けられている。なお、１７は対向基板である。
【０１５４】
なお、本実施例は実施例１〜４のいずれの実施例とも自由に組み合わせることが可能である。
【０１５５】
〔実施例６〕
本実施例では、実施例１において結晶質珪素膜の形成に他の手段を用いた場合について説明する。
【０１５６】
具体的には、非晶質珪素膜の結晶化に特開平７−１３０６５２号公報（米国特許番号０８／３２９，６４４に対応）の実施例２に記載された技術を用いる。同公報に記載された技術は、結晶化を促進する触媒元素（代表的にはニッケル）を非晶質珪素膜の表面に選択的に保持させ、その部分を核成長の種として結晶化を行う技術である。
【０１５７】
この技術によれば、結晶成長に特定の方向性を持たせることができるので非常に結晶性の高い結晶質珪素膜を形成することが可能である。
【０１５８】
また、触媒元素を選択的に保持させるために設けるマスク用の絶縁膜を、そのままゲッタリング用に添加するリンのマスクとすることも可能である。こうすることで工程数を削減することができる。この技術に関しては、本出願人による特開平１０−２４７７３５号公報（米国出願番号０９／０３４，０４１に対応）に詳しい。
【０１５９】
なお、本実施例の構成は実施例１〜５のいずれの構成とも自由に組み合わせることが可能である。
【０１６０】
〔実施例７〕
本実施例では、実施例１とは異なる構造の保持容量を形成した場合の例について図１１を用いて説明する。具体的には、保持容量の誘電体として、保持容量の下部電極を酸化して得た酸化膜を用いることを特徴としている。
【０１６１】
まず、基板上に遮光膜２１、保持容量の下部電極２２を形成する。材料としては、実施例１に説明したのと同様の材料を用いることができるが、本実施例の場合、少なくとも上面が酸化して良質な絶縁膜を形成しうる材料が好ましい。
【０１６２】
本実施例では、下層から珪素膜／タングステン膜（またはタングステンシリサイド膜）／珪素膜の三層構造の積層膜を用いる。他にも、下層からタンタル膜／窒化タンタル膜／タンタル膜の三層構造が有効である。
【０１６３】
こうして遮光膜２１、保持容量の下部電極２２を形成したら熱処理、プラズマ処理または陽極酸化処理によって、表面に酸化膜２３、２４を形成する。本実施例の場合、この酸化膜は酸化珪素膜であり、９００℃３０分の熱処理によって形成する。なお、酸化膜２３、２４の形成条件は必要とする酸化膜の膜厚や膜質によって適切な条件を選択すれば良い。
【０１６４】
こうして、本実施例の保持容量は、保持容量の下部電極２２、熱酸化膜（酸化珪素膜）２４および保持容量の上部電極（半導体膜）２５で形成される。
【０１６５】
なお、保持容量の下部電極２２として下層からタンタル膜／窒化タンタル膜／タンタル膜の三層構造を用いた場合、形成される酸化膜２４は酸化タンタル膜であり、非常に高い比誘電率を有する誘電体が得られる。そのため、小さい面積でも非常にキャパシティの大きな容量を確保することが可能である。
【０１６６】
以上の構成でなる本実施例は、実施例１〜実施例６のいずれの実施例とも自由に組み合わせることが可能である。
【０１６７】
〔実施例８〕
本実施例では、実施例１とは異なる構造の保持容量を形成した場合の例について図１２を用いて説明する。具体的には、保持容量の誘電体として酸化タンタル膜を用いることを特徴としている。
【０１６８】
図１２において、２６は遮光膜、２７は保持容量の下部電極、２８は酸化珪素膜でなる下地膜である。これらの材料は実施例１を参考にすれば良い。本実施例では、下地膜２８に開口部を設けた後、スパッタ法により酸化タンタル膜２９を形成する。膜厚は１０〜１００nm（好ましくは３０〜５０nm）とすれば良い。
【０１６９】
なお、開口部を設けた後、露呈した保持容量の下部電極２７を熱処理、プラズマ処理または陽極酸化処理によって酸化して酸化タンタル膜を形成しても良い。
【０１７０】
こうして酸化タンタル膜２９を形成したら、１０nm程度の薄い酸化珪素膜３０と保持容量の上部電極３１を形成する。この時、酸化珪素膜３０と非晶質珪素膜（後に保持容量の上部電極となる半導体膜）とを大気解放しないで連続的に形成することが望ましい。これにより保持容量の上部電極につながる活性層の下表面が大気中のボロン等で汚染されるのを防ぐことができる。
【０１７１】
また、この酸化珪素膜３０は酸化タンタル膜２９と半導体膜（具体的には珪素膜）でなる保持容量の上部電極３１とが相互反応してしまうことを防ぐ、バリア層の役割を果たしている。
【０１７２】
以上のように、本実施例の構造では、酸化タンタル膜２９と酸化珪素膜３０との積層膜が保持容量の誘電体として用いられる。また、酸化タンタル膜２９は比誘電率が２５前後と大きいので、１００nm程度の膜厚があっても十分に大きなキャパシティが得られる。但し、絶縁耐圧を考慮してなるべく薄くするとなると、３０〜５０nmとすることが好ましい。
【０１７３】
以上の構成でなる本実施例は、実施例１〜実施例７のいずれの実施例とも自由に組み合わせることが可能である。
【０１７４】
〔実施例９〕
本実施例では、実施例１とは異なる構造の保持容量を形成した場合の例について図１３を用いて説明する。具体的には、保持容量の誘電体を形成する前にエッチングストッパーとなる絶縁膜を設けたことを特徴としている。
【０１７５】
図１３において、３２は遮光膜、３３は保持容量の下部電極であり、それらを覆って２０nm厚の酸化タンタル膜３４が形成される。遮光膜３２、保持容量の下部電極３３の材料は実施例１に従えば良い。また、酸化タンタル膜は、保持容量の下部電極３３を酸化して得たものでも良いし、スパッタ法により形成されたものでも良い。
【０１７６】
その上に酸化珪素膜でなる下地膜３５が形成され、下地膜３５には開口部が形成される。この時、下地膜３５のエッチングが酸化タンタル膜３４で完全に止まるため、その下の電極３３がエッチングされることもないし、酸化タンタル膜３４の開口部における膜厚も均一なものとすることができる。
【０１７７】
こうして開口部を形成したら、その上に保持容量の誘電体（本実施例では酸化珪素膜）３６を形成し、その上に保持容量の上部電極（半導体膜）３７を形成すれば良い。
【０１７８】
なお、本実施例ではエッチングストッパーとして酸化タンタル膜、下地膜として酸化珪素膜を用いる例を示したが、エッチングストッパーとなる膜と下地膜とが十分なエッチング選択比（１０以上、好ましくは１００以上）を持っていれば、他の絶縁膜の組み合わせを用いることも可能である。
【０１７９】
例えば、下地膜として酸化珪素膜を用いる際にエッチングストッパーとして窒化珪素膜を用いることもできる。
【０１８０】
また、本実施例では下地膜３５に開口部を形成した後、保持容量の誘電体として再び酸化珪素膜を設けているが、エッチングストッパーとして用いた酸化タンタル膜だけで保持容量の誘電体とすることも可能である。但し、この場合、酸化タンタル膜と半導体膜でなる保持容量の上部電極との間にバリア層として薄い酸化珪素膜を設けておくことが望ましい。
【０１８１】
勿論、エッチングストッパーとして窒化珪素膜を用いた場合も、特に他の誘電体を形成することなく、その窒化珪素膜だけで保持容量の誘電体することは可能である。
【０１８２】
以上の構成でなる本実施例は、実施例１〜実施例８のいずれの実施例とも自由に組み合わせることが可能である。
【０１８３】
〔実施例１０〕
実施例１で説明したニッケル（珪素膜を結晶化するために用いた触媒元素）をゲッタリングするためにリンを用いたが、本実施例では他の元素を用いてニッケルをゲッタリングする場合について説明する。
【０１８４】
まず、実施例１の工程に従って、図２（Ｂ）の状態を得る。図２（Ｂ）において、２０８は結晶質珪素膜である。但し、本実施例では結晶化に用いるニッケルの濃度を極力低いものとしている。具体的には、非晶質珪素膜上に重量換算で０．５〜３ppmのニッケルを含む層を形成し、結晶化のための熱処理を行う。これにより形成された結晶質珪素膜中に含まれるニッケル濃度は、１×１０17〜１×１０19atoms/cm3（代表的には５×１０17〜１×１０18atoms/cm3）となる。
【０１８５】
そして、結晶質珪素膜を形成したら、ハロゲン元素を含む酸化性雰囲気中で熱処理を行う。温度は８００〜１１５０℃（好ましくは９００〜１０００℃）とし、処理時間は１０分〜４時間（好ましくは３０分〜１時間）とする。
【０１８６】
本実施例では、酸素雰囲気中に対して３〜１０体積％の塩化水素を含ませた雰囲気中において、９５０℃３０分の熱処理を行う。
【０１８７】
この工程により結晶質珪素膜中のニッケルは揮発性の塩化ニッケルとなって処理雰囲気中に離脱する。即ち、ハロゲン元素のゲッタリング作用によってニッケルを除去することが可能となる。但し、結晶質珪素膜中に存在するニッケル濃度が高すぎると、ニッケルの偏析部で酸化が異常に進行するという問題を生じる。
そのため、結晶化の段階で用いるニッケルの濃度を極力低くする必要がある。
【０１８８】
なお、本実施例の構成は実施例１〜実施例９のいずれの構成とも自由に組み合わせることが可能である。
【０１８９】
〔実施例１１〕
本実施例では、実施例１に示したＣＭＯＳ回路や画素部の構造を異なるものとした場合について説明する。具体的には、回路の要求する仕様に応じてＬＤＤ領域の配置を異ならせる例を示す。
【０１９０】
なお、ＣＭＯＳ回路および画素部の基本構造は図１に既に示したので本実施例では必要箇所のみに符号を付して説明することとする。
【０１９１】
まず、図１４（Ａ）に示した回路はＮＴＦＴがダブルゲート構造、ＰＴＦＴがシングルゲート構造をとったバッファ回路用のＣＭＯＳ回路である。本実施例では、ソース側のＬＤＤ領域４１a、４１bはサイドウォールのみをマスクにして自己整合的に形成し、ドレイン側のＬＤＤ領域４２a、４２bはレジストマスクを用いて、ソース側のＬＤＤ領域４１a、４１bよりも幅（長さ）を大きくしている点に特徴がある。
【０１９２】
駆動回路や信号処理回路に用いられるＣＭＯＳ回路は高速動作を要求されるため、動作速度を低下させる要因となりうる抵抗成分は極力排除する必要がある。
しかしながら、ホットキャリア耐性を高めるために必要なＬＤＤ領域は抵抗成分として働いてしまうため、動作速度を犠牲にしてしまう。
【０１９３】
しかし、ホットキャリア注入が生じるのはチャネル形成領域のドレイン領域側の端部であり、その部分にゲート絶縁膜を挟んでゲート電極に重なったＬＤＤ領域があればホットキャリア対策は十分である。従って、必ずしもチャネル形成領域のソース領域側の端部には必要以上にＬＤＤ領域を設けておく必要はない。
【０１９４】
なお、図１４（Ａ）の構造はソース領域とドレイン領域とが入れ替わる画素ＴＦＴのような動作をする場合には適用できない。ＣＭＯＳ回路の場合、通常はソース領域およびドレイン領域が固定されるため、図１４（Ａ）のような構造を実現することができる。
【０１９５】
このような構造とすることでソース領域側のＬＤＤ領域による抵抗成分をなくし、ダブルゲート構造とすることでソース−ドレイン間にかかる電界を分散させて緩和する効果がある。
【０１９６】
次に、図１４（Ｂ）の構造は画素部の一実施形態である。図１４（Ｂ）の構造の場合、ソース領域またはドレイン領域に近い片側のみにＬＤＤ領域４３a、４３bを設ける。即ち、二つのチャネル形成領域４４aと４４bの間にはＬＤＤ領域を設けない構造とする。
【０１９７】
画素ＴＦＴの場合、充電と放電を繰り返す動作を行うためソース領域とドレイン領域とが頻繁に入れ替わることになる。従って、図１４（Ｂ）の構造とすることでどちらがドレイン領域となってもチャネル形成領域のドレイン領域側にＬＤＤ領域を設けた構造となる。逆に、チャネル形成領域４４aと４４bの間の領域は電界集中がないので抵抗成分となるＬＤＤ領域をなくした方がオン電流（ＴＦＴがオン状態にある時に流れる電流）を大きくするには有効である。
【０１９８】
なお、本実施例の構成は実施例１〜１０のいずれの構成とも自由に組み合わせることが可能である。
【０１９９】
〔実施例１２〕
本実施例では、画素部において保持容量を形成する位置に関する実施例を説明する。説明には図１５（Ａ）、（Ｂ）を用いる。なお、図１５（Ｂ）は図１５（Ａ）をＡ−Ａ’で切った断面図を示している。また、図１５（Ａ）、（Ｂ）の同一箇所には同一の符号を用いる。
【０２００】
図１５（Ａ）において、５１は遮光膜と同時に形成された保持容量の下部電極、５２は半導体膜、５３はゲート配線、５４はソース配線、５５はドレイン配線（ドレイン電極）である。
【０２０１】
保持容量の下部電極５１はゲート配線５３とソース配線５４の下方に重なるようにして形成され、網目状（マトリクス状）のパターン形状を有している。即ち、保持容量の下部電極５１全体が同電位（好ましくは最低電源電位）となっている。
【０２０２】
その上に、下地膜５６、保持容量の誘電体となる絶縁膜５７を介して半導体膜５２が形成される。なお、保持容量部では下地膜５６が除去され、保持容量の下部電極５１、絶縁膜５７、および半導体膜５２で保持容量が形成されている。
【０２０３】
本実施例では、この保持容量部がゲート配線５３の下方とソース配線５４の下方に形成されている点に特徴がある。こうすることで開口率が向上し、明るい画像表示が可能となる。また、保持容量に光が当たるのを防ぐことができるため、保持容量からの電荷の漏れを防ぐことができる。
【０２０４】
なお、本実施例では画素ＴＦＴがトリプルゲート構造となるように半導体膜をパターニングしているが、本実施例はこれに限定されるものではない。
【０２０５】
また、本実施例の構成は、実施例１〜１１の如何なる実施例とも自由に組み合わせることが可能である。
【０２０６】
〔実施例１３〕
本実施例では、画素部において保持容量を形成する位置に関する実施例を説明する。説明には図１６（Ａ）、（Ｂ）を用いる。なお、図１６（Ｂ）は図１６（Ａ）をＡ−Ａ’で切った断面図を示している。また、図１６（Ａ）、（Ｂ）の同一箇所には同一の符号を用いる。
【０２０７】
図１６（Ａ）において、６１は遮光膜と同時に形成された保持容量の下部電極、６２は半導体膜、６３はゲート配線、６４はソース配線、６５はドレイン配線（ドレイン電極）である。
【０２０８】
保持容量の下部電極６１はソース配線６４の下方に重なるようにして形成され、網目状（マトリクス状）のパターン形状を有している。即ち、保持容量の下部電極６１全体が同電位（好ましくは最低電源電位）となっている。
【０２０９】
その上に、下地膜６６、保持容量の誘電体となる絶縁膜６７を介して半導体膜６２が形成される。なお、保持容量部では下地膜６６が除去され、保持容量の下部電極６１、絶縁膜６７、および半導体膜６２で保持容量が形成されている。
【０２１０】
本実施例では、この保持容量部がソース配線６４の下方に形成されている点に特徴がある。こうすることで開口率が向上し、明るい画像表示が可能となる。また、保持容量に光が当たるのを防ぐことができるため、保持容量からの電荷の漏れを防ぐことができる。
【０２１１】
なお、本実施例では画素ＴＦＴがトリプルゲート構造となるように半導体膜をパターニングしているが、本実施例はこれに限定されるものではない。
【０２１２】
また、本実施例の構成は、実施例１〜１１の如何なる実施例とも自由に組み合わせることが可能である。
【０２１３】
〔実施例１４〕
本実施例では、画素部において保持容量を形成する位置に関する実施例を説明する。説明には図１７を用いる。
【０２１４】
図１７において、７１は保持容量の下部電極、７２は半導体膜、７３a、７３bはゲート配線、７４はソース配線、７５はドレイン配線である。
【０２１５】
保持容量の下部電極７１はゲート配線７３a、７３bとソース配線７４の下方に重なるようにして形成され、網目状（マトリクス状）のパターン形状を有している。即ち、保持容量の下部電極７１全体が同電位（好ましくは最低電源電位）となっている。
【０２１６】
その上に、下地膜および保持容量用の誘電体を介して半導体膜７２が形成される。なお、保持容量部では下地膜が除去され、保持容量の下部電極７１、保持容量用の誘電体、および半導体膜７２で保持容量が形成されている。
【０２１７】
本実施例では、この保持容量部が第２配線７３bの下方とソース配線７４の下方に形成されている点に特徴がある。実施例１２、１３との違いはゲート配線の下に保持容量を形成するにあたって、選択されていないゲート配線（選択されているゲート配線７３aの隣のゲート配線７３b）の下方を用いる点である。
【０２１８】
本実施例の場合、保持容量部に電荷を蓄積する際にその上のゲート配線が選択されていないため、寄生容量によって保持容量に蓄積された電荷が変動するのを防ぐことができる。
【０２１９】
また、こうような構造とすることで開口率が向上し、明るい画像表示が可能となる。また、保持容量に光が当たるのを防ぐことができるため、保持容量からの電荷の漏れを防ぐことができる。
【０２２０】
なお、本実施例では画素ＴＦＴがトリプルゲート構造となるように半導体膜をパターニングしているが、本実施例はこれに限定されるものではない。
【０２２１】
また、本実施例の構成は、実施例１〜１１の如何なる実施例とも自由に組み合わせることが可能である。
【０２２２】
〔実施例１５〕
本実施例では実施例１とは異なる方法で第１層間絶縁膜を形成する例について説明する。説明には図１８を用いる。
【０２２３】
まず、実施例１の作製工程に従って図５（Ａ）に示した活性化工程までを終了させる。次に、５０〜１００ｎｍ（本実施例では７０ｎｍ）の窒化酸化珪素膜（Ａ）１８０１を形成し、その上に６００ｎｍ〜１μ m （本実施例では８００ｎｍ）の窒化酸化珪素膜（Ｂ）１８０２を形成する。さらに、その上にレジストマスク１８０３を形成する。（図１８（Ａ））
【０２２４】
なお、窒化酸化珪素膜（Ａ）１８０１と窒化酸化珪素膜（Ｂ）１８０２とでは含有される窒素、酸素、水素及び珪素の組成比が異なる。窒化酸化珪素膜（Ａ）１８０１は窒素７％、酸素５９％、水素２％、珪素３２％となっており、窒化酸化珪素膜（Ｂ）１８０２は窒素３３％、酸素１５％、水素２３％、珪素２９％となっている。勿論、この組成比に限定されるものではない。
【０２２５】
また、レジストマスク１８０３は膜厚が厚いため、窒化酸化珪素膜（Ｂ）１８０２の表面の起伏を完全に平坦化することができる。
【０２２６】
次に、四フッ化炭素と酸素との混合ガスを用いたドライエッチング法によりレジストマスク１８０３及び窒化酸化珪素膜（Ｂ）１８０２のエッチングを行う。本実施例の場合、四フッ化炭素と酸素との混合ガスを用いたドライエッチングにおいて、窒化酸化珪素膜（Ｂ）１８０２とレジストマスク１８０３のエッチングレートがほぼ等しい。
【０２２７】
このエッチング工程により図１８（Ｂ）に示すようにレジストマスク１８０３は完全に除去され、窒化酸化珪素膜（Ｂ）１８０２の一部（本実施例では表面から深さ３００ｎｍまで）がエッチングされる。その結果、レジストマスク１８０３の表面の平坦度がそのままエッチングされた窒化酸化珪素膜（Ｂ）の表面の平坦度に反映される。
【０２２８】
こうして極めて平坦性の高い第１層間絶縁膜１８０４を得る。本実施例の場合、第１層間絶縁膜１８０４の膜厚は５００ｎｍとなる。このあとの工程は実施例１の作製工程を参照すれば良い。
【０２２９】
なお、本実施例の構成は、実施例１〜１４のいずれの実施例とも自由に組み合わせることが可能である。
【０２３０】
〔実施例１６〕
本願発明は従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上にＴＦＴを形成する際に用いることも可能である。即ち、半導体回路上に反射型ＡＭ−ＬＣＤが形成された三次元構造の半導体装置を実現することも可能である。
【０２３１】
また、前記半導体回路はＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ基板上に形成されたものであっても良い。
【０２３２】
なお、本実施例を実施するにあたって、実施例１〜１４のいずれの構成を組み合わせても構わない。
【０２３３】
〔実施例１７〕
本願発明はアクティブマトリクス型ＥＬディスプレイに適用することも可能である。その例を図１９に示す。
【０２３４】
図１９はアクティブマトリクス型ＥＬディスプレイの回路図である。８１は表示領域を表しており、その周辺にはＸ方向（ゲート）駆動回路８２、Ｙ方向（ソース）駆動回路８３が設けられている。また、表示領域８１の各画素は、スイッチング用ＴＦＴ８４、コンデンサ８５、電流制御用ＴＦＴ８６、ＥＬ素子８７を有し、スイッチング用ＴＦＴ８４にＸ方向（ゲート）信号線８８a（または８８b）、Ｙ方向（ソース）信号線８９a（または８９b、８９c）が接続される。また、電流制御用ＴＦＴ８６には、電源線９０a、９０bが接続される。
【０２３５】
なお、スイッチング用ＴＦＴ８４はｎチャネル型ＴＦＴを用いてもｐチャネル型ＴＦＴを用いても良い。また、電流制御用ＴＦＴ８６はｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴを用いれば良く、ｎチャネル型ＴＦＴを用いる場合はＥＬ素子８７の陰極に、ｐチャネル型ＴＦＴを用いる場合はＥＬ素子８７の陽極に接続させる。なお、ＥＬ素子８７と電流制御用ＴＦＴ８６の間に抵抗体やＴＦＴを設けることも可能である。
【０２３６】
本実施例のアクティブマトリクス型ＥＬディスプレイでは、Ｘ方向駆動回路８２、Ｙ方向駆動回路８３に用いられるＴＦＴのゲート絶縁膜が、スイッチ用ＴＦＴ８４や電流制御用ＴＦＴ８６のゲート絶縁膜よりも薄くなっている。また、コンデンサ８５が実施例１、４、７〜９に記載された構造の保持容量で形成されている。
【０２３７】
なお、本実施例のアクティブマトリクス型ＥＬディスプレイに対して、実施例１〜１６のいずれの構成を組み合わせても良い。
【０２３８】
〔実施例１８〕
本実施例では、本願発明を用いてＥＬ（エレクトロルミネセンス）表示装置を作製した例について説明する。なお、図２０（Ａ）は本願発明のＥＬ表示装置の上面図であり、図２０（Ｂ）はその断面図である。
【０２３９】
図２０（Ａ）において、４００１は基板、４００２は画素部、４００３はソース側駆動回路、４００４はゲート側駆動回路であり、それぞれの駆動回路は配線４００５を経てＦＰＣ（フレキシブルプリントサーキット）４００６に至り、外部機器へと接続される。
【０２４０】
このとき、画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４を囲むようにして第１シール材４１０１、カバー材４１０２、充填材４１０３及び第２シール材４１０４が設けられている。
【０２４１】
また、図２０（Ｂ）は図２０（Ａ）をＡ−Ａ’で切断した断面図に相当し、基板４００１の上にソース側駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示している。）４２０１及び画素部４００２に含まれる画素ＴＦＴ（但し、ここではＥＬ素子への電流を制御するＴＦＴを図示している。）４２０２が形成されている。
【０２４２】
本実施例では、駆動ＴＦＴ４２０１には図１の駆動回路と同じ構造のＴＦＴが用いられる。また、画素ＴＦＴ４２０２には図１の画素部と同じ構造のＴＦＴが用いられる。
【０２４３】
駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０２の上には樹脂材料でなる層間絶縁膜（平坦化膜）４３０１が形成され、その上に画素ＴＦＴ４２０２のドレインと電気的に接続する画素電極（陰極）４３０２が形成される。画素電極４３０２としては遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）を用いることができる。本実施例ではアルミニウム合金を画素電極として用いる。
【０２４４】
そして、画素電極４３０２の上には絶縁膜４３０３が形成され、絶縁膜４３０３は画素電極４３０２の上に開口部が形成されている。この開口部において、画素電極４３０２の上にはＥＬ（エレクトロルミネッセンス）層４３０４が形成される。ＥＬ層４３０４は公知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０２４５】
ＥＬ層４３０４の形成方法は公知の技術を用いれば良い。また、ＥＬ層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０２４６】
ＥＬ層４３０４の上には透明導電膜からなる陽極４３０５が形成される。透明導電膜としては、酸化インジウムと酸化スズとの化合物または酸化インジウムと酸化亜鉛との化合物を用いることができる。また、陽極４３０５とＥＬ層４３０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で両者を連続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陽極４３０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０２４７】
そして陽極４３０５は４３０６で示される領域において配線４００５に電気的に接続される。配線４００５は陽極４３０５に所定の電圧を与えるための配線であり、導電性材料４３０７を介してＦＰＣ４００６に電気的に接続される。
【０２４８】
以上のようにして、画素電極（陰極）４３０２、ＥＬ層４３０４及び陽極４３０５からなるＥＬ素子が形成される。このＥＬ素子は、第１シール材４１０１及び第１シール材４１０１によって基板４００１に貼り合わされたカバー材４１０２で囲まれ、充填材４１０３により封入されている。
【０２４９】
カバー材４１０２としては、ガラス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。本実施例の場合、ＥＬ素子からの光の放射方向がカバー材４１０２の方へ向かうため透光性材料を用いる。
【０２５０】
但し、ＥＬ素子からの光の放射方向がカバー材とは反対側に向かう場合には透光性材料を用いる必要はなく、金属板（代表的にはステンレス板）、セラミックス板、またはアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることができる。
【０２５１】
また、充填材４１０３としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４１０３の内部に吸湿性物質（好ましくは酸化バリウム）を設けておくとＥＬ素子の劣化を抑制できる。なお、本実施例ではＥＬ素子からの光が充填材４１０３を通過できるように、透明な材料を用いる。
【０２５２】
また、充填材４１０３の中にスペーサを含有させてもよい。このとき、スペーサを酸化バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。また、スペーサを設けた場合、スペーサからの圧力を緩和するバッファ層として陽極４３０５上に樹脂膜を設けることも有効である。
【０２５３】
また、配線４００５は導電性材料４３０５を介してＦＰＣ４００６に電気的に接続される。配線４００５は画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４に送られる信号をＦＰＣ４００６に伝え、ＦＰＣ４００６により外部機器と電気的に接続される。
【０２５４】
また、本実施例では第１シール材４１０１の露呈部及びＦＰＣ４００６の一部を覆うように第２シール材４１０４を設け、ＥＬ素子を徹底的に外気から遮断する構造となっている。こうして図２０（Ｂ）の断面構造を有するＥＬ表示装置となる。なお、本実施例のＥＬ表示装置は実施例１乃至４または６乃至１６のいずれの構成を組み合わせて作製しても構わない。
【０２５５】
〔実施例１９〕
本実施例では、実施例１８に示したＥＬ表示装置の画素部に用いることができる画素構造の例を図２１（Ａ）〜（Ｃ）に示す。なお、本実施例において、４４０１はスイッチング用ＴＦＴ４４０２のソース配線、４４０３はスイッチング用ＴＦＴ４４０２のゲート配線、４４０４は電流制御用ＴＦＴ、４４０５はコンデンサ、４４０６、４４０８は電流供給線、４４０７はＥＬ素子とする。
【０２５６】
図２１（Ａ）は、二つの画素間で電流供給線４４０６を共通とした場合の例である。即ち、二つの画素が電流供給線４４０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２５７】
また、図２１（Ｂ）は、電流供給線４４０８をゲート配線４４０３と平行に設けた場合の例である。なお、図２１（Ｂ）では電流供給線４４０８とゲート配線４４０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線４４０８とゲート配線４４０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２５８】
また、図２１（Ｃ）は、図２１（Ｂ）の構造と同様に電流供給線４４０８をゲート配線４４０３と平行に設け、さらに、二つの画素を電流供給線４４０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線４４０８をゲート配線４４０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２５９】
〔実施例２０〕
本願発明の電気光学装置、具体的には本願発明の液晶表示装置にはネマチック液晶以外にも様々な液晶を用いることが可能である。例えば、 1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al. や、 1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al. や、 1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al. や、米国特許第 5594569 号に開示された液晶を用いることが可能である。
【０２６０】
また、等方相−コレステリック相−カイラルスメクティック相転移系列を示す強誘電性液晶（ＦＬＣ）を用い、ＤＣ電圧を印加しながらコレステリック相−カイラルスメクティック相転移をさせ、かつコーンエッジをほぼラビング方向に一致させた単安定ＦＬＣの電気光学特性を図２２に示す。
【０２６１】
図２２に示すような強誘電性液晶による表示モードは「Ｈａｌｆ−Ｖ字スイッチングモード」と呼ばれている。図２２に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。「Ｈａｌｆ−Ｖ字スイッチングモード」については、寺田らの”Ｈａｌｆ−Ｖ字スイッチングモードＦＬＣＤ”、第４６回応用物理学関係連合講演会講演予稿集、１９９９年３月、第１３１６頁、および吉原らの”強誘電性液晶による時分割フルカラーＬＣＤ”、液晶第３巻第３号第１９０頁に詳しい。
【０２６２】
図２２に示されるように、このような強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。本願発明の液晶表示装置には、このような電気光学特性を示す強誘電性液晶も用いることができる。
【０２６３】
また、ある温度域において反強誘電相を示す液晶を反強誘電性液晶（ＡＦＬＣ）という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【０２６４】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【０２６５】
なお、このような無しきい値反強誘電性混合液晶を本願発明の液晶表示装置に用いることによって低電圧駆動が実現されるので、低消費電力化が実現される。
【０２６６】
なお、本実施例に示す液晶は、実施例１〜１６のいずれの構成を有する液晶表示装置においても用いることが可能である。
【０２６７】
〔実施例２１〕
本願発明の電気光学装置や半導体回路は電気器具の表示部や信号処理回路として用いることができる。そのような電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置などが挙げられる。それら電気器具の具体例を図２３〜２５に示す。
【０２６８】
図２３（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示部２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明の電気光学装置は表示部２００４に、本願発明の半導体回路は音声出力部２００２、音声入力部２００３またはＣＰＵやメモリ等に用いることができる。
【０２６９】
図２３（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明の電気光学装置は表示部２１０２に、本願発明の半導体回路は音声入力部２１０３またはＣＰＵやメモリ等に用いることができる。
【０２７０】
図２３（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５で構成される。本願発明の電気光学装置は表示部２２０５に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２７１】
図２３（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３で構成される。本願発明の電気光学装置は表示部２３０２に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２７２】
図２３（Ｅ）はリアプロジェクター（プロジェクションＴＶ）であり、本体２４０１、光源２４０２、液晶表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は液晶表示装置２４０３に用いることができ、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２７３】
図２３（Ｆ）はフロントプロジェクターであり、本体２５０１、光源２５０２、液晶表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明は液晶表示装置２５０２に用いることができ、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２７４】
図２４（Ａ）はパーソナルコンピュータであり、本体２６０１、映像入力部２６０２、表示部２６０３、キーボード２６０４等を含む。本願発明の電気光学装置は表示部２６０３に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２７５】
図２４（Ｂ）は電子遊戯機器（ゲーム機器）であり、本体２７０１、記録媒体２７０２、表示部２７０３及びコントローラー２７０４を含む。この電子遊技機器から出力された音声や映像は筐体２７０５及び表示部２７０６を含む表示ディスプレイにて再生される。コントローラー２７０４と本体２７０１との間の通信手段または電子遊技機器と表示ディスプレイとの間の通信手段は、有線通信、無線通信もしくは光通信が使える。本実施例では赤外線をセンサ部２７０７、２７０８で検知する構成となっている。本願発明の電気光学装置は表示部２７０３、２７０６に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２７６】
図２４（Ｃ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤー（画像再生装置）であり、本体２８０１、表示部２８０２、スピーカ部２８０３、記録媒体２８０４及び操作スイッチ２８０５を含む。なお、この画像再生装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本願発明の電気光学装置は表示部２８０２やＣＰＵやメモリ等に用いることができる。
【０２７７】
図２４（Ｄ）はデジタルカメラであり、本体２９０１、表示部２９０２、接眼部２９０３、操作スイッチ２９０４、受像部（図示せず）を含む。本願発明の電気光学装置は表示部２９０２やＣＰＵやメモリ等に用いることができる。
【０２７８】
なお、図２３（Ｅ）のリアプロジェクターや図２３（Ｆ）のフロントプロジェクターに用いることのできる光学エンジンについての詳細な説明を図２５に示す。なお、図２５（Ａ）は光学エンジンであり、図２５（Ｂ）は光学エンジンに内蔵される光源光学系である。
【０２７９】
図２５（Ａ）に示す光学エンジンは、光源光学系３００１、ミラー３００２、３００５〜３００７、ダイクロイックミラー３００３、３００４、光学レンズ３００８ a 〜３００８ c 、プリズム３０１１、液晶表示装置３０１０、投射光学系３０１２を含む。投射光学系３０１２は、投射レンズを備えた光学系である。本実施例は液晶表示装置３０１０を三つ使用する三板式の例を示したが、単板式であってもよい。また、図２５（Ａ）中において矢印で示した光路には、光学レンズ、偏光機能を有するフィルム、位相差を調節するためのフィルムもしくはＩＲフィルム等を設けてもよい。
【０２８０】
また、図２５（Ｂ）に示すように、光源光学系３００１は、光源３０１３、３０１４、合成プリズム３０１５、コリメータレンズ３０１６、３０２０、レンズアレイ３０１７、３０１８、偏光変換素子３０１９を含む。なお、図２５（Ｂ）に示した光源光学系は光源を２つ用いたが、一つでも良いし、三つ以上としてもよい。また、光源光学系の光路のどこかに、光学レンズ、偏光機能を有するフィルム、位相差を調節するフィルムもしくはＩＲフィルム等を設けてもよい。
【０２８１】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。また、本実施例の電気器具は実施例１〜２０のどのような組み合わせからなる構成を用いても実現することができる。
【０２８２】
【発明の効果】
本願発明を用いることで同一基板上に、異なる膜厚のゲート絶縁膜を有するＴＦＴを形成することができる。そのため、ＡＭ−ＬＣＤに代表される電気光学装置や、そのような電気光学装置を表示部として有する電気器具を含む半導体装置において、回路が要求する仕様に応じて適切な性能の回路を配置することが可能となり、半導体装置の性能や信頼性を大幅に向上させることができる。
【０２８３】
また、電気光学装置の画素部において、保持容量の誘電体を薄くすることができ、小さい面積で大きなキャパシティを有する保持容量を形成することができる。さらに、その保持容量をゲート配線やソース配線の下に隠すことができる。そのため、対角１インチ以下の電気光学装置においても開口率を低下させることなく、十分な保持容量を確保することが可能となる。
【図面の簡単な説明】
【図１】 ＡＭ−ＬＣＤの断面構造を示す図。
【図２】 ＡＭ−ＬＣＤの作製工程を示す図。
【図３】 ＡＭ−ＬＣＤの作製工程を示す図。
【図４】 ＡＭ−ＬＣＤの作製工程を示す図。
【図５】 ＡＭ−ＬＣＤの作製工程を示す図。
【図６】 ＡＭ−ＬＣＤのブロック図および回路配置を示す図。
【図７】 駆動ＴＦＴ（ＣＭＯＳ回路）の構造を示す図。
【図８】 ＡＭ−ＬＣＤの断面構造を示す図。
【図９】 不純物元素を添加する際の濃度分布の関係を示す図。
【図１０】 ＡＭ−ＬＣＤの外観を示す図。
【図１１】 ＡＭ−ＬＣＤの断面構造を示す図。
【図１２】 ＡＭ−ＬＣＤの断面構造を示す図。
【図１３】 ＡＭ−ＬＣＤの断面構造を示す図。
【図１４】 駆動回路および画素部の断面構造を示す図。
【図１５】 画素部の上面構造を示す図。
【図１６】 画素部の上面構造を示す図。
【図１７】 画素部の上面構造を示す図。
【図１８】 ＡＭ−ＬＣＤの作製工程を示す図。
【図１９】 ＥＬ表示装置の回路構成を示す図。
【図２０】 ＥＬ表示装置の上面構造及び断面構造を示す図。
【図２１】 ＥＬ表示装置の画素部の構造を示す図。
【図２２】 液晶の光学応答特性を示す図。
【図２３】 電気器具の一例を示す図。
【図２４】 電気器具の一例を示す図。
【図２５】 光学エンジンの構成を示す図。
【発明の属する技術分野】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置に関する。例えば、液晶表示装置やＥＬ（エレクトロルミネセンス）表示装置に代表される電気光学装置、半導体回路及び本願発明の電気光学装置または半導体回路を用いた電気器具（電子機器）の構成に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電気器具は全て半導体装置である。
【０００３】
【従来の技術】
薄膜トランジスタ（以下、ＴＦＴという）は透明基板上に形成することができるので、アクティブマトリクス型液晶ディスプレイ（以下、ＡＭ−ＬＣＤという）への応用開発が積極的に進められてきた。結晶質半導体膜（代表的にはポリシリコン膜）を利用したＴＦＴは高移動度が得られるので、同一基板上に機能回路を集積させて高精細な画像表示を実現することが可能とされている。
【０００４】
基本的にＡＭ−ＬＣＤは画像を表示する画素部（画素マトリクス回路ともいう）と、画素部に配列された各画素のＴＦＴを駆動するゲート駆動回路（ゲートドライバー回路ともいう）、各画素ＴＦＴへ画像信号を送るソース駆動回路（ソースドライバー回路ともいう）またはデータ駆動回路（データドライバー回路ともいう）が同一基板上に形成されてなる。なお、ゲート駆動回路及びソース駆動回路が形成される領域を駆動回路部と呼ぶ。
【０００５】
近年では、これら画素部と駆動回路部の他に、信号分割回路やγ補正回路などといった信号処理回路をも同一基板上に設けたシステム・オン・パネルが提案されている。
【０００６】
しかしながら、画素部と駆動回路部とでは回路が要求する性能が異なるため、同一構造のＴＦＴで全ての回路仕様を満足させることは困難である。即ち、高速動作を重視するシフトレジスタ回路等を含む駆動回路部と、高耐圧特性を重視する画素部を構成するＴＦＴ（以下、画素ＴＦＴという）とを同時に満足させるＴＦＴ構造は確立されていないのが現状である。
【０００７】
そこで本出願人は駆動回路部を構成するＴＦＴ（以下、駆動ＴＦＴという）と画素ＴＦＴとでゲート絶縁膜の膜厚を異ならせるという構成を出願済みである（特開平１０−０５６１８４号公報、対応米国特許番号第０８／８６２，８９５）。具体的には、駆動ＴＦＴのゲート絶縁膜を画素ＴＦＴのゲート絶縁膜よりも薄くするというものである。
【０００８】
【発明が解決しようとする課題】
本願発明では、上記公報に記載された構成を基本として、さらに画素部に関する改善を行っている。具体的には、小さい面積で大容量を確保しうる保持容量を形成するための構造を提供するものである。
【０００９】
そして、ＡＭ−ＬＣＤに代表される電気光学装置の各回路を機能に応じて適切な構造のＴＦＴでもって形成し、高い信頼性を有する電気光学装置を提供することを課題とする。延いては、そのような電気光学装置を表示部として有する半導体装置（電気器具）の信頼性を高めることを課題とする。
【００１０】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
各画素に画素ＴＦＴ及び保持容量を有する画素部を含む半導体装置において、
前記画素ＴＦＴの活性層は少なくとも二層以上に積層された絶縁膜を挟んで遮光膜の上方に形成され、
前記保持容量は、前記遮光膜と同一の層に形成された電極、誘電体及び前記画素ＴＦＴのドレイン領域と同一の組成の半導体膜で形成されており、
前記誘電体は前記少なくとも二層以上に積層された絶縁膜の一部の層からなることを特徴とする。
【００１１】
また、他の発明の構成は、
各画素に画素ＴＦＴ及び保持容量を有する画素部を含む半導体装置において、
前記画素ＴＦＴの活性層は少なくとも二層以上に積層された絶縁膜を挟んで遮光膜の上方に形成され、
前記保持容量は、前記遮光膜と同一の層に形成された電極、誘電体及び前記画素ＴＦＴのドレイン領域と同一の組成の半導体膜で形成されており、
前記誘電体は前記少なくとも二層以上に積層された絶縁膜の一部の層を除去した残りの層からなることを特徴とする。
【００１２】
また、他の発明の構成は、
各画素に画素ＴＦＴ及び保持容量を有する画素部を含む半導体装置において、
前記画素ＴＦＴの活性層は、前記遮光膜に接する第１絶縁膜及び前記活性層に接する第２絶縁膜を挟んで遮光膜の上方に形成され、
前記保持容量は、前記遮光膜と同一の層に形成された電極、前記第２絶縁膜及び前記画素ＴＦＴのドレイン領域と同一の組成の半導体膜で形成されていることを特徴とする。
【００１３】
また、他の発明の構成は、
各画素に画素ＴＦＴ及び保持容量を有する画素部を含む半導体装置において、
前記画素ＴＦＴの活性層は、前記遮光膜に接する第１絶縁膜及び前記活性層に接する第２絶縁膜を挟んで遮光膜の上方に形成され、
前記保持容量は、前記遮光膜と同一の層に形成された電極、前記第２絶縁膜及び前記画素ＴＦＴのドレイン領域と同一の組成の半導体膜で形成されていることを特徴とする。
【００１４】
なお、上記構成において、前記第２絶縁膜の膜厚は前記第１絶縁膜及び第２絶縁膜からなる積層膜の膜厚の１／５倍以下（好ましくは１／１００〜１／１０倍）とすることが望ましい。
【００１５】
また、他の発明の構成は、
各画素に画素ＴＦＴ及び保持容量を有する画素部を含む半導体装置の作製方法であって、
基板上に遮光膜及び該遮光膜と同一の材料からなる電極を形成する工程と、
前記遮光膜及び前記電極を覆って第１絶縁膜を形成する工程と、
前記第１絶縁膜をエッチングして前記電極の上に開口部を形成する工程と、
前記第１絶縁膜及び前記開口部を覆って第２絶縁膜を形成する工程と、
前記第２絶縁膜の上に半導体膜を形成する工程と、
を有することを特徴とする。
【００１６】
また、他の発明の構成は、
駆動回路部並びに各画素に画素ＴＦＴ及び保持容量を有する画素部を含む半導体装置の作製方法であって、
基板上に遮光膜及び該遮光膜と同一の材料からなる電極を形成する工程と、
前記遮光膜及び前記電極を覆って第１絶縁膜を形成する工程と、
前記第１絶縁膜をエッチングして前記電極の上に開口部を形成する工程と、
前記第１絶縁膜及び前記開口部を覆って第２絶縁膜を形成する工程と、
前記第２絶縁膜の上に半導体膜を形成する工程と、
前記半導体膜を覆ってゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の一部をエッチングし、前記駆動回路部の半導体膜及び前記画素部の半導体膜の一部を露呈させる工程と、
熱酸化処理により前記ゲート絶縁膜のエッチングにより露呈された半導体膜の表面に熱酸化膜を形成する工程と、
を有することを特徴とする。
【００１７】
また、他の発明の構成は、
駆動回路部並びに各画素に画素ＴＦＴ及び保持容量を有する画素部を含む半導体装置の作製方法であって、
基板上に遮光膜及び該遮光膜と同一の材料からなる電極を形成する工程と、
前記遮光膜及び前記電極を覆って第１絶縁膜を形成する工程と、
前記第１絶縁膜をエッチングして前記電極の上に開口部を形成する工程と、
前記第１絶縁膜及び前記開口部を覆って第２絶縁膜を形成する工程と、
前記第２絶縁膜の上に半導体膜を形成する工程と、
前記半導体膜を覆ってゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の一部をエッチングし、前記駆動回路部の半導体膜及び前記画素部の半導体膜の一部を露呈させる工程と、
熱酸化処理により前記ゲート絶縁膜のエッチングにより露呈された半導体膜の表面に熱酸化膜を形成する工程と、
前記駆動回路部の半導体膜及び前記画素部の半導体膜にＬＤＤ領域を形成する工程と、を有し、
前記駆動回路部と前記画素部とでＬＤＤ領域の長さを異ならせることを特徴とする。
【００１８】
【発明の実施の形態】
本願発明の実施形態について、図１を用いて説明する。図１は同一基板上に駆動回路部と画素部とを一体形成したＡＭ−ＬＣＤの断面図を示している。なお、ここでは駆動回路部を構成する基本回路としてＣＭＯＳ回路を示し、画素ＴＦＴとしてはダブルゲート構造のＴＦＴを示している。勿論、ダブルゲート構造に限らずトリプルゲート構造やシングルゲート構造などのマルチゲート構造としても良い。
【００１９】
図１において、１０１は耐熱性を有する基板であり、石英基板、シリコン基板、セラミックス基板、金属基板（代表的にはステンレス基板）を用いれば良い。どの基板を用いる場合においても、必要に応じて下地膜（好ましくは珪素を主成分とする絶縁膜）を設けても構わない。
【００２０】
１０２は遮光膜、１０３は保持容量の下部電極であり、それぞれ同一の層に同一材料で形成される。遮光膜１０２、保持容量の下部電極１０３の形成材料としては、８００〜１１５０℃（好ましくは９００〜１１００℃）の温度に耐える耐熱性を有する導電膜を用いる。
【００２１】
代表的には、導電性を有する珪素膜（例えばリンドープシリコン膜、ボロンドープシリコン膜等）、金属膜（例えばタングステン膜、タンタル膜、モリブデン膜、チタン膜等）または上記金属膜の成分を組み合わせた合金膜でも良い。また、前記金属膜をシリサイド化したシリサイド膜、窒化した窒化膜（窒化タンタル膜、窒化タングステン膜、窒化チタン膜等）でも良い。また、これらを自由に組み合わせて積層しても良い。
【００２２】
また、前記金属膜を用いる場合には、金属膜の酸化を防止するために珪素膜との積層構造とすることが望ましい。また、酸化防止という意味では、金属膜を珪素を主成分とする絶縁膜で覆った構造も有効である。なお、本明細書中において「珪素を主成分とする絶縁膜とは、酸化珪素膜、窒化珪素膜、若しくは珪素、酸素および窒素を所定の成分比で含む絶縁膜を指す。
【００２３】
また、１０４は０．３〜１μm（好ましく０．６〜０．８μm）の膜厚で形成された下地膜（以下、第１絶縁膜という）であり、珪素を主成分とする絶縁膜で形成される。この第１絶縁膜１０４は保持容量となる部分に開口部が設けられ、その上に再び珪素を主成分とする絶縁膜（以下、第２絶縁膜という）１０５が設けられている。
【００２４】
なお、ここでは遮光膜に接する第１絶縁膜１０４と画素ＴＦＴの活性層に接する第２絶縁膜１０５との二層構造としているがさらに多層の構造でも良い。従って、最終的に画素ＴＦＴの活性層は少なくとも二層以上に積層された絶縁膜を挟んで遮光膜１０２の上方に形成された構造となる。また、この少なくとも二層以上に積層された絶縁膜の一部の層（一層でも複数層でも良い）が保持容量の誘電体となる。換言すれば、少なくとも二層以上に積層された絶縁膜の一部の層を除去した残りの層が保持容量の誘電体となる。
【００２５】
本実施形態では第２絶縁膜１０５が保持容量の誘電体（１０６で示される部分を特に指す）として機能する。この第２絶縁膜１０５（保持容量の誘電体１０６）の膜厚は５〜７５nm（好ましくは２０〜５０nm）とすれば良い。薄ければ薄いほど保持容量のキャパシティを大きくできるが、耐圧を考慮しないとリーク電流が発生してしまう。成膜を２回にわけて積層するといった工夫は耐圧向上に有効である。
【００２６】
第１絶縁膜１０４は遮光膜１０２が上のＴＦＴと寄生容量を形成しないように十分に厚い膜厚としておくことが必要であるが、このように保持容量の部分に開口部を設けることで保持容量の誘電体を薄くすることができる。そのため、容量を形成する面積を大きくすることなくキャパシティを稼ぐことができる。この保持容量の構成は前述の特開平１０−０５６１８４号公報にはない。
【００２７】
なお、図１の構造で特徴的なのは、画素ＴＦＴの活性層と遮光膜１０２との間に設けられた絶縁膜（第１絶縁膜１０４と第２絶縁膜１０５からなる積層膜）の膜厚と、半導体膜からなる保持容量の上部電極１１８と保持容量の下部電極１０３との間に設けられた第２絶縁膜１０５（保持容量の誘電体１０６）の膜厚が異なる点である。具体的には、前者に比べて後者の膜厚が１／５倍以下（好ましくは１／１００〜１／１０倍）となるように設計される。
【００２８】
こうすることで、画素ＴＦＴと遮光膜１０２との間に寄生容量を形成することなく、大きなキャパシティをもつ保持容量を形成することができる。
【００２９】
なお、画素ＴＦＴの下に設けられた遮光膜１０２はフローティング状態にしておくか、固定電位としておけば良い。固定電位としては、少なくともビデオ信号の最低電位よりも低い電位、好ましくは基板上に形成される回路全体の最低電源電位または最低電源電位よりも低い電位に設定しておくことが望ましい。
【００３０】
例えば、ＡＭ−ＬＣＤの場合、駆動回路部やその他の信号処理回路と画素部とで様々な電源供給線が形成され、それぞれに所定の電位が与えられている。即ち、ある基準となる最低電位があり、それを基準として様々な電圧が形成される。
最低電源電位とは、それら回路の全てにおいて基準となる最低電位を指す。
【００３１】
このように遮光膜１０２をフローティング状態か固定電位とすることで、ＴＦＴ動作に影響を与えない（寄生容量等を殆ど形成しない）遮光膜を得ることができる。
【００３２】
以上のように、画素ＴＦＴの下に遮光膜を設けることで基板側からの迷光などによる光リーク電流の発生を防ぐことができる。なお、駆動回路部側はもともと光があたらないので遮光膜を設ける必要はない。その方が僅かでも寄生容量を低減するという意味で好ましい。
【００３３】
また、第１絶縁膜１０４と第２絶縁膜１０５の上には駆動ＴＦＴの活性層、画素ＴＦＴの活性層および保持容量の上部電極となる半導体膜が形成される。なお、本明細書中において「電極」とは、「配線」の一部であり、他の配線との電気的接続を行う箇所、または半導体膜と交差する箇所を指す。従って、説明の便宜上、「配線」と「電極」とを使い分けるが、「配線」という文言に「電極」は常に含められているものとする。
【００３４】
図１において、駆動ＴＦＴの活性層は、Ｎチャネル型ＴＦＴ（以下、ＮＴＦＴという）のソース領域１０７、ドレイン領域１０８、ＬＤＤ（ライトドープトドレイン）領域１０９およびチャネル形成領域１１０、並びにＰチャネル型ＴＦＴ（以下、ＰＴＦＴという）のソース領域１１１、ドレイン領域１１２およびチャネル形成領域１１３で形成される。
【００３５】
また、画素ＴＦＴ（ここではＮＴＦＴを用いる）の活性層は、ソース領域１１４、ドレイン領域１１５、ＬＤＤ領域１１６a、１１６bおよびチャネル形成領域１１７a、１１７bで形成される。さらに、ドレイン領域１１５から延長された半導体膜を保持容量の上部電極１１８として用いる。即ち、保持容量の上部電極１１８はドレイン領域１１５と同一組成の半導体膜からなる。
【００３６】
以上のように、本願発明の保持容量は、遮光膜１０２と同一の層に形成された電極（ここでは保持容量の下部電極１０３）、誘電体（ここでは第２絶縁膜１０５）及び画素ＴＦＴのドレイン領域と同一の組成の半導体膜（ここでは画素ＴＦＴのドレイン領域１１５）で形成されている。
【００３７】
ただし、必ずしもドレイン領域と保持容量の上部電極が直接つながっていなくても良く、他の配線によって電気的に接続されていても良い。また、必ずしも同一組成である必要はなく、他の導電型を呈する半導体膜または異なる濃度でドレイン領域と同一の不純物を含む半導体膜であっても良い。
【００３８】
ここで図１の場合、ＬＤＤ領域の幅（長さ）を駆動ＴＦＴと画素ＴＦＴとで異ならせている。駆動ＴＦＴは動作速度を重視するのでなるべく抵抗成分を設けないように狭く設け、画素ＴＦＴはオフ電流（ＴＦＴがオフ状態にある時に流れるドレイン電流）の低減を重視するのである程度長いＬＤＤ領域が必要である。そのため、駆動ＴＦＴのＬＤＤ領域は画素ＴＦＴのＬＤＤ領域と同等またはそれよりも狭く設けることが好ましい。
【００３９】
そして、活性層および保持容量の上部電極を覆ってゲート絶縁膜が形成されるが、本願発明では駆動ＴＦＴのゲート絶縁膜１１９の膜厚が、画素ＴＦＴのゲート絶縁膜１２０の膜厚よりも薄く形成される。代表的には、ゲート絶縁膜１２０の膜厚は５０〜２００nm（好ましくは１００〜１５０nm）とし、ゲート絶縁膜１１９の膜厚は５〜５０nm（好ましくは１０〜３０nm）とすれば良い。
【００４０】
なお、駆動ＴＦＴのゲート絶縁膜は一種類の膜厚である必要はない。即ち、駆動回路部内に異なる膜厚の絶縁膜を有する駆動ＴＦＴが存在していても構わない。その場合、同一基板上に異なる膜厚のゲート絶縁膜を有するＴＦＴが少なくとも三種類以上存在することになる。即ち、駆動回路部に含まれる少なくとも一部の駆動ＴＦＴのゲート絶縁膜の膜厚が、画素ＴＦＴのゲート絶縁膜の膜厚よりも薄いとも言える。
【００４１】
次に、ゲート絶縁膜１１９、１２０の上には駆動ＴＦＴのゲート配線１２１、１２２と、画素ＴＦＴのゲート配線１２３a、１２３bが形成される。ゲート配線１２１、１２２、１２３a、１２３bの形成材料としては、８００〜１１５０℃（好ましくは９００〜１１００℃）の温度に耐える耐熱性を有する導電膜を用いる。具体的には、前述の遮光膜１０２または保持容量の下部電極１０３と同様の材料の中から選択すれば良い。
【００４２】
即ち、導電性を有する珪素膜（例えばリンドープシリコン膜、ボロンドープシリコン膜等）や金属膜（例えばタングステン膜、タンタル膜、モリブデン膜、チタン膜等）または上記金属膜の成分を組み合わせた合金膜でも良い。または、前記金属膜をシリサイド化したシリサイド膜、窒化した窒化膜（窒化タンタル膜、窒化タングステン膜、窒化チタン膜等）でも良い。また、これらを自由に組み合わせて積層しても良い。
【００４３】
また、前記金属膜を用いる場合には、金属膜の酸化を防止するために珪素膜との積層構造とすることが望ましい。また、酸化防止という意味では、金属膜を珪素を主成分とする絶縁膜で覆った構造が有効である。図１では保護膜１２４を設けてゲート配線の酸化を防ぐ。
【００４４】
次に、１２５は第１層間絶縁膜であり、珪素を主成分とする絶縁膜（単層または積層）で形成される。珪素を主成分とする絶縁膜としては、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜（酸素よりも窒素の含有量の方が多い）、窒化酸化珪素膜（窒素よりも酸素の含有量の方が多い）を用いることができる。
【００４５】
そして、第１層間絶縁膜１２５にはコンタクトホールが設けられ、駆動ＴＦＴのソース配線１２６、１２７、ドレイン配線１２８、および画素ＴＦＴのソース配線１２９、ドレイン配線１３０が形成される。その上にはパッシベーション膜１３１、第２層間絶縁膜１３２が形成され、さらにその上には遮光膜（ブラックマスク）１３３が形成される。さらに、遮光膜１３３の上には第３層間絶縁膜１３４が形成され、コンタクトホールを設けた後、画素電極１３５が形成される。
【００４６】
第２層間絶縁膜１３２や第３層間絶縁膜１３４としては、比誘電率の小さい樹脂膜が好ましい。樹脂膜としては、ポリイミド膜、アクリル膜、ポリアミド膜、ＢＣＢ（ベンゾシクロブテン）膜などを用いることができる。
【００４７】
また、画素電極１３５としては、透過型ＡＭ−ＬＣＤを作製するのであればＩＴＯ膜に代表される透明導電膜を、反射型ＡＭ−ＬＣＤを作製するのであればアルミニウム膜に代表される反射率の高い金属膜を用いれば良い。
【００４８】
なお、図１では画素電極１３５がドレイン電極１３０を介して画素ＴＦＴのドレイン領域１１５と電気的に接続されているが、画素電極１３５とドレイン領域１１５とが直接的に接続するような構造としても良い。
【００４９】
以上のような構造でなるＡＭ−ＬＣＤは、駆動ＴＦＴのゲート絶縁膜が画素ＴＦＴのゲート絶縁膜よりも薄く、且つ、保持容量となる部分で第１絶縁膜が選択的に除去されて薄い第２絶縁膜が保持容量の誘電体として機能する。この時、画素ＴＦＴの下に設けられた遮光膜１０２と活性層との間には十分に厚い第１絶縁膜が設けられているので寄生容量の問題はない。
【００５０】
こうして回路の性能に応じた最適なＴＦＴを配置することが可能となり、同時に小面積で大きな容量を確保しうる保持容量を実現することができる。
【００５１】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００５２】
【実施例】
［実施例１］
本実施例では、「発明の実施の形態」で説明した図１の構造を実現するための作製工程について説明する。説明には図２〜５を用いる。
【００５３】
まず、基板として石英基板２０１を用意し、その上に下層から珪素膜／窒化タングステン膜／タングステン膜（または下層から珪素膜／タングステンシリサイド膜／珪素膜）という積層膜を用いた遮光膜２０２、保持容量の下部電極２０３を形成する。勿論、「発明の実施の形態」で説明した他の導電膜を用いることも可能である。また、本実施例では膜厚を２００nmとする。
【００５４】
次に、遮光膜２０２及び保持容量の下部電極２０３を覆って０．６μm厚の酸化珪素膜でなる第１絶縁膜２０４を形成し、保持容量となる部分（保持容量の下部電極２０３の上）を選択的にエッチングして開口部２０５を形成する。そして、第１絶縁膜２０４及び開口部２０５を覆って、減圧熱ＣＶＤ法により２０nm厚の酸化珪素膜（第２絶縁膜）２０６と非晶質珪素膜２０７とを大気解放しないで連続的に成膜する。こうすることで非晶質珪素膜の下表面に大気中に含まれるボロン等の不純物が吸着することを防ぐことができる。
【００５５】
なお、本実施例では非晶質珪素（アモルファスシリコン）膜を用いるが、他の半導体膜であっても構わない。微結晶質珪素（マイクロクリスタルシリコン）膜でも良いし、非晶質シリコンゲルマニウム膜でも良い。
【００５６】
また、第２絶縁膜２０６は保持容量の誘電体として機能する絶縁膜である。従って、本実施例では成膜ガスとしてシラン（ＳｉＨ4）と亜酸化窒素（Ｎ2Ｏ）を用い、成膜温度を８００℃として高品質な酸化珪素膜（誘電体）を形成する。
【００５７】
次に、非晶質珪素膜２０７の結晶化を行う。この結晶化手段としては公知の技術を用いることができる。本実施例では結晶化手段として、特開平９−３１２２６０号公報に記載された技術を用いる。同公報に記載された技術は、結晶化を助長する触媒元素としてニッケル、コバルト、パラジウム、ゲルマニウム、白金、鉄、銅から選ばれた元素を用いた固相成長により非晶質珪素膜の結晶化を行う。
【００５８】
本実施例では触媒元素としてニッケルを選択し、非晶質珪素膜２０７上にニッケルを含んだ層（図示せず）を形成する。そして、５５０℃４時間の熱処理を行って結晶化し、結晶質珪素（ポリシリコン）膜２０８を形成する。こうして図２（Ｂ）の状態を得る。
【００５９】
なお、ここで結晶質珪素膜２０８に対してＴＦＴのしきい値電圧を制御するための不純物元素（リンまたはボロン）を添加しても良い。リンまたはボロンを打ち分けても良いし、どちらか片方のみを添加しても良い。
【００６０】
次に、結晶質珪素膜２０８上に１００nm厚の酸化珪素膜でなるマスク膜２０９を形成し、その上にレジストマスク２１０を形成する。さらにレジストマスク２１０をマスクとしてマスク膜２０９をエッチングし、開口部２１１a〜２１１cを形成する。
【００６１】
この状態で周期表の１５族に属する元素（本実施例ではリン）を添加し、リン添加領域（リンドープ領域）２１２a〜２１２cを形成する。なお、添加するリンの濃度は５×１０18〜１×１０20atoms/cm3（好ましくは１×１０19〜５×１０19atoms/cm3）が好ましい。但し、添加すべきリンの濃度は、後のゲッタリング工程の温度、時間、さらにはリンドープ領域の面積によって変化するため、この濃度範囲に限定されるものではない。（図２（Ｃ））
【００６２】
次に、レジストマスク２１０を除去して４５０〜６５０℃（好ましくは５００〜６００℃）の熱処理を２〜１６時間加え、結晶質珪素膜中に残存するニッケルのゲッタリング工程を行う。ゲッタリング作用を奏するためには熱履歴の最高温度から±５０℃程度の温度が必要であるが、結晶化のための熱処理が５５０〜６００℃で行われるため、５００〜６５０℃の熱処理で十分にゲッタリング作用を奏することができる。
【００６３】
本実施例では６００℃、８時間の熱処理を加えることによってニッケルが矢印の方向に移動し、リン添加領域２１２a〜２１２cにゲッタリング（捕獲）される。こうして２１３、２１４で示される結晶質珪素膜に残存するニッケルの濃度は２×１０17atoms/cm3以下（好ましくは１×１０16atoms/cm3以下）にまで低減される。但し、この濃度は質量二次イオン分析（ＳＩＭＳ）による測定結果であり、測定限界の関係で現状ではこれ以下の濃度は確認できない。（図３（Ａ））
【００６４】
こうしてニッケルのゲッタリング工程が終了したら、結晶質珪素膜２１３、２１４をパターニングして、駆動ＴＦＴの活性層（半導体膜）２１５、画素ＴＦＴの活性層２１６を形成する。その際、ニッケルを捕獲したリン添加領域は完全に除去してしまうことが望ましい。
【００６５】
そして、プラズマＣＶＤ法またはスパッタ法によりゲート絶縁膜２１７を形成する。このゲート絶縁膜は画素ＴＦＴのゲート絶縁膜として機能することになる絶縁膜であり、膜厚は５０〜２００nmとする。本実施例では１００nm厚の酸化珪素膜を用いる。また、酸化珪素膜のみでなく酸化珪素膜の上に窒化珪素膜を設けた積層構造とすることもできるし、酸化珪素膜に窒素を添加した酸化窒化珪素膜を用いても構わない。
【００６６】
ゲート絶縁膜２１７を形成したら、レジストマスク（図示せず）を設けてゲート絶縁膜をエッチングし、駆動回路部の活性層及び画素部の活性層の一部を露呈させる。即ち、画素ＴＦＴの上にゲート絶縁膜２１７を残し、駆動ＴＦＴとなる領域の上は除去する。こうして図３（Ｂ）の状態が得られる。
【００６７】
次に、８００〜１１５０℃（好ましくは９００〜１１００℃）の温度で１５分〜８時間（好ましくは３０分〜２時間）の熱処理工程を、酸化性雰囲気下で行う（熱酸化工程）。本実施例では酸素雰囲気中で９５０℃３０分の熱酸化処理を行う。
【００６８】
なお、酸化性雰囲気としては、ドライ酸素雰囲気でもウェット酸素雰囲気でも良いが、半導体膜中の結晶欠陥の低減にはドライ酸素雰囲気が適している。また、酸素雰囲気中にハロゲン元素を含ませた雰囲気でも良い。このハロゲン元素を含ませた雰囲気による熱酸化処理では、ニッケルを除去する効果も期待できるので有効である。
【００６９】
こうして熱酸化処理を行うことにより前述のゲート絶縁膜のエッチングにより露呈した半導体膜の表面には、５〜５０nm（好ましくは１０〜３０nm）の酸化珪素膜（熱酸化膜）２１８が形成される。最終的に、酸化珪素膜２１８は駆動ＴＦＴのゲート絶縁膜として機能する。
【００７０】
また、画素ＴＦＴに残存した酸化珪素膜でなるゲート絶縁膜２１７と、その下の半導体膜２１６との界面においても酸化反応が進行する。そのため、最終的に画素ＴＦＴのゲート絶縁膜２１９の膜厚は５０〜２００nm（好ましくは１００〜１５０nm）となる。
【００７１】
こうして熱酸化工程を終了したら、次に駆動ＴＦＴのゲート配線２２０（ＮＴＦＴ側）、２２１（ＰＴＦＴ側）、画素ＴＦＴのゲート配線２２２a、２２２bを形成する。なお、ゲート配線２２２a、２２２bは画素ＴＦＴがダブルゲート構造であるため２本記載しているが、実際には同一配線である。
【００７２】
また、本実施例ではゲート配線２２０〜２２２a、２２２bとして、下層から珪素膜／窒化タングステン膜／タングステン膜（または下層から珪素膜／タングステンシリサイド膜）という積層膜を用いる。勿論、「発明の実施の形態」で説明した他の導電膜を用いることも可能であることは言うまでもない。また、本実施例では、各ゲート配線の膜厚は２５０nmとする。
【００７３】
なお、本実施例では最下層の珪素膜を、減圧熱ＣＶＤ法を用いて形成する。駆動回路のゲート絶縁膜は５〜５０nmと薄いため、スパッタ法やプラズマＣＶＤ法を用いた場合、条件によっては半導体膜（活性層）へダメージを与える恐れがある。従って、化学的気相反応で成膜できる熱ＣＶＤ法が好ましい。
【００７４】
次に、ゲート配線２２０〜２２２a、２２２bを覆って２５〜５０nm厚のＳｉＮｘＯｙ（但し、代表的にはｘ＝０．５〜２、ｙ＝０．１〜０．８）膜２２３を形成する。このＳｉＮｘＯｙ膜２２３はゲート配線２２０〜２２２の酸化を防ぐと同時に、後に珪素膜でなるサイドウォールを除去する際にエッチングストッパーとして機能する。なお、成膜を２回に分けて行うことはピンホールの低減に効果があり有効である。
【００７５】
この時、ＳｉＮｘＯｙ膜２１３を形成する前処理として水素を含むガス（本実施例ではアンモニアガス）を用いたプラズマ処理を行うことは有効である。この前処理によりプラズマによって活性化した（励起した）水素が活性層（半導体膜）内に閉じこめられるため、効果的に水素終端が行われる。
【００７６】
さらに、水素を含むガスに加えて亜酸化窒素ガスを加えると、発生した水分によって被処理体の表面が洗浄され、特に大気中に含まれるボロン等による汚染を効果的に防ぐことができる。
【００７７】
こうして図３（Ｃ）の状態を得る。次に、非晶質珪素膜（図示せず）を形成し、塩素系ガスによる異方性エッチングを行ってサイドウォール２２４、２２５、２２６a、２２６bを形成する。サイドウォールを形成したら、レジストマスク２２７a、２２７bを形成する。その後、半導体膜２１５、２１６に対して周期表の１５族に属する元素（本実施例ではリン）の添加工程を行う。
【００７８】
この時、ゲート配線２２０〜２２２a、２２２b、サイドウォール２２４〜２２６およびレジストマスク２２７a、２２７bがマスクとなり、不純物領域２２８〜２３２が形成される。不純物領域２２８〜２３２に添加されるリンの濃度は５×１０19〜１×１０21atoms/cm3となるように調節する。本明細書中ではこの時のリン濃度を（ｎ+）で表す。（図４（Ａ））
【００７９】
この工程は、ゲート絶縁膜の膜厚が薄い駆動ＴＦＴおよび保持容量となる領域と、ゲート絶縁膜の膜厚が厚い画素ＴＦＴとなる領域とで分けて行っても良いし、同時に行っても良い。また、リンの添加工程は質量分離を行うイオンインプランテーション法を用いても良いし、質量分離を行わないプラズマドーピング法を用いても良い。また、加速電圧やドーズ量の条件等は実施者が最適値を設定すれば良い。
【００８０】
こうして図４（Ａ）の状態を得たら、レジストマスク２２７a、２２７b、さらにサイドウォール２２４〜２２６a、２２６bを除去し、再びリンの添加工程を行う。この工程は先のリンの添加工程よりも低いドーズ量で添加する。こうして先の工程でリンが添加されなかった領域には低濃度不純物領域が形成される。この低濃度不純物領域に添加されるリンの濃度は５×１０17〜５×１０18atoms/cm3となるように調節する。本明細書中ではこの時のリン濃度を（ｎ-）で表す。（図４（Ｂ））
【００８１】
勿論、この工程もゲート絶縁膜の膜厚が薄い駆動ＴＦＴおよび保持容量となる領域と、ゲート絶縁膜の膜厚が厚い画素ＴＦＴとなる領域とで分けて行っても良いし、同時に行っても良い。また、リンの添加工程は質量分離を行うイオンインプランテーション法を用いても良いし、質量分離を行わないプラズマドーピング法を用いても良い。また、加速電圧やドーズ量の条件等は実施者が最適値を設定すれば良い。
【００８２】
但し、この低濃度不純物領域はＬＤＤ領域として機能することになるため、リンの濃度制御は慎重に行う必要がある。そこで本実施例では、プラズマドーピング法を用い、添加したリンの濃度分布（濃度プロファイル）が図９に示すような設定とした。
【００８３】
図９において、駆動回路部側のゲート絶縁膜９０１と画素部側のゲート絶縁膜９０２とは膜厚が異なっている。そのため、添加されるリンの深さ方向の濃度分布が異なるものとなる。
【００８４】
本実施例では、駆動回路部側で９０３で示される濃度分布をもち、且つ、画素部側で９０４で示される濃度分布をもつようにリンの添加条件（加速電圧等）を調節する。この場合、深さ方向の濃度分布は異なるが、結果的に形成される低濃度不純物領域９０５、９０６のリン濃度はほぼ等しくなる。
【００８５】
なお、この図９に示した工程は、本明細書中に記載される全ての不純物添加工程において用いることができる。
【００８６】
この工程によりＣＭＯＳ回路を形成するＮＴＦＴのソース領域２３３、ＬＤＤ領域２３４、チャネル形成領域２３５が画定する。また、画素ＴＦＴのソース領域２３６、ドレイン領域２３７、ＬＤＤ領域２３８a、２３８b、チャネル形成領域２３９a、２３９bが画定する。
【００８７】
さらに、保持容量の下部電極２４０が画定する。本実施例の場合、保持容量の下部電極２４０には１回目のリン添加（ｎ+）工程、２回目のリン添加（ｎ-）工程ともにソース領域またはドレイン領域と同濃度でリンが添加される。そのため、ＮＴＦＴのソース領域またはドレイン領域と同一組成の導電性を有する半導体領域となる。
【００８８】
また、この工程ではＣＭＯＳ回路のＰＴＦＴとなる領域にもＮＴＦＴと同様に低濃度不純物領域２４１が形成される。
【００８９】
次に、ＣＭＯＳ回路のＰＴＦＴとなる領域以外をレジストマスク２４２a、２４２bで隠し、周期表の１３族に属する元素（本実施例ではボロン）の添加工程を行う。この工程は既に添加されているリンよりも高濃度のボロンを添加する。具体的には、１×１０20〜３×１０21atoms/cm3の濃度でボロンが添加されるように調節する。本明細書中ではこの時のボロン濃度を（ｐ++）で表す。その結果、ＰＴＦＴとなる領域に形成されていたＮ型導電性を呈する不純物領域は、全てボロンによって導電型が反転し、Ｐ型導電性を呈する不純物領域となる。（図３（Ｃ））
【００９０】
勿論、この工程も質量分離を行うイオンインプランテーション法を用いても良いし、質量分離を行わないプラズマドーピング法を用いても良い。また、加速電圧やドーズ量の条件等は実施者が最適値を設定すれば良い。
【００９１】
この工程によりＣＭＯＳ回路を形成するＰＴＦＴのソース領域２４４、ドレイン領域２４５、チャネル形成領域２４６が画定する。また、ＣＭＯＳ回路のＮＴＦＴのドレイン領域２４３が画定する。
【００９２】
こうして全ての不純物領域を形成し終えたら、レジストマスク２４２a、２４２bを除去する。そして、７５０〜１１５０℃の温度範囲で２０分〜１２時間の熱処理工程を行う。本実施例では、９５０℃で２時間の熱処理を不活性雰囲気中において行う。（図５（Ａ））
【００９３】
この工程では、各不純物領域に添加されたリンまたはボロンを活性化すると同時に、ＬＤＤ領域を内側（チャネル形成領域の方向）へ広げ、ＬＤＤ領域とゲート配線とがゲート絶縁膜を挟んで重なった構造を実現する。
【００９４】
即ち、駆動ＴＦＴのＬＤＤ領域２４７ではＬＤＤ領域２４７に含まれるリンがチャネル形成領域２４８の方へ拡散する。その結果、ＬＤＤ領域２４７がゲート配線２２０とがゲート絶縁膜を挟んで重なった状態となる。このような構造はホットキャリア注入による劣化を防ぐ上で非常に有効である。
【００９５】
同様に、駆動ＴＦＴのＰＴＦＴではソース領域２４９、ドレイン領域２５０がチャネル形成領域２５１の方向へ拡散し、ゲート配線２２１と重なっている。また、画素ＴＦＴではＬＤＤ領域２５２a、２５２bがそれぞれチャネル形成領域２５３a、２５３bの方向へ拡散し、それぞれゲート配線２２２a、２２２bと重なっている。
【００９６】
この不純物の拡散距離は熱処理の温度や時間によって制御することができる。
そのため、ＬＤＤ領域（またはＰＴＦＴのソース領域およびドレイン領域）がゲート配線と重なる距離（長さ）は自由に制御することが可能である。本実施例では重なりの距離が０．０５〜１μm（好ましくは０．１〜０．３μm）となるように調節する。
【００９７】
また、この工程により保持容量の上部電極２５４に添加されていたリンが活性化し、Ｎ型導電性を呈する領域となる。即ち、保持容量の下部電極１０３に電圧を加えてキャリアを誘起させなくても半導体膜を上部電極２５４として機能させることができる。
【００９８】
こうして図５（Ａ）の状態が得られたら、第１層間絶縁膜２５５を形成する。
本実施例では、プラズマＣＶＤ法により形成した１μm厚の酸化珪素膜を用いる。そして、コンタクトホールを形成した後、ソース配線２５６〜２５８、ドレイン配線２５９、２６０を形成する。これらの配線はアルミニウムを主成分とする導電膜をチタン膜で挟んだ積層膜で形成する。
【００９９】
ソース配線およびドレイン配線を形成したら、ここで水素化処理を行う。この工程は基板全体をプラズマまたは熱により励起（活性化）した水素に曝す工程である。水素化処理の温度は、熱により励起する場合は３５０〜４５０℃（好ましくは３８０〜４２０℃）とすれば良い。
【０１００】
その後、パッシベーション膜２６１を形成する。パッシベーション膜２６１としては、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、またはこれらの絶縁膜と酸化珪素膜との積層膜を用いることができる。本実施例では３００nm厚の窒化珪素膜をパッシベーション膜として用いる。
【０１０１】
なお、本実施例では窒化珪素膜を形成する前処理として、アンモニアガスを用いたプラズマ処理を行い、そのままパッシベーション膜２６１を形成する。この前処理によりプラズマで活性化した（励起した）水素がパッシベーション膜２６１によって閉じこめられる。さらに、水素を含むガスに加えて亜酸化窒素ガスを加えると、発生した水分によって被処理体の表面が洗浄され、特に大気中に含まれるボロン等による汚染を効果的に防ぐことができる。
【０１０２】
こうしてパッシベーション膜２６１を形成したら、ここで４００〜４２０℃程度の熱処理工程を行う。処理雰囲気は不活性雰囲気でも良いし、水素を含む雰囲気であっても良い。この工程では、窒化珪素膜２６１から放出された水素と、その前の水素化工程によって第１層間絶縁膜２５５に多量に含まれている水素とが下へと拡散（上方向はパッシベーション膜２６１がブロッキング層となる）して、活性層（半導体膜）が水素終端される。その結果、活性層中の不対結合手を効率良く不活性化することが可能となる。
【０１０３】
この水素化処理が終了したら、第２層間絶縁膜２６２として１μm厚のアクリル膜を形成する。そして、その上にチタン膜を２００nmの厚さに形成してパターニングを行い、ブラックマスク２６３を形成する。
【０１０４】
次に、第３層間絶縁膜２６４として再び１μm厚のアクリル膜を形成してコンタクトホールを形成し、ＩＴＯ膜でなる画素電極２６５を形成する。こうして図５（Ｂ）に示すような構造のＡＭ−ＬＣＤが完成する。
【０１０５】
本願発明のＡＭ−ＬＣＤは、同一基板上に形成された駆動回路部（または信号処理回路部）と画素部とでゲート絶縁膜の膜厚が異なる。代表的には、駆動回路部に用いられる駆動ＴＦＴの方が画素部に用いられる画素ＴＦＴよりも薄いゲート絶縁膜を有する。
【０１０６】
さらに、画素部では画素ＴＦＴの下側に遮光膜を設け、厚い下地膜（第１絶縁膜）を間に設けることにより寄生容量の形成を防いでいる。さらに、保持容量となる部分で下地膜を選択的に除去し、改めて薄い誘電体（第２絶縁膜）を設けることにより大きなキャパシティを持つ保持容量を形成している。
【０１０７】
また、本実施例の作製工程に従うと、最終的なＴＦＴの活性層（半導体膜）は、結晶格子に連続性を持つ特異な結晶構造の結晶質珪素膜で形成される。その特徴について以下に説明する。
【０１０８】
まず第１の特徴として、本実施例の作製工程に従って形成した結晶質珪素膜は、微視的に見れば複数の針状又は棒状の結晶（以下、棒状結晶と略記する）が集まって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認できる。
【０１０９】
また、第２の特徴として、電子線回折を利用すると本実施例の作製工程に従って形成した結晶質珪素膜の表面（チャネルを形成する部分）に、結晶軸に多少のずれが含まれているものの配向面として｛１１０｝面を確認することができる。このことはスポット径約１．３５μ m の電子線回折写真を観察した際、｛１１０｝面に特有の規則性をもった回折斑点が現れていることから確認される。また、各斑点は同心円上に分布を持っていることも確認されている。
【０１１０】
また、第３の特徴として、Ｘ線回折法（厳密にはθ−２θ法を用いたＸ線回折法）を用いて配向比率を算出してみると｛２２０｝面の配向比率が０．７以上（典型的には０．８５以上）であることが確認されている。なお、配向比率の算出方法は特開平７−３２１３３９号公報に記載された手法を用いる。
【０１１１】
また、第４の特徴として、本出願人は個々の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）により観察し、結晶粒界において結晶格子に連続性があることを確認している。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易に確認できる。
【０１１２】
なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれる粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ；Ryuichi Shimokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp.751-758，1988」に記載された「Planar boundary 」である。
【０１１３】
上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界などが含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在しないと見なすことができる。
【０１１４】
特に結晶軸（結晶面に垂直な軸）が〈１１０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られている。例えば、二つの結晶粒の間に形成された結晶粒界では、両方の結晶の面方位が｛１１０｝である場合、｛１１１｝面に対応する格子縞がなす角をθとするとθ＝ 70.5 °の時にΣ３の対応粒界となることが知られている。
【０１１５】
本実施例を実施して得た結晶質珪素膜において、結晶軸が〈１１０〉である二つの結晶粒の間に形成された結晶粒界をＨＲ−ＴＥＭで観察すると、隣接する結晶粒の各格子縞が約 70.5 °の角度で連続しているものが多い。従って、その結晶粒界はΣ３の対応粒界、即ち｛２１１｝双晶粒界であると推測できる。
【０１１６】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。従って、この様な結晶構造を有する半導体薄膜は実質的に結晶粒界が存在しない見なすことができる。
【０１１７】
またさらに、７００〜１１５０℃という高い温度での熱処理工程（本実施例における熱酸化工程にあたる）によって結晶粒内に存在する欠陥が殆ど消滅していることがＴＥＭ観察によって確認されている。これはこの熱処理工程の前後で欠陥数が大幅に低減されていることからも明らかである。
【０１１８】
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）によってスピン密度の差となって現れる。現状では本実施例の作製工程に従って作製された結晶質珪素膜のスピン密度は少なくとも 5×1017spins/cm3以下（好ましくは 3×1017spins/cm3以下）であることが判明している。ただし、この測定値は現存する測定装置の検出限界に近いので、実際のスピン密度はさらに低いと予想される。
【０１１９】
以上の事から、本実施例を実施することで得られた結晶質珪素膜は結晶粒内及び結晶粒界が実質的に存在しないため、単結晶シリコン膜又は実質的な単結晶シリコン膜と考えて良い。
【０１２０】
（ＴＦＴの電気特性に関する知見）
本実施例を用いて作製したＴＦＴは、ＭＯＳＦＥＴに匹敵する電気特性を示した。本出願人が試作したＴＦＴ（但し、活性層の膜厚は３５ｎｍ、ゲート絶縁膜の膜厚は８０nm）からは次に示す様なデータが得られている。
【０１２１】
（１）スイッチング性能（オン／オフ動作切り換えの俊敏性）の指標となるサブスレッショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに80〜150mV/decade（代表的には100〜120mV/decade ）と小さい。
（２）ＴＦＴの動作速度の指標となる電界効果移動度（μFE）が、Ｎチャネル型ＴＦＴで 150〜650cm2/Vs （代表的には 200〜500cm2/Vs ）、Ｐチャネル型ＴＦＴで100〜300cm2/Vs（代表的には 120〜200cm2/Vs）と大きい。
（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖth）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネル型ＴＦＴで-1.5〜0.5 Ｖと小さい。
【０１２２】
以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であることが確認されている。
【０１２３】
〔実施例２〕
本実施例では、具体的にどのような回路にどのような構造のＴＦＴを配置するかを図６を用いて説明する。
【０１２４】
ＡＭ−ＬＣＤは、回路によって最低限必要な動作電圧（電源電圧）が異なる。
例えば、画素部では液晶に印加する電圧と画素ＴＦＴを駆動するための電圧とを考慮すると、１４〜２０Ｖもの動作電圧となる。そのため、そのような高電圧が印加されても耐えうる程度のＴＦＴを用いなければならない。
【０１２５】
また、ソース駆動回路やゲート駆動回路に用いられるシフトレジスト回路などは、５〜１０Ｖ程度の動作電圧で十分である。動作電圧が低いほど外部信号との互換性もあり、さらに消費電力を抑えられるという利点がある。ところが、前述の高耐圧型ＴＦＴは耐圧特性が良い代わりに動作速度が犠牲なるため、シフトレジスタ回路のように高速動作が求められる回路には不適当である。
【０１２６】
このように、基板上に形成される回路は、目的に応じて耐圧特性を重視したＴＦＴを求める回路と動作速度を重視したＴＦＴを求める回路とに分かれる。
【０１２７】
ここで具体的に本実施例の構成を図６に示す。図６（Ａ）に示したのは、ＡＭ−ＬＣＤのブロック図を上面から見た図である。６０１は画素部であり、各画素に画素ＴＦＴと保持容量とを備え、画像表示部として機能する。また、６０２aはシフトレジスタ回路、６０２bはレベルシフタ回路、６０２cはバッファ回路である。これらでなる回路が全体としてゲート駆動回路を形成している。
【０１２８】
なお、図６（Ａ）に示したＡＭ−ＬＣＤではゲート駆動回路を、画素部を挟んで設け、それぞれで同一ゲート配線を共有している、即ち、どちらか片方のゲート駆動に不良が発生してもゲート配線に電圧を印加することができるという冗長性を持たせている。
【０１２９】
また、６０３aはシフトレジスタ回路、６０３bはレベルシフタ回路、６０３cはバッファ回路、６０３dはサンプリング回路であり、これらでなる回路が全体としてソース駆動回路を形成している。画素部を挟んでソース駆動回路と反対側にはプリチャージ回路６０４が設けられている。
【０１３０】
このような構成でなるＡＭ−ＬＣＤにおいて、シフトレジスタ回路６０２a、６０３aは高速動作を求める回路であり、動作電圧が３．３〜１０Ｖ（代表的には３．３〜５Ｖ）と低く、高耐圧特性は特に要求されない。従って、ゲート絶縁膜の膜厚は５〜５０nm（好ましくは１０〜３０nm）と薄くした方が良い。
【０１３１】
図６（Ｂ）に示したのは主としてシフトレジスタ回路やその他の信号処理回路のように高速動作を求められる回路に用いるべきＣＭＯＳ回路の概略図である。なお、図６（Ｂ）において、６０５aはＮＴＦＴのゲート絶縁膜、６０５bはＰＴＦＴのゲート絶縁膜であり、膜厚を５〜５０nm（好ましくは１０〜３０nm）と薄く設計している。
【０１３２】
また、ＬＤＤ領域６０６の長さは０．１〜０．５μm（代表的には０．２〜０．３μm）が好ましい。また、動作電圧が２〜３Ｖなどのように十分低ければ、ＬＤＤ領域を設けないことも可能である。
【０１３３】
次に、図６（Ｃ）に示すＣＭＯＳ回路は、主としてレベルシフタ回路６０２b、６０３b、バッファ回路６０２c、６０３c、サンプリング回路６０３d、プリチャージ回路６０４に適している。これらの回路は大電流を流す必要があるため、動作電圧は１４〜１６Ｖと高い。特にゲート駆動側では場合によっては１９Ｖといった動作電圧を必要とする場合もある。従って、非常に良い耐圧特性（高耐圧特性）を有するＴＦＴが必要となる。
【０１３４】
この時、図６（Ｃ）に示したＣＭＯＳ回路において、ＮＴＦＴのゲート絶縁膜６０７a、ＰＴＦＴのゲート絶縁膜６０７bの膜厚は、５０〜２００nm（好ましくは１００〜１５０nm）に設計されている。このように良い耐圧特性を要求する回路は、図４（Ｂ）に示したシフトレジスタ回路などのＴＦＴよりもゲート絶縁膜の膜厚を厚くしておくことが好ましい。
【０１３５】
また、ＬＤＤ領域６０８の長さは０．５〜３μm（代表的には２〜２．５μm）が好ましい。図６（Ｃ）に示すＣＭＯＳ回路はバッファ回路などのように画素と同程度の高電圧がかかるため、ＬＤＤ領域の長さも画素と同程度またはそれに近い長さとしておくことが望ましい。
【０１３６】
次に、図６（Ｄ）は画素部６０１の概略図を示している。画素ＴＦＴは液晶に印加する電圧分も加味されるため、１４〜１６Ｖの動作電圧を必要とする。また、液晶及び保持容量に蓄積された電荷を１フレーム期間保持しなければならないため、極力オフ電流は小さくなければならない。
【０１３７】
そういった理由から、本実施例ではＮＴＦＴを用いたダブルゲート構造とし、ゲート絶縁膜６０９の膜厚を５０〜２００nm（好ましくは１００〜１５０nm）としている。この膜厚は図６（Ｃ）に示したＣＭＯＳ回路と同じ膜厚であっても良いし、異なる膜厚であっても良い。
【０１３８】
なお、保持容量の誘電体６１０の膜厚は５〜７５nm（好ましくは２０〜５０nm）とすれば良い。
【０１３９】
また、ＬＤＤ領域６１１a、６１１bの長さは１〜４μm（代表的には２〜３μm）が好ましい。図６（Ｄ）に示す画素ＴＦＴは１４〜１６Ｖの高電圧がかかるため、ＬＤＤ領域の長さを長くしておく必要がある。
【０１４０】
また、画素ＴＦＴはオフ電流（ＴＦＴがオフ状態にある時に流れるドレイン電流）を極力低減することが必要であるため、ＬＤＤ領域６１１a、６１１bのうちゲート配線と重ならない領域（通常のＬＤＤ領域として機能する領域）を１〜３μmは確保することが望ましい。
【０１４１】
以上のように、ＡＭ−ＬＣＤを例にとっても同一基板上には様々な回路が設けられ、回路によって必要とする動作電圧（電源電圧）が異なることがある。この場合には本願発明のように駆動回路部と画素部とでゲート絶縁膜の膜厚またはＬＤＤ領域の長さを異ならせたＴＦＴを配置することが有効である。
【０１４２】
なお、本実施例の構成を実現するために実施例１に示した回路を用いることは有効である。
【０１４３】
〔実施例３〕
実施例１において、ゲート絶縁膜を選択的に除去する工程に際し、駆動ＴＦＴとなる領域での除去は図７に示すように行うことが望ましい。図７において、７０１は活性層、７０２はゲート絶縁膜２１７の端部、７０３、７０４はゲート配線である。図７に示すように、ゲート配線が活性層を乗り越える部分７０５では、活性層７０１の端部にゲート絶縁膜を残しておくことが望ましい。
【０１４４】
活性層７０１の端部は後に熱酸化工程を行った際にエッジシニングと呼ばれる現象が起こる。これは、活性層端部の下に潜り込むように酸化反応が進行し、端部が薄くなると同時に上へ盛り上がる現象である。そのため、エッジシニング現象が起こるとゲート配線が乗り越え時に断線しやすいという問題が生じる。
【０１４５】
しかしながら、図７に示したような構造となるようにゲート絶縁膜を除去しておけば、ゲート配線が乗り越える部分７０５においてエッジシニング現象を防ぐことができる。そのため、ゲート配線の断線といった問題を未然に防ぐことが可能である。なお、本実施例の構成を実施例１に用いることは有効である。
【０１４６】
〔実施例４〕
本実施例では、図１に示した構造のＡＭ−ＬＣＤにおいて、ゲート配線と同時に形成した容量配線を保持容量の電極として用いた構造について図８を用いて説明する。
【０１４７】
図８の構造の場合、第１電極８０１、第１誘電体８０２および第２電極８０３で第１の保持容量を形成し、第２電極８０３、第２誘電体８０４および第３電極８０５で第２の保持容量を形成している。この時、第２誘電体８０４はゲート絶縁膜の延長であり、第３電極８０５はゲート配線と同時に形成される。
【０１４８】
このように二つの保持容量を並列に接続することで、さらに大きなキャパシティをもつ保持容量を実現できる。この場合、第１電極８０１と第３電極８０５とを固定電位にしておけば良い。双方の固定電位を同電位としておいても良い。
【０１４９】
なお、本実施例の構造は実施例１において第３電極を設けるだけで実現可能であり、本実施例の構成と実施例２、３の構成とをどのように組み合わせても構わない。
【０１５０】
〔実施例５〕
本実施例では、実施例１に示した作製工程で基板上にＴＦＴを形成し、実際にＡＭ−ＬＣＤを作製した場合について説明する。
【０１５１】
図５（Ｂ）の状態が得られたら、画素電極２６５上に配向膜を８０nmの厚さに形成する。次に、対向基板としてガラス基板上にカラーフィルタ、透明電極（対向電極）、配向膜を形成したものを準備し、それぞれの配向膜に対してラビング処理を行い、シール材（封止材）を用いてＴＦＴが形成された基板と対向基板とを貼り合わせる。そして、その間に液晶を保持させる。このセル組み工程は公知の手段を用いれば良いので詳細な説明は省略する。
【０１５２】
なお、セルギャップを維持するためのスペーサは必要に応じて設ければ良い。
従って、対角１インチ以下のＡＭ−ＬＣＤのようにスペーサがなくてもセルギャップを維持できる場合は特に設けなくても良い。
【０１５３】
次に、以上のようにして作製したＡＭ−ＬＣＤの外観を図１０に示す。アクティブマトリクス基板（ＴＦＴが形成された基板を指す）１１には画素部１２、ソース駆動回路１３、ゲート駆動回路１４、信号処理回路（信号分割回路、Ｄ／Ａコンバータ回路、γ補正回路、差動増幅回路等）１５が形成され、ＦＰＣ（フレキシブルプリントサーキット）１６が取り付けられている。なお、１７は対向基板である。
【０１５４】
なお、本実施例は実施例１〜４のいずれの実施例とも自由に組み合わせることが可能である。
【０１５５】
〔実施例６〕
本実施例では、実施例１において結晶質珪素膜の形成に他の手段を用いた場合について説明する。
【０１５６】
具体的には、非晶質珪素膜の結晶化に特開平７−１３０６５２号公報（米国特許番号０８／３２９，６４４に対応）の実施例２に記載された技術を用いる。同公報に記載された技術は、結晶化を促進する触媒元素（代表的にはニッケル）を非晶質珪素膜の表面に選択的に保持させ、その部分を核成長の種として結晶化を行う技術である。
【０１５７】
この技術によれば、結晶成長に特定の方向性を持たせることができるので非常に結晶性の高い結晶質珪素膜を形成することが可能である。
【０１５８】
また、触媒元素を選択的に保持させるために設けるマスク用の絶縁膜を、そのままゲッタリング用に添加するリンのマスクとすることも可能である。こうすることで工程数を削減することができる。この技術に関しては、本出願人による特開平１０−２４７７３５号公報（米国出願番号０９／０３４，０４１に対応）に詳しい。
【０１５９】
なお、本実施例の構成は実施例１〜５のいずれの構成とも自由に組み合わせることが可能である。
【０１６０】
〔実施例７〕
本実施例では、実施例１とは異なる構造の保持容量を形成した場合の例について図１１を用いて説明する。具体的には、保持容量の誘電体として、保持容量の下部電極を酸化して得た酸化膜を用いることを特徴としている。
【０１６１】
まず、基板上に遮光膜２１、保持容量の下部電極２２を形成する。材料としては、実施例１に説明したのと同様の材料を用いることができるが、本実施例の場合、少なくとも上面が酸化して良質な絶縁膜を形成しうる材料が好ましい。
【０１６２】
本実施例では、下層から珪素膜／タングステン膜（またはタングステンシリサイド膜）／珪素膜の三層構造の積層膜を用いる。他にも、下層からタンタル膜／窒化タンタル膜／タンタル膜の三層構造が有効である。
【０１６３】
こうして遮光膜２１、保持容量の下部電極２２を形成したら熱処理、プラズマ処理または陽極酸化処理によって、表面に酸化膜２３、２４を形成する。本実施例の場合、この酸化膜は酸化珪素膜であり、９００℃３０分の熱処理によって形成する。なお、酸化膜２３、２４の形成条件は必要とする酸化膜の膜厚や膜質によって適切な条件を選択すれば良い。
【０１６４】
こうして、本実施例の保持容量は、保持容量の下部電極２２、熱酸化膜（酸化珪素膜）２４および保持容量の上部電極（半導体膜）２５で形成される。
【０１６５】
なお、保持容量の下部電極２２として下層からタンタル膜／窒化タンタル膜／タンタル膜の三層構造を用いた場合、形成される酸化膜２４は酸化タンタル膜であり、非常に高い比誘電率を有する誘電体が得られる。そのため、小さい面積でも非常にキャパシティの大きな容量を確保することが可能である。
【０１６６】
以上の構成でなる本実施例は、実施例１〜実施例６のいずれの実施例とも自由に組み合わせることが可能である。
【０１６７】
〔実施例８〕
本実施例では、実施例１とは異なる構造の保持容量を形成した場合の例について図１２を用いて説明する。具体的には、保持容量の誘電体として酸化タンタル膜を用いることを特徴としている。
【０１６８】
図１２において、２６は遮光膜、２７は保持容量の下部電極、２８は酸化珪素膜でなる下地膜である。これらの材料は実施例１を参考にすれば良い。本実施例では、下地膜２８に開口部を設けた後、スパッタ法により酸化タンタル膜２９を形成する。膜厚は１０〜１００nm（好ましくは３０〜５０nm）とすれば良い。
【０１６９】
なお、開口部を設けた後、露呈した保持容量の下部電極２７を熱処理、プラズマ処理または陽極酸化処理によって酸化して酸化タンタル膜を形成しても良い。
【０１７０】
こうして酸化タンタル膜２９を形成したら、１０nm程度の薄い酸化珪素膜３０と保持容量の上部電極３１を形成する。この時、酸化珪素膜３０と非晶質珪素膜（後に保持容量の上部電極となる半導体膜）とを大気解放しないで連続的に形成することが望ましい。これにより保持容量の上部電極につながる活性層の下表面が大気中のボロン等で汚染されるのを防ぐことができる。
【０１７１】
また、この酸化珪素膜３０は酸化タンタル膜２９と半導体膜（具体的には珪素膜）でなる保持容量の上部電極３１とが相互反応してしまうことを防ぐ、バリア層の役割を果たしている。
【０１７２】
以上のように、本実施例の構造では、酸化タンタル膜２９と酸化珪素膜３０との積層膜が保持容量の誘電体として用いられる。また、酸化タンタル膜２９は比誘電率が２５前後と大きいので、１００nm程度の膜厚があっても十分に大きなキャパシティが得られる。但し、絶縁耐圧を考慮してなるべく薄くするとなると、３０〜５０nmとすることが好ましい。
【０１７３】
以上の構成でなる本実施例は、実施例１〜実施例７のいずれの実施例とも自由に組み合わせることが可能である。
【０１７４】
〔実施例９〕
本実施例では、実施例１とは異なる構造の保持容量を形成した場合の例について図１３を用いて説明する。具体的には、保持容量の誘電体を形成する前にエッチングストッパーとなる絶縁膜を設けたことを特徴としている。
【０１７５】
図１３において、３２は遮光膜、３３は保持容量の下部電極であり、それらを覆って２０nm厚の酸化タンタル膜３４が形成される。遮光膜３２、保持容量の下部電極３３の材料は実施例１に従えば良い。また、酸化タンタル膜は、保持容量の下部電極３３を酸化して得たものでも良いし、スパッタ法により形成されたものでも良い。
【０１７６】
その上に酸化珪素膜でなる下地膜３５が形成され、下地膜３５には開口部が形成される。この時、下地膜３５のエッチングが酸化タンタル膜３４で完全に止まるため、その下の電極３３がエッチングされることもないし、酸化タンタル膜３４の開口部における膜厚も均一なものとすることができる。
【０１７７】
こうして開口部を形成したら、その上に保持容量の誘電体（本実施例では酸化珪素膜）３６を形成し、その上に保持容量の上部電極（半導体膜）３７を形成すれば良い。
【０１７８】
なお、本実施例ではエッチングストッパーとして酸化タンタル膜、下地膜として酸化珪素膜を用いる例を示したが、エッチングストッパーとなる膜と下地膜とが十分なエッチング選択比（１０以上、好ましくは１００以上）を持っていれば、他の絶縁膜の組み合わせを用いることも可能である。
【０１７９】
例えば、下地膜として酸化珪素膜を用いる際にエッチングストッパーとして窒化珪素膜を用いることもできる。
【０１８０】
また、本実施例では下地膜３５に開口部を形成した後、保持容量の誘電体として再び酸化珪素膜を設けているが、エッチングストッパーとして用いた酸化タンタル膜だけで保持容量の誘電体とすることも可能である。但し、この場合、酸化タンタル膜と半導体膜でなる保持容量の上部電極との間にバリア層として薄い酸化珪素膜を設けておくことが望ましい。
【０１８１】
勿論、エッチングストッパーとして窒化珪素膜を用いた場合も、特に他の誘電体を形成することなく、その窒化珪素膜だけで保持容量の誘電体することは可能である。
【０１８２】
以上の構成でなる本実施例は、実施例１〜実施例８のいずれの実施例とも自由に組み合わせることが可能である。
【０１８３】
〔実施例１０〕
実施例１で説明したニッケル（珪素膜を結晶化するために用いた触媒元素）をゲッタリングするためにリンを用いたが、本実施例では他の元素を用いてニッケルをゲッタリングする場合について説明する。
【０１８４】
まず、実施例１の工程に従って、図２（Ｂ）の状態を得る。図２（Ｂ）において、２０８は結晶質珪素膜である。但し、本実施例では結晶化に用いるニッケルの濃度を極力低いものとしている。具体的には、非晶質珪素膜上に重量換算で０．５〜３ppmのニッケルを含む層を形成し、結晶化のための熱処理を行う。これにより形成された結晶質珪素膜中に含まれるニッケル濃度は、１×１０17〜１×１０19atoms/cm3（代表的には５×１０17〜１×１０18atoms/cm3）となる。
【０１８５】
そして、結晶質珪素膜を形成したら、ハロゲン元素を含む酸化性雰囲気中で熱処理を行う。温度は８００〜１１５０℃（好ましくは９００〜１０００℃）とし、処理時間は１０分〜４時間（好ましくは３０分〜１時間）とする。
【０１８６】
本実施例では、酸素雰囲気中に対して３〜１０体積％の塩化水素を含ませた雰囲気中において、９５０℃３０分の熱処理を行う。
【０１８７】
この工程により結晶質珪素膜中のニッケルは揮発性の塩化ニッケルとなって処理雰囲気中に離脱する。即ち、ハロゲン元素のゲッタリング作用によってニッケルを除去することが可能となる。但し、結晶質珪素膜中に存在するニッケル濃度が高すぎると、ニッケルの偏析部で酸化が異常に進行するという問題を生じる。
そのため、結晶化の段階で用いるニッケルの濃度を極力低くする必要がある。
【０１８８】
なお、本実施例の構成は実施例１〜実施例９のいずれの構成とも自由に組み合わせることが可能である。
【０１８９】
〔実施例１１〕
本実施例では、実施例１に示したＣＭＯＳ回路や画素部の構造を異なるものとした場合について説明する。具体的には、回路の要求する仕様に応じてＬＤＤ領域の配置を異ならせる例を示す。
【０１９０】
なお、ＣＭＯＳ回路および画素部の基本構造は図１に既に示したので本実施例では必要箇所のみに符号を付して説明することとする。
【０１９１】
まず、図１４（Ａ）に示した回路はＮＴＦＴがダブルゲート構造、ＰＴＦＴがシングルゲート構造をとったバッファ回路用のＣＭＯＳ回路である。本実施例では、ソース側のＬＤＤ領域４１a、４１bはサイドウォールのみをマスクにして自己整合的に形成し、ドレイン側のＬＤＤ領域４２a、４２bはレジストマスクを用いて、ソース側のＬＤＤ領域４１a、４１bよりも幅（長さ）を大きくしている点に特徴がある。
【０１９２】
駆動回路や信号処理回路に用いられるＣＭＯＳ回路は高速動作を要求されるため、動作速度を低下させる要因となりうる抵抗成分は極力排除する必要がある。
しかしながら、ホットキャリア耐性を高めるために必要なＬＤＤ領域は抵抗成分として働いてしまうため、動作速度を犠牲にしてしまう。
【０１９３】
しかし、ホットキャリア注入が生じるのはチャネル形成領域のドレイン領域側の端部であり、その部分にゲート絶縁膜を挟んでゲート電極に重なったＬＤＤ領域があればホットキャリア対策は十分である。従って、必ずしもチャネル形成領域のソース領域側の端部には必要以上にＬＤＤ領域を設けておく必要はない。
【０１９４】
なお、図１４（Ａ）の構造はソース領域とドレイン領域とが入れ替わる画素ＴＦＴのような動作をする場合には適用できない。ＣＭＯＳ回路の場合、通常はソース領域およびドレイン領域が固定されるため、図１４（Ａ）のような構造を実現することができる。
【０１９５】
このような構造とすることでソース領域側のＬＤＤ領域による抵抗成分をなくし、ダブルゲート構造とすることでソース−ドレイン間にかかる電界を分散させて緩和する効果がある。
【０１９６】
次に、図１４（Ｂ）の構造は画素部の一実施形態である。図１４（Ｂ）の構造の場合、ソース領域またはドレイン領域に近い片側のみにＬＤＤ領域４３a、４３bを設ける。即ち、二つのチャネル形成領域４４aと４４bの間にはＬＤＤ領域を設けない構造とする。
【０１９７】
画素ＴＦＴの場合、充電と放電を繰り返す動作を行うためソース領域とドレイン領域とが頻繁に入れ替わることになる。従って、図１４（Ｂ）の構造とすることでどちらがドレイン領域となってもチャネル形成領域のドレイン領域側にＬＤＤ領域を設けた構造となる。逆に、チャネル形成領域４４aと４４bの間の領域は電界集中がないので抵抗成分となるＬＤＤ領域をなくした方がオン電流（ＴＦＴがオン状態にある時に流れる電流）を大きくするには有効である。
【０１９８】
なお、本実施例の構成は実施例１〜１０のいずれの構成とも自由に組み合わせることが可能である。
【０１９９】
〔実施例１２〕
本実施例では、画素部において保持容量を形成する位置に関する実施例を説明する。説明には図１５（Ａ）、（Ｂ）を用いる。なお、図１５（Ｂ）は図１５（Ａ）をＡ−Ａ’で切った断面図を示している。また、図１５（Ａ）、（Ｂ）の同一箇所には同一の符号を用いる。
【０２００】
図１５（Ａ）において、５１は遮光膜と同時に形成された保持容量の下部電極、５２は半導体膜、５３はゲート配線、５４はソース配線、５５はドレイン配線（ドレイン電極）である。
【０２０１】
保持容量の下部電極５１はゲート配線５３とソース配線５４の下方に重なるようにして形成され、網目状（マトリクス状）のパターン形状を有している。即ち、保持容量の下部電極５１全体が同電位（好ましくは最低電源電位）となっている。
【０２０２】
その上に、下地膜５６、保持容量の誘電体となる絶縁膜５７を介して半導体膜５２が形成される。なお、保持容量部では下地膜５６が除去され、保持容量の下部電極５１、絶縁膜５７、および半導体膜５２で保持容量が形成されている。
【０２０３】
本実施例では、この保持容量部がゲート配線５３の下方とソース配線５４の下方に形成されている点に特徴がある。こうすることで開口率が向上し、明るい画像表示が可能となる。また、保持容量に光が当たるのを防ぐことができるため、保持容量からの電荷の漏れを防ぐことができる。
【０２０４】
なお、本実施例では画素ＴＦＴがトリプルゲート構造となるように半導体膜をパターニングしているが、本実施例はこれに限定されるものではない。
【０２０５】
また、本実施例の構成は、実施例１〜１１の如何なる実施例とも自由に組み合わせることが可能である。
【０２０６】
〔実施例１３〕
本実施例では、画素部において保持容量を形成する位置に関する実施例を説明する。説明には図１６（Ａ）、（Ｂ）を用いる。なお、図１６（Ｂ）は図１６（Ａ）をＡ−Ａ’で切った断面図を示している。また、図１６（Ａ）、（Ｂ）の同一箇所には同一の符号を用いる。
【０２０７】
図１６（Ａ）において、６１は遮光膜と同時に形成された保持容量の下部電極、６２は半導体膜、６３はゲート配線、６４はソース配線、６５はドレイン配線（ドレイン電極）である。
【０２０８】
保持容量の下部電極６１はソース配線６４の下方に重なるようにして形成され、網目状（マトリクス状）のパターン形状を有している。即ち、保持容量の下部電極６１全体が同電位（好ましくは最低電源電位）となっている。
【０２０９】
その上に、下地膜６６、保持容量の誘電体となる絶縁膜６７を介して半導体膜６２が形成される。なお、保持容量部では下地膜６６が除去され、保持容量の下部電極６１、絶縁膜６７、および半導体膜６２で保持容量が形成されている。
【０２１０】
本実施例では、この保持容量部がソース配線６４の下方に形成されている点に特徴がある。こうすることで開口率が向上し、明るい画像表示が可能となる。また、保持容量に光が当たるのを防ぐことができるため、保持容量からの電荷の漏れを防ぐことができる。
【０２１１】
なお、本実施例では画素ＴＦＴがトリプルゲート構造となるように半導体膜をパターニングしているが、本実施例はこれに限定されるものではない。
【０２１２】
また、本実施例の構成は、実施例１〜１１の如何なる実施例とも自由に組み合わせることが可能である。
【０２１３】
〔実施例１４〕
本実施例では、画素部において保持容量を形成する位置に関する実施例を説明する。説明には図１７を用いる。
【０２１４】
図１７において、７１は保持容量の下部電極、７２は半導体膜、７３a、７３bはゲート配線、７４はソース配線、７５はドレイン配線である。
【０２１５】
保持容量の下部電極７１はゲート配線７３a、７３bとソース配線７４の下方に重なるようにして形成され、網目状（マトリクス状）のパターン形状を有している。即ち、保持容量の下部電極７１全体が同電位（好ましくは最低電源電位）となっている。
【０２１６】
その上に、下地膜および保持容量用の誘電体を介して半導体膜７２が形成される。なお、保持容量部では下地膜が除去され、保持容量の下部電極７１、保持容量用の誘電体、および半導体膜７２で保持容量が形成されている。
【０２１７】
本実施例では、この保持容量部が第２配線７３bの下方とソース配線７４の下方に形成されている点に特徴がある。実施例１２、１３との違いはゲート配線の下に保持容量を形成するにあたって、選択されていないゲート配線（選択されているゲート配線７３aの隣のゲート配線７３b）の下方を用いる点である。
【０２１８】
本実施例の場合、保持容量部に電荷を蓄積する際にその上のゲート配線が選択されていないため、寄生容量によって保持容量に蓄積された電荷が変動するのを防ぐことができる。
【０２１９】
また、こうような構造とすることで開口率が向上し、明るい画像表示が可能となる。また、保持容量に光が当たるのを防ぐことができるため、保持容量からの電荷の漏れを防ぐことができる。
【０２２０】
なお、本実施例では画素ＴＦＴがトリプルゲート構造となるように半導体膜をパターニングしているが、本実施例はこれに限定されるものではない。
【０２２１】
また、本実施例の構成は、実施例１〜１１の如何なる実施例とも自由に組み合わせることが可能である。
【０２２２】
〔実施例１５〕
本実施例では実施例１とは異なる方法で第１層間絶縁膜を形成する例について説明する。説明には図１８を用いる。
【０２２３】
まず、実施例１の作製工程に従って図５（Ａ）に示した活性化工程までを終了させる。次に、５０〜１００ｎｍ（本実施例では７０ｎｍ）の窒化酸化珪素膜（Ａ）１８０１を形成し、その上に６００ｎｍ〜１μ m （本実施例では８００ｎｍ）の窒化酸化珪素膜（Ｂ）１８０２を形成する。さらに、その上にレジストマスク１８０３を形成する。（図１８（Ａ））
【０２２４】
なお、窒化酸化珪素膜（Ａ）１８０１と窒化酸化珪素膜（Ｂ）１８０２とでは含有される窒素、酸素、水素及び珪素の組成比が異なる。窒化酸化珪素膜（Ａ）１８０１は窒素７％、酸素５９％、水素２％、珪素３２％となっており、窒化酸化珪素膜（Ｂ）１８０２は窒素３３％、酸素１５％、水素２３％、珪素２９％となっている。勿論、この組成比に限定されるものではない。
【０２２５】
また、レジストマスク１８０３は膜厚が厚いため、窒化酸化珪素膜（Ｂ）１８０２の表面の起伏を完全に平坦化することができる。
【０２２６】
次に、四フッ化炭素と酸素との混合ガスを用いたドライエッチング法によりレジストマスク１８０３及び窒化酸化珪素膜（Ｂ）１８０２のエッチングを行う。本実施例の場合、四フッ化炭素と酸素との混合ガスを用いたドライエッチングにおいて、窒化酸化珪素膜（Ｂ）１８０２とレジストマスク１８０３のエッチングレートがほぼ等しい。
【０２２７】
このエッチング工程により図１８（Ｂ）に示すようにレジストマスク１８０３は完全に除去され、窒化酸化珪素膜（Ｂ）１８０２の一部（本実施例では表面から深さ３００ｎｍまで）がエッチングされる。その結果、レジストマスク１８０３の表面の平坦度がそのままエッチングされた窒化酸化珪素膜（Ｂ）の表面の平坦度に反映される。
【０２２８】
こうして極めて平坦性の高い第１層間絶縁膜１８０４を得る。本実施例の場合、第１層間絶縁膜１８０４の膜厚は５００ｎｍとなる。このあとの工程は実施例１の作製工程を参照すれば良い。
【０２２９】
なお、本実施例の構成は、実施例１〜１４のいずれの実施例とも自由に組み合わせることが可能である。
【０２３０】
〔実施例１６〕
本願発明は従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上にＴＦＴを形成する際に用いることも可能である。即ち、半導体回路上に反射型ＡＭ−ＬＣＤが形成された三次元構造の半導体装置を実現することも可能である。
【０２３１】
また、前記半導体回路はＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ基板上に形成されたものであっても良い。
【０２３２】
なお、本実施例を実施するにあたって、実施例１〜１４のいずれの構成を組み合わせても構わない。
【０２３３】
〔実施例１７〕
本願発明はアクティブマトリクス型ＥＬディスプレイに適用することも可能である。その例を図１９に示す。
【０２３４】
図１９はアクティブマトリクス型ＥＬディスプレイの回路図である。８１は表示領域を表しており、その周辺にはＸ方向（ゲート）駆動回路８２、Ｙ方向（ソース）駆動回路８３が設けられている。また、表示領域８１の各画素は、スイッチング用ＴＦＴ８４、コンデンサ８５、電流制御用ＴＦＴ８６、ＥＬ素子８７を有し、スイッチング用ＴＦＴ８４にＸ方向（ゲート）信号線８８a（または８８b）、Ｙ方向（ソース）信号線８９a（または８９b、８９c）が接続される。また、電流制御用ＴＦＴ８６には、電源線９０a、９０bが接続される。
【０２３５】
なお、スイッチング用ＴＦＴ８４はｎチャネル型ＴＦＴを用いてもｐチャネル型ＴＦＴを用いても良い。また、電流制御用ＴＦＴ８６はｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴを用いれば良く、ｎチャネル型ＴＦＴを用いる場合はＥＬ素子８７の陰極に、ｐチャネル型ＴＦＴを用いる場合はＥＬ素子８７の陽極に接続させる。なお、ＥＬ素子８７と電流制御用ＴＦＴ８６の間に抵抗体やＴＦＴを設けることも可能である。
【０２３６】
本実施例のアクティブマトリクス型ＥＬディスプレイでは、Ｘ方向駆動回路８２、Ｙ方向駆動回路８３に用いられるＴＦＴのゲート絶縁膜が、スイッチ用ＴＦＴ８４や電流制御用ＴＦＴ８６のゲート絶縁膜よりも薄くなっている。また、コンデンサ８５が実施例１、４、７〜９に記載された構造の保持容量で形成されている。
【０２３７】
なお、本実施例のアクティブマトリクス型ＥＬディスプレイに対して、実施例１〜１６のいずれの構成を組み合わせても良い。
【０２３８】
〔実施例１８〕
本実施例では、本願発明を用いてＥＬ（エレクトロルミネセンス）表示装置を作製した例について説明する。なお、図２０（Ａ）は本願発明のＥＬ表示装置の上面図であり、図２０（Ｂ）はその断面図である。
【０２３９】
図２０（Ａ）において、４００１は基板、４００２は画素部、４００３はソース側駆動回路、４００４はゲート側駆動回路であり、それぞれの駆動回路は配線４００５を経てＦＰＣ（フレキシブルプリントサーキット）４００６に至り、外部機器へと接続される。
【０２４０】
このとき、画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４を囲むようにして第１シール材４１０１、カバー材４１０２、充填材４１０３及び第２シール材４１０４が設けられている。
【０２４１】
また、図２０（Ｂ）は図２０（Ａ）をＡ−Ａ’で切断した断面図に相当し、基板４００１の上にソース側駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示している。）４２０１及び画素部４００２に含まれる画素ＴＦＴ（但し、ここではＥＬ素子への電流を制御するＴＦＴを図示している。）４２０２が形成されている。
【０２４２】
本実施例では、駆動ＴＦＴ４２０１には図１の駆動回路と同じ構造のＴＦＴが用いられる。また、画素ＴＦＴ４２０２には図１の画素部と同じ構造のＴＦＴが用いられる。
【０２４３】
駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０２の上には樹脂材料でなる層間絶縁膜（平坦化膜）４３０１が形成され、その上に画素ＴＦＴ４２０２のドレインと電気的に接続する画素電極（陰極）４３０２が形成される。画素電極４３０２としては遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）を用いることができる。本実施例ではアルミニウム合金を画素電極として用いる。
【０２４４】
そして、画素電極４３０２の上には絶縁膜４３０３が形成され、絶縁膜４３０３は画素電極４３０２の上に開口部が形成されている。この開口部において、画素電極４３０２の上にはＥＬ（エレクトロルミネッセンス）層４３０４が形成される。ＥＬ層４３０４は公知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０２４５】
ＥＬ層４３０４の形成方法は公知の技術を用いれば良い。また、ＥＬ層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０２４６】
ＥＬ層４３０４の上には透明導電膜からなる陽極４３０５が形成される。透明導電膜としては、酸化インジウムと酸化スズとの化合物または酸化インジウムと酸化亜鉛との化合物を用いることができる。また、陽極４３０５とＥＬ層４３０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で両者を連続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陽極４３０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０２４７】
そして陽極４３０５は４３０６で示される領域において配線４００５に電気的に接続される。配線４００５は陽極４３０５に所定の電圧を与えるための配線であり、導電性材料４３０７を介してＦＰＣ４００６に電気的に接続される。
【０２４８】
以上のようにして、画素電極（陰極）４３０２、ＥＬ層４３０４及び陽極４３０５からなるＥＬ素子が形成される。このＥＬ素子は、第１シール材４１０１及び第１シール材４１０１によって基板４００１に貼り合わされたカバー材４１０２で囲まれ、充填材４１０３により封入されている。
【０２４９】
カバー材４１０２としては、ガラス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。本実施例の場合、ＥＬ素子からの光の放射方向がカバー材４１０２の方へ向かうため透光性材料を用いる。
【０２５０】
但し、ＥＬ素子からの光の放射方向がカバー材とは反対側に向かう場合には透光性材料を用いる必要はなく、金属板（代表的にはステンレス板）、セラミックス板、またはアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることができる。
【０２５１】
また、充填材４１０３としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４１０３の内部に吸湿性物質（好ましくは酸化バリウム）を設けておくとＥＬ素子の劣化を抑制できる。なお、本実施例ではＥＬ素子からの光が充填材４１０３を通過できるように、透明な材料を用いる。
【０２５２】
また、充填材４１０３の中にスペーサを含有させてもよい。このとき、スペーサを酸化バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。また、スペーサを設けた場合、スペーサからの圧力を緩和するバッファ層として陽極４３０５上に樹脂膜を設けることも有効である。
【０２５３】
また、配線４００５は導電性材料４３０５を介してＦＰＣ４００６に電気的に接続される。配線４００５は画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４に送られる信号をＦＰＣ４００６に伝え、ＦＰＣ４００６により外部機器と電気的に接続される。
【０２５４】
また、本実施例では第１シール材４１０１の露呈部及びＦＰＣ４００６の一部を覆うように第２シール材４１０４を設け、ＥＬ素子を徹底的に外気から遮断する構造となっている。こうして図２０（Ｂ）の断面構造を有するＥＬ表示装置となる。なお、本実施例のＥＬ表示装置は実施例１乃至４または６乃至１６のいずれの構成を組み合わせて作製しても構わない。
【０２５５】
〔実施例１９〕
本実施例では、実施例１８に示したＥＬ表示装置の画素部に用いることができる画素構造の例を図２１（Ａ）〜（Ｃ）に示す。なお、本実施例において、４４０１はスイッチング用ＴＦＴ４４０２のソース配線、４４０３はスイッチング用ＴＦＴ４４０２のゲート配線、４４０４は電流制御用ＴＦＴ、４４０５はコンデンサ、４４０６、４４０８は電流供給線、４４０７はＥＬ素子とする。
【０２５６】
図２１（Ａ）は、二つの画素間で電流供給線４４０６を共通とした場合の例である。即ち、二つの画素が電流供給線４４０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２５７】
また、図２１（Ｂ）は、電流供給線４４０８をゲート配線４４０３と平行に設けた場合の例である。なお、図２１（Ｂ）では電流供給線４４０８とゲート配線４４０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線４４０８とゲート配線４４０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２５８】
また、図２１（Ｃ）は、図２１（Ｂ）の構造と同様に電流供給線４４０８をゲート配線４４０３と平行に設け、さらに、二つの画素を電流供給線４４０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線４４０８をゲート配線４４０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２５９】
〔実施例２０〕
本願発明の電気光学装置、具体的には本願発明の液晶表示装置にはネマチック液晶以外にも様々な液晶を用いることが可能である。例えば、 1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al. や、 1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al. や、 1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al. や、米国特許第 5594569 号に開示された液晶を用いることが可能である。
【０２６０】
また、等方相−コレステリック相−カイラルスメクティック相転移系列を示す強誘電性液晶（ＦＬＣ）を用い、ＤＣ電圧を印加しながらコレステリック相−カイラルスメクティック相転移をさせ、かつコーンエッジをほぼラビング方向に一致させた単安定ＦＬＣの電気光学特性を図２２に示す。
【０２６１】
図２２に示すような強誘電性液晶による表示モードは「Ｈａｌｆ−Ｖ字スイッチングモード」と呼ばれている。図２２に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。「Ｈａｌｆ−Ｖ字スイッチングモード」については、寺田らの”Ｈａｌｆ−Ｖ字スイッチングモードＦＬＣＤ”、第４６回応用物理学関係連合講演会講演予稿集、１９９９年３月、第１３１６頁、および吉原らの”強誘電性液晶による時分割フルカラーＬＣＤ”、液晶第３巻第３号第１９０頁に詳しい。
【０２６２】
図２２に示されるように、このような強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。本願発明の液晶表示装置には、このような電気光学特性を示す強誘電性液晶も用いることができる。
【０２６３】
また、ある温度域において反強誘電相を示す液晶を反強誘電性液晶（ＡＦＬＣ）という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【０２６４】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【０２６５】
なお、このような無しきい値反強誘電性混合液晶を本願発明の液晶表示装置に用いることによって低電圧駆動が実現されるので、低消費電力化が実現される。
【０２６６】
なお、本実施例に示す液晶は、実施例１〜１６のいずれの構成を有する液晶表示装置においても用いることが可能である。
【０２６７】
〔実施例２１〕
本願発明の電気光学装置や半導体回路は電気器具の表示部や信号処理回路として用いることができる。そのような電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置などが挙げられる。それら電気器具の具体例を図２３〜２５に示す。
【０２６８】
図２３（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示部２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明の電気光学装置は表示部２００４に、本願発明の半導体回路は音声出力部２００２、音声入力部２００３またはＣＰＵやメモリ等に用いることができる。
【０２６９】
図２３（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明の電気光学装置は表示部２１０２に、本願発明の半導体回路は音声入力部２１０３またはＣＰＵやメモリ等に用いることができる。
【０２７０】
図２３（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５で構成される。本願発明の電気光学装置は表示部２２０５に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２７１】
図２３（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３で構成される。本願発明の電気光学装置は表示部２３０２に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２７２】
図２３（Ｅ）はリアプロジェクター（プロジェクションＴＶ）であり、本体２４０１、光源２４０２、液晶表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は液晶表示装置２４０３に用いることができ、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２７３】
図２３（Ｆ）はフロントプロジェクターであり、本体２５０１、光源２５０２、液晶表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明は液晶表示装置２５０２に用いることができ、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２７４】
図２４（Ａ）はパーソナルコンピュータであり、本体２６０１、映像入力部２６０２、表示部２６０３、キーボード２６０４等を含む。本願発明の電気光学装置は表示部２６０３に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２７５】
図２４（Ｂ）は電子遊戯機器（ゲーム機器）であり、本体２７０１、記録媒体２７０２、表示部２７０３及びコントローラー２７０４を含む。この電子遊技機器から出力された音声や映像は筐体２７０５及び表示部２７０６を含む表示ディスプレイにて再生される。コントローラー２７０４と本体２７０１との間の通信手段または電子遊技機器と表示ディスプレイとの間の通信手段は、有線通信、無線通信もしくは光通信が使える。本実施例では赤外線をセンサ部２７０７、２７０８で検知する構成となっている。本願発明の電気光学装置は表示部２７０３、２７０６に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２７６】
図２４（Ｃ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤー（画像再生装置）であり、本体２８０１、表示部２８０２、スピーカ部２８０３、記録媒体２８０４及び操作スイッチ２８０５を含む。なお、この画像再生装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本願発明の電気光学装置は表示部２８０２やＣＰＵやメモリ等に用いることができる。
【０２７７】
図２４（Ｄ）はデジタルカメラであり、本体２９０１、表示部２９０２、接眼部２９０３、操作スイッチ２９０４、受像部（図示せず）を含む。本願発明の電気光学装置は表示部２９０２やＣＰＵやメモリ等に用いることができる。
【０２７８】
なお、図２３（Ｅ）のリアプロジェクターや図２３（Ｆ）のフロントプロジェクターに用いることのできる光学エンジンについての詳細な説明を図２５に示す。なお、図２５（Ａ）は光学エンジンであり、図２５（Ｂ）は光学エンジンに内蔵される光源光学系である。
【０２７９】
図２５（Ａ）に示す光学エンジンは、光源光学系３００１、ミラー３００２、３００５〜３００７、ダイクロイックミラー３００３、３００４、光学レンズ３００８ a 〜３００８ c 、プリズム３０１１、液晶表示装置３０１０、投射光学系３０１２を含む。投射光学系３０１２は、投射レンズを備えた光学系である。本実施例は液晶表示装置３０１０を三つ使用する三板式の例を示したが、単板式であってもよい。また、図２５（Ａ）中において矢印で示した光路には、光学レンズ、偏光機能を有するフィルム、位相差を調節するためのフィルムもしくはＩＲフィルム等を設けてもよい。
【０２８０】
また、図２５（Ｂ）に示すように、光源光学系３００１は、光源３０１３、３０１４、合成プリズム３０１５、コリメータレンズ３０１６、３０２０、レンズアレイ３０１７、３０１８、偏光変換素子３０１９を含む。なお、図２５（Ｂ）に示した光源光学系は光源を２つ用いたが、一つでも良いし、三つ以上としてもよい。また、光源光学系の光路のどこかに、光学レンズ、偏光機能を有するフィルム、位相差を調節するフィルムもしくはＩＲフィルム等を設けてもよい。
【０２８１】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。また、本実施例の電気器具は実施例１〜２０のどのような組み合わせからなる構成を用いても実現することができる。
【０２８２】
【発明の効果】
本願発明を用いることで同一基板上に、異なる膜厚のゲート絶縁膜を有するＴＦＴを形成することができる。そのため、ＡＭ−ＬＣＤに代表される電気光学装置や、そのような電気光学装置を表示部として有する電気器具を含む半導体装置において、回路が要求する仕様に応じて適切な性能の回路を配置することが可能となり、半導体装置の性能や信頼性を大幅に向上させることができる。
【０２８３】
また、電気光学装置の画素部において、保持容量の誘電体を薄くすることができ、小さい面積で大きなキャパシティを有する保持容量を形成することができる。さらに、その保持容量をゲート配線やソース配線の下に隠すことができる。そのため、対角１インチ以下の電気光学装置においても開口率を低下させることなく、十分な保持容量を確保することが可能となる。
【図面の簡単な説明】
【図１】 ＡＭ−ＬＣＤの断面構造を示す図。
【図２】 ＡＭ−ＬＣＤの作製工程を示す図。
【図３】 ＡＭ−ＬＣＤの作製工程を示す図。
【図４】 ＡＭ−ＬＣＤの作製工程を示す図。
【図５】 ＡＭ−ＬＣＤの作製工程を示す図。
【図６】 ＡＭ−ＬＣＤのブロック図および回路配置を示す図。
【図７】 駆動ＴＦＴ（ＣＭＯＳ回路）の構造を示す図。
【図８】 ＡＭ−ＬＣＤの断面構造を示す図。
【図９】 不純物元素を添加する際の濃度分布の関係を示す図。
【図１０】 ＡＭ−ＬＣＤの外観を示す図。
【図１１】 ＡＭ−ＬＣＤの断面構造を示す図。
【図１２】 ＡＭ−ＬＣＤの断面構造を示す図。
【図１３】 ＡＭ−ＬＣＤの断面構造を示す図。
【図１４】 駆動回路および画素部の断面構造を示す図。
【図１５】 画素部の上面構造を示す図。
【図１６】 画素部の上面構造を示す図。
【図１７】 画素部の上面構造を示す図。
【図１８】 ＡＭ−ＬＣＤの作製工程を示す図。
【図１９】 ＥＬ表示装置の回路構成を示す図。
【図２０】 ＥＬ表示装置の上面構造及び断面構造を示す図。
【図２１】 ＥＬ表示装置の画素部の構造を示す図。
【図２２】 液晶の光学応答特性を示す図。
【図２３】 電気器具の一例を示す図。
【図２４】 電気器具の一例を示す図。
【図２５】 光学エンジンの構成を示す図。
Claims (8)
- 同一の石英基板上に画素部と駆動回路部とを有する半導体装置であって、
前記画素部は、
前記石英基板上の第１の遮光膜及び第１の保持容量の第１の電極と、
前記第１の遮光膜上の結晶質珪素膜からなる第１の活性層並びに前記第１の保持容量及び第２の保持容量の第２の電極と、
前記第１の活性層上の第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上の第１のゲート電極及び前記第２の保持容量の第３の電極と、を有する第１のＴＦＴ、前記第１の保持容量及び前記第２の保持容量を有し、
前記駆動回路部は、
前記石英基板上の第２の遮光膜と、
前記第２の遮光膜上の結晶質珪素膜からなる第２の活性層と、
前記第２の活性層上の第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上の第２のゲート電極と、を有する第２のＴＦＴを有し、
前記第１の電極と前記第２の電極との間には、窒化珪素膜を含む２０〜５０ｎｍの厚さの誘電体が設けられ、
前記第１のＴＦＴ、前記第２のＴＦＴ、前記第１の保持容量、及び前記第２の保持容量を覆って、平坦な表面を有する第１の層間絶縁膜が設けられ、
前記第１の層間絶縁膜上に、前記第１のＴＦＴ、前記第１の保持容量及び前記第２の保持容量に重ねて第３の遮光膜が設けられ、
前記第３の遮光膜を覆って、平坦な表面を有する第２の層間絶縁膜が設けられ、
前記第２の層間絶縁膜上に、前記第１の活性層と電気的に接続する透明導電膜からなる画素電極が設けられていることを特徴とする半導体装置。 - 同一の石英基板上に画素部と駆動回路部とを有する半導体装置であって、
前記画素部は、
前記石英基板上の第１の遮光膜及び保持容量の第１の電極と、
前記第１の遮光膜上の結晶質珪素膜からなる第１の活性層及び前記保持容量の第２の電極と、
前記第１の活性層上の第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上の第１のゲート電極と、を有する第１のＴＦＴ及び前記保持容量を有し、
前記駆動回路部は、
前記石英基板上の第２の遮光膜と、
前記第２の遮光膜上の結晶質珪素膜からなる第２の活性層と、
前記第２の活性層上の第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上の第２のゲート電極と、を有する第２のＴＦＴを有し、
前記第１の電極と前記第２の電極との間には、窒化珪素膜を含む２０〜５０ｎｍの厚さの誘電体が設けられ、
前記第１のＴＦＴ、前記第２のＴＦＴ、及び前記保持容量を覆って、平坦な表面を有する第１の層間絶縁膜が設けられ、
前記第１の層間絶縁膜上に、前記第１のＴＦＴ及び前記保持容量に重ねて第３の遮光膜が設けられ、
前記第３の遮光膜を覆って、平坦な表面を有する第２の層間絶縁膜が設けられ、
前記第２の層間絶縁膜上に、前記第１の活性層と電気的に接続する透明導電膜からなる画素電極が設けられていることを特徴とする半導体装置。 - 請求項１又２において、前記第２のゲート絶縁膜は、前記第１のゲート絶縁膜よりも薄いことを特徴とする半導体装置。
- 請求項１乃至３のいずれか一項において、前記第１の遮光膜、前記第２の遮光膜及び前記第１の電極は、リンドープシリコン膜、ボロンドープシリコン膜、タングステン膜、タンタル膜、モリブデン膜、チタン膜、シリサイド膜、窒化タンタル膜、窒化タングステン膜、又は窒化チタン膜であることを特徴とする半導体装置。
- 請求項１乃至４のいずれか一項において、前記第１の活性層及び前記第２の活性層はＬＤＤ領域を有することを特徴とする半導体装置。
- 請求項１乃至５のいずれか一項において、前記第１の層間絶縁膜は、ポリイミド膜、アクリル膜、ポリアミド膜、又はＢＣＢ膜を有することを特徴とする半導体装置。
- 請求項１乃至６のいずれか一項において、前記第２の層間絶縁膜は、ポリイミド膜、アクリル膜、ポリアミド膜、又はＢＣＢ膜を有することを特徴とする半導体装置。
- 請求項１乃至請求項７のいずれか一に記載された半導体装置を表示部として用いたことを特徴とする電気器具。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000011374A JP4666710B2 (ja) | 1999-01-21 | 2000-01-20 | 半導体装置およびその作製方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-13275 | 1999-01-21 | ||
| JP1327599 | 1999-01-21 | ||
| JP2000011374A JP4666710B2 (ja) | 1999-01-21 | 2000-01-20 | 半導体装置およびその作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000276076A JP2000276076A (ja) | 2000-10-06 |
| JP4666710B2 true JP4666710B2 (ja) | 2011-04-06 |
Family
ID=26349043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000011374A Expired - Lifetime JP4666710B2 (ja) | 1999-01-21 | 2000-01-20 | 半導体装置およびその作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4666710B2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3838332B2 (ja) * | 2000-01-24 | 2006-10-25 | 日本電気株式会社 | 透過型液晶表示装置及び液晶プロジェクタ装置 |
| JP4831885B2 (ja) | 2001-04-27 | 2011-12-07 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2006284942A (ja) * | 2005-03-31 | 2006-10-19 | Toshiba Matsushita Display Technology Co Ltd | 表示装置及びアレイ基板 |
| US7554619B2 (en) * | 2005-12-05 | 2009-06-30 | Tpo Displays Corp. | Stacked storage capacitor structure for a LTPS TFT-LCD |
| JP4930704B2 (ja) * | 2006-03-14 | 2012-05-16 | セイコーエプソン株式会社 | 有機エレクトロルミネッセンス装置及び電子機器 |
| JP2008286905A (ja) * | 2007-05-16 | 2008-11-27 | Sony Corp | 表示装置、表示装置の駆動方法および電子機器 |
| US8067793B2 (en) * | 2007-09-27 | 2011-11-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including storage capacitor with yttrium oxide capacitor dielectric |
| JP5090856B2 (ja) | 2007-10-30 | 2012-12-05 | 株式会社ジャパンディスプレイイースト | 有機ｅｌ表示装置 |
| KR101065407B1 (ko) * | 2009-08-25 | 2011-09-16 | 삼성모바일디스플레이주식회사 | 유기 발광 표시 장치 및 그 제조 방법 |
| JP5312294B2 (ja) * | 2009-10-30 | 2013-10-09 | キヤノン株式会社 | 発光装置および露光装置 |
| JP5505032B2 (ja) * | 2010-03-30 | 2014-05-28 | 大日本印刷株式会社 | アクティブマトリクス型駆動基板、その製造方法及び表示装置 |
| WO2011145468A1 (en) * | 2010-05-21 | 2011-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
| CN102981335A (zh) * | 2012-11-15 | 2013-03-20 | 京东方科技集团股份有限公司 | 像素单元结构、阵列基板和显示装置 |
| US10008513B2 (en) * | 2013-09-05 | 2018-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR102124025B1 (ko) * | 2013-12-23 | 2020-06-17 | 엘지디스플레이 주식회사 | 유기발광다이오드 표시장치 및 그 제조방법 |
| JP6431278B2 (ja) * | 2014-04-18 | 2018-11-28 | 株式会社ジャパンディスプレイ | 表示装置用基板 |
| JP6350984B2 (ja) | 2014-04-24 | 2018-07-04 | Ｔｉａｎｍａ Ｊａｐａｎ株式会社 | 薄膜トランジスタ及び表示装置 |
| JP2015122538A (ja) * | 2015-03-09 | 2015-07-02 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP6068767B2 (ja) * | 2016-02-03 | 2017-01-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR20180047540A (ko) * | 2016-10-31 | 2018-05-10 | 엘지디스플레이 주식회사 | 유기 발광 표시 장치 |
| JP6154976B1 (ja) * | 2017-03-10 | 2017-06-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2018139313A (ja) * | 2018-05-09 | 2018-09-06 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2019075572A (ja) * | 2018-12-18 | 2019-05-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP7467976B2 (ja) * | 2019-03-04 | 2024-04-16 | 東レ株式会社 | 薄膜トランジスタ、その製造方法、ならびにそれを備えた半導体装置 |
| JP7124837B2 (ja) * | 2020-02-13 | 2022-08-24 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
-
2000
- 2000-01-20 JP JP2000011374A patent/JP4666710B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000276076A (ja) | 2000-10-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4666710B2 (ja) | 半導体装置およびその作製方法 | |
| KR100652817B1 (ko) | 반도체장치 | |
| CN1905187B (zh) | 半导体器件及其制作方法 | |
| JP4588833B2 (ja) | 電気光学装置および電子機器 | |
| US6955953B2 (en) | Method of manufacturing a semiconductor device having thin film transistor and capacitor | |
| JP4372943B2 (ja) | 半導体装置およびその作製方法 | |
| JP4514871B2 (ja) | 半導体装置および電子機器 | |
| US9035314B2 (en) | Method for manufacturing an electrooptical device | |
| JP4578609B2 (ja) | 電気光学装置 | |
| JP4558121B2 (ja) | 半導体装置及びその作製方法 | |
| JP4860021B2 (ja) | 半導体装置の作製方法 | |
| JP4860293B2 (ja) | 半導体装置の作製方法 | |
| JP4850763B2 (ja) | 半導体装置の作製方法 | |
| JP4372939B2 (ja) | 半導体装置の作製方法 | |
| JP4558707B2 (ja) | 半導体装置の作製方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070118 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100205 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100601 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100621 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110105 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140121 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4666710 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |