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JP4930704B2 - 有機エレクトロルミネッセンス装置及び電子機器 - Google Patents

有機エレクトロルミネッセンス装置及び電子機器 Download PDF

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Description

本発明は、基板上に複数の有機エレクトロルミネッセンス（ＥＬ）素子が形成された有機ＥＬ装置及びその製造方法と、当該有機エレクトロルミネッセンス装置を備える電子機器に関する。
有機ＥＬ装置は、主として、回路素子基板と、有機ＥＬ素子とを含んで構成される（例えば、特許文献１参照）。回路素子基板は、ガラス基板等の基板と、この基板上に形成された配線と、この配線に接続された画素回路と、を含む。上記の配線には、例えば複数の走査線と、これらの走査線と交差させて配列された複数の信号線及び複数の電源線と、が含まれる。ここで「電源線」とは、有機ＥＬ素子に電力を供給するための配線である。上記の画素回路は、走査線と信号線との各交点に配置される。この画素回路は、電源線と有機ＥＬ素子の電極（アノード又はカソード）との間に印加された電圧によって有機ＥＬ素子を発光させる機能を担う。具体的には、電源線と有機ＥＬ素子の電極との間において、画素回路に含まれるトランジスタが有機ＥＬ素子と直列に接続される。このトランジスタによって有機ＥＬ素子に供給される電流が調整されることにより、有機ＥＬ素子を所望の輝度で発光させることができる。
（１）上記のような有機ＥＬ装置においては、多くの場合、画素回路には、トランジスタに印加される電圧を保持するための保持容量が含まれる。このような保持容量を形成する方法の１つが特開２００２−１８９４２９号公報（特許文献２）に開示されている。この特許文献２には、金属表面を有する基板と、前記金属表面を有する基板上に形成された絶縁膜と、前記絶縁膜上に形成された画素部とを有し、前記画素部が、ＴＦＴと、該ＴＦＴと接続する配線とを有しており、保持容量が、前記金属表面を有する基板、前記絶縁膜および前記配線により構成された半導体装置が開示されている。
ところで、上記特許文献２によれば、保持容量を大きくする方法として、誘電体として機能する絶縁膜の膜厚を薄くすること、及び容量を形成する領域（面積）を広く確保することが挙げられている。しかし、容量を形成可能な領域は、走査線（ゲート配線）と信号線（ソース配線）に囲まれた範囲内に制限される。従って、保持容量を大きくするためには、絶縁膜の膜厚を薄くすることが有効な手段となる。一方で、絶縁膜を薄くすると、導電性の基板と、絶縁膜上に配置される配線等と、の相互間に、無視できない大きな寄生容量が発生する。これを避けるためには、基板と配線等との間に介在する絶縁膜はより厚い方が望ましい。このため、保持容量をより大きくすることと寄生容量をより小さくすることの２つの要求を同時に満たすことは困難である。
また、（２）上記構造の有機ＥＬ装置では、１つの電源線に多くの有機ＥＬ素子が接続されるので、電源線に比較的大きな電流が流れ、それにより電源線の各箇所で電位降下が生じる。これは有機ＥＬ素子が電流駆動型素子であることに起因する。例えば、電源線の一端側から電力が供給されるとすると、電源線の配線抵抗によって電位低下が生じるので、電源線の一端側から遠ざかるほど有機ＥＬ素子に供給される電圧が大きく低下する。この電源線における電位降下は、有機ＥＬ素子の発光輝度の面内分布に不均一を生じさせる。かかる不都合は有機ＥＬ装置が大面積化するほど顕著になる。
特開２００５−２９４６２９号公報 特開２００２−１８９４２９号公報
そこで本発明は、（１）保持容量の増加と寄生容量の低減とを両立させることが可能な有機ＥＬ装置とその製造方法を提供することを目的とする。
また、（２）有機ＥＬ素子の発光輝度の面内分布をより均一にすることができる有機ＥＬ装置とその製造方法を提供することを目的とする。
本発明に係る有機ＥＬ装置は、少なくとも一方面に導電性を有する基板と、前記基板の前記一方面上に位置し、第１開口と、第２開口と、第３開口と、を有する第１絶縁膜と、前記第１絶縁膜上に位置し、前記第１開口を介して前記基板の前記一方面から電流が供給される半導体膜と、前記半導体膜上に位置し、前記第２開口を介して前記基板と接する第２絶縁膜と、前記第２絶縁膜上に位置し、前記第２開口を介して前記基板と前記第２絶縁膜を挟持する容量電極と、前記第２絶縁膜上に位置し、前記半導体膜と重なるゲート電極と、前記ゲート電極及び前記容量電極上に位置する中間絶縁膜と、前記中間絶縁膜上に位置し、前記半導体膜を介して電流が供給される画素電極と、前記画素電極上に位置する発光層と、前記発光層上に位置する共通電極と、前記第１絶縁膜上に位置し、前記第３開口を介して前記基板の前記一方面に電流を供給する電源供給部と、を含むことを特徴とする。
（１−１）本発明に係る有機ＥＬ装置は、少なくとも一方面に導電性を有する基板と、上記基板の一方面上に形成されており、上記基板の一方面を部分的に露出させる開口を有する第１絶縁膜と、上記第１絶縁膜上に形成されており、上記第１絶縁膜の一部を覆う半導体膜と、上記第１絶縁膜上に形成されており、上記半導体膜を覆い、かつ上記開口を介して上記基板の一方面と接する第２絶縁膜と、上記開口の上側に形成されており、上記第２絶縁膜を挟んで上記基板と対向する容量電極と、上記第２絶縁膜を挟んで上記半導体膜上に形成されるゲート電極と、上記第２絶縁膜上に形成されており、上記半導体膜と電気的に接続される有機エレクトロルミネッセンス素子と、を含む。
（１−２）本発明に係る有機ＥＬ装置は、少なくとも一方面に導電性を有する基板と、上記基板の一方面上に形成されており、上記基板の一方面を部分的に露出させる開口を有する第１絶縁膜と、上記第１絶縁膜上に形成されており、上記第１絶縁膜の一部を覆うゲート電極と、上記第１絶縁膜上に形成されており、上記ゲート電極を覆い、かつ上記開口を介して上記基板の一方面と接する第２絶縁膜と、上記開口の上側に形成されており、上記第２絶縁膜を挟んで上記基板と対向する容量電極と、上記第２絶縁膜を挟んで上記ゲート電極上に形成される半導体膜と、上記第２絶縁膜上に形成されており、上記半導体膜と電気的に接続される有機エレクトロルミネッセンス素子と、を含む。
かかる構成によれば、第１絶縁膜と第２絶縁膜を組み合わせることにより、絶縁膜に要求される機能の分離が図られる。すなわち、第１絶縁膜については、基板とこの基板上に設けられるトランジスタや有機ＥＬ素子等との相互間の絶縁を確保しつつ、寄生容量を低減するために適した膜厚や誘電率等の条件を選択することができる。また、第２絶縁膜については、導電性の基板と容量電極との間に挟まれて容量素子を構成するに際し、静電容量をより大きくするために適した膜厚や誘電率等の条件を選択することができる。したがって、容量素子の保持容量の増加と、基板と回路素子等との相互間に生じる寄生容量の低減と、を両立させることが可能となる。
上記各態様において、好ましくは、上記第２絶縁膜の膜厚は、上記第１絶縁膜の膜厚よりも小さい。また、好ましくは、上記第２絶縁膜の誘電率は、上記第１絶縁膜の誘電率よりも大きい。
これらによれば、導電性の基板と、トランジスタや有機ＥＬ素子との絶縁性を十分に確保しつつ、容量素子の静電容量をより大きくすることが可能となる。
上記各態様において、好ましくは、上記基板は、導電体基板（例えば、ステンレス基板）を含む。
これにより、本発明に好適な基板が得られる。導電体基板は、比較的に曲げやすい利点や、機械的強度に優れる利点を有する。
なお、基板として、絶縁性基板の一方面（又は両面）に導電膜を形成したものを用いてもよい。
これにより、ガラス基板や樹脂基板等の絶縁性基板を利用して、本発明に好適な基板を得ることができる。
（１−３）本発明に係る有機ＥＬ装置の製造方法は、導電性の基板の一方面上に第１絶縁膜を形成する第１工程と、上記第１絶縁膜に、上記基板の一方面を部分的に露出させる開口を形成する第２工程と、上記第１絶縁膜上に、上記第１絶縁膜の一部を覆う半導体膜を形成する第３工程と、上記第１絶縁膜上に、上記半導体膜を覆い、かつ上記開口を介して上記基板の一方面と接する第２絶縁膜を形成する第４工程と、上記開口の上側に、上記第２絶縁膜を挟んで上記基板と対向する容量電極を形成する第５工程と、上記第２絶縁膜上に、当該第２絶縁膜を挟んで上記半導体膜上に配置されるゲート電極を形成する第６工程と、上記第２絶縁膜上に、上記半導体膜と電気的に接続される有機エレクトロルミネッセンス素子を形成する第７工程と、を含む。
かかる製造方法によれば、（１−１）で示した態様の有機ＥＬ装置を好適に製造することができる。
（１−４）本発明に係る有機ＥＬ装置の製造方法は、導電性の基板の一方面上に第１絶縁膜を形成する第１工程と、上記第１絶縁膜に、上記基板の一方面を部分的に露出させる開口を形成する第２工程と、上記第１絶縁膜上に、上記第１絶縁膜の一部を覆うゲート電極を形成する第３工程と、上記第１絶縁膜上に、上記ゲート電極を覆い、かつ上記開口を介して上記基板の一方面と接する第２絶縁膜を形成する第４工程と、上記第２絶縁膜上に、当該第２絶縁膜を挟んで上記ゲート電極上に配置される半導体膜を形成する第５工程と、上記開口の上側に、上記第２絶縁膜を挟んで上記基板と対向する容量電極を形成する第６工程と、上記第２絶縁膜上に、上記半導体膜と電気的に接続される有機エレクトロルミネッセンス素子を形成する第７工程と、を含む。
かかる製造方法によれば、（１−２）で示した態様の有機ＥＬ装置を好適に製造することができる。
（２−１）本発明に係る有機ＥＬ装置は、少なくとも一方面に導電性を有する基板と、上記基板の一方面上に形成される絶縁膜と、各々、ソースが上記基板と接続されたｐチャネル型のトランジスタを含み、上記絶縁膜上に形成される複数の駆動回路と、上記駆動回路の各々に対応して上記基板上に形成され、一方端子が上記トランジスタのドレインと接続され、他方端子が共通グランドと接続される複数の有機エレクトロルミネッセンス素子と、を含む。
かかる構成によれば、有機ＥＬ素子及び駆動回路に対して電源（電力）を供給する経路の一部として導線性の基板を利用することができる。それにより、基板上のどこに有機ＥＬ素子を配置したとしても基板を介して電源を供給可能となり、基板面内における電源電位の不均一を解消できる。よって、有機ＥＬ素子の発光輝度の面内分布をより均一にすることが可能な有機ＥＬ装置が得られる。
好ましくは、上記基板が導電体基板（例えば、ステンレス基板）を含む。
これにより、本発明に好適な基板が得られる。導電体基板は、比較的に曲げやすい利点や、機械的強度に優れる利点を有する。
なお、基板として、絶縁性基板の一方面（又は両面）に導電膜を形成したものを用いてもよい。
これにより、ガラス基板や樹脂基板等の絶縁性基板を利用して、本発明に好適な基板を得ることができる。
基板として導電体基板を採用する場合、当該基板の他方面側に電源が接続されることが好ましい。なお、基板の一方面側と電源とが接続されてもよい。
これにより、基板の一方面側における有機ＥＬ素子や駆動回路のレイアウトとは無関係に、電源と基板との接続箇所を決めることができる。
また、基板の他方面側に電源を接続する場合に、当該電源は、基板の他方面側に点在する複数の箇所で接続されることが好ましい。より好ましくは、基板と電源との接続箇所は、基板の他方面上に等間隔に配置される。
これにより、基板面内における電源電位の不均一をより確実に解消できる。
好ましくは、上記トランジスタの上記ソースは、上記絶縁膜を貫通する配線を介して上記基板と接続される。
配線を介在させることにより、トランジスタの構造やレイアウトを従来から大きく変更することなく、トランジスタのソースと基板との電気的接続を確保できる。
（２−２）本発明に係る有機ＥＬ装置は、少なくとも一方面に導電性を有する基板と、上記基板の一方面上に形成される絶縁膜と、各々、ドレインが上記基板と接続されたｎチャネル型のトランジスタを含み、上記絶縁膜上に形成される複数の駆動回路と、上記駆動回路の各々に対応して上記基板上に形成され、一方端子が上記トランジスタのソースと接続され、他方端子が電源と接続される複数の有機エレクトロルミネッセンス素子と、を含む。
かかる構成によっても、有機ＥＬ素子及び駆動回路に対して電源（電力）を供給する経路の一部として導電性の基板を利用することができる。それにより、基板上のどこに有機ＥＬ素子を配置したとしても基板を介して電源を供給可能となり、基板面内における電源電位の不均一を解消できる。よって、有機ＥＬ素子の発光輝度の面内分布をより均一にすることが可能な有機ＥＬ装置が得られる。
好ましくは、上記基板が導電体基板（例えば、ステンレス基板）を含む。
これにより、本発明に好適な基板が得られる。導電体基板は、比較的に曲げやすい利点や、機械的強度に優れる利点を有する。
なお、基板として、絶縁性基板の一方面（又は両面）に導電膜を形成したものを用いてもよい。
これにより、ガラス基板や樹脂基板等の絶縁性基板を利用して、本発明に好適な基板を得ることができる。
基板として導電体基板を採用する場合、当該基板の他方面側に共通グランドが接続されることが好ましい。なお、基板の一方面側と共通グランドとが接続されてもよい。
これにより、基板の一方面側における有機ＥＬ素子や駆動回路のレイアウトとは無関係に、共通グランドと基板との接続箇所を決めることができる。
また、基板の他方面側に共通グランドを接続する場合に、当該共通グランドは、基板の他方面側に点在する複数の箇所で接続されることが好ましい。より好ましくは、基板と共通グランドとの接続箇所は、基板の他方面上に等間隔に配置される。
これにより、基板面内における電源電位の不均一をより確実に解消できる。
好ましくは、上記トランジスタの上記ドレインは、上記絶縁膜を貫通する配線を介して上記基板と接続される。
配線を介在させることにより、トランジスタの構造やレイアウトを従来から大きく変更することなく、トランジスタのドレインと基板との電気的接続を確保できる。
（２−３）本発明に係る有機ＥＬ装置の製造方法は、少なくとも一方面に導電性を有する基板の当該一方面上に絶縁膜を形成する第１工程と、各々が少なくとも１つのトランジスタを含む複数の駆動回路を上記絶縁膜上に形成する第２工程と、上記トランジスタの一方のソースと上記基板とを接続する配線を形成する第３工程と、一方端子が上記トランジスタのドレインと接続され、他方端子が共通グランドと接続される複数の有機エレクトロルミネッセンス素子を、上記駆動回路の各々に対応して上記基板上に形成する第４工程と、を含む。
かかる製造方法により、（２−１）で示した態様の有機ＥＬ装置を製造することができる。
（２−４）本発明に係る有機ＥＬ装置の製造方法は、少なくとも一方面に導電性を有する基板の当該一方面上に絶縁膜を形成する第１工程と、各々が少なくとも１つのトランジスタを含む複数の駆動回路を上記絶縁膜上に形成する第２工程と、上記トランジスタのドレインと上記基板とを接続する配線を形成する第３工程と、一方端子が上記トランジスタのソースと接続され、他方端子が電源と接続される有機エレクトロルミネッセンス素子を、上記駆動回路の各々に対応して上記基板上に形成する第４工程と、を含む。
かかる製造方法により、（２−２）で示した態様の有機ＥＬ装置を製造することができる。
（３−１）本発明に係る有機ＥＬ装置は、少なくとも一方面に導電性を有する基板と、前記基板の一方面上に形成される絶縁層と、前記絶縁層上に形成されたトランジスタと、有機エレクトロルミネッセンス素子とを有し、前記基板と接続させた画素が、複数形成された画素領域と、前記画素領域の外周に配置され、前記絶縁層中の開口部を介して前記基板と接続される導電性部である電源供給部と、を有することを特徴とする。
かかる構成によれば、画素に対して電源（電力）を供給する経路の一部として導電性を有する基板を利用することができる。また、上記電源を電源供給部を介して導電性を有する基板に印加することができる。それにより、基板上のどこに有機ＥＬ素子を配置したとしても基板を介して電源を供給可能となり、基板面内における電源電位の不均一を解消できる。よって、有機ＥＬ素子の発光輝度の面内分布をより均一にすることが可能な有機ＥＬ装置が得られる。また、電源用の配線を基板上に引き回す必要がないため、装置の縮小化もしくは高集積化を図ることができる。電源供給部の配置を工夫することで、導電性を有する基板の電位の面内ばらつきを低減でき、有機ＥＬ素子の発光輝度の面内分布をさらに均一化することができる。
より好ましくは、前記トランジスタは、ｐチャネル型トランジスタである。これにより、より安定的なｐチャネル型トランジスタの飽和領域を用いてトランジスタの駆動を行うことができ、装置特性を向上させることができる。
より好ましくは、前記トランジスタの一端は、前記絶縁層中の開口部に配置される導電性膜を介して前記基板と接続される。かかる構成により、より単純な装置構成で、導電性を有する基板を介して各画素に対して電源（電力）を供給することができる。
より好ましくは、前記画素は、さらに、その一端が前記トランジスタと接続されたキャパシタを有している。かかる構成により、上記電源が前記キャパシタの一端にも印加され、その画素構成を単純化することができる。
より好ましくは、前記エレクトロルミネッセンス装置は、さらに、前記画素を駆動する複数のドライバを有し、前記ドライバは、前記画素領域の外周に配置されている。かかる構成により、各種ドライバにより画素回路の駆動をすることができる。
より好ましくは、前記電源供給部は、前記画素領域の外周部に複数設けられている。このように、電源供給部を複数設けることで、導電性を有する基板の電位の面内ばらつきを低減でき、有機ＥＬ素子の発光輝度の面内分布をさらに均一化することができる。
より好ましくは、前記有機ＥＬエレクトロルミネッセンス装置は、さらに、前記トランジスタのゲートと接続された信号線および前記信号線への電位供給部とを有し、前記電源供給部は、前記信号線への電位供給部と並んで配置されている。このように、電源供給部を、信号線への電位供給部と並んで配置することで、外部端子との接続や実装が容易となる。
例えば、前記基板は、略矩形状であり、前記電源供給部は、前記基板の四隅に配置されている。このように、電源供給部を基板の四隅に設けることで、導電性を有する基板の電位の面内ばらつきを低減でき、有機ＥＬ素子の発光輝度の面内分布をさらに均一化することができる。
（３−２）本発明に係る有機ＥＬ装置は、導電性基板と、前記導電性基板の一方面上に形成される絶縁層と、前記絶縁層上に形成されたトランジスタと、有機エレクトロルミネッセンス素子とを有し、前記基板と接続させた画素が、複数形成された画素領域と、前記導電性基板の他方面に位置する電源供給部とを有する。
かかる構成によれば、画素に対して電源（電力）を供給する経路の一部として導電性を有する基板を利用することができる。また、上記電源を導電性基板の他方面（画素形成側と逆側の面、裏面）に印加することができる。それにより、基板上のどこに有機ＥＬ素子を配置したとしても基板を介して電源を供給可能となり、基板面内における電源電位の不均一を解消できる。よって、有機ＥＬ素子の発光輝度の面内分布をより均一にすることが可能な有機ＥＬ装置が得られる。また、電源用の配線を基板上に引き回す必要がないため、装置の縮小化もしくは高集積化を図ることができる。また、導電性基板の電位の面内ばらつきを低減でき、有機ＥＬ素子の発光輝度の面内分布をさらに均一化することができる。
（３−３）本発明に係る有機ＥＬ装置の製造方法は、少なくとも一方面に導電性を有する基板の前記一方面上に絶縁膜を形成する第１工程と、各々が少なくとも１つのトランジスタを含む複数の駆動回路を前記絶縁膜上に形成する第２工程と、前記トランジスタの一端と前記基板とを接続する配線を形成する第３工程と、前記トランジスタの他端と接続される複数の有機エレクトロルミネッセンス素子を、前記駆動回路の各々に対応して前記基板上に形成する第４工程と、前記複数の駆動回路および有機エレクトロルミネッセンス素子が形成される画素領域の外周に、前記基板の一方面と接続される電源供給部を形成する第５工程と、を含む。
かかる方法により、画素に対して電源（電力）を供給する経路の一部として導電性を有する基板を有し、また、上記電源を電源供給部を介して導電性を有する基板に印加する有機ＥＬ装置を形成することができる。
（３−４）本発明に係る有機ＥＬ装置の製造方法は、導電性基板の前記一方面上に絶縁膜を形成する第１工程と、各々が少なくとも１つのトランジスタを含む複数の駆動回路を前記絶縁膜上に形成する第２工程と、前記トランジスタの一端と前記導電性基板とを接続する配線を形成する第３工程と、前記トランジスタの他端と接続される複数の有機エレクトロルミネッセンス素子を、前記駆動回路の各々に対応して前記導電性基板上に形成する第４工程と、前記導電性基板の他方面の一部と電源供給用配線とを接続する第５工程と、を含む。
かかる方法により、画素に対して電源（電力）を供給する経路の一部として導電性を有する基板を有し、また、上記電源を導電性基板の他方面（画素形成側と逆側の面、裏面）に印加する有機ＥＬ装置を形成することができる。
（４）本発明に係る電子機器は、上記有機エレクトロルミネッセンス装置を備える。詳細には、本発明に係る電子機器は、例えば上述した有機ＥＬ装置を表示部として備える。ここで、「電子機器」は、ディスプレイ装置、テレビジョン装置、電子ペーパ、時計、電卓、携帯電話、携帯情報端末等を含む。また、上述した有機ＥＬ装置を用いて、例えば印刷装置の感光体を露光するための露光ヘッドを構成してもよい。この場合、有機ＥＬ装置は露光用の光を発生する光源として用いられる。
以下に、本発明の実施の形態について説明する。
＜実施の形態１＞
図１は、本実施の形態の有機ＥＬ装置の基本構造を説明する模式図である。本実施の形態の有機ＥＬ装置は、導電性を有する基板１０と、この基板１０の一方面上に形成された複数の画素部１２と、これら複数の画素部に共有される共通電極１４と、を含んで構成される。図示のように、基板１０と共通電極１４との間には電源１６が接続される。
基板１０は、少なくとも一方面に導電性を有していればよいが、基板全体が導電体からなる導電体基板であるとより好ましい。基板１０の前者の例としては、ガラス基板、石英基板、セラミックス基板等の絶縁体基板の一方面にアルミニウム等の金属膜やインジウム錫酸化物膜（ＩＴＯ膜）などの導電膜を成膜したものが挙げられる。また、基板１０の後者の例としては、ステンレス基板が挙げられる。耐熱性等の要件を鑑みると、基板１０はステンレス基板であることが好ましい。なお、絶縁体基板の一方面と他方面の双方に導電膜を設け、それらの導電膜間を電気的に接続したものを基板１０として用いてもよい。このような基板は、本実施の形態においては導電体基板と同等の機能を果たす。
各画素部１２は、有機ＥＬ素子とそれを駆動する駆動回路を含んで構成される。共通電極１４は、各画素部１２の有機ＥＬ素子に共有され、当該各有機ＥＬ素子のそれぞれの一方電極として機能する。これらの詳細については更に後述する。本実施の形態の有機ＥＬ装置では、基板１０の導電性を利用し、当該基板１０を介して各画素部１２に対する電力の供給がなされる。
図１に示す構成では、基板１０の一箇所において、当該基板１０と電源１６との接続が図られている。このとき、基板１０が一方面側にのみ導電性を備える場合には、電源１６は基板１０の一方面側に接続される。また、基板１０が導電体基板である場合には、電源１６を基板１０の他方面に接続することもできる。それにより、電源１６の接続箇所の自由度が高まる。なお、基板１０と電源１６との接続箇所を複数設けることも好ましい。例えば、図２に示すように、基板１０の他方面側に点在する複数の箇所で基板１０と電源１６との接続を図るとよい。図２に例示するように、基板１０と電源１６との接続箇所が広範囲に点在することが好ましい。更に、図２に例示するように、基板１０と電源１６との複数の接続箇所が規則的に（例えば等間隔で）配列されるとより好ましい。それらにより、基板１０の面内での電圧降下をより効果的に抑制できる。ここで、基板１０に対する電源１６の接続箇所とは、電源１６の高電位側端子である場合と、電源１６の低電位側端子（一般にはグランド側端子）である場合と、のいずれかである。図１及び図２では前者の例が示されている。
図３は、本実施の形態の有機ＥＬ装置の回路構成例を説明する図である。図示のように有機ＥＬ装置は、図中の水平方向（第１方向）に延在する複数の走査線２０及びリセット線２４と、これらの走査線２０等と交差して配列された複数の信号線２２と、走査線２０と信号線２２との各交点に配置される画素回路（駆動回路）３０及び有機ＥＬ素子３２と、を含んで構成される。図示のように、画素回路３０に対して節点２８を介して電源１６から電圧Ｖｓｕｂが供給される。そして、節点２８は、上述した導電性の基板１０に電気的に接続される。すなわち本実施の形態では、基板１０が電源供給経路の一部としての機能を果たす。画素回路３０と有機ＥＬ素子３２を含んで上記の画素部１２が構成される。
図３に示す画素回路３０は、電流制御用トランジスタＤＲ、データ書き込み用トランジスタＳＷ１、データ消去用トランジスタＳＷ２、保持容量Ｃｓ、を含んで構成される。電流制御用トランジスタＤＲは、ｐチャネル型の電界効果型トランジスタであり、ソースが節点２８（基板１０との接続箇所）と接続され、ドレインが有機ＥＬ素子３２の一方端子と接続されている。この駆動回路３０に対応して設けられる有機ＥＬ素子３２は、一方端子が電流制御用トランジスタＤＲのドレインと接続され、他方端子が共通グランドと接続される。データ書き込み用トランジスタＳＷ１は、ゲートが走査線２０に接続され、ソースが信号線２２に接続され、ドレインが電流制御用トランジスタＤＲのゲートに接続されている。データ消去用トランジスタＳＷ２は、ゲートがリセット線２４に接続され、ソースがデータ書き込み用トランジスタＳＷ１のドレインに接続され、ドレインが節点２８に接続されている。保持容量Ｃｓは、電流制御用トランジスタＤＲのゲートとソースの間に並列に接続されている。
図３に示す画素回路３０の動作は以下の通りである。走査線２０を介して走査信号ＳＥＬが供給され、データ書き込み用トランジスタＳＷ１が選択されている期間には、信号線２２を介して電流制御用トランジスタＤＲのゲートにデータ信号ＤＡＴＡが書き込まれる。節点２８及び電流制御用トランジスタＤＲのソース−ドレイン経路を通じて、データ信号ＤＡＴＡの大きさに応じた電流が電源１６から有機ＥＬ素子３２に供給される。これにより、有機ＥＬ素子３２がデータ信号ＤＡＴＡの大きさに応じた輝度で発光する。また、リセット線２４を介してリセット信号ＥＲＳが供給され、データ消去用トランジスタＳＷ２が選択されている期間には、電流制御用トランジスタＤＲのゲートの電位がＶｓｕｂに維持され、電流制御用トランジスタＤＲのソース−ドレイン間の電位が０ボルトとなるので、電流制御用トランジスタＤＲはオフ状態となる。それにより、有機ＥＬ素子３２に電流が供給されなくなり、有機ＥＬ素子３２は非発光状態となる。図３に示す回路構成では、ｐチャネル型のトランジスタである電流制御用トランジスタＤＲのソースが節点２８に接続され、電圧Ｖｓｕｂが与えられる。かかる構成とすることにより、トランジスタのソースの電位が安定化される。
図４は、有機ＥＬ装置の他の回路構成例を説明する図である。なお、上述した図３に示した回路と共通する構成要素には同符号が付されている。それらの構成要素については詳細な説明を省略する。本例の画素回路３０ａはｎチャネル型のトランジスタを含んで構成されており、その関係上、上記図３に示した回路と比較して、画素回路３０ａ、有機ＥＬ素子３２、電源１６及びグランドの接続関係が相違している。図示のように、画素回路３０ａは各節点２８を介して共通グランドに接続される。そして、節点２８は、上述した導電性の基板１０に電気的に接続される。すなわち、基板１０が電源供給経路の一部としての機能を果たす。また、各有機ＥＬ素子３２の一方端子に対して電源１６から電圧Ｖｓｕｂが供給される。画素回路３０ａと有機ＥＬ素子３２を含んで上記の画素部１２が構成される。
次に、有機ＥＬ装置の構造について、断面図を用いて説明する。
図５〜図７は、それぞれ有機ＥＬ装置の構造を説明する断面図である。詳細には、図５は、コプレーナ構造のトランジスタを採用した場合の有機ＥＬ装置の構造例を示している。図６は、逆スタガード構造のトランジスタを採用した場合の有機ＥＬ装置の構造例を示している。図７は、順スタガード構造のトランジスタを採用した場合の有機ＥＬ装置の構造例を示している。
図５に示す例の有機ＥＬ装置は、導電性の基板１０の一方面上に、画素回路３０又は３０ａを構成する電流制御用トランジスタＤＲや保持容量Ｃｓなどの回路素子が設けられ、更にその上側に有機ＥＬ素子３２を設けてられている。なお、図面の都合上、データ書き込み用トランジスタＳＷ１やデータ消去用トランジスタＳＷ２は図示が省略されている。以下に、この有機ＥＬ装置の構造について更に詳述する。
第１絶縁膜５０は、基板１０の一方面上に形成されており、この基板１０の一方面を部分的に露出させる開口５２を有する。第１絶縁膜５０としては、例えば酸化シリコン（ＳｉＯｘ）膜、窒化シリコン（ＳｉＮ）膜、酸化窒化シリコン（ＳｉＯＮ）膜、セラミックス薄膜、などの絶縁膜が挙げられる。
半導体膜５４は、第１絶縁膜５０上の所定位置に当該第１絶縁膜５０の一部を覆うように形成されている。半導体膜５４としては、アモルファスシリコン膜、ポリシリコン膜、単結晶シリコン膜、酸化物半導体膜、有機半導体膜など、一般的に知られた半導体膜が挙げられる。この半導体膜５４は、チャネル形成領域６６と、その両側に配置されるソースドレイン領域６２、６４と、を含む。
第２絶縁膜５６は、第１絶縁膜５０上に半導体膜５４を覆うように形成されている。また、第２絶縁膜５６は、第１絶縁膜５０に設けられた開口５２を介して基板１０の一方面と接する。図示の例では、第２絶縁膜５６は、開口５２を覆い、かつ開口５２内に埋設されている。第２絶縁膜５６としては、例えば酸化シリコン（ＳｉＯ2）膜、窒化シリコン（ＳｉＮ）膜、酸化窒化シリコン（ＳｉＯＮ）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、酸化ハフニウム（ＨｆＯ）膜、などの絶縁膜が挙げられる。
ここで、第１絶縁膜５０と第２絶縁膜５６との関係について詳述する。まず膜厚に関しては、第２絶縁膜５６の膜厚が第１絶縁膜の膜厚よりも小さいことが望ましい。例えば、第１絶縁膜５０は２００ｎｍ〜５００ｎｍ程度の膜厚とし、第２絶縁膜５６は５０ｎｍ〜１００ｎｍ程度の膜厚とするとよい。また、誘電率に関しては、第２絶縁膜５６の誘電率（比誘電率）が第１絶縁膜５０の誘電率（比誘電率）よりも大きいことが望ましい。すなわち、第２絶縁膜５６としてはいわゆるｈｉｇｈ−ｋ材料からなる膜が望ましく、第１絶縁膜５０としてはいわゆるｌｏｗ−ｋ材料からなる膜が望ましい。この観点からは、第１絶縁膜５０としては、酸化シリコン（ＳｉＯｘ）膜、ＢＳＧ（ＳｉＯ2−Ｂ2Ｏ3）膜などが特に好ましい。また、第２絶縁膜５６としては、酸化アルミニウム（Ａｌ2Ｏ3）膜、酸化ハフニウム（ＨｆＯ）膜、酸化タンタル（Ｔａ2Ｏ5）膜、酸化ジルコニウム（ＺｒＯ2）膜などが特に好ましい。
ゲート電極５８は、第２絶縁膜５６を挟んで半導体膜５４上に形成される。図示の例では、ゲート電極５８は、半導体膜５４のチャネル形成領域６６のほぼ直上に配置されている。このゲート電極５８は、例えばアルミニウム膜などの導電膜を第２絶縁膜５６上に成膜し、その後当該導電膜をパターニングすることによって得られる。このゲート電極５８と、半導体膜５４と、第２絶縁膜５６の一部（ゲート電極５８と半導体膜５４に挟まれた部分）と、を含んで、電流制御用トランジスタＤＲが構成されている。
容量電極６０は、開口５２の上側に形成されており、第２絶縁膜５６を挟んで基板１０と対向する。この容量電極６０は、例えばアルミニウム膜などの導電膜を第２絶縁膜５６上に成膜し、その後当該導電膜をパターニングすることによって得られる。この容量電極６０と、基板１０と、第２絶縁膜５６の一部（容量電極６０と基板１０に挟まれた部分）と、を含んで、保持容量Ｃｓが構成されている。
第１中間絶縁膜６８は、第２絶縁膜５６、ゲート電極５８、容量電極６０を覆うように、基板１０上に形成されている。この第１中間絶縁膜６８としては、上記した絶縁膜５０と同様の材料からなる絶縁膜を用いることができるほか、塗布法による酸化シリコン膜（ＳＯＧ膜）、ポリイミドやアクリル等の有機絶縁膜、などを採用することもできる。
各配線７８、７９は、上述した画素回路や走査線、信号線等を構成する。これらの配線７８、７９は、例えばアルミニウム膜などの導電膜を第１中間絶縁膜６８上に成膜し、その後当該導電膜をパターニングすることによって得られる。配線７８は、第１絶縁膜５０、第２絶縁膜５６及び第１中間絶縁膜６８を貫通する開口を介して基板１０と電気的に接続されている。また、配線７８は、第２絶縁膜５６及び第１中間絶縁膜６８を貫通する開口を介してソースドレイン領域６４と電気的に接続され、かつ第１中間絶縁膜６８を貫通する開口を介して容量電極６０と電気的に接続されている。これにより、薄膜トランジスタや容量素子を含んで構成された画素回路が基板１０と電気的に接続される。より詳細には、薄膜トランジスタがｐチャネル型である場合には、当該薄膜トランジスタのソースと基板１０とが配線７８を介して接続された状態となる。なお、薄膜トランジスタがｎチャネル型である場合には、当該薄膜トランジスタのドレインと基板とが配線７８を介して接続された状態となる。配線７９は、第２絶縁膜５６及び第１中間絶縁膜６８を開口を介してソースドレイン領域６２と電気的に接続される。
第２中間絶縁膜８０は、各配線７８、７９を覆うように、基板１０上（第１中間絶縁膜６８上）に形成されている。この第２中間絶縁膜８０としては、上記した第１中間絶縁膜６８と同様の材料からなる絶縁膜を用いることができる。
画素電極（個別電極）８２は、第２中間絶縁膜８０上の所定位置に形成されている。また、画素電極８２は、第２中間絶縁膜８０に形成された開口を介して配線７９と電気的に接続されている。本実施の形態では、いわゆるトップエミッション型の有機ＥＬ装置を想定しているため、より大きい開口率を得るために、画素電極８２は、薄膜トランジスタ及び容量素子と上下方向で重なる位置に形成されている。画素電極８２は、例えばアルミニウム膜などの導電膜を第２中間絶縁膜８０上に成膜し、その後当該導電膜をパターニングすることによって得られる。
隔壁層８４は、第２中間絶縁膜８０上に形成されており、画素電極８２を露出させる開口８６を有する。この隔壁層８４は、例えばポリイミド膜やアクリル膜の樹脂膜を第２中間絶縁膜８０上に成膜し、その後当該樹脂膜をパターニングすることによって得られる。
発光層８８は、隔壁層８４の開口８６の内部であって上記の画素電極８２上に形成されている。この発光層８８は、低分子材料、高分子材料のいずれを用いて形成してもよい。なお、発光層８８には、電子注入層、電子輸送層、正孔注入層、正孔輸送層などの各種機能層が設けられていてもよい。
共通電極９０は、発光層８８を覆うようにして隔壁層８４上に形成されている。本実施の形態では、有機ＥＬ装置の構造としてトップエミッション構造を採用しているので、発光層８８からの発光を図中上側（基板１０へ向かわない方向）へ取り出せるように、光透過性又は半透過性の導電膜を用いて共通電極９０が形成される。このような導電膜としては、例えばインジウム錫酸化物（ＩＴＯ）膜が挙げられる。この共通電極９０と、上記の画素電極８２及び発光層８８を含んで有機ＥＬ素子３２が構成される。薄膜トランジスタＤＲがｐチャネル型である場合、この有機ＥＬ素子３２は、一方端子としての画素電極８２が配線７９を介して薄膜トランジスタＤＲのドレインと接続され、他方端子としての共通電極９０が共通グランド（図示せず）と接続される。なお、薄膜トランジスタＤＲがｎチャネル型である場合、この有機ＥＬ素子３２は、一方端子としての画素電極８２が配線７９を介して薄膜トランジスタＤＲのソースと接続され、他方端子としての共通電極９０が電源１６（図示せず）と接続される。
図６に示す例の有機ＥＬ装置は、電流制御用トランジスタＤＲとして逆スタガード構造の薄膜トランジスタを採用したものであり、以下、この有機ＥＬ装置の構造について更に詳述する。なお、図６においても都合上、データ書き込み用トランジスタＳＷ１やデータ消去用トランジスタＳＷ２は図示が省略されている。
第１絶縁膜１００は、基板１０の一方面上に形成されており、この基板１０の一方面を部分的に露出させる開口１０２を有する。この第１絶縁膜１００は、上記の第１絶縁膜５０と同様の絶縁膜からなる。
ゲート電極１０３は、第１絶縁膜１００上に形成されており、この第１絶縁膜１００の一部を覆う。このゲート電極１０３は、上記のゲート電極５８と同様の材料からなる。
配線（電極）１０４は、一部が開口１０２の内側に形成され、他の一部が第１絶縁膜１００上に形成されており、配線１１４と基板１０との電気的接続を図る。この配線１０４は、上記のゲート電極５８と同様の材料からなる。
第２絶縁膜１０８は、ゲート電極１０３及び配線１０４を覆うようにして第１絶縁膜１００上に形成されている。また、第２絶縁膜１０８は、開口１０２を介して基板１０の一方面と接している。この第２絶縁膜１０８は、ゲート電極１０３に対応する箇所が後に薄膜トランジスタのゲート絶縁膜として機能し、電極１１２に対応する箇所が容量素子の構成要素である誘電体層として機能する。第２絶縁膜１０８は、上記の第２絶縁膜５６と同様の材料からなる。
なお、本例の有機ＥＬ装置においても、第１絶縁膜１００と第２絶縁膜１０８の相互間における膜厚及び誘電率に関する好適条件は、上記した第１絶縁膜５０及び第２絶縁膜５６の場合と同様である。
半導体膜１１０は、第２絶縁膜１０８を挟んでゲート電極１０３を覆うように形成される。この半導体膜１１０は薄膜トランジスタの活性層（チャネル形成領域）となる。半導体膜１１０は、上記した半導体膜５４と同様の材料からなる。
容量電極１１２は、開口１０２の上側に形成されており、第２絶縁膜１０８を挟んで基板１０と対向する。この電極１１２は、上記のゲート電極５８と同様の導電性材料からなる。図示の例では、容量電極１１２と第２絶縁膜１０８の間にドープ半導体膜１１１を介在させることにより、両者の良好なオーミックコンタクトを確保している。この容量電極１１２と、基板１０と、第２絶縁膜１０８の一部（容量電極１１２と基板１０に挟まれた部分）と、を含んで保持容量Ｃｓが構成されている。
ソースドレイン電極１１４は、一部が半導体膜１１０と接し、他の一部が配線１０４と接するようにして、第２絶縁膜１０８上に形成されている。ソースドレイン電極１１６は、一部が半導体膜１１０と接するようにして、第２絶縁膜１０８上に形成されている。これらのソースドレイン電極１１４、１１６は、上記の容量電極１１２と同様の材料からなる。図示の例では、ソースドレイン電極１１４と半導体膜１１０との間、ソースドレイン電極１１４と配線１０４との間、のそれぞれにドープ半導体膜１１３を介在させることにより、両者の良好なオーミックコンタクトを確保している。同様に、ソースドレイン電極１１６と半導体膜１１０との間にドープ半導体膜１１５を介在させることにより、両者の良好なオーミックコンタクトを確保している。
中間絶縁膜１１７は、各ソースドレイン電極１１４、１１６を覆うように、基板１０上（第２絶縁膜１０８上）に形成されている。この中間絶縁膜１１７は、上記した第１中間絶縁膜６８と同様の材料からなる。
画素電極１１８は、中間絶縁膜１１７上の所定位置に形成されている。また、画素電極１１８は、中間絶縁膜１１７に形成された開口を介してソースドレイン電極１１６と電気的に接続されている。本実施の形態では、いわゆるトップエミッション型の有機ＥＬ装置を想定しているため、より大きい開口率を得るために、画素電極１１８は、薄膜トランジスタ及び容量素子と上下方向で重なる位置に形成されている。画素電極１１８は、例えばアルミニウム膜などの導電膜を中間絶縁膜１１７上に成膜し、その後当該導電膜をパターニングすることによって得られる。
隔壁層１２０は、中間絶縁膜１１７上に形成されており、画素電極１１８を露出させる開口１２２を有する。この隔壁層１２０は、上記の隔壁層８４と同様の材料からなる。
発光層１２４は、隔壁層１２０の開口１２２の内部であって上記の画素電極１１８上に形成されている。この発光層１２４は、上記の発光層８８と同様の材料からなる。
共通電極１２６は、発光層１２４を覆うようにして隔壁層１２０上に形成されている。本実施の形態では、有機ＥＬ装置の構造としてトップエミッション構造を採用しているので、発光層１２４からの発光を図中上側（基板１０へ向かわない方向）へ取り出せるように、光透過性又は半透過性の導電膜を用いて共通電極１２６が形成される。共通電極１２６は、上記の共通電極９０と同様の材料からなる。この共通電極１２６と、上記の画素電極１１８及び発光層１２４を含んで有機ＥＬ素子３２が構成される。薄膜トランジスタＤＲがｐチャネル型である場合、この有機ＥＬ素子３２は、一方端子としての画素電極１１８がソースドレイン電極１１５を介して薄膜トランジスタＤＲのドレインと接続され、他方端子としての共通電極１２６が共通グランド（図示せず）と接続される。なお、薄膜トランジスタＤＲがｎチャネル型である場合、この有機ＥＬ素子３２は、一方端子としての画素電極１１８がソースドレイン電極１１６を介して薄膜トランジスタＤＲのソースと接続され、他方端子としての共通電極１２６が電源１６（図示せず）と接続される。
図７に示す例の有機ＥＬ装置は、電流制御用トランジスタＤＲとして順スタガード構造の薄膜トランジスタを採用したものであり、以下、この有機ＥＬ装置の構造について更に詳述する。なお、図７においても都合上、データ書き込み用トランジスタＳＷ１やデータ消去用トランジスタＳＷ２は図示が省略されている。
第１絶縁膜１５０は、基板１０の一方面上に形成されており、この基板１０の一方面を部分的に露出させる開口１５５を有する。この第１絶縁膜１５０は、上記の第１絶縁膜５０と同様の材料からなる。
ソースドレイン電極１５２は、一部が半導体膜１６０と接するようにして、第１絶縁膜１５０上に形成されている。ソースドレイン電極１５４は、一部が半導体膜１６０と接し、他の一部が基板１０の一方面と接するようにして、第１絶縁膜１５０上に形成されている。これらのソースドレイン電極１５２、１５４は、例えば上記の容量電極１１２と同様の材料からなる。図示の例では、ソースドレイン電極１５２と半導体膜１６０との間にドープ半導体膜１５１を介在させることにより、両者の良好なオーミックコンタクトを確保している。同様に、ソースドレイン電極１５４と半導体膜１６０との間にドープ半導体膜１５３を介在させることにより、両者の良好なオーミックコンタクトを確保している。
半導体膜１６０は、各ソースドレイン電極１５２、１５４に渡るようにして、第１絶縁膜１５０上に形成されている。この半導体膜１６０は薄膜トランジスタの活性層（チャネル形成領域）となる。半導体膜１６０は、上記した半導体膜５４と同様の材料からなる。
第２絶縁膜１６２は、各ソースドレイン電極１５２、１５４及び半導体膜１６０を覆うようにして第１絶縁膜１００上に形成されている。また、第２絶縁膜１６２は、開口１５５を介して基板１０の一方面と接している。この第２絶縁膜１６２は、ゲート電極１６４に対応する箇所が後に薄膜トランジスタのゲート絶縁膜として機能し、電極１６６に対応する箇所が容量素子の構成要素である誘電体層として機能する。第２絶縁膜１６２は、上記の第２絶縁膜５６と同様の材料からなる。
なお、本例の有機ＥＬ装置においても、第１絶縁膜１５０と第２絶縁膜１６２の相互間における膜厚及び誘電率に関する好適条件は、上記した第１絶縁膜５０及び第２絶縁膜５６の場合と同様である。
ゲート電極１６４は、第２絶縁膜１６２を挟んで半導体膜１６０上に形成される。このゲート電極１６４は、例えば上述したゲート電極５８と同様の材料からなる。このゲート電極１６４と、半導体膜１６０と、第２絶縁膜１６２の一部（ゲート電極１６４と半導体膜１６０に挟まれた部分）と、を含んで、電流制御用トランジスタＤＲが構成されている。
容量電極１６６は、開口１５５の上側に形成されており、第２絶縁膜１６２を挟んで基板１０と対向する。この容量電極１６６は、例えば上記のゲート電極５８と同様の材料からなる。この容量電極１６６と、基板１０と、第２絶縁膜１６２の一部（容量電極１６６と基板１０に挟まれた部分）と、を含んで、保持容量Ｃｓが構成されている。
中間絶縁膜１６８は、半導体膜１６４及び容量電極１６６を覆うように、基板１０上（第２絶縁膜１６２上）に形成されている。この中間絶縁膜１６８は、例えば上記した第１中間絶縁膜６８と同様の材料からなる。
画素電極１７０は、中間絶縁膜１６８上の所定位置に形成されている。また、画素電極１７０は、中間絶縁膜１６８に形成された開口を介してソースドレイン電極１５２と電気的に接続されている。本実施の形態では、いわゆるトップエミッション型の有機ＥＬ装置を想定しているため、より大きい開口率を得るために、画素電極１７０は、薄膜トランジスタ及び容量素子と上下方向で重なる位置に形成されている。画素電極１７０は、例えばアルミニウム膜などの導電膜を中間絶縁膜１６８上に成膜し、その後当該導電膜をパターニングすることによって得られる。
隔壁層１７２は、中間絶縁膜１６８上に形成されており、画素電極１７０を露出させる開口１７４を有する。この隔壁層１７２は、例えば上記の隔壁層８４と同様の材料からなる。
発光層１７６は、隔壁層１７２の開口１７４の内部であって上記の画素電極１７０上に形成されている。この発光層１７６は、上記の発光層８８と同様の材料からなる。
共通電極１７８は、発光層１７６を覆うようにして隔壁層１７２上に形成されている。本実施の形態では、有機ＥＬ装置の構造としてトップエミッション構造を採用しているので、発光層１７６からの発光を図中上側（基板１０へ向かわない方向）へ取り出せるように、光透過性又は半透過性の導電膜を用いて共通電極１７８が形成される。共通電極１７８は、上記の共通電極９０と同様の材料からなる。この共通電極１７８と、上記の画素電極１７０及び発光層１７６を含んで有機ＥＬ素子３２が構成される。薄膜トランジスタＤＲがｐチャネル型である場合、この有機ＥＬ素子３２は、一方端子としての画素電極１７０がソースドレイン電極１５２を介して薄膜トランジスタＤＲのドレインと接続され、他方端子としての共通電極１７８が共通グランド（図示せず）と接続される。なお、薄膜トランジスタＤＲがｎチャネル型である場合、この有機ＥＬ素子３２は、一方端子としての画素電極１７０がソースドレイン電極１５２を介して薄膜トランジスタＤＲのソースと接続され、他方端子としての共通電極１７８が電源１６（図示せず）と接続される。
本実施の形態にかかる有機ＥＬ装置は上述したような構成を備えており、次にこれら本実施の形態の有機ＥＬ装置の製造方法について詳細に説明する。
図８〜図１０は、有機ＥＬ装置の製造方法の一例を説明する工程断面図である。本例では、コプレーナ型のトランジスタを用いて画素回路を構成する場合（図５参照）について説明する。
まず、導電性の基板１０の一方面上に第１絶縁膜５０を形成する（図８（Ａ））。第１絶縁膜５０としては、例えば酸化シリコン（ＳｉＯｘ）膜、窒化シリコン（ＳｉＮ）膜、酸化窒化シリコン（ＳｉＯＮ）膜、セラミックス薄膜、などの絶縁膜が挙げられる。第１絶縁膜５０の形成方法としては既知の手法を適宜選択すればよく、例えば化学気相堆積法（ＣＶＤ法）、スパッタリング法などが挙げられる。また、導電性の基板１０に対して酸化性雰囲気でアニールしたり、陽極酸化処理を施したりすることによって基板１０の表面に得られる絶縁膜を第１絶縁膜５０として用いることもできる。特に、基板１０としてステンレス基板を採用した場合には、基板表面に形成される酸化クロムの不動態皮膜を第１絶縁膜５０として利用することも好ましい。
次に、所定形状（例えば島状）にパターニングされた半導体膜５４を形成する（図８（Ｂ））。半導体膜５４としては、アモルファスシリコン膜、ポリシリコン膜、単結晶シリコン膜、酸化物半導体膜、有機半導体膜など、一般的に知られた半導体膜が挙げられる。これらの半導体膜の形成方法としては既知の手法を適宜選択すればよく、例えば化学気相堆積法、スパッタリング法、塗布法などが挙げられる。本実施の形態では、一例としてポリシリコン膜を用いて半導体膜５４を形成する。
次に、基板１０上の所定位置（図示の例では半導体膜５４に近接した位置）に開口（開口）５２を形成する（図８（Ｃ））。より詳細には、開口５２は、第１絶縁膜５０を除去して基板１０に到達し、基板１０の一方面が露出するように形成される。
次に、半導体膜５４を覆う第２絶縁膜５６を基板１０上に形成する（図８（Ｄ））。この第２絶縁膜５６は、第１絶縁膜５０に設けられた開口５２を介して基板１０の一方面と接するように形成される。図示の例では、第２絶縁膜５６は、開口５２を覆い、かつ開口５２内に埋設されている。第２絶縁膜５６としては、例えば酸化シリコン（ＳｉＯ2）膜、窒化シリコン（ＳｉＮ）膜、酸化窒化シリコン（ＳｉＯＮ）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、酸化ハフニウム（ＨｆＯ）膜、などの絶縁膜が挙げられる。
次に、ゲート電極５８及び容量電極６０を形成する（図９（Ａ））。また本工程では、図示しない他の電極や配線も併せて形成される。それらの電極や配線は、上述した画素回路や走査線、信号線等を構成する。ゲート電極５８及び容量電極６０は、例えばアルミニウム膜などの導電膜を第２絶縁膜５６上に成膜し、その後当該導電膜をパターニングすることによって得られる。また、ゲート電極５８及び容量電極６０の形成後、ゲート電極５８をマスクとして用いて半導体膜５４に対するイオン注入（いわゆる自己整合イオン注入）を行う。それにより、半導体膜５４にはセルフアライン構造のソースドレイン領域が形成される。具体的には、半導体膜５４のゲート電極５８の直下にはチャネル形成領域６６が形成され、このチャネル形成領域６６の両側にソースドレイン領域６２、６４が形成される。この結果、図示のようにコプレーナ型の薄膜トランジスタが完成する。この薄膜トランジスタは、上述した電流制御用トランジスタＤＲ（図４等参照）として機能する。なお、図示しないが同様にして他にも薄膜トランジスタが形成され、それぞれ上述したトランジスタＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４として機能する。また、容量電極６０と、基板１０と、両者間に挟まれた第２絶縁膜５６と、によって容量素子が完成する。この容量素子は、上述した保持容量Ｃｓとして機能する。
次に、ゲート電極５８及び容量電極６０を覆う第１中間絶縁膜６８を基板１０上に形成する（図９（Ｂ））。第１中間絶縁膜６８としては、上記した絶縁膜５０と同様の材料からなる絶縁膜を用いることができるほか、塗布法による酸化シリコン膜（ＳＯＧ膜）、ポリイミドやアクリル等の有機絶縁膜、などを採用することもできる。これらのＳＯＧ膜や有機絶縁膜を採用する場合には、塗布法などの簡便な成膜方法を用いることができるので好ましい。
次に、基板１０上の所定箇所に開口７０、７２、７４、７６をそれぞれ形成する（図９（Ｂ））。より詳細には、開口７０は、ゲート電極５８等から構成される薄膜トランジスタに近接した位置に、第１絶縁膜５０、第２絶縁膜５６、第１中間絶縁膜６８を除去して基板１０に到達し、基板１０の一方面が露出するように形成される。開口７２は、第２絶縁膜５６、第１中間絶縁膜６８を除去してソースドレイン領域６２に到達し、ソースドレイン領域６２の一方面が露出するように形成される。開口７４は、第２絶縁膜５６、第１中間絶縁膜６８を除去してソースドレイン領域６４に到達し、ソースドレイン領域６４の一方面が露出するように形成される。開口７６は、第１中間絶縁膜６８を除去して容量電極６０に到達し、容量電極６０の一方面が露出するように形成される。
次に、各配線７８、７９及びその他の図示しない電極や配線を形成する（図９（Ｃ））。各電極や各配線は、上述した画素回路や走査線、信号線等を構成する。各配線７８、７９等は、例えばアルミニウム膜などの導電膜を第１中間絶縁膜６８上に成膜し、その後当該導電膜をパターニングすることによって得られる。図示のように、配線７８は、開口７０、７４、７６に渡り、かつ各開口７０、７４、７６に埋設される。この配線７８は、開口７０を介して基板１０と電気的に接続され、開口７４を介してソースドレイン領域６４と電気的に接続され、かつ開口７６を介して容量電極６０と電気的に接続される。これにより、薄膜トランジスタや容量素子を含んで構成された画素回路が基板１０と電気的に接続される。より詳細には、薄膜トランジスタがｐチャネル型である場合には、当該薄膜トランジスタのソースと基板１０とが配線７８を介して接続された状態となる。なお、薄膜トランジスタがｎチャネル型である場合には、当該薄膜トランジスタのドレインと基板とが配線７８を介して接続された状態となる。
また、図示のように、配線７９は、開口７２に埋設され、ソースドレイン領域６２と電気的に接続される。なお、基板１０としてステンレス基板を用いた場合には、開口７０を開口した箇所が大気中に晒されると基板表面に不動態皮膜が形成されるため注意が必要である。具体的には、この不動態皮膜により、基板１０と配線７８との接触不良が生じるおそれがある。この場合には、配線７８を形成するのに先立って、真空中で基板１０の表面をプラズマに曝す等の処理を行い、不動態皮膜を除去するとよい。
次に、各配線７８、７９を覆う第２中間絶縁膜８０を基板１０上に形成する（図９（Ｄ））。第２中間絶縁膜８０は、上記した第１中間絶縁膜６８と同様にして形成することができる。その後、配線７９の一部を露出させる開口を形成する。更に、この開口を介して配線７９と電気的に接続される画素電極（陽極）８２を第２中間絶縁膜８０上に形成する。画素電極８２は、例えばアルミニウム膜などの導電膜を第２中間絶縁膜８０上に成膜し、その後当該導電膜をパターニングすることによって得られる。
次に、画素電極８２を露出させる開口８６を有する隔壁層８４を第２中間絶縁膜８０上に形成する（図１０（Ａ））。この隔壁層８４は、例えばポリイミド膜やアクリル膜の樹脂膜を第２中間絶縁膜８０上に成膜し、その後当該樹脂膜をパターニングすることによって得られる。
次に、開口８６の内部の画素電極８２上に発光層８８を形成する（図１０（Ｂ））。この発光層８８は、低分子材料、高分子材料のいずれを用いて形成してもよい。また、発光層８８の形成方法については、蒸着法、塗布法、液滴吐出法（インクジェット法）など種々の公知技術を用いることができる。なお、発光層８８には、電子注入層、電子輸送層、正孔注入層、正孔輸送層などの各種機能層が設けられていてもよい。
次に、隔壁層８４上に、各発光層８８に渡って共通電極（陰極）９０を形成する（図１０（Ｃ））。本実施の形態では、光透過性又は半透過性の導電膜を用いて共通電極９０が形成される。このような導電膜としては、例えばインジウム錫酸化物（ＩＴＯ）膜が挙げられる。画素電極８２、発光層８８及び共通電極９０によって有機ＥＬ素子が構成される。
以上のようにして、図５に示した有機ＥＬ装置を製造することができる。
次に、本実施の形態の有機ＥＬ装置の製造方法の他の例として、逆スタガード型のトランジスタを用いて画素回路を構成する場合（図６参照）について説明する。
図１１〜図１３は、有機ＥＬ装置の製造方法の一例を説明する工程断面図である。
まず、導電性の基板１０の一方面上に第１絶縁膜１００を形成する（図１１（Ａ））。この第１絶縁膜１００は、上記の第１絶縁膜５０と同様にして形成される。
次に、絶縁膜１００の所定位置に開口１０２を形成する（図１１（Ｂ））。図示のように、この開口１０１は、基板１０の一方面が露出するように形成される。
次に、ゲート電極１０３及び配線１０４を形成する（図１１（Ｃ））。ゲート電極１０３は、第１絶縁膜１００上の所定位置に形成される。また、配線１０６は、一部が開口１０２内で基板１０の一方面と接触するように形成される。
次に、ゲート電極１０３及び配線１０４を覆う第２絶縁膜１０８を基板１０上に形成する（図１１（Ｄ））。第２絶縁膜１０８は、上記の第２絶縁膜５６と同様にして形成できる。
次に、所定形状（例えば島状）にパターニングされた半導体膜１１０を形成する（図１２（Ａ））。半導体膜１１０は後に薄膜トランジスタの活性層（チャネル形成領域）となる。半導体膜１１０は、上記した半導体膜５４と同様にして形成できる。
次に、基板１０上の所定箇所に開口１０９を形成する（図１２（Ｂ））。より詳細には、開口１０９は、ゲート電極１０３等から構成される薄膜トランジスタに近接した位置に、第２絶縁膜１０８を除去して配線１０４に到達し、配線１０４の一方面が露出するように形成される。
次に、容量電極１１２、ソースドレイン電極１１４、１１６を形成する（図１２（Ｃ））。このとき、各ドープ半導体膜１１１、１１３、１１５も同時形成される。具体的には、第２絶縁膜１０８上に、ドープ半導体膜及び導電膜を連続成膜し、所定形状にパターニングすることにより、容量電極１１２、ソースドレイン電極１１４、１１６が形成される。より詳細には、ドープ半導体膜１１１及び容量電極１１２は、第２絶縁膜１０８を挟んで基板１０と対向するように形成される。ドープ半導体膜１１３及びソースドレイン電極１１４は、半導体膜１１０から配線１０４に渡り、かつ一部が開口１０９を介して配線１０４と接するように形成される。ドープ半導体膜１１５及びソースドレイン電極１１６は、半導体膜１１０と接するように形成される。
次に、容量電極１１２、ソースドレイン電極１１４、１１６を覆う中間絶縁膜１１７を基板１０上に形成する（図１２（Ｄ））。中間絶縁膜１１７は、上記した第２中間絶縁膜８０と同様にして形成することができる。その後、ソースドレイン電極１１６の一部を露出させる開口を形成する。更に、この開口を介してソースドレイン電極１１６と電気的に接続される画素電極１１８を第２中間絶縁膜１１７上に形成する。
次に、画素電極１１８を露出させる開口１２２を有する隔壁層１２０を中間絶縁膜１１７上に形成する（図１３（Ａ））。この隔壁層１２０は上述した隔壁層８４と同様に形成することができる。
次に、開口１２２の内部の画素電極１１８上に発光層１２４を形成する（図１３（Ｂ））。この発光層１２４は、上述した発光層８８と同様に形成することができる。
次に、隔壁層１２０上に、各発光層１２４に渡って共通電極１２６を形成する（図１３（Ｃ））。この共通電極１２６は上述した共通電極９０と同様に形成することができる。
以上のようにして、図６に示した有機ＥＬ装置を製造することができる。
次に、本実施の形態の有機ＥＬ装置の製造方法の他の例として、順スタガード型のトランジスタを用いて画素回路を構成する場合（図７参照）について説明する。
図１４〜図１６は、有機ＥＬ装置の製造方法の一例を説明する工程断面図である。
まず、導電性の基板１０の一方面上に絶縁膜１５０を形成する（図１４（Ａ））。この絶縁膜１００は、上記の絶縁膜５０と同様にして形成される。
次に、絶縁膜１００の所定位置に開口１５５を形成する（図１４（Ｂ））。図示のように、この開口１５５は、基板１０の一方面が露出するように形成される。
次に、ソースドレイン電極１５２、１５４を形成する（図１４（Ｃ））。配線１５４は、その一部が開口１５５を介して基板１０の一方面と接触するように形成される。
次に、各ソースドレイン電極１５２、１５４を覆う形状のドープ半導体膜１５１、１５３を形成する（図１４（Ｄ））。具体的には、各ドープ半導体膜１５１、１５３は、例えば化学気相堆積法（ＣＶＤ法）やスパッタリング法等の成膜法を用いて基板１０上に半導体膜を形成した後に、当該半導体膜を各ソースドレイン電極１５２、１５４の形状に対応してパターニングすることによって得られる。また、液滴吐出法を用いて、各ソースドレイン電極１５２、１５４の表面に液体材料を塗布することによって各ドープ半導体膜１５１、１５３を形成することもできる。
次に、所定形状（例えば島状）にパターニングされた半導体膜１６０を形成する（図１５（Ａ））。半導体膜１６０は後に薄膜トランジスタの活性層（チャネル形成領域）となる。半導体膜１６０は、上記した半導体膜５４と同様にして形成できる。本実施の形態では、半導体膜１６０は、ソースドレイン電極１５２からソースドレイン電極１５４に渡って形成される。また、各ドープ半導体膜１５１、１５３は、半導体膜１６０に覆われた部分が残留し、それ以外は半導体膜１６０の形成時（パターニング時）に除去される。この結果、半導体膜１６０とソースドレイン電極１５２の間にドープ半導体膜１５１が介在し、半導体膜１６０とソースドレイン電極１５４の間にドープ半導体膜１５３が介在する状態となる。
次に、各ソースドレイン電極１５２、１５４及び半導体膜１６０を覆う第２絶縁膜１６２を基板１０上に形成する（図１５（Ｂ））。第２絶縁膜１６２は、上記の第２絶縁膜５６と同様にして形成できる。
次に、ゲート電極１６４及び容量電極１６６を形成する（図１５（Ｃ））。具体的には、ゲート電極１６４は、第２絶縁膜１６２を挟んで半導体膜１６０と重なる位置に形成される。容量電極１６６は、第２絶縁膜１６２を挟んで基板１０と対向する位置に形成される。
次に、ゲート電極１６４及び容量電極１６６を覆う中間絶縁膜１６８を基板１０上に形成する（図１５（Ｄ））。中間絶縁膜１６８は、上記した第２中間絶縁膜８０と同様にして形成することができる。
次に、ソースドレイン電極１５２の一部を露出させる開口を形成する。更に、この開口を介してソースドレイン電極１５２と電気的に接続される画素電極１７０を中間絶縁膜１６８上に形成する（図１６（Ａ））。
次に、画素電極１７０を露出させる開口１７４を有する隔壁層１７２を中間絶縁膜１６８上に形成する（図１６（Ｂ））。この隔壁層１７２は上述した隔壁層８４と同様に形成することができる。
次に、開口１７４の内部の画素電極１７０上に発光層１７６を形成する（図１６（Ｃ））。この発光層１７６は、上述した発光層８８と同様に形成することができる。
次に、隔壁層１７２上に、各発光層１７６に渡って共通電極１７８を形成する（図１７（Ｄ））。この共通電極１７８は上述した共通電極９０と同様に形成することができる。
以上のようにして、図７に示した有機ＥＬ装置を製造することができる。
以上のように、上記実施の形態によれば、第１絶縁膜と第２絶縁膜を組み合わせることにより、絶縁膜に要求される機能の分離が図られる。すなわち、第１絶縁膜については、基板とこの基板上に設けられるトランジスタや有機ＥＬ素子等との相互間の絶縁を確保しつつ、寄生容量を低減するために適した膜厚や誘電率等の条件を選択することができる。また、第２絶縁膜については、導電性の基板と容量電極との間に挟まれて容量素子を構成するに際し、静電容量をより大きくするために適した膜厚や誘電率等の条件を選択することができる。したがって、容量素子の保持容量の増加と、基板と回路素子等との相互間に生じる寄生容量の低減と、を両立させることが可能となる。
＜実施の形態２＞
次いで、本発明の実施の形態２について説明する。
実施の形態１の図１と同様に、本実施の形態の有機ＥＬ装置は、導電性を有する基板１０と、この基板１０の一方面上に形成された複数の画素部１２と、これら複数の画素部に共有される共通電極１４と、を含んで構成される。図１に示すように、基板１０と共通電極１４との間には電源１６が接続される。
基板１０は、少なくとも一方面に導電性を有していればよいが、基板全体が導電体からなる導電体基板であるとより好ましい。基板１０の前者の例としては、ガラス基板、石英基板、セラミックス基板等の絶縁体基板の一方面にアルミニウム膜等の金属膜やインジウム錫酸化物膜（ＩＴＯ膜）などの導電膜を成膜したものが挙げられる。また、基板１０の後者の例としては、ステンレス基板が挙げられる。耐熱性等の要件を鑑みると、基板１０はステンレス基板であることが好ましい。なお、絶縁体基板の一方面と他方面の双方に導電膜を設け、それらの導電膜間を電気的に接続したものを基板１０として用いてもよい。このような基板は、本実施の形態においては導電体基板と同等の機能を果たす。
各画素部１２は、有機ＥＬ素子とそれを駆動する駆動回路を含んで構成される。共通電極１４は、各画素部１２の有機ＥＬ素子に共有され、当該各有機ＥＬ素子のそれぞれの一方電極として機能する。これらの詳細については更に後述する。本実施の形態の有機ＥＬ装置では、基板１０の導電性を利用し、当該基板１０を介して各画素部１２に対する電力の供給がなされる。
図１に示す構成では、基板１０の一箇所において、当該基板１０と電源１６との接続が図られている。このとき、基板１０が一方面側にのみ導電性を備える場合には、電源１６は基板１０の一方面側に接続される。また、基板１０が導電体基板である場合には、電源１６を基板１０の他方面に接続することもできる。それにより、電源１６の接続箇所の自由度が高まる。なお、基板１０と電源１６との接続箇所を複数設けることも好ましい。例えば、実施の形態１の図２と同様に、基板１０の他方面側に点在する複数の箇所で基板１０と電源１６との接続を図るとよい。図２に例示するように、基板１０と電源１６との接続箇所が広範囲に点在することが好ましい。更に、図２に例示するように、基板１０と電源１６との複数の接続箇所が規則的に（例えば等間隔で）配列されるとより好ましい。それらにより、基板１０の面内での電圧降下をより効果的に抑制できる。ここで、基板１０に対する電源１６の接続箇所とは、電源１６の高電位側端子である場合と、電源１６の低電位側端子（一般にはグランド側端子）である場合と、のいずれかである。図２では前者の例が示されている。なお、基板１０と電源１６との接続については、実施の形態３〜５等においても詳細に説明する。
図１７は、本実施の形態の有機ＥＬ装置の回路構成を説明する図である。図示のように有機ＥＬ装置は、図中の水平方向（第１方向）に延在する複数の走査線２０及びリセット線２４と、これらの走査線２０等と交差して配列された複数の信号線２２と、走査線２０と信号線２２との各交点に配置される画素回路（駆動回路）３０及び有機ＥＬ素子３２と、各走査線２０及び各リセット線２４に制御信号を供給するドライバ３４と、各信号線２２に制御信号を供給するドライバ３６と、を含んで構成される。図示のように、各画素回路３０に対して各節点２８を介して電源１６から電圧Ｖｓｕｂが供給される。そして、各節点２８は、上述した導電性の基板１０に電気的に接続される。すなわち本実施の形態では、基板１０が電源供給経路の一部としての機能を果たす。
次いで、画素回路３０の構成例を説明する。実施の形態１の図３と同様に、画素回路３０は、電流制御用トランジスタＤＲ、データ書き込み用トランジスタＳＷ１、データ消去用トランジスタＳＷ２、保持容量Ｃｓ、を含んで構成される。電流制御用トランジスタＤＲは、ｐチャネル型の電界効果型トランジスタであり、ソースが節点２８（基板１０との接続箇所）と接続され、ドレインが有機ＥＬ素子３２の一方端子と接続されている。この駆動回路３０に対応して設けられる有機ＥＬ素子３２は、一方端子が電流制御用トランジスタＤＲのドレインと接続され、他方端子が共通グランドと接続される。データ書き込み用トランジスタＳＷ１は、ゲートが走査線２０に接続され、ソースが信号線２２に接続され、ドレインが電流制御用トランジスタＤＲのゲートに接続されている。データ消去用トランジスタＳＷ２は、ゲートがリセット線２４に接続され、ソースがデータ書き込み用トランジスタＳＷ１のドレインに接続され、ドレインが節点２８に接続されている。保持容量Ｃｓは、電流制御用トランジスタＤＲのゲートとソースの間に並列に接続されている。
この画素回路（図３参照）３０の動作は以下の通りである。走査線２０を介して走査信号ＳＥＬが供給され、データ書き込み用トランジスタＳＷ１が選択されている期間には、信号線２２を介して電流制御用トランジスタＤＲのゲートにデータ信号ＤＡＴＡが書き込まれる。節点２８及び電流制御用トランジスタＤＲのソース−ドレイン経路を通じて、データ信号ＤＡＴＡの大きさに応じた電流が電源１６から有機ＥＬ素子３２に供給される。これにより、有機ＥＬ素子３２がデータ信号ＤＡＴＡの大きさに応じた輝度で発光する。また、リセット線２４を介してリセット信号ＥＲＳが供給され、データ消去用トランジスタＳＷ２が選択されている期間には、電流制御用トランジスタＤＲのゲートの電位がＶｓｕｂに維持され、電流制御用トランジスタＤＲのソース−ドレイン間の電位が０ボルトとなるので、電流制御用トランジスタＤＲはオフ状態となる。それにより、有機ＥＬ素子３２に電流が供給されなくなり、有機ＥＬ素子３２は非発光状態となる。図３に示す回路構成では、ｐチャネル型のトランジスタである電流制御用トランジスタＤＲのソースが節点２８に接続され、電圧Ｖｓｕｂが与えられる。かかる構成とすることにより、トランジスタのソースの電位が安定化される。
図１８は、画素回路３０の他の構成例を説明する図である。具体的には、図１８に示す画素回路３０は、電流制御用トランジスタＤＲの閾電圧のばらつきを補償することができる回路構成となっている。なお、図３に例示した画素回路３０と共通する構成要素については同符号が付されており、これらについては詳細な説明を省略する。図１８に例示する画素回路３０では、リセット線２４を介してリセット信号ＥＲＳが供給され、データ消去用トランジスタＳＷ２及びトランジスタＳＷ３が選択されている期間には、節点（ノード）Ｇに電流制御用トランジスタＤＲの閾値電圧が書き込まれる。このとき、電流制御用トランジスタＤＲはオフ状態となるので、有機ＥＬ素子３２は非発光状態（消灯状態）となる。走査線２０を介して走査信号ＳＥＬが供給され、データ書き込み用トランジスタＳＷ１が選択されている期間には、節点Ｄにデータ信号ＤＡＴＡの電位が書き込まれる。このとき、保持容量Ｃ２、Ｃ１との容量結合によって節点Ｇの電位が決定され、有機ＥＬ素子３２は発光状態（点灯状態）となる。なお、トランジスタＳＷ４は、配線３８を介して供給される制御信号ＩＬＬに応じて、有機ＥＬ素子３２を非発光状態とするときにオフ状態となり、有機ＥＬ素子３２への電流供給を遮断する機能を果たす。なお、トランジスタＳＷ４及び配線３８は省略されてもよい。
図１９は、有機ＥＬ装置の他の回路構成例を説明する図である。なお、上述した図１７に示した回路と共通する構成要素には同符号が付されている。それらの構成要素については詳細な説明を省略する。本例の画素回路３０ａはｎチャネル型のトランジスタを含んで構成されており、その関係上、上記図１７に示した回路と比較して、画素回路３０ａ、有機ＥＬ素子３２、電源１６及びグランドの接続関係が相違している。図示のように、各画素回路３０ａは各節点２８を介して共通グランドに接続される。そして、各節点２８は、上述した導電性の基板１０に電気的に接続される。すなわち、基板１０が電源供給経路の一部としての機能を果たす。また、各有機ＥＬ素子３２の一方端子に対して電源１６から電圧Ｖｓｕｂが供給される。
次いで、画素回路３０ａの構成例を説明する。本画素回路は、実施の形態１の図４と同様である。なお、上述した図３に示した画素回路３０と共通する構成要素については同符号が付されている。それらについての詳細な説明は省略する。図４に例示する画素回路３０ａでは、電流制御用トランジスタＤＲとして、ｎチャネル型の電界効果型トランジスタが用いられている。その関係上、電源１６、電流制御用トランジスタＤＲ、有機ＥＬ素子３２、グランドの接続状態が上記の画素回路３０とは異なっている。具体的には、電流制御用トランジスタＤＲは、ソースが有機ＥＬ素子３２の一方端子と接続されており、ドレインが節点２８と接続されている。有機ＥＬ素子３２は、他方端子が電源１６の高電位側端子と接続されている。
図２０は、画素回路３０ａの他の構成例を説明する図である。上述した図１８に示した画素回路３０と同様に、本例の画素回路３０ａは、電流制御用トランジスタＤＲの閾値電圧のばらつきを補償することができる回路構成となっている。なお、図１８に例示した画素回路３０と共通する構成要素については同符号が付されており、これらについては詳細な説明を省略する。図２０に例示する画素回路３０ａにおいても、電流制御用トランジスタＤＲとして、ｎチャネル型の電界効果型トランジスタが用いられている。その関係上、電源１６、電流制御用トランジスタＤＲ、有機ＥＬ素子３２、グランドの接続状態が上記の図１８に示した画素回路３０とは異なっている。具体的には、電流制御用トランジスタＤＲは、ソースが有機ＥＬ素子３２の一方端子と接続されており、ドレインが節点２８と接続されている。有機ＥＬ素子３２は、他方端子が電源１６の高電位側端子と接続されている。
次に、本実施の形態の有機ＥＬ装置の製造方法について詳細に説明する。
図２１〜図２３は、有機ＥＬ装置の製造方法の一例を説明する工程断面図である。本例では、コプレーナ型のトランジスタを用いて画素回路を構成する場合について説明する。
まず、導電性の基板１０の一方面上に絶縁膜５０を形成する（図２１（Ａ））。絶縁膜５０としては、例えば酸化シリコン（ＳｉＯｘ）膜、窒化シリコン（ＳｉＮ）膜、酸化窒化シリコン（ＳｉＯＮ）膜、セラミックス薄膜、などの絶縁膜が挙げられる。絶縁膜５０の形成方法としては既知の手法を適宜選択すればよく、例えば化学気相堆積法（ＣＶＤ法）、スパッタリング法などが挙げられる。また、導電性の基板１０に対して酸化性雰囲気でアニールしたり、陽極酸化処理を施したりすることによって基板１０の表面に得られる絶縁膜を絶縁膜５０として用いることもできる。特に、基板１０としてステンレス基板を採用した場合には、基板表面に形成される酸化クロムの不動態皮膜を絶縁膜５０として利用することも好ましい。
次に、所定形状（例えば島状）にパターニングされた半導体膜５２、５４を形成する（図２１（Ｂ））。半導体膜５２は後に薄膜トランジスタの活性層（チャネル形成領域）となり、半導体膜５４は後に容量素子の一方電極となる。各半導体膜５２、５４としては、アモルファスシリコン膜、ポリシリコン膜、単結晶シリコン膜、酸化物半導体膜、有機半導体膜など、一般的に知られた半導体膜が挙げられる。これらの半導体膜の形成方法としては既知の手法を適宜選択すればよく、例えば化学気相堆積法、スパッタリング法、塗布法などが挙げられる。本実施の形態では、一例としてポリシリコン膜を用いて半導体膜５２、５４を形成する。
次に、各半導体膜５２、５４を覆う絶縁膜５６を基板１０上に形成する（図２１（Ｃ））。この絶縁膜５６は、半導体膜５２に対応する箇所が後に薄膜トランジスタのゲート絶縁膜として機能し、半導体膜５４に対応する箇所が容量素子の構成要素である誘電体層として機能する。絶縁膜５６としては、例えば酸化シリコン（ＳｉＯ2）膜、窒化シリコン（ＳｉＮ）膜、酸化窒化シリコン（ＳｉＯＮ）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、酸化ハフニウム（ＨｆＯ）膜、などの絶縁膜が挙げられる。また、各半導体膜５２、５４の形成後、半導体膜５４に対してイオン注入を行う（図２１（Ｃ））。
次に、各電極５８、６０を形成する（図２１（Ｄ））。電極５８は薄膜トランジスタのゲート電極として機能するものであり、以後これを「ゲート電極５８」と称する場合もある。また、電極６０は後に容量素子の一方電極として機能する。また本工程では、図示しない他の電極や配線も併せて形成される。それらの電極や配線は、上述した画素回路や走査線、信号線等を構成する。各電極５８、６０は、例えばアルミニウム膜などの導電膜を絶縁膜５６上に成膜し、その後当該導電膜をパターニングすることによって得られる。また、各電極５８、６０の形成後、ゲート電極５８をマスクとして用いて半導体膜５２に対するイオン注入（いわゆる自己整合イオン注入）を行う。それにより、半導体膜５２にはセルフアライン構造のソースドレイン領域が形成される。具体的には、半導体膜５２のゲート電極５８の直下にはチャネル形成領域６６が形成され、このチャネル形成領域６６の両側にソースドレイン領域６２、６４が形成される。なお、ソースドレイン領域をトランジスタの一端もしくは他端と呼ぶこともある。この結果、図示のようにコプレーナ型の薄膜トランジスタが完成する。この薄膜トランジスタは、上述した電流制御用トランジスタＤＲ（図３等参照）として機能する。なお、図示しないが同様にして他にも薄膜トランジスタが形成され、それぞれ上述したトランジスタＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４として機能する。また、イオン注入がなされ、導電率が高まった半導体膜５４と、電極６０と、の間に絶縁膜５６が挟まれた箇所に容量素子が完成する。この容量素子は、上述した保持容量Ｃｓとして機能する。
次に、各電極５８、６０を覆う第１中間絶縁膜６８を基板１０上に形成する（図２２（Ａ））。第１中間絶縁膜６８としては、上記した絶縁膜５０と同様の材料からなる絶縁膜を用いることができるほか、塗布法による酸化シリコン膜（ＳＯＧ膜、spin on glass膜）、ポリイミドやアクリル等の有機絶縁膜、などを採用することもできる。これらのＳＯＧ膜や有機絶縁膜を採用する場合には、塗布法などの簡便な成膜方法を用いることができるので好ましい。
次に、基板１０上の所定箇所にコンタクトホール７０、７２、７４、７６をそれぞれ形成する（図２２（Ｂ））。より詳細には、コンタクトホール７０は、ゲート電極５８等から構成される薄膜トランジスタに近接した位置に、絶縁膜５０、５６、第１中間絶縁膜６８を全て除去して基板１０に到達し、基板１０の一方面が露出するように形成される。コンタクトホール７２は、絶縁膜５６、第１中間絶縁膜６８を全て除去してソースドレイン領域６２に到達し、ソースドレイン領域６２の一方面が露出するように形成される。コンタクトホール７４は、絶縁膜５６、第１中間絶縁膜６８を全て除去してソースドレイン領域６４に到達し、ソースドレイン領域６４の一方面が露出するように形成される。コンタクトホール７６は、第１中間絶縁膜６８を除去して電極６０に到達し、電極６０の一方面が露出するように形成される。
次に、各配線７８、７９及びその他の図示しない電極や配線を形成する（図２２（Ｃ））。各電極や各配線は、上述した画素回路や走査線、信号線等を構成する。各配線７８、７９等は、例えばアルミニウム膜などの導電膜を第１中間絶縁膜６８上に成膜し、その後当該導電膜をパターニングすることによって得られる。図示のように、配線７８は、コンタクトホール７０、７４、７６に渡り、かつ各コンタクトホール７０、７４、７６に埋設される。この配線７８は、コンタクトホール７０を介して基板１０と電気的に接続され、コンタクトホール７４を介してソースドレイン領域６４と電気的に接続され、かつコンタクトホール７６を介して電極６０と電気的に接続される。これにより、薄膜トランジスタや容量素子を含んで構成された画素回路が基板１０と電気的に接続される。より詳細には、薄膜トランジスタがｐチャネル型である場合には、当該薄膜トランジスタのソースと基板１０とが配線７８を介して接続された状態となる。また、保持容量Ｃｓの電極６０と基板１０とが配線７８を介して接続された状態となる。従って、かかる構成（工程）によれば、トランジスタや保持容量と基板１０に接続を簡単な構成（工程）で図ることができる。なお、薄膜トランジスタがｎチャネル型である場合には、当該薄膜トランジスタのドレインと基板とが配線７８を介して接続された状態となる。
また、図示のように、配線７９は、コンタクトホール７２に埋設され、ソースドレイン領域６２と電気的に接続される。なお、基板１０としてステンレス基板を用いた場合には、コンタクトホール７０を開口した箇所が大気中に晒されると基板表面に不動態皮膜が形成されるため注意が必要である。具体的には、この不動態皮膜により、基板１０と配線７８との接触不良が生じるおそれがある。この場合には、配線７８を形成するのに先立って、真空中で基板１０の表面をプラズマに曝す等の処理を行い、不動態皮膜を除去するとよい。
次に、各配線７８、７９を覆う第２中間絶縁膜８０を基板１０上に形成する（図２２（Ｄ））。第２中間絶縁膜８０は、上記した第１中間絶縁膜６８と同様にして形成することができる。その後、配線７９の一部を露出させるコンタクトホールを形成する。更に、このコンタクトホールを介して配線７９と電気的に接続される画素電極（陽極）８２を第２中間絶縁膜８０上に形成する。本実施の形態では、いわゆるトップエミッション型の有機ＥＬ装置を想定しているため、より大きい開口率を得るために、画素電極８２は、薄膜トランジスタ及び容量素子と上下方向で重なる位置に形成されている。画素電極８２は、例えばアルミニウム膜などの導電膜を第２中間絶縁膜８０上に成膜し、その後当該導電膜をパターニングすることによって得られる。
次に、画素電極８２を露出させる開口８６を有する隔壁層８４を第２中間絶縁膜８０上に形成する（図２３（Ａ））。この隔壁層８４は、例えばポリイミド膜やアクリル膜の樹脂膜を画素電極８２上および第２中間絶縁膜８０上に成膜し、その後当該樹脂膜をパターニングすることによって得られる。
次に、開口８６の内部の画素電極８２上に発光層８８を形成する（図２３（Ｂ））。この発光層８８は、低分子材料、高分子材料のいずれを用いて形成してもよい。また、発光層８８の形成方法については、蒸着法、塗布法、液滴吐出法（インクジェット法）など種々の公知技術を用いることができる。なお、発光層８８には、電子注入層、電子輸送層、正孔注入層、正孔輸送層などの各種機能層が設けられていてもよい。
次に、隔壁層８４上に、各発光層８８に渡って共通電極（陰極）９０を形成する（図２３（Ｃ））。本実施の形態では、有機ＥＬ装置の構造としてトップエミッション構造を採用しているので、発光層８８からの発光を図中上側（基板１０へ向かわない方向）へ取り出せるように、光透過性又は半透過性の導電膜を用いて共通電極９０が形成される。このような導電膜としては、例えばインジウム錫酸化物（ＩＴＯ）膜が挙げられる。画素電極８２、発光層８８及び共通電極９０によって有機ＥＬ素子が構成される。薄膜トランジスタがｐチャネル型である場合、この有機ＥＬ素子は、一方端子としての画素電極８２が配線７９を介して薄膜トランジスタのドレインと接続され、他方端子としての共通電極９０が共通グランド（図示せず）と接続される。なお、薄膜トランジスタがｎチャネル型である場合、この有機ＥＬ素子は、一方端子としての画素電極８２が配線７９を介して薄膜トランジスタのソースと接続され、他方端子としての共通電極９０が電源１６（図示せず）と接続される。
以上のようにして、各回路素子（薄膜トランジスタ、容量素子）と基板１０とが電気的に接続されており、各画素部が基板１０を電力供給経路の一部として利用した有機ＥＬ装置が得られる。
次に、本実施の形態の有機ＥＬ装置の製造方法の他の例として、逆スタガード型のトランジスタを用いて画素回路を構成する場合について説明する。
図２４〜図２６は、有機ＥＬ装置の製造方法の一例を説明する工程断面図である。
まず、導電性の基板１０の一方面上に絶縁膜１００を形成する（図２４（Ａ））。この絶縁膜１００は、上記の絶縁膜５０と同様にして形成される。
次に、絶縁膜１００の所定位置にコンタクトホール１０１を形成する（図２４（Ｂ））。図示のように、このコンタクトホール１０１は、基板１０の一方面が露出するように形成される。
次に、電極１０２、１０４及び配線１０６を形成する（図２４（Ｃ））。電極１０２は後に薄膜トランジスタのゲート電極として機能するものであり、以後これを「ゲート電極１０２」と称する場合もある。また、電極１０４は後に容量素子の一方電極として機能する。また、配線１０６は、基板１０の一方面と接触するように形成される。
次に、各電極１０２、１０４及び配線１０６を覆う絶縁膜１０８を基板１０上に形成する（図２４（Ｄ））。この絶縁膜１０８は、電極（ゲート電極）１０２に対応する箇所が後に薄膜トランジスタのゲート絶縁膜として機能し、電極１０４に対応する箇所が容量素子の構成要素である誘電体層として機能する。絶縁膜１０８は、上記の絶縁膜５６と同様にして形成できる。
次に、所定形状（例えば島状）にパターニングされた半導体膜１１０を形成する（図２５（Ａ））。半導体膜１１０は後に薄膜トランジスタの活性層（チャネル形成領域）となる。半導体膜１１０は、上記した半導体膜５２、５４と同様にして形成できる。
次に、基板１０上の所定箇所にコンタクトホール１１１を形成する（図２５（Ｂ））。より詳細には、コンタクトホール１１１は、ゲート電極１０２等から構成される薄膜トランジスタに近接した位置に、絶縁膜１０８を除去して配線１０６に到達し、配線１０６の一方面が露出するように形成される。
次に、ドープ半導体膜１１２及び配線１１４を連続成膜し、所定形状にパターニングする（図２５（Ｃ））。より詳細には、ドープ半導体膜１１２及び配線１１４は、電極１０４から電極１０２に渡り、かつ配線１０６と電気的に接続されるように形成される。また、半導体膜１１０の一部（ゲート電極１０２の上部に該当する領域）が除去される。
次に、各配線１１４を覆う中間絶縁膜１１６を基板１０上に形成する（図２５（Ｄ））。中間絶縁膜１１６は、上記した第２中間絶縁膜８０と同様にして形成することができる。その後、配線１１４の一部を露出させるコンタクトホールを形成する。更に、このコンタクトホールを介して配線１１４と電気的に接続される画素電極（陽極）１１８を第２中間絶縁膜１１６上に形成する。本実施の形態では、いわゆるトップエミッション型の有機ＥＬ装置を想定しているため、より大きい開口率を得るために、画素電極１１８は、薄膜トランジスタ及び容量素子と上下方向で重なる位置に形成されている。
次に、画素電極１１８を露出させる開口１２２を有する隔壁層１２０を第２中間絶縁膜１１６上に形成する（図２６（Ａ））。この隔壁層１２０は上述した隔壁層８４と同様に形成することができる。
次に、開口１２２の内部の画素電極１１８上に発光層１２４を形成する（図２６（Ｂ））。この発光層１２４は、上述した発光層８８と同様に形成することができる。
次に、隔壁層１２０上に、各発光層１２４に渡って共通電極（陰極）１２６を形成する（図２６（Ｃ））。この共通電極１２６は上述した共通電極９０と同様に形成することができる。
以上のようにして、各回路素子（薄膜トランジスタ、容量素子）と基板１０とが電気的に接続されており、各画素部が基板１０を電力供給経路の一部として利用した有機ＥＬ装置が得られる。
次に、本実施の形態の有機ＥＬ装置の製造方法の他の例として、順スタガード型のトランジスタを用いて画素回路を構成する場合について説明する。
図２７〜図２９は、有機ＥＬ装置の製造方法の一例を説明する工程断面図である。
まず、導電性の基板１０の一方面上に絶縁膜１５０を形成する（図２７（Ａ））。この絶縁膜１５０は、上記の絶縁膜５０と同様にして形成される。
次に、絶縁膜１５０の所定位置にコンタクトホール１５１を形成する（図２７（Ｂ））。図示のように、このコンタクトホール１５１は、基板１０の一方面が露出するように形成される。
次に、配線１５２、１５４を形成する（図２７（Ｃ））。配線１５２、１５４は後に薄膜トランジスタのソースドレイン電極として機能するものである。また、配線１５４は、その一部がコンタクトホール１５１を介して基板１０の一方面と接触するように形成される。
次に、各配線１５２、１５４を覆う形状のドープ半導体膜１５６、１５８を形成する（図２７（Ｄ））。具体的には、各ドープ半導体膜１５６、１５８は、例えば化学気相堆積法（ＣＶＤ法）やスパッタリング法等の成膜法を用いて基板１０上に半導体膜を形成した後に、当該半導体膜を各配線１５２、１５４の形状に対応してパターニングすることによって得られる。また、液滴吐出法を用いて、各配線１５２、１５４の表面に液体材料を塗布することによって各ドープ半導体膜１５６、１５８を形成することもできる。
次に、所定形状（例えば島状）にパターニングされた半導体膜１６０を形成する（図２８（Ａ））。半導体膜１６０は後に薄膜トランジスタの活性層（チャネル形成領域）となる。半導体膜１６０は、上記した半導体膜５２、５４と同様にして形成できる。本実施の形態では、半導体膜１６０は、配線１５２と配線１５４に渡って形成される。また、先に形成されたドープ半導体膜１５６は、半導体膜１６０の形成時（パターニング時）に併せて除去される。また、ドープ半導体膜１５８は、半導体膜１６０に覆われた部分が残留し、それ以外は半導体膜１６０の形成時（パターニング時）に除去される。この結果、半導体膜１６０と配線１５２の間、半導体膜１６０と配線１５４の間、にはそれぞれドープ半導体膜１５８が介在する状態となる。
次に、各電極１５２、１５４及び半導体膜１６０を覆う絶縁膜１６２を基板１０上に形成する（図２８（Ｂ））。この絶縁膜１６２は、詳細を後述するように、薄膜トランジスタのゲート絶縁膜として機能するとともに、容量素子の構成要素である誘電体層としても機能する。絶縁膜１６２は、上記の絶縁膜５６と同様にして形成できる。
次に、電極１６４、１６６を形成する（図２８（Ｃ））。具体的には、電極１６４は、絶縁膜１６２を挟んで半導体膜１６０と重なる位置に形成される。この電極１６４は後に薄膜トランジスタのゲート電極として機能するものであり、以後これを「ゲート電極１６４」と称する場合もある。電極１６６は、絶縁膜１６２を挟んで電極１５４の一部と重なる位置に形成される。この電極１６６は後に容量素子の一方電極として機能する。
次に、各電極１６４、１６６を覆う中間絶縁膜１６８を基板１０上に形成する（図２８（Ｄ））。中間絶縁膜１６８は、上記した第２中間絶縁膜８０と同様にして形成することができる。
次に、配線１５２の一部を露出させるコンタクトホールを形成する。更に、このコンタクトホールを介して配線１５２と電気的に接続される画素電極（陽極）１７０を中間絶縁膜１６８上に形成する（図２９（Ａ））。本実施の形態では、いわゆるトップエミッション型の有機ＥＬ装置を想定しているため、より大きい開口率を得るために、画素電極１７０は、薄膜トランジスタ及び容量素子と上下方向で重なる位置に形成されている。
次に、画素電極１７０を露出させる開口１７４を有する隔壁層１７２を中間絶縁膜１６８上に形成する（図２９（Ｂ））。この隔壁層１７２は上述した隔壁層８４と同様に形成することができる。
次に、開口１７４の内部の画素電極１７０上に発光層１７６を形成する（図２９（Ｃ））。この発光層１７６は、上述した発光層８８と同様に形成することができる。
次に、隔壁層１７２上に、各発光層１７６に渡って共通電極（陰極）１７８を形成する（図２９（Ｄ））。この共通電極１７８は上述した共通電極９０と同様に形成することができる。
以上のようにして、各回路素子（薄膜トランジスタ、容量素子）と基板１０とが電気的に接続されており、各画素部が基板１０を電力供給経路の一部として利用した有機ＥＬ装置が得られる。
以上のように、本実施の形態によれば、有機ＥＬ素子及び画素回路（駆動回路）に対して電源（電力）を供給する経路の一部として導電性の基板を利用することができる。それにより、基板上のどこに有機ＥＬ素子を配置したとしても基板を介して電源を供給可能となり、基板面内における電源電位の不均一を解消できる。よって、有機ＥＬ素子の発光輝度の面内分布をより均一にすることが可能な有機ＥＬ装置が得られる。
即ち、図３０の本実施の形態の効果を説明するための比較のための有機ＥＬ素子の要部平面図に示すように、ガラス基板のような絶縁性基板上に例えばコプレーナ型のトランジスタを用いて画素回路を構成する場合、図３０に示すように、画素部１２の列もしくは行間に電源供給線５０ａを複数本配置させなければならない。なお、複数の電源供給線５０ａに共通接続されている共通電源供給線を５０ｂとする。このような場合、共通電源供給線５０ｂから離れた電源供給線５０ａの位置においては、その配線抵抗によって電位が低下する恐れがある。従って、共通電源供給線５０ｂから離れた位置の画素部１２においてＥＬ電極に印加される電位が低下し、その輝度が低下する。また、画素の位置（例えば、共通電源供給線５０ｂと近い画素と遠い画素）によって輝度にばらつきが生じ、安定的な表示を行うことができない。
これに対し本実施の形態によれば、前述した、導電性基板を介して画素部１２毎に電源を供給することとしたので、電源電位の不均一を解消できる。よって、有機ＥＬ素子の発光輝度の面内分布をより均一にすることができる。また、装置の表示性能を向上させることができる。
＜実施の形態３＞
実施の形態２においては、導電性基板上に形成される画素回路やそのトランジスタ構成について詳細に説明したが、本実施の形態においては、導電性基板に電源電位を供給する際の外部接続電極（外部端子、パッド）であるＥＬ電源供給用パッド１０Ｐの位置について詳細に説明する。
なお、実施の形態１および２において詳細に説明したように、各画素の接続方法、各画素の内部に設けられる駆動回路および駆動回路を構成するトランジスタの構成等について種々の構成を取り得ることは、本実施の形態においても同様である。従って、重複した説明を省略し、本実施の形態においては、上記外部接続電極の位置について詳細に説明する。
図３１は、本実施の形態の有機ＥＬ装置の構成を示す要部平面図であり、図３２は、図３１のＩ−Ｉ'部の要部断面図である。
図３１に示すように、導電性基板１０には、略矩形のアクティブマトリクス部６１が設けられ、このアクティブマトリクス部６１には、マトリクス状に画素（駆動回路）が配置される。図１７および図１９等を参照しながら詳細に説明した通り、アクティブマトリクス部６１には、図中の水平方向（第１方向）に延在する複数の走査線（書き込み用走査線）２０及びリセット線（消去用走査線）２４と、これらの走査線２０等と交差して配列された複数の信号線（データ線）２２とが配置され、各画素（画素回路（駆動回路）３０及び有機ＥＬ素子３２）は、走査線２０と信号線２２との各交点に配置される。
図３１においては、各走査線２０に制御信号を供給する書込み用走査ドライバ３４Ａと、各リセット線２４に制御信号を供給する消去用走査ドライバ３４Ｂが、アクティブマトリクス部６１の両側であって、ｙ方向に延在する辺に沿ってそれぞれ配置されている。また、各信号線２２に制御信号を供給するドライバ（データドライバ）３６は、アクティブマトリクス部６１のｘ方向に延在する辺に沿って配置され、この辺と対向する辺側には、各信号線２２の端部に信号供給用パッド２２Ｐが配置されている。この信号供給用パッド２２Ｐは、ｘ方向に並んで配置され、その両側には、書込み用走査ドライバ３４Ａと接続されるパッド３４ＡＰおよび消去用走査ドライバ３４Ｂと接続されるパッド３４ＢＰが配置され、さらにこれらの外側には、ＥＬ電源（電圧Ｖｓｕｂ）供給用パッド１０Ｐが配置されている。このように、信号供給用パッド２２Ｐ、パッド３４ＡＰ、パッド３４ＢＰ等とＥＬ電源供給用パッド１０Ｐとが並んで配置されている。このように、ＥＬ電源供給用パッド１０Ｐと他のパッドを並べて配置することにより外部配線（例えば、フイルムに印刷された外部配線）との接続が容易になる。例えば、外部配線としてフィルムに印刷された配線を用いる場合、配線とパッド（ＥＬ電源供給用パッド１０Ｐを含む）とを圧着することにより、容易に実装を行うことができる。
図３２に示すように、これらのパッド（２２Ｐ、３４ＢＰ、１０Ｐ）は導電性膜よりなり、このうち信号供給用パッド２２Ｐおよびパッド３４ＢＰ（パッド３４ＡＰも同様である）は、導電性基板１０上に絶縁膜６３を介して配置され、ＥＬ電源供給用パッド１０Ｐは、絶縁膜６３の開口部であるコンタクトホールＣ１中およびその上部に配置されている。この絶縁膜６３は、例えば、図２３（Ｃ）に示す複数の絶縁膜（５０、５６、６８、８０、８４）の内いずれかの膜、もしくはこれらの積層膜である。このように、アクティブマトリクス部６１の外周に必要に応じて適宜膜を堆積し、その上部にパッド（２２Ｐ、３４ＢＰ等）を形成し、また、その一部を選択的に除去することによりコンタクトホールＣ１を形成し、その内部および上部に導電性膜を堆積することによりパッド（１０Ｐ）を形成する。なお、もちろん絶縁膜６３を絶縁膜（５０、５６、６８、８０、８４）とは別に形成してもよい。また、これらのパッドを各種配線層や電極層（例えば７８や８２）と同層の膜で形成してもよいし、異なる層に別途設けてもよい。このように、本実施の形態においては、実施の形態２等において詳細に説明した画素の形成工程に加え、複数の駆動回路および有機エレクトロルミネッセンス素子が形成されるアクティブマトリクス部６１（画素領域）の外周に、導電性基板１０と接続されるＥＬ電源供給用パッド１０Ｐを形成する工程を有する。
従って、ＥＬ電源供給用パッド１０Ｐに電圧Ｖｓｕｂが印加されると導電性基板１０を介して各画素（画素回路３０、より具体的には画素回路３０を構成する保持容量Ｃｓや電流制御用トランジスタＤＲの一端）に電圧Ｖｓｕｂが供給される（図３等参照）。
このように、本実施の形態においては、導電性基板１０を介して画素毎に電源を供給することとしたので、実施の形態２で詳細に説明したように、電源電位の不均一を解消できる。よって、有機ＥＬ素子の発光輝度の面内分布をより均一にすることができる。また、装置の表示性能を向上させることができる。
また、導電性基板を介して画素毎に電源を供給することで、信号線２２の配線間隔（ピッチ）を縮小することができる。また、有機ＥＬ装置の縮小化もしくは高集積化を図ることができる。
これらの事項を図３３を参照しながら説明する。図３３は、本実施の形態の効果を説明するための有機ＥＬ装置（比較例）の構成を示す要部平面図である。なお、図３１等と同じ部位には同一の符号を付しその詳細な説明を省略する。
図３３に示すように、絶縁性基板７０を用いた場合、各画素には、信号線２２の他、電源供給線７３を接続する必要がある。例えば、図３３に示す場合には、信号線２２間に電源供給線７３が配置されている。従って、これらの配線間隔を所定の距離確保する必要がある。なお、これらの配線を異なる層で形成することにより配線間隔を縮小することも可能であるが、これらの配線と各画素とのコンタクトを取る必要があるため、多層配線としても配線間隔の縮小には限界がある。また、図３３においては、電源供給線７３の各部における電源電位の不均一を低減するため、配線幅の広い共通電源線７３Ａをｘ方向に配置し、この共通電源線７３Ａからｙ方向に電源供給線７３を配置してある。従って、共通電源線７３Ａを配置するスペースを確保する必要があり、また、共通電源線７３Ａと共通電源線７３Ａとを接続するためのコンタクト部７３Ｃを確保する必要があることから、前述した配線間隔の低減が困難である。なお、７３ＡＰは、共通電源線用のパッドである。
これに対し、本実施の形態によれば、導電性基板１０を介して画素毎に電源を供給することとしたので、電源供給線７３を配置する必要がないため、信号線２２の配線間隔を縮小することができる。例えば、図３１と図３３を比較した場合、アクティブマトリクス部６１のｘ方向の幅を縮小することができる。また、共通電源線７３Ａを配置する必要がないため、例えば、図３１と図３３を比較した場合、アクティブマトリクス部６１のｙ方向の幅を縮小することができる。
このように、有機ＥＬ装置の縮小化、特に画素領域（表示領域）の外周の面積を小さくすることができる。言い換えれば、狭額化することができる。また、有機ＥＬ装置の高集積化を図ることができる。
＜実施の形態４＞
実施の形態３においては、ＥＬ電源供給用パッド１０Ｐを、略矩形の導電性基板１０の一辺の両端に形成したが、本実施の形態においては、略矩形の導電性基板１０の四隅にＥＬ電源供給用パッド１０Ｐを配置している。以下、図面を参照しながら説明する。なお、実施の形態３と同じ部位には同一の符号を付しその詳細な説明を省略する。また、実施の形態２において詳細に説明したように、各画素の接続方法、各画素の内部に設けられる駆動回路および駆動回路を構成するトランジスタの構成として種々の構成を取り得ることは、本実施の形態においても同様である。
図３４は、本実施の形態の有機ＥＬ装置の構成を示す要部平面図であり、図３５は、図３４のＩＩ−ＩＩ'部の要部断面図である。
図３４に示すように、本実施の形態においては、略矩形の導電性基板１０の四隅にＥＬ電源供給用パッド１０Ｐを配置している。言い換えれば、アクティブマトリクス部６１の外周部であって、その四隅近傍にＥＬ電源供給用パッド１０Ｐを配置している。この場合も、実施の形態３と同様に、ＥＬ電源供給用パッド１０Ｐは、絶縁膜６３の開口部であるコンタクトホールＣ１中およびその上部に配置される（図３５参照）。従って、ＥＬ電源供給用パッド１０Ｐに電圧Ｖｓｕｂが印加されると導電性基板１０を介して各画素（画素回路３０、より具体的には画素回路３０を構成する保持容量Ｃｓや電流制御用トランジスタＤＲの一端）に電圧Ｖｓｕｂが供給される（図３等参照）。
このように、本実施の形態においては、略矩形の導電性基板１０の四隅にＥＬ電源供給用パッド１０Ｐを配置したので、実施の形態３の効果に加え、導電性基板１０の各部位における電位の均一性がより向上する。従って、導電性基板１０の電位の面内ばらつきをより低減でき、有機ＥＬ素子の発光輝度の面内分布をより均一にすることができる。また、装置の表示性能を向上させることができる。
なお、図３５においては、ＥＬ電源供給用パッド１０Ｐを、導電性基板１０の表面（画素形成側）から取り出すため、絶縁膜６３の開口部であるコンタクトホールＣ１中およびその上部に配置したが、図３６に示すように、導電性基板１０の裏面にＥＬ電源供給用パッド１０Ｐを配置してもよい。図３６は、本実施の形態の有機ＥＬ装置の他の構成を示す要部断面図であり、図３４のＩＩ−ＩＩ'部に対応する。この場合、コンタクトホールＣ１の形成工程を省略でき、有機ＥＬ装置の製造工程の簡略化を図ることができる。また、このパッド１０Ｐは電源供給用配線と接続される。この電源供給用配線は、例えば、他の実装基板（例えばプリント基板）に配置され、例えば、かかる配線と上記パッド１０Ｐが接触するよう実装基板上に導電性基板１０を配置し、実装する。なお、上記パッド１０Ｐの形成を省略し、電源供給用配線と導電性基板１０の一部が接触するよう実装基板上に配置し、実装してもよい。このように、本実施の形態においては、実施の形態２等において詳細に説明した画素の形成工程に加え、導電性基板の裏面の一部と電源供給用配線（外部配線）とを接続する工程を有する。かかる構成（工程）により、導電性基板に容易に電源を供給することができる。
＜実施の形態５＞
実施の形態３および４においては、各信号線２２に制御信号を供給するドライバ３６を、アクティブマトリクス部６１のｘ方向に延在する辺に沿って配置させ、この辺と対向する辺側に、信号供給用パッド２２Ｐを配置したが、本実施の形態においては、ドライバ３６とドライバ３６に接続されるパッド３６Ｐとを同じ側に配置している。また、ＥＬ電源供給用パッド１０Ｐを略矩形状の導電性基板１０の各辺に沿って、複数配置している。以下、図面を参照しながら説明する。なお、実施の形態２と同じ部位には同一の符号を付しその詳細な説明を省略する。また、実施の形態２において詳細に説明したように、各画素の接続方法、各画素の内部に設けられる駆動回路および駆動回路を構成するトランジスタの構成等について種々の構成を取り得ることは、本実施の形態においても同様である。
図３７は、本実施の形態の有機ＥＬ装置の構成を示す要部平面図である。図示するように、本実施の形態においては、略矩形の導電性基板１０の外周部に沿って複数のＥＬ電源供給用パッド１０Ｐを配置している。言い換えれば、アクティブマトリクス部６１の外周部と導電性基板１０の端部との間に、導電性基板１０の各辺に沿って複数個のＥＬ電源供給用パッド１０Ｐが配置されている。なお、この際、略矩形の導電性基板１０の四隅にＥＬ電源供給用パッド１０Ｐを配置し、さらに、そのＥＬ電源供給用パッド１０Ｐ間に複数のＥＬ電源供給用パッド１０Ｐ（図３７においては、２個）を配置してもよい。また、ＥＬ電源供給用パッド１０Ｐ間が等間隔となるよう調整してもよい。もちろん、他のパッドとの関係でＥＬ電源供給用パッド１０Ｐの位置を調整してもよい。
このように、本実施の形態によれば、実施の形態４の効果に加え、導電性基板１０の各部位における電位の均一性がより向上する。従って、導電性基板１０の電位の面内ばらつきをより低減でき、有機ＥＬ素子の発光輝度の面内分布をより均一にすることができる。また、装置の表示性能を向上させることができる。
また、本実施の形態においては、ドライバ３６とドライバ３６に接続されるパッド３６Ｐとを同じ側に配置している。即ち、略矩形の導電性基板２０のｘ方向に延在する辺に沿ってドライバ３６を配置し、さらに、その外側にドライバ３６に接続されるパッド３６Ｐを配置する。このパッド３６Ｐは、ドライバ３６を介して各信号線２２に接続される。
このように、例えば図３３を参照しながら説明した共通電源線７３Ａの位置にドライバ３６を配置することで、レイアウトを最適化し、有機ＥＬ装置の縮小化もしくは高集積化を図ってもよい。
＜実施の形態６＞
ここでは、有機ＥＬ装置のより詳細な構成やその動作について説明する。図３８は、有機ＥＬ装置の構成を示す回路図の一例であり、図３９は、有機ＥＬ装置の動作を示すタイミングチャートである。
図３８に示すように、アクティブマトリクス部６１の周囲には、各走査線２０に制御信号を供給する書込み用走査ドライバ３４Ａ、各リセット線２４に制御信号を供給する消去用走査ドライバ３４Ｂ、および各信号線２２に制御信号を供給するドライバ（データドライバ）３６が配置されている。これらと各画素（画素回路３０及び有機ＥＬ素子３２）の接続については、図１７および実施の形態１の図３等を参照しながら説明した通りである。
なお、ＶＤＡＴ１〜ＶＤＡＴｍは、データドライバ３６の出力信号を示し、ＹＳＥＬ１〜ＹＳＥＬｎは、書き込み用走査ドライバ３４Ａの出力信号を示し、また、ＹＥＲＳ１〜ＹＥＲＳｎは、消去用走査ドライバ３４Ｂの出力信号を示す。
ここで、書込み用走査ドライバ３４Ａは、レベルシフタ３４Ａ１およびシフトレジスタ３４Ａ２を有しており、これらは各種配線により接続されている。シフトレジスタ３４Ａ２には、書込み用走査ドライバ用クロック信号ＣＬＹＳ、書込み用走査ドライバ用クロック反転信号ＸＣＬＹＳおよび書込み用走査ドライバ用スタートパルスＳＰＹＳが入力される。書込み用走査ドライバ３４Ａのレベルシフタ３４Ａ１により、走査線２０（ＹＳＥＬ１〜ＹＳＥＬｎ）が順次選択され、シフトレジスタ３４Ｂ２により選択された走査線２０の電位が上昇する。
消去用走査ドライバ３４Ｂは、レベルシフタ３４Ｂ１およびシフトレジスタ３４Ｂ２を有しており、これらは各種配線により接続されている。シフトレジスタ３４Ｂ２には、消去用走査ドライバ用クロック信号ＣＬＹＥ、書込み用走査ドライバ用クロック反転信号ＸＣＬＹＥおよび書込み用走査ドライバ用スタートパルスＳＰＹＥが入力される。消去用走査ドライバ３４Ｂのレベルシフタ３４Ｂ１によりリセット線２４（ＹＥＲＳ１〜ＹＥＲＳｎ）が順次選択され、シフトレジスタ３４Ａ２により選択されたリセット線２４の電位が上昇する。
ドライバ（データドライバ）３６は、シフトレジスタ３６１、第１ラッチ回路３６２および第２ラッチ回路３６３を有しており、これらは各種配線により接続されている。シフトレジスタ３６１には、データドライバ用クロック信号ＣＬＸ、データドライバ用クロック反転信号ＸＣＬＸおよびデータドライバ用スタートパルスＳＰＸが入力される。一方、第１ラッチ回路３６２には、シフトレジスタ３６１からの信号と、各種データ信号（デジタル電圧信号）ＶＤＡ、ＶＤＢ、ＶＤＣが入力される。また、第１ラッチ回路３６２には、ラッチ転送信号ＬＡＴが入力される。ドライバ（データドライバ）３６のシフトレジスタ３６１により、信号線２２（ＶＤＡＴ１〜ＶＤＡＴｍ）が順次駆動される。
なお、図中の信号線２０と走査線２０の交点に位置する矩形は、画素（画素回路３０及び有機ＥＬ素子３２）を示す。一部、画素の表示を省略してある。
次いで、上記有機ＥＬ装置の動作について図３９を参照しながら説明する。図３９において、横方向は時間を示し、縦方向は走査線の選択の様子を示している。図示するように、１フレーム（ｆｌａｍｅ）は、複数のサブフレーム（図３９では、４つ）ＳＦにより構成されている。例えば、サブフレームＳＦ１〜ＳＦ４の発光時間に重み（変化）をつけ、例えば、各サブフレームの発光時間をＳＦ１：ＳＦ２：ＳＦ３：ＳＦ４＝１：２：４：８（４ビット）とすることで、中間調を表現することができる。従って、この場合、４×４＝１６階調の表示が可能となり、赤（Ｒ）緑（Ｇ）青（Ｂ）の三色でカラー表示をした場合、１６階調の３乗である４０９６色を表現することができる。
各サブフレームＳＦ１〜ＳＦ４における動作について説明する。まず、選択走査線（ＹＳＥＬ）２０がアクティブとなり、発光／非発光を表すデータ信号（ＶＤＡＴ）が信号線２２を通じて各画素に書き込まれる。これにより各色の発光／非発光が定まる。次いで、一定時間後、リセット線２４（ＹＥＲＳ）がアクティブとなり、各画素の発光が停止（消灯）する。このような一連の動作を１フレームの間に複数回（図３９では、ＳＦ１〜ＳＦ４までの４回）繰り返すことにより、かつ、各サブフレームの時間（発光時間）に重み付けを持たせることにより、中間調を表現することができる。
このように、上記有機ＥＬ装置においては、信号線２２にデジタル信号（”１”又は”０”）が供給されることから、例えば、実施の形態１の図３等に示す電流制御用トランジスタＤＲは、完全なオン状態もしくはオフ状態を取る。従って、図１７等からも明確なように、電流制御用トランジスタＤＲがオン状態となる発光時には、電位Ｖｓｕｂが有機ＥＬ素子３２に供給される。従って、電位Ｖｓｕｂが不均一であると、その発光の程度に差が生じ、所定の発光輝度を確保できなくなる。さらに、前述の通り、中間調を表現する場合には、発光輝度のばらつきが、色調の階調差より大きくなると、結局のところ所定の色調が表現できなくなる。
従って、上記のようなデジタル駆動の有機ＥＬ装置、特に、中間調を表現するような駆動方法を採用する場合には、前述の実施の形態２〜５を適用して効果的である。即ち、導電性基板１０を介して画素毎に電源を供給することにより有機ＥＬ素子の発光輝度の面内分布をより均一にすることができ、所定の色調を表現することができる。また、導電性基板１０のパッドの位置を工夫して基板電位の変化を制御することにより有機ＥＬ素子の発光輝度の面内分布をより均一にすることができ、所定の色調を表現することができる。
なお、本実施の形態においては、デジタル駆動について説明したが、上記実施の形態は、アナログ駆動の有機ＥＬ装置に適用しても効果的である。例えば、アナログ駆動の場合には、電位Ｖｓｕｂの電位降下を考慮した設計がなされている。即ち、あらかじめ電位Ｖｓｕｂを高く設定することにより、電位Ｖｓｕｂの電位の変化の影響を受けないよう駆動回路やそれらを構成する素子性能が設定されている。しなしながら、上記実施の形態２〜６を適用することにより電位Ｖｓｕｂの降下を低減できるため、電位Ｖｓｕｂをあらかじめ低く設定することができる。言い換えれば、低電位駆動の有機ＥＬ装置を実現することができる。また、有機ＥＬ装置の電力消費を低減することができる。
なお、上記実施の形態においては、有機ＥＬ装置の構成例や駆動例について種々の形態を説明したが、この他、各画素に共通して電位が供給される有機ＥＬ素子について、広く適用可能である。即ち、当該電位を導電性基板を介して供給すればよい。
＜有機ＥＬ装置を備えた電子機器の具体例＞
次に、上述した有機ＥＬ装置を備えた電子機器の具体例について説明する。
図４０は、有機ＥＬ装置を表示部として備えた電子機器の具体例を示す斜視図である。
図４０（Ａ）は、電子機器の一例である携帯電話機を示す斜視図である。この携帯電話機１０００は、本実施の形態にかかる有機ＥＬ装置を用いて構成された表示部１００１を備えている。図４０（Ｂ）は、電子機器の一例である腕時計を示す斜視図である。この腕時計１１００は、本実施の形態にかかる有機ＥＬ装置を用いて構成された表示部１１０１を備えている。図４０（Ｃ）は、電子機器の一例である携帯型情報処理装置１２００を示す斜視図である。この携帯型情報処理装置１２００は、キーボード等の入力部１２０１、演算手段や記憶手段などが格納された本体部１２０２、及び本実施の形態にかかる有機ＥＬ装置を用いて構成された表示部１２０３を備えている。
なお、本発明は上述した実施の形態の内容に限定されるものではなく、本発明の要旨の範囲内において種々に変形して実施することが可能である。
有機ＥＬ装置の基本構造を説明する模式図である。 有機ＥＬ装置の基本構造を説明する模式図である。 有機ＥＬ装置の回路構成例を説明する図である。 有機ＥＬ装置の他の回路構成例を説明する図である。 有機ＥＬ装置の構造を説明する断面図である。 有機ＥＬ装置の構造を説明する断面図である。 有機ＥＬ装置の構造を説明する断面図である。 有機ＥＬ装置の製造方法の一例を説明する工程断面図である。 有機ＥＬ装置の製造方法の一例を説明する工程断面図である。 有機ＥＬ装置の製造方法の一例を説明する工程断面図である。 有機ＥＬ装置の製造方法の一例を説明する工程断面図である。 有機ＥＬ装置の製造方法の一例を説明する工程断面図である。 有機ＥＬ装置の製造方法の一例を説明する工程断面図である。 有機ＥＬ装置の製造方法の一例を説明する工程断面図である。 有機ＥＬ装置の製造方法の一例を説明する工程断面図である。 有機ＥＬ装置の製造方法の一例を説明する工程断面図である。 実施の形態２の有機ＥＬ装置の回路構成を説明する図である。 実施の形態２の画素回路の他の構成例を説明する図である。 実施の形態２の有機ＥＬ装置の他の回路構成例を説明する図である。 実施の形態２の画素回路の他の構成例を説明する図である。 実施の形態２の有機ＥＬ装置の製造方法の一例を説明する工程断面図である。 実施の形態２の有機ＥＬ装置の製造方法の一例を説明する工程断面図である。 実施の形態２の有機ＥＬ装置の製造方法の一例を説明する工程断面図である。 実施の形態２の有機ＥＬ装置の製造方法の一例を説明する工程断面図である。 実施の形態２の有機ＥＬ装置の製造方法の一例を説明する工程断面図である。 実施の形態２の有機ＥＬ装置の製造方法の一例を説明する工程断面図である。 実施の形態２の有機ＥＬ装置の製造方法の一例を説明する工程断面図である。 実施の形態２の有機ＥＬ装置の製造方法の一例を説明する工程断面図である。 実施の形態２の有機ＥＬ装置の製造方法の一例を説明する工程断面図である。 実施の形態２の効果を説明するための比較のための有機ＥＬ素子の要部平面図である。 実施の形態３の有機ＥＬ装置の構成を示す要部平面図である。 図３１のＩ−Ｉ'部の要部断面図である。 実施の形態３の効果を説明するための有機ＥＬ装置（比較例）の構成を示す要部平面図である。 実施の形態４の有機ＥＬ装置の構成を示す要部平面図である。 図３４のＩＩ−ＩＩ'部の要部断面図である。 実施の形態４の有機ＥＬ装置の他の構成を示す要部断面図である。 実施の形態５の有機ＥＬ装置の構成を示す要部平面図である。 有機ＥＬ装置の構成を示す回路図の一例である。 有機ＥＬ装置の動作を示すタイミングチャート例である。 電子機器の具体例を示す斜視図である。
符号の説明
１０…基板、１０Ｐ…ＥＬ電源供給用パッド、１２…画素部、１４…共通電極、１６…電源、２０…走査線、２２…信号線、２２Ｐ…信号供給用パッド、２４…リセット線、２８…節点、３０…画素回路、３２…有機ＥＬ素子、３４…ドライバ、３４Ａ…書込み用走査ドライバ、３４ＡＰ…パッド、３４Ａ１…レベルシフタ、３４Ａ２…シフトレジスタ、３４Ｂ…消去用走査ドライバパッド、３４ＢＰ…パッド、３４Ｂ１…レベルシフタ、３４Ｂ２…シフトレジスタ、３６…ドライバ、３６Ｐ…パッド、３８…配線、５０ａ…電源供給線、５０ｂ…共通電源供給線、６１…アクティブマトリクス部、６３…絶縁膜、７３…電源供給線、７３Ａ…共通電源線、７３ＡＰ…パッド、７３Ｃ…コンタクト部、３６１…シフトレジスタ、３６２…第１ラッチ回路、３６３…第２ラッチ回路、Ｃ１…コンタクトホール、ＤＲ…電流制御用トランジスタ、ＳＷ１…データ書き込み用トランジスタ、ＳＷ２…データ消去用トランジスタ、ＳＷ３、ＳＷ４…トランジスタ

Claims (17)

  1. 少なくとも一方面に導電性を有する基板と、
    前記基板の前記一方面上に位置し、第１開口と、第２開口と、第３開口と、を有する第１絶縁膜と、
    前記第１絶縁膜上に位置し、前記第１開口を介して前記基板の前記一方面から電流が供給される半導体膜と、
    前記半導体膜上に位置し、前記第２開口を介して前記基板と接する第２絶縁膜と、
    前記第２絶縁膜上に位置し、前記第２開口を介して前記基板と前記第２絶縁膜を挟持する容量電極と、
    前記第２絶縁膜上に位置し、前記半導体膜と重なるゲート電極と、
    前記ゲート電極及び前記容量電極上に位置する中間絶縁膜と、
    前記中間絶縁膜上に位置し、前記半導体膜を介して電流が供給される画素電極と、
    前記画素電極上に位置する発光層と、
    前記発光層上に位置する共通電極と、
    前記第１絶縁膜上に位置し、前記第３開口を介して前記基板の前記一方面に電流を供給する電源供給部と、を含むことを特徴とする有機エレクトロルミネッセンス装置。
  2. 少なくとも一方面に導電性を有する基板と、
    前記基板の前記一方面上に位置し、第１開口と、第３開口と、を有する第１絶縁膜と、
    前記第１絶縁膜上に位置し、前記第１開口を介して前記基板の前記一方面から電流が供給される半導体膜と、
    前記半導体膜上に位置する第２絶縁膜と、
    前記第２絶縁膜上に位置し、前記半導体膜と重なるゲート電極と、
    前記ゲート電極上に位置する中間絶縁膜と、
    前記中間絶縁膜上に位置し、前記半導体膜を介して電流が供給される画素電極と、
    前記画素電極上に位置する発光層と、
    前記発光層上に位置する共通電極と、
    前記第１絶縁膜上に位置し、前記第３開口を介して前記基板の前記一方面に電流を供給する電源供給部と、を含むことを特徴とする有機エレクトロルミネッセンス装置。
  3. 請求項１または２に記載の有機エレクトロルミネッセンス装置において、
    前記基板上の、走査線と、前記走査線に交差する信号線と、前記走査線と前記信号線との交差に対応して位置する前記半導体膜と、を含む領域がアクティブマトリクス部であり、
    前記基板の外周と、前記アクティブマトリクス部の外周との間の領域に、前記走査線に制御信号を供給する走査ドライバと、前記信号線に制御信号を供給するデータドライバと、前記電源供給部と、が位置する、ことを特徴とする有機エレクトロルミネッセンス装置。
  4. 請求項３に記載の有機エレクトロルミネッセンス装置において、
    前記電源供給部が、前記基板の外周と前記走査ドライバとの間に位置する、ことを特徴とする有機エレクトロルミネッセンス装置。
  5. 請求項３に記載の有機エレクトロルミネッセンス装置において、
    複数の前記電源供給部が前記基板の四隅に位置する、ことを特徴とする有機エレクトロルミネッセンス装置。
  6. 請求項３に記載の有機エレクトロルミネッセンス装置において、
    複数の前記電源供給部が等間隔で位置する、ことを特徴とする有機エレクトロルミネッセンス装置。
  7. 少なくとも一方面に導電性を有する基板と、
    前記基板の前記一方面上に位置し、第２開口を有する第１絶縁膜と、
    前記第１絶縁膜上に位置する半導体膜と、
    前記半導体膜上に位置し、前記第２開口を介して前記基板と接する第２絶縁膜と、
    前記第２絶縁膜上に位置し、前記第２開口を介して前記基板と前記第２絶縁膜を挟持する容量電極と、
    前記第２絶縁膜上に位置し、前記半導体膜と重なるゲート電極と、
    前記ゲート電極及び前記容量電極上に位置する中間絶縁膜と、
    前記中間絶縁膜上に位置し、前記半導体膜を介して電流が供給される画素電極と、
    前記画素電極上に位置する発光層と、
    前記発光層上に位置する共通電極と、を含むことを特徴とする有機エレクトロルミネッセンス装置。
  8. 請求項１ないし７のいずれかに記載の有機エレクトロルミネッセンス装置において、
    前記基板が導電性基板である、ことを特徴とする有機エレクトロルミネッセンス装置。
  9. 請求項１ないし７のいずれかに記載の有機エレクトロルミネッセンス装置において、
    前記基板がステンレスである、ことを特徴とする有機エレクトロルミネッセンス装置。
  10. 請求項１ないし７のいずれかに記載の有機エレクトロルミネッセンス装置において、
    前記基板が絶縁性基板と導電膜とを含み、前記導電膜が前記基板の前記一方面に位置する、ことを特徴とする有機エレクトロルミネッセンス装置。
  11. 導電性を有する基板と、
    前記基板の一方面上に位置し、第１開口を有する第１絶縁膜と、
    前記第１絶縁膜上に位置し、前記第１開口を介して前記基板の前記一方面から電流が供給される半導体膜と、
    前記半導体膜上に位置する第２絶縁膜と、
    前記第２絶縁膜上に位置し、前記半導体膜と重なるゲート電極と、
    前記ゲート電極上に位置する中間絶縁膜と、
    前記中間絶縁膜上に位置し、前記半導体膜を介して電流が供給される画素電極と、
    前記画素電極上に位置する発光層と、
    前記発光層上に位置する共通電極と、
    前記基板の他方面の複数の箇所に電流を供給する電源供給部と、を含むことを特徴とする有機エレクトロルミネッセンス装置。
  12. 請求項１１に記載の有機エレクトロルミネッセンス装置において、
    前記第１絶縁膜が、さらに第２開口を含み、
    前記第２絶縁膜が、前記第２開口を介して前記基板と接し、
    前記第２絶縁膜と前記中間絶縁膜との間に容量電極が位置し、前記第２開口を介して前記容量電極と前記基板とが前記第２絶縁膜を挟持し、キャパシタを形成する、ことを特徴とする有機エレクトロルミネッセンス装置。
  13. 請求項１１または１２に記載の有機エレクトロルミネッセンス装置において、
    前記基板上の、走査線と、前記走査線に交差する信号線と、前記走査線と前記信号線との交差に対応して位置する前記半導体膜と、を含む領域がアクティブマトリクス部であり、
    前記基板の外周と、前記アクティブマトリクス部の外周との間の領域に重なる位置に、前記走査線に制御信号を供給する走査ドライバと、前記信号線に制御信号を供給するデータドライバと、前記電源供給部と、が配置される、ことを特徴とする有機エレクトロルミネッセンス装置。
  14. 請求項１３に記載の有機エレクトロルミネッセンス装置において、
    前記電源供給部が前記基板の外周と前記走査ドライバとの間に位置する領域に重なって配置される、ことを特徴とする有機エレクトロルミネッセンス装置。
  15. 請求項１３に記載の有機エレクトロルミネッセンス装置において、
    複数の前記電源供給部が前記基板の四隅に位置する、ことを特徴とする有機エレクトロルミネッセンス装置。
  16. 請求項１３に記載の有機エレクトロルミネッセンス装置において、
    複数の前記電源供給部が等間隔で位置する、ことを特徴とする有機エレクトロルミネッセンス装置。
  17. 請求項１ないし１６のいずれかに記載の有機エレクトロルミネッセンス装置を備えることを特徴とする電子機器。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101489968B1 (ko) * 2008-04-18 2015-02-04 삼성디스플레이 주식회사 유기전계발광 표시장치
JP4625869B2 (ja) * 2008-06-24 2011-02-02 パナソニック株式会社 表示装置
JP2010032838A (ja) * 2008-07-30 2010-02-12 Sumitomo Chemical Co Ltd 表示装置および表示装置の製造方法
WO2010029885A1 (en) * 2008-09-12 2010-03-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101831167B1 (ko) 2008-09-19 2018-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101579050B1 (ko) 2008-10-03 2015-12-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
EP2172804B1 (en) * 2008-10-03 2016-05-11 Semiconductor Energy Laboratory Co, Ltd. Display device
JP5442234B2 (ja) 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
CN101840936B (zh) * 2009-02-13 2014-10-08 株式会社半导体能源研究所 包括晶体管的半导体装置及其制造方法
US8247276B2 (en) 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
KR101671210B1 (ko) 2009-03-06 2016-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
TWI617029B (zh) 2009-03-27 2018-03-01 半導體能源研究所股份有限公司 半導體裝置
KR20200031709A (ko) 2009-06-30 2020-03-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR101801500B1 (ko) 2009-07-10 2017-11-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101107178B1 (ko) * 2009-07-20 2012-01-25 삼성모바일디스플레이주식회사 유기 발광 표시 장치
JP5663231B2 (ja) * 2009-08-07 2015-02-04 株式会社半導体エネルギー研究所 発光装置
KR101269812B1 (ko) * 2009-09-04 2013-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 패널, 표시 모듈, 전자 기기 및 표시 장치
US9715845B2 (en) 2009-09-16 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device
KR101903918B1 (ko) 2009-10-16 2018-10-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리 회로 및 반도체 장치
CN101777576B (zh) * 2010-01-15 2012-01-25 友达光电股份有限公司 像素结构及电致发光装置
JP5547995B2 (ja) * 2010-03-11 2014-07-16 株式会社ジャパンディスプレイ 表示装置およびその製造方法
JP5505032B2 (ja) * 2010-03-30 2014-05-28 大日本印刷株式会社 アクティブマトリクス型駆動基板、その製造方法及び表示装置
JP6019329B2 (ja) * 2011-03-31 2016-11-02 株式会社Ｊｏｌｅｄ 表示装置および電子機器
CN104425543B (zh) * 2013-08-26 2018-03-06 昆山国显光电有限公司 一种amoled显示装置及其制备方法
JP2014060451A (ja) * 2013-12-18 2014-04-03 Semiconductor Energy Lab Co Ltd 発光装置
US9530801B2 (en) * 2014-01-13 2016-12-27 Apple Inc. Display circuitry with improved transmittance and reduced coupling capacitance
US9929279B2 (en) 2014-02-05 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2015181166A (ja) * 2015-04-14 2015-10-15 株式会社半導体エネルギー研究所 表示装置
KR102573853B1 (ko) * 2016-09-20 2023-09-01 삼성디스플레이 주식회사 발광 표시 장치
KR102477230B1 (ko) * 2018-01-25 2022-12-13 삼성디스플레이 주식회사 표시 장치
JP2024533934A (ja) * 2021-07-30 2024-09-18 京東方科技集團股▲ふん▼有限公司 発光基板及びその製造方法、バックライト、表示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3831028B2 (ja) * 1996-12-03 2006-10-11 シチズン時計株式会社 液晶表示装置
JP4666710B2 (ja) * 1999-01-21 2011-04-06 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP4896314B2 (ja) * 2000-08-04 2012-03-14 株式会社半導体エネルギー研究所 表示装置
JP4986351B2 (ja) 2000-09-06 2012-07-25 株式会社半導体エネルギー研究所 半導体装置
KR100635042B1 (ko) * 2001-12-14 2006-10-17 삼성에스디아이 주식회사 전면전극을 구비한 평판표시장치 및 그의 제조방법
US6642092B1 (en) * 2002-07-11 2003-11-04 Sharp Laboratories Of America, Inc. Thin-film transistors formed on a metal foil substrate
JP4507611B2 (ja) * 2004-01-29 2010-07-21 セイコーエプソン株式会社 有機エレクトロルミネッセンス装置、及び電子機器
JP2005294629A (ja) * 2004-04-01 2005-10-20 Canon Inc 表示装置の製造方法
JP4780924B2 (ja) 2004-04-01 2011-09-28 キヤノン株式会社 マトリクスアレイ基板の製造方法
KR100696479B1 (ko) * 2004-11-18 2007-03-19 삼성에스디아이 주식회사 평판표시장치 및 그의 제조방법

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