JP4063266B2 - 薄膜半導体装置の製造方法、薄膜半導体装置、電気光学装置、および電子機器 - Google Patents

Description

本発明は、薄膜トランジスタ（以下、ＴＦＴという）と容量素子が同一基板上に備えた薄膜半導体装置、その製造方法、当該薄膜半導体装置を電気光学装置用基板として用いた電気光学装置、およびこの電気光学装置を備えた電子機器に関するものである。さらに詳しくは、静電容量の高い容量素子の製造技術に関するものである。

ＴＦＴと容量素子を同一基板上に備えた薄膜半導体装置を構成する場合、ＴＦＴの半導体膜と同層の半導体膜を導電化して下電極を形成し、ゲート絶縁膜と同層の絶縁膜を用いて誘電体膜を形成し、ゲート電極と同層の導電膜を用いて上電極を形成すれば、少ない工程数でＴＦＴと容量素子とを形成することができる。このような構造は、画素スイッチング用の非線形素子としてＴＦＴを用いた液晶装置（電気光学装置）の素子基板や各種薄膜半導体装置で多用されている。

しかしながら、容量素子では、誘電体膜の膜厚が薄ければ、大きな静電容量を得ることができる一方、ＴＦＴでは、ゲート絶縁膜が薄ければ、耐電圧が低下してしまう。そこで、容量素子の側において、ゲート絶縁膜と同時形成した絶縁膜を薄膜化して誘電体膜を形成した構造が提案されている（例えば、特許文献１参照）。
特開平６−１３０４１３号公報

しかしながら、容量素子の誘電体膜の膜厚とＴＦＴのゲート絶縁膜の膜厚を相違させる場合には、容量素子の誘電体膜をエッチングして薄くするためのマスクを追加しなければならない。そのため、マスク形成工程およびマスク除去工程を各々、１工程ずつ増やす必要があり、生産性が低下するという問題点がある。

以上の問題点に鑑みて、本発明の課題は、製造工程を増やすことなく、容量素子の誘電体膜の膜厚をＴＦＴのゲート絶縁膜の膜厚よりも薄くすることのできる薄膜半導体装置の製造方法、薄膜半導体装置、この薄膜半導体装置を電気光学装置用基板として用いた電気光学装置、およびこの電気光学装置を備えた電子機器を提供することにある。

上記課題を解決するために、本発明では、第１の半導体膜、ゲート絶縁膜、およびゲート電極が基板側からこの順に積層されたＴＦＴと、前記第１の半導体膜と同層の第２の半導体膜を導電化してなる下電極、前記ゲート絶縁膜と同層の誘電体膜、および前記ゲート電極と同層の上電極が前記基板側からこの順に積層された容量素子とを備えた薄膜半導体装置の製造方法において、前記ゲート絶縁膜および前記誘電体膜を同時形成した以降、前記ゲート電極および前記上電極を形成する前に、前記基板の表面側に形成した前記マスクの第１の開口から前記第２の半導体膜に不純物を導入して前記下電極を形成する下電極形成用不純物導入工程と、前記マスクの前記第１の開口から前記誘電体膜の表面をエッチングする誘電体膜エッチング工程とを行うことを特徴とする。

かかる製造方法で製造した薄膜半導体装置では、前記誘電体膜には、当該誘電体膜の膜厚を前記ゲート絶縁膜の膜厚より薄くする第１の凹部が形成され、前記第２の半導体膜では、前記第１の凹部と平面的に重なる領域に不純物が導入されて前記下電極が形成されていることを特徴とする。

本願明細書における同層とは薄膜の一部あるいは全体が基板上の同一の層間に同一形成された構造を意味する。

本発明では、ＴＦＴ側の第１の半導体膜と同層の第２の半導体膜を導電化してなる下電極、ＴＦＴ側のゲート絶縁膜と同層の誘電体膜、およびＴＦＴ側のゲート電極と同層の上電極が基板側からこの順に積層されて容量素子が構成されており、かかる容量素子の下電極を製造するには、ゲート絶縁膜および誘電体膜を同時形成した以降、ゲート電極および上電極を形成する前にマスクの第１の開口から第２の半導体膜に不純物を導入する工程が必要である。本発明では、このマスクを利用して、その第１の開口から誘電体膜の表面をエッチングするため、１枚のマスクで下電極形成用不純物導入工程と誘電体膜エッチング工程と行うことができる。従って、本発明によれば、製造工程を増やすことなく、容量素子の誘電体膜の膜厚をＴＦＴのゲート絶縁膜の膜厚よりも薄くすることができる。

本発明において、前記マスクには、前記ＴＦＴのうち、前記不純物と同一の導電型のＴＦＴの前記第１の半導体膜にソース・ドレイン領域の一部あるいは全部を形成するための第２の開口を形成し、前記下電極形成用不純物導入工程では、前記第１の開口および前記第２の開口から前記第２の半導体膜および前記第１の半導体膜に不純物を導入し、前記誘電体膜エッチング工程では、前記第１の開口および前記第２の開口から前記誘電体膜の表面および前記ゲート絶縁膜の表面をエッチングすることが好ましい。かかる製造方法で製造した薄膜半導体装置では、前記ＴＦＴのうち、前記不純物と同一の導電型のＴＦＴでは、前記ゲート絶縁膜に対して、ソース・ドレイン領域の一部あるいは全部と平面的に重なる領域の当該ゲート絶縁膜の膜厚を前記ゲート電極と平面的に重なる領域の前記ゲート絶縁膜の膜厚よりも薄くする第２の凹部が形成されている。

ここで、前記ソース・ドレイン領域が、前記ゲート電極にセルフアライン的に形成された低濃度ソース・ドレイン領域と、該低濃度ソース・ドレイン領域に隣接する高濃度ソース・ドレイン領域とを備えている場合には、前記第２の開口を、前記高濃度ソース・ドレイン領域を形成すべき領域に形成する。このように構成すると、下電極形成用不純物導入工程で高濃度ソース・ドレイン領域を形成できるので、マスクの枚数が１枚減る。このため、マスク形成工程およびマスク除去工程を各々、１工程ずつ減らすことができるので、生産性が向上する。かかる製造方法で製造した薄膜半導体装置では、前記ソース・ドレイン領域は、前記ゲート電極にセルフアライン的に形成された低濃度ソース・ドレイン領域と、該低濃度ソース・ドレイン領域に隣接する高濃度ソース・ドレイン領域とを備え、前記第２の凹部は、前記高濃度ソース・ドレイン領域と平面的に重なる領域に形成されている。

本発明において、前記誘電体膜エッチング工程は、前記下電極形成用不純物導入工程の後、前記誘電体膜および前記マスクをエッチング除去可能なエッチャントを用いて行うことが好ましい。このように構成すると、誘電体膜エッチング工程でマスクの除去もできるので、マスクの除去工程を省略でき、生産性がさらに向上する。

本発明に係る薄膜半導体装置は、例えば、電気光学装置において、電気光学物質を保持する電気光学装置用基板として用いられる。ここで、前記電気光学物質は、例えば、前記電気光学装置用基板と、該電気光学装置用基板に対向配置された対向基板との間に保持された液晶であり、前記ＴＦＴおよび前記容量素子は、マトリクス状に配置された複数の画素の各々に構成されている。また、前記電気光学物質は、前記電気光学装置用基板上に構成された有機エレクトロルミネッセンス材料であってもよく、この場合も、前記ＴＦＴおよび前記容量素子は、マトリクス状に配置された複数の画素の各々に構成されることになる。

本発明に係る電気光学装置は、携帯型コンピュータや携帯電話機などといった電子機器において表示部などを構成するのに用いられる。

図面を参照して、代表的な電気光学装置である液晶装置に本発明を適用した例を説明する。なお、各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。

［実施の形態１］
（液晶装置の全体構成）
図１（Ａ）、（Ｂ）はそれぞれ、液晶装置をその上に形成された各構成要素と共に対向基板の側から見た平面図、および対向基板を含めて示す図１（Ａ）のＨ−Ｈ′断面図である。

図１（Ａ）、（Ｂ）において、液晶装置１００（電気光学装置）では、ＴＦＴアレイ基板１０（薄膜半導体装置）と対向基板２０とが、対向基板２０の縁に沿うように塗布されたシール材１０７（図１（Ａ）の右下がりの斜線領域）によって貼り合わされている。また、ＴＦＴアレイ基板１０と対向基板２０との間には、電気光学物質としての液晶５０が保持されている。ＴＦＴアレイ基板１０の外周側には、基板辺１１１の側でシール材１０７と一部重なるようにデータ線駆動回路１０１が形成され、基板辺１１３、１１４の側には走査線駆動回路１０４が形成されている。ＴＦＴアレイ基板１０において対向基板２０からの張り出し領域１０ｃには多数の端子１０２が形成されている。ＴＦＴアレイ基板１０において基板辺１１１と対向する基板辺１１２には、画像表示領域１０ａの両側に設けられた走査線駆動回路１０４同士をつなぐための複数の配線１０５が形成されている。また、対向基板２０の４つのコーナー部には、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための基板間導通材１０６が形成され、この基板間導通材１０６は、エポキシ樹脂系の接着剤成分に銀粉や金メッキファイバーなどの導電粒子が配合されたものである。なお、シール材１０７は、光硬化樹脂や熱硬化性樹脂などからなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー、あるいはガラスビーズ等のギャップ材が配合されている。

詳しくは後述するが、ＴＦＴアレイ基板１０には、画素電極９ａがマトリクス状に形成されている。これに対して、対向基板２０には、シール材１０７の内側領域に遮光性材料からなる周辺見切り用の遮光膜１０８が形成されている。さらに、対向基板２０において、ＴＦＴアレイ基板１０に形成されている画素電極９ａの縦横の境界領域と対向する領域には、ブラックマトリクス、あるいはブラックストライプなどと称せられる遮光膜２３が形成され、その上層側には、ＩＴＯ膜からなる対向電極２１が形成されている。

このように構成した液晶装置１００については、後述するように、モバイルコンピュータ、携帯電話機、液晶テレビなどといった電子機器のカラー表示装置として用いる場合には、対向基板２０において各画素電極９ａに対向する領域にＲＧＢのカラーフィルタ（図示せず）などを形成する。

（液晶装置１００の構成および動作）
図２は、液晶装置の電気的構成を示すブロック図である。図２に示すように、駆動回路内蔵型のＴＦＴアレイ基板１０では、互いに交差する複数のデータ線６ａと、複数の走査線３ａとが交差する部分に対応して複数の画素１００ａがマトリクス状に構成されている。複数の画素１００ａの各々には、画素電極９ａ、および画素電極９ａを制御するための画素スイッチング用のＴＦＴ３０が形成されており、画素信号を供給するデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画素信号Ｓ１、Ｓ２・・・Ｓｎは、この順に線順次に供給する。また、ＴＦＴ３０のゲートには走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２・・・Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのオン状態とすることにより、データ線６ａから供給される画素信号Ｓ１、Ｓ２・・・Ｓｎを各画素に所定のタイミングで書き込む。このようにして画素電極９ａを介して液晶に書き込まれた所定レベルの画素信号Ｓ１、Ｓ２、・・・Ｓｎは、図１（Ｂ）に示す対向基板２０の対向電極２１との間で一定期間保持される。

ここで、ＴＦＴアレイ基板１０には、保持された画素信号がリークするのを防ぐことを目的に、画素電極９ａと対向電極２１との間に形成される液晶容量と並列に蓄積容量７０（容量素子）が付加されている。この蓄積容量７０によって、画素電極９ａの電圧は、例えば、ソース電圧が印加された時間よりも３桁も長い時間だけ保持される。これにより、電荷の保持特性は改善され、コントラスト比の高い表示を行うことのできる液晶装置１００が実現できる。なお、蓄積容量７０については、本形態のように、容量線３ｂとの間に形成する場合の他、前段の走査線３ａとの間に形成する場合もある。

（ＴＦＴアレイ基板の構成）
図３は、ＴＦＴアレイ基板において相隣接する画素の平面図である。図４は、図３のＡ−Ａ′線に相当する位置での断面図である。

図３において、ＴＦＴアレイ基板１０上には、複数の透明なＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜からなる画素電極９ａがマトリクス状に形成され、これら画素電極９ａに対して画素スイッチング用のＴＦＴ３０がそれぞれ接続している。また、画素電極９ａの縦横の境界に沿って、データ線６ａ、走査線３ａ、および容量線３ｂが形成され、ＴＦＴ３０は、データ線６ａおよび走査線３ａに対して接続している。すなわち、データ線６ａは、コンタクトホールを介してＴＦＴ３０の高濃度ソース領域１ｄに電気的に接続し、走査線３ａは、その突出部分がＴＦＴ３０のゲート電極を構成している。蓄積容量７０は、画素スイッチング用のＴＦＴ３０を形成するための半導体膜１ａの延設部分１ｆを導電化したものを下電極１ｇとし、この下電極１ｇに重なる容量線３ｂの矩形部分を上電極３ｃ（上電極）としている。

図４に示すように、ＴＦＴアレイ基板１０では、その基体として透明基板１０ｂが用いられ、この透明基板１０ｂの表面には、厚さが３００ｎｍ〜５００ｎｍのシリコン酸化膜（絶縁膜）からなる下地保護膜１１が形成され、この下地保護膜１１の表面には、厚さが３０ｎｍ〜１００ｎｍの島状の半導体膜１ａが形成されている。半導体膜１ａの表面には、厚さが約５０〜１５０ｎｍのシリコン酸化膜などの絶縁膜２からなるゲート絶縁膜２ａが形成され、このゲート絶縁膜２ａの表面に、厚さが３００ｎｍ〜８００ｎｍの走査線３ａが形成されている。半導体膜１ａのうち、走査線３ａに対してゲート絶縁膜２ａを介して対峙する領域がチャネル領域１ａ′（能動層）になっている。このチャネル領域１ａ′に対して一方側には、低濃度ソース領域１ｂおよび高濃度ソース領域１ｄを備えるソース領域が形成され、他方側には低濃度ドレイン領域１ｃおよび高濃度ドレイン領域１ｅを備えるドレイン領域が形成されている。

画素スイッチング用のＴＦＴ３０の表面側には、厚さが３００ｎｍ〜８００ｎｍのシリコン酸化膜からなる層間絶縁膜４が形成され、この層間絶縁膜４の表面には、厚さが１００ｎｍ〜３００ｎｍのシリコン窒化膜からなる層間絶縁膜５が形成されている。層間絶縁膜４の表面には、厚さが３００ｎｍ〜８００ｎｍのデータ線６ａが形成され、このデータ線６ａは、層間絶縁膜４に形成されたコンタクトホールを介して高濃度ソース領域１ｄに電気的に接続している。層間絶縁膜４の表面にはデータ線６ａと同時形成されたドレイン電極６ｂが形成され、このドレイン電極６ｂは、層間絶縁膜４に形成されたコンタクトホールを介して高濃度ドレイン領域１ｅに電気的に接続している。

層間絶縁膜５の上層には、透光性の感光性樹脂からなる凹凸形成層１３ａが所定のパターンで形成されている。凹凸形成層１３ａの表面には、透光性の感光性樹脂からなる上層絶縁膜７ａが形成され、この上層絶縁膜７ａの表面には、アルミニウム膜などによって、反射モードでの画像表示を可能とする光反射膜８ａが形成されている。光反射膜８ａの表面には、凹凸形成層１３ａの凹凸が反映されて凹凸パターン８ｇが形成され、この凹凸パターン８ｇは、エッジのない、なだらかな形状になっている。光反射膜８ａの上層には画素電極９ａが形成されている。画素電極９ａは、光反射膜８ａの表面に直接、積層されてもよい。また、画素電極９ａは、上層絶縁膜７ａ、凹凸形成層１３ａ、層間絶縁膜５に形成されたコンタクトホールを介してドレイン電極６ｂに電気的に接続している。画素電極９ａの表面側にはポリイミド膜からなる配向膜１２が形成されている。この配向膜１２は、ポリイミド膜に対してラビング処理が施された膜である。なお、図３には、凹凸形成層１３ａの平面形状については、六角形で表してあるが、その形状については、円形や八角形など、種々の形状のものを採用することができる。

光反射膜８ａには、画素電極９ａと平面的に重なる領域の一部に、透過モードでの画像表示を可能とする矩形の光透過窓８ｄが形成されこの光透過窓８ｄに相当する部分には、ＩＴＯからなる画素電極９ａは存在するが、光反射膜８ａは存在しない。

高濃度ドレイン領域１ｅからの延設部分１ｆ（下電極１ｇ）に対しては、ゲート絶縁膜２ａと同時形成された絶縁膜（誘電体膜２ｂ）を介して容量線３ｂの矩形部分が上電極３ｃとして対向することにより、蓄積容量７０が構成されている。

なお、ＴＦＴ３０は、好ましくは上述のようにＬＤＤ構造をもつが、低濃度ソース領域１ｂ、および低濃度ドレイン領域１ｃに相当する領域に不純物イオンの打ち込みを行わないオフセット構造を有していてもよい。また、ＴＦＴ３０は、ゲート電極（走査線３ａの一部）をマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度のソースおよびドレイン領域を形成したセルフアライン型のＴＦＴであってもよい。

また、本形態では、ＴＦＴ３０のゲート電極（走査線３ａ）をソース−ドレイン領域の間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。この際、各々のゲート電極には同一の信号が印加されるようにする。このようにデュアルゲート（ダブルゲート）、あるいはトリプルゲート以上でＴＦＴ３０を構成すれば、チャネルとソース−ドレイン領域の接合部でのリーク電流を防止でき、オフ時の電流を低減することが出来る。これらのゲート電極の少なくとも１個をＬＤＤ構造或いはオフセット構造にすれば、さらにオフ電流を低減でき、安定したスイッチング素子を得ることができる。

（蓄積容量７０の詳細な構成）
図３および図４に示すように、本形態では、蓄積容量７０の誘電体膜２ｃには、誘電体膜２ｃの膜厚をゲート絶縁膜２ａの膜厚より薄くする凹部２ｇ（第１の凹部）が形成され、半導体膜の延設部分１ｆでは、凹部２ｇと平面的に重なる領域に不純物が導入されて下電極１ｇが形成されている。

このように構成したＴＦＴアレイ基板１０では、ＴＦＴ３０と蓄積容量７０とにおいて双方の構成要素を同層としてあるので、製造方法を後述するように、ＴＦＴ３０と蓄積容量７０を少ない工程数で形成することができる。ここで、蓄積容量７０の誘電体膜２ｃは、ＴＦＴ３０のゲート絶縁膜２ａと同層であるが、誘電体膜２ｃは、凹部２ｇの形成により、薄くなっているので、ＴＦＴ３０の耐電圧を低下させることなく、蓄積容量７０の静電容量を向上することがきる。

（対向基板２０の構成）
対向基板２０では、ＴＦＴアレイ基板１０に形成されている画素電極９ａの縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストライプなどと称せられる遮光膜２３が形成され、その上層側には、ＩＴＯ膜からなる対向電極２１が形成されている。また、対向電極２１の上層側には、ポリイミド膜からなる配向膜２２が形成され、この配向膜２２は、ポリイミド膜に対してラビング処理が施された膜である。

（駆動回路の構成）
再び図１（Ａ）において、本形態の液晶装置１００では、ＴＦＴアレイ基板１０の表面側のうち、画像表示領域１０ａの周辺領域を利用してデータ線駆動回路１０１および走査線駆動回路１０４などの周辺回路が形成されている。データ線駆動回路１０１および走査線駆動回路１０４は、基本的には、図５に示すＮチャネル型のＴＦＴとＰチャネル型のＴＦＴとによって構成されている。

図５は、走査線駆動回路１０４およびデータ線駆動回路１０１等の周辺回路を構成するＴＦＴの構成を示す断面図である。図５において、周辺回路を構成するＴＦＴは、Ｐチャネル型のＴＦＴ１８０とＮチャネル型のＴＦＴ１９０とからなる相補型ＴＦＴとして構成されている。これらの駆動回路用のＴＦＴ１８０、１９０を構成する半導体膜１６０は、透明基板１０ｂの下地保護膜１１の表面に島状に形成されている。ＴＦＴ１８０、１９０には、高電位線１７１と低電位線１７２がコンタクトホール１６３、１６４を介して、半導体膜１６０のソース領域に電気的にそれぞれ接続されている。また、入力配線１６６は、共通のゲート電極１６５にそれぞれ接続されており、出力配線１６７は、コンタクトホール１６８、１６９を介して、半導体膜１６０のドレイン領域に電気的にそれぞれ接続されている。

このような周辺回路領域も、画像表示領域１０ａと同様なプロセスを経て形成されるため、周辺回路領域にも、層間絶縁膜４、５および絶縁膜２（ゲート絶縁膜）が形成されている。また、駆動回路用のＮ型のＴＦＴ１９０も、画素スイッチング用のＴＦＴ３０と同様、ＬＤＤ構造を有しており、チャネル形成領域１９１の両側には、高濃度ソース領域１９２および低濃度ソース領域１９３からなるソース領域と、高濃度ドレイン領域１９４および低濃度ドレイン領域１９５からなるドレイン領域とを備えている。駆動回路用のＰ型のＴＦＴ１８０も、Ｎ型のＴＦＴ１９０と同様、ＬＤＤ構造としてもよいが、本形態では、セルフアライン構造を有しており、チャネル形成領域１８１の両側には、高濃度のソース領域１８２と高濃度のドレイン領域１８４とを備えている。

（ＴＦＴアレイ基板の製造方法）
図６および図７はいずれも、本形態のＴＦＴアレイ基板１０の製造方法を示す工程断面図である。なお、図６および図７はいずれも、図４および図５に対応する断面に相当する。

まず、図６（Ａ）に示すように、超音波洗浄等により清浄化したガラス製等の透明基板１０ｂを準備した後、その表面に下地保護膜１１を形成し、次に、島状の半導体膜１ａ、１６０を形成する。かかる半導体膜１ａ、１６０を形成するには、例えば、基板温度が１５０℃〜４５０℃の温度条件下で、下地保護膜１１の表面に、アモルファスのシリコン膜からなる半導体膜をプラズマＣＶＤ法により３０ｎｍ〜１００ｎｍの厚さに形成した後、半導体膜に対してレーザ光を照射してレーザアニールを施した後、半導体膜をフォトリソグラフィ技術を用いてパターニングする。

次に、図６（Ｂ）に示すように、３５０℃以下の温度条件下で、透明基板１０ｂの全面に厚さが５０ｎｍ〜１５０ｎｍのシリコン酸化膜などの絶縁膜２（ゲート絶縁膜２ａおよび誘電体膜２ｃ）を形成する。このときの原料ガスは、たとえばＴＥＯＳと酸素ガスとの混合ガスを用いることができる。ここで形成する絶縁膜２ａは、シリコン酸化膜に代えてシリコン窒化膜であってもよい。

次に、図６（Ｃ）に示すように、絶縁膜２の表面にレジストマスク４０１を形成した後、このレジストマスク４０１の開口４０１ａ（第１の開口）を介して半導体膜１ａの延設部分１ｆに、高濃度Ｎ型の不純物イオン（リンイオン）を約０．１×１０^１５／ｃｍ^２〜約１０×１０^１５／ｃｍ^２のドーズ量で打ち込み、蓄積容量７０を構成するための下電極１ｇを形成する（下電極形成用不純物導入工程）。

次に、図６（Ｄ）に示すように、レジストマスク４０１の開口４０１ａを介して、誘電体膜２ｃの表面をエッチングし、誘電体膜２ｃに凹部２ｇを形成する（誘電体膜エッチング工程）。しかる後にレジストマスク４０１を除去する。なお、図６（Ｃ）に示す下電極形成用不純物導入工程と、図６（Ｄ）に示す誘電体膜エッチング工程とはその順序を入れ替えてもよい。

次に、図７（Ｅ）に示すように、スパッタ法などにより、透明基板１０ｂの全面にアルミニウム膜、タンタル膜、モリブデン膜、またはこれらの金属のいずれかを主成分とする合金膜からなる導電膜３を３００ｎｍ〜８００ｎｍの厚さに形成した後、フォトリソグラフィ技術を用いてレジストマスク４０３を形成し、このレジストマスク４０３を介して導電膜３をドライエッチングする。その結果、図７（Ｆ）に示すように、走査線３ａ、ゲート電極１６５、および容量線３ｂ（蓄積容量７０の上電極３ｃ）が形成される。このようにして蓄積容量７０を形成する。しかる後にレジストマスク４０３を除去する。

次に、図７（Ｇ）に示すように、Ｐチャネル型のＴＦＴ１８０を形成するための半導体膜１６０をレジストマスク４１１で覆った状態で、画素スイッチング用のＴＦＴ３０を構成する半導体膜１ａと、駆動回路用のＮチャネル型のＴＦＴ１９０を構成する半導体膜１６０とに対して、走査線３ａやゲート電極１６５をマスクとして、約０．１×１０^１３／ｃｍ^２〜約１０×１０^１３／ｃｍ^２のドーズ量で低濃度Ｎ型の不純物イオン（リンイオン）を打ち込んで、走査線３ａおよびゲート電極１６５に対して自己整合的に低濃度ソース領域１ｂ、１９３、および低濃度ドレイン領域１ｃ、１９５を形成する。ここで、走査線３ａやゲート電極１６５の真下に位置しているため、不純物イオンが導入されなかった部分は半導体膜１ａ、１６０のままのチャネル領域１ａ′、１９１となる。しかる後にレジストマスク４１１を除去する。

次に、図７（Ｈ）に示すように、走査線３ａおよびゲート電極６６より幅が広く、かつ、Ｐチャネル型のＴＦＴ１８０を形成するための半導体膜１６０を覆うレジストマスク４１２を形成し、この状態で、高濃度Ｎ型の不純物イオン（リンイオン）を約０．１×１０^１５／ｃｍ^２〜約１０×１０^１５／ｃｍ^２のドーズ量で打ち込み、高濃度ソース領域１ｄ、１９２、およびドレイン領域１ｅ、１９４を形成する。しかる後にレジストマスク４１２を除去する。

次に、図７（Ｉ）に示すように、Ｎチャネル型のＴＦＴ３０、１９０を形成するための半導体膜１ａ、１６０をレジストマスク４１３で覆った状態で、駆動回路用のＰチャネル型の駆動回路用のＴＦＴ１８０を構成する半導体膜１６０に対して、ゲート電極１６５をマスクとして、高濃度Ｐ型の不純物イオン（ボロンイオン）を約０．１×１０^１５／ｃｍ^２〜約１０×１０^１５／ｃｍ^２のドーズ量で打ち込み、高濃度ソース領域１８２、およびドレイン領域１８４を形成する。しかる後にレジストマスク４１３を除去する。

それ以降は、図４および図５に示すように、透明基板１０ｂの表面全体に、シリコン酸化膜などからなる層間絶縁膜４を形成した後、層間絶縁膜４にコンタクトホール１６３、１６４、１６８、１６９などをそれぞれ形成し、しかる後に、アルミニウム膜、タンタル膜、モリブデン膜などのデータ線６ａおよびドレイン電極６ｂを形成するなど、複数の工程を行って図４および図５に示す構造のＴＦＴアレイ基板１０とするが、かかる工程については周知の工程を利用できるので、その説明を省略する。

以上説明したように、本形態では、ＴＦＴ３０側の半導体膜１ａ（第１の半導体膜）からの延設部分１ｆ（第２の半導体膜）を導電化してなる下電極１ｇ、ＴＦＴ３０側のゲート絶縁膜２ａと同層の誘電体膜２ｃ、およびＴＦＴ３０側のゲート電極３ａと同層の上電極３ｃによって蓄積容量７０を構成するので、蓄積容量７０の下電極１ｇを製造するには、ゲート絶縁膜２ａおよび誘電体膜２ｃを同時形成した以降、ゲート電極３ａおよび上電極３ｃを形成する前に、レジストマスク４０１の開口４０１ａから半導体膜１ａの延設部分１ｆに不純物を導入する工程が必要である。本形態では、このレジスマスク４０１をそのまま利用して、その開口４０１ａから誘電体膜２ｃの表面をエッチングして誘電体膜２ｃを薄くするため、１枚のマスクで下電極形成用不純物導入工程と誘電体膜エッチング工程と行うことができる。従って、本形態によれば、製造工程を増やすことなく、蓄積容量７０の誘電体膜２ｃの膜厚をＴＦＴ３０のゲート絶縁膜２ａの膜厚よりも薄くすることができる。

［実施の形態２］
（ＴＦＴアレイ基板の構成）
図８は、本発明の実施の形態２に係る電気光学装置のＴＦＴアレイ基板を図３のＡ−Ａ′線に相当する位置での断面を示す説明図である。図９は、本形態の電気光学装置のＴＦＴアレイ基板において、走査線駆動回路およびデータ線駆動回路等の周辺回路を構成するＴＦＴの構成を示す断面図である。なお、本形態の電気光学装置は、その基本的な構成が実施の形態１と同様であるため、共通する部分には同一の符号を付してそれらの説明を省略する。

図８に示すように、本形態でも、蓄積容量７０では、誘電体膜２ｃには、誘電体膜２ｃの膜厚をゲート絶縁膜２ａの膜厚より薄くする凹部２ｇ（第１の凹部）が形成され、半導体膜の延設部分１ｆでは、凹部２ｇと平面的に重なる領域に不純物が導入されて下電極１ｇが形成されている。ここで、凹部２ｇは、ＴＦＴ３０の高濃度ドレイン領域１ｅまで延びており、ＴＦＴ３０の高濃度ドレイン領域１ｅと下電極１ｇは完全に繋がった状態にある。

このように構成したＴＦＴアレイ基板１０では、ＴＦＴ３０と蓄積容量７０とにおいて双方の構成要素を同層としてあるので、製造方法を後述するように、ＴＦＴ３０と蓄積容量７０を少ない工程数で形成することができる。また、蓄積容量７０の誘電体膜２ｃは、ＴＦＴ３０のゲート絶縁膜２ａと同層であるが、誘電体膜２ｃは、凹部２ｇの形成により、薄くなっているので、ＴＦＴ３０の耐電圧を低下させることなく、蓄積容量７０の静電容量を向上することがきる。

ここで、下電極１ｇに導入された不純物と同一のＮ型のＴＦＴ３０では、ゲート絶縁膜２ａに対して、ソース・ドレイン領域の一部あるいは全部と平面的に重なる領域のゲート絶縁膜２ａの膜厚をゲート電極３ａと平面的に重なる領域のゲート絶縁膜２ａの膜厚よりも薄くする凹部２ｈ、２ｉ（第２の凹部）が形成されている。本形態において、凹部２ｈ、２ｉは、ソース・ドレイン領域のうち、高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅと平面的に重なる領域に形成されている。従って、ゲート電極３ａと平面的に重なるゲート絶縁膜２ａは厚いままであり、低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃと平面的に重なる領域のゲート絶縁膜２ａも厚いままである。

また、図９に示すように、駆動回路などの周辺回路においても、下電極１ｇに導入された不純物と同一のＮ型のＴＦＴ１９０では、ゲート絶縁膜２ａに対して、ソース・ドレイン領域の一部あるいは全部と平面的に重なる領域のゲート絶縁膜２ａの膜厚をゲート電極１６５と平面的に重なる領域のゲート絶縁膜２ａの膜厚よりも薄くする凹部２ｋ、２ｊ第２の凹部が形成されている。本形態において、凹部２ｋ、２ｊは、ソース・ドレイン領域のうち、高濃度ソース領域１９２よび高濃度ドレイン領域１９４と平面的に重なる領域に形成されている。従って、ゲート電極１６５と平面的に重なるゲート絶縁膜２ａは厚いままであり、低濃度ソース領域１９３および低濃度ドレイン領域１９５と平面的に重なる領域のゲート絶縁膜２ａも厚いままである。

（ＴＦＴアレイ基板の製造方法）
図１０および図１１はいずれも、本形態のＴＦＴアレイ基板１０の製造方法を示す工程断面図である。なお、図１０および図１１はいずれも、図８および図９に対応する断面に相当する。

まず、図１０（Ａ）に示すように、超音波洗浄等により清浄化したガラス製等の透明基板１０ｂを準備した後、その表面に下地保護膜１１を形成し、次に、島状の半導体膜１ａ、１６０を形成する。かかる半導体膜１ａ、１６０を形成するには、例えば、基板温度が１５０℃〜４５０℃の温度条件下で、下地保護膜１１の表面に、アモルファスのシリコン膜からなる半導体膜をプラズマＣＶＤ法により３０ｎｍ〜１００ｎｍの厚さに形成した後、半導体膜に対してレーザ光を照射してレーザアニールを施した後、半導体膜をフォトリソグラフィ技術を用いてパターニングする。

次に、図１０（Ｂ）に示すように、３５０℃以下の温度条件下で、透明基板１０ｂの全面に厚さが５０ｎｍ〜１５０ｎｍのシリコン酸化膜などの絶縁膜２（ゲート絶縁膜２ａおよび誘電体膜２ｃ）を形成する。このときの原料ガスは、たとえばＴＥＯＳと酸素ガスとの混合ガスを用いることができる。ここで形成する絶縁膜２ａは、シリコン酸化膜に代えてシリコン窒化膜であってもよい。

次に、図１０（Ｃ）に示すように、絶縁膜２の表面にレジストマスク４０２を形成した後、このレジストマスク４０２の開口４０２（第１の開口）を介して半導体膜１ａの延設部分１ｆに、高濃度Ｎ型の不純物イオン（リンイオン）を約０．１×１０^１５／ｃｍ^２〜約１０×１０^１５／ｃｍ^２のドーズ量で打ち込み、蓄積容量７０を構成するための下電極１ｇを形成する（下電極形成用不純物導入工程）。

また、下電極形成用不純物導入工程で用いたレジストマスク４０２には、ＴＦＴ３０、の半導体膜１ａ、１９０にソース・ドレイン領域の一部あるいは全部を形成するための開口４０２ｂ（第２の開口）も形成されている。本形態では、高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅを形成すべき領域に開口４０２ｂが形成されている。また、高濃度ソース領域１９２および高濃度ドレイン領域１９４を形成すべき領域にも開口４０２ｂが形成されている。従って、下電極形成用不純物導入工程では、レジストマスク４０２の開口４０２（第１の開口）を介して半導体膜１ａ、１９０に高濃度Ｎ型の不純物イオン（リンイオン）が打ち込まれる結果、高濃度ソース領域１ｄ、１９２および高濃度ドレイン領域１ｅ、１９４が形成される。

次に、図１０（Ｄ）に示すように、レジストマスク４０２の開口４０２ａを介して、誘電体膜２ｃの表面をエッチングして薄くし、誘電体膜２ｃに凹部２ｇ（第１の凹部）を形成する（誘電体膜エッチング工程）。

また、誘電体膜エッチング工程では、レジストマスク４０２の開口４０２ｂを介してゲート絶縁膜２ａもエッチングされるので、ゲート絶縁膜２ａにも凹部２ｈ、２ｉ、２ｋ、２ｊ（第２の凹部）が形成される。但し、凹部２ｈ、２ｉ、２ｋ、２ｊは、ゲート電極３ａ、１６５から外れているので、ＴＦＴ３０、１９０の耐電圧を低下させることはない。

しかる後にレジストマスク４０２を除去する。なお、図１０（Ｃ）に示す下電極形成用不純物導入工程と、図１０（Ｄ）に示す誘電体膜エッチング工程とはその順序を入れ替えてもよい。

次に、図１１（Ｅ）に示すように、スパッタ法などにより、透明基板１０ｂの全面にアルミニウム膜、タンタル膜、モリブデン膜、またはこれらの金属のいずれかを主成分とする合金膜からなる導電膜３を３００ｎｍ〜８００ｎｍの厚さに形成した後、フォトリソグラフィ技術を用いてレジストマスク４０３を形成し、このレジストマスク４０３を介して導電膜３をドライエッチングする。その結果、図１１（Ｆ）に示すように、走査線３ａ、ゲート電極１６５、および容量線３ｂ（蓄積容量７０の上電極３ｃ）が形成される。このようにして蓄積容量７０を形成する。

次に、図１１（Ｇ）に示すように、Ｐチャネル型のＴＦＴ１８０を形成するための半導体膜１６０をレジストマスク４１１で覆った状態で、画素スイッチング用のＴＦＴ３０を構成する半導体膜１ａと、駆動回路用のＮチャネル型のＴＦＴ１９０を構成する半導体膜１６０とに対して、走査線３ａやゲート電極１６５をマスクとして、約０．１×１０^１３／ｃｍ^２〜約１０×１０^１３／ｃｍ^２のドーズ量で低濃度Ｎ型の不純物イオン（リンイオン）を打ち込んで、走査線３ａおよびゲート電極１６５に対して自己整合的に低濃度ソース領域１ｂ、１９３、および低濃度ドレイン領域１ｃ、１９５を形成する。ここで、走査線３ａやゲート電極１６５の真下に位置しているため、不純物イオンが導入されなかった部分は半導体膜１ａ、１６０のままのチャネル領域１ａ′、１９１となる。その結果、ＴＦＴ３０、１９０が形成される。

次に、図１１（Ｈ）に示すように、Ｎチャネル型のＴＦＴ３０、１９０を形成するための半導体膜１ａ、１６０をレジストマスク４１３で覆った状態で、駆動回路用のＰチャネル型の駆動回路用のＴＦＴ１８０を構成する半導体膜１６０に対して、ゲート電極１６５をマスクとして、高濃度Ｐ型の不純物イオン（ボロンイオン）を約０．１×１０^１５／ｃｍ^２〜約１０×１０^１５／ｃｍ^２のドーズ量で打ち込み、高濃度ソース領域１８２、およびドレイン領域１８４を形成する。その結果、ＴＦＴ１８０が形成される。

それ以降は、図８および図９に示すように、透明基板１０ｂの表面全体に、シリコン酸化膜などからなる層間絶縁膜４を形成した後、層間絶縁膜４にコンタクトホール１６３、１６４、１６８、１６９などをそれぞれ形成し、しかる後に、アルミニウム膜、タンタル膜、モリブデン膜などのデータ線６ａおよびドレイン電極６ｂを形成するなど、複数の工程を行って図４および図５に示す構造のＴＦＴアレイ基板１０とするが、かかる工程については周知の工程を利用できるので、その説明を省略する。

以上説明したように、本形態では、ＴＦＴ３０側の半導体膜１ａ（第１の半導体膜）からの延設部分１ｆ（第２の半導体膜）を導電化してなる下電極１ｇ、ＴＦＴ３０側のゲート絶縁膜２ａと同層の誘電体膜２ｃ、およびＴＦＴ３０側のゲート電極３ａと同層の上電極３ｃによって蓄積容量７０を構成するので、蓄積容量７０の下電極１ｇを製造するには、ゲート絶縁膜２ａおよび誘電体膜２ｃを同時形成した以降、ゲート電極３ａおよび上電極３ｃを形成する前に、レジストマスク４０２の開口４０２ａから半導体膜１ａの延設部分１ｆにＮ型の不純物を導入する工程が必要である。本形態では、このレジスマスク４０２をそのまま利用して、その開口４０２ａから誘電体膜２ｃの表面をエッチングするため、１枚のマスクで下電極形成用不純物導入工程と誘電体膜エッチング工程と行うことができる。従って、本形態によれば、製造工程を増やすことなく、蓄積容量７０の誘電体膜２ｃの膜厚をＴＦＴ３０のゲート絶縁膜２ａの膜厚よりも薄くすることができる。

また、本形態では、下電極形成用不純物導入工程で用いたレジストマスク４０２に開口４０２ｂを形成したため、下電極形成用不純物導入工程でＴＦＴ３０、１９０の高濃度ソース領域１ｄ、１９２および高濃度ドレイン領域１ｅ、１９４を形成できるので、マスクの枚数をさらに１枚減らすことができる。このため、マスク形成工程およびマスク除去工程を各々、１工程ずつ、さらに減らすことができるので、生産性が向上する。

［その他の実施の形態］
上記形態１、２では、下電極形成用不純物導入工程で用いたレジストマスク４０１、４０２を別工程で除去していたが、下電極形成用不純物導入工程の後、誘電体膜エッチング工程を行う際、誘電体膜２ｃおよびレジストマスク４０１、４０２をエッチング除去可能なエッチャント、例えば、酸素およびフッ素を含んだエッチングガス（エッチャント）を用いてドライエッチングを行えば、誘電体膜エッチング工程でレジストマスク４０１、４０２の一部もしくは完全な除去もできるので、レジストマスク４０１、４０２の除去工程を簡略する事ができ、生産性がさらに向上する。

また、上記形態１、２でにおいて、ゲート絶縁膜２ａおよび誘電体膜２ｃを構成する絶縁膜２が１層の例であったが、シリコン酸化膜とシリコン窒化膜との積層膜などを用いてもよい。この場合、誘電体膜２ｃの一部の領域において２つの絶縁膜のうちの一方を完全に除去して、膜厚の薄い第１領域２０１ｃを形成してもよい。

さらに、薄膜半導体装置としては、液晶装置の電気光学装置用基板の他、以下に説明する有機ＥＬ表示装置、さらには電気永動型の表示装置などといった電気光学装置に本発明を適用してもよい。

図１２に示す有機ＥＬ表示装置５００ｐは、有機半導体膜に駆動電流が流れることによって発光するＥＬ素子をＴＦＴで駆動制御する表示装置であり、このタイプの表示装置に用いられる発光素子はいずれも自己発光するため、バックライトを必要とせず、また、視野角依存性が少ないなどの利点がある。ここに示す電気光学装置５００ｐでは、複数の走査線５６３ｐと、この走査線５６３ｐの延設方向に対して交差する方向に延設された複数のデータ線５６４と、これらのデータ線５６４に並列する複数の共通給電線５０５と、データ線５６４と走査線５６３ｐとの交差点に対応する画素５１５ｐとが構成され、画素５１５ｐは、画像表示領域１００にマトリクス状に配置されている。データ線５６４に対しては、シフトレジスタ、レベルシフタ、ビデオライン、アナログスイッチを備えるデータ線駆動回路５５１ｐが構成されている。走査線５６３ｐに対しては、シフトレジスタおよびレベルシフタを備える走査線駆動回路５５４ｐが構成されている。また、画素５１５ｐの各々には、走査線５６３ｐを介して走査信号がゲート電極に供給されるスイッチング用ＴＦＴ５０９と、このスイッチング用ＴＦＴ５０９を介してデータ線５６４から供給される画像信号を保持する保持容量５３３ｐと、この保持容量５３３ｐによって保持された画像信号がゲート電極に供給されるカレントＴＦＴ５１０と、カレントＴＦＴ５１０を介して共通給電線５０５に電気的に接続したときに共通給電線５０５から駆動電流が流れ込む発光素子５１３とが構成されている。発光素子５１３は、画素電極の上層側には、正孔注入層、有機ＥＬ材料層としての有機半導体膜、リチウム含有アルミニウム、カルシウムなどの金属膜からなる対向電極が積層された構成になっており、対向電極は、データ線５６４などを跨いで複数の画素５１５ｐにわたって形成されている。

このような有機ＥＬ表示装置５００ｐも、ＴＦＴと容量素子が同一基板上に形成された薄膜半導体装置であるので、本発明を適用してもよい。

［液晶装置の電子機器への適用］
本発明を適用した液晶装置１００などの電気光学装置は、各種の電子機器の表示部として用いることができるが、その一例を図１３（Ａ）、（Ｂ）を参照して説明する。

図１３（Ａ）は、本発明に係る電子機器の一実施形態であるモバイル型のパーソナルコンピュータを示している。ここに示すパーソナルコンピュータ８０は、キーボード８１を備えた本体部８２と、液晶表示ユニット８３とを有する。液晶表示ユニット８３は、前述した液晶装置１００を含んで構成される。

図１３（Ｂ）は、本発明に係る電子機器の他の実施形態である携帯電話機を示している。ここに示す携帯電話機９０は、複数の操作ボタン９１と、前述した液晶装置１００からなる表示部とを有している。

（Ａ）、（Ｂ）はそれぞれ、本発明の実施の形態１に係る液晶装置をその上に形成された各構成要素と共に対向基板の側から見た平面図、および対向基板を含めて示す図１（Ａ）のＨ−Ｈ′断面図である。 液晶装置の電気的構成を示すブロック図である。 図１に示す液晶装置のＴＦＴアレイ基板において相隣接する画素の平面図である。 図３のＡ−Ａ′線に相当する位置での断面図である。 図１に示す液晶装置において周辺回路を構成するＴＦＴの構成を示す断面図である。 本発明の実施の形態１に係るＴＦＴアレイ基板の製造方法を示す工程断面図である。 本発明の実施の形態１に係るＴＦＴアレイ基板の製造方法を示す工程断面図である。 本発明の実施の形態２に係る液晶装置のＴＦＴアレイ基板を図３のＡ−Ａ′線に相当する位置での切断したときの断面図である。 図８に示す液晶装置において周辺回路を構成するＴＦＴの構成を示す断面図である。 本発明の実施の形態２に係るＴＦＴアレイ基板の製造方法を示す工程断面図である。 本発明の実施の形態２に係るＴＦＴアレイ基板の製造方法を示す工程断面図である。 有機ＥＬ表示装置の電気的構成を示すブロック図である。 （Ａ）、（Ｂ）はそれぞれ、本発明に係る電気光学装置を用いたモバイル型のパーソナルコンピュータを示す説明図、および携帯電話機の説明図である。

符号の説明

１ａ、１ｇ、１６０ 半導体膜、１ｆ 半導体膜の延設部分、１ｇ 蓄積容量の下電極、２ａ ゲート絶縁膜、２ｃ 蓄積容量の誘電体膜、２ｇ 誘電体膜に形成した凹部（第１の凹部）、２ｈ、２ｉ、２ｊ、２ｋ ゲート絶縁膜に形成した凹部（第２の凹部）、３ａ 走査線、３ｂ 容量線、３ｃ 蓄積容量の上電極、６ａ データ線、１０ ＴＦＴアレイ基板（薄膜半導体装置）、３０ 画素スイッチング用のＴＦＴ、７０ 蓄積容量（容量素子）、１００ 液晶装置（電気光学装置）、４０１、４０２ レジストマスク、４０１ａ、４０２ａ、４０２ｂ レジストマスクの開口

Claims (11)

1. 第１の半導体膜、ゲート絶縁膜、およびゲート電極が基板側からこの順に積層された薄膜トランジスタと、前記第１の半導体膜と同層の第２の半導体膜を導電化してなる下電極、前記ゲート絶縁膜と同層の誘電体膜、および前記ゲート電極と同層の上電極が前記基板側からこの順に積層された容量素子とを備えた薄膜半導体装置の製造方法において、
   前記ゲート絶縁膜および前記誘電体膜を同時形成した以降、前記ゲート電極および前記上電極を形成する前に、
   前記基板の表面側に形成したマスクの第１の開口から前記第２の半導体膜に不純物を導入して前記下電極を形成する下電極形成用不純物導入工程と、
   前記マスクの前記第１の開口から前記誘電体膜の表面をエッチングする誘電体膜エッチング工程とを行うことを特徴とする薄膜半導体装置の製造方法。
2. 請求項１において、前記マスクには、前記薄膜トランジスタのうち、前記不純物と同一の導電型の薄膜トランジスタの前記第１の半導体膜にソース・ドレイン領域の一部あるいは全部を形成するための第２の開口を形成し、
   前記下電極形成用不純物導入工程では、前記第１の開口および前記第２の開口から前記第２の半導体膜および前記第１の半導体膜に不純物を導入し、
   前記誘電体膜エッチング工程では、前記第１の開口および前記第２の開口から前記誘電体膜の表面および前記ゲート絶縁膜の表面をエッチングすることを特徴とする薄膜半導体装置の製造方法。
3. 請求項２において、前記ソース・ドレイン領域は、前記ゲート電極にセルフアライン的に形成された低濃度ソース・ドレイン領域と、該低濃度ソース・ドレイン領域に隣接する高濃度ソース・ドレイン領域とを備え、
   前記第２の開口は、前記高濃度ソース・ドレイン領域を形成すべき領域に形成されていることを特徴とする薄膜半導体装置の製造方法。
4. 請求項１ないし３のいずれかにおいて、前記誘電体膜エッチング工程は、前記下電極形成用不純物導入工程の後、前記誘電体膜および前記マスクをエッチング除去可能なエッチャントを用いて行うことを特徴とする薄膜半導体装置の製造方法。
5. 請求項１ないし４のいずれかに規定する方法で製造したことを特徴とする薄膜半導体装置。
6. 第１の半導体膜、ゲート絶縁膜、およびゲート電極が基板側からこの順に積層された薄膜トランジスタと、前記第１の半導体膜と同層の第２の半導体膜を導電化してなる下電極、前記ゲート絶縁膜と同層の誘電体膜、および前記ゲート電極と同層の上電極が前記基板側からこの順に積層された容量素子とを備えた薄膜半導体装置において、
   前記誘電体膜には、当該誘電体膜の膜厚を前記ゲート絶縁膜の膜厚より薄くする第１の凹部が形成され、
   前記第２の半導体膜では、前記第１の凹部と平面的に重なる領域に不純物が導入されて前記下電極が形成されるとともに、
   前記薄膜トランジスタのうち、前記不純物と同一の導電型の薄膜トランジスタでは、前記ゲート絶縁膜に対して、ソース・ドレイン領域の一部あるいは全部と平面的に重なる領域の当該ゲート絶縁膜の膜厚を前記ゲート電極と平面的に重なる領域の前記ゲート絶縁膜の膜厚よりも薄くする第２の凹部が形成されていることを特徴とする薄膜半導体装置。
7. 請求項６において、前記ソース・ドレイン領域は、前記ゲート電極にセルフアライン的に形成された低濃度ソース・ドレイン領域と、該低濃度ソース・ドレイン領域に隣接する高濃度ソース・ドレイン領域とを備え、
   前記第２の凹部は、前記高濃度ソース・ドレイン領域と平面的に重なる領域に形成されていることを特徴とする薄膜半導体装置。
8. 請求項５ないし７のいずれかに規定する薄膜半導体装置を電気光学装置用基板として用いた電気光学装置であって、前記電気光学装置用基板に電気光学物質が保持されていることを特徴とする電気光学装置。
9. 請求項８において、前記電気光学物質は、前記電気光学装置用基板と、該電気光学装置用基板に対向配置された対向基板との間に保持された液晶であり、
   前記薄膜トランジスタおよび前記容量素子は、マトリクス状に配置された複数の画素の各々に構成されていることを特徴とする電気光学装置。
10. 請求項８において、前記電気光学物質は、前記電気光学装置用基板上に構成された有機エレクトロルミネッセンス材料であり、
    前記薄膜トランジスタおよび前記容量素子は、マトリクス状に配置された複数の画素の各々に構成されていることを特徴とする電気光学装置。
11. 請求項８ないし１０のいずれかに規定する電気光学装置を用いたことを特徴とする電子機器。

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