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KR100603098B1 - 반도체 장치, 전기 광학 장치 및 전자기기 - Google Patents

반도체 장치, 전기 광학 장치 및 전자기기 Download PDF

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KR100603098B1
KR100603098B1 KR1020040020770A KR20040020770A KR100603098B1 KR 100603098 B1 KR100603098 B1 KR 100603098B1 KR 1020040020770 A KR1020040020770 A KR 1020040020770A KR 20040020770 A KR20040020770 A KR 20040020770A KR 100603098 B1 KR100603098 B1 KR 100603098B1
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KR
South Korea
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contact hole
electro
film
substrate
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KR1020040020770A
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Inventor
에구치츠카사
Original Assignee
세이코 엡슨 가부시키가이샤
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Publication date
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Abstract

본 발명은 설계 룰을 변경하지 않아도, 배선 피치를 좁게 할 수 있는 등, 패턴 레이아웃의 고집적화를 도모할 수 있는 반도체 장치, 이 반도체 장치를 이용한 전기 광학 장치 및 전자기기를 제공하는 것으로서, 반도체 장치로는, 제 1 도전막(210), 이 제 1 도전막(210)과 평면적으로 겹치는 위치에 콘택트 홀(221)이 형성된 층간 절연막(220) 및 콘택트 홀(221)을 거쳐 제 1 도전막(210)에 전기적으로 접속하는 제 2 도전막(230)이 기판(240) 상에 그 순서로 적층되어 있다. 제 1 도전막(210)은 콘택트 홀(221) 전체에 평면적으로 겹치도록 형성되어 있는 한편, 제 2 도전막(230)은 콘택트 홀(221)의 일부에 평면적으로 겹치도록 형성되고, 제 1 도전막(210)과 제 2 도전막(230)은 콘택트 홀(221)의 바닥부(222)의 일부만 접촉하고 있다.

Description

반도체 장치, 전기 광학 장치 및 전자기기{SEMICONDUCTOR DEVICE, ELECTRO-OPTICAL DEVICE AND ELECTRONIC APPARATUS}
도 1(a)는 본 발명의 실시예 1에 따른 반도체 장치의 주요부 구성을 나타내는 평면도, 도 1(b)는 IA-IA'선 단면도, 및 도 1(c)는 IB-IB'선 단면도,
도 2(a)는 본 발명의 실시예 2에 따른 반도체 장치의 주요부 구성을 나타내는 평면도, 도 2(b)는 ⅡA-ⅡA'선 단면도, 및 도 2(c)는 ⅡB-ⅡB'선 단면도,
도 3은 본 발명의 실시예 3에 따른 반도체 장치의 주요부 구성을 나타내는 평면도,
도 4(a)는 본 발명의 실시예 4에 따른 반도체 장치의 주요부 구성을 나타내는 평면도, 도 4(b)는 IVA-IVA'선 단면도, 및 도 4(c)는 IVB-IVB'선 단면도,
도 5(a)는 본 발명의 실시예 1에 따른 액정 장치를 그 위에 형성된 각 구성요소와 함께 대향 기판의 측에서 본 평면도, 도 5(b)는 도 5(A)의 H-H'선 단면도,
도 6은 도 5에 나타내는 액정 장치에 이용한 TFT 어레이 기판의 구성을 모식적으로 나타내는 블럭도,
도 7은 도 6에 나타내는 데이터선 구동 회로의 설명도,
도 8(a)는 도 5에 나타내는 액정 장치에 있어서 배선 끼리를 콘택트 홀을 거 쳐 전기적으로 접속한 상태를 나타내는 평면도, 도 8(b)는 VⅢA-VⅢA'선 단면도, 및 도 8(c)는 VⅢB-VⅢB'선 단면도,
도 9는 도 6의 화상 표시 영역에 매트릭스 형상으로 형성된 복수 화소에서의 각종 소자, 배선 등의 등가 회로도,
도 10은 도 9에 나타내는 화소의 평면도,
도 11은 도 10의 A-A'선 단면도,
도 12는 도 5에 나타내는 구동 회로의 평면도,
도 13은 도 12에 나타내는 구동 회로용 TFT의 단면도,
도 14는 전하 주입형 유기 박막 EL 소자를 이용한 액티브 매트릭스형 전기 광학 장치의 블럭도,
도 15(a)는 본 발명에 따른 액정 장치를 이용한 모바일형 퍼스널 컴퓨터를 나타내는 설명도, 및 도 15(b)는 휴대 전화기의 설명도이다.
도 16(a)는 종래의 반도체 장치의 주요부 구성을 나타내는 평면도, 도 16(b)는 XVIA-XVIA'선 단면도, 및 도 16(c)는 XVIB-XVIB'선 단면도이다.
도면의 주요 부분에 대한 부호의 설명
1a, 1g, 160 : 반도체막 3a : 주사선
3b : 용량선 6a : 데이터선
6b : 드레인 전극 9a : 화소 전극
10 : TFT 어레이 기판 10a : 화상 표시 영역
20 : 대향 기판 21 : 대향 전극
30 : 화소 스위칭용의 TFT 70 : 축적 용량
100 : 액정 장치(전기 광학 장치) 101 : 데이터선 구동 회로
104 : 주사선 구동 회로 210 : 제 1 도전막,
220 : 층간 절연막 221 : 콘택트 홀
222 : 콘택트 홀의 바닥부 230 : 제 2 도전막
240 : 기판 250 : 인접하는 제 2 도전막
260 : 인접하는 제 1 도전막
본 발명은 층간 절연막의 콘택트 홀을 통해 전기적인 접속을 행하고 있는 반도체 장치, 이 반도체 장치를 이용한 전기 광학 장치 및 전자기기에 관한 것이다.
최근, 액정 장치나 EL(전계 발광) 디스플레이 패널로 대표되는 전기 광학 장치는 휴대 전화기나 휴대형 컴퓨터, 비디오 카메라와 같은 전자기기의 표시부로서 주목을 받고 있다. 이러한 전기 광학 장치에서는, 기판 상에 소정 회로를 구성하는 트랜지스터, 다이오드 등의 소자가 다수 형성되고, 이들 소자를 전기적으로 접속하기 위한 다수의 배선이 형성된다.
이러한 종류의 배선에는, 절연막을 거쳐 상하에 위치하는 2층의 도전막을, 층간 절연막의 콘택트 홀을 거쳐 전기적으로 접속한 구성이 다용(多用)되고 있다. 즉, 도 16(a), (b), (c)에 도시하는 바와 같이, 제 1 도전막(210), 이 제 1 도전막(210)과 평면적으로 겹치는 위치에 콘택트 홀(221)이 형성된 층간 절연막(220) 및 콘택트 홀(221)을 거쳐 제 1 도전막(210)에 전기적으로 접속되는 제 2 도전막(230)이 기판(240) 상에 그 순서대로 적층되어 있고, 종래에는 제 1 도전막(210) 및 제 2 도전막(230) 모두 콘택트 홀(221) 전체와 평면적으로 겹치도록 형성되어 있다. 이 때문에, 제 1 도전막(210)과 제 2 도전막(230)은 콘택트 홀(221)의 바닥부(222) 전체에 접촉하고 있는 구성으로 되어 있다. 여기서, 제 2 도전막(230)은, 예컨대, 복수 라인이 평행하게 연장한 배선이며, 배선의 곁에는, 제 2 도전막(230)과 동일한 층간에 형성된 제 2 도전막(250)으로 이루어지는 인접 배선이 연장하고 있다.
이러한 배선은 포토리소그래피 기술을 이용하여 형성되지만, 동일 층에 형성된 배선끼리(상층 도전막(230, 250)끼리)의 간격 α은 포토리소그래피 기술이나 노광 장치 등으로 결정되는 설계 룰에 의해 정해지고, 또한, 종래에는, 배선을 구성하는 상층 도전막(230)의 폭을 콘택트 홀(221)의 치수보다도 크게 할 필요가 있었다. 이 때문에, 배선끼리(상층 도전막(230, 250)끼리)의 피치 β를 더 이상 좁게 하는 것이 불가능하다고 하는 문제점이 있다. 그 결과, 예컨대, 전기 광학 장치의 화소수의 증가 등에 따라, 배선 피치 β를 좁히는 것이 요구되어도, 이러한 요구에 대응할 수 없다고 하는 문제점이 있었다.
이상의 문제점에 감안해서, 본 발명의 과제는 설계 룰을 변경하지 않고도, 배선 피치를 좁게 할 수 있는 등, 패턴 레이아웃의 고집적화를 도모할 수 있는 반도체 장치, 이 반도체 장치를 이용한 전기 광학 장치 및 전자기기를 제공하는 것에 있다.
상기 과제를 해결하기 위해, 본 발명에서는, 기판 상에 형성된 제 1 도전막과,
해당 제 1 도전막의 상층에 형성되어, 당해 제 1 도전막과 평면적으로 겹치는 위치에 콘택트 홀이 형성된 층간 절연막과, 해당 층간 절연막의 상층에 형성되어, 상기 콘택트 홀을 거쳐 상기 제 1 도전막에 전기적으로 접속하는 제 2 도전막을 갖고, 상기 콘택트 홀은, 평면적으로 보아, 상기 제 1 도전막 및 상기 제 2 도전막 중 어느 한쪽으로부터 돌출하는 것을 특징으로 한다.
본 발명에 있어서, 콘택트 홀은, 평면적으로 보아, 제 1 도전막 및 제 2 도전막 중 어느 한쪽으로부터 돌출하고 있기 때문에, 제 2 도전막(또는 제 1 도전막)의 폭을 콘택트 홀의 치수보다도 좁게 할 수 있다. 따라서, 설계 룰에 의해 정해지는 제 2 도전막끼리(또는 제 1 도전막끼리)의 간격을 좁힐 수 없더라도, 제 2 도전막끼리(또는 제 1 도전막끼리)의 피치를 좁힐 수 있다.
본 발명에 있어서, 상기 제 1 도전막 및 상기 제 2 도전막 중 한쪽의 도전막 은, 예컨대, 상기 콘택트 홀 전체에 평면적으로 겹치도록 형성되고, 다른 쪽의 도전막은 상기 콘택트 홀의 일부에 평면적으로 겹치도록 형성하더라도 좋다. 여기서, 상기 한쪽의 도전막은, 예컨대, 상기 제 1 도전막이며, 이 경우, 상기 다른 쪽의 도전막은 상기 제 2 도전막이다.
본 발명에 있어서, 상기 다른 쪽의 도전막은 소정 피치로 평행하게 연장한 배선이다. 또한, 상기 한쪽의 도전막은 상기 다른 쪽의 도전막으로 이루어지는 배선과 교차하는 방향으로 연장된 배선이다.
본 발명에 있어서, 상기 다른 쪽의 도전막은 상기 콘택트 홀의 한쪽 측으로 치우친 위치에서 당해 콘택트 홀과 평면적으로 겹치고 있는 구조, 또는, 상기 콘택트 홀의 양단을 피한 위치에서 해당 콘택트 홀과 평면적으로 겹치고 있는 구조를 채용할 수 있다.
본 발명에 있어서, 상기 콘택트 홀이 장방형의 평면 형상을 갖고 있는 경우에는, 상기 다른 쪽의 도전막은 당해 콘택트 홀의 길이 방향에서의 일부에 대해 평면적으로 겹치는 위치에 형성되어 있는 것이 바람직하다.
본 발명에 있어서, 상기 콘택트 홀이 직사각형의 평면 형상을 갖고 있는 경우에는, 상기 다른 쪽의 도전막은 당해 콘택트 홀의 변에 대해 기울기 방향으로 연장하고 있는 구조를 채용하더라도 좋다.
본 발명에 따른 반도체 장치는, 예컨대, 전기 광학 물질을 유지하는 전기 광학 장치용 기판으로서 이용된다. 이 경우, 당해 전기 광학 장치용 기판에는, 예컨대, 화소 스위칭용 트랜지스터 및 화소 전극을 구비한 화소가 매트릭스 형상으로 형성되어 있다.
본 발명에 있어서, 상기 전기 광학 물질로서, 상기 전기 광학 장치용 기판과 대향 기판 사이에 유지된 액정을 이용하면, 액정 장치를 구성할 수 있다.
이에 대하여, 상기 전기 광학 물질로서, 상기 전기 광학 장치용 기판 상에서 발광 소자를 구성하는 유기 EL 재료를 이용하면, EL 디스플레이 패널을 구성할 수 있다.
본 발명에 따른 전기 광학 장치는 휴대형 컴퓨터나 휴대 전화기 등과 같은 전자기기에 있어서 표시부 등을 구성하는데 이용된다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
도면을 참조하여, 본 발명의 실시예를 설명한다.
(실시예 1)
도 1(a), (b), (c)는 각각, 본 발명의 실시예 1에 따른 반도체 장치의 주요부의 구성을 나타내는 평면도, IA-IA'선 단면도, 및 IB-IB'선 단면도이다.
도 1(a), (b), (c)에 도시하는 바와 같이, 본 실시예의 반도체 장치에서는, 기판(240) 상에 박막 트랜지스터나 박막 다이오드 등의 소자(도시하지 않음)가 다수 형성되어 있고, 또한 제 1 도전막(210), 이 제 1 도전막(210)과 평면적으로 겹치는 위치에 콘택트 홀(221)이 형성된 층간 절연막(220) 및 콘택트 홀(221)을 거쳐 제 1 도전막(210)에 전기적으로 접속하는 제 2 도전막(230)이 기판(240) 상에 이 순서대로 적층되어 있다. 제 2 도전막(230)은 인접하는 제 2 도전막(250)과 동시에 소정 피치 β로 평행하게 연장한 제 2 배선이다. 이에 대하여, 제 1 도전막(210)은 제 2 도전막(230, 250)으로 이루어지는 배선과 교차하는 방향으로 연장한 제 1 배선이다.
본 실시예에 있어서, 제 1 도전막(210)은 콘택트 홀(221) 전체에 평면적으로 겹치도록 형성되어 있는 한편, 제 2 도전막(230)은 콘택트 홀(221)의 일부에 평면적으로 겹치도록 형성되어 있다. 즉, 제 2 도전막(230)은 콘택트 홀(221)에 대하여, 인접하는 제 2 도전막(250)으로부터 멀어지는 쪽으로 기운 위치에 형성되어 있다. 이 때문에, 콘택트 홀(221)은, 평면적으로 보아, 제 2 도전막(230)으로부터 돌출하고 있어, 제 1 도전막(210)과 제 2 도전막(230)은 콘택트 홀(221)의 바닥부(222)의 일부에서만 접촉하고 있다.
여기서, 콘택트 홀(221)은 직사각형의 평면 형상을 갖고 있고, 제 2 도전막(230)은 콘택트 홀(221)의 길이 방향에 있어서의 일부에 대하여 평면적으로 겹치는 방향으로 연장하고 있다. 이 때문에, 제 2 도전막(230)은 콘택트 홀(221)의 마주보는 한 쌍의 긴 변(226, 227)의 쌍방에 대하여 평면적으로 겹치는 방향으로 연장하고 있는 한편, 콘택트 홀(221)의 한 쌍의 짧은 변(228, 229) 중 인접하는 제 2 도전막(250)으로부터 보아 먼 쪽의 짧은 변(228)에는 평면적으로 완전히 겹치고 있지만, 인접하는 제 2 도전막(250)으로부터 보아 가까운 쪽의 짧은 변(229)에는 평면적으로 전혀 겹치지 않고 있다.
이와 같이 구성한 반도체 장치에 있어서, 동일 층에 형성된 배선끼리(상층 도전막(230, 250)끼리)의 간격 α은 포토리소그래피 기술이나 노광 장치 등으로 결정되는 설계 룰에 의해 정해지고 있지만, 본 실시예에서는, 제 2 도전막(230)의 폭을 콘택트 홀(221) 전체를 여유를 갖고 덮는 것과 같은 치수보다도 좁게 할 수 있다. 따라서, 설계 룰에 의해 정해지는 제 2 도전막(230, 250)끼리의 간격 α를 좁히지 않더라도, 제 2 도전막(230, 250)끼리의 피치 β를 좁힐 수 있다.
(실시예 2)
도 2(a), (b), (c)는 각각, 본 발명의 실시예 1에 따른 반도체 장치의 주요부의 구성을 나타내는 평면도, ⅡA-ⅡA'선 단면도, 및 ⅡB-ⅡB'선 단면도이다.
도 2(a), (b), (c)에 도시하는 바와 같이, 본 실시예의 반도체 장치에서도, 실시예 1과 마찬가지로, 제 1 도전막(210), 이 제 1 도전막(210)과 평면적으로 겹치는 위치에 콘택트 홀(221)이 형성된 층간 절연막(220) 및 콘택트 홀(221)을 거쳐 제 1 도전막(210)에 전기적으로 접속하는 제 2 도전막(230)이 기판(240) 상에 이 순서대로 적층되어 있다. 제 2 도전막(230)은 인접하는 제 2 도전막(250)과 동시에 소정 피치 β로 평행하게 연장한 제 2 배선이다. 이에 대하여, 제 1 도전막(210)은 제 2 도전막(230, 250)으로 이루어지는 배선과 교차하는 방향으로 연장한 제 1 배선이다.
본 실시예에 있어서, 제 1 도전막(210)은 콘택트 홀(221) 전체에 평면적으로 겹치도록 형성되어 있는 한편, 제 2 도전막(230)은 콘택트 홀(221)의 일부에 평면적으로 겹치도록 형성되고, 제 2 도전막(230)은 콘택트 홀(221)의 양단을 피한 위 치에서만 콘택트 홀(221)과 평면적으로 겹치고 있다. 이 때문에, 콘택트 홀(221)은, 평면적으로 보아, 제 2 도전막(230)으로부터 돌출하고 있고, 제 1 도전막(210)과 제 2 도전막(230)은 콘택트 홀(221)의 바닥부(222)의 일부에서만 접촉하고 있다.
여기서, 콘택트 홀(221)은 직사각형의 평면 형상을 갖고 있고, 제 2 도전막(230)은 콘택트 홀(221)의 길이 방향에서의 중앙 부분에 대하여 평면적으로 겹치는 방향으로 연장하고 있다. 이 때문에, 제 2 도전막(230)은 콘택트 홀(221)의 마주보는 한 쌍의 긴 변(226, 227)의 중앙 부분에 대해서만 평면적으로 겹치는 방향으로 연장하고 있는 한편, 콘택트 홀(221)의 한 쌍의 짧은 변(228, 229)은 전혀 겹치지 않고 있다.
이와 같이 구성한 반도체 장치에 있어서도, 실시예 1과 마찬가지로, 동일 층에 형성된 배선끼리(상층 도전막(230, 250)끼리)의 간격 α은 포토리소그래피 기술이나 노광 장치 등으로 결정되는 설계 룰에 의해 정해지고 있지만, 본 실시예에서는, 제 2 도전막(230)의 폭을 콘택트 홀(221) 전체를 여유를 갖고 덮는 치수보다도 좁게 할 수 있다. 따라서, 설계 룰에 의해 정해지는 제 2 도전막(230, 250)끼리의 간격 α를 좁히지 않더라도, 제 2 도전막(230, 250)끼리의 피치 β를 좁힐 수 있다.
(실시예 3)
도 3은 본 발명의 실시예 3에 따른 반도체 장치의 주요부의 구성을 나타내는 평면도이다.
도 3에 도시하는 바와 같이, 본 실시예의 반도체 장치에서도, 실시예 1, 2와 마찬가지로, 제 1 도전막(210)과 제 2 도전막(230)은 층간 절연막(220)의 콘택트 홀(221)을 거쳐 전기적으로 접속하고 있지만, 제 1 도전막(210)은 콘택트 홀(221) 전체에 평면적으로 겹치도록 형성되어 있는 한편, 제 2 도전막(230)은 콘택트 홀(221)의 일부에 평면적으로 겹치도록 형성되어 있다. 이 때문에, 콘택트 홀(221)은, 평면적으로 보아, 제 2 도전막(230)으로부터 돌출하고 있고, 제 1 도전막(210)과 제 2 도전막(230)은 콘택트 홀(221)의 바닥부(222)의 일부에서만 접촉하고 있다.
여기서, 제 2 도전막(230)은 인접하는 제 2 도전막(250)과 소정 간격을 두고 평행하게 연장하고 있지만, 제 1 도전막(210)은 제 2 도전막(230)과 비스듬히 교차하는 방향으로 연장하고 있다. 이 때문에, 제 2 도전막(230)은 콘택트 홀(221)의 각 변에 대하여 비스듬히 연장하는 구성으로 되어 있다.
이와 같이 구성한 반도체 장치에서도, 실시예 1, 2와 마찬가지로, 설계 룰에 의해 정해지는 제 2 도전막(230, 250)끼리의 간격 α를 좁히지 않더라도, 제 2 도전막(230, 250)끼리의 피치 β를 좁힐 수 있다.
(실시예 4)
도 4(a), (b), (c)는 각각, 본 발명의 실시예 4에 따른 반도체 장치의 주요부 구성을 나타내는 평면도, IVA-IVA'선 단면도, 및 IVB-IVB'선 단면도이다.
실시예 1, 2, 3에 있어서는, 제 1 도전막(210)이 콘택트 홀(221) 전체에 평면적으로 겹치도록 형성되어 있는 한편, 제 2 도전막(230)은 콘택트 홀(221)의 일부에 평면적으로 겹치도록 형성되어 있지만, 본 실시예와 마찬가지로, 그 관계를 역으로 하여도 좋다. 즉, 도 4(a), (b), (c)에 도시하는 바와 같이, 본 실시예의 반도체 장치에 있어서도, 실시예 1, 2, 3과 마찬가지로, 제 1 도전막(210), 이 제 1 도전막(210)과 평면적으로 겹치는 위치에 콘택트 홀(221)이 형성된 층간 절연막(220) 및 콘택트 홀(221)을 거쳐 제 1 도전막(210)에 전기적으로 접속하는 제 2 도전막(230)이 기판(240) 상에 그 순서대로 적층되어 있다.
단지, 본 실시예에서는, 제 2 도전막(230)은 콘택트 홀(221) 전체에 평면적으로 겹치도록 형성되어 있는 한편, 제 1 도전막(210)은 콘택트 홀(221)의 일부에 평면적으로 겹치도록 형성되어 있다. 이 때문에, 콘택트 홀(221)은, 평면적으로 보아, 제 1 도전막(210)으로부터 돌출하고 있어, 제 1 도전막(210)과 제 2 도전막(230)은 콘택트 홀(221)의 바닥부(222)의 일부에서만 접촉하고 있다.
이와 같이 구성한 반도체 장치에서도, 동일 층에 형성된 배선(하층 도전막(210, 260))끼리의 간격 α는 포토리소그래피 기술이나 노광 장치 등으로 결정되는 설계 룰에 의해 정해지고 있지만, 본 실시예에서는, 제 1 도전막(210)의 폭을 콘택트 홀(221) 전체를 여유를 갖고 덮는 것과 같은 치수보다도 좁게 할 수 있다. 따라서, 설계 룰에 의해 정해지는 제 1 도전막(210, 260)끼리의 간격 α를 좁히지 않더라도, 제 1 도전막(210, 260)끼리의 피치 β를 좁힐 수 있다.
(전기 광학 장치에의 적용예)
다음에, 대표적인 전기 광학 장치인 액정 장치에 본 발명을 적용한 예를 설명한다. 또, 각 도면에서는, 각 층이나 각 부재를 도면상에서 인식할 수 있을 정도의 크기로 하기 때문에, 각 층이나 각 부재마다 축척을 달리하고 있다. 또, 이하의 설명에서는, 기판면 상에서 서로 직교하는 2방향을 X방향 및 Y방향으로 했을 때에, 주사선이 연장하고 있는 방향을 X방향으로 하고, 데이터선이 연장하고 있는 방향을 Y방향으로 했지만, 그것과는 반대로, 주사선이 연장하고 있는 방향을 Y방향으로 하고, 데이터선이 연장하고 있는 방향을 X방향으로 해서 본 발명을 적용하여도 좋다.
(액정 장치의 전체 구성)
도 5(a), (b)는 각각, 액정 장치를 그 위에 형성된 각 구성 요소와 같이 대향 기판 측에서 본 평면도 및 대향 기판을 포함해서 도시한 도 5(a)의 H-H'선 단면도이다.
도 5(a)에서, 액정 장치(100)(전기 광학 장치)의 TFT 어레이 기판(10)(반도체 장치)에는, 대향 기판(20)의 둘레를 따라 밀봉재(107)(도 5(a)의 우하(右下)의 사선 영역)가 마련되고, 이 밀봉재(107)에 의해, TFT 어레이 기판(10)과 대향 기판(20)은 소정의 간격을 두고 접합되어 있다. TFT 어레이 기판(10)의 외주 측에는, 기판 근처(111) 측에서 밀봉재(107)와 일부 겹치도록 데이터선 구동 회로(101)가 형성되고, 기판 근처(113, 114) 측에는 주사선 구동 회로(104)가 형성되어 있 다. 또한, TFT 어레이 기판(10)에서 대향 기판(20)으로부터의 연장 영역(10c)에는 다수의 단자(102)가 형성되어 있다. TFT 어레이 기판(10)에서 기판 근처(111)와 대향하는 기판 근처(112)에는, 화상 표시 영역(10a)의 양측에 마련된 주사선 구동 회로(104)를 연결하기 위한 복수의 배선(105)이 형성되어 있다.
대향 기판(20)의 네 개의 코너부에 상당하는 영역에는, TFT 어레이 기판(10)과 대향 기판(20) 사이에서 전기적 도통을 취하기 위한 기판간 도통 전극(9g) 및 기판간 도통재(106)가 형성되어 있다. 기판간 도통 전극(9g)의 개수 등은 적절히 변경 가능하다.
또, 주사선에 공급되는 주사 신호의 지연이 문제가 되지 않는 것이라면, 주사선 구동 회로(104)는 한 쪽뿐이라도 좋은 것은 말할 필요도 없다. 반대로, 데이터선 구동 회로(101)를 화상 표시 영역(10a)의 변을 따라 양측에 배열하여도 좋다.
도 5(b)에 도시하는 바와 같이, TFT 어레이 기판(10)과 대향 기판(20)은 밀봉재(107)에 의해 소정 간극을 거쳐 접합되고, 이들의 간극에 액정(50)이 유지되어 있다. 밀봉재(107)는 TFT 어레이 기판(10)과 대향 기판(20)을 그들 주변에서 접합하기 위한 광경화 수지나 열경화성 수지 등으로 이루어지는 접착제이며, 양 기판 사이의 거리를 소정값으로 하기 위한 유리 섬유, 또는 유리 구슬 등의 갭 재료가 배합되어 있다.
자세하게는 후술하지만, TFT 어레이 기판(10)에는, 화소 전극(9a)이 매트릭스 형상으로 형성되어 있다. 이에 대하여, 대향 기판(20)에는, 밀봉재(107)의 내측 영역에 차광성 재료로 이루어지는 주변 차단용의 차광막(108)이 형성되어 있다. 또한, 대향 기판(20)에서, TFT 어레이 기판(10)에 형성되어 있는 화소 전극(9a)의 종횡의 경계 영역과 대향하는 영역에는, 블랙 매트릭스, 또는 블랙 스트라이프 등으로 불릴 수 있는 차광막(23)이 형성되고, 그 제 2에는, ITO막으로 이루어지는 대향 전극(21)이 형성되어 있다.
이와 같이, 구성한 액정 장치(100)에서는, 예컨대, 투사형 표시 장치(액정 프로젝터)에서 사용하는 경우, 세 장의 액정 장치(100)가 RGB용 광 밸브로서 각각 사용된다. 이 경우, 각 액정 장치(100)의 각각에는, RGB 색 분해용 다이클로익 미러를 거쳐 분해된 각 색의 광이 투사광으로서 각각 입사되는 것으로 되기 때문에, 액정 장치(100)에는 컬러 필터가 형성되어 있지 않다. 단, 후술하는 바와 같이, 모바일 컴퓨터, 휴대 전화기, 액정 텔레비전 등과 같은 전자기기의 컬러 표시 장치로서 이용하는 경우에는, 도시를 생략하지만, 대향 기판(20)에서 각 화소 전극(9a)에 대향하는 영역에 RGB의 컬러 필터를 그 보호막과 동시에 형성한다.
(본 발명에 따른 접속 구조의 적용)
도 6은 액정 장치(100)에 이용되는 구동 회로 내장형 TFT 어레이 기판(10)의 구성을 모식적으로 나타내는 블럭도이다. 도 7은 TFT 어레이 기판(10)에 형성되어 있는 데이터선 구동 회로(101)의 설명도이다. 도 8(a), (b), (c)는 각각, 액정 장치(100)에서 배선 끼리를 콘택트 홀을 거쳐 전기적으로 접속한 상태를 나타내는 평면도, VⅢA-VⅢA'선 단면도 및 VⅢB-VⅢB'선 단면도이다.
도 6에 도시하는 바와 같이, TFT 어레이 기판(10)에서는, 이 기판 상에서 서 로 직교하는 2방향을 X방향 및 Y방향으로 했을 때에, Y방향으로 연장하는 복수의 데이터선(6a)과, X방향으로 연장하는 복수의 주사선(3a)이 교차하는 부분에 대응하여 복수의 화소(100)가 소정 피치에서 매트릭스 형상으로 구성되고, 이들의 화소(100)가 매트릭스 형상으로 배치되어 있는 영역에 의해, 표시가 실제로 행해지는 화상 표시 영역(10a)이 구성되어 있다.
TFT 어레이 기판(10)에서, 기판 근처(111)에는, 정 전압, 변조 화상 신호, 각종 구동 신호 등이 입력되는 알루미늄막 등의 금속막, 금속실리사이드막, 또는 ITO막 등의 도전막으로 이루어지는 다수의 단자(102)가 구성되고, 이들의 단자(102)로부터는, 주사선 구동 회로(101) 및 데이터선 구동 회로(104)를 구동하기 위한 알루미늄막 등의 저저항인 금속막 등으로 이루어지는 복수의 배선(109)이 각각 레이아웃되어 있다.
화상 표시 영역(10a)의 주변 영역(도 5(a)의 액자 영역(100b)) 중 화상 표시 영역(10a)에 대하여 Y방향으로 인접하는 영역에는, 시프트 레지스터 회로(101b), 시프트 레지스터 회로(101b)로부터 출력된 신호에 근거해서 동작하는 아날로그 스위치를 구비한 샘플 홀드 회로(101c) 및 6상으로 전개된 각 화상 신호에 대응하는 여섯 개의 화상 신호선(101d) 등을 구비하는 데이터선 구동 회로(101)가 형성되어 있다.
데이터선 구동 회로(101)에서, 시프트 레지스터 회로(101b)나 샘플 홀드 회로(101c) 등은 데이터선(6a) 및 그것에 접속하는 화소열에 대하여 일대일의 관계에 있다.
즉, 도 7에 도시하는 바와 같이, 한 개의 데이터선(6a)마다, 샘플 홀드 회로(101c)가 형성되어 있다. 또한, 시프트 레지스터 회로(101b)에서는, 한 개의 데이터선(6a)에 대하여, 하나의 인버터, 두 개의 클럭드 인버터(clocked inverter) 및 레벨 시프터가 형성되고, 하나의 인버터, 두 개의 클럭드 인버터 및 레벨 시프터에 의해 단위 회로(101e)가 구성되어 있다.
이와 같이 구성한 TFT 어레이 기판(10)에서, 여섯 개의 화상 신호선(101d)과, 샘플 홀드 회로(101c)로의 다수 배선(101f)은, 도 8(a)에 도시하는 바와 같이, 다수의 배선이 소정 피치로 평행하게 연장한 구조로 되어 있고, 각 교차 부분에서 전기적으로 접속되어 있다.
이러한 전기적인 접속을 행하는데 있어, 본 실시예에서는, 여섯 개의 화상 신호선(101d)을 구성하는 제 1 도전막(210)과, 샘플 홀드 회로(101c)로의 배선(101f)을 구성하는 제 2 도전막(230)은, 도 8(b), (c)에 도시하는 바와 같이, 층간 절연막(220)의 콘택트 홀(221)을 거쳐 전기적으로 접속될 수 있다. 또한, 실시예 1에서 설명한 바와 같이, 제 1 도전막(210)(화상 신호선(101d))과, 제 2 도전막(230)(샘플 홀드 회로(101c)로의 배선(101f))을 콘택트 홀(221)의 바닥부(222)의 일부에서만 접촉시키고 있다. 이 때문에, 제 2 도전막(230)(샘플 홀드 회로(101c)로의 배선(101f))의 폭을 콘택트 홀(221) 전체를 여유를 갖고 덮는 치수보다도 좁게 할 수 있다. 따라서, 설계 룰에 의해 정해지는 제 2 도전막(230)(샘플 홀드 회로(101c)로의 배선(101f))끼리의 간격 α를 좁히지 않더라도, 제 2 도전막(230)(샘플 홀드 회로(101c)로의 배선(101f))끼리의 피치 β를 좁힐 수 있다. 그 때문에, 화소 수의 증가 등에 대응할 수 있다.
(화상 표시 영역의 설명)
도 9는 본 발명에 따른 액정 장치(100)에 있어서 화상 표시 영역(10a)을 구성하기 위해 매트릭스 형상으로 형성된 복수 화소에 있어서의 각종 소자, 배선 등의 등가 회로도이다.
도 9에 도시하는 바와 같이, 액정 장치(100)의 화상 표시 영역(10a)에서, 매트릭스 형상으로 형성된 복수의 화소(100a) 각각에는, 화소 전극(9a) 및 화소 전극(9a)을 제어하기 위한 화소 스위칭용 TFT(30)가 형성되어 있고, 화소 신호를 공급하는 데이터선(6a)이 당해 TFT(30)의 소스에 전기적으로 접속되어 있다. 데이터선(6a)에 기입하는 화소 신호 S1, S2, …, Sn은 이 순서로 선 순차적으로 공급된다. 또한, TFT(30)의 게이트에는 주사선(3a)이 전기적으로 접속되어 있고, 소정 타이밍에서, 주사선(3a)에 펄스식으로 주사 신호 G1, G2, …, Gm을 이 순서로 선 순차적으로 부가하도록 구성되어 있다. 화소 전극(9a)은 TFT(30)의 드레인에 전기적으로 접속되어 있고, 스위칭 소자인 TFT(30)를 일정 기간만큼 그 온 상태로 하는 것에 의해, 데이터선(6a)으로부터 공급되는 화소 신호 S1, S2, …, Sn을 각 화소에 소정 타이밍에서 기입한다. 이와 같이 하여 화소 전극(9a)을 거쳐 액정에 기입된 소정 레벨의 화소 신호 S1, S2, …, Sn은 도 5(b)를 참조로 해서 설명한 대향 기판(20)의 대향 전극(21) 사이에서 일정 기간 유지된다.
여기서, TFT 어레이 기판(10)에는, 유지된 화소 신호가 리크되는 것을 방지 하는 것을 목적으로, 화소 전극(9a)과 대향 전극(21) 사이에 형성되는 액정 용량과 병렬로 축적 용량(70)(커패시터)을 부가하는 경우가 있다. 이 축적 용량(70)에 의해, 화소 전극(9a)의 전압은, 예컨대, 소스 전압이 인가된 시간보다도 3자릿수만큼 긴 시간만큼 유지된다. 이에 따라, 전하의 유지 특성은 개선되어, 계조비가 높은 표시를 행할 수 있는 액정 장치(100)를 실현할 수 있다. 또, 축적 용량(70)을 형성하는 방법으로는, 용량을 형성하기 위한 배선인 용량선(3b)과의 사이에 형성하는 경우, 또는 전단의 주사선(3a)과의 사이에 형성하는 경우의 어느 경우더라도 좋다.
(TFT 어레이 기판의 구성)
도 10은 TFT 어레이 기판에서 서로 인접하여 접하는 화소의 평면도이다. 도 11은 도 10의 A-A' 선에 상당하는 위치에서의 단면 및 TFT 어레이 기판과 대향 기판 사이에 액정을 봉입한 상태의 단면을 나타내는 설명도이다.
도 10에서, TFT 어레이 기판(10) 상에는, 복수가 투명한 ITO(Indium Tin Oxide)막으로 이루어지는 화소 전극(9a)이 매트릭스 형상으로 형성되고, 이들 화소 전극(9a)에 대하여 화소 스위칭용 TFT(30)가 각각 접속하고 있다. 또한, 화소 전극(9a)의 종횡의 경계에 따라, 데이터선(6a), 주사선(3a) 및 용량선(3b)이 형성되고, TFT(30)는 데이터선(6a) 및 주사선(3a)에 대해 접속하고 있다. 즉, 데이터선(6a)은 콘택트 홀을 거쳐 TFT(30)의 고농도 소스 영역(1d)에 전기적으로 접속하고, 주사선(3a)은 그 돌출 부분이 TFT(30)의 게이트 전극을 구성하고 있다. 축적 용량(70)은 화소 스위칭용 TFT(30)를 형성하기 위한 반도체막(1a)의 연장 부 분(1f)을 도전화한 것을 하(下) 전극으로 하고, 이 하 전극(41)에 용량선(3b)이 상(上) 전극으로서 겹친 구조로 되어 있다.
도 11에 도시하는 바와 같이, TFT 어레이 기판(10)에서는, 그 기체(基體)로서 투명 기판(10b)이 이용되고, 이 투명 기판(10b)의 표면에는, 두께가 300㎚∼500㎚의 실리콘 산화막(절연막)으로 이루어지는 하지 보호막(11)이 형성되고, 이 하지 보호막(11)의 표면에는, 두께가 30㎚∼100㎚인 섬 형상의 반도체막(1a)이 형성되어 있다. 반도체막(1a)의 표면에는, 두께가 약 50∼150㎚인 실리콘 산화막으로 이루어지는 게이트 절연막(2)이 형성되고, 이 게이트 절연막(2)의 표면에, 두께가 300㎚∼800㎚인 주사선(3a)이 형성되어 있다. 반도체막(1a) 중 주사선(3a)에 대하여 게이트 절연막(2)을 거쳐 대치하는 영역이 채널 영역(1a')으로 되어 있다. 이 채널 영역(1a')에 대하여 한쪽 측에는, 저농도 소스 영역(1b) 및 고농도 소스 영역(1d)을 구비하는 소스 영역이 형성되고, 다른 쪽 측에는 저농도 드레인 영역(1c) 및 고농도 드레인 영역(1e)을 구비하는 드레인 영역이 형성되어 있다.
화소 스위칭용 TFT(30)의 표면 측에는, 두께가 300㎚∼800㎚인 실리콘 산화막으로 이루어지는 층간 절연막(4)이 형성되고, 이 층간 절연막(4)의 표면에는, 두께가 100㎚∼300㎚의 실리콘 질화막으로 이루어지는 층간 절연막(5)이 형성되어 있다. 층간 절연막(4)의 표면에는, 두께가 300㎚∼800㎚인 데이터선(6a)이 형성되고, 이 데이터선(6a)은 층간 절연막(4)에 형성된 콘택트 홀을 거쳐 고농도 소스 영역(1d)에 전기적으로 접속하고 있다. 층간 절연막(4)의 표면에는 데이터선(6a)과 동시 형성된 드레인 전극(6b)이 형성되고, 이 드레인 전극(6b)은 층간 절연막(4)에 형성된 콘택트 홀을 거쳐 고농도 드레인 영역(1e)에 전기적으로 접속되어 있다.
층간 절연막(5)의 상층에는, 투광성의 감광성 수지로 이루어지는 요철 형성층(13a)이 소정 패턴으로 형성되어 있다. 또한, 요철 형성층(13a)의 표면에는, 투광성의 감광성 수지로 이루어지는 상층 절연막(7a)이 형성되고, 이 상층 절연막(7a)의 표면에는, 알루미늄막 등으로 이루어지는 광 반사막(8a)이 형성되어 있다. 따라서, 광 반사막(8a)의 표면에는, 요철 형성층(13a)의 요철이 반영되어 요철 패턴(8g)이 형성되고, 이 요철 패턴(8g)은 에지가 없는 완만한 형상으로 되어 있다. 또, 도 10에는, 요철 형성층(13a)의 평면 형상에 대해서는, 육각형으로 나타내고 있지만, 그 형상에 대해서는, 원형이나 8각형 등, 여러 가지 형상의 것을 채용할 수 있다.
또한, 광 반사막(8a)의 상층에는 화소 전극(9a)이 형성되어 있다. 화소 전극(9a)은 광 반사막(8a)의 표면에 직접 적층되어도 좋다. 또한, 화소 전극(9a)은 상층 절연막(7a), 요철 형성층(13a), 층간 절연막(5)에 형성된 콘택트 홀을 거쳐 드레인 전극(6b)에 전기적으로 접속하고 있다.
여기서, 광 반사막(8a)에는, 화소 전극(9a)과 평면적으로 겹치는 영역의 일부에 직사각형의 광투과창(8d)이 형성되고, 이 광투과창(8d)에 상당하는 부분에는, ITO로 이루어지는 화소 전극(9a)은 존재하지만, 광 반사막(8a)은 존재하지 않는다.
화소 전극(9a)의 표면 측에는 폴리이미드막으로 이루어지는 배향막(12)이 형성되어 있다. 이 배향막(12)은 폴리이미드막에 대하여 러빙 처리가 실시된 막이다.
또, 고농도 드레인 영역(1e)으로부터의 연장 부분(1f)(하 전극)에 대해서는, 게이트 절연막(2a)과 동시 형성된 절연막(유전체막)을 거쳐 용량선(3b)이 상 전극으로서 대향함으로써, 축적 용량(70)이 구성되어 있다.
이와 같이, 본 실시예의 액정 장치(100)에서는, 투명한 화소 전극(9a)의 제 1에 광 반사막(8a)이 형성되어 있기 때문에, 대향 기판(20) 측에서 입사한 광을 TFT 어레이 기판(10) 측에서 반사하여, 대향 기판(10) 측에서 출사된 광에 의해 화상을 표시한다(반사 모드). 또한, TFT 어레이 기판(10)의 이면 측에 배치된 백 라이트 장치(도시하지 않음)로부터 출사된 광 중, 광 반사막(8a)이 형성되어 있지 않은 광투과창(8d)으로 향하는 광은 광투과창(8d)을 거쳐 대향 기판(20) 측으로 투과하기 때문에, 투과 모드에서의 표시도 가능하다.
또, TFT(30)는, 바람직하게는 상술한 바와 같이, LDD 구조를 갖지만, 저농도 소스 영역(1b) 및 저농도 드레인 영역(1c)에 상당하는 영역에 불순물 이온을 투입하지 않는 오프셋 구조를 갖고 있어도 좋다. 또한, TFT(30)은 게이트 전극(주사선(3a)의 일부)을 마스크로 해서 고농도로 불순물 이온을 투입하여, 자기 정합적으로 고농도의 소스 및 드레인 영역을 형성한 셀프 얼라인형 TFT이더라도 좋다.
또한, 본 실시예에서는, TFT(30)의 게이트 전극(주사선(3a))을 소스-드레인 영역 사이에 한 개만 배치한 싱글 게이트 구조로 했지만, 이들 사이에 두 개 이상의 게이트 전극을 배치하여도 좋다. 이 때, 각각의 게이트 전극에는 동일한 신호가 인가되도록 한다. 이와 같이, 듀얼 게이트(더블 게이트), 또는 트리플 게이트 이상으로 TFT(30)를 구성하면, 채널과 소스-드레인 영역의 접합부에서의 리크 전류를 방지할 수 있어, 오프 시의 전류를 저감할 수 있다. 이들 게이트 전극 중 적어도 한 개를 LDD 구조 또는 오프셋 구조로 하면, 오프 전류를 더욱 감소시킬 수 있어, 안정한 스위칭 소자를 얻을 수 있다.
이와 같이, 도 8을 참조하여 설명한 영역 이외에도, TFT(30)의 소스 영역(1d)과 데이터선(6a)의 전기적인 접속, TFT(30)의 드레인 영역(1e)과 드레인 전극(6b)의 전기적인 접속 및 드레인 전극(6b)과 화소 전극(9a)의 전기적인 접속에도, 층간 절연막에 형성한 콘택트 홀을 거친 전기적인 접속이 행해지고 있다. 따라서, 이러한 전기적인 접속 부분에 대해서도 본 발명을 적용할 수 있다.
(대향 기판(20)의 구성)
대향 기판(20)에서는, TFT 어레이 기판(10)에 형성되어 있는 화소 전극(9a)의 종횡의 경계 영역과 대향하는 영역에 블랙 매트릭스, 또는 블랙 스트라이프 등으로 명명될 수 있는 차광막(23)이 형성되고, 그 제 2에는, ITO막으로 이루어지는 대향 전극(21)이 형성되어 있다. 또한, 대향 전극(21)의 제 2에는, 폴리이미드막으로 이루어지는 배향막(22)이 형성되고, 이 배향막(22)은 폴리이미드막에 대하여 러빙 처리가 실시된 막이다.
(구동 회로의 구성)
다시 도 5(a)에서, 본 실시예의 액정 장치(100)에서는, TFT 어레이 기판(10) 의 표면 측 중, 화상 표시 영역(10a)의 주변 영역을 이용하여 데이터선 구동 회로(101) 및 주사선 구동 회로(104) 등의 주변 회로가 형성되어 있다. 데이터선 구동 회로(101) 및 주사선 구동 회로(104)는, 기본적으로는, 도 12 및 도 13에 나타내는 N채널형 TFT와 P채널형 TFT에 의해 구성되어 있다.
도 12는 주사선 구동 회로(104) 및 데이터선 구동 회로(101) 등의 주변 회로를 구성하는 TFT의 구성을 나타내는 평면도이다. 도 13은 이 주변 회로를 구성하는 TFT를 도 12의 B-B'선에서 절단했을 때의 단면도이다.
도 12 및 도 13에서, 주변 회로를 구성하는 TFT는 P 채널형 TFT(180)와 N채널형 TFT(190)로 이루어지는 상보형 TFT로서 구성되어 있다. 이들 구동 회로용 TFT(180, 190)를 구성하는 반도체막(160)(도 7에는 윤곽을 점선으로 나타냄)은 투명 기판(10b)의 하지 보호막(11)의 표면에 섬 형상으로 형성되어 있다.
TFT(180, 190)에는, 고전위선(171)과 저전위선(172)이 콘택트 홀(163, 164)을 거쳐, 반도체막(160)의 소스 영역에 전기적으로 각각 접속되어 있다. 또한, 입력 배선(166)은 공통의 게이트 전극(165)에 각각 접속되어 있고, 출력 배선(167)은 콘택트 홀(168, 169)을 거쳐, 반도체막(160)의 드레인 영역에 전기적으로 각각 접속되어 있다.
이러한 주변 회로 영역도, 화상 표시 영역(10a)과 마찬가지의 프로세스를 거쳐 형성되기 때문에, 주변 회로 영역에도, 층간 절연막(4, 5) 및 게이트 절연막(2)이 형성되어 있다. 또한, 구동 회로용 TFT(180, 190)도, 화소 스위칭용 TFT(30)와 같이 LDD 구조를 갖고 있고, 채널 형성 영역(181, 191)의 양측에는, 고농도 소스 영역(182, 192) 및 저농도 소스 영역(183, 193)으로 이루어지는 소스 영역과, 고농도 드레인 영역(184, 194) 및 저농도 드레인 영역(185, 195)으로 이루어지는 드레인 영역을 구비하고 있다.
이와 같이, 구동 회로에서도, 고전위선(171)과 저전위선(172)의 소스 영역에의 전기적인 접속 및 출력 배선(167)과 드레인 영역의 전기적인 접속에도, 층간 절연막에 형성한 콘택트 홀을 거쳐 전기적인 접속이 행해지고 있으므로, 이러한 전기적인 접속 부분에 본 발명을 적용하여도 좋다.
(그 밖의 적용예)
상기 형태에서는, 반도체 장치로서, 액티브 매트릭스형 전기 광학 장치에 이용하는 TFT 어레이 기판에 본 발명을 적용한 예로 설명했지만, 화소 스위칭용 소자로서, 박막 다이오드 소자를 이용한 액티브 매트릭스형 전기 광학 장치의 소자 기판(반도체 장치)에 본 발명을 적용하여도 좋다.
또한, 액정 이외의 전기 광학 물질을 이용한 전기 광학 장치, 예컨대, 도 14를 참조하여 이하에 설명하는 유기 전계 발광 표시 장치에 이용하는 TFT 어레이 기판, 또는 전기 광학 장치 이외의 반도체 장치의 제조 등에 본 발명을 적용하여도 좋다.
도 14는 전하 주입형 유기 박막 EL 소자를 이용한 액티브 매트릭스형 전기 광학 장치의 블럭도이다.
도 14에서, 전기 광학 장치(100p)(반도체 장치)는 유기 반도체막에 구동 전 류가 흐르는 것에 의해 발광하는 EL(전계 발광) 소자, 또는 LED(발광 다이오드) 소자 등의 발광 소자를 TFT에서 구동 제어하는 액티브 매트릭스형 표시 장치이며, 이 타입의 전기 광학 장치에 이용되는 발광 소자는 모두 자가 발광하기 때문에, 백 라이트를 필요로 하지 않고, 또한, 시야각 의존성이 적은 등의 이점이 있다.
여기에 나타내는 전기 광학 장치(100p)에서는, TFT 어레이 기판(10p) 상에, 복수의 주사선(3p)과, 주사선(3p)의 연장 방향에 대하여 교차하는 방향으로 연장되어 마련된 복수의 데이터선(6p)과, 이들 데이터선(6p)에 병렬하는 복수의 공통 급전선(23p)과, 데이터선(6p)과 주사선(3p)의 교차점에 대응하는 화소 영역(15p)이 구성되어 있다. 데이터선(6p)에 대해서는, 시프트 레지스터, 레벨 시프터, 비디오 라인, 아날로그 스위치를 구비하는 데이터 측 구동 회로(101p)가 구성되어 있다. 주사선(3p)에 대해서는, 시프트 레지스터 및 레벨 시프터를 구비하는 주사 측 구동 회로(104p)가 구성되어 있다.
또한, 화소 영역(15p)의 각각에는, 주사선(3p)을 거쳐 주사 신호가 게이트 전극에 공급되는 제 1 TFT(31p)(반도체 소자)와, 이 제 1 TFT(31p)을 거쳐 데이터선(6p)으로부터 공급되는 화상 신호를 유지하는 유지 용량(33p)(박막 커패시터 소자)과, 이 유지 용량(33p)에 의해 유지된 화상 신호가 게이트 전극에 공급되는 제 2 TFT(32p)(반도체 소자)와, 제 2 TFT(32p)를 거쳐 공통 급전선(23p)에 전기적으로 접속했을 때에 공통 급전선(23p)에서 구동 전류가 유입되는 발광 소자(40p)가 구성되어 있다. 발광 소자(40p)에서는, 도시를 생략하지만, 화소 전극의 제 2에 정공주입층, 유기 전계 발광 재료층으로서의 유기 반도체막, 리튬 함유 알루미늄, 칼슘 등의 금속막으로 이루어지는 대향 전극이 적층되어 있다.
이러한 전기 광학 장치에서도, 데이터 측 구동 회로(101p)로부터 복수의 데이터선(6p)이 소정 피치로 인출되고, 주사 측 구동 회로(104p)로부터 복수의 주사선(3p)이 소정 피치로 인출되고 있으므로, 콘택트 홀을 거쳐 전기적인 접속이 채용되고 있다. 따라서, 이러한 전기적인 접속 부분에 대해서도, 본 발명을 적용하면 좋다.
(전기 광학 장치의 전자기기에의 적용)
본 발명에 따른 액정 장치(100) 등의 전기 광학 장치는 각종의 전자기기의 표시부로서 이용할 수 있지만, 그 일례를, 도 15(a), (b)를 참조하여 설명한다.
도 15(a)는 본 발명에 따른 전자기기의 일 실시예인 모바일형 퍼스널 컴퓨터를 나타내고 있다. 여기에 나타내는 퍼스널 컴퓨터(80)는 키보드(81)를 구비한 본체부(82)와, 액정 표시 유닛(83)을 갖는다. 액정 표시 유닛(83)은 상술한 액정 장치(100)를 포함하여 구성된다.
도 15(b)는 본 발명에 따른 전자기기의 다른 실시예인 휴대 전화기를 나타내고 있다. 여기에 나타내는 휴대 전화기(90)는 복수의 조작 버튼(91)과, 상술한 액정 장치(100)로 이루어지는 표시부를 갖고 있다.
상술한 바와 같이, 본 발명은, 기판 상에 형성된 제 1 도전막과, 해당 제 1 도전막의 상층에 형성되어, 당해 제 1 도전막과 평면적으로 겹치는 위치에 콘택트 홀이 형성된 층간 절연막과, 해당 층간 절연막의 상층에 형성되어, 상기 콘택트 홀을 거쳐 상기 제 1 도전막에 전기적으로 접속하는 제 2 도전막을 갖고, 상기 콘택트 홀은, 평면적으로 보아, 상기 제 1 도전막 및 상기 제 2 도전막 중 어느 한쪽으로부터 돌출하는 것을 특징으로 한다.
본 발명에 있어서, 콘택트 홀은, 평면적으로 보아, 제 1 도전막 및 제 2 도전막 중 어느 한쪽으로부터 돌출하고 있기 때문에, 제 2 도전막(또는 제 1 도전막)의 폭을 콘택트 홀의 치수보다도 좁게 할 수 있다. 따라서, 설계 룰에 의해 정해지는 제 2 도전막끼리(또는 제 1 도전막끼리)의 간격을 좁힐 수 없더라도, 제 2 도전막끼리(또는 제 1 도전막끼리)의 피치를 좁힐 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (13)

  1. 기판 상에 형성된 제 1 도전막과,
    해당 제 1 도전막의 상층에 형성되어, 당해 제 1 도전막과 평면적으로 겹치는 위치에 콘택트 홀이 형성된 층간 절연막과,
    해당 층간 절연막의 상층에 형성되어, 상기 콘택트 홀을 거쳐 상기 제 1 도전막에 전기적으로 접속되는 제 2 도전막을 갖고,
    상기 제 1 도전막 및 상기 제 2 도전막 중 한 쪽의 도전막은, 상기 콘택트 홀 전체에 평면적으로 겹치도록 형성되고,
    다른 쪽의 도전막은, 상기 콘택트 홀의 양단을 피한 위치에서 당해 콘택트 홀과 평면적으로 겹치고 있는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 다른 쪽의 도전막은, 소정 피치로 평행하게 연장된 배선인 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 한쪽의 도전막은, 상기 다른 쪽의 도전막으로 이루어지는 배선과 교차하는 방향으로 연장된 배선인 것을 특징으로 하는 반도체 장치.
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 콘택트 홀은 장방형의 평면 형상을 갖고,
    상기 다른 쪽의 도전막은, 당해 콘택트 홀의 길이 방향에 있어서의 일부에 대해 평면적으로 겹치는 위치에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 삭제
  10. 청구항 1, 4, 5, 8 중 어느 한 항에 규정되어 있는 반도체 장치가, 전기 광학 물질을 유지하는 전기 광학 장치용 기판으로서 이용되고,
    당해 전기 광학 장치용 기판에서는, 화소 스위칭용 트랜지스터 및 화소 전극을 구비한 화소가 매트릭스 형상으로 형성되어 있는 것을 특징으로 하는 전기 광학 장치.
  11. 제 10 항에 있어서,
    상기 전기 광학 물질은, 상기 전기 광학 장치용 기판과 대향 기판 사이에 유지된 액정인 것을 특징으로 하는 전기 광학 장치.
  12. 제 10 항에 있어서,
    상기 전기 광학 물질은, 상기 전기 광학 장치용 기판 상에서 발광 소자를 구성하는 유기 EL(Electroluminescence) 재료인 것을 특징으로 하는 전기 광학 장치.
  13. 청구항 10에 규정되어 있는 전기 광학 장치를 이용한 것을 특징으로 하는 전자기기.
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