JP3666305B2 - 半導体装置、電気光学装置及び半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置や液晶装置の駆動回路、ＥＬ（エレクトロルミネッセンス）素子のスイッチング手段等に使われる半導体装置、ＥＬ素子等を搭載する電気光学装置及び半導体装置の製造方法の技術分野に属する。本発明は、特に半導体層とその上に形成される２つの配線とを１つのコンタクトホールを通じて一体的に導通するように構成した半導体装置、電気光学装置及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
一般に、半導体装置として例えば薄膜トランジスタ（以下、ＴＦＴと称す。）を使ってダイオードを構成する場合、図１１に示すように、薄膜トランジスタ１０１のゲート電極１０２とソース領域１０３とを短絡させて構成している。この場合、ＴＦＴがｎ型ならば、ソース領域１０３側が陽極でドレイン領域１０４側が陰極となる。
【０００３】
このような薄膜トランジスタ１０１の一般的な構造を図１２及び図１３に示す。ここで、図１２は薄膜トランジスタ１０１の一般的な構造を示す平面図、図１３は図１２のＡ−Ａ断面図である。
【０００４】
これらの図に示すように、基板１０５上には半導体層１０６が形成されている。
【０００５】
この半導体層１０６上にはゲート絶縁膜１０７が形成されており、このゲート絶縁膜１０７を介して半導体層１０６のチャネル領域１０６ａと交差するようにゲート電極１０８が形成されている。ゲート電極１０８の一端は延設され、その先端が層間絶縁膜１０９上に形成されたソース配線１１０と層間絶縁膜１０９を貫通する第１のコンタクトホール１１１を介して接続されている。このソース配線１１０は半導体層１０６のソース領域１０３に向けて延設されており、そしてその先端が層間絶縁膜１０９及びゲート絶縁膜１０７を貫通する第２のコンタクトホール１１２を介して半導体層１０６のソース領域１０３と接続されている。なお、半導体層１０６のドレイン領域１０４は第３のコンタクトホール１１３を介して図示を省略した配線に接続されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のように構成された薄膜トランジスタ１０１においては、ゲート領域１０２とソース領域１０３とを導通させるために２つのコンタクトホール１１１、１１２を形成する必要があり、しかもこれらのコンタクトホール１１１、１１２におけるアライメントずれを考慮して各コンタクトホール１１１、１１２においてある程度余裕をもって配置する必要があるため、最密充填配置をするための障害になる、という課題がある。
【０００７】
本発明はかかる課題に基づきなされたものであり、半導体層のソース領域又はドレイン領域と導通するために必要なコンタクトホールの数を減らし、最密充填配置をすることが可能な半導体装置、電気光学装置及び半導体装置の製造方法を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明は、半導体層と、前記半導体層上を覆うように形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の配線と、前記第１の配線を覆うように前記第１の絶縁膜上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第２の配線と、前記半導体層のソース領域又はドレイン領域と前記第１の配線と前記第２の配線とを前記第１及び第２の絶縁膜を貫通するひとつのコンタクトホールを介して導通する導通部とを具備する半導体装置において、前記第１の配線は、前記半導体層のソース領域またはドレイン領域の一部を覆う領域を有すると共に前記半導体層のチャネル領域と交差するゲート電極を有することを特徴とする。
【０００９】
本発明のかかる構成によれば、第１及び第２の絶縁膜を貫通する１つのコンタクトホールによって半導体層のソース領域又はドレイン領域と第１の配線と第２の配線とを一体的に導通するように構成したので、半導体層のソース領域又はドレイン領域と導通するために必要なコンタクトホールの数を１つにし、最密充填配置をすることが可能なる、という効果がある。
【００１０】
本発明の一の態様によれば、前記第２の配線と前記導通部とが一体的に形成されていることを特徴とする。かかる構成によれば、導通部を第２の配線と一体的に形成しているので、導通部を形成するための工数を減らすことができる、という効果がある。
【００１１】
本発明の一の態様によれば、前記導通部が前記第１の配線の上面との接続面を有することを特徴とする。かかる構成によれば、導通部が第１の配線と平面的に接続されるので、これらの間の接続を確実に行うことができる。従って、コンタクトホールのアライメントずれをそれ程考慮しなくてもよくなり、これにより更なる最密充填配置をすることが可能になる、という効果がある。
【００１２】
本発明の一の態様によれば、前記導通部が前記半導体層のソース領域又はドレイン領域の上面との接続面を有することを特徴とする。かかる構成によれば、導通部が半導体層のソース領域又はドレイン領域と平面的に接続されるので、これらの間の接続を確実に行うことができる。従って、コンタクトホールのアライメントずれをそれ程考慮しなくてもよくなり、これによっても更なる最密充填配置をすることが可能になる、という効果がある。
【００１３】
本発明の一の態様によれば、前記第１の配線が前記半導体層のチャネル領域と交差するゲート電極を有することを特徴とする。かかる構成によれば、例えばダイオードをＴＦＴによって構成したような場合に最密充填配置をすることが可能になる、という効果がある。
【００１６】
本発明の半導体装置の製造方法は、半導体層を形成する工程と、前記半導体層上を覆うように第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記半導体層のソース領域またはドレイン領域の一部を覆う領域を有すると共に前記半導体層のチャネル領域と交差するゲート電極を有する第１の配線を形成する工程と、前記第１の配線を覆うように前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記第１及び第２の絶縁膜を貫通し、前記半導体層のソース領域又はドレイン領域の少なくとも一部と、前記第１の配線の前記半導体層のソース領域またはドレイン領域の一部を覆う領域の少なくとも一部とが露出するようにコンタクトホールを形成する工程と、前記コンタクトホール内に導通部を形成すると共に前記導通部に導通する第２の配線を前記第２の絶縁膜上に形成する工程とを具備することを特徴とする。
【００１７】
本発明のかかる構成によれば、半導体層のソース領域又はドレイン領域と第１の配線とが露出するようにコンタクトホールを形成し、コンタクトホール内に導通部を形成すると共に導通部に導通する第２の配線を第２に絶縁膜上に形成するようにしたので、半導体層のソース領域又はドレイン領域と導通するために必要なコンタクトホールの数を１つにし、最密充填配置のされた半導体装置を製造することが可能なる、という効果がある。
【００１８】
本発明の一の形態によれば、前記コンタクトホールがドライエッチングにより形成されることを特徴とする。かかる構成によれば、コンタクトホールをドライエッチングにより形成するようにしたので、コンタクトホールが半導体層を突き抜けて形成されるようなことはなくなり、コンタクトホールと半導体層のソース領域又はドレイン領域とが平面的に接続され、これらの接続を確実に行うことができる、という効果がある。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づき説明する。
【００２０】
（半導体装置の構造）
図１は本発明の一実施形態に係る半導体装置として、ＴＦＴの平面図、図２は図１に示したＴＦＴのＡ−Ａ断面図である。なお、この実施形態に係るＴＦＴは図１１に示した回路に本発明を適用したものである。
【００２１】
これらの図に示すように、ａ−Ｓｉ膜からなる基板１上には例えばｐ−Ｓｉからなる半導体層２が形成されている。この半導体層２ではチャネル領域３の両側にソース領域４及びドレイン領域５が設けられている。
【００２２】
この半導体層２上にはゲート絶縁膜６が形成されており、このゲート絶縁膜６を介して半導体層２のチャネル領域３と交差するようにゲート電極７が形成されている。このゲート電極７の一端は延設し、更にＵターンして半導体層２のソース領域４と重なる位置まで延設している。
【００２３】
また、ゲート絶縁膜６上にはゲート電極７を覆うように層間絶縁膜９が形成されており、この層間絶縁膜９上には配線１０が形成されている。この配線１０は上述したようにゲート電極７と半導体層２のソース領域４とが重なる位置まで延設している。
【００２４】
そして、ゲート電極７と半導体層２のソース領域４と配線１０とがゲート絶縁膜を介して重なられ、層間絶縁膜９及びゲート絶縁膜６を貫通したコンタクトホール１１内には導通部３１０が形成され、この導通部は例えば配線１０と一体的に設けられている。このように１つのコンタクトホール１１内で配線１０と導通部３１０とが一体的に設けられているので、導通部３１０をコンタクトホールに形成するための工数を低減することができる。
【００２５】
このコンタクトホール１１はゲート電極７の上部平面（上面）との接続面１２を有し、更に半導体層２のソース領域４の上部平面との接続面１３を有する。このようにコンタクトホール１１とゲート電極７及び半導体層２のソース領域４とが平面的に接続している部分を有するので、より確実に電気的な接続を行うことができる。そのためには例えば接続面１２の面積としては、４μｍ２以上が好ましく、接続面１３の面積としては、４μｍ２以上が好ましい。
【００２６】
なお、半導体層２のドレイン電極５はコンタクトホール１４を介して図示を省略した配線に接続されている。
【００２７】
このように本実施形態においては、層間絶縁膜９及びゲート絶縁膜６を貫通するコンタクトホール１１を介して導通部３１０がゲート電極７と半導体層２のソース領域４と配線１０とを一体的に導通するように構成したので、半導体層２のソース領域４と導通するために必要なコンタクトホール１１の数を１つにし、最密充填配置をすることが可能となる。
【００２８】
また、図２に示す構造で配線１０側のＲ１の部分で断線が生じた場合でも図１に示すＲ２のパスによりゲート電極７と配線１０の接続が得られ、確実な接続となる点で好ましい。
【００２９】
なお、この実施形態では、コンタクトホール１１を介して半導体層２のソース領域４をゲート電極７及び配線１０と一体的に導通していたが、半導体層のゲート領域についても１つのコンタクトホールによってゲート電極及び配線と一体的に導通するように構成してもよい。
【００３０】
（半導体装置の製造方法）
次に、図１及び図２に示したＴＦＴの製造方法を説明する。
【００３１】
図３から図５はこの実施形態に係るＴＦＴの製造工程を説明するための図である。
【００３２】
まず図３（ａ）に示すように、ａ−Ｓｉ膜からなる基板１上に例えばＫｒＦまたはＸｅＣｌなどのエキシマレーザ光を３００〜６００ｍＪ／ｃｍ２照射することにより、ａ−Ｓｉ膜を結晶化させ、厚さ２０ｎｍ〜１００ｎｍのｐ−Ｓｉ膜３０１を得る。
【００３３】
次に、図３（ｂ）に示すように、レジスト塗布、露光処理及び現像処理を経てｐ−Ｓｉ膜３０１上に半導体層２に相当する形状のフォトレジストマスク３０２を形成する。
【００３４】
次に、図３（ｃ）に示すように、フォトレジストマスク３０２をマスクとして、ｐ−Ｓｉ膜３０１を例えば塩素系ガスを用いてＲＩＥ(reactive ion etching)により、エッチングし、半導体層２に相当する形状のｐ−Ｓｉ層３０３を形成する。なお、ＲＩＥのようなドライエッチング以外に、弗硝酸を用いてエッチングするなど薬液を用いるウエットエッチングを使用することもできる。
【００３５】
次に、図３（ｄ）に示すように、フォトレジストマスク３０２を剥離後、ＰＥＣＶＤ法により、ＴＥＯＳ（テトラエチルオルソシリケート）と酸素ガスとを原料ガスとして、５０〜１２０ｎｍの膜厚のゲート絶縁膜６を形成する。ここで、原料ガスとしては、ＳｉＨ４と酸素ガスとを用いても良い。
【００３６】
次に、図３（e）に示すように、ｐ−Ｓｉ層３０３上の半導体層２のチャネル領域３に相当する位置にフォトレジストマスク３０４を形成する。そして、このフォトレジストマスク３０４をマスクにし、イオン注入法により、例えば不純物イオンとして１×１０１３〜２×１０１４個／ｃｍ２のドーズ量にてリンイオンをｐ−Ｓｉ層３０３に注入し、ソース領域４及びドレイン領域５を形成する。
【００３７】
次に、図４（ｆ）に示すように、フォトレジストマスク３０４を除去した後、ゲート絶縁膜６上に、ＰＶＤ（physical vapour deposition）法により、２００〜６００ｎｍの膜厚、ここでは５００ｎｍのアルミニウム膜３０５を形成する。
【００３８】
次に、図４（ｇ）に示すように、ゲート電極７に相当する形状のフォトレジストマスク３０６を形成する。そして、フォトレジストマスク３０６をマスクとして、弗素系または塩素系ガスを用いてＲＩＥ法により、アルミニウム膜３０５をエッチング後、フォトレジスタパターン３０６を剥離して、図４（ｈ）に示すようなゲート電極７を形成する。
【００３９】
次に、図４（ｉ）に示すように、ゲート電極７を覆うように、ＴＥＯＳと酸素ガスとを原料ガスとしてＰＥＣＶＤ法により、３００〜１５００ｎｍ、ここでは１２００ｎｍの厚みの層間絶縁膜９を形成する。
【００４０】
次に、図４（ｊ）に示すように、コンタクトホール１１に相当する形状にパターニングされたフォトレジストマスク３０７を形成する。
【００４１】
そして、図５（ｋ）に示すように、フォトレジストマスク３０７をマスクとして弗素系、例えばＣ２ＨＦ５やＣＨＦ３を用いた反応性イオンエッチング法（ＲＩＥ法）により層間絶縁膜９及びゲート絶縁膜６を貫通するコンタクトホール１１を形成し、フォトレジストマスク３０７を剥離する。このようにコンタクトホール１１をドライエッチングにより形成することによって、コンタクトホール１１が半導体層２を突き抜けて形成されるようなことはなくなる。
【００４２】
次に、図５（ｌ）に示すように、層間絶縁膜９上に、ＰＶＤ（physical vapour deposition）法により、３００〜１０００ｎｍの膜厚のアルミニウム膜３０８を形成する。
【００４３】
次に、図５（ｍ）に示すように、アルミニウム膜３０８上に、配線１０に相当する箇所以外が除去された形状のフォトレジストマスク３０９を形成する。フォトレジストマスク３０９をマスクとしてアルミニウム膜３０８を塩素系ガスを用いてＲＩＥ法によりエッチング後、フォトレジストマスク３０９を剥離する。これにより、図５（ｎ）に示すように、配線１０が形成されると共にこれに導通する導通部３１０がコンタクトホール１１内に形成される。
【００４４】
以上のように本実施形態によれば、半導体層２のソース領域又はドレイン領域とゲート電極７と配線１０とを導通するために必要なコンタクトホール１１の数を１つにし、最密充填配置のされた半導体装置を製造することが可能である。
【００４５】
（電気光学装置の第１の実施形態）
次に、本発明の半導体装置が適用される、電気光学装置の第１の実施形態として、電荷注入型の有機薄膜ＥＬ素子を用いたアクティブマトリクス型表示装置について説明する。
【００４６】
図６はこのようなアクティブマトリクス型表示装置の構成を示すブロック図である。
【００４７】
図６に示す表示装置６０１では、透明基板６００上に、複数の走査線gateと、該走査線gateの延設方向に対して交差する方向に延設された複数のデータ線sigと、該データ線sigに並列する複数の共通給電線comと、データ線sigと走査線gateとの交差点に対応する画素領域６０７とが構成されている。データ線sigに対しては、シフトレジスタ、レベルシフタ、ビデオライン、アナログスイッチを備えるデータ側駆動回路６０３が構成されている。走査線に対しては、シフトレジスタおよびレベルシフタを備える走査側駆動回路６０４が構成されている。
【００４８】
また、画素領域６０７の各々には、走査線を介して走査信号がゲート電極に供給される第１のＴＦＴ６２０と、この第１のＴＦＴ６２０を介してデータ線sigから供給される画像信号を保持する保持容量capと、該保持容量capによって保持された画像信号がゲート電極に供給される第２のＴＦＴ６３０と、第２のＴＦＴ６３０を介して共通給電線comに電気的に接続したときに共通給電線comから駆動電流が流れ込む発光素子６４０とが構成されている。
【００４９】
図７は上記の画素領域６０７の構成を示す平面図、図８は図７のＡ−Ａ断面図、図９は図７のＢ−Ｂ断面図である。
【００５０】
図７及び図８に示すように、いずれの画素領域においても、島状の2つの半導体膜を利用して第１のＴＦＴ６２０を構成する第1の半導体層７２０及び第２のＴＦＴ６３０を構成する第2の半導体層７３０が形成され、第2の半導体層７３０のドレイン領域には、第1層間絶縁膜７５１のコンタクホール７６１を介して中継電極７３５が電気的に接続し、該中継電極７３５には第２層間絶縁膜７５２のコンタクホール７６２を介して画素電極７４１が電気的に接続している。この画素電極７４１の上層側には、正孔注入層７４２、有機半導体材料等からなる発光層７４３、対向電極OPが積層されている。ここで、対向電極OPは、データ線sigなどを跨いで複数の画素領域６０7にわたって形成されている。第2の半導体層７３０のソース領域には、コンタクトホール７６３を介して共通給電線comが電気的に接続している。
【００５１】
第2の半導体層７３０のチャネル領域上にはゲート絶縁膜７５０を介してゲート電極７３１が形成されている。ここで、図９に示すように、このゲート電極７３１は第１の半導体層７２０のドレイン領域にまで延設している。更に、その上にはゲート電極７３１上に形成された第1層間絶縁膜７５１を介して配線７１０が形成されている。従って、配線７１０は延設されたゲート電極７３１と第１の半導体層７２０のドレイン領域と平面的に重なるように配置されている。
【００５２】
そして、延設されたゲート電極７３１と第１の半導体層７２０のドレイン領域と配線７１０とが重なる位置には、第１層間絶縁膜７５１及びゲート絶縁膜７５０を貫通し導通部７０９が形成されたコンタクトホール７１１が例えば配線７１０と一体的に設けられている。このコンタクトホール７１１は延設されたゲート電極７３１の上部平面との接続面７１２を有し、更に第１の半導体層７２０のドレイン領域の上部平面との接続面７１３を有する。
【００５３】
また第１の半導体層７２０のソース領域は第１層間絶縁膜７５１及びゲート絶縁膜７５０を貫通するコンタクトホール７６４を介してデータ線sigと電気的に接続されている。更に第１の半導体層７２０ではチャネル領域上にはゲート絶縁膜７５０を介して走査線gateから突出したゲート電極７２１が該チャネル領域と交差するように形成されている。
【００５４】
以上のように本実施形態では、第１の半導体層７２０のドレイン領域と延設されたゲート電極７３１及び配線７１０とを導通するために必要なコンタクトホールの数を１つにしたので、最密充填配置をすることが可能になる。従って、画素領域６０７を広げることが可能となり、画素電極の面積を大きくすることができる。
【００５５】
かかる図６乃至図９の配線、画素構造を有する表示装置では、走査線gateを介して走査信号が第１のＴＦＴ６２０のゲート電極７２１に供給されると、ＴＦＴ６２０がオン状態になり、データ線sigを介して画像信号が当該ＴＦＴのドレイン側に供給され、保持容量capに保持される。そして、この保持容量に保持された画像信号が第２のＴＦＴ６３０のゲート電極７３１に供給されＴＦＴ６３０がオン状態になると、給電線com側（ＴＦＴ６３０のソース側）から駆動電流が供給される。この電流はＴＦＴ６３０のドレイン側に供給され、画素において、画素電極７４１から正孔注入層７４２を経て正孔が注入され対向電極opから電子が注入され発光層７４３で正孔及び電子が再結合し発光を生じる。
【００５６】
（電気光学装置の第２の実施形態）
次に、電気光学装置の第２の実施形態として、上記の電気光学装置とは形態の異なる電荷注入型の有機薄膜ＥＬ素子を用いたアクティブマトリクス型表示装置について説明する。
【００５７】
この実施形態に係る表示装置は基本的には図６に示した表示装置と同様の構成であるが、各画素領域の形態が異なる。ただし、この実施形態では、データ線sigが２本ずつ設けられ、これらデータ線sigに沿ってそれぞれ隣接する画素領域には異なるデータ線sigから信号が供給されるようになっている。
【００５８】
図１０はこの実施形態に係る表示装置における画素領域８０７の構成を示す平面図である。
【００５９】
図１０に示すように、いずれの画素領域８０７においても、走査線gateに沿って、走査線gateの近傍に第１のＴＦＴ８２０が形成され、画素領域８０７のほぼ中央に第２のＴＦＴ８３０が形成されている。
【００６０】
第２のＴＦＴ８３０を構成する第2の半導体層９３０のドレイン領域には、第1層間絶縁膜のコンタクホール９６１を介して第１の中継電極９３５が電気的に接続し、該第１の中継電極９３５には第２層間絶縁膜のコンタクホール９６２を介して第２の中継電極９３６に電気的に接続している。第２の中継電極９３６は画素領域８０７の中央付近からデータ線sigに沿って両側に分岐しており、画素領域８０７を２分したそれぞれのほぼ中央に配置された円形の画素電極９４１、９４２に電気的に接続している。
【００６１】
この画素電極９４１の上層側には、正孔注入層、有機半導体膜、対向電極が積層されている。ここで、対向電極は、データ線sigなどを跨いで複数の画素領域８０7にわたって形成されている。第2の半導体層９３０のソース領域には、コンタクトホール９６３を介して共通給電線comが電気的に接続している。
【００６２】
第2の半導体層９３０のチャネル領域上にはゲート絶縁膜を介してゲート電極９３１が形成されている。ゲート電極９３１は共通給電線comの下まで延設され、これによりゲート電極９３１と共通給電線comとが対向することによる第２のＴＦＴ８３０に対する保持容量部９９０が形成されている。
【００６３】
更に、このゲート電極９３１は第１のＴＦＴ８２０を構成する第１の半導体層９２０のドレイン領域にまで延設している。更に、その上にはゲート電極９３１上に形成された第1層間絶縁膜を介して配線９１０が形成されている。従って、配線９１０は延設されたゲート電極９３１と第１の半導体層９２０のドレイン領域と平面的に重なるように配置されている。
【００６４】
そして、延設されたゲート電極９３１と第１の半導体層９２０のドレイン領域と配線９１０とが重なる位置には、第１層間絶縁膜及びゲート絶縁膜を貫通する導通部が形成されたコンタクトホール９１１が例えば配線９１０と一体的に設けられている。このような構造については図９に示したものと同様である。
【００６５】
また第１の半導体層９２０のソース領域は第１層間絶縁膜及びゲート絶縁膜を貫通するコンタクトホール９６４を介してデータ線sigと電気的に接続されている。更に第１の半導体層９２０ではチャネル領域上にはゲート絶縁膜を介して走査線gateから突出した３本のゲート電極９２１が該チャネル領域と交差するように形成されている。
【００６６】
この実施形態においても、第１の半導体層９２０のドレイン領域と延設されたゲート電極９３１及び配線９１０とを導通するために必要なコンタクトホールの数を１つにしたので、最密充填配置をすることが可能なる。従って、画素領域８０７を広げることが可能となり、画素電極の面積を大きくすることができる。
【００６７】
上記の実施形態では、ＴＦＴを用いて説明したが、これに限らず、シリコン基板にトランジスタを形成する構造においても適用可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る薄膜トランジスタの平面図である。
【図２】図１に示した薄膜トランジスタのＡ−Ａ断面図である。
【図３】本発明の一実施形態に係る薄膜トランジスタの製造プロセスを順を追って示す工程図（その１）である。
【図４】本発明の一実施形態に係る薄膜トランジスタの製造プロセスを順を追って示す工程図（その２）である。
【図５】本発明の一実施形態に係る薄膜トランジスタの製造プロセスを順を追って示す工程図（その３）である。
【図６】本発明の半導体装置を適用した電気光学装置の第１の実施形態に係る電荷注入型の有機薄膜ＥＬ素子を用いたアクティブマトリクス型表示装置の構成を示すブロック図である。
【図７】図６に示した表示装置における画素領域の構成を示す平面図である。
【図８】図７に示した画素領域のＡ−Ａ断面図である。
【図９】図７に示した画素領域のＢ−Ｂ断面図である。
【図１０】本発明の半導体装置を適用した電気光学装置の第２の実施形態に係る電荷注入型の有機薄膜ＥＬ素子を用いたアクティブマトリクス型表示装置における表示領域の構成を示す平面図である。
【図１１】半導体装置を使ってダイオードを構成した場合の回路図である。
【図１２】図１１の回路に係る半導体装置の一般的な構造を示す平面図である。
【図１３】図１２におけるＡ−Ａ断面図である。
【符号の説明】
２ 半導体層
３ チャネル領域
４ ソース領域
５ ドレイン領域
６ ゲート絶縁膜
７ ゲート電極
９ 層間絶縁膜
１０ 配線
１１ コンタクトホール
１２、１３ 接続面
３１０ 導通部
【発明の属する技術分野】
本発明は、半導体装置や液晶装置の駆動回路、ＥＬ（エレクトロルミネッセンス）素子のスイッチング手段等に使われる半導体装置、ＥＬ素子等を搭載する電気光学装置及び半導体装置の製造方法の技術分野に属する。本発明は、特に半導体層とその上に形成される２つの配線とを１つのコンタクトホールを通じて一体的に導通するように構成した半導体装置、電気光学装置及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
一般に、半導体装置として例えば薄膜トランジスタ（以下、ＴＦＴと称す。）を使ってダイオードを構成する場合、図１１に示すように、薄膜トランジスタ１０１のゲート電極１０２とソース領域１０３とを短絡させて構成している。この場合、ＴＦＴがｎ型ならば、ソース領域１０３側が陽極でドレイン領域１０４側が陰極となる。
【０００３】
このような薄膜トランジスタ１０１の一般的な構造を図１２及び図１３に示す。ここで、図１２は薄膜トランジスタ１０１の一般的な構造を示す平面図、図１３は図１２のＡ−Ａ断面図である。
【０００４】
これらの図に示すように、基板１０５上には半導体層１０６が形成されている。
【０００５】
この半導体層１０６上にはゲート絶縁膜１０７が形成されており、このゲート絶縁膜１０７を介して半導体層１０６のチャネル領域１０６ａと交差するようにゲート電極１０８が形成されている。ゲート電極１０８の一端は延設され、その先端が層間絶縁膜１０９上に形成されたソース配線１１０と層間絶縁膜１０９を貫通する第１のコンタクトホール１１１を介して接続されている。このソース配線１１０は半導体層１０６のソース領域１０３に向けて延設されており、そしてその先端が層間絶縁膜１０９及びゲート絶縁膜１０７を貫通する第２のコンタクトホール１１２を介して半導体層１０６のソース領域１０３と接続されている。なお、半導体層１０６のドレイン領域１０４は第３のコンタクトホール１１３を介して図示を省略した配線に接続されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のように構成された薄膜トランジスタ１０１においては、ゲート領域１０２とソース領域１０３とを導通させるために２つのコンタクトホール１１１、１１２を形成する必要があり、しかもこれらのコンタクトホール１１１、１１２におけるアライメントずれを考慮して各コンタクトホール１１１、１１２においてある程度余裕をもって配置する必要があるため、最密充填配置をするための障害になる、という課題がある。
【０００７】
本発明はかかる課題に基づきなされたものであり、半導体層のソース領域又はドレイン領域と導通するために必要なコンタクトホールの数を減らし、最密充填配置をすることが可能な半導体装置、電気光学装置及び半導体装置の製造方法を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明は、半導体層と、前記半導体層上を覆うように形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の配線と、前記第１の配線を覆うように前記第１の絶縁膜上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第２の配線と、前記半導体層のソース領域又はドレイン領域と前記第１の配線と前記第２の配線とを前記第１及び第２の絶縁膜を貫通するひとつのコンタクトホールを介して導通する導通部とを具備する半導体装置において、前記第１の配線は、前記半導体層のソース領域またはドレイン領域の一部を覆う領域を有すると共に前記半導体層のチャネル領域と交差するゲート電極を有することを特徴とする。
【０００９】
本発明のかかる構成によれば、第１及び第２の絶縁膜を貫通する１つのコンタクトホールによって半導体層のソース領域又はドレイン領域と第１の配線と第２の配線とを一体的に導通するように構成したので、半導体層のソース領域又はドレイン領域と導通するために必要なコンタクトホールの数を１つにし、最密充填配置をすることが可能なる、という効果がある。
【００１０】
本発明の一の態様によれば、前記第２の配線と前記導通部とが一体的に形成されていることを特徴とする。かかる構成によれば、導通部を第２の配線と一体的に形成しているので、導通部を形成するための工数を減らすことができる、という効果がある。
【００１１】
本発明の一の態様によれば、前記導通部が前記第１の配線の上面との接続面を有することを特徴とする。かかる構成によれば、導通部が第１の配線と平面的に接続されるので、これらの間の接続を確実に行うことができる。従って、コンタクトホールのアライメントずれをそれ程考慮しなくてもよくなり、これにより更なる最密充填配置をすることが可能になる、という効果がある。
【００１２】
本発明の一の態様によれば、前記導通部が前記半導体層のソース領域又はドレイン領域の上面との接続面を有することを特徴とする。かかる構成によれば、導通部が半導体層のソース領域又はドレイン領域と平面的に接続されるので、これらの間の接続を確実に行うことができる。従って、コンタクトホールのアライメントずれをそれ程考慮しなくてもよくなり、これによっても更なる最密充填配置をすることが可能になる、という効果がある。
【００１３】
本発明の一の態様によれば、前記第１の配線が前記半導体層のチャネル領域と交差するゲート電極を有することを特徴とする。かかる構成によれば、例えばダイオードをＴＦＴによって構成したような場合に最密充填配置をすることが可能になる、という効果がある。
【００１６】
本発明の半導体装置の製造方法は、半導体層を形成する工程と、前記半導体層上を覆うように第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記半導体層のソース領域またはドレイン領域の一部を覆う領域を有すると共に前記半導体層のチャネル領域と交差するゲート電極を有する第１の配線を形成する工程と、前記第１の配線を覆うように前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記第１及び第２の絶縁膜を貫通し、前記半導体層のソース領域又はドレイン領域の少なくとも一部と、前記第１の配線の前記半導体層のソース領域またはドレイン領域の一部を覆う領域の少なくとも一部とが露出するようにコンタクトホールを形成する工程と、前記コンタクトホール内に導通部を形成すると共に前記導通部に導通する第２の配線を前記第２の絶縁膜上に形成する工程とを具備することを特徴とする。
【００１７】
本発明のかかる構成によれば、半導体層のソース領域又はドレイン領域と第１の配線とが露出するようにコンタクトホールを形成し、コンタクトホール内に導通部を形成すると共に導通部に導通する第２の配線を第２に絶縁膜上に形成するようにしたので、半導体層のソース領域又はドレイン領域と導通するために必要なコンタクトホールの数を１つにし、最密充填配置のされた半導体装置を製造することが可能なる、という効果がある。
【００１８】
本発明の一の形態によれば、前記コンタクトホールがドライエッチングにより形成されることを特徴とする。かかる構成によれば、コンタクトホールをドライエッチングにより形成するようにしたので、コンタクトホールが半導体層を突き抜けて形成されるようなことはなくなり、コンタクトホールと半導体層のソース領域又はドレイン領域とが平面的に接続され、これらの接続を確実に行うことができる、という効果がある。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づき説明する。
【００２０】
（半導体装置の構造）
図１は本発明の一実施形態に係る半導体装置として、ＴＦＴの平面図、図２は図１に示したＴＦＴのＡ−Ａ断面図である。なお、この実施形態に係るＴＦＴは図１１に示した回路に本発明を適用したものである。
【００２１】
これらの図に示すように、ａ−Ｓｉ膜からなる基板１上には例えばｐ−Ｓｉからなる半導体層２が形成されている。この半導体層２ではチャネル領域３の両側にソース領域４及びドレイン領域５が設けられている。
【００２２】
この半導体層２上にはゲート絶縁膜６が形成されており、このゲート絶縁膜６を介して半導体層２のチャネル領域３と交差するようにゲート電極７が形成されている。このゲート電極７の一端は延設し、更にＵターンして半導体層２のソース領域４と重なる位置まで延設している。
【００２３】
また、ゲート絶縁膜６上にはゲート電極７を覆うように層間絶縁膜９が形成されており、この層間絶縁膜９上には配線１０が形成されている。この配線１０は上述したようにゲート電極７と半導体層２のソース領域４とが重なる位置まで延設している。
【００２４】
そして、ゲート電極７と半導体層２のソース領域４と配線１０とがゲート絶縁膜を介して重なられ、層間絶縁膜９及びゲート絶縁膜６を貫通したコンタクトホール１１内には導通部３１０が形成され、この導通部は例えば配線１０と一体的に設けられている。このように１つのコンタクトホール１１内で配線１０と導通部３１０とが一体的に設けられているので、導通部３１０をコンタクトホールに形成するための工数を低減することができる。
【００２５】
このコンタクトホール１１はゲート電極７の上部平面（上面）との接続面１２を有し、更に半導体層２のソース領域４の上部平面との接続面１３を有する。このようにコンタクトホール１１とゲート電極７及び半導体層２のソース領域４とが平面的に接続している部分を有するので、より確実に電気的な接続を行うことができる。そのためには例えば接続面１２の面積としては、４μｍ２以上が好ましく、接続面１３の面積としては、４μｍ２以上が好ましい。
【００２６】
なお、半導体層２のドレイン電極５はコンタクトホール１４を介して図示を省略した配線に接続されている。
【００２７】
このように本実施形態においては、層間絶縁膜９及びゲート絶縁膜６を貫通するコンタクトホール１１を介して導通部３１０がゲート電極７と半導体層２のソース領域４と配線１０とを一体的に導通するように構成したので、半導体層２のソース領域４と導通するために必要なコンタクトホール１１の数を１つにし、最密充填配置をすることが可能となる。
【００２８】
また、図２に示す構造で配線１０側のＲ１の部分で断線が生じた場合でも図１に示すＲ２のパスによりゲート電極７と配線１０の接続が得られ、確実な接続となる点で好ましい。
【００２９】
なお、この実施形態では、コンタクトホール１１を介して半導体層２のソース領域４をゲート電極７及び配線１０と一体的に導通していたが、半導体層のゲート領域についても１つのコンタクトホールによってゲート電極及び配線と一体的に導通するように構成してもよい。
【００３０】
（半導体装置の製造方法）
次に、図１及び図２に示したＴＦＴの製造方法を説明する。
【００３１】
図３から図５はこの実施形態に係るＴＦＴの製造工程を説明するための図である。
【００３２】
まず図３（ａ）に示すように、ａ−Ｓｉ膜からなる基板１上に例えばＫｒＦまたはＸｅＣｌなどのエキシマレーザ光を３００〜６００ｍＪ／ｃｍ２照射することにより、ａ−Ｓｉ膜を結晶化させ、厚さ２０ｎｍ〜１００ｎｍのｐ−Ｓｉ膜３０１を得る。
【００３３】
次に、図３（ｂ）に示すように、レジスト塗布、露光処理及び現像処理を経てｐ−Ｓｉ膜３０１上に半導体層２に相当する形状のフォトレジストマスク３０２を形成する。
【００３４】
次に、図３（ｃ）に示すように、フォトレジストマスク３０２をマスクとして、ｐ−Ｓｉ膜３０１を例えば塩素系ガスを用いてＲＩＥ(reactive ion etching)により、エッチングし、半導体層２に相当する形状のｐ−Ｓｉ層３０３を形成する。なお、ＲＩＥのようなドライエッチング以外に、弗硝酸を用いてエッチングするなど薬液を用いるウエットエッチングを使用することもできる。
【００３５】
次に、図３（ｄ）に示すように、フォトレジストマスク３０２を剥離後、ＰＥＣＶＤ法により、ＴＥＯＳ（テトラエチルオルソシリケート）と酸素ガスとを原料ガスとして、５０〜１２０ｎｍの膜厚のゲート絶縁膜６を形成する。ここで、原料ガスとしては、ＳｉＨ４と酸素ガスとを用いても良い。
【００３６】
次に、図３（e）に示すように、ｐ−Ｓｉ層３０３上の半導体層２のチャネル領域３に相当する位置にフォトレジストマスク３０４を形成する。そして、このフォトレジストマスク３０４をマスクにし、イオン注入法により、例えば不純物イオンとして１×１０１３〜２×１０１４個／ｃｍ２のドーズ量にてリンイオンをｐ−Ｓｉ層３０３に注入し、ソース領域４及びドレイン領域５を形成する。
【００３７】
次に、図４（ｆ）に示すように、フォトレジストマスク３０４を除去した後、ゲート絶縁膜６上に、ＰＶＤ（physical vapour deposition）法により、２００〜６００ｎｍの膜厚、ここでは５００ｎｍのアルミニウム膜３０５を形成する。
【００３８】
次に、図４（ｇ）に示すように、ゲート電極７に相当する形状のフォトレジストマスク３０６を形成する。そして、フォトレジストマスク３０６をマスクとして、弗素系または塩素系ガスを用いてＲＩＥ法により、アルミニウム膜３０５をエッチング後、フォトレジスタパターン３０６を剥離して、図４（ｈ）に示すようなゲート電極７を形成する。
【００３９】
次に、図４（ｉ）に示すように、ゲート電極７を覆うように、ＴＥＯＳと酸素ガスとを原料ガスとしてＰＥＣＶＤ法により、３００〜１５００ｎｍ、ここでは１２００ｎｍの厚みの層間絶縁膜９を形成する。
【００４０】
次に、図４（ｊ）に示すように、コンタクトホール１１に相当する形状にパターニングされたフォトレジストマスク３０７を形成する。
【００４１】
そして、図５（ｋ）に示すように、フォトレジストマスク３０７をマスクとして弗素系、例えばＣ２ＨＦ５やＣＨＦ３を用いた反応性イオンエッチング法（ＲＩＥ法）により層間絶縁膜９及びゲート絶縁膜６を貫通するコンタクトホール１１を形成し、フォトレジストマスク３０７を剥離する。このようにコンタクトホール１１をドライエッチングにより形成することによって、コンタクトホール１１が半導体層２を突き抜けて形成されるようなことはなくなる。
【００４２】
次に、図５（ｌ）に示すように、層間絶縁膜９上に、ＰＶＤ（physical vapour deposition）法により、３００〜１０００ｎｍの膜厚のアルミニウム膜３０８を形成する。
【００４３】
次に、図５（ｍ）に示すように、アルミニウム膜３０８上に、配線１０に相当する箇所以外が除去された形状のフォトレジストマスク３０９を形成する。フォトレジストマスク３０９をマスクとしてアルミニウム膜３０８を塩素系ガスを用いてＲＩＥ法によりエッチング後、フォトレジストマスク３０９を剥離する。これにより、図５（ｎ）に示すように、配線１０が形成されると共にこれに導通する導通部３１０がコンタクトホール１１内に形成される。
【００４４】
以上のように本実施形態によれば、半導体層２のソース領域又はドレイン領域とゲート電極７と配線１０とを導通するために必要なコンタクトホール１１の数を１つにし、最密充填配置のされた半導体装置を製造することが可能である。
【００４５】
（電気光学装置の第１の実施形態）
次に、本発明の半導体装置が適用される、電気光学装置の第１の実施形態として、電荷注入型の有機薄膜ＥＬ素子を用いたアクティブマトリクス型表示装置について説明する。
【００４６】
図６はこのようなアクティブマトリクス型表示装置の構成を示すブロック図である。
【００４７】
図６に示す表示装置６０１では、透明基板６００上に、複数の走査線gateと、該走査線gateの延設方向に対して交差する方向に延設された複数のデータ線sigと、該データ線sigに並列する複数の共通給電線comと、データ線sigと走査線gateとの交差点に対応する画素領域６０７とが構成されている。データ線sigに対しては、シフトレジスタ、レベルシフタ、ビデオライン、アナログスイッチを備えるデータ側駆動回路６０３が構成されている。走査線に対しては、シフトレジスタおよびレベルシフタを備える走査側駆動回路６０４が構成されている。
【００４８】
また、画素領域６０７の各々には、走査線を介して走査信号がゲート電極に供給される第１のＴＦＴ６２０と、この第１のＴＦＴ６２０を介してデータ線sigから供給される画像信号を保持する保持容量capと、該保持容量capによって保持された画像信号がゲート電極に供給される第２のＴＦＴ６３０と、第２のＴＦＴ６３０を介して共通給電線comに電気的に接続したときに共通給電線comから駆動電流が流れ込む発光素子６４０とが構成されている。
【００４９】
図７は上記の画素領域６０７の構成を示す平面図、図８は図７のＡ−Ａ断面図、図９は図７のＢ−Ｂ断面図である。
【００５０】
図７及び図８に示すように、いずれの画素領域においても、島状の2つの半導体膜を利用して第１のＴＦＴ６２０を構成する第1の半導体層７２０及び第２のＴＦＴ６３０を構成する第2の半導体層７３０が形成され、第2の半導体層７３０のドレイン領域には、第1層間絶縁膜７５１のコンタクホール７６１を介して中継電極７３５が電気的に接続し、該中継電極７３５には第２層間絶縁膜７５２のコンタクホール７６２を介して画素電極７４１が電気的に接続している。この画素電極７４１の上層側には、正孔注入層７４２、有機半導体材料等からなる発光層７４３、対向電極OPが積層されている。ここで、対向電極OPは、データ線sigなどを跨いで複数の画素領域６０7にわたって形成されている。第2の半導体層７３０のソース領域には、コンタクトホール７６３を介して共通給電線comが電気的に接続している。
【００５１】
第2の半導体層７３０のチャネル領域上にはゲート絶縁膜７５０を介してゲート電極７３１が形成されている。ここで、図９に示すように、このゲート電極７３１は第１の半導体層７２０のドレイン領域にまで延設している。更に、その上にはゲート電極７３１上に形成された第1層間絶縁膜７５１を介して配線７１０が形成されている。従って、配線７１０は延設されたゲート電極７３１と第１の半導体層７２０のドレイン領域と平面的に重なるように配置されている。
【００５２】
そして、延設されたゲート電極７３１と第１の半導体層７２０のドレイン領域と配線７１０とが重なる位置には、第１層間絶縁膜７５１及びゲート絶縁膜７５０を貫通し導通部７０９が形成されたコンタクトホール７１１が例えば配線７１０と一体的に設けられている。このコンタクトホール７１１は延設されたゲート電極７３１の上部平面との接続面７１２を有し、更に第１の半導体層７２０のドレイン領域の上部平面との接続面７１３を有する。
【００５３】
また第１の半導体層７２０のソース領域は第１層間絶縁膜７５１及びゲート絶縁膜７５０を貫通するコンタクトホール７６４を介してデータ線sigと電気的に接続されている。更に第１の半導体層７２０ではチャネル領域上にはゲート絶縁膜７５０を介して走査線gateから突出したゲート電極７２１が該チャネル領域と交差するように形成されている。
【００５４】
以上のように本実施形態では、第１の半導体層７２０のドレイン領域と延設されたゲート電極７３１及び配線７１０とを導通するために必要なコンタクトホールの数を１つにしたので、最密充填配置をすることが可能になる。従って、画素領域６０７を広げることが可能となり、画素電極の面積を大きくすることができる。
【００５５】
かかる図６乃至図９の配線、画素構造を有する表示装置では、走査線gateを介して走査信号が第１のＴＦＴ６２０のゲート電極７２１に供給されると、ＴＦＴ６２０がオン状態になり、データ線sigを介して画像信号が当該ＴＦＴのドレイン側に供給され、保持容量capに保持される。そして、この保持容量に保持された画像信号が第２のＴＦＴ６３０のゲート電極７３１に供給されＴＦＴ６３０がオン状態になると、給電線com側（ＴＦＴ６３０のソース側）から駆動電流が供給される。この電流はＴＦＴ６３０のドレイン側に供給され、画素において、画素電極７４１から正孔注入層７４２を経て正孔が注入され対向電極opから電子が注入され発光層７４３で正孔及び電子が再結合し発光を生じる。
【００５６】
（電気光学装置の第２の実施形態）
次に、電気光学装置の第２の実施形態として、上記の電気光学装置とは形態の異なる電荷注入型の有機薄膜ＥＬ素子を用いたアクティブマトリクス型表示装置について説明する。
【００５７】
この実施形態に係る表示装置は基本的には図６に示した表示装置と同様の構成であるが、各画素領域の形態が異なる。ただし、この実施形態では、データ線sigが２本ずつ設けられ、これらデータ線sigに沿ってそれぞれ隣接する画素領域には異なるデータ線sigから信号が供給されるようになっている。
【００５８】
図１０はこの実施形態に係る表示装置における画素領域８０７の構成を示す平面図である。
【００５９】
図１０に示すように、いずれの画素領域８０７においても、走査線gateに沿って、走査線gateの近傍に第１のＴＦＴ８２０が形成され、画素領域８０７のほぼ中央に第２のＴＦＴ８３０が形成されている。
【００６０】
第２のＴＦＴ８３０を構成する第2の半導体層９３０のドレイン領域には、第1層間絶縁膜のコンタクホール９６１を介して第１の中継電極９３５が電気的に接続し、該第１の中継電極９３５には第２層間絶縁膜のコンタクホール９６２を介して第２の中継電極９３６に電気的に接続している。第２の中継電極９３６は画素領域８０７の中央付近からデータ線sigに沿って両側に分岐しており、画素領域８０７を２分したそれぞれのほぼ中央に配置された円形の画素電極９４１、９４２に電気的に接続している。
【００６１】
この画素電極９４１の上層側には、正孔注入層、有機半導体膜、対向電極が積層されている。ここで、対向電極は、データ線sigなどを跨いで複数の画素領域８０7にわたって形成されている。第2の半導体層９３０のソース領域には、コンタクトホール９６３を介して共通給電線comが電気的に接続している。
【００６２】
第2の半導体層９３０のチャネル領域上にはゲート絶縁膜を介してゲート電極９３１が形成されている。ゲート電極９３１は共通給電線comの下まで延設され、これによりゲート電極９３１と共通給電線comとが対向することによる第２のＴＦＴ８３０に対する保持容量部９９０が形成されている。
【００６３】
更に、このゲート電極９３１は第１のＴＦＴ８２０を構成する第１の半導体層９２０のドレイン領域にまで延設している。更に、その上にはゲート電極９３１上に形成された第1層間絶縁膜を介して配線９１０が形成されている。従って、配線９１０は延設されたゲート電極９３１と第１の半導体層９２０のドレイン領域と平面的に重なるように配置されている。
【００６４】
そして、延設されたゲート電極９３１と第１の半導体層９２０のドレイン領域と配線９１０とが重なる位置には、第１層間絶縁膜及びゲート絶縁膜を貫通する導通部が形成されたコンタクトホール９１１が例えば配線９１０と一体的に設けられている。このような構造については図９に示したものと同様である。
【００６５】
また第１の半導体層９２０のソース領域は第１層間絶縁膜及びゲート絶縁膜を貫通するコンタクトホール９６４を介してデータ線sigと電気的に接続されている。更に第１の半導体層９２０ではチャネル領域上にはゲート絶縁膜を介して走査線gateから突出した３本のゲート電極９２１が該チャネル領域と交差するように形成されている。
【００６６】
この実施形態においても、第１の半導体層９２０のドレイン領域と延設されたゲート電極９３１及び配線９１０とを導通するために必要なコンタクトホールの数を１つにしたので、最密充填配置をすることが可能なる。従って、画素領域８０７を広げることが可能となり、画素電極の面積を大きくすることができる。
【００６７】
上記の実施形態では、ＴＦＴを用いて説明したが、これに限らず、シリコン基板にトランジスタを形成する構造においても適用可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る薄膜トランジスタの平面図である。
【図２】図１に示した薄膜トランジスタのＡ−Ａ断面図である。
【図３】本発明の一実施形態に係る薄膜トランジスタの製造プロセスを順を追って示す工程図（その１）である。
【図４】本発明の一実施形態に係る薄膜トランジスタの製造プロセスを順を追って示す工程図（その２）である。
【図５】本発明の一実施形態に係る薄膜トランジスタの製造プロセスを順を追って示す工程図（その３）である。
【図６】本発明の半導体装置を適用した電気光学装置の第１の実施形態に係る電荷注入型の有機薄膜ＥＬ素子を用いたアクティブマトリクス型表示装置の構成を示すブロック図である。
【図７】図６に示した表示装置における画素領域の構成を示す平面図である。
【図８】図７に示した画素領域のＡ−Ａ断面図である。
【図９】図７に示した画素領域のＢ−Ｂ断面図である。
【図１０】本発明の半導体装置を適用した電気光学装置の第２の実施形態に係る電荷注入型の有機薄膜ＥＬ素子を用いたアクティブマトリクス型表示装置における表示領域の構成を示す平面図である。
【図１１】半導体装置を使ってダイオードを構成した場合の回路図である。
【図１２】図１１の回路に係る半導体装置の一般的な構造を示す平面図である。
【図１３】図１２におけるＡ−Ａ断面図である。
【符号の説明】
２ 半導体層
３ チャネル領域
４ ソース領域
５ ドレイン領域
６ ゲート絶縁膜
７ ゲート電極
９ 層間絶縁膜
１０ 配線
１１ コンタクトホール
１２、１３ 接続面
３１０ 導通部
Claims (6)
- 半導体層と、前記半導体層上を覆うように形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の配線と、前記第１の配線を覆うように前記第１の絶縁膜上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第２の配線と、前記半導体層のソース領域又はドレイン領域と前記第１の配線と前記第２の配線とを前記第１及び第２の絶縁膜を貫通するひとつのコンタクトホールを介して導通する導通部とを具備する半導体装置において、
前記第１の配線は、前記半導体層のソース領域またはドレイン領域の一部を覆う領域を有すると共に前記半導体層のチャネル領域と交差するゲート電極を有することを特徴とする半導体装置。 - 前記第２の配線と前記導通部とが一体的に形成されていることを特徴とする請求項１に記載の半導体装置。
- 前記導通部が前記第１の配線の上面との接続面を有することを特徴とする請求項１又は請求項２に記載の半導体装置。
- 前記導通部が前記半導体層のソース領域又はドレイン領域の上面との接続面を有することを特徴とする請求項１から請求項３のうちいずれか１項に記載の半導体装置。
- 半導体層を形成する工程と、
前記半導体層上を覆うように第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、前記半導体層のソース領域またはドレイン領域の一部を覆う領域を有すると共に前記半導体層のチャネル領域と交差するゲート電極を有する第１の配線を形成する工程と、
前記第１の配線を覆うように前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第１及び第２の絶縁膜を貫通し、前記半導体層のソース領域又はドレイン領域の少なくとも一部と、前記第１の配線の前記半導体層のソース領域またはドレイン領域の一部を覆う領域の少なくとも一部とが露出するようにコンタクトホールを形成する工程と、
前記コンタクトホール内に導通部を形成すると共に前記導通部に導通する第２の配線を前記第２の絶縁膜上に形成する工程と
を具備することを特徴とする半導体装置の製造方法。 - 前記コンタクトホールがドライエッチングにより形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
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