JP2010226004A - 半導体装置の製造方法、半導体装置、電気光学装置および電子機器 - Google Patents

Abstract

【課題】ボトムゲート構造およびトップゲート構造の双方の特長を兼ね備えた半導体装置の製造方法、半導体装置、電気光学装置、および電子機器を提供すること。
【解決手段】素子基板１０上の薄膜トランジスター３０は、ボトムゲート構造を備え、かつ、ポリシリコン膜からなる島状半導体膜１ａにチャネル領域１ｇ、低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃ、高濃度ソース領域１ｄ、高濃度ドレイン領域１ｅを備えたＧＯＬＤ構造を備えている。素子基板１０を製造する際、諧調露光により形成したレジストマスクと、かかるレジストマスクに対するエッチバックを利用して、高濃度不純物の導入、半導体膜のパターニングと、ゲート絶縁膜２ａと同層の層間絶縁膜のコンタクトホールを形成すべき領域からの半導体膜の除去、および低濃度不純物の導入とを行なう。
【選択図】図３

Description

本発明は、ボトムゲート構造の薄膜トランジスターを備えた半導体装置、半導体装置の製造方法、半導体装置、電気光学装置および電子機器に関するものである。

基板上に薄膜トランジスターが形成された半導体装置としては、液晶装置や有機エレクトロルミネッセンス装置等の電気光学装置に用いる素子基板や、受光素子を用いた固体撮像装置に用いる素子基板を挙げることができ、かかる半導体装置（素子基板）では、薄膜トランジスターによって画素トランジスターが構成されている。

かかる半導体装置（素子基板）に用いる薄膜トランジスターとしては、基板上にゲート電極、ゲート絶縁膜、半導体層がこの順に形成されたボトムゲート構造と、基板上に半導体層、ゲート絶縁膜、ゲート電極がこの順に形成されたトップゲート構造が採用される。かかる構成のうち、ボトムゲート構造は、半導体層がアモルファスシリコン膜である場合に採用される。トップゲート構造は、半導体層がポリシリコン膜（多結晶シリコン膜）や単結晶シリコン層である場合に採用されることから、オン電流特性に優れ、高速動作が可能であるという利点がある。

但し、トップゲート構造の場合は、ソース電極やドレイン電極を半導体層に電気的接続するのに、層間絶縁膜のコンタクトホールを利用するため、フォトリソグラフィ工程が多いという欠点がある。また、半導体層がポリシリコン膜である場合、オフリーク電流が大きいことから、ＬＤＤ（Lightly Doped Drain）構造やＧＯＬＤ(Gate-Drain Overlapped LDD)構造を採用することが多く、かかる構造を採用するには、フォトリソグラフィ工程を追加して不純物の導入領域を制御する必要がある。

これに対して、ボトムゲート構造の場合、ソース電極やドレイン電極を半導体層に電気的接続するのに層間絶縁膜を必要とせず、かつ、ＬＤＤ構造を採用しなくてもオフリーク電流が小さいことからフォトリソグラフィ工程が少なくて済む。

また、ボトムゲート構造の場合、ゲート電極と同層の第１導電層が、ゲート絶縁膜と同層の層間絶縁膜に形成されたコンタクトホールを介して、ソース電極およびドレイン電極と同層の第２導電層に接続する導通部を構成する場合でも、諧調露光を利用して得たレジトストマスクを用いれば、半導体膜のパターニングと、層間絶縁膜に対するコンタクトホールの形成を１回のフォトリソグラフィ工程で行なえるという利点がある。すなわち、諧調露光を利用して厚膜部分、薄膜部分および開孔部分を備えたレジストマスクを形成すれば、１回目のエッチングを行なった後、レジストマスクにエッチングバックを行なって薄膜部分を除去すれば、２回目のエッチングでは１回目のエッチングとは異なる箇所をエッチングすることができる（特許文献１参照）。

特開２００２−２６３３３号公報

このように、ボトムゲート構造の場合、トップゲート構造に比して製造工程数が少ないという利点があるが、半導体層にアモルファスシリコン膜を用いる以上、オン電流レベルが低く、動作速度が遅いという問題点がある。

そこで、本発明の課題は、アモルファスシリコン膜を用いたボトムゲート構造のように少ない工程数で済むとともにオフリーク電流が小さいという特長と、ポリシリコン膜を用いたトップゲート構造のようにオン電流特性に優れているという特長とを兼ね備えた半導体装置の製造方法、かかる製造方法で得られた半導体装置、該半導体装置を備えた電気光学装置、および該電気光学装置を備えた電子機器を提供することにある。

上記課題を解決するために、本発明は、基板上に、ボトムゲート構造の薄膜トランジスターと、該薄膜トランジスターのゲート電極と同層の第１導電層が、前記薄膜トランジスターのゲート絶縁膜と同層の層間絶縁膜に形成されたコンタクトホールを介して、前記薄膜トランジスターのソース電極およびドレイン電極と同層の第２導電層に接続する導通部と、を備えた半導体装置の製造方法であって、前記ゲート電極および前記第１導電層を形成する第１導電層形成工程と、前記ゲート電極および前記第１導電層の上層に絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜の上層に半導体膜を形成する半導体膜形成工程と、前記半導体膜において前記薄膜トランジスターのチャネル領域および低濃度不純物導入領域を形成すべき部分に重なる厚膜部分、前記半導体膜において前記薄膜トランジスターの高濃度不純物導入領域を形成すべき部分に重なる薄膜部分、および前記絶縁膜において前記コンタクトホールを形成すべき部分と平面的に重なる開孔部分を備えた半導体膜パターニング用の第１レジストマスクを形成する第１レジストマスク形成工程と、前記半導体膜に対して高濃度不純物を導入する高濃度不純物導入工程と、前記半導体膜において前記第１レジストマスクから露出している部分のエッチング除去、および前記第１レジストマスクに対するエッチバックを行なう第１エッチング工程と、前記半導体膜に対して低濃度不純物を導入する低濃度不純物導入工程と、前記第１レジストマスクを除去した後、前記ソース電極、前記ドレイン電極および前記第２導電層を形成する第２導電層形成工程と、を有するとともに、前記第１エッチング工程での前記半導体膜に対するエッチング除去の際、または前記第１エッチング工程の後、前記第１エッチング工程によりパターニングされた前記半導体膜をエッチングマスクとしてエッチングを行なう絶縁膜エッチング工程において、前記コンタクトホールを形成することを特徴とする。

本発明において、前記半導体膜はポリシリコン膜であることが好ましい。

かかる製造方法により形成された半導体装置は、基板上に、ボトムゲート構造の薄膜トランジスターと、該薄膜トランジスターのゲート電極と同層の第１導電層が、前記薄膜トランジスターのゲート絶縁膜と同層の層間絶縁膜に形成されたコンタクトホールを介して、前記薄膜トランジスターのソース電極およびドレイン電極と同層の第２導電層に接続する導通部と、を有し、前記薄膜トランジスターを構成する島状半導体膜は、チャネル領域と、前記ソース電極が接続する高濃度ソース領域と、前記ドレイン電極が接続する高濃度ドレイン領域と、前記チャネル領域と前記高濃度ソース領域との間および前記チャネル領域と前記ドレイン領域との間のうちの少なくとも一方に設けられた低濃度不純物導入領域と、を備え、前記ゲート絶縁膜と前記島状半導体膜は、同一パターンをもって積層されていることを特徴とする。

本発明においては、薄膜トランジスターは、半導体膜にチャネル領域、低濃度不純物導入領域、および高濃度不純物導入領域を備えたＬＤＤ構造やＧＯＬＤ構造を備えている。このため、前記半導体膜としてポリシリコン膜を用いてオン電流特性を高めてもオフリーク電流が小さい。また、ボトムゲート構造であるため、ソース電極やドレイン電極を半導体層に電気的接続するのに層間絶縁膜を必要としないので、フォトリソグラフィ工程が少なくて済む。

また、本発明において、第１エッチング工程で半導体膜のパターニングに用いる第１レジストマスクは、厚膜部分、薄膜部分および開孔部分を備えており、エッチバックを行なって薄膜部分を除去すると、第１レジストマスクは新たなマスクパターンを有することになる。ここに本発明では、第１レジストマスクを形成した後、薄膜部分を介して半導体膜に高濃度の不純物を導入した後、半導体膜にエッチングを行なうので、第１レジストマスクによって、高濃度不純物導入領域の形成と、半導体膜のパターニングと、コンタクトホールを形成すべき領域からの半導体膜の除去とを行なうことができる。また、第１レジストマスクにエッチバックを行なって第１レジストマスクのマスクパターンを変更するので、変更後に露出した半導体膜に低濃度の不純物を導入することができる。それ故、第１レジストマスクによって、高濃度不純物導入領域の形成と、半導体膜のパターニングと、コンタクトホールを形成すべき領域からの半導体膜の除去と、低濃度不純物導入領域の形成とを行なうことができる。

さらに、本発明では、第１エッチング工程での半導体膜に対するエッチング除去の際に絶縁膜にエッチングを行なえば、新たなレジストマスクを形成しなくても、コンタクトホールを形成することができる。また、第１エッチング工程とは別の絶縁膜エッチング工程において、第１エッチング工程によりパターニングされた半導体膜をエッチングマスクとしてエッチングを行なっても、新たなレジストマスクを形成せずにコンタクトホールを形成することができる。従って、第１レジストマスク形成工程での１回のフォトリソグラフィ工程で形成した第１レジストマスクによって、半導体膜に対するチャネル領域、高濃度不純物導入領域および低濃度不純物導入領域の形成と、半導体膜に対するパターニングと、コンタクトホールの形成とを行なうことができる。それ故、本発明によれば、アモルファスシリコン膜を用いたボトムゲート構造のように少ない工程数で済むとともにオフリーク電流が小さいという特長と、ポリシリコン膜を用いたトップゲート構造のようにオン電流特性に優れているという特長とを兼ね備えた半導体装置およびその製造方法を実現することができる。

本発明において、前記コンタクトホールの形成は、前記第１エッチング工程の後の前記絶縁膜エッチング工程において、前記第１エッチング工程によりパターニングされた前記半導体膜をエッチングマスクとしてのエッチングにより行なうことが好ましい。かかる構成によれば、半導体膜と絶縁膜のエッチング選択比を大きくとることができるので、絶縁膜をエッチングする際、半導体膜がエッチングされないので、半導体膜の形状やサイズ、およびコンタクトホールの形状やサイズに高い精度を得ることができる。

本発明において、前記コンタクトホールの形成は、前記第１エッチング工程での前記半導体膜に対するエッチング除去の際に行なってもよい。かかる構成によれば、生産効率の向上を図ることができる。

本発明において、前記第１エッチング工程では、前記半導体膜において前記第１レジストマスクから露出している部分のエッチング除去と、前記半導体膜パターニング用レジストマスクに対するエッチバックとをエッチング条件を変更して順次行なってもよい。

本発明において、前記第１エッチング工程では、前記半導体膜において前記第１レジストマスクから露出している部分のエッチング除去と、前記半導体膜パターニング用レジストマスクに対するエッチバックとを同時に進行させてもよい。かかる構成は、例えば、半導体膜に対するドライエッチングの際、エッチングガスに酸素を添加しておけば実現することができる。

本発明において、前記第２導電層形成工程では、前記半導体膜の上層に導電膜を形成する導電膜形成工程と、前記導電膜において前記ソース電極および前記ドレイン電極を形成すべき部分に重なる肉厚部分と、前記半導体膜上で前記ソース電極と前記ドレイン電極とを分離させる部分に重なる薄膜部分とを備えた導電膜パターニング用の第２レジストマスクを形成する第２レジストマスク形成工程と、前記導電膜において前記第２レジストマスクから露出している部分のエッチング除去、前記第２レジストマスクに対するエッチバック、および該エッチバックにより前記導電膜において前記第２レジストマスクから露出した部分のエッチング除去を行う第２エッチング工程と、を行なうことが好ましい。かかる構成によれば、ソース電極、ドレイン電極、および第２導電層を確実にパターニングすることができるとともに、半導体膜上でソース電極とドレイン電極とを分離する際、半導体膜がエッチングされることを防止することができる。それ故、半導体膜にソース電極およびドレイン電極を直接接続する構成を採用した場合でも、信頼性の高い薄膜トランジスターを得ることができる。

本発明において、前記第２エッチング工程では、前記導電膜において前記第２レジストマスクから露出している部分のエッチング除去と、前記第２レジストマスクに対するエッチバックと、該エッチバックにより前記導電膜において前記第２レジストマスクから露出した部分のエッチング除去とを同時に進行させてもよい。かかる構成は、例えば、半導体膜に対するドライエッチングの際、エッチングガスに酸素を添加しておけば実現することができる。

本発明において、前記第１レジストマスク形成工程では、前記厚膜部分と前記薄膜部分に重ならない前記第１導電層上に、前記第２導電層形成工程で前記第２導電層が形成されない部分と平面的に重なる他の厚膜部分または他の薄膜部分をさらに備えるように前記第１レジストマスクを形成し、前記第２導電層形成工程では、前記他の厚膜部分または前記他の薄膜部分に重なる前記半導体膜を除去し、少なくとも前記絶縁膜を残して前記ソース電極、前記ドレイン電極および前記第２導電層を形成してもよい。かかる構成によれば、ドレイン電極および前記第２導電層をパターニングする際に、例えば走査線、容量線のような前記厚膜部分と前記薄膜部分に重ならない前記第１導電層を不必要なエッチングから保護することが可能となり、信頼性の高い薄膜トランジスターを得ることができる。

本発明において、前記第２エッチング工程では、前記導電膜において前記第２レジストマスクから露出している部分のエッチング除去と、前記第２レジストマスクに対するエッチバックと、該エッチバックにより前記導電膜において前記第２レジストマスクから露出した部分のエッチング除去とをエッチング条件を変更して順次行なってもよい。

本発明を適用した半導体装置では、前記ゲート電極と同層の第１配線と、前記ソース電極および前記ドレイン電極と同層の第２配線との交差部分では、前記第１配線と前記第２配線との間に、前記島状半導体膜と同層の半導体膜と前記ゲート絶縁膜と同層の層間絶縁膜とが介在している構成となる。このため、第１配線と第２配線との間で短絡が発生することはない。

本発明を適用した半導体装置は、液晶装置や有機エレクトロルミネッセンス装置等の電気光学装置の素子基板として用いることができる。かかる半導体装置（素子基板）は、前記薄膜トランジスターからなる画素トランジスターと、該画素トランジスターに電気的に接続する画素電極と、を備えた構成を有している。

本発明を適用した電気光学装置は、携帯電話機あるいはモバイルコンピューター等の電子機器において直視型の表示部等として用いられる。また、本発明を適用した液晶装置（電気光学装置）は、投射型表示装置（電子機器）のライトバルブとして用いることもできる。

本発明を適用した電気光学装置（液晶装置）の電気的構成を示すブロック図である。 （ａ）、（ｂ）は各々、本発明を適用した電気光学装置の液晶パネルを各構成要素と共に対向基板の側から見た平面図、およびそのＨ−Ｈ′断面図である。 （ａ）、（ｂ）は各々、本発明を適用した電気光学装置に用いた素子基板において相隣接する画素の平面図、およびそのＡ−Ａ′線に相当する位置で電気光学装置を切断したときの断面図である。 （ａ）、（ｂ）は各々、本発明を適用した電気光学装置の素子基板上での配線同士の交差部分の平面図、およびＢ−Ｂ′断面図である。 （ａ）、（ｂ）は各々、本発明を適用した電気光学装置の素子基板上での配線同士の接続部分の平面図、およびＣ−Ｃ′断面図である。 本発明を適用した電気光学装置の素子基板の製造方法を示す工程断面図である。 本発明を適用した電気光学装置の素子基板の製造方法を示す工程断面図である。 本発明を適用した電気光学装置の素子基板の製造方法を示す工程断面図である。 本発明を適用した電気光学装置の素子基板（半導体装置）の製造方法において導通部を形成する別の方法を示す工程断面図である。 本発明を適用した電気光学装置１００を搭載した電子機器の説明図である。

図面を参照して、本発明の実施の形態として、本発明を適用した半導体装置を液晶装置の素子基板として構成した例を説明する。なお、以下の説明で参照する図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。また、本発明において、「高濃度」および「低濃度」とは、互いの不純物濃度の相対的な高低を意味する。

（電気光学装置の全体構成）
図１は、本発明を適用した電気光学装置（液晶装置）の電気的構成を示すブロック図である。図１に示すように、電気光学装置１００は、概ね、液晶パネル１００ｐ、画像処理回路２０２、タイミング発生回路２０３および電源回路２０１によって構成されており、画像処理回路２０２、タイミング発生回路２０３および電源回路２０１は、液晶パネル１００ｐに接続されたフレキシブル基板（図示せず）に実装されたＩＣ等により構成されている。タイミング発生回路２０３では、液晶パネル１００ｐの各画素１００ａを駆動するためのドットクロックが生成され、このドットクロックに基づいて、クロック信号ＶＣＫ、ＨＣＫ、反転クロック信号ＶＣＫＢ、ＨＣＫＢ、転送開始パルスＨＳＰ、ＶＳＰが生成される。画像処理回路２０２は、外部から入力画像データが入力されると、この入力画像データに基づいて画像信号を生成し、液晶パネル１００ｐに供給する。電源回路２０１は、複数の電源ＶＤＤ、ＶＳＳ、ＶＨＨ、ＶＬＬを生成して液晶パネル１００ｐに供給する。

液晶パネル１００ｐは、その中央領域に複数の画素１００ａがマトリクス状に配列された画素領域１０ｂを備えている。かかる液晶パネル１００ｐにおいて、後述する素子基板１０には、画素領域１０ｂの内側で複数本のデータ線６ａおよび複数本の走査線３ｇが縦横に延びており、それらの交点に対応する位置に画素１００ａが構成されている。複数の画素１００ａの各々には、画素スイッチング素子としての薄膜トランジスター３０および画素電極９ａが形成されている。薄膜トランジスター３０のソースにはデータ線６ａが電気的に接続され、薄膜トランジスター３０のゲートには走査線３ｇが電気的に接続され、薄膜トランジスター３０のドレインには画素電極９ａが電気的に接続されている。

素子基板１０において、画素領域１０ｂの外側領域には走査線駆動回路１０４およびデータ線駆動回路１０１が構成されている。データ線駆動回路１０１は各データ線６ａの一端に電気的に接続しており、画像処理回路２０２から供給される画像信号を各データ線６ａに順次供給する。走査線駆動回路１０４は、各走査線３ｇに電気的に接続しており、走査信号を各走査線３ｇに順次供給する。

各画素１００ａにおいて、画素電極９ａは、後述する対向基板に形成された共通電極と液晶を介して対向し、液晶容量５０ａを構成している。また、各画素１００ａには、液晶容量５０ａで保持される画像信号がリークするのを防ぐために、液晶容量５０ａと並列に保持容量６０が付加されている。本形態では、保持容量６０を構成するために、走査線３ｇと並列するように容量線３ｂが形成されており、かかる容量線３ｂは共通電位線ＣＯＭに接続され、所定の電位に保持されている。なお、保持容量６０は前段の走査線３ｇとの間に形成される場合もある。

（液晶パネル１００ｐおよび素子基板１０の構成）
図２（ａ）、（ｂ）は各々、本発明を適用した電気光学装置１００の液晶パネル１００ｐを各構成要素と共に対向基板の側から見た平面図、およびそのＨ−Ｈ′断面図である。図２（ａ）、（ｂ）に示すように、電気光学装置１００の液晶パネル１００ｐでは、所定の隙間を介して素子基板１０と対向基板２０とが所定の隙間を介してシール材１０７によって貼り合わされており、シール材１０７は対向基板２０の縁に沿うように配置されている。シール材１０７は、光硬化樹脂や熱硬化性樹脂等からなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー、あるいはガラスビーズ等のギャップ材が配合されている。

素子基板１０において、シール材１０７の外側領域では、素子基板１０の一辺に沿ってデータ線駆動回路１０１および複数の端子１０２が形成されており、この一辺に隣接する一辺に沿って走査線駆動回路１０４が形成されている。また、対向基板２０のコーナー部の少なくとも１箇所においては、素子基板１０と対向基板２０との間で電気的導通をとるための上下導通材１０９が形成されている。

詳しくは後述するが、素子基板１０には、画素電極９ａがマトリクス状に形成されている。これに対して、対向基板２０には、シール材１０７の内側領域に遮光性材料からなる額縁１０８が形成され、その内側が画像表示領域１０ａとされている。また、対向基板２０では、素子基板１０の画素電極９ａの縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストライプ等と称せられる遮光膜２３が形成され、その上層側には、ＩＴＯ（Indium Tin Oxide）膜等からなる透光性の共通電極２１が形成されている。なお、画素領域１０ｂには、額縁１０８と重なる領域にダミーの画素が構成される場合があり、この場合、画素領域１０ｂのうち、ダミー画素を除いた領域が画像表示領域１０ａとして利用されることになる。また、共通電極２１は、画素電極９ａと同様、素子基板１０の側に形成されることもある。

本形態において、電気光学装置１００は透過型液晶装置であるため、画素電極９ａについても、ＩＴＯ膜等からなる透光性導電膜からなる。また、素子基板１０の基板本体１０ｄはガラス等の透光性基板からなる。なお、電気光学装置１００が反射型液晶装置である場合、画素電極９ａは、アルミニウム膜等からなる反射性導電膜により構成される。この場合、素子基板１０の基板本体１０ｄはシリコン単結晶基板など、透光性でない基板を用いることもできる。

このように形成した電気光学装置１００は、後述するモバイルコンピューター、携帯電話機、液晶テレビ等といった電子機器のカラー表示装置として用いることができ、この場合、対向基板２０には、カラーフィルター（図示せず）や保護膜が形成される。また、対向基板２０および素子基板１０の光入射側の面あるいは光出射側には、使用する液晶５０の種類、すなわち、ＴＮ（ツイステッドネマティック）モード、ＳＴＮ（スーパーＴＮ）モード等々の動作モードや、ノーマリホワイトモード／ノーマリブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板等が所定の向きに配置される。また、電気光学装置１００は、投射型表示装置（液晶プロジェクター）において、ＲＧＢ用のライトバルブとして用いることができる。この場合、ＲＧＢ用の各電気光学装置１００の各々には、ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになるので、カラーフィルターは形成されない。また、対向基板２０に対して、各画素に対応するようにマイクロレンズを形成すれば、入射光の画素電極９ａに対する集光効率を高めることができるので、明るい表示を行うことができる。さらにまた、対向基板２０に何層もの屈折率の異なる干渉層を積層することにより、光の干渉作用を利用して、ＲＧＢ色をつくり出すダイクロイックフィルターを形成してもよい。このダイクロイックフィルター付きの対向基板によれば、より明るいカラー表示を行うことができる。

（各画素の構成）
図３（ａ）、（ｂ）は各々、本発明を適用した電気光学装置１００に用いた素子基板１０において相隣接する画素の平面図、およびそのＡ−Ａ′線に相当する位置で電気光学装置１００を切断したときの断面図である。図４（ａ）、（ｂ）は各々、本発明を適用した電気光学装置１００の素子基板１０上での配線同士の交差部分の平面図、およびＢ−Ｂ′断面図である。

図３（ａ）、（ｂ）に示すように、素子基板１０には、ガラス等からなる透光性の基板本体１０ｄの表面にシリコン酸化膜等からなる下地絶縁膜１２が形成され、下地絶縁膜１２の上層にはＮチャネル型の薄膜トランジスター３０（画素トランジスター）が形成されている。薄膜トランジスター３０は、走査線３ｇの一部からなるゲート電極３ａ、ゲート絶縁膜２ａ、および島状半導体膜１ａがこの順に積層されたボトムゲート構造を備えている。本形態において、島状半導体膜１ａはポリシリコン膜からなる。

薄膜トランジスター３０において、島状半導体膜１ａは、ゲート電極３ａに対してゲート絶縁膜２ａと対向する部分に真性領域からなるチャネル領域１ｇを備えており、その両側に低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃを備えている。また、島状半導体膜１ａにおいて、低濃度ソース領域１ｂに対してチャネル領域１ｇとは反対側で隣接する位置に高濃度ソース領域１ｄを備え、低濃度ドレイン領域１ｃに対してチャネル領域１ｇとは反対側で隣接する位置に高濃度ドレイン領域１ｅを備えている。低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃは、例えば、約０．１×１０¹³／ｃｍ²〜約１０×１０¹³／ｃｍ²のドーズ量で低濃度Ｎ型の不純物イオン（リンイオン）が導入された低濃度不純物導入領域であり、高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅは、約０．１×１０¹⁵／ｃｍ²〜約１０×１０¹⁵／ｃｍ²のドーズ量で高濃度Ｎ型の不純物イオン（リンイオン）が導入された高濃度不純物導入領域である。

本形態において、薄膜トランジスター３０は、低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃが各々、ゲート絶縁膜２ａを介してゲート電極３ａと対向するＧＯＬＤ構造を備えている。なお、薄膜トランジスター３０は、低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃがゲート絶縁膜２ａを介してゲート電極３ａと対向せず、チャネル領域１ｇのみがゲート絶縁膜２ａを介してゲート電極３ａと対向するＬＤＤ構造を有する場合もある。

島状半導体膜１ａの上層には、データ線６ａの一部からなるソース電極６ｓが形成されており、かかるソース電極６ｓは、高濃度ソース領域１ｄに直接、接続している。また、島状半導体膜１ａの上層には、ドレイン電極６ｂが形成されており、かかるドレイン電極６ｂは、高濃度ドレイン領域１ｅに直接、接続している。ここで、データ線６ａ（ソース電極６ｓ）と、ドレイン電極６ｂとは同時形成された同層の導電膜からなる。

データ線６ａ（ソース電極６ｓ）およびドレイン電極６ｂの上層側にはシリコン窒化膜等からなる保護膜５が形成され、保護膜５の上層には層間絶縁膜７が形成されている。本形態において、層間絶縁膜７は厚い感光性樹脂層からなり、平坦化膜として機能している。層間絶縁膜７の上層にはＩＴＯ膜等からなる画素電極９ａが形成されている。画素電極９ａは、層間絶縁膜７および保護膜５を貫通するコンタクトホール７ａ、５ａを介してドレイン電極６ｂに接続し、かかるドレイン電極６ｂを介して高濃度ドレイン領域１ｅに電気的に接続されている。画素電極９ａの上層には、ポリイミド樹脂や無機斜向膜等からなる配向膜１６が形成されている。

本形態において、図１を参照して説明した保持容量６０を形成するにあたって、走査線３ｇに並列して容量線３ｂが延在している。容量線３ｂは、走査線３ｇと同時形成された導電膜からなり、容量線３ｂと走査線３ｇとは同層である。ここで、容量線３ｂは長さ方向の一部が幅広になった保持容量用の下電極３ｃを備えており、かかる下電極３ｃの上層には、ゲート絶縁膜２ａと同時形成された誘電体層２ｃが形成されている。また、島状半導体膜１ａは、高濃度ドレイン領域１ｅから延在した保持容量用の上電極１ｓを備えており、上電極１ｓは、下電極３ｃに対して誘電体層２ｃを介して重なって保持容量６０を構成している。なお、上電極１ｓの上層は、ドレイン電極６ｂからの延在部分６ｃで覆われている。

対向基板２０では、画素電極９ａの縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストライプ等と称せられる遮光膜２３が形成され、その上層側に共通電極２１が形成されている。共通電極２１の上層にはポリイミド樹脂や無機斜向膜等からなる配向膜２６が形成されている。

このように構成した素子基板１０と対向基板２０とは、画素電極９ａと共通電極２１とが対面するように配置され、かつ、これらの基板間には、シール材１０７（図２（ａ）、（ｂ）参照）により囲まれた空間内に電気光学物質としての液晶５０が封入されている。液晶５０は、画素電極９ａからの電界が印加されていない状態で１６、２６により所定の配向状態をとる。液晶５０は、例えば一種または数種のネマティック液晶を混合したもの等からなる。

かかる電気光学装置１００については、図６〜図８を参照して後述する方法で製造される。このため、上電極１ｓを含む島状半導体膜１ａと、誘電体層２ｃを含むゲート絶縁膜２ａとは、同一パターンをもって積層されている。このため、島状半導体膜１ａが形成されている領域には、ゲート絶縁膜２ａが形成されており、ゲート絶縁膜２ａが形成されている領域には島状半導体膜１ａが形成されている。また、ゲート絶縁膜２ａは、島状半導体膜１ａの形成領域から張り出しておらず、島状半導体膜１ａは、ゲート絶縁膜２ａの形成領域から張り出していない。

（配線の交差部分の構成）
図４（ａ）、（ｂ）は各々、本発明を適用した電気光学装置１００の素子基板１０上での配線同士の交差部分の平面図、およびＢ−Ｂ′断面図である。図４（ａ）、（ｂ）に示すように、走査線３ｇや容量線３ｂ等のようにゲート電極３ａと同層の第１配線３ｆは、ゲート絶縁膜２ａと同層の層間絶縁膜２ｆで覆われている。これにより、走査線３ｇや容量線３ｂ等のようにゲート電極３ａと同層の第１配線３ｆと、データ線６ａ等のようにソース電極６ｓおよびドレイン電極６ｂと同層に形成された第２配線６ｆとが交差する個所は、層間絶縁膜２ｆによって絶縁されることになる。また、交差部分１０ｆには、ゲート絶縁膜２ａの上層に半導体膜１ｆが積層されている。かかる半導体膜１ｆは島状半導体膜１ａと同層である。

かかる交差部分１０ｆは、走査線３ｇとデータ線６ａとの交差部分や、容量線３ｂとデータ線６ａとの交差部分の他、素子基板１０上に形成したデータ線駆動回路１０１や走査線駆動回路１０４での多層配線部分に存在する。

（配線接続部分の構成）
図５（ａ）、（ｂ）は各々、本発明を適用した電気光学装置１００の素子基板１０上での配線同士の接続部分の平面図、およびＣ−Ｃ′断面図である。図５（ａ）、（ｂ）に示すように、本形態の電気光学装置１００では、図２（ａ）、（ｂ）に示す端子１０２に向かう配線の引き回し部分や、データ線駆動回路１０１や走査線駆動回路１０４での配線の引き回し部分では、第１導電層３ｅと第２導電層６ｅとの間に層間絶縁膜２ｅを介在させた多層配線構造を採用する。

第１導電層３ｅはゲート電極３ａと同層の配線や電極であり、第２導電層６ｅはソース電極６ｓおよびドレイン電極６ｂと同層の配線や電極である。層間絶縁膜２ｅは、ゲート絶縁膜２ａと同層の絶縁膜である。第１導電層３ｅと第２導電層６ｅとの導通部１０ｅでは、層間絶縁膜２ｅにコンタクトホール２ｈが形成されており、かかるコンタクトホール２ｈを介して第１導電層３ｅと第２導電層６ｅとが接続する。かかる導通部１０ｅ付近では、島状半導体膜１ａと同時形成された半導体膜が存在しない。

（素子基板１０の製造方法）
図６〜図８を参照して、本発明を適用した電気光学装置１００に用いた素子基板１０（半導体装置）の製造方法を説明する。図６〜図８は各々、本発明を適用した電気光学装置１００の素子基板１０の製造方法を示す工程断面図である。

本形態の素子基板１０を製造するにあたっては、図６（ａ）に示すように、まず、ガラス等の基板本体１０ｄを準備した後、ＣＶＤ法等により、シリコン酸化膜等からなる下地保護膜１２を基板本体１０ｄの全面に形成する。

次に、第１導電層形成工程では、スパッタ法や蒸着法等により、下地保護膜１２の上層に導電膜を基板本体１０ｄ上の全面に形成した後、フォトリソグラフィ技術およびエッチング処理を用いて導電膜をパターニングし、ゲート電極３ａ（走査線３ｇ）および第１導電層３ｅを形成する。その際、走査線３ｇや容量線３ｂ（図３参照）や、その他の第１配線３ｆ（図４参照）も形成する。

次に、ゲート絶縁膜形成工程では、ＣＶＤ法等により、シリコン酸化膜やシリコン窒化膜等からなる絶縁膜２を基板本体１０ｄ上の全面に形成する。

次に、半導体膜形成工程では、ＣＶＤ法等により、アモルファスシリコン膜からなる半導体膜１を基板本体１０ｄ上の全面に形成した後、レーザアニール等により、半導体膜１をポリシリコン膜とする。

次に、図６（ｂ）、（ｃ）に示す第１レジストマスク形成工程を行なう。かかる第１レジストマスク形成工程では、図６（ｂ）に示すように、半導体膜１の上層に感光性樹脂９１０を塗布した後、露光マスク９２０を用いて、感光性樹脂９１０を露光し。しかる後に、現像すると、図６（ｃ）に示す半導体膜パターニング用の第１レジストマスク９１が形成される。

本形態において、図６（ｂ）に示す感光性樹脂９１０は、ポジタイプの感光性樹脂である。また、図６（ｂ）に示す露光マスク９２０はハーフトーンマスクであり、感光性樹脂９１０を諧調露光する。より具体的には、露光マスク９２０は、透光部９２１、半透光部９２２および遮光部９２３を備えており、半透光部９２２は、透光部９２１に対して数％〜数十％の光しか透過しない。かかる半透光部９２２は、タングステンシリサイド等のハーフトーン材料によって形成することができ、遮光部９２３はクロム等に材料より形成することができる。また、半透光部９２２は、露光解像限界以下の開口部をもったクロム膜等によって形成することもできる。

かかる露光マスク９２０を用いて感光性樹脂９１０を露光すると、透光部９２１と重なる部分は完全露光され、半透光部９２２と重なる部分はハーフ露光され、遮光部９２３と重なる部分は露光されない。従って、感光性樹脂９１０を現像すると、図６（ｃ）に示すように、開孔部分９１１、薄膜部分９１２および厚膜部分９１３を備えた第１レジストマスク９１を形成することができる。ここで、厚膜部分９１３は、半導体膜１のうち、図３に示す薄膜トランジスター３０のチャネル領域１ｇおよび低濃度不純物導入領域（低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃ）を形成すべき部分に重なる。薄膜部分９１２は、半導体膜１のうち、図３に示す薄膜トランジスター３０の高濃度不純物導入領域（高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅ）を形成すべき部分に重なる。開孔部分９１１は、島状半導体膜１ａを残さない領域に重なる。

また、第１レジストマスク９１は、導通部１０ｅおよびその周辺領域にも形成されている。かかる領域に形成された第１レジストマスク９１では、図５に示すコンタクトホール２ｈと重なる領域は開孔部分９１１になっており、その周りは厚膜部分９１３になっている。なお、第１レジストマスク９１において、コンタクトホール２ｈの周りと重なる部分は薄膜部分９１２であってもよい。

また、図示しないが、第１レジストマスク９１では、走査線３ｇ、容量線３ｂのような第１配線３ｆ（図４参照）の上にも他の薄膜部分あるいは他の厚膜部分が形成されていることが好ましい。かかる領域に形成された第１レジストマスク９１は薄膜部分９１２または厚膜部分９１３のどちらかと同じ膜厚になっていればよい。

次に、図６（ｄ）に示す高濃度不純物導入工程では、半導体膜１の上層に第１レジストマスク９１を形成した状態で高濃度Ｎ型の不純物を導入する。その結果、第１レジストマスク９１の薄膜部分９１２を介して半導体膜１に不純物が導入され、薄膜トランジスター３０の高濃度不純物導入領域（高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅ）が形成される。なお、半導体膜１において開孔部分９１１に重なる部分にも不純物が導入される。

次に、図６（ｅ）、（ｆ）に示す第１エッチング工程では、半導体膜１において第１レジストマスク９１から露出している部分のエッチング除去、および第１レジストマスク９１に対するエッチバックを行なう。

かかる第１エッチング工程では、半導体膜１において第１レジストマスク９１から露出している部分のエッチング除去、および第１レジストマスク９１に対するエッチバックを同時進行的に行なう。かかる方法は、例えば、半導体膜１に対するドライエッチングの際、Ｃｌ₂やＣｌ₂＋Ｂｒ₂、ＳＦ₆等のエッチングガスに酸素を添加しておけば実現することができる。また、図６（ｅ）、（ｆ）に示す第１エッチング工程では、半導体膜１において第１レジストマスク９１から露出している部分のエッチング除去と、第１レジストマスク９１に対するエッチバックとをエッチング条件を変更して順次行なってもよい。本形態では、後者の方法で行なう。

より具体的には、まず、図６（ｅ）に示す半導体膜パターニング工程では、半導体膜１上に第１レジストマスク９１を形成した状態で塩素系のエッチングガスで半導体膜１にドライエッチングを行い、島状半導体膜１ａをパターニング形成する。同時に、導通部１０ｅに形成されている半導体膜１ｋにおいて、図５に示すコンタクトホール２ｈを形成すべき部分と重なる部分に開口部１ｈを形成する。なお、第１レジストマスク９１は、走査線３ｇ、容量線３ｂのような第１配線３ｆの上にも形成されているので、第１配線３ｆの上にも層間絶縁膜２ｆと半導体層１ｆが残ることになる。かかるエッチングにはウエットエッチングを採用してもよい。

次に、図６（ｆ）に示すエッチバック工程では、酸素を含むエッチングガスでドライエッチング（アッシング）を行い、第１レジストマスク９１を縮小する。その結果、第１レジストマスク９１において薄膜部分９１２は除去され、厚膜部分９１３は薄くなるとともに、平面サイズが小さくなる。それ故、島状半導体膜１ａでは、薄膜トランジスター３０の低濃度不純物導入領域（低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃ）を形成すべき部分が新たに露出した状態となる。

次に、図７（ａ）に示す低濃度不純物導入工程では、半導体膜１の上層に、エッチバック後の第１レジストマスク９１を形成した状態で低濃度Ｎ型の不純物を導入する。その結果、島状半導体膜１ａにおいて第１レジストマスク９１から露出している部分に低濃度の不純物が導入され、薄膜トランジスター３０の低濃度不純物導入領域（低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃ）が形成される。

次に、図７（ｂ）に示す絶縁膜エッチング工程では、第１エッチング工程によりパターニングされた島状半導体膜１ａおよび半導体膜１ｋをエッチングマスクとして絶縁膜２にエッチングを行なう。その結果、絶縁膜２は、ゲート絶縁膜２ａと、導通部１０ｅの層間絶縁膜２ｅ等とが分離されるとともに、層間絶縁膜２ｅには、コンタクトホール２ｈが形成される。その際、第１レジストマスク９１はチャネル領域１ｇ上に残っているため、チャネル領域１ｇの表面が荒れることがない。かかるエッチングにはウエットエッチングおよびドライエッチングのいずれを採用してもよい。

次に、第１レジストマスク９１を除去した後、図７（ｃ）、（ｄ）、（ｅ）、（ｆ）および図８（ａ）に第２導電層形成工程において、図３、図４および図５を参照して説明したソース電極６ｓ（データ線６ａ）、ドレイン電極６ｂ、第２配線６ｆおよび第２導電層６ｅを形成する。

それには、まず、図７（ｃ）に示す導電膜形成工程において、スパッタ法や蒸着法により、島状半導体膜１ａ等の上層に導電膜６を基板本体１０ｄ上の全面に形成する。この時、走査線３ｇ、容量線３ｂのような第１配線３ｆの上には層間絶縁膜２ｆと半導体層１ｆを介して導電膜６が形成されることになる。

次に、図７（ｄ）、（ｅ）に示す第２レジストマスク形成工程を行なう。かかる第２レジストマスク形成工程では、図７（ｄ）に示すように、導電膜６の上層に感光性樹脂９４０を塗布した後、露光マスク９５０を用いて感光性樹脂９４０を露光し、しかる後に、現像すると、図７（ｅ）に示す導電膜パターニング用の第２レジストマスク９４が形成される。

本形態において、図７（ｄ）に示す感光性樹脂９４０は、ポジタイプの感光性樹脂である。また、図７（ｄ）に示す露光マスク９５０はハーフトーンマスクであり、感光性樹脂９４０を諧調露光する。より具体的には、露光マスク９５０は、透光部９５１、半透光部９５２および遮光部９５３を備えており、半透光部９５２は、透光部９５１に対して数％〜数十％の光しか透過しない。半透光部９５２は、タングステンシリサイド等のハーフトーン材料によって形成することができ、遮光部９５３はクロム等に材料より形成することができる。また、半透光部９５２は、露光解像限界以下の開口部をもったクロム膜等によって形成することもできる。

かかる露光マスク９５０を用いて感光性樹脂９４０を露光すると、透光部９５１と重なる部分は完全露光され、半透光部９５２と重なる部分はハーフ露光され、遮光部９５３と重なる部分は露光されない。従って、感光性樹脂９４０を現像すると、図７（ｅ）に示すように、開孔部分９４１、薄膜部分９４２および厚膜部分９４３を備えた第２レジストマスク９４を形成することができる。ここで、厚膜部分９４３は、図３、図４および図５を参照して説明したソース電極６ｓ（データ線６ａ）、ドレイン電極６ｂ、第２配線６ｆおよび第２導電層６ｅを形成すべき部分に重なる。薄膜部分９４２は、島状半導体膜１ａ上でソース電極６ｓとドレイン電極６ｂとを分離すべき部分に重なる。開孔部分９４１は、導電膜６を残さない領域に重なる。

また、第２レジストマスク９４は、導通部１０ｅおよびその周辺領域にも形成されている。かかる領域に形成された第２レジストマスク９４では、コンタクトホール２ｈと重なる領域は厚膜部分９４３になっており、その周りは開孔部分９４１になっている。なお、第２レジストマスク９４において、コンタクトホール２ｈの周りと重なる部分は薄膜部分９４２であってもよい。

次に、図７（ｅ）、（ｆ）および図８（ａ）に示す第２エッチング工程では、導電膜６において第２レジストマスク９４から露出している部分のエッチング除去、第２レジストマスク９４に対するエッチバック、およびエッチバックにより導電膜６において第２レジストマスク９４から露出した部分のエッチング除去を行う。

かかる第２エッチング工程では、導電膜６において第２レジストマスク９４から露出している部分のエッチング除去、第２レジストマスク９４に対するエッチバック、およびエッチバックにより導電膜６において第２レジストマスク９４から露出した部分のエッチング除去を、エッチング条件を変更して順次行なう。また、第２エッチング工程では、導電膜６において第２レジストマスク９４から露出している部分のエッチング除去、第２レジストマスク９４に対するエッチバック、およびエッチバックにより導電膜６において第２レジストマスク９４から露出した部分のエッチング除去を同時進行的に行なってもよい。本形態では、後者の方法で行なう。

より具体的には、まず、図７（ｅ）に示すように、導電膜６上に第２レジストマスク９４を形成した状態で、導電膜６および半導体膜（シリコン膜）をエッチング可能なエッチングガスに酸素を混合してドライエッチングを行う。例えば、導電膜６がアルミニウムであれば、ＢＣｌ₃＋Ｃｌ₂ガスに酸素を添加しておく。その結果、まず、図７（ｆ）に示すように、導電膜６において第２レジストマスク９４から露出している部分がエッチング除去されるとともに、第２レジストマスク９４がエッチバックされる結果、第２レジストマスク９４の薄膜部分９４２が除去される。続いて、導電膜６において、第２レジストマスク９４の薄膜部分９４２で覆われていた部分がエッチング除去される。さらに、導通部１０ｅ付近で導電膜６に覆われていた半導体膜１ｋがエッチング除去される。その結果、図３、図４および図５を参照して説明したソース電極６ｓ（データ線６ａ）、ドレイン電極６ｂ、第２配線６ｆおよび第２導電層６ｅが形成され、薄膜トランジスター３０および導通部１０ｅが完成する。なお、この時、走査線３ｇ、容量線３ｂのような第１配線３ｆの上に形成されていた半導体層１ｆも除去されるが、第１配線３ｆと半導体層１ｆとの間にある層間絶縁膜２ｆにより、走査線３ｇ、容量線３ｂのような第１配線３ｆはエッチングから保護されることになる。

次に、図８（ｂ）に示す保護膜形成工程では、ＣＶＤ法等により、シリコン窒化膜等からなる保護膜５を基板本体１０ｄ上の全面に形成する。次に、図８（ｃ）に示す層間絶縁膜形成工程では、保護膜５の上層にアクリル樹脂等の感光性樹脂を塗布した後、露光、現像し、コンタクトホール７ａを備えた層間絶縁膜７を形成する。次に、図８（ｄ）に示すコンタクトホール形成工程では、層間絶縁膜７のコンタクトホール７ａから保護膜５をエッチングし、コンタクトホール５ａを形成する。次に、図８（ｄ）に示す画素電極形成工程では、ＥＣＲプラズマスパッタ法やプラズマガン方式イオンプレーティング法、マグネトロンスパッタ法等方法でＩＴＯ膜を形成した後、フォトリソグラフィ技術およびエッチング処理を用いてＩＴＯ膜をパターニングし、画素電極９ａを形成する。しかる後に、図３（ｂ）に示す配向膜１６を形成すると、素子基板１０が完成する。

（本形態の主な効果）
以上説明したように、本形態の素子基板１０において、薄膜トランジスター３０は、島状半導体膜１ａにチャネル領域１ｇ、低濃度不純物導入領域（低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃ）、および高濃度不純物導入領域（高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅ）を備えたＧＯＬＤ構造を備えている。このため、島状半導体膜１ａとしてポリシリコン膜を用いてオン電流特性を高めても、薄膜トランジスター３０のオフリーク電流が小さい。また、ボトムゲート構造であるため、ソース電極６ｓやドレイン電極６ｂを島状半導体膜１ａに電気的接続するのに層間絶縁膜を必要としないので、フォトリソグラフィ工程が少なくて済む。

また、本形態において、第１エッチング工程で半導体膜１のパターニングに用いる第１レジストマスク９１は、厚膜部分９１３、薄膜部分９１２および開孔部分９１１を備えており、エッチバックを行なって薄膜部分９１２を除去すると、第１レジストマスク９１は新たなマスクパターンを有することになる。ここに本形態では、第１レジストマスク９１を形成した後、薄膜部分９１２を介して半導体膜１に高濃度の不純物を導入した後、半導体膜１にエッチングを行なう。このため、第１レジストマスク９１によって、高濃度不純物導入領域（高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅ）の形成と、半導体膜１のパターニングと、コンタクトホール２ｈを形成すべき領域からの半導体膜１の除去とを行なうことができる。

また、本形態では、第１レジストマスク９１にエッチバックを行なって第１レジストマスク９１のマスクパターンを変更し、変更後に露出した島状半導体膜１ａに低濃度の不純物を導入することができる。それ故、第１レジストマスク９１によって、高濃度不純物導入領域（高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅ）の形成と、半導体膜１のパターニングと、コンタクトホール２ｈを形成すべき領域からの半導体膜１の除去と、低濃度不純物導入領域（低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃ）の形成とを行なうことができる。

さらに、本形態では、第１エッチング工程とは別の絶縁膜エッチング工程において、第１エッチング工程によりパターニングされた半導体膜１ｋをエッチングマスクとしてエッチングを行ない、新たなレジストマスクを形成せずにコンタクトホール２ｈを形成している。従って、第１レジストマスク形成工程での１回のフォトリソグラフィ工程で形成した第１レジストマスク９１によって、高濃度不純物導入領域（高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅ）の形成と、半導体膜１のパターニングと、コンタクトホール２ｈを形成すべき領域からの半導体膜１の除去と、低濃度不純物導入領域（低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃ）の形成と、コンタクトホール２ｈの形成とを行なうことができる。

それ故、本形態によれば、アモルファスシリコン膜を用いたボトムゲート構造のように少ない工程数で済むとともにオフリーク電流が小さいという特長と、ポリシリコン膜を用いたトップゲート構造のようにオン電流特性に優れているという特長とを兼ね備えた素子基板１０（半導体装置）およびその製造方法を実現することができる。

また、本形態において、コンタクトホール２ｈの形成（絶縁膜２のエッチング）は、図６（ｅ）、（ｆ）に示す第１エッチング工程とは別の絶縁膜エッチング工程において、第１エッチング工程によりパターニングされた半導体膜１ｋをエッチングマスクとしてのエッチングにより行なう。このため、島状半導体膜１ａや半導体膜１ｋと絶縁膜２とのエッチング選択比を約１：１０程度まで大きくとることができるので、絶縁膜２をエッチングする際、島状半導体膜１ａがエッチングされない。それ故、島状半導体膜１ａの形状やサイズ、およびコンタクトホール２ｈの形状やサイズに高い精度を得ることができる。

［コンクタクトホール２ｈの別の形成方法］
図９は、本発明を適用した電気光学装置１００の素子基板１０（半導体装置）の製造方法において導通部１０ｅを形成する別の方法を示す工程断面図である。なお、本形態の基本的な構成は、図６〜図８を参照して説明した製造方法と同一であるため、共通する部分については同一の符号を付してそれらの説明を省略する。

図６〜図８を参照して説明した製造方法では、図６（ｅ）、（ｆ）に示す第１エッチング工程とは別の絶縁膜エッチング工程（図７（ｂ）に示す工程）において、絶縁膜２をエッチングしてコンタクトホール２ｈを形成した。しかるに本形態では、図６（ａ）〜図６（ｄ）に示す工程を行なった後、第１エッチング工程において、図９（ａ）に示すように、半導体膜１上に第１レジストマスク９１を形成した状態で半導体膜１において第１レジストマスク９１から露出している部分のエッチング除去を行なう際、絶縁膜２を同時にエッチングして、コンタクトホール２ｈを形成する。かかるエッチングは、Ｃｌ₂やＣｌ₂＋Ｂｒ₂、ＳＦ₆等のエッチングガスにＣＦ₄やＣ₄Ｆ₈を混合しておくことに実現できる。かかる方法によれば、工程数を減らすことができるので、生産効率の向上を図ることができる。

［その他の実施の形態］
上記形態では、本発明に係る半導体装置として液晶装置の素子基板を例に説明したが、有機エレクトロルミネッセンス装置（電気光学装置）でも、素子基板上に薄膜トランジスター、画素電極、および導通部が構成されることから、かかる有機エレクトロルミネッセンス装置の素子基板に本発明を適用してもよい。また、電気光学装置の素子基板に限らず、固体撮像装置に用いる素子基板や、その他の半導体装置においても、基板上に薄膜トランジスターおよび導通部が構成されることから、かかる半導体装置に本発明を適用してもよい。

［電子機器への搭載例］
次に、上述した実施形態に係る電気光学装置１００を搭載した電子機器について説明する。図１０（ａ）に、電気光学装置１００を備えたモバイル型のパーソナルコンピューターの構成を示す。パーソナルコンピューター２０００は、表示ユニットとしての電気光学装置１００と本体部２０１０を備える。本体部２０１０には、電源スイッチ２００１及びキーボード２００２が設けられている。図１０（ｂ）に、電気光学装置１００を備えた携帯電話機の構成を示す。携帯電話機３０００は、複数の操作ボタン３００１及びスクロールボタン３００２、並びに表示ユニットとしての電気光学装置１００を備える。スクロールボタン３００２を操作することによって、電気光学装置１００に表示される画面がスクロールされる。図１０（ｃ）に、電気光学装置１００を適用した情報携帯端末（ＰＤＡ：Personal Digital Assistants）の構成を示す。情報携帯端末４０００は、複数の操作ボタン４００１及び電源スイッチ４００２、並びに表示ユニットとしての電気光学装置１００を備える。電源スイッチ４００２を操作すると、住所録やスケジュール帳といった各種の情報が電気光学装置１００に表示される。

なお、電気光学装置１００が適用される電子機器としては、図１０に示すものの他、デジタルスチールカメラ、液晶テレビ、ビューファインダー型、モニター直視型のビデオテープレコーダー、カーナビゲーション装置、ページャー、電子手帳、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等等が挙げられる。そして、これらの各種電子機器の表示部として、前述した電気光学装置１００が適用可能である。

１・・半導体膜、１ａ・・島状半導体膜、１ｇ・・チャネル領域、１ｂ・・低濃度ソース領域、１ｃ・・低濃度ドレイン領域、１ｄ・・高濃度ソース領域、１ｅ・・高濃度ドレイン領域、２・・絶縁膜、２ａ・・ゲート絶縁膜、２ｅ・・層間絶縁膜、２ｈ・・コンタクトホール、３ａ・・ゲート電極、３ｂ・・容量線、３ｇ・・走査線、３ｅ・・第１導電層
３ｆ・・第１配線、６・・導電膜、６ａ・・データ線、６ｂ・・ドレイン電極、６ｅ・・第２導電層、６ｆ・・第２配線、６ｓ・・ソース電極、９ａ・・画素電極、１０・・素子基板（半導体装置）、１０ｆ・・交差部分、１０ｅ・・導通部、３０・・薄膜トランジスター、６０・・保持容量、９１・・第１レジストマスク、９４・・第２レジストマスク、１００・・電気光学装置

Claims (14)

1. 基板上に、ボトムゲート構造の薄膜トランジスターと、該薄膜トランジスターのゲート電極と同層の第１導電層が、前記薄膜トランジスターのゲート絶縁膜と同層の層間絶縁膜に形成されたコンタクトホールを介して、前記薄膜トランジスターのソース電極およびドレイン電極と同層の第２導電層に接続する導通部と、を備えた半導体装置の製造方法であって、
   前記ゲート電極および前記第１導電層を形成する第１導電層形成工程と、
   前記ゲート電極および前記第１導電層の上層に絶縁膜を形成する絶縁膜形成工程と、
   前記絶縁膜の上層に半導体膜を形成する半導体膜形成工程と、
   前記半導体膜において前記薄膜トランジスターのチャネル領域および低濃度不純物導入領域を形成すべき部分に重なる厚膜部分、前記半導体膜において前記薄膜トランジスターの高濃度不純物導入領域を形成すべき部分に重なる薄膜部分、および前記絶縁膜において前記コンタクトホールを形成すべき部分と平面的に重なる開孔部分を備えた半導体膜パターニング用の第１レジストマスクを形成する第１レジストマスク形成工程と、
   前記半導体膜に対して高濃度不純物を導入する高濃度不純物導入工程と、
   前記半導体膜において前記第１レジストマスクから露出している部分のエッチング除去、および前記第１レジストマスクに対するエッチバックを行なう第１エッチング工程と、
   前記半導体膜に対して低濃度不純物を導入する低濃度不純物導入工程と、
   前記第１レジストマスクを除去した後、前記ソース電極、前記ドレイン電極および前記第２導電層を形成する第２導電層形成工程と、
   を有するとともに、
   前記第１エッチング工程での前記半導体膜に対するエッチング除去の際、または前記第１エッチング工程の後、前記第１エッチング工程によりパターニングされた前記半導体膜をエッチングマスクとしてエッチングを行なう絶縁膜エッチング工程において、前記コンタクトホールを形成することを特徴とする半導体装置の製造方法。
2. 前記半導体膜は、ポリシリコン膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記コンタクトホールの形成は、前記第１エッチング工程の後の前記絶縁膜エッチング工程において、前記第１エッチング工程によりパターニングされた前記半導体膜をエッチングマスクとしてのエッチングにより行なうことを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記コンタクトホールの形成は、前記第１エッチング工程での前記半導体膜に対するエッチング除去の際に行なうことを特徴とする請求項１または２に記載の半導体装置の製造方法。
5. 前記第１エッチング工程では、前記半導体膜において前記第１レジストマスクから露出している部分のエッチング除去と、前記半導体膜パターニング用レジストマスクに対するエッチバックとをエッチング条件を変更して順次行なうことを特徴とする請求項１乃至４の何れか一項に記載の半導体装置の製造方法。
6. 前記第２導電層形成工程では、
   前記半導体膜の上層に導電膜を形成する導電膜形成工程と、
   前記導電膜において前記ソース電極および前記ドレイン電極を形成すべき部分に重なる肉厚部分と、前記半導体膜上で前記ソース電極と前記ドレイン電極とを分離させる部分に重なる薄膜部分とを備えた導電膜パターニング用の第２レジストマスクを形成する第２レジストマスク形成工程と、
   前記導電膜において前記第２レジストマスクから露出している部分のエッチング除去、前記第２レジストマスクに対するエッチバック、および該エッチバックにより前記導電膜において前記第２レジストマスクから露出した部分のエッチング除去を行う第２エッチング工程と、
   を行なうことを特徴とする請求項１乃至５の何れか一項に記載の半導体装置の製造方法。
7. 前記第２エッチング工程では、前記導電膜において前記第２レジストマスクから露出している部分のエッチング除去と、前記第２レジストマスクに対するエッチバックと、該エッチバックにより前記導電膜において前記第２レジストマスクから露出した部分のエッチング除去とを同時進行させることを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記第１レジストマスク形成工程では、前記厚膜部分と前記薄膜部分に重ならない前記第１導電層上に、前記第２導電層形成工程で前記第２導電層が形成されない部分と平面的に重なる他の厚膜部分または他の薄膜部分をさらに備えるように前記第１レジストマスクを形成し、
   前記第２導電層形成工程では、前記他の厚膜部分または前記他の薄膜部分に重なる前記半導体膜を除去し、少なくとも前記絶縁膜を残して前記ソース電極、前記ドレイン電極および前記第２導電層を形成することを特徴とする請求項１乃至７の何れか一項に記載の半導体装置の製造方法。
9. 請求項１乃至８の何れか一項に記載の製造方法により得られたことを特徴とする半導体装置。
10. 基板上に、ボトムゲート構造の薄膜トランジスターと、該薄膜トランジスターのゲート電極と同層の第１導電層が、前記薄膜トランジスターのゲート絶縁膜と同層の層間絶縁膜に形成されたコンタクトホールを介して、前記薄膜トランジスターのソース電極およびドレイン電極と同層の第２導電層に接続する導通部と、を有する半導体装置であって、
    前記薄膜トランジスターを構成する島状半導体膜は、チャネル領域と、前記ソース電極が接続する高濃度ソース領域と、前記ドレイン電極が接続する高濃度ドレイン領域と、前記チャネル領域と前記高濃度ソース領域との間および前記チャネル領域と前記ドレイン領域との間のうちの少なくとも一方に設けられた低濃度不純物導入領域と、を備え、
    前記ゲート絶縁膜と前記島状半導体膜は、同一パターンをもって積層されていることを特徴とする半導体装置。
11. 前記半導体膜はポリシリコン膜であることを特徴とする請求項１０に記載の半導体装置。
12. 前記ゲート電極と同層の第１配線と、前記ソース電極および前記ドレイン電極と同層の第２配線との交差部分では、前記第１配線と前記第２配線との間に、前記島状半導体膜と同層の半導体膜と前記ゲート絶縁膜と同層の層間絶縁膜とが介在していることを特徴とする請求項１０または１１に記載の半導体装置。
13. 請求項１０乃至１２の何れか一項に記載の半導体装置を備えた電気光学装置であって、
    前記半導体装置は、前記薄膜トランジスターからなる画素トランジスターと、該画素トランジスターに電気的に接続する画素電極を備えた素子基板であることを特徴とする電気光学装置。
14. 請求項１３に記載の電気光学装置を備えていることを特徴とする電子機器。

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