JP4967631B2

JP4967631B2 - 表示装置

Info

Publication number: JP4967631B2
Application number: JP2006330528A
Authority: JP
Inventors: 徹竹口; 卓司今村; 一司山吉; 智之入住; 篤徳西浦; 薫本並
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2006-12-07
Filing date: 2006-12-07
Publication date: 2012-07-04
Anticipated expiration: 2026-12-07
Also published as: CN101196668A; KR20080052460A; US7754541B2; TW200834198A; KR100915159B1; CN101196668B; US20080135909A1; JP2008145578A

Description

本発明は、表示装置、特に薄膜トランジスタと保持容量を備えたアクティブマトリクス型表示装置に関するものである。

従来からの一般的な薄型パネルのひとつである液晶表示装置（ＬＣＤ）は、低消費電力や小型軽量といったメリットを活かしてパーソナルコンピュータのモニタや携帯情報端末機器のモニタなどに広く用いられている。また近年ではＴＶ用途としても広く用いられ、従来のブラウン管にとってかわろうとしている。さらに、液晶表示装置で問題となる視野角やコントラストの制限や、動画対応の高速応答への追従が困難といった問題点をクリアした自発光型で広視野角、高コントラスト、高速応答等、ＬＣＤにはない特長を活かしたＥＬ素子のような発光体を画素表示部に用いた電界発光型ＥＬ表示装置も次世代の薄型パネル用デバイスとして用いられるようになってきている。

このような表示装置の画素領域には薄膜トランジスタ（ＴＦＴ）等のスイッチ素子が形成されている。よく用いられるＴＦＴとしては、半導体膜を用いたＭＯＳ構造が挙げられる。ＴＦＴの構造としては逆スタガ型やトップゲート型といった種類があり、また珪素膜等の半導体膜にも非晶質半導体膜や多結晶半導体膜といった分類があるが、それらは表示装置の用途や性能により適宜選択される。中型や大型のパネルにおいては、非晶質半導体膜を用いた薄膜トランジスタ（ａ−ＳｉＴＦＴ）が用いられているが、小型のパネルにおいては表示領域の開口率を上げることが可能であるという点で、ＴＦＴの小型化が可能な多結晶半導体膜を使用することが多い。

つまり、多結晶半導体膜を用いた薄膜トランジスタ（ＬＴＰＳ−ＴＦＴ）を表示領域に用いることにより、画素ごとのスイッチングトランジスタの容量が小さくなるだけでなくドレイン側に接続する保持容量の面積も縮小できることから、高解像度で高開口率の液晶表示装置が実現できる。さらに、ＬＴＰＳ−ＴＦＴを表示領域だけでなく表示装置周辺の回路として使用することにより、ＩＣ及びＩＣ装着基板を削減し、表示装置の周辺を簡略化することができるため、狭額縁で高信頼性の表示装置を実現することができる。このため、携帯電話用程度の小型パネルでＱＶＧＡ（画素数；２４０×３２０）やＶＧＡ（画素数；４８０×６４０）の高解像度液晶表示装置にはＬＴＰＳ−ＴＦＴが主導的な役割を果たしている。このように、ＬＴＰＳ−ＴＦＴはａ−ＳｉＴＦＴと比較して、性能面で大きな優位点があり、今後さらに高精細化が進むことが予想される。

ＬＴＰＳ−ＴＦＴで用いられる多結晶半導体膜の作成方法としては、まず基板上の下地膜として形成された酸化珪素膜等の上層に非晶質半導体膜を形成した後にレーザー光を照射することにより半導体膜を多結晶化する方法が知られている。このような多結晶半導体膜を作成した後にＴＦＴを製造する方法も知られている。具体的には、まず基板上に形成した多結晶半導体膜上に酸化珪素膜からなるゲート絶縁膜を形成し、ゲート電極を形成した後にそのゲート電極をマスクとしてゲート絶縁膜を介して多結晶半導体膜にリンやボロン等の不純物を導入することによりソースドレイン領域を形成する。その後、ゲート電極やゲート絶縁膜とを覆うように層間絶縁膜を形成した後、ソースドレイン領域に到達するコンタクト孔を層間絶縁膜とゲート絶縁膜とに開口する。層間絶縁膜上に金属膜を形成し、コンタクト孔を介してソースドレイン領域に接続するようにパターニングしてソースドレイン電極を形成する。（たとえば特許文献１、２参照）その後は、ドレイン電極に接続させるように画素電極や自発光素子を形成することにより、アクティブマトリクス型表示装置が形成される。

ＬＴＰＳ−ＴＦＴにおいては、上記で説明したようなトップゲート型のＴＦＴが一般的に用いられている。このようなＴＦＴでは、ゲート絶縁膜として１００ｎｍ程度の非常に薄い膜厚で形成された酸化珪素膜が、ゲート電極と多結晶半導体膜とにはさまれてＭＯＳ構造を形成する。さらに、この酸化珪素膜は膜厚が非常に薄いため、ＴＦＴと同時に形成される保持容量の誘電絶縁膜として併用することにより、保持容量の面積を小さくすることができるという効果もある。この場合、保持容量を形成するには、まずゲート絶縁膜を介して下層の多結晶半導体膜にリンやボロン等の不純物を導入して低抵抗化させた後に、ゲート絶縁膜を介して低抵抗化された多結晶半導体膜と対向するように、ゲート絶縁膜上に導電膜パターンを形成するのが一般的である。（たとえば特許文献３参照）

ところで、アクティブマトリクス型表示装置の画素毎に配置される保持容量の構造は、ＬＴＰＳ−ＴＦＴとａ−Ｓｉ−ＴＦＴとで大きく異なっている。ＬＴＰＳ−ＴＦＴと同時に形成される保持容量の場合は、下部電極に相当するのは不純物の導入により低抵抗化された多結晶半導体膜であり、誘電絶縁膜に相当するのは非常に膜厚が薄いゲート絶縁膜である。一方、ａ−ＳｉＴＦＴと同時に形成される保持容量では、ゲート配線およびソース配線に用いる金属膜同士が３００〜７００ｎｍ程度の膜厚を有する絶縁膜を挟む構造をとることが多い。このため、先に説明した通り、必要となる保持容量の面積はＬＴＰＳ−ＴＦＴの方が小さくてすむ。

しかし、ＬＴＰＳ−ＴＦＴの場合、保持容量の一方の電極を構成するのが金属膜ではなく多結晶半導体膜であることから、高抵抗という問題が伴う。一般にはリンなどの不純物を導入して低抵抗化を行うが、それでもシート抵抗換算でせいぜい数ｋΩ／□程度までしか低減できない。そのため、例えばＴＦＴから保持容量まで多結晶半導体膜を引き回す際には大きな問題となる。さらに、多結晶半導体膜自体が有する半導体の性質に由来して保持容量に電圧依存性が生じてしまい、絶縁膜の膜厚に対応した所望の容量値が得られず、アクティブマトリクス型表示装置の表示品質を低下させるという問題もあった。このような問題を解決するために、例えば多結晶半導体膜の下層に金属等の導電膜を形成しておくという技術が考えられるが、レーザー光等の高温処理による半導体膜の結晶化の際に導電膜が結晶化に悪影響を及ぼし、良質な多結晶半導体膜を得られないという点で現実的ではない。（たとえば特許文献４参照）

特開２００３−７５８７０号公報（図１）特開平１１−２６１０７６号公報（図１）特開２０００−２０６５６６号公報（図１）特開平１０−１７７１６３号公報（図１０）

本発明は上記のような問題を解決するためになされたものであり、半導体膜を有する保持容量と薄膜トランジスタを備えた表示装置において、半導体膜への高温処理に影響することなく電圧依存性の無い保持容量を形成することにより表示装置の表示品質を向上させることを目的とする。

本発明にかかる表示装置においては、薄膜トランジスタのドレイン領域及び保持容量の下部電極として従来用いられてきた多結晶半導体膜の上層に導電膜を積層したことを特徴とする。

本発明にかかる表示装置においては、薄膜トランジスタのドレイン領域及び保持容量の下部電極である多結晶半導体膜の上層に導電膜を積層したので、絶縁膜の膜厚に応じた所望の保持容量値を得ることができ、表示装置の表示品質を向上することができる。更にドレイン領域上にコンタクトホールを開口する際に生じやすい半導体層の突き抜けを防止することができる。

実施の形態１．
初めに、本発明に係る表示装置を構成するＴＦＴ基板について説明する。図１は、表示装置に用いられるＴＦＴ基板の構成を示す正面図である。本発明に係る表示装置は、液晶表示装置を例として説明するが、あくまでも例示的なものであり、有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）等を用いることも可能である。

本発明に係る表示装置は、ＴＦＴ基板１１０を有している。ＴＦＴ基板１１０は、例えば、ＴＦＴアレイ基板である。ＴＦＴ基板１１０には、表示領域１１１と表示領域１１１を囲むように設けられた額縁領域１１２とが設けられている。この表示領域１１１には、複数のゲート配線（走査信号線）１２１と複数のソース配線（表示信号線）１２２とが形成されている。複数のゲート配線１２１は平行に設けられている。同様に、複数のソース配線１２２は平行に設けられている。ゲート配線１２１とソース配線１２２とは、互いに交差するように形成されている。ゲート配線１２１とソース配線１２２とは直交している。そして、隣接するゲート配線１２１とソース配線１２２とで囲まれた領域が画素１１７となる。従って、ＴＦＴ基板１１０では、画素１１７がマトリクス状に配列される。さらに、ゲート配線１２１と平行に画素１１７を横断する蓄積容量配線１２３が形成されている。

更に、ＴＦＴ基板１１０の額縁領域１１２には、走査信号駆動回路１１５と表示信号駆動回路１１６とが設けられている。ゲート配線１２１は、表示領域１１１から額縁領域１１２まで延設されている。ゲート配線１２１は、ＴＦＴ基板１１０の端部で、走査信号駆動回路１１５に接続される。ソース配線１２２も同様に、表示領域１１１から額縁領域１１２まで延設されている。ソース配線１２２は、ＴＦＴ基板１１０の端部で、表示信号駆動回路１１６と接続される。走査信号駆動回路１１５の近傍には、外部配線１１８が接続されている。また、表示信号駆動回路１１６の近傍には、外部配線１１９が接続されている。外部配線１１８、１１９は、例えば、ＦＰＣ（Flexible Printed Circuit）等の配線基板である。

外部配線１１８、１１９を介して走査信号駆動回路１１５、及び表示信号駆動回路１１６に外部からの各種信号が供給される。走査信号駆動回路１１５は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線１２１に供給する。このゲート信号によって、ゲート配線１２１が順次選択されていく。表示信号駆動回路１１６は外部からの制御信号や、表示データに基づいて表示信号をソース配線１２２に供給する。これにより、表示データに応じた表示電圧を各画素１１７に供給することができる。

画素１１７内には、少なくとも１つのＴＦＴ１２０と、ＴＦＴ１２０と接続する保持容量１３０とが形成されている。ＴＦＴ１２０はソース配線１２２とゲート配線１２１の交差点近傍に配置される。例えば、このＴＦＴ１２０が画素電極に表示電圧を供給する。即ち、ゲート配線１２１からのゲート信号によって、スイッチング素子であるＴＦＴ１２０がオンする。これにより、ソース配線１２２から、ＴＦＴのドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と対向電極との間に、表示電圧に応じた電界が生じる。一方、保持容量１３０にあってはＴＦＴ１２０とだけでなく、保持容量配線１２３を介して対向電極とも電気的に接続されている。したがって、保持容量１３０は、画素電極と対向電極との間の容量と並列に接続されていることになる。また、ＴＦＴ基板１１０の表面には、配向膜（図示せず）が形成されている。

更に、ＴＦＴ基板１１０には、対向基板が対向して配置されている。対向基板は、例えば、カラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、対向電極は、ＴＦＴ基板１１０側に配置される場合もある。そして、ＴＦＴ基板１１０と対向基板との間に液晶層が狭持される。即ち、ＴＦＴ基板１１０と対向基板との間には液晶が注入されている。更に、ＴＦＴ基板１１０と対向基板との外側の面には、偏光板、及び位相差板等が設けられる。また、液晶表示パネルの反視認側には、バックライトユニット等が配設される。

画素電極と対向電極との間の電界によって、液晶が駆動される。即ち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。即ち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光は、アレイ基板側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、偏光状態が変化する。

従って、偏光状態によって、対向基板側の偏光板を通過する光量が変化する。即ち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。即ち、画素ごとに表示電圧を変えることによって、所望の画像を表示することができる。なお、これら一連の動作で、保持容量１３０においては画素電極と対向電極との間の電界と並列に電界を形成されることにより、表示電圧の保持に寄与する。

次に、ＴＦＴ基板１１０に設けられたＴＦＴ１２０と保持容量１３０の構成について図２を用いて説明する。図２は、実施の形態１にかかる表示装置におけるＴＦＴ１２０と保持容量１３０の断面図である。絶縁性基板であるガラス基板１上のＳｉＮ膜２とＳｉＯ_２膜３上にポリシリコン等からなる半導体層４が形成されている。半導体層４はＴＦＴ１２０においてソース領域４ａ、チャネル領域４ｃ、ドレイン領域４ｂとを有し、保持容量１３０において保持容量下部４ｄを有している。ソース領域４ａとドレイン領域４ｂには不純物が導入されており、チャネル領域４ｃよりは低抵抗となっている。また、保持容量下部４ｄ上には導電膜５が形成されており、保持容量下部４ｄと導電膜５との積層構造は保持容量１３０の下部電極として機能する。なお、図２では、保持容量下部４ｄとドレイン領域４ｂとの境界については記載していないが、導電膜５の下部に相当するのが保持容量下部４ｄとして以下説明する。次に、半導体層４と導電膜５とＳｉＯ_２膜３上を覆うようにＳｉＯ_２からなるゲート絶縁膜６が形成される。ゲート絶縁膜６の上層には、半導体層４の一部であるチャネル領域４ｃと対向するようにしてゲート電極７が、導電膜５と対向するように保持容量の上部電極８が形成されている。ここで保持容量１３０は、半導体層４と導電膜５との積層構造と、保持容量の上部電極８と、誘電絶縁膜としてのゲート絶縁膜６とから構成されている。

さらに、ゲート電極７と保持容量の上部電極８を覆うようにして形成される第１層間絶縁膜９とゲート絶縁膜６とには第１コンタクトホール１０が開口されており、第１層間絶縁膜９上のソース電極１１、ドレイン電極１２が第１コンタクトホール１０を介して、各々ソース領域４ａとドレイン領域４ｂとに接続されている。ここで、ソース電極１１はソース配線１２２と一体となって形成されていてもよい。ソース電極１１とドレイン電極１２とを覆うように形成される第２層間絶縁膜１３には第２コンタクトホール１４が開口されており、第２層間絶縁膜１３上に形成される画素電極１５とドレイン電極１２とは第２コンタクトホール１４を介して接続されている。ここでは図示しないが、画素電極１５により液晶や自発光材料等の電気光学材料に電圧が印加されることにより表示が行われる。このように、低抵抗である導電膜も保持容量の下部電極として機能させることにより、下部電極には所望の電圧を確実に印加することが可能となり、安定した容量を形成することができるという効果を奏する。こうして完成したＴＦＴ基板１１０を用いることにより、電圧依存性の無い保持容量を形成できるので、絶縁膜厚に対応した所望の容量値を有し、初期故障の少ない表示装置を得ることができる。

次に、本実施の形態１における表示装置のＴＦＴ基板の製造方法について、図３から図７を用いて説明する。図３から図７は、図２で示した断面図についての製造工程を示した工程断面図である。まず、図３（ａ）を参照して、ガラスや石英などの光透過性を有する材料からなる絶縁性基板であるガラス基板１上にＣＶＤ法を用いて、光透過性の絶縁膜であるＳｉＮ膜２やＳｉＯ_２膜３を半導体層４の下地膜として形成する。本実施の形態ではガラス基板上にＳｉＮ膜を４０〜６０ｎｍの膜厚に成膜し、さらにＳｉＯ_２膜を１８０〜２２０ｎｍの膜厚で成膜する積層構造とした。これら下地膜は主にはガラス基板１からのＮａなどの可動イオンが半導体層４へ拡散することを防止する目的で設けたものであり、上記の膜構成や膜厚に限るものではない。

下地膜の上に非晶質半導体膜をＣＶＤ法により形成する。本実施の形態では、非晶質半導体膜としてシリコン膜を用いた。シリコン膜は３０〜１００ｎｍ、好ましくは６０〜８０ｎｍの膜厚に成膜する。これら下地膜および非晶質半導体膜は、同一装置あるいは同一チャンバ内にて連続的に成膜することが望ましい。これにより大気雰囲気中に存在するボロンなどの汚染物質が各膜の界面に取り込まれることを防止することができる。なお、非晶質半導体膜の成膜後に高温中でアニールを行うことが好ましい。これは、ＣＶＤ法によって成膜した非晶質半導体膜の膜中に多量に含まれた水素を低減するために行う。本実施の形態においては、窒素雰囲気の低真空状態で保持したチャンバ内を４８０℃程度に加熱し、非晶質半導体膜を成膜した基板を４５分間保持した。このような処理を行っておくことにより、非晶質半導体膜を結晶化する際に、温度が上昇しても水素の過激な脱離は起こらない。そして、非晶質半導体膜の結晶後に生じる表面荒れを抑制することができる。

そして、非晶質半導体膜表面に形成された自然酸化膜をフッ酸などでエッチング除去する。次に、非晶質半導体膜に対して窒素などのガスを吹き付けながら、非晶質半導体膜の上からレーザー光を照射する。レーザー光は所定の光学系を通して線状のビームに変換された後、非晶質半導体膜に照射される。本実施の形態では、レーザー光としてＹＡＧレーザーの第２高調波（発振波長：５３２ｎｍ）を用いたが、ＹＡＧレーザーの第２高調波の代わりにエキシマレーザーを用いることもできる。ここで、窒素を噴きつけながら非晶質半導体膜にレーザー光を照射することにより、結晶粒界部分に発生する隆起高さを抑制することができる。このようにして、後に半導体層４に加工される多結晶半導体膜１６が形成される。

次に保持容量形成領域の下部電極を形成するための導電膜５を成膜する。導電膜５は、Ｃｒ、Ｍｏ、Ｗ、Ｔａやこれらを主成分とする合金膜であればよい。本実施の形態においては、Ｍｏ膜をおよそ２０ｎｍの膜厚としてＤＣマグネトロンスパッタリング法により形成した。ここで、導電膜５の膜厚を２０ｎｍとしたが、２５ｎｍ以下であればよい。導電膜５の膜厚を２５ｎｍ以下とすることにより、この後に行う不純物イオンドーピングの際に、下層の半導体層４にまで不純物イオンが到達するので、導電膜５と半導体層４との間に良好なオーミック性コンタクトを得ることができるという効果を奏する。

次に、形成された導電膜５の上に感光性樹脂であるフォトレジスト１７をスピンコートによって塗布し、塗布したフォトレジスト１７を公知の写真製版により露光・現像した。これにより、フォトレジスト１７は所望の形状にパターニングされる。また、導電膜５のエッチングは、硝酸と燐酸を混合した薬液を用いたウエットエッチング法により行った。これにより、図３（ｂ）に示すように導電膜５がパターニングされる。ここで導電膜５は図２で示したように保持容量下部４ｄ上に形成される。

次に、図３（ｃ）を参照して、多結晶半導体膜１６を公知の写真製版法を用いて所望の形状にパターニングし、半導体層４を形成した。本実施の形態では、ＣＦ_４とＯ_２を混合したガスを用いたドライエッチング法により島状に半導体層４を加工した。また、エッチングガスにＯ_２を混合しているため、写真製版法により形成したフォトレジスト１７を後退させながらエッチングすることが可能となる。したがって、半導体層４は端部にテーパー形状を有する構造とすることができる。

多結晶半導体膜１６とその上に接していた導電膜５とのパターニングに、公知のハーフトーンマスクを用いることにより、1回の写真製版工程で形成することも可能である。すなわち、多結晶半導体膜の形成部分のフォトレジストをハーフ露光して膜厚を薄く形成し、導電膜形状部分のフォトレジストの膜厚を厚く形成する。このようなレジストパターンを用いて導電膜および多結晶半導体膜をパターニングする。次に、アッシング処理によってフォトレジストの膜厚を予め薄く形成した部分のレジストを除去し、所望の導電膜形状部分のフォトレジストパターンのみを残存させる。残したフォトレジストパターンを用いて再度、導電膜をパターニングすればよい。

以下、図４、図５を用いて詳細に説明する。図４（ａ）は多結晶半導体膜１６を形成した後の工程断面図であり、図３（ａ）と同一である。次に、導電膜５上に塗布されて、公知のハーフトーンマスクを用いたハーフ露光による写真製版後に現像されることにより図４（ｂ）に示すようなフォトレジスト１７が形成される。図４（ｂ）においてフォトレジスト１７は、半導体層４に対応する領域のフォトレジスト１７ａと、保持容量１３０に対応する領域のフォトレジスト１７ｂとを含む。なお、ここで半導体層４に対応する領域とは、最終的に半導体層４が形成されるために必要なフォトレジスト１７ａの形成領域という意味であり、加工に伴うパターンの縮小などが生じる場合には、それらを見込んだ領域が必要なことは言うまでもない。フォトレジスト１７ｂも同様である。

本実施の形態においてはポジ型のフォトレジストを用いたが、ポジ型レジストは露光量が大きいほど現像後に残存するフォトレジストの膜厚が薄くなる。そのため、図４（ｂ）に示す形状のフォトレジスト１７を形成するために露光の際には、半導体層４において保持容量下部４ｄ以外の領域１７ａへの照射光量が、保持容量下部４ｄに相当する領域１７ｂへの照射光量よりは大きく、かつ半導体層４を形成しない領域への照射光量よりは小さくなるようにすればよい。本実施の形態においては、露光部位ごとに照射光量が調整されるように、透過光量が少なくとも２段階で異なる領域を有するハーフ露光用のフォトマスクを用いて露光を行った。このようなフォトマスクを使用することにより、露光回数を１回で行うことが可能である。

ここで、保持容量下部４ｄ以外の領域に弱い光量で照射を行う露光工程と、半導体層４以外の領域に強い光量で照射を行う露光工程とに分けてもよい。この場合は、露光工程が２回必要となるが、透過光量が少なくとも２段階で異なるハーフ露光用のフォトマスクは不要であり、通常のフォトマスクでも図４（ｂ）に示すフォトレジスト１７を形成することが可能である。また、ネガ型のレジストを使用した場合、露光時の照射光量の大小関係は逆になるのはいうまでも無い。

図４（ｂ）に示すフォトレジスト１７をマスクにして導電膜５をエッチングした後に、多結晶半導体膜１６をエッチングして半導体層４に加工した状態を図４（ｃ）に示す。本実施の形態では、導電膜５としてＭｏ合金膜を用いたので、ＣＦ_４とＯ_２との混合ガスを用いたドライエッチングを用いた。Ｏ_２が混合されているので、フォトレジスト１７のパターン端部を後退させながらエッチングでき、導電膜５と半導体層４とはそのパターン端部がテーパー形状となるように加工される。

次に、図５（ａ）を参照して、保持容量下部４ｄに相当する領域のみにフォトレジスト１７ｂが残存するまでフォトレジスト１７の膜厚を減じていく。本実施の形態においては、Ｏ_２ガスを用いたアッシングにより、フォトレジスト１７の膜厚を一様に減じさせた。なお、アッシング時間は予め決めておいてもよいし、導電膜５がアッシングのプラズマに晒されたときに生じる発光現象をモニターして決めてもよい。なお、ここでは導電膜５と多結晶半導体膜１６とをエッチングした後に、フォトレジスト１７の膜厚を減じたが、この２つの工程は同時に行ってもよい。すなわち、エッチングされる膜の膜厚やエッチング速度の比率を考慮したエッチングにより、図４（ｂ）で示す状態からいきなり図５（ａ）で示す状態に移行してもかまわない。

次に、図５（ｂ）を参照して、フォトレジスト１７ｂをマスクとして導電膜５をエッチング除去する。下地層の半導体層４をエッチングしないような選択性を有したエッチングが望ましいが、導電膜５と半導体層４との界面に生じる反応層もエッチング除去してもよい。本実施の形態においては、導電膜５としてＭｏ合金を使用したので燐酸と硝酸を混合した薬液を用いたウエットエッチングにより導電膜５をエッチング除去した。

以上の工程により、１回の写真製版工程により図５（ｂ）に示すような構造、すなわち導電膜５のパターンが半導体層４のパターン内において所望の位置に配置される構造を得ることができる。言いかえれば、導電膜５が形成される領域は半導体層４が形成される領域の内部である。また、このような構造をとることにより、製造方法においても、導電膜５と多結晶半導体膜１６とを別々にパターニングするよりも写真製版工程を１つ減少させることができ、生産性を向上させることができる。

次に、ＴＦＴと保持容量の工程断面図である図６を参照して、ゲート絶縁膜６を基板表面全体を覆うように形成する。すなわち、半導体層４および導電膜５上にゲート絶縁膜６を成膜する。ゲート絶縁膜６としては、ＳｉＮ膜、ＳｉＯ_２膜などが用いられる。本実施の形態では、ゲート絶縁膜６としてＳｉＯ_２膜を用い、ＣＶＤ法にて８０〜１００ｎｍの膜厚にて成膜した。また、半導体層４の表面粗さを３ｎｍ以下とし、ゲート電極７と交差するパターンの端部をテーパー形状としているため、ゲート絶縁膜６の被覆性は高く、初期故障を大幅に低減することが可能となる。

さらに、ゲート電極７および配線を形成するための導電膜を成膜した後、公知の写真製版法を用いて、所望の形状にパターニングし、保持容量の上部電極８やゲート電極７やゲート配線１２１（図１を参照）を形成する。保持容量の上部電極８は、導電膜５と対向するようにして形成する。保持容量の上部電極８やゲート電極７としては、Ｃｒ、Ｍｏ、Ｗ、Ｔａやこれらを主成分とする合金膜などが用いられる。本実施の形態においては、ＤＣマグネトロンを用いたスパッタリング法によりＭｏを主成分とする合金膜を膜厚２００〜４００ｎｍの膜厚にて成膜した。また、導電膜のエッチングは、硝酸と燐酸を混合した薬液を用いたウエットエッチング法により行った。

次に、形成したゲート電極７をマスクとしてゲート絶縁膜６を介して半導体層４に不純物を導入する。ここで導入する不純物元素としてＰ、Ｂを用いることができる。Ｐを導入すればｎ型のＴＦＴを形成することができる。また、ゲート電極７の加工をｎ型ＴＦＴ用ゲート電極とｐ型ＴＦＴ用ゲート電極の２回に分けて行えば、ｎ型とｐ型のＴＦＴを同一基板上に作り分けて、ＣＭＯＳ構成を形成することができる。（図示せず）ここで、ＰやＢの不純物元素の導入にはイオンドーピング法を用いて行った。このイオンドーピング法においては、ガラス基板１の表面と垂直方向からイオンを照射する公知の方法を用いてもよいが、斜め方向からイオンを照射してもよい。

イオンドーピング法により、図６に示すように不純物が導入されたソース領域４ａとドレイン領域４ｂとが形成されると同時に、ゲート電極７によりマスクされ不純物が導入されなかったチャネル領域４ｃも形成される。また、保持容量下部４ｄの上層には導電膜５が形成されているが、先に説明したように導電膜５の膜厚は２５ｎｍ以下と薄い。従って、例えば導電膜５が保持容量の上部電極８に覆われずにはみ出している領域がある場合には、その領域における保持容量下部４ｄにも不純物が導入され、導電膜５と半導体層４との間にオーミック性コンタクトを得ることができる。また、導電膜５にそのようなはみ出した領域が無い場合においても、イオン照射を斜め方向から行うことによって保持容量の上部電極８を回避して保持容量下部４ｄに不純物を導入することができる場合には同様の効果を奏する。

以上の工程により、図６に示すように、ＴＦＴが形成される領域においてはゲート電極７とゲート絶縁膜６と半導体層４との積層構造が形成される一方、保持容量が形成される領域においては保持容量の上部電極８とゲート絶縁膜６と導電膜５と保持容量下部４ｄとの積層構造が形成される。

次に、本実施にかかるＴＦＴと保持容量の工程断面図である図７を参照して、第１層間絶縁膜９を基板表面全体を覆うように成膜する。つまり、ゲート電極７上に第１層間絶縁膜９を成膜する。本実施の形態では、ＣＶＤ法により膜厚５００〜７００ｎｍのＳｉＯ_２膜を成膜し、第１層間絶縁膜９とした。そして、窒素雰囲気中で４５０℃に加熱したアニール炉に１時間程度保持した。これは、半導体層４のソース領域４ａ、ドレイン領域４ｂに導入した不純物元素を活性化させるために行う。なお、第１層間絶縁膜９はＳｉＯ_２膜に限らずＳｉＮ膜や有機膜でもよい。

さらに、形成したゲート絶縁膜６と第１層間絶縁膜９とを公知の写真製版法を用いて所望の形状にパターニングする。ここでは、半導体層４のソース領域４ａおよびドレイン領域４ｂに到達する第１コンタクトホール１０を形成する。つまり、第１コンタクトホール１０では、ゲート絶縁膜６と第１層間絶縁膜９とが除去され、半導体層４のソース領域４ａとドレイン領域４ｂとが露出している。本実施の形態では、第１コンタクトホール１０のエッチングは、ＣＨＦ_３、Ｏ_２とＡｒの混合したガスを用いたドライエッチング法により行った。

次に、本実施にかかるＴＦＴと保持容量の断面図である図７を参照して、第１層間絶縁膜９上に第１コンタクトホール１０を覆うようにして導電膜を成膜し、公知の写真製版法を用いて所望の形状にパターニングし、信号線であるソース電極１１、ドレイン電極１２およびソース配線１２２（図１を参照）を形成する。本実施の形態における導電膜としては、ＤＣマグネトロンを用いたスパッタリング法により、Ｍｏ膜とＡｌ膜とＭｏ膜とを連続で成膜することにより形成したＭｏ／Ａｌ／Ｍｏの積層構造を用いた。膜厚は、Ａｌ膜を２００〜４００ｎｍとし、Ｍｏ膜を５０〜１５０ｎｍとした。また、導電膜のエッチングは、ＳＦ_６とＯ_２の混合ガスおよびＣｌ_２とＡｒの混合ガスを用いたドライエッチング法により行った。以上の工程により、図２や図７に示すように、ソース領域４ａ上では半導体層４に接続されるソース電極１１が形成される。またドレイン領域４ｂ上では半導体層４に接続されるドレイン電極１２が形成される。

これら一連の工程を経ることで、ＴＦＴ１２０および保持容量１３０を形成することができる。ＴＦＴに直列に接続される保持容量を形成するのは、半導体層４だけではなく、上層に導電膜５を形成した積層構造である。このように、低抵抗である導電膜も保持容量の下部電極として機能させることにより、下部電極には所望の電圧を確実に印加することが可能となり、安定した容量を形成することができるという効果を奏する。

以上のように形成されたＴＦＴをアクティブイマトリクス型の表示装置に適用する際にはドレイン電極１２に画素電極を付加する。以下、図７からさらに画素電極を形成した状況を示す断面図である図２を参照して説明する。まず、第２層間絶縁膜１３を基板表面全体を覆うように成膜する。つまり、ソース電極１１とドレイン電極１２上に第２層間絶縁膜１３を成膜する。その後、公知の写真製版法を用いてドレイン電極１２に到達する第２コンタクトホール１４を第２層間絶縁膜１３に開口する。本実施の形態では、ＣＶＤ法により膜厚２００〜３００ｎｍのＳｉＮ膜を成膜し、第２層間絶縁膜１３とした。第２コンタクトホール１４の開口は、ＣＦ_４とＯ_２の混合したガスを用いたドライエッチング法により行った。

次に画素電極を形成するため、ＩＴＯやＩＺＯなどの透明性を有する導電膜を成膜し、公知の写真製版法により所望の形状にパターニングして画素電極１５を形成する。本実施の形態においては、Ａｒガス、Ｏ_２ガス、Ｈ_２Ｏガスを混合したガスを用いたＤＣマグネトロンを用いたスパッタリング法により、加工性に優れた非晶質の透明導電膜を導電膜として成膜した。ここで、画素電極１５は第２コンタクトホール１４を介して、ドレイン電極１２と接続するようにパターニングされる。また、導電膜のエッチングは、シュウ酸を主成分とする薬液を用いたウエットエッチング法により行った。

この後は、不要なレジストを除去後にアニールを行うことにより、非晶質性透明導電膜からなる画素電極１５を結晶化させて、表示装置に用いられるＴＦＴ基板１１０が完成する。実施の形態１においては、ＴＦＴに直列に接続される保持容量を形成する半導体層上のみ導電膜を形成した。このように、低抵抗である導電膜も保持容量の下部電極として機能させることにより、下部電極には所望の電圧を確実に印加することが可能となり、安定した容量を形成することができるという効果を奏する。こうして完成したＴＦＴ基板１１０を用いることにより、電圧依存性の無い保持容量を形成できるので、絶縁膜厚に対応した所望の容量値を有し、初期故障の少ない表示装置を得ることができる。

実施の形態２．
実施の形態１においては、保持容量の下部電極を形成する半導体層である保持容量下部の上部にのみ導電膜を形成した。実施の形態２においては、半導体層の上部に形成する導電膜を保持容量だけでなく、ドレイン領域においてドレイン電極とコンタクトする部分と、ソース領域においてソース電極とコンタクトする部分にも形成したことを特徴とする。実施の形態２にかかる表示装置におけるＴＦＴ１２０と保持容量１３０の断面図を図８に示す。

図８において、導電膜５は保持容量１３０だけではなく、そこから延在されてＴＦＴ１２０のドレイン領域４ｂ上まで形成されている。また、ソース領域４ａ上にも形成されている。すなわち、導電膜５としては保持容量１３０だけでなく、ソース領域４ａ上に形成された導電膜５とドレイン領域４ｂ上に形成された導電膜５とがある。この構造により、実施の形態１で得られる効果に加えて第１コンタクトホール１０を開口する時に生じやすい半導体層４の突き抜けを防止することができるという効果を奏する。さらに、導電膜５を保持容量１３０からＴＦＴ１２０まで延在させることにより、ＴＦＴ１２０と保持容量１３０との間の配線接続抵抗を低減できるという効果を奏する。さらに、導電膜５に、ＭｏやＭｏを主成分とする膜を用いた場合には、コンタクトホールを形成した時にドライエッチングガスのデポ物が付着しにくく、ソース電極やドレイン電極との良好な電気的コンタクト特性が得られるという効果を奏する。

製造方法について実施の形態１と異なる点は、導電膜５のパターニング形状が異なる点のみであるので詳細な説明は省略する。また、公知のハーフトーンマスクを用いる方法においても、フォトレジスト１７の最も厚い形成領域１７ｂを保持容量下部４ｄ上からドレイン領域４ｂ上まで延在させて、ソース領域４ａ上にも形成することを除けば、実施の形態１と同一であるから説明は省略する。なお、本実施の形態２においても導電膜５の膜厚は２５ｎｍ以下としているため、導電膜５の下層であってもイオンドーピングによりソース領域４ａやドレイン領域４ｂに不純物を導入することは可能である。

なお、図８において導電膜５は保持容量下部４ｄからドレイン領域４ｂまで延在しているが、必ずしも延在させる必要は無い。ドレイン領域４ｂと保持容量下部４ｄの上部のみに導電膜５を形成してもよい。ＴＦＴと保持容量との間の配線接続抵抗を低減させる効果は無いものの、第１コンタクトホール１０を開口する際の半導体層４の突き抜けを防止する効果は奏する。これらの効果により表示装置においても表示品質を向上できるという効果を奏する。

実施の形態３．
本実施の形態３における表示装置におけるＴＦＴ１２０と保持容量１３０の断面図を図９に示す。本実施の形態３においては、ゲート絶縁膜６と第１層間絶縁膜９に形成される第１コンタクトホール１０と、第２層間絶縁膜１３に形成される第２コンタクトホール１４とはほぼ同じ位置に重なって形成されている点と、ドレイン電極１２を介さずに画素電極１５と導電膜５とが直接接続されている点が実施の形態１、２とは異なる。また、製造方法では、ドレイン電極１２の有無と、第１コンタクトホール１０の形成時期とが異なるのみである。すなわち、実施の形態２においては、第１層間絶縁膜９を形成した後に第１コンタクトホール１０を開口するのに対し、本実施の形態３においては第２層間絶縁膜１３を形成した後に第２コンタクトホール１４と第１コンタクトホール１０とを連続して開口し、その後に形成する画素電極１５が第２コンタクトホール１４と第１コンタクトホール１０とを介して少なくともドレイン領域４ｂ上に形成された導電膜５と直接接続することを特徴としている。

従来の構造において、画素電極１５を透明導電性酸化膜により形成し、ソースドレイン領域４ａ、４ｂと画素電極１５とを直接コンタクトさせた場合には、画素電極１５である透明導電性酸化膜と半導体層４との界面において半導体層４が酸化されて界面に絶縁性の酸化物が形成される。このため、画素電極１５と半導体層４とを直接コンタクトさせて良好なコンタクト抵抗を得ることは困難であり、金属膜であるソース電極１１、ドレイン電極１２を介してコンタクトさせていた。そのため、実施の形態１においても半導体層４と画素電極１５とは少なくともドレイン電極１２を介して接続していた。しかし、図９に示す本実施の形態３にかかるＴＦＴ構造では、半導体層４上に導電膜５を形成しているために、ドレイン電極１２を介さずに接続した場合でも半導体層４が酸化されることはなく良好なコンタクト抵抗を得ることができる。

また、本実施の形態３においては、構造上、画素電極１５と導電膜５との接続に影響するコンタクトホール開口工程が１回のみとなっていることも特徴とする。すなわち、コンタクトホールの開口にはドライエッチング法を用いるのが一般的であるが、その場合、開口時に下地にダメージを与えたり、露出した下地を被覆する残渣物を生成したりすることによって電気的なコンタクトを阻害することがある。そのため、コンタクトホール開口工程がより少ない本実施の形態３においては、実施の形態１、２と比べてさらにコンタクト抵抗を低減できるという効果を奏するのである。さらに、本実施の形態３においては、実施の形態２と同様に、コンタクトホール開口時に伴う半導体層４の突き抜けを防止するという効果も有する。これらの効果により表示装置においても表示品質を向上できるという効果を奏する。

実施の形態４．
本実施の形態４における表示装置を構成するＴＦＴ１２０と保持容量１３０の断面図を図１０に示す。ガラス基板１上のＳｉＮ膜２とＳｉＯ_２膜３上に半導体層としてポリシリコン等からなる多結晶半導体膜４が形成されている。半導体層４はＴＦＴ１２０においてソース領域４ａ、チャネル領域４ｃ、ドレイン領域４ｂとを有し、保持容量１３０において保持容量下部４ｄを有している。ソース領域４ａとドレイン領域４ｂには不純物が導入されており、チャネル領域４ｃよりは低抵抗となっている。また、保持容量下部４ｄ上には導電膜５が形成されており、保持容量下部４ｄと導電膜５との積層構造は保持容量１３０の下部電極として機能する。導電膜５はさらに、ソース領域４ａとドレイン領域４ｂの上にも形成されている。半導体層４と導電膜５とＳｉＯ_２膜３上を覆うようにＳｉＯ_２からなるゲート絶縁膜６が形成される。ゲート絶縁膜６の上層には、チャネル領域４ｃと対向するようにしてゲート電極７が形成され、保持容量１３０においても導電膜５と対向するように保持容量の上部電極８が形成されている。ここで保持容量１３０は、保持容量下部４ｄと導電膜５との積層構造と、保持容量の上部電極８と、誘電絶縁膜としてのゲート絶縁膜６とから構成されている。

ゲート電極７や保持容量の上部電極８を覆うようにして第１層間絶縁膜９が形成され、第１層間絶縁膜９上にはソース電極１１が形成され、それらを覆うようにして第２層間絶縁膜１３が成膜されている。第２層間絶縁膜１３には第２コンタクトホール１４ａ、１４ｂが形成され、第１層間絶縁膜９とゲート絶縁膜６には第１コンタクトホール１０ａ、１０ｂが形成されている。第１コンタクトホール１０ａと第２コンタクトホール１４ａ、第１コンタクトホール１０ｂと第２コンタクトホール１４ｂとはそれぞれ同じ位置で重なって形成されており、それぞれがソース領域４ａ上に形成された導電膜５と、ドレイン領域４ｂ上に形成された導電膜５とに到達する。さらに、第２層間絶縁膜１３にはソース電極１１に到達するように第３コンタクトホール１９が形成されている。

なお、ここで、第１コンタクトホール１０ａは、ゲート絶縁膜６と第１層間絶縁膜９とに開口されソース領域４ａ上に形成された導電膜５を開口するようなコンタクトホールであり、第１コンタクトホール１０ｂは、ゲート絶縁膜６と第１層間絶縁膜９とに開口されドレイン領域４ｂ上に形成された導電膜５を開口するようなコンタクトホールである。また、第２コンタクトホール１４ａは、第２層間絶縁膜１３に形成されて、第１コンタクトホール１０ａと同じ位置で重なっており、第２コンタクトホール１４ｂは、第２層間絶縁膜１３に形成されて、第１コンタクトホール１０ｂと同じ位置で重なっている。また、第３コンタクトホール１９も第２コンタクトホール１４ａ、１４ｂも同様に、第２層間絶縁膜１３に形成されているが、第２コンタクトホール１４ａ、１４ｂの底で接続する先はソース領域４ａやドレイン領域４ｂ、もしくはその上部に形成された導電膜５である。一方、開口部の穴底で接続する先がソース電極１１である場合、区別するために第３コンタクトホール１９としている。

第２層間絶縁膜１３上には、透明性酸化導電膜等からなる画素電極１５と接続電極１８とが形成されている。実施の形態３と同様に、画素電極１５は第１コンタクトホール１０ｂと第２コンタクトホール１４ｂとを介して、ドレイン領域４ｂ上に形成される導電膜５と接続している。また、接続電極１８は第１コンタクトホール１０ａと第２コンタクトホール１４ａとを介してソース領域４ａ上に形成される導電膜５と接続し、さらに、第３コンタクトホール１９を介してソース電極１１と接続する。すなわち、第３コンタクトホール１９と第１コンタクトホール１０ａとコンタクトホール１４ａとを介することにより、接続電極１８はソース電極１１とソース領域４ａ上に形成される導電膜５とを接続している。ここでは図示しないが、画素電極１５により液晶や自発光材料等の電気光学材料に電圧が印加されることにより表示が行われる。

従来ではいったん第１層間絶縁膜９とゲート絶縁膜６とに第１コンタクトホール１０を形成して、ソース電極１１とドレイン電極１２を形成し、さらに第２の層間絶縁膜１３を形成した後に画素電極１５とドレイン電極１２を接続するためのコンタクトホールを形成しなければならなかったが、本実施の形態４にかかるＴＦＴの構造においては、第１〜第３コンタクトホールを同時にパターニングして配線間を画素電極１５と同じく透明性導電膜である接続電極１８により接続することが可能となる。この結果、写真製版工程数を削減することが可能となり生産性が向上するという効果を奏する。また、本実施の形態４においても、実施の形態２、３と同様に、コンタクトホール開口に伴う半導体層の突き抜けを防止することが可能である。また、実施の形態１〜３と同様、低抵抗である導電膜も保持容量の下部電極として機能させることにより、下部電極には所望の電圧を確実に印加することが可能となり、安定した容量を形成することができるという効果を奏する。こうして完成したＴＦＴ基板１１０を用いることにより、電圧依存性の無い保持容量を形成できるので、絶縁膜厚に対応した所望の容量値を有し、初期故障の少ない表示装置を得ることができる。

次に、本実施の形態４にかかる表示装置におけるＴＦＴと保持容量の製造方法について説明する。第１層間絶縁膜９を成膜する工程までは実施の形態２、３と同様であるので説明は省略する。図１１を参照して、第１層間絶縁膜９を成膜後に導電膜を成膜し、公知の写真製版法を用いて所望の形状にパターニングし、ソース電極１１およびソース配線１２２（図１を参照）を形成する。本実施の形態４における導電膜としては、ＤＣマグネトロンを用いたスパッタリング法により、Ｍｏ膜とＡｌ膜とＭｏ膜とを連続で成膜することにより形成したＭｏ／Ａｌ／Ｍｏの積層構造を用いた。膜厚は、Ａｌ膜を２００〜４００ｎｍとし、Ｍｏ膜を５０〜１５０ｎｍとした。また、導電膜のエッチングは、ＳＦ_６とＯ_２の混合ガスおよびＣｌ_２とＡｒの混合ガスを用いたドライエッチング法により行った。なお、本実施の形態４においては、ソース電極１１が他の配線と接続する箇所は上層のみであるので下層のＭｏ膜は無くてもよく、上層がＭｏ膜で下層がＡｌ膜もしくはＡｌ合金膜からなる積層膜で形成してもよい。

その後、第２層間絶縁膜１３を基板表面全体を覆うように成膜する。つまり、ソース電極１１とソース配線上に第２層間絶縁膜１３を成膜する。その後、図１２を参照して、公知の写真製版法とエッチング法を用いてソース電極１１に到達する第３コンタクトホール１９を第２層間絶縁膜１３に開口する。それと同時に、ソース領域４ａ上とドレイン領域４ｂ上に形成された導電膜５に到達するように、第２層間絶縁膜１３と第１層間絶縁膜９とゲート絶縁膜６とに第２コンタクトホール１４ａ、１４ｂと第１コンタクトホール１０ａ、１０ｂを開口する。本実施の形態では、ＣＶＤ法により膜厚２００〜３００ｎｍのＳｉＮ膜を成膜し、第２層間絶縁膜１３とした。第１〜第３コンタクトホールの開口は、ＣＦ_４とＯ_２の混合したガスを用いたドライエッチング法により行った。

次に画素電極１５と接続電極１８を形成するため、ＩＴＯやＩＺＯなどの透明性を有する導電膜を成膜し、公知の写真製版法により所望の形状にパターニングして画素電極１５と接続電極１８を形成する。ここで、画素電極１５は第１コンタクトホール１０ｂと第２コンタクトホール１４ｂとを介して、ドレイン領域４ｂ上に形成された導電膜５と接続するようにパターニングされる。また、接続電極１８は、第１コンタクトホール１０ａと第２コンタクトホール１４ａとを介して、ソース領域４ａ上に形成された導電膜５と接続するように、かつ第３コンタクトホール１９を介してソース電極１１と接続されるように形成される。本実施の形態においては、Ａｒガス、Ｏ_２ガス、Ｈ_２Ｏガスを混合したガスを用いたＤＣマグネトロンを用いたスパッタリング法により、加工性に優れた非晶質の透明導電膜を導電膜として成膜した。また、導電膜のエッチングは、シュウ酸を主成分とする薬液を用いたウエットエッチング法により行った。

この後は、不要なレジストを除去後にアニールを行うことにより、非晶質性透明導電膜からなる画素電極１５と接続電極１８を結晶化させて、表示装置に用いられるＴＦＴ基板１１０が完成する。本実施の形態４においては、実施の形態１〜３と同様にＴＦＴに直列に接続される保持容量を形成する半導体層上に導電膜を形成した。このように、低抵抗である導電膜も保持容量の下部電極として機能させることにより、下部電極には所望の電圧を確実に印加することが可能となり、安定した容量を形成することができるという効果を奏する。また、実施の形態２と同様にドレイン領域やソース領域の上部にも導電膜を形成したので、コンタクトホールを開口する際の半導体層の突き抜けを防止する効果を奏する。さらに、実施の形態３と同様に、画素電極とドレイン領域上に形成された導電膜とを接続するコンタクトホール開口工程を１工程に減らしたのでさらにコンタクト抵抗を低減できる効果を奏する。最後に本実施の形態４においては、第１〜第３コンタクトホールを同時にパターニングして配線間を接続電極により接続することにより、写真製版工程数を削減することが可能となり生産性が向上するという効果を奏する。

こうして完成したＴＦＴ基板１１０を用いることにより、電圧依存性の無い保持容量を形成できるので、絶縁膜厚に対応した所望の容量値を有し、初期故障の少ない表示装置を得ることができる。また写真製版工程数が少ないのでコストの安い表示装置を得ることができる。

表示装置を構成するＴＦＴ基板の構成を示す平面図である。実施の形態１にかかる表示装置を構成するＴＦＴと保持容量との構成を示す断面図である。実施の形態１にかかる表示装置を構成するＴＦＴと保持容量との製造方法を示す製造工程の断面図である。実施の形態１にかかる表示装置を構成するＴＦＴと保持容量との製造方法を示す製造工程の断面図である。実施の形態１にかかる表示装置を構成するＴＦＴと保持容量との製造方法を示す製造工程の断面図である。実施の形態１にかかる表示装置を構成するＴＦＴと保持容量との製造方法を示す製造工程の断面図である。実施の形態１にかかる表示装置を構成するＴＦＴと保持容量との製造方法を示す製造工程の断面図である。実施の形態２にかかる表示装置を構成するＴＦＴと保持容量との構成を示す断面図である。実施の形態３にかかる表示装置を構成するＴＦＴと保持容量との構成を示す断面図である。実施の形態４にかかる表示装置を構成するＴＦＴと保持容量との構成を示す断面図である。実施の形態４にかかる表示装置を構成するＴＦＴと保持容量との製造方法を示す製造工程の断面図である。実施の形態４にかかる表示装置を構成するＴＦＴと保持容量との製造方法を示す製造工程の断面図である。

符号の説明

１ガラス基板、２ＳｉＮ膜、３ＳｉＯ_２膜、４半導体層、
４ａソース領域、４ｂドレイン領域、４ｃチャネル領域、４ｄ保持容量下部、
５導電膜、６ゲート絶縁膜、７ゲート電極、
８保持容量の上部電極、
９第１層間絶縁膜、１０第１コンタクトホール、
１１ソース電極、１２ドレイン電極、
１３第２層間絶縁膜、
１４第２コンタクトホール、
１５画素電極、１６多結晶半導体膜、１７フォトレジスト、１８接続電極、
１９第３コンタクトホール、
１１０ＴＦＴ基板、１１１表示領域、１１２額縁領域、
１１５走査信号駆動回路、１１６表示信号駆動回路、
１１７画素、１１８、１１９外部配線、
１２０ＴＦＴ、
１２１ゲート配線、１２２ソース配線、１２３蓄積容量配線、
１３０保持容量

Claims

絶縁性基板上に、薄膜トランジスタと画素電極と保持容量とを備える表示装置において、前記薄膜トランジスタは、半導体層と、前記半導体層のドレイン領域上に形成される導電膜と、前記ドレイン領域上に形成される導電膜及び前記半導体層上を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体層と対向する領域を有するゲート電極と、前記半導体層と電気的に接続するソース電極とを備え、
前記画素電極は、前記ドレイン領域上に形成される導電膜上において前記ゲート絶縁膜を開口して形成された第１コンタクトホールを介して前記ドレイン領域上に形成された導電膜及び前記半導体層と電気的に接続され、
前記保持容量は、前記半導体層が延在してなる保持容量下部と前記保持容量下部の上層に形成される導電膜との積層膜よりなる前記保持容量の下部電極と、
前記ゲート絶縁膜を介して前記下部電極と対向する前記保持容量の上部電極とを備えることを特徴とする表示装置。
前記ゲート絶縁膜と前記ゲート電極とを被覆する第１層間絶縁膜と、前記第１層間絶縁膜の上層に形成された第２層間絶縁膜と、前記第２層間絶縁膜に形成された第２コンタクトホールとをさらに備え、
前記第１コンタクトホールは、前記ゲート絶縁膜と前記第１層間絶縁膜とに形成され、
前記ドレイン領域上に形成された導電膜は、前記第１コンタクトホールと前記第２コンタクトホールとを介して前記画素電極と電気的に接続されていることを特徴とする請求項１に記載の表示装置。
前記第１層間絶縁膜の上層に形成されたドレイン電極をさらに備え、前記ドレイン領域上に形成された導電膜は、前記第１コンタクトホールを介して前記ドレイン電極と電気的に接続されて、前記ドレイン電極は前記第２コンタクトホールを介して前記画素電極と接続されていることを特徴とする請求項２に記載の表示装置。
前記ドレイン領域上に形成された導電膜は、前記第１コンタクトホールと前記第２コンタクトホールを介して前記画素電極と直接接続されていることを特徴とする請求項２に記載の表示装置。
前記半導体層のソース領域上に形成された導電膜をさらに備え、前記ソース電極は前記第１層間絶縁膜上に形成されており、前記ソース領域上に形成された導電膜は、前記第１コンタクトホールを介して前記ソース電極と接続されていることを特徴とする請求項２ないし４のいずれかに記載の表示装置。
前記半導体層のソース領域上に形成された導電膜と、前記第１層間絶縁膜上に形成されたソース電極と、前記第２層間絶縁膜において前記ソース電極を開口するように形成された第３コンタクトホールと前記第１コンタクトホールと前記第２コンタクトホールを介して前記ソース領域上に形成された導電膜と接続し、かつ前記第３コンタクトホールを介して前記ソース電極と接続する接続電極とをさらに備えたことを特徴とする請求項４に記載の表示装置。
前記接続電極は、前記画素電極と同じレイヤに形成されていることを特徴とする請求項６に記載の表示装置。
前記導電膜は、前記薄膜トランジスタから前記保持容量まで延在されていることを特徴とする請求項１ないし７のいずれかに記載の表示装置。
前記導電膜が形成される領域は、前記半導体層が形成される領域の内部であることを特徴とする請求項１ないし８のいずれかに記載の表示装置。
前記導電膜は、ＭｏまたはＭｏを主成分とする合金膜で形成されていることを特徴とする請求項１ないし９のいずれかに記載の表示装置。