JP2002359252A - 平面表示装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 補助容量を備えた平面表示装置において、補
助容量の電圧依存性を減らすことにより表示品質を向上
させる。 【解決手段】 基板上に形成された薄膜半導体スイッチ
ング素子と、前記スイッチング素子に接続された表示用
電極と、前記表示用電極に電気的に接続された補助容量
用半導体層１２６と、前記補助容量用半導体層上に形成
された誘電体層１４０と、前記誘電体上に形成された金
属層１５２とを備え、前記補助容量用半導体層１２６、
前記誘電体層１４０、および前記金属層１５２により補
助容量を構成する平面表示装置において、前記補助容量
用半導体層は、全面に高濃度に不純物イオンが注入され
ていることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、平面表示装置およ
びその製造方法に係り、例えばアクティブマトリックス
型液晶表示装置およびその製造方法に関する。

【０００２】

【従来の技術】平面表示装置では、高品質の画像を得る
ために補助容量が利用されており、特に、製造工程を簡
略化するために、誘電体を半導体層と金属層により挟ん
だＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）構造の補助容量が多く利用されている。

【０００３】このような平面表示装置の代表的なものと
して、例えば、液晶表示装置がある。液晶表示装置は、
薄型軽量、低消費電力という大きな利点を有しているた
め、テレビ、ワードプロセッサー、パーソナルコンピュ
ーター用ディスプレイなどのＯＡ機器に広く用いられて
いる。

【０００４】液晶表示装置の駆動方式としては、単純マ
トリックス型に比べ、大面積で高品質の画像を得ること
ができるアクティブマトリックス型が主流である。この
アクティブマトリックス型は、スイッチング素子を通し
て駆動電圧を液晶に伝えるものであり、その特徴の１つ
は記憶保持動作にある。すなわち、アクティブマトリク
ス型ではスイッチング素子がオフになった後にも補助容
量により液晶容量に保持された電荷のリークを抑えるこ
とができるので、高品質の画像を得ることができるので
ある。

【０００５】

【発明が解決しようとする課題】しかし、従来の、誘電
体層を半導体層と金属層により挟んだＭＯＳ構造の補助
容量を備えた液晶表示装置では、容量を一定に保つ必要
性から常に高電圧を印加する必要があるため、誘電体が
劣化して、半導体層と金属電極との間でリーク電流が増
加したり、あるいは短絡が生じたりし、これにより点欠
陥不良が発生して、表示装置の品質の低下や信頼性の低
下が発生するという問題があった。

【０００６】本発明の目的は、誘電体を半導体層と金属
層とにより挟んだ構造の補助容量を備えた平面表示装置
において、補助容量の電圧依存性を減らすことにより、
駆動電圧が低くても正常な表示が可能である平面表示装
置を提供することにある。

【０００７】本発明の他の目的は、誘電体を半導体層と
金属層とにより挟んだ構造の補助容量を備えた平面表示
装置において、誘電体の劣化による点欠陥不良が少な
く、高い品質と信頼性を有する平面表示装置を提供する
ことにある。

【０００８】本発明の更に他の目的は、誘電体を半導体
層と金属層とにより挟んだ構造の補助容量を備えた平面
表示装置の製造方法において、補助容量の電圧依存性を
減らすことにより、駆動電圧が低くても正常な表示が可
能である平面表示装置の製造方法を提供することにあ
る。

【０００９】本発明の更にまた他の目的は、誘電体を半
導体層と金属層とにより挟んだ構造の補助容量を備えた
平面表示装置の製造方法において、誘電体の劣化による
点欠陥不良が少なく、高い品質と信頼性を有する平面表
示装置の製造方法を提供することにある。

【００１０】

【課題を解決するための手段】上記課題を解決するた
め、本発明は、基板上に形成された薄膜半導体スイッチ
ング素子と、前記スイッチング素子に接続された表示用
電極と、前記表示用電極に電気的に接続された補助容量
用半導体層と、前記補助容量用半導体層上に形成された
誘電体層と、前記誘電体層上に形成された金属層とを備
え、前記補助容量用半導体層、前記誘電体層、および前
記金属層により補助容量を構成する平面表示装置におい
て、前記スイッチング素子は、チャネル領域と、このチ
ャネル領域を挟みｎ型あるいはP型不純物イオンの少な
くとも一方が注入されたソース領域及びドレイン領域と
を有する半導体層を備え、前記補助容量用半導体層には
前記スイッチング素子の前記ソース領域及びドレイン領
域と略等しい濃度の不純物イオンが同一工程で注入さ
れ、そのｎ型あるいはｐ型不純物イオンの一方の表面濃
度は、３．２×１０^１９〜２．０×１０^２０atoms/cm^３
である平面表示装置を提供する。

【００１１】また、本発明は、基板上に形成された薄膜
半導体スイッチング素子と、前記スイッチング素子に接
続された表示用電極と、前記表示用電極に電気的に接続
された補助容量用半導体層と、前記補助容量用半導体層
上に形成された誘電体層と、前記誘電体層上に形成され
た金属層とを備え、前記補助容量用半導体層、前記誘電
体層、および前記金属層により補助容量を構成する平面
表示装置の製造方法において、前記基板上に、前記スイ
ッチング素子の半導体層と、前記補助容量用半導体層と
を同時に形成する工程と、前記スイッチング素子のチャ
ネル領域となる部分を覆い、前記スイッチング素子のソ
ース領域、ドレイン領域、及び前記補助容量用半導体層
の全面を露出する形状のマスクを形成する工程と、前記
マスクを介して、前記スイッチング素子のソース領域、
ドレイン領域、及び前記補助容量用半導体層の全面に、
表面濃度が３．２×１０^１９〜２×１０^２０ａｔｏｍｓ
／ｃｍ^３ となるように不純物イオンを注入する工程
と、金属層を成膜し、この金属層をパターニングして、
前記スイッチング素子のゲート電極、及び補助容量用半
導体層に対向する補助容量線を形成する工程とを具備す
ることを特徴とする平面表示装置の製造方法を提供す
る。

【００１２】更に、本発明は、基板上にそれぞれ形成さ
れた薄膜半導体スイッチング素子および駆動回路用薄膜
半導体素子と、前記スイッチング素子に接続された表示
用電極と、前記表示用電極に電気的に接続された補助容
量用半導体層と、前記補助容量用半導体層上に形成され
た誘電体層と、前記誘電体層上に形成された金属層とを
備え、前記補助容量用半導体層、前記誘電体層、および
前記金属層により補助容量を構成する平面表示装置にお
いて、前記駆動回路用薄膜半導体素子は、その上にゲー
ト絶縁膜が形成されたチャネル領域と、このチャネル領
域を挟み不純物イオンが所定濃度でそれぞれ注入された
ソース領域及びドレイン領域とを有する半導体層を備
え、前記駆動回路用薄膜半導体素子のゲート絶縁膜中に
存在する単位面積当りの欠陥数が、１．１×１０^１３／
ｃｍ^２以下であることを特徴とする平面表示装置を提供
する。

【００１３】更にまた、本発明は、基板上に形成された
薄膜半導体スイッチング素子と、前記スイッチング素子
に接続された表示用電極と、前記表示用電極に電気的に
接続された補助容量用半導体層と、前記補助容量用半導
体層上に形成された誘電体層と、前記誘電体層上に形成
された金属層とを備え、前記補助容量用半導体層、前記
誘電体層、および前記金属層により補助容量を構成する
平面表示装置において、前記スイッチング素子は、チャ
ネル領域と、このチャネル領域を挟み不純物イオンがそ
れぞれ注入されたソース領域及びドレイン領域とを有す
る半導体層を備え、前記補助容量用半導体層には前記ス
イッチング素子の前記ソース領域及びドレイン領域と略
等しい濃度の不純物イオンが同一工程で注入され、その
キャリア濃度が１．６×１０^１９/cm^３以上であること
を特徴とする平面表示装置を提供する。

【００１４】本発明の第１の態様に係る平面表示装置
は、補助容量用半導体層に、全面に高濃度に不純物イオ
ンが注入されていることを特徴とする。

【００１５】この第１の態様に係る平面表示装置におい
て、補助容量用半導体層中のｎ型あるいはｐ型不純物の
一方の表面不純物イオン濃度は、３．２×１０^１９〜
２．０×１０^２０ａｔｏｍｓ／ｃｍ^３であることが好ま
しく、４．１×１０^１９〜９．０×１０^１９ａｔｏｍｓ
／ｃｍ^３であることがより好ましい。

【００１６】また、スイッチング素子は、チャネル領域
とこのチャネル領域を挟み、不純物イオンがそれぞれ注
入されたソース領域及びドレイン領域を有する半導体層
を備え、補助容量半導体層に注入されている不純物イオ
ンの表面濃度は、前記ソース領域及びドレイン領域の不
純物イオン濃度と略等しい構成とすることが出来る。

【００１７】この場合、ソース領域及びドレイン領域の
ｎ型あるいはｐ型不純物の表面不純物イオン濃度は、
３．２×１０^１９〜２×１０^２０ａｔｏｍｓ／ｃｍ^３
であることが好ましく、４．１×１０^１９〜９．０×１
０^１９ａｔｏｍｓ／ｃｍ^３であることがより好ましい。

【００１８】補助容量用半導体層中の不純物イオン濃
度、またはソース領域及びドレイン領域のｎ型あるいは
ｐ型不純物の不純物イオン濃度が３．２×１０^１９ａｔ
ｏｍｓ／ｃｍ^３未満では、本発明の効果が得にくくな
り、２．０×１０^２０ａｔｏｍｓ／ｃｍ^３を越えると、
半導体層中の結晶が破壊されることがある。

【００１９】補助容量用半導体層中の不純物イオンは、
リンを主体とするものであることが望ましい。

【００２０】尚、熱活性された不純物イオンのうち実効
的な不純物濃度は、全体の約５０％程度である。従っ
て、１．６×１０^１９/cm^３以上のキャリア濃度を有す
る補助容量半導体層を達成することができる。

【００２１】このように、補助容量半導体層のキャリア
濃度を１．６×１０^１９/cm^３以上とすることで、補助
容量の電圧依存性を抑制することができる。

【００２２】以上のように構成される本発明の第１の態
様に係る平面表示装置は、スイッチング素子の半導体層
上に、もしくは補助容量用半導体層を覆う誘電体層上
に、スイッチング素子のチャネル領域となる部分を覆
い、スイッチング素子のソース領域、ドレイン領域、及
び補助容量用半導体層の全面を露出する形状のマスクを
形成し、このマスクを介して、スイッチング素子のソー
ス領域、ドレイン領域、及び補助容量用半導体層の全面
にｎ型あるいはｐ型不純物の一方の不純物イオンを注入
する方法により製造される。

【００２３】上記平面表示装置の製造方法において、ス
イッチング素子は、その上にゲート絶縁膜が形成された
チャネル領域と、このチャネル領域を挟み不純物イオン
が所定濃度でそれぞれ注入されたソース領域及びドレイ
ン領域とを有する半導体層を備え、スイッチング素子の
ゲート絶縁膜および半導体層中の水素濃度が、好ましく
は１×１０^２１（ａｔｏｍｓ／ｃｍ^３）以下に制御され
ることがよい。

【００２４】この場合、補助容量用半導体層は、全面に
３．２×１０^１９〜２×１０^２０ａｔｏｍｓ／ｃｍ^３の
濃度となるようにｎ型あるいはｐ型不純物の一方の不純
物イオンが注入されていることが望ましいことは、上述
の通りである。

【００２５】なお、この不純物イオンの注入時において
発生させたイオン種を質量分離することなく全て打ち込
む技術を用いた場合には、スイッチング素子のゲート絶
縁膜および半導体中の水素は、補助容量の半導体層への
不純物イオンの注入時に注入される。

【００２６】スイッチング素子のゲート絶縁膜および半
導体層中の水素濃度を１×１０^２１（ａｔｏｍｓ／ｃｍ
^３）以下に制御することは、以下の方法により行うこと
が可能である。

【００２７】（１）不純物イオンの注入時に前記スイッ
チング素子を覆うレジストの膜厚を厚くすること。例え
ば、レジストの膜厚は、１．３〜１．５μｍ程度である
のが好ましい。

【００２８】（２）スイッチング素子のゲート絶縁膜お
よび補助容量の誘電体層上から不純物イオンを注入する
場合、これらゲート絶縁膜および誘電体層の膜厚を薄く
するとともに、注入する不純物濃度を減らすこと。例え
ば、ゲート絶縁膜および誘電体層の膜厚を７２０〜８８
０ｎｍ程度とし、注入する不純物濃度を１．５×１０
^１５ａｔｏｍｓ／ｃｍ²程度とすることが好ましい。

【００２９】（３）不純物イオンの注入時のソースガス
中の水素濃度を減らすこと。例えば、この水素濃度を２
０％以下とすることが好ましい。

【００３０】なお、スイッチング素子のゲート絶縁膜お
よび半導体層中の水素濃度を１×１０^２１（ａｔｏｍｓ
／ｃｍ^３）以下に制御することにより、スイッチング素
子のゲート絶縁膜および半導体層中に存在する単位体積
当りの欠陥数（不対電子数）を、６．９１×１０^１８／
ｃｍ^３以下とすることが可能である。

【００３１】本発明の第２の態様に係る平面表示装置
は、駆動回路用薄膜半導体素子のゲート絶縁膜中に存在
する単位面積当りの欠陥数（不対電子数）が、１．１×
１０^{１ ３}／ｃｍ^２以下であることを特徴とする。

【００３２】この場合、補助容量用半導体層は、全面に
３．２×１０^１９〜２．０×１０^{２ ０}ａｔｏｍｓ／ｃｍ
^３の濃度となるように不純物イオンが注入されているこ
とが望ましいことは、上述の通りである。

【００３３】以上のように構成される本発明の第２の態
様に係る平面表示装置は、駆動回路用薄膜半導体素子の
ソース領域、ドレイン領域、及び補助容量用半導体層に
不純物イオンを注入する際に使用されたマスクを除去す
るためのプラズマアッシングを、駆動回路用薄膜半導体
素子のゲート絶縁膜中に存在する単位面積当りの欠陥数
（不対電子数）が、１．１×１０^１３／ｃｍ^２以下とな
るような条件で行う方法により製造される。

【００３４】なお、駆動回路用薄膜半導体素子のゲート
絶縁膜中に存在する単位面積当りの欠陥数（不対電子
数）が、１．１×１０^１３／ｃｍ^２以下となるような条
件としては、不純物イオンを注入する工程の後、マスク
をアッシング処理により除去し、このアッシングパワー
を１０００Ｗ以下に設定することが挙げられる。

【００３５】以下、本発明の第１の態様に係る平面表示
装置の原理および作用について、より詳細に説明する。

【００３６】本発明者らは、実験を繰り返した結果、補
助容量における誘電体の劣化は、主に駆動電圧が高いこ
とに起因することを独自に知得するに至った。

【００３７】以下、平面表示装置として液晶表示装置を
例にして、上記知得について詳細に説明する。液晶表示
装置で主流であるアクティブマトリクス型では、スイッ
チング素子として薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ
Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を用いることが多
く、このＴＦＴの製造工程には、基板上に半導体層、誘
電体層、金属層を順に積層する工程が含まれることが多
い。このため、ＴＦＴを用いた液晶表示装置において補
助容量を用いる場合には、製造工程を簡単にするため、
誘電体を半導体層と金属層で挟んだＭＯＳ構造の補助容
量が多く用いられる。

【００３８】従来、このような補助容量では、半導体層
に部分的にしかドープできなかった。これは製造工程を
より簡単にするためであるが、このことにより液晶表示
装置の駆動電圧を高くしなければならなかった。

【００３９】本発明者らは、誘電体の劣化による点欠陥
不良の発生率を調べる実験を繰り返した結果、駆動電圧
が高い液晶表示装置では点欠陥不良が増加することを見
出した。

【００４０】このように、誘電体を半導体層と金属電極
により挟んだ構造の補助容量を備えた平面表示装置で
は、駆動電圧を下げることにより、誘電体層の劣化を抑
えることができるものと考えられる。

【００４１】ところが、従来の平面表示装置では、駆動
電圧を下げると表示を正常に保てなくなるために、駆動
電圧を下げることができなかった。

【００４２】以下、この問題について、液晶表示装置を
例にして詳しく説明する。

【００４３】液晶表示装置の表示を正常に保つために
は、補助容量は、駆動電圧の範囲で変化率が小さくなけ
ればならない。具体的には、駆動電圧の範囲で容量の最
大値をＣ_ｍａｘ、最小値をＣ_ｍｉｎとし、ΔＣ＝Ｃ
_ｍａｘ−Ｃ_ｍｉｎとした場合、容量の変化率ΔＣ／Ｃ
_ｍａｘを１％以内にする必要がある。

【００４４】ところが、従来の液晶表示装置の補助容量
は、低い電圧範囲で十分な容量が得られなかったので、
容量の変化率を小さくするためには、高い電圧範囲で駆
動しなければならなかった。

【００４５】図１は、液晶表示装置の補助容量のＣ−Ｖ
特性を示す図である。図１において、曲線Ａは、誘電体
を半導体層と金属により挟んだ従来のＭＯＳ構造の補助
容量のＣ−Ｖ特性を示す。この場合、金属層に電圧Ｖ
_ｃｓを、半導体層に電圧Ｖ_{ｓｉ ｇ}を印加しており、駆動
電圧はＶ_ｃｓ−Ｖ_ｓｉｇであり、図中、横軸はこの駆動
電圧である。また、縦軸は補助容量の容量Ｃを誘電体の
容量Ｃ_ｏで割った値であり、Ｃ_ｏは定数であって、Ｃ／
Ｃ_ｏの最大値は１である。

【００４６】図１の曲線Ａに示すように、従来の液晶表
示装置の補助容量では、低い電圧範囲では容量を形成し
なくなるので、容量の変化率を少なくするには、高い電
圧範囲で駆動する必要があった。例えば、図１の曲線Ａ
に示す例では、電圧を６Ｖ以上の範囲にする必要があ
り、半導体層に印加する電圧Ｖ_ｓｉｇを１〜９Ｖとした
場合には、金属層に印加する電圧Ｖ_ｃｓは１５Ｖ、駆動
電圧は６Ｖ〜１４Ｖという高い範囲になった。

【００４７】これに対し、本発明の第１の態様では、上
述のように、補助容量用半導体層に高濃度に不純物イオ
ンを注入することにより上記問題点を解決した。即ち、
補助容量を、半導体層に高濃度不純物がドープされたＭ
ＯＳ構造とすることにより、図１の直線Ｂに示すよう
に、容量が電圧依存性を持たないようになり、そのた
め、誘電体層に印加する電界を低減することが可能とな
る。

【００４８】また、この場合、図２に示すように、補助
容量の半導体層に不純物を高濃度にイオン注入する工程
において、同時に、ｎｃｈ（ｐｃｈ）ＴＦＴのソース／
ドレイン領域へもイオン注入を行う。このとき、ｎｃｈ
（ｐｃｈ）ＴＦＴのチャネル部およびｐｃｈ（ｎｃｈ）
ＴＦＴの全体をレジストマスクにより覆う必要がある。

【００４９】不純物注入の際に用いるソースガスは、ド
ーパントガスを水素で約３０％に希釈したガスを用いる
ため、質量分離を行わないでソースガスを注入する場合
にはドーパントのイオン注入と同時にその約３倍の水素
がイオン注入されることになる。水素はドーパントに比
べ重量が軽く、深くまで注入されるため、レジストの膜
厚が薄い場合には、レジストを突き抜け、ＴＦＴのゲー
ト絶縁膜および半導体層にまで達してしまう。その際、
薄膜トランジスタのチャネル領域のゲート絶縁膜および
半導体層に欠陥を発生させ、ＴＦＴのしきい値が高くな
ったり、移動度が低下する、などの性能劣化を発生させ
てしまう。

【００５０】これに対し、上述のように、薄膜トランジ
スタのゲート絶縁膜および半導体層中の水素濃度を１×
１０^２１（ａｔｏｍｓ／ｃｍ^３ ）以下にすることによ
り、このような問題点を解決することが出来る。

【００５１】薄膜トランジスタのゲート絶縁膜および半
導体層中の水素濃度を１×１０^２１（ａｔｏｍｓ／ｃｍ
^３ ）以下にすることは、上述したように、イオン注入
の際にＴＦＴ部のレジストマスクの膜厚を厚くするこ
と、注入する不純物濃度を低減する（ＴＦＴのゲート絶
縁膜および補助容量の誘電体層の薄膜化を伴う）こと、
希釈する水素の濃度を低減することなどの方法により達
成することが出来る。このように、ゲート絶縁膜および
半導体層中の水素濃度を１×１０^２１（ａｔｏｍｓ／ｃ
ｍ^３）以下に抑制することで、ＴＦＴの性能劣化を防ぐ
ことが可能である。

【００５２】なお、ＴＦＴのゲート絶縁膜および半導体
層に水素が注入されると、欠陥が発生し、ＴＦＴの特性
が劣化し、しきい値が高くなる。ゲート絶縁膜および半
導体層に注入される水素濃度と、ＴＦＴのしきい値の関
係を、図３に示す。図３から、水素濃度が１×１０^２１
（ａｔｏｍｓ／ｃｍ^３）を超えると、しきい値がｎｃｈ
ＴＦＴ、ｐｃｈＴＦＴともに高くなり、しきい値の規格
を外れるため、水素濃度を１×１０^２１（ａｔｏｍｓ／
ｃｍ^３）以下に抑えることが望ましいことがわかる。

【００５３】以上のように、ＴＦＴのゲート絶縁膜およ
び半導体層中の水素濃度を１×１０ ^２１（ａｔｏｍｓ／
ｃｍ^３）以下に制御することにより、補助容量がＭＯＳ
構造を有する場合にもＴＦＴが性能劣化を示さず、高品
質、高信頼性が満たされる平面表示装置を実現すること
ができる。

【００５４】一方、アクティブマトリクス型液晶表示装
置において、最近では、活性層にポリシリコンを用い
て、従来の画素に電位を書き込むためのトランジスタだ
けでなく、その駆動を行う回路を構成するトランジスタ
も同時に基板上に作りこんでしまうタイプの液晶表示装
置の生産も盛んになってきた。

【００５５】このタイプの液晶表示装置においては、そ
の駆動回路を構成するためにポリシリコンを用いた薄膜
トランジスタを用いるが、従来個々の画素に画素電位を
書き込むためのトランジスタに要求されていた機能が、
単なるＯＮ・ＯＦＦのスイッチ動作に限定されていたた
め、その特性に対しても比較的自由度が大きかったのに
対し、駆動回路を構成するトランジスタに要求される特
性には、そのしきい値、移動度等を精密に制御すること
が要求される。

【００５６】ここで要求されるトランジスタの特性に
は、製造された時点での特性と、ある程度使用した後に
おける特性があるが、製造されたデバイスの信頼性を保
証する意味で、当然ある程度使用した後においてもその
特性が規格を満たしていることが必要となる。ある程度
使用した場合の特性を変動させる要因として、一つにゲ
ート絶縁膜中の可動イオンがある。

【００５７】一般的にゲート絶縁膜として用いられる酸
化シリコン膜中に、ナトリウムや水素等のイオンが存在
すると、トランジスタ動作時に印加されるゲート電圧に
よって膜中の上記イオンが酸化シリコン膜中を移動し、
その膜中の分布が変わることによって、トランジスタの
しきい値をシフトさせる。このため、ある程度使用した
後においても初期状態と特性の変化を生じさせないため
には、これらのイオンのゲート絶縁膜中の濃度をある濃
度以下に制限する必要がある。

【００５８】上記イオンのうち、ナトリウムについて
は、製造工程中の汚染によって生じるため、工程管理を
慎重に行うことによって回避できるが、水素の場合は事
情が異なる。液晶表示装置は、ほとんどの場合、大面積
のガラス基板上に作成されるため、一般のシリコン基板
上に作成されるトランジスタと異なり、ゲート絶縁膜に
用いられる酸化シリコン膜に、プラズマＣＶＤで形成さ
れる堆積膜を使用することが多い。

【００５９】プラズマＣＶＤで形成された酸化シリコン
膜中には、シリコン基板上に形成されるトランジスタで
用いられる、シリコンを熱で酸化して形成される熱酸化
膜と比較して非常に多くの水素が存在し、このうち一部
が可動性イオンとなってしまうだけで、大きなしきい値
の変動となって現れてしまうため、大量に存在する水素
をいかに可動イオンとしないかが重要なポイントとな
る。

【００６０】しかしながら、前述したように、プラズマ
ＣＶＤで作成した酸化シリコン膜中には、もともと水素
が多量に存在するため、可動イオンとなる水素を膜中の
水素量そのもので制御することは非常に困難であった。

【００６１】これに対し、本発明の第２の態様は、駆動
回路を形成する薄膜トランジスタのゲート絶縁膜中に存
在する単位面積当りの欠陥（不対電子）密度を、１．１
×１０^１３／ｃｍ^２以下にすることにより、上述の問題
点を解決した。

【００６２】即ち、ゲート絶縁膜中に存在する単位面積
当りの欠陥（不対電子）密度を、１．１×１０^１３／ｃ
ｍ^２以下にすることにより、ある程度使用した後でも、
トランジスタ特性の変動が少ない、信頼性の高い液晶表
示装置を得ることが可能となった。

【００６３】本発明の第２の態様の作用は、次の通りで
ある。

【００６４】すなわち、プラズマＣＶＤで形成された酸
化シリコン膜中の可動イオンとなる水素は、成膜時には
もともとＳｉ−Ｈの形で存在し、その結合がプロセス要
因によって切断されることによって発生する。この水素
が膜中を移動することによってトランジスタ特性の変動
要因となるため、特性変動を小さくするためには、膜中
のＳｉ−Ｈの結合をなるべく切断しなければ良い。

【００６５】具体的には、平面表示装置、例えば液晶表
示装置の製造プロセスにおいて、駆動回路用薄膜半導体
素子のチャネル領域となる部分のゲート絶縁膜を覆うマ
スクを形成し、このマスクを介して、駆動回路用薄膜半
導体素子のソース領域、ドレイン領域、及び補助容量用
半導体層の全面に不純物イオンを注入し、その後、プラ
ズマアッシングによりマスクを除去するが、この際のプ
ラズマエッチングを、ゲート絶縁膜、例えば酸化シリコ
ン膜中のＳｉ−Ｈの結合を切断しないような条件で行え
ばよい。

【００６６】このようなプラズマアッシングの条件とし
ては、プラズマのパワーを、例えば、１０００Ｗ以下に
低く抑えることが挙げられる。

【００６７】ゲート絶縁膜中の欠陥（不対電子）密度
は、Ｓｉ−Ｈ結合が切れた後の未結合状態のＳｉ−の密
度、すなわちゲート絶縁膜中に多量に存在する水素のう
ち、問題となる可動性イオンとなる水素の密度を示すた
め、これを１．１×１０^１３／ｃｍ^２ 以下とすること
により、ある程度使用した後のトランジスタの特性変動
を小さく（０．６Ｖ以下に）おさえることができ（図
４）、トランジスタ特性の変動が少ない、信頼性の高い
液晶表示装置を得ることが可能である。

【００６８】

【発明の実施の形態】以下、図面を参照して、本発明の
種々の実施の形態について説明する。なお、これら実施
形態では、平面表示装置として、液晶表示装置を用いた
例を示す。

【００６９】本発明の第１の実施形態に係る液晶表示装
置は、本発明の第１の態様に対応するものであり、補助
容量の半導体層に不純物を高濃度に注入したことを特徴
とする。ここでは主に各画素内に配置される補助容量に
ついて説明するが、駆動回路部内の補助容量についても
同様である。

【００７０】まず図５〜図７を参照して、本実施形態に
係る液晶表示装置の主要な構造について説明する。

【００７１】図５は、本実施形態に係る液晶表示装置の
全体を示す平面図である。この液晶表示装置は、アクテ
ィブマトリクス型であり、画素部Ａとドライバー部（駆
動回路部）Ｂとから構成される。

【００７２】図６は、本実施形態に係る液晶表示装置の
画素部の一部を拡大して示す平面図である。図６におい
て、隣接する２本の走査線４０と隣接する２本の信号線
３０とに囲まれた領域内に、表示用電極として画素電極
６０が形成されている。そして、走査線４０と信号線３
０との交点部に画素スイッチング用の薄膜トランジスタ
（以下、画素ＴＦＴと呼ぶ。）１０が形成され、この画
素ＴＦＴ１０を介して画素電極６０は走査線４０および
信号線３０に接続されている。

【００７３】また、補助容量を形成するための電極とし
て補助容量線７０が走査線４０と略平行に配置され、こ
の補助容量線７０の下に補助容量用半導体層１２６が配
置されている。こうして、補助容量線７０、ゲート絶縁
膜、補助容量用半導体層１２６によりＭＯＳ構造の補助
容量が形成される。補助容量線７０と補助容量用半導体
層１２６間に対応するゲート絶縁膜が補助容量の誘電体
層として機能する。

【００７４】図７は、本実施形態に係る液晶表示装置に
おける画素部Ａとドライバー部Ｂとを含めた構成を示す
断面模式図である。この図に示す液晶表示装置は、アレ
イ基板１と対向基板２とにより液晶２２０を挟持して構
成されている。

【００７５】まず、アレイ基板１の画素部には、ガラス
基板１００上に画素ＴＦＴ１０が形成されている。この
画素ＴＦＴ１０は、ガラス基板１００上にアンダーコー
ト層１１０を介して形成された半導体層５０を有し、こ
の半導体層５０は、ｎ型の不純物イオン、ここではリン
が高濃度に注入されたドレイン領域１２１及びソース領
域１２５と、ｎ型の不純物イオンが低濃度に注入された
ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領
域１２２、１２４、及びこのＬＤＤ領域１２２、１２４
に挟まれたチャネル領域１２３を含む。

【００７６】画素ＴＦＴ１０は、この半導体層５０を覆
って形成された誘電体となるゲート絶縁膜１４０、この
ゲート絶縁膜１４０上に形成されたゲート電極１５１、
さらにゲート電極１５１を覆って形成された層間絶縁膜
１６０、この層間絶縁膜１６０上に形成され、ドレイン
領域１２１に接続されるドレイン電極１７１、及びソー
ス領域１２５に接続されるソース電極１７２から構成さ
れている。

【００７７】そして、この画素ＴＦＴ１０を覆って保護
絶縁膜１８０が形成され、さらに保護絶縁膜１８０上に
は透明な有機絶縁膜１９０が形成されている。この有機
絶縁膜１９０上に画素電極２００が形成され、コンタク
トホールを介してソース電極１７１に接続されている。

【００７８】さらに、画素電極２００上には、配向膜２
１０が形成されている。そして、補助容量となる部分に
は半導体層５０と同レベル（同一平面）の層に補助容量
用半導体層１２６が形成され、その上にゲート絶縁膜１
４０からなる誘電体が、更にその上に補助容量線70と一
体形成される補助容量金属層１５２が形成されている。
この補助容量用半導体層１２６は、その全面にｎ型の不
純物イオンが高濃度に注入されている。例えば、画素Ｔ
ＦＴ１０のドレイン領域１２１及びソース領域１２５と
同等、もしくはＰ型駆動回路ＴＦＴ９０のドレイン領域
１２７及びソース領域１２９と同等の濃度で注入されて
いる。

【００７９】本実施形態においては、画素ＴＦＴがｎ型
ＴＦＴにより構成されており、補助容量用半導体層は画
素ＴＦＴおよびＮ型駆動回路ＴＦＴのドレイン領域およ
びソース領域、および駆動回路部の補助容量用半導体層
が同等の濃度で注入される。そして、補助容量用半導体
層１２６には、ｎ型不純物としてリンが３．２×１０
^１９〜２×１０^２０ａｔｏｍｓ／ｃｍ^３の濃度で注入さ
れている。そして、補助容量線７０に形成された開口を
介してソース電極１７２が補助容量用半導体層１２６に
接続されている。

【００８０】このような構成により、補助容量用半導体
層１２６は、画素電極２００と同電位となり、補助容量
用半導体層１２６と補助容量金属層１５２とにより誘電
体としてゲート絶縁膜１４０を挟むことにより、補助容
量を構成している。

【００８１】なお、ドライバー部Ｂに形成されるＮ型駆
動回路ＴＦＴ８０は、上述した画素ＴＦＴ１０と同様の
構成であり、半導体層５０Ｎを有し、この半導体層５０
Ｎは、ドレイン領域１３０、ソース領域１３４、ＬＤＤ
領域１３１，１３３、およびチャネル領域１３２を有し
ており、これらの各領域と、ゲート電極１５５、ドレイ
ン電極１７６、およびソース電極１７７からＮ型駆動回
路ＴＦＴ８０が構成される。

【００８２】また、Ｐ型駆動回路ＴＦＴ９０の半導体層
５０Ｐは、ｐ型不純物イオン、ここではボロンが高濃度
にドープされたドレイン領域１２７及びソース領域１２
９を有し、チャネル領域１２８は、画素ＴＦＴ１０のチ
ャネル領域１２３と同様の不純物濃度を有している。そ
して、これらの各領域と、ゲート電極１５４、ドレイン
電極１７４、およびソース電極１７５からＰ型駆動回路
ＴＦＴ９０が構成される。なお、ｐ型駆動回路ＴＦＴ９
０は、ＬＤＤ領域のない構造となっている。

【００８３】次に、対向基板２は、ガラス基板３００を
有し、このガラス基板３００上には着色層３１０が形成
され、更に、この着色層３１０上に、対向電極３２０及
び配向膜３３０が形成されている。そして、これらアレ
イ基板１と対向基板２との間に液晶２２０が封入されて
いる。

【００８４】次に、図８（ａ）〜９（ｇ）を参照して、
本実施形態に係る液晶表示装置の製造方法について説明
する。本実施形態に係る液晶表示装置の製造方法は、特
定の工程順により、補助容量用半導体層１２６にｎ型不
純物あるいはｐ型不純物の一方の不純物を高濃度に注入
したことを特徴とする。

【００８５】まず、アレイ基板１を次のようにして製造
する。図８（ａ）に示すように、ガラス基板１００上に
プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）法により、膜厚１００ｎｍの酸化シ
リコン膜からなるアンダーコート層１１０、及び膜厚５
０ｎｍの非晶質シリコン薄膜１２０を連続して成膜し、
この非晶質シリコン薄膜１２０にイオンドーピング法に
よりＢ_２Ｈ_６／Ｈ_２をソースガスとしてボロンを低濃度
に注入する。ここで、加速電圧は１０ｋｅＶ、ドーズ量
は４×１０^１１ａｔｏｍｓ／ｃｍ^２とした。

【００８６】次に、ＥＬＡ（エキシマレーザーアニー
ル）法により非晶質シリコン薄膜１２０を多結晶化した
後、フォトリソグラフィ工程により島状にエッチング加
工し、図８（ｂ）に示すように、画素ＴＦＴ１０、Ｐ型
駆動回路ＴＦＴ９０、Ｎ型駆動回路ＴＦＴ８０を構成す
るそれぞれの半導体層５０、５０Ｐ、５０Ｎと、補助容
量用半導体層１２６を形成する。その後、プラズマＣＶ
Ｄ法により全面に酸化シリコンからなるゲート絶縁膜１
４０を１４０ｎｍの膜厚に成膜する。

【００８７】次に、図８（ｃ）に示すように、ゲート絶
縁膜１４０上に、レジスト膜からなるマスク１３５を形
成する。このマスク１３５は、画素ＴＦＴ１０及びＮ型
駆動回路ＴＦＴ８０のドレイン領域１２１、１３０及び
ソース領域１２５、１３４と補助容量用半導体層１２６
の全面を露出させ、Ｐ型駆動回路ＴＦＴ９０の半導体層
５０Ｐの全面を覆う形状にパターニングされている。

【００８８】また、このマスクの膜厚は１．４μｍであ
って、ゲート絶縁膜および半導体層中の水素濃度が３．
２×１０^２０ａｔｏｍｓ/cm^３となるよう制御される。

【００８９】そして、ＰＨ_３ ／Ｈ_２ をソースガスと
して用いて、加速電圧７０ｋｅＶ、ドーズ量２×１０
^１５ａｔｏｍｓ／ｃｍ^２ でリンを高濃度に注入する。
これにより、補助容量用半導体層１２６の全面に高濃度
のリンが注入されたことになる。この注入条件により、
注入されたリン濃度を３．２×１０^１９〜２．０×１０
^２０ａｔｏｍｓ／ｃｍ^３ の範囲に制御する。

【００９０】次に、マスクを除去した後、図８（ｄ）に
示すように、ゲート絶縁膜１４０上にスパッタ法により
ＭｏＷ合金層１３６を３００ｎｍの膜厚に被着する。

【００９１】その後、フォトリソグラフィによりＰ型駆
動回路ＴＦＴ９０のチャネル領域１２８となる領域上
に、ＭｏＷ合金層１３６を所定の形状にパターニングし
てゲート電極１５４を形成し、このゲート電極１５４を
マスクとして用いて、Ｂ_２Ｈ_６／Ｈ_２をソースガスとし
て、加速電圧８０ｋｅＶ、ドーズ量２×１０^１５ａｔｏ
ｍｓ／ｃｍ^２で、半導体層５０Ｐにボロンを高濃度に注
入し、Ｐ型駆動回路ＴＦＴ９０のドレイン領域１２７お
よびソース領域１２９を形成する（図９（ｅ））。

【００９２】次いで、ＭｏＷ合金層を更に所定の形状に
パターニングして、画素ＴＦＴ１０のゲート電極１５
１、Ｎ型駆動回路ＴＦＴ８０のゲート電極１５５、及び
補助容量線１５２を形成する。この補助容量線１５２に
は、コンタクトホールも同時に形成する。

【００９３】その後、画素ＴＦＴ１０のゲート電極１５
１、Ｎ型駆動回路ＴＦＴ８０のゲート電極１５５をマス
クとして用いて、ＰＨ_３／Ｈ_２をソースガスとして、加
速電圧８０ｋｅＶ、ドーズ量５×１０^１３ａｔｏｍｓ／
ｃｍ^２ で、半導体層５０、５０Ｎにリン（Ｐ）を低濃
度に注入し、画素ＴＦＴ１０のＬＤＤ１２２、１２４、
およびＮ型駆動回路ＴＦＴ８０のＬＤＤ領域１３１、１
３３を形成する（図９（ｆ））。

【００９４】そして、N₂雰囲気中で５００℃、１時間の
熱活性を行うことにより、キャリア濃度が２．５×１０
^１９/cm^３となるよう制御する。

【００９５】次に、プラズマＣＶＤ法を用いて酸化シリ
コンからなる層間絶縁膜１６０を６００ｎｍの膜厚に被
着し、画素ＴＦＴ１０のドレイン領域１２１およびソー
ス領域１２５、補助容量用半導体層１２６、Ｐ型駆動回
路ＴＦＴ９０のドレイン領域１２７およびソース領域１
２９、Ｎ型駆動回路ＴＦＴ８０のドレイン領域１３０お
よびソース領域１３４のそれぞれに対応するコンタクト
ホールを形成して、Ａｌなどの単体またはその積層膜あ
るいは合金膜を形成し、これをパターニングすることに
より、画素ＴＦＴ１０のドレイン電極１７１、ソース電
極１７２、Ｐ型駆動回路ＴＦＴ９０のドレイン電極１７
４、ソース電極１７５、Ｎ型駆動回路ＴＦＴ８０のドレ
イン電極１７６、ソース電極１７７を形成する。

【００９６】さらに、プラズマＣＶＤ法により窒化シリ
コンからなる保護絶縁膜１８０を成膜し、画素ＴＦＴ１
０のソース電極１７２に至るコンタクトホールを形成
し、その後、膜厚２μｍの透明有機絶縁膜１９０を成膜
し、やはり画素ＴＦＴ１０のソース電極１７２に至るコ
ンタクトホールを形成する。

【００９７】そして、スパッタ法により膜厚１００ｎｍ
のＩＴＯ（Ｉｎｄｉｕｍ ＴｉｎＯｘｉｄｅ）膜を成膜
して所定の形状にパターニングし、画素電極２００を形
成する。

【００９８】そして最後に、低温キュア型のポリイミド
を印刷塗布し、ラビング処理を行って配向膜２１０を形
成し、図９（ｇ）に示すようなアレイ基板１を得る。

【００９９】一方、対向基板２は、次のようにして製造
される。すなわち、まず、ガラス基板３００上に顔料が
分散された赤、緑、青の３色の着色層３１０をそれぞれ
ストライプ上に形成する。

【０１００】そして、スパッタ法により膜厚１００ｎｍ
のＩＴＯ膜を成膜し、対向電極３２０とする。この上に
ポリイミドを印刷塗布しラビング処理を行って、配向膜
３３０を形成し、対向基板２を得る。

【０１０１】以上のように製造したアレイ基板１と対向
基板２をそれぞれの配向膜２１０、３３０の面が対向す
るように配置し、図示しないシール材により貼り合わせ
る。このシール材には、液晶注入口が設けられており、
この液晶注入口から真空注入法を用いて液晶２２０を注
入し、その後、この液晶注入口を封止材で封止して、図
７に示すような液晶表示装置が得られる。

【０１０２】以上説明した製造方法により得られる液晶
表示装置では、誘電体としてのゲート絶縁膜１４０を補
助容量用半導体層１２６と補助容量金属層１５２により
挟んだＭＯＳ構造の補助容量において、補助容量用半導
体層１２６に注入するｎ型不純物イオンの表面濃度を、
画素ＴＦＴ１０もしくはＮ型駆動回路ＴＦＴ８０のドレ
イン領域１２１、１３０、及びソース領域１２５、１３
４と同等にし、本実施形態においては、５×１０^１９/c
m^３とすることができた。以下、この不純物イオンの濃
度範囲について検討する。

【０１０３】図１０は、補助容量用半導体層１２６に注
入する不純物イオン濃度を変化させたときの、補助容量
のＣ−Ｖ特性を示す。横軸は駆動電圧を示し、縦軸は、
誘電体の容量をＣ_ｏ、補助容量の容量をＣとしたときの
Ｃ／Ｃ_ｏを示している。Ｃ_ｏは定数であって、Ｃ／Ｃ_ｏ
の最大値は１である。

【０１０４】図１０に示すように、注入不純物イオン濃
度が１×１０^１４ａｔｏｍｓ／ｃｍ ^３の場合には、駆動
電圧が低いときの容量が低く、駆動電圧を変化させたと
きの容量の変化が非常に大きいが、注入不純物イオン濃
度を１×１０^１６ａｔｏｍｓ／ｃｍ^３ と上昇させる
と、駆動電圧が低いときの容量がやや大きくなる。そし
て不純物イオン濃度を１０^１９ａｔｏｍｓ／ｃｍ^３ 台
まで高くすると、駆動電圧が低いときの容量はさらに大
きくなり、駆動電圧を変化させたときの容量の変化が減
少する。これは、不純物イオン濃度を高くすることによ
り、半導体層の空乏化が起こらなくなるからである。

【０１０５】このように、補助容量用半導体層１２６へ
ここではｎ型不純物イオンを高濃度に注入することによ
り、補助容量の電圧依存性を少なくすることができる。
そして、これにより、液晶表示装置の駆動電圧を下げる
ことが可能になる。

【０１０６】補助容量用半導体層１２６の不純物イオン
濃度の好適な範囲について、さらに詳しく検討する。図
１１は、補助容量用半導体層１２６へ注入するｎ型不純
物イオン表面濃度を変化させて液晶表示装置を製造し、
補助容量用半導体層１２６に印加する電圧Ｖ_ｓｉｇを１
〜９Ｖ、補助容量線７０に印加する電圧Ｖ_ｃｓを５Ｖと
し、駆動電圧Ｖ_ｓｉｇ−Ｖ_ｃｓを−４Ｖ〜４Ｖとしたと
きの、補助容量の容量の変化率ΔＣ／Ｃ_ｍａｘを示すグ
ラフである。液晶表示装置の表示を正常に保つために
は、前述のように補助容量の容量の変化率ΔＣ／Ｃ
_ｍａｘは１％以内である必要があるが、ｎ型不純物イオ
ン濃度を３．２×１０^１９〜２．０×１０^２０ａｔｏｍ
ｓ／ｃｍ^３ と高濃度にすることにより、このことを実
現することができる。

【０１０７】以上で検討したように、誘電体を半導体層
と金属により挟んだ構造の補助容量を備えた平面表示装
置において、補助容量用半導体層１２６に注入する不純
物イオンの濃度を高濃度、望ましくは３．２×１０^１９
〜２×１０^２０ａｔｏｍｓ／ｃｍ^３とすることにより、
補助容量の電圧依存性を効果的に減少させ、平面表示装
置の駆動電圧を大きく低減することができる。この補助
容量用半導体層１２６の不純物イオンの濃度は、同時に
形成されるＴＦＴのソース領域、ドレイン領域の不純物
イオン濃度と同等であるとき、高濃度であるという。

【０１０８】本実施形態の平面表示装置では、補助容量
用半導体層１２６に、リンを３．２×１０^１９〜２×１
０^２０ａｔｏｍｓ／ｃｍ^３の濃度となるようにドープす
ることにより、キャリア濃度を１．６×１０^１９/cm^３
以上とすることができ、従来の液晶表示装置において発
生するリーク電流等を抑え、平面表示装置の品質と信頼
性を向上させることができる。このようにして、本発明
形態に係る平面表示装置では、点欠陥不良の数が、従来
の平面表示装置の約半分に減少した。

【０１０９】また、本実施形態においては、画素ＴＦＴ
１０の半導体層５０と画素部の補助容量用半導体層１２
６は完全にセパレートされているが、つながっていても
良い。

【０１１０】また、補助容量用半導体層の全面とは補助
容量金属層１５２と重畳している部分を指し、金属と重
畳していない部分は必ずしもｎ型不純物イオンが注入さ
れていなくても良い。

【０１１１】以上説明した実施形態では、液晶表示装置
の例について説明したが、本発明は、誘電体を半導体層
と金属により挟んだ構造の補助容量を備えた平面表示装
置一般、例えばエレクトロルミネッセント（ＥＬ）を用
いた表示装置等に適用することができる。

【０１１２】次に、本発明の第２の態様に対応する第２
の実施形態に係る液晶表示装置について説明する。

【０１１３】図１２（ａ）〜（ｅ）は、本実施形態に係
る液晶表示装置の、駆動回路の製造工程を示す断面図で
ある。図１２（ａ）に示すように、まずガラスなどの絶
縁基板４００上に、活性層となる非晶質シリコン薄膜４
０１をプラズマＣＶＤ法を用いて５０ｎｍの厚さに形成
する。この非晶質シリコン薄膜４０１をエキシマレーザ
ーなどにより加熱・結晶化させ、多結晶シリコン薄膜４
０１を得る。この多結晶シリコン薄膜４０１を写真食刻
法を用いて島状に加工する。

【０１１４】次いで、図１２（ｂ）に示すように、全面
にゲート絶縁膜となる酸化シリコン膜４０２をプラズマ
ＣＶＤ法により１００ｎｍの厚さに形成する。そして、
コンデンサとなる部分の下部電極及びトランジスタのソ
ース・ドレイン部を選択的に形成するため、感光性樹脂
層４０３を選択的に形成する。

【０１１５】続いて、感光性樹脂層４０３をマスクとし
て用いて、リンなどのｎ型不純物を注入し、コンデンサ
の下部電極４０４及びソース・ドレイン拡散領域４０５
を形成する。

【０１１６】その後、プラズマアッシング法により、不
要となった感光性樹脂層４０３を剥離する。この際、プ
ラズマのパワーをあまり高くしたり、アッシング時間を
あまり長くしたりすると、下部に存在する酸化シリコン
膜４０２中に存在するＳｉ−Ｈ結合を切断してしまい、
トランジスタの特性（しきい値）変動を生じさせてしま
うため、これを防止するため、ゲート絶縁膜中の欠陥数
（不対電子数）を１．１×１０^１３／ｃｍ^２ 以下とす
るようパワー及び時間に上限を設ける。

【０１１７】図１３に示すように、パワーが１０００Ｗ
を越えると、欠陥数が増大するため、パワーは１０００
Ｗ以下に設定された。例えば、パワー１０００Ｗで合計
処理時間２００秒のアッシング処理を行うことにより、
欠陥数（不対電子数）を１．１×１０^１３／ｃｍ^２以下
とすることが出来る。

【０１１８】このアッシング処理時間は、ジャストアッ
シングを１００％とし、さらにオーバーアッシングを行
い、剛性２００％のアッシングを行うように設定される
が、オーバーアッシング処理は感光性樹脂が基板面内で
剥離されていればよく、概ねジャストエッチング処理よ
りも小さく設定される。

【０１１９】次に、図１２（ｃ）に示すように、金属薄
膜をスパッタリング法により３００ｎｍの厚さに形成し
た後、ゲート配線部等の必要部位以外を写真食刻法によ
り除去して、ゲート電極４０６を形成する。続いて、こ
こで形成したゲート電極４０６をマスクとして用いて、
多結晶シリコン薄膜４０１に自己整合的にリンなどのｎ
型不純物を低濃度で注入し、図１２（ｄ）に示すよう
に、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）領域４０７を形成した後、活性化のための熱処理を
行う。

【０１２０】次に、プラズマＣＶＤ法により層間絶縁膜
である酸化シリコン膜４０８を形成する。更に、スパッ
タリング法により画素電極であるＩＴＯ膜４０９を１０
０ｎｍの厚さに形成し、写真食刻法を用いて必要部以外
を除去する。続いて、写真食刻法を用いてソース・ドレ
イン部の開孔を形成する。

【０１２１】その後、スパッタリング法によって、ソー
ス・ドレイン電極及び信号配線を形成するアルミニウム
もしくはその合金薄膜４１０を４００ｎｍの厚さに形成
し、必要部以外の膜を除去して配線を完成させる。

【０１２２】その上にパシベーション膜をなす窒化珪素
膜４１１を４００ｎｍの厚さに形成して、写真食刻法を
用いて必要部以外を除去し、図１２（ｅ）に示すよう
な、液晶セルを駆動する薄膜半導体装置が完成する。

【０１２３】以上説明した本実施形態においては、薄膜
半導体装置の活性層をなす多結晶シリコン薄膜をレーザ
ーアニール法により作成したが、これは非晶質シリコン
を固相成長させて形成しても良い。また、ゲート電極に
はスパッタリング法によって作成した金属薄膜を用いた
が、これはＰ型不純物添加したシリコン薄膜を用いても
良い。更に、注入する不純物にリンを用いたｎ型半導体
装置で説明したが、もちろんｐ型半導体の場合にも適用
でき、第１の実施形態の通りである。

【０１２４】また本実施形態において、駆動回路部のみ
を図示し説明したが、第１の実施形態と同様に、画素部
および駆動回路部の薄膜トランジスタは同一工程で形成
される。

【０１２５】また、本実施形態の感光性樹脂層４０３を
剥離する工程は、第１の実施形態のマスク１３５を剥離
する工程と同一であることはいうまでもない。

【０１２６】更にまた、層間絶縁膜としてはプラズマＣ
ＶＤ法により作成した酸化膜を用いたが、これは熱ＣＶ
Ｄ法あるいはスパッタリング法によって形成した酸化膜
でもよい。もちろん、酸化膜だけでなく絶縁性を有する
膜ならばどのような膜でも使用することができる。ま
た、信号電極（ソース電極）としてアルミニウムもしく
はその合金薄膜を用いた場合について説明したが、これ
は導電性のある物質であるならば、どのようなものをも
使用することができる。

【０１２７】また本実施形態においては、画素電極４０
９とソース電極４１０とが同一平面上に形成されるアレ
イ基板を例にとり説明したが、これに限定されない。

【０１２８】次に、本発明の第３の実施形態について説
明する。

【０１２９】本実施形態は、本発明の第１の態様に対応
するもので、特に、ゲート絶縁膜および半導体層中の水
素濃度を１×１０^２１（ａｔｏｍｓ／ｃｍ^３）以下に制
御する例を示す。

【０１３０】図１４に、本実施形態に係るアクティブマ
トリックス型液晶表示装置のアレイ基板の一部拡大平面
図を示す。また、図１５にアクティブマトリックス型液
晶表示装置の断面図を示す。以下、図１５を参照して、
本実施形態に係るアクティブマトリクス型液晶表示装置
の製造方法について説明する。

【０１３１】まず、絶縁性基板６００上に活性層となる
非晶質シリコン薄膜をＰＥＣＶＤ（プラズマケミカルベ
ーバーディポジション）法により５０ｎｍ程度成膜す
る。

【０１３２】ここで、イオンドーピング法により、Ｂ_２
Ｈ_６／Ｈ_２をソースガスとしてボロンを低濃度イオン注
入する。イオン注入の条件は、加速電圧を１０［ｋｅ
Ｖ］、ドーズ量を４×１０^１１［ａｔｏｍｓ／ｃｍ^２］
とした。

【０１３３】続いて、ＥＬＡ（エキシマレーザーアニー
ル）法により非晶質シリコンを多結晶化した後、フォト
リソグラフィ工程により多結晶化シリコン層を島状にエ
ッチング加工する。

【０１３４】その後、ＡＰ（常圧）ＣＶＤ法により全面
にゲート絶縁膜および補助容量の誘電体層となるＳｉＯ
_ｘ膜６０１を１４０ｎｍ程度の膜厚に被着する。

【０１３５】次に、所定の形状にパターンニングしたレ
ジスト膜をマスクとして用いて、多結晶化シリコン層
に、加速電圧７０［ｋｅＶ］、２×１０^１５［ａｔｏｍ
ｓ／ｃｍ^２］のドーズ量でＰＨ_３／Ｈ_２からなるソース
ガスによりリンを高濃度にイオン注入して、補助容量半
導体部７０６、画素ＴＦＴのドレイン領域６０６、ソー
ス領域６０７及び駆動回路を構成するＮ型ＴＦＴ（以後
Ｎ型回路ＴＦＴと呼ぶ）のドレイン領域６０９およびソ
ース領域７００を形成する。これにより、補助容量は半
導体層にｎ型不純物が高濃度に注入される。このとき、
レジスト膜の膜厚は１．５μｍ程度で、この膜厚の場
合、ゲート絶縁膜および多結晶化シリコン層中に注入さ
れる水素濃度は、１×１０^２１（ａｔｏｍｓ／ｃｍ^３）
以下となり、第２の実施形態と同様にＴＦＴの特性劣化
を防ぐことができる。

【０１３６】その後、レジストを除去し、ＳｉＯ_ｘ膜６
０１の全面にスパッタ法によりＭｏＷ合金膜を３００ｎ
ｍ程度の膜厚に被着し、フォトリソグラフィ工程によ
り、まず駆動回路を構成するＰ型ＴＦＴ（Ｐ型駆動回路
ＴＦＴ）部のみのＭｏＷ合金を所定の形状にパターンニ
ングし、Ｐ型駆動回路ＴＦＴのゲート電極６０４を形成
する。

【０１３７】その後、このゲート電極６０４をマスクと
して用いて、加速電圧８０（ｋｅＶ）、ドーズ量２×１
０^１５（ａｔｏｍｓ／ｃｍ^２）でＢ_２Ｈ_６／Ｈ_２からな
るソースガスによりボロンを高濃度にイオン注入し、Ｐ
型駆動回路ＴＦＴのソース領域７０２、ドレイン領域７
０３を形成する。

【０１３８】さらに、画素ＴＦＴ、Ｎ型駆動回路ＴＦＴ
部および補助容量部のＭｏＷ合金を所定の形状にパター
ンニングし、画素ＴＦＴおよびＮ型駆動回路ＴＦＴのゲ
ート電極６０３，６０５を形成した後、これらゲート電
極６０３，６０５をマスクとして用いて、加速電圧８０
（ｋｅＶ）、５×１０^１３（ａｔｏｍｓ／ｃｍ^２）のド
ーズ量でＰＨ_３／Ｈ_２からなるソースガスによりリンを
低濃度にイオン注入し、画素ＴＦＴおよびＮ型駆動回路
ＴＦＴのＬＤＤ領域部７０４ａ，７０４ｄを形成した。

【０１３９】以上のように、ＭｏＷ合金を所定の形状に
パターンニングすることにより、走査線６０２、補助容
量線５０４、画素ＴＦＴのゲート電極６０３、駆動回路
ＴＦＴのゲート電極６０４，６０５および駆動回路領域
内の各種配線を形成した。

【０１４０】次に、ＰＥＣＶＤ法を用いて、全面に層間
絶縁膜７０５としてＳｉＯ_２を６００ｎｍ程度の膜厚に
被着する。

【０１４１】続いて、フォトエッチング法により、画素
ＴＦＴのドレイン領域６０６およびソース領域６０７に
いたるコンタクトホールと回路ＴＦＴのソース領域６０
９，７０２とドレイン領域７００，７０３にいたるコン
タクトホールを形成した。

【０１４２】次に、Ａｌなどの単体またはその積層膜あ
るいは合金膜を５００ｎｍ程度の膜厚に被着し、フォト
エッチング法により所定の形状にパターニングし、信号
線５００ａ，５００ｂ、画素ＴＦＴのドレイン領域６０
６と信号線５００ａとの接続、及びソース領域６０７と
補助容量の半導体層と画素ＴＦＴのソース領域の接続線
７０８、及び駆動回路領域内の駆動回路ＴＦＴの各種配
線等を形成した。

【０１４３】更に、ＰＥＣＶＤ法により全面にＳｉＮ_ｘ
からなる保護絶縁膜７０９を成膜し、フォトエッチング
法により補助容量の半導体層と画素ＴＦＴのソース領域
の接続線７０８にいたるコンタクトホールを形成した。

【０１４４】次に、有機絶縁膜８０１を全面に２μｍ程
度の膜厚に塗布した後、補助容量の半導体層と画素ＴＦ
Ｔのソース領域の接続線７０８に至るコンタクトホール
を形成する。

【０１４５】最後に、ＩＴＯ膜をスパッタ法により１０
０ｎｍ程度の膜厚に成膜し、フォトエッチング法により
所定の形状にパターニングして、画素電極５０１を形成
し、画素電極５０１と補助容量の半導体層と画素ＴＦＴ
のソース領域の接続線７０８を接続することにより、ア
クティブマトリクス型アレイ表示素子のアレイ基板８０
３が得られる。

【０１４６】このように、ＭＯＳ構造の補助容量の半導
体層にｎ型不純物をドーピングする際、ゲート絶縁膜お
よび半導体層に注入されるべき水素濃度が１×１０^２１
（ａｔｏｍｓ／ｃｍ^３）以下となるように制御すること
により、欠陥（不対電子）密度を６．９１×１０^１８／
ｃｍ^３以下に設定することが出来、ＴＦＴの特性劣化を
防止することが出来る。

【０１４７】一方、透明性絶縁基板として例えばガラス
基板８０４上に、例えば顔料などを分散させた着色層８
０５を形成し、更にスパッタ法により例えばＩＴＯから
なる透明性電極である対向電極８０６を形成することに
より、対向基板８０７が得られる。

【０１４８】続いて、アレイ基板８０３と対向基板８０
７の画素電極５０１側と対向電極８０６側全面に低温キ
ュア型のポリイミドからなる配向膜８０８，８０９を印
刷塗布し、両基板８０３，８０７の対向時に配向軸が９
０゜となるようにラビング処理した後、両基板８０３，
８０７を対向して組み立て、セル化し、その間隙にネマ
スティック液晶９００を注入し、封止する。そして、両
基板８０３，８０７の絶縁基板６００，８０４側に偏向
板を貼り付けることにより、液晶表示装置が得られる。

【０１４９】次に、第4の実施形態について説明する。

【０１５０】本実施形態は、本発明の変形例を示す。

【０１５１】まず、絶縁性基板６００上に活性層となる
非晶質シリコン薄膜をＰＥＣＶＤ（プラズマケミカルベ
ーバーディポジション）法により５０ｎｍ程度成膜す
る。

【０１５２】ここで、イオンドーピング法により、Ｂ_２
Ｈ_６／Ｈ_２をソースガスとしてボロンを低濃度イオン注
入する。イオン注入の条件は、加速電圧を１０［ｋｅ
Ｖ］、ドーズ量を４×１０^１１［atoms/cm^２］とした。

【０１５３】続いて、ＥＬＡ（エキシマレーザーアニー
ル）法により非晶質シリコンを多結晶化した後、フォト
リソグラフィ工程により多結晶化シリコン層を島状にエ
ッチング加工する。

【０１５４】その後、ＡＰ（常圧）ＣＶＤ法により全面
にゲート絶縁膜および補助容量の誘電体層となるＳｉＯ
_ｘ膜６０１を８０ｎｍ程度の膜厚に被着する。

【０１５５】次に、所定の形状にパターンニングしたレ
ジスト膜をマスクとして用いて、多結晶化シリコン層
に、加速電圧５０［ｋｅＶ］、１．５×１０^１５［atom
s/cm^２ ］のドーズ量でＰＨ_３ ／Ｈ_２ からなるソース
ガスによりリンを高濃度にイオン注入して、補助容量半
導体部７０６、画素ＴＦＴのドレイン領域６０６、ソー
ス領域６０７及び駆動回路を構成するＮ型ＴＦＴ（以後
Ｎ型回路ＴＦＴと呼ぶ）のドレイン領域６０９およびソ
ース領域７００を形成する。これにより、補助容量は半
導体層にｎ型不純物が高濃度に注入される。このとき、
レジスト膜の膜厚は１．５μｍ程度で、この膜厚の場
合、ゲート絶縁膜および多結晶化シリコン層中に注入さ
れる水素濃度は、１×１０^２１（atoms/cm^３）以下とな
り、第３の実施形態と同様にＴＦＴの特性劣化を防ぐこ
とができる。

【０１５６】その後、レジストを除去し、ＳｉＯ_ｘ膜６
０１の全面にスパッタ法によりＭｏＷ合金膜を３００ｎ
ｍ程度の膜厚に被着し、フォトリソグラフィ工程によ
り、まず駆動回路を構成するＰ型ＴＦＴ（Ｐ型駆動回路
ＴＦＴ）部のみのＭｏＷ合金を所定の形状にパターンニ
ングし、Ｐ型駆動回路ＴＦＴのゲート電極６０４を形成
する。

【０１５７】このレジスト除去工程は第２の実施形態と
同様にプラズマアッシング法により行い、ゲート絶縁膜
中の欠陥数が１．１×１０^１３/ｃｍ^２となるようパワ
ーおよび時間等を適宜設定する。

【０１５８】その後、このゲート電極６０４をマスクと
して用いて、加速電圧４５（ｋｅＶ）、ドーズ量１×１
０^１５（atoms/cm^２ ）でＢ_２Ｈ_６／Ｈ_２からなるソー
スガスによりボロンを高濃度にイオン注入し、Ｐ型駆動
回路ＴＦＴのソース領域７０２、ドレイン領域７０３を
形成する。

【０１５９】さらに、画素ＴＦＴ、Ｎ型駆動回路ＴＦＴ
部および補助容量部のＭｏＷ合金を所定の形状にパター
ンニングし、画素ＴＦＴおよびＮ型駆動回路ＴＦＴのゲ
ート電極６０３，６０５を形成した後、これらゲート電
極６０３，６０５をマスクとして用いて、加速電圧５０
（ｋｅＶ）、３．５×１０^１３（atoms/cm^２）のドーズ
量でＰＨ_３／Ｈ_２からなるソースガスによりリンを低濃
度にイオン注入し、画素ＴＦＴおよびＮ型駆動回路ＴＦ
ＴのＬＤＤ領域部７０４ａ，７０４ｄを形成した。

【０１６０】そして、N2雰囲気中で５００℃、１時間の
熱活性を行うことにより、キャリア濃度が２．５×１０
^１９/cm^３となるよう制御する。

【０１６１】この後の工程は、第3の実施形態と同様で
ある。

【０１６２】このようにして、本実施形態においては、
補助容量の半導体層の表面ｎ型不純物濃度が５×１０
^１９atoms/cm^３となるよう設定でき、キャリア濃度を
２．５×１０^１９/cm^３とすることが可能となる。

【０１６３】本発明によって、補助容量が、半導体層に
高濃度にｎ型あるいはｐ型不純物イオンが注入されてい
るＭＯＳ構造を有している場合も、ＴＦＴの性能劣化を
防ぐことが可能である。これにより、高い表示品位を示
し、かつ、信頼性の高い表示装置を実現することができ
る。

【０１６４】上述の実施例においては、液晶表示装置に
ついて説明したが、本発明はこれに限定されず、アレイ
基板を用いた平面表示装置全般に適用することができ、
例えば、対向電極間に平面表示装置全般に適用すること
ができ、例えば対向電極間に有機ＥＬ発光層を備えた有
機ＥＬ表示装置にも適用できる。

【０１６５】

【発明の効果】以上、詳細に説明したように、本発明に
よると、補助容量用半導体層に不純物を、表面濃度が
３．２×１０^１９〜２．０×１０^２０atoms/cm^３である
ように注入したので、駆動電圧が低く、点欠陥不良が少
なく、高い品質と信頼性を有する平面表示装置を得るこ
とが可能である。

【０１６６】また、薄膜トランジスタのゲート絶縁膜中
に存在する単位面積当りの欠陥（不対電子）密度を、
１．１×１０^１３／ｃｍ^２以下にすることにより、ある
程度使用した後でも、トランジスタ特性の変動が少な
い、信頼性の高い液晶表示装置を得ることが可能であ
る。更に、補助容量半導体層のキャリア濃度を１．６×
１０ ^１９/cm^３以上とすることにより、補助容量の電圧
依存性を抑制することができる。

【図面の簡単な説明】

【図１】液晶表示装置の補助容量のＣ−Ｖ特性を示す特
性図。

【図２】補助容量の半導体層に高濃度不純物を注入する
工程を示す模式図。

【図３】ゲート絶縁膜および半導体層に注入される水素
濃度とＴＦＴのしきい値の関係を示す特性図。

【図４】ゲート絶縁膜中の欠陥密度としきい値の変動量
との関係を示す特性図。

【図５】本発明の第１の実施形態に係る液晶表示装置の
全体を示す平面図。

【図６】本発明の第１の実施形態に係る液晶表示装置の
画素部を拡大して示す平面図。

【図７】本発明の第１の実施形態に係る液晶表示装置に
おける画素部Ａとドライバー部Ｂとを含めた構成を示す
断面模式図。

【図８】本発明の第１の実施形態に係る液晶表示装置の
製造プロセスを工程順に示す断面図。

【図９】本発明の第１の実施形態に係る液晶表示装置の
製造プロセスを工程順に示す断面図。

【図１０】補助容量用半導体層に注入する不純物イオン
濃度を変化させたときの補助容量のＣ−Ｖ特性を示す特
性図。

【図１１】補助容量用半導体層の不純物濃度に対する補
助容量の容量の変化率ΔＣ／Ｃ_{ｍ ａｘ}を示す特性図。

【図１２】本発明の第２の実施形態に係る液晶表示装置
の駆動回路基板の製造工程を示す断面図。

【図１３】アッシングパワーと膜中欠陥密度の関係を示
す特性図。

【図１４】本発明の第３の実施形態に係る液晶表示装置
の平面図。

【図１５】本発明の第３の実施形態に係る液晶表示装置
の断面図。

【符号の説明】

１…アレイ基板 ２…対向基板 １０…画素ＴＦＴ ３０…信号線 ４０…走査線 ５０…半導体層 ６０…画素電極 ７０…補助容量線 １００,３００…ガラス基板 １１０…アンダーコート層 １２１…ドレイン領域 １２２，１２４…ＬＤＤ領域 １２３…チャネル領域 １２５…ソース領域 １２６…補助容量用半導体層 １４０…ゲート絶縁膜 １５１…ゲート電極 １６０…層間絶縁膜 １７１…ドレイン電極 １７２…ソース電極 １８０…保護絶縁膜 １９０…有機絶縁膜 ２００…画素電極 ２２０…液晶 ３１０…着色層 ３２０…対向電極 ３３０…配向膜

フロントページの続き Ｆターム(参考） 2H092 GA59 JA25 JA33 JA35 JA39 JA46 JB13 JB38 JB51 JB58 JB63 JB69 KA04 MA07 MA14 MA15 MA16 MA18 MA19 MA20 MA28 MA35 MA37 NA22 NA29 5C094 AA02 AA31 BA03 BA29 BA43 CA19 DB01 DB04 EA04 EA07 EB02 5F110 AA08 AA26 AA30 BB02 BB04 CC02 DD02 DD13 EE06 EE44 FF02 FF05 FF07 FF30 GG02 GG13 GG25 GG32 GG34 GG45 GG51 HJ01 HJ23 HL03 HM15 NN03 NN23 NN24 NN27 NN35 NN72 NN73 PP03 QQ11

Claims (14)

【特許請求の範囲】
1. 【請求項１】基板上に形成された薄膜半導体スイッチン
   グ素子と、 前記スイッチング素子に接続された表示用電極と、 前記表示用電極に電気的に接続された補助容量用半導体
   層と、 前記補助容量用半導体層上に形成された誘電体層と、 前記誘電体層上に形成された金属層とを備え、前記補助
   容量用半導体層、前記誘電体層、および前記金属層によ
   り補助容量を構成する平面表示装置において、 前記スイッチング素子は、チャネル領域と、このチャネ
   ル領域を挟みｎ型あるいはP型不純物イオンの少なくと
   も一方が注入されたソース領域及びドレイン領域とを有
   する半導体層を備え、前記補助容量用半導体層には前記
   スイッチング素子の前記ソース領域及びドレイン領域と
   略等しい濃度の不純物イオンが同一工程で注入され、そ
   のｎ型あるいはｐ型不純物イオンの一方の表面濃度は、
   ３．２×１０^１９〜２．０×１０^２０atoms/cm^３である
   平面表示装置。
2. 【請求項２】前記スイッチング素子のゲート絶縁膜およ
   び半導体層中に存在する単位体積当りの欠陥数が、６．
   ９１×１０^１８／ｃｍ^３ 以下である請求項１に記載の
   平面表示装置。
3. 【請求項３】前記不純物イオンは、リンを主体とする請
   求項１に記載の平面表示装置。
4. 【請求項４】前記基板上に、前記表示画素電極に所定信
   号を出力する駆動回路とを備え、前記駆動回路は、前記
   スイッチング素子と同一工程で形成される薄膜トランジ
   スタで構成されることを特徴とする請求項１に記載の平
   面表示装置。
5. 【請求項５】基板上に形成された薄膜半導体スイッチン
   グ素子と、前記スイッチング素子に接続された表示用電
   極と、前記表示用電極に電気的に接続された補助容量用
   半導体層と、前記補助容量用半導体層上に形成された誘
   電体層と、前記誘電体層上に形成された金属層とを備
   え、前記補助容量用半導体層、前記誘電体層、および前
   記金属層により補助容量を構成する平面表示装置の製造
   方法において、 前記基板上に、前記スイッチング素子の半導体層と、前
   記補助容量用半導体層とを同時に形成する工程と、前記
   スイッチング素子のチャネル領域となる部分を覆い、前
   記スイッチング素子のソース領域、ドレイン領域、及び
   前記補助容量用半導体層の全面を露出する形状のマスク
   を形成する工程と、 前記マスクを介して、前記スイッチング素子のソース領
   域、ドレイン領域、及び前記補助容量用半導体層の全面
   に、表面濃度が３．２×１０^１９〜２×１０^{２ ０}ａｔｏ
   ｍｓ／ｃｍ^３ となるように不純物イオンを注入する工
   程と、 金属層を成膜し、この金属層をパターニングして、前記
   スイッチング素子のゲート電極、及び補助容量用半導体
   層に対向する補助容量線を形成する工程と、 を具備することを特徴とする平面表示装置の製造方法。
6. 【請求項６】.前記半導体層を形成する工程のあと、前
   記スイッチング素子の半導体層および前記補助容量用半
   導体層を覆うように前記誘電体層を形成する工程を具備
   する請求項５に記載の方法。
7. 【請求項７】前記平面表示装置の製造方法は、前記不純
   物イオンを熱処理により活性化する工程をさらに備える
   ことを特徴とする請求項５に記載の方法。
8. 【請求項８】前記スイッチング素子を覆うレジストの膜
   厚は、前記不純物イオンの注入時に、前記スイッチング
   素子のゲート絶縁膜および半導体層中の水素濃度を１×
   １０ ^２１（ａｔｏｍｓ／ｃｍ^３）以下に制御するに十分
   な膜厚である請求項５に記載の方法。
9. 【請求項９】前記スイッチング素子のゲート絶縁膜およ
   び前記補助容量の誘電体層の膜厚を薄くするとともに、
   注入する不純物濃度を減らすことにより前記スイッチン
   グ素子のゲート絶縁膜および半導体層中の水素濃度を１
   ×１０^２１（ａｔｏｍｓ／ｃｍ^３）以下に制御する請求
   項５に記載の方法。
10. 【請求項１０】前記不純物イオンの注入時のソースガス
    中の水素濃度を減らすことにより前記スイッチング素子
    のゲート絶縁膜および半導体層中の水素濃度を１×１０
    ^２１（ａｔｏｍｓ／ｃｍ^３）以下に制御する請求項５に
    記載の方法。
11. 【請求項１１】前記不純物イオンを注入する工程の後、
    前記マスクをアッシング処理により除去する工程を備
    え、前記アッシングパワーが１０００W以下に設定され
    ることを特徴とする請求項５に記載の方法。
12. 【請求項１２】基板上にそれぞれ形成された薄膜半導体
    スイッチング素子および駆動回路用薄膜半導体素子と、 前記スイッチング素子に接続された表示用電極と、 前記表示用電極に電気的に接続された補助容量用半導体
    層と、 前記補助容量用半導体層上に形成された誘電体層と、 前記誘電体層上に形成された金属層とを備え、前記補助
    容量用半導体層、前記誘電体層、および前記金属層によ
    り補助容量を構成する平面表示装置において、 前記駆動回路用薄膜半導体素子は、その上にゲート絶縁
    膜が形成されたチャネル領域と、このチャネル領域を挟
    み不純物イオンが所定濃度でそれぞれ注入されたソース
    領域及びドレイン領域とを有する半導体層を備え、 前記駆動回路用薄膜半導体素子のゲート絶縁膜中に存在
    する単位面積当りの欠陥数が、１．１×１０^１３／ｃｍ
    ^２以下であることを特徴とする平面表示装置。
13. 【請求項１３】前記補助容量用半導体層中のｎ型あるい
    はｐ型不純物の一方の表面不純物イオン濃度は、３．２
    ×１０^１９〜２×１０^２０ａｔｏｍｓ／ｃｍ^３であるこ
    とを特徴とする請求項１２に記載の平面表示装置。
14. 【請求項１４】基板上に形成された薄膜半導体スイッチ
    ング素子と、 前記スイッチング素子に接続された表示用電極と、 前記表示用電極に電気的に接続された補助容量用半導体
    層と、 前記補助容量用半導体層上に形成された誘電体層と、 前記誘電体層上に形成された金属層とを備え、前記補助
    容量用半導体層、前記誘電体層、および前記金属層によ
    り補助容量を構成する平面表示装置において、 前記スイッチング素子は、チャネル領域と、このチャネ
    ル領域を挟み不純物イオンがそれぞれ注入されたソース
    領域及びドレイン領域とを有する半導体層を備え、前記
    補助容量用半導体層には前記スイッチング素子の前記ソ
    ース領域及びドレイン領域と略等しい濃度の不純物イオ
    ンが同一工程で注入され、そのキャリア濃度が１．６×
    １０^１９/cm^３以上であることを特徴とする平面表示装
    置。