JP3647384B2 - 薄膜半導体素子およびその製造方法並びに表示パネル - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、薄膜半導体素子の製造方法に関するものであって、より詳しくは素子の小型化、低価格化および性能向上のための改良に関する。
【０００２】
【従来の技術】
近年、液晶表示パネルに代表される平面ディスプレイの発達がめざましい。
液晶表示パネルにおいては、画素ごとにスイッチング素子を配したアクティブマトリックス型が広く普及している。
また、プラズマディスプレイ、エレクトロルミネッセンスディスプレイ、フィールドエミッションディスプレイ等、他の表示パネルにおいても、画素の制御にスイッチング素子が配される。
【０００３】
これらスイッチング素子には、ＭＩＭ（metal-insulator-metal）やＴＦＴ（thin-film-transistor）が用いられている。
このうち、ＴＦＴは、応答速度に優れる一方で、その製造の煩雑さから製造コストが高く、低価格化が要請されている。また、液晶表示装置等、表示パネルにおいては、スイッチング素子が配される領域は、画素の表示に利用されない非表示領域であることから、表示品質の精細化のため、ＴＦＴの小型化が要請されている。また、表示パネルに限らず他の機器においても、ＴＦＴの小型化が基板上への高密度実装の観点等から求められている。
【０００４】
液晶表示装置等に広く用いられているトップゲート型のＭＩＳ（metal-insulator-semiconductor）ＴＦＴを図２７および図２８に示す。
ガラス等からなる絶縁基板１の上にアンダーコート層２を隔てて配されたＴＦＴは、非晶質シリコン（ａ−Ｓｉ）、多結晶シリコン（ｐ−Ｓｉ）等からなる半導体薄膜３を備える。半導体薄膜３のソース領域３ｂおよびドレイン領域３ｃには、それぞれＮ型又はＰ型の不純物イオンが注入されている。半導体薄膜３のチャネル領域（活性領域）３ａに絶縁膜４を隔てて配されたゲート電極５ａに電圧が印加されると、ソース電極配線８ｂとドレイン電極配線８ｃが電気的に接続される。
【０００５】
アンダーコート層２は、基板１から半導体薄膜３への不純物の混入を防止するためのものであって、たとえば酸化ケイ素からなる。ゲート絶縁膜４ａは、たとえば酸化ケイ素からなる。
ゲート電極５ａは、製造工程における半導体薄膜の活性化のための熱処理に耐え得るようクロム等の高融点金属からなる。
【０００６】
このようなＴＦＴは、たとえば以下のようにして製造されていた。
まず、図２９（ａ）に示すように、基板１の表面にアンダーコート層２および半導体薄膜３を形成し、形成された半導体薄膜３をレジスト層１８をマスクに用いたエッチングにより所定のパターンに加工する。
次いで、半導体薄膜３の上に絶縁膜４およびゲート電極５ａを形成する。たとえば、図２９（ｂ）に示すように半導体薄膜３を覆うように酸化ケイ素からなる絶縁膜４およびクロムからなる導電膜５を形成したのち、レジスト層１９をマスクに用いたエッチングにより導電膜５を所定のパターンに加工してゲート電極５ａを形成する。
【０００７】
形成されたゲート電極５ａおよび絶縁膜４をマスクに用いて、図３０（ａ）に示すように半導体薄膜３にＰ型又はＮ型の不純物イオンを注入してチャネル領域３ａ、ソース領域３ｂおよびドレイン領域３ｃを形成する。
なお、いわゆるＬＤＤ（lightly-doped drain）構造のＴＦＴの場合は、上記のように形成されたソース領域３ｂおよびドレイン領域３ｃのうち、チャネル領域３ａと分離された領域にさらにイオンを注入して、その領域のイオン濃度をより高くする。
【０００８】
いわゆるオフセット構造のＴＦＴの場合には、ゲート電極５ａの周縁部を覆うマスクを用いて上記と同様のイオン注入を行う。
次いで、図３０（ｂ）に示すように、これらを覆うようにたとえば酸化ケイ素からなる絶縁膜６を形成し、さらにレジスト層２１をマスクに用いたエッチングによりこの絶縁膜６に半導体薄膜３のソース領域３ｂおよびドレイン領域３ｃを外部配線と接続するためのコンタクト窓６ａを形成する。
コンタクト窓６ａの形成ののち、図３０（ｃ）に示すようにこれらを覆うようにたとえばアルミニウムからなる導電膜８を形成し、さらに、レジスト層２０をマスクに用いたエッチングにより、ソース電極配線８ｂ、ドレイン電極配線８ｃ等を形成して図２８の（ａ）および（ｂ）に示すＴＦＴが得られる。
【０００９】
実際の装置においては、同様にして、それらの上層に絶縁膜を介してソース電極配線を信号源等と接続するための配線等、さらに他の信号配線が形成される。一般に、素子は、製造工程における誤差やばらつきが完成品の特性にばらつきを生じないように設計される。この安定した製造のための設計上のマージンが素子の小型化を阻害する要因の一つとして挙げられる。上記のような従来のＴＦＴの製造においては、エッチングやイオン注入に用いるマスクのサイズのばらつきや、マスクと基板（または処理しようとする薄膜）との位置合わせのずれを考慮した設計が不可避である。たとえば、コンタクト窓を形成するためには、それらを考慮してコンタクト窓を配する箇所とゲート電極との間に充分な距離を確保する必要がある。したがって、従来のＴＦＴは、機能上望ましい設計よりもそのゲート長方向の長さを長くする必要があった。
【００１０】
上記のような設計上のマージンは、素子やそれを用いた機器の特性を低下させる要因にもなる。たとえば、チャネル領域端部とソース・ドレイン電極配線との距離、すなわちゲート電極とコンタクト窓との間の距離は、素子のＯＮ状態でのソース−ドレイン間電流の大きさに大きな影響を及ぼす。ソース・ドレイン領域の不純物濃度を高めてもその電気抵抗を金属配線並に下げることは困難であり、またソース・ドレイン領域の不純物濃度を極端に高めることは素子の信頼性を低下させるため、ソース−ドレイン間の電気抵抗を増大させるゲート電極とコンタクト窓との間のマージンは、素子のＯＮ状態での電流量を低下させる。
【００１１】
【発明が解決しようとする課題】
本発明は、以上の問題点を解決するためのものであって、機器の省電力化、小型化およびその表示の精彩化に適したＯＮ電流が大きく小面積の薄膜半導体素子を提供することを目的とする。本発明はまた、そのような優れた薄膜半導体素子を安価で提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明は、トランジスタのソース・ドレイン領域の面積を大幅に低減することで素子の面積を低減する。また、ゲート電極とソース・ドレイン電極（配線）との距離を大幅に低減することで、素子のＯＮ電流を増大する。
さらに、素子の製造工程を大幅に簡略化する。
【００１３】
本発明によると、半導体薄膜の外形の加工と半導体薄膜内の各領域（チャネル領域、ソース領域およびドレイン領域）の形成が、ゲート電極等、素子の他の構成要素をマスクに用いた処理により行われる。すなわち、ゲート電極等が先に加工され、半導体薄膜は、これら構成要素の形状に対応して自己整合的に加工される。したがって、従来の薄膜半導体素子の製造に必要とされた設計上のマージンを最小限にまで小さくすることができ、サイズが小さくかつ特性が優れた薄膜半導体素子が実現される。また、使用するマスクの数の低減等、製造工程の簡略化が実現される。
【００１４】
本発明では、薄膜半導体素子の製造において、絶縁膜を隔てて重ね合わさって形成されたゲート電極をマスクにして半導体薄膜の所定の領域に不純物イオンを注入してイオン注入領域を形成し、さらにゲート電極等、先立って形成された素子の構成要素をマスクにしたエッチングにより半導体薄膜を所定の形状に加工する。半導体薄膜は、不純物イオンが注入されたソース領域およびドレイン領域がチャネル領域（活性領域）を挟んで対向して配されるよう、その加工のためのみのマスクを用いること無く加工することが可能になる。
【００１５】
薄膜半導体素子は、たとえば以下の方法によって製造される。
まず、絶縁基板上に、活性領域となる半導体薄膜を形成し、さらにその上に第一絶縁膜、導電膜および第二絶縁膜を積層して形成する。
ついで、エッチングにより導電膜を所定のパターンに加工してゲート電極を形成する。このとき、導電膜の上に形成された第二絶縁膜が同様のパターンに加工される。
たとえば、第二絶縁膜の表面に所定のパターンを有する第一レジスト層を形成したのち、第一レジスト層をエッチングマスクとして第二絶縁膜と第一導電膜をエッチングすると第一導電膜はゲート電極に加工される。なお、導電膜の下に形成された第一絶縁膜も同時に加工すると、ゲート電極と半導体薄膜間のゲート絶縁層も形成される。エッチングののち、第一レジスト層は除去される。
ついで、形成されたゲート電極をマスクに用いてそれよりも下層に配された半導体薄膜にＮ型またはＰ型の不純物を注入する。ここで、半導体薄膜のうち、表面をゲート電極で覆われた領域は、トランジスタのチャネル領域に加工される。ゲート電極をマスクとして、第一絶縁膜越しまたは直接に半導体薄膜の所定の領域に不純物が注入される。なお、形成されるトランジスタのソース−ドレイン間の短絡を防止するため、好ましくは半導体薄膜のうちチャネル領域の側端部となる領域を被覆する第二レジスト層を形成し、ゲート電極とともにマスクに用いる。イオン注入の後、第二レジスト層は除去される。
【００１６】
半導体薄膜への不純物イオンの注入に先だってその表面を覆う絶縁膜を除去すると、絶縁膜越し不純物イオンを注入する場合と比べて低エネルギーで高効率の不純物イオンの注入が可能になる。また、容易に高濃度に不純物イオンを注入することができる。絶縁膜の膜厚のバラツキによる注入量のバラツキを防ぐことができ、電気特性の均一性がよい薄膜半導体装置を得ることができる。
次に、ゲート電極の側壁を覆う枠状の絶縁壁を形成する。たとえば、基板の表面に一様に絶縁膜を形成し、その後異方性エッチングによりゲート電極周囲を除き形成された絶縁膜を除去する。形成される絶縁膜のゲート電極の周縁部における厚さは、平坦な領域、すなわちゲート電極が配された領域および第一絶縁層（または半導体薄膜）が露出した領域におけるそれよりも厚い。したがって、その後のエッチングの条件を適正に設定することにより、ゲート電極周囲にのみ絶縁体を残存させることができる。
【００１７】
絶縁壁の形成ののち、絶縁基板の半導体薄膜が形成された側の表面を覆う第二導電膜を形成し、さらに所定のパターンを有するレジスト層をマスクにしたエッチングにより第二第二導電膜を加工してソース領域およびドレイン領域に接続する配線部材を形成する。このエッチングにおいてゲート電極および絶縁壁もまたマスクとして機能するため、それらの下層に配された半導体薄膜は、ソース領域およびドレイン領域を有する所定の形状に加工される。
ソース電極およびドレイン電極を形成したのち、全面に第三絶縁膜を形成する。次いで、ゲート電極を被覆する領域の第三絶縁膜に開口部を形成し、この開口部を含む領域に走査信号線等、ゲート電極に接続する他の配線部材を形成すると半導体素子が得られる。
【００１８】
なお、絶縁壁を形成したのちに不純物イオンを注入すると、半導体薄膜の絶縁壁により覆われた領域には不純物イオンが注入されないため、いわゆるオフセット構造の薄膜半導体素子が得られる。
また、絶縁壁の形成の後であって、第二導電膜の形成の前に、ゲート電極および絶縁壁をマスクに用いて半導体薄膜に先のイオン注入に用いたものと同種の不純物イオンを注入し、半導体薄膜に不純物イオンの濃度がより高いサブ領域を形成すると、いわゆるＬＤＤ（lightly-doped drain）構造の半導体素子が得られる。
Ｐ型トランジスタとＮ型トランジスタを対で用いたいわゆるＣＭＯＳトランジスタも、上記と同様の方法により製造される。すなわち、一方の不純物イオンの注入時には、他方の不純物イオンを注入しようとする領域（または既に注入された領域）を覆うパターンを有するマスクを用いればよい。
好ましくは、第三絶縁膜の形成ののち、半導体薄膜に活性化のための熱処理が施される。
【００２２】
本発明の製造方法は、いわゆるＬＤＤ（lightly doped drain）構造の半導体素子にも適用される。一般にマスクを用いたエッチングによると、得られるパターンのマスクに隣接する側の外形はマスクのそれと略一致するものの、他方の側の外形はそれよりも大きい。したがって、ゲート電極を囲うように枠状の絶縁壁を形成するとともに半導体薄膜を所定のパターンに加工して得られる半導体薄膜の絶縁壁と当接する面（上面）の外形は絶縁体側壁のそれと略一致するものの、他方の面（下面）の外形は絶縁壁のそれよりも大きい。絶縁壁およびゲート電極をマスクに用いて、不純物が注入されかつ絶縁壁より露出した領域の半導体薄膜に先に注入したものと同じ不純物を注入して、その不純物濃度が絶縁体側壁に被覆された領域のそれよりも高くすることでＬＤＤ構造が得られる。
【００２３】
ゲート電極の側面を覆う絶縁壁を形成した後に、この絶縁体側壁およびゲート電極をマスクに用いて半導体薄膜にイオンを注入すると、オフセット構造の薄膜半導体素子を得ることができる。
ＣＭＯＳトランジスタのようにＰチャネル型およびＮチャネル型の半導体素子を同一基板上に形成する際には、半導体薄膜へのＰ型およびＮ型の不純物の注入に互いに異なるパターンの第二レジスト層をそれぞれ用いればよい。
【００２４】
本発明の薄膜半導体素子は、
不純物イオンを含まないチャネル領域と、該チャネル領域の両側に形成された、不純物イオンが注入されたソース領域およびドレイン領域とを含む半導体薄膜と、
ゲート絶縁膜を介在させて前記チャネル領域に対向して配されたゲート電極と、
前記ゲート電極の周縁部を覆う枠状の絶縁壁と、
前記ソース領域に接続されたソース配線と、
前記ドレイン領域に接続されたドレイン配線とを備え、
重なり方向への投影において、前記ゲート電極、前記絶縁壁、前記ソース配線および前記ドレイン配線を重ね合わしたものの、その周縁を定める側壁面と、前記半導体薄膜の、その周縁を定める側壁面とはほぼ面一にされている。
【００２７】
本発明の薄膜半導体素子は、液晶表示パネル、有機ＥＬ表示パネル等、表示パネルにおいて調光手段または発光手段の動作を制御するためのスイッチング素子に用いられる。
【００２８】
なお、本発明は、ゲート電極が半導体薄膜よりも上層に配されたいわゆるトップゲート型の半導体素子に特に有用であるが、ゲート電極が半導体薄膜よりも下層に配されたいわゆるボトムゲート型の半導体素子に対しても有用である。
ソース・ドレイン領域を形成するための不純物は、たとえばプラズマドープ法により半導体薄膜に注入する。また、それらに接続しようとする配線材料に不純物を導入した後に、熱処理により半導体薄膜に拡散させる方法によってもソース・ドレイン領域を形成することができる。
【００２９】
Ｎチャネル型トランジスタには、不純物としてたとえばリンが用いられる。またＰチャネル型トランジスタには、不純物としてたとえばボロンが用いられる。本発明によると、応答特性に優れた薄膜半導体素子を得ることができることから、これをスイッチング素子に用いることにより、大画面の表示パネルを製造することが可能になる。
【００３０】
【発明の実施の形態】
以下、本発明の好ましい実施例を、図面を用いて詳細に説明する。
【００３１】
《実施例１》
【００３２】
本実施例では、本発明の薄膜半導体素子として薄膜トランジスタ（ＴＦＴ）の例について説明する。
本実施例のＴＦＴを図１および図２に示す。
絶縁基板１の表面には、たとえば多結晶シリコンからなる半導体薄膜３が形成されている。
半導体薄膜３は、不純物を含まないチャネル領域（活性領域）３ａと、Ｐ型またはＮ型の不純物が注入されたソース領域３ｂおよびドレイン領域３ｃを有する。
絶縁基板１と半導体薄膜３の間に挟まれたアンダーコート層２は、絶縁基板１から半導体薄膜３への不純物の拡散およびチャネル領域３ａの表面における格子欠陥の発生を抑制するためのものである。
【００３３】
半導体薄膜３の上面には、チャネル領域３ａのほぼ全面を覆うようにゲート絶縁膜４ａを隔ててゲート電極５ａが形成されている。半導体薄膜３のチャネル領域３ａの長さは、ゲート電極５のそれと実質的に等しい。ゲート電極５ａの上面は酸化ケイ素からなる絶縁膜６により被覆され、その側壁面は枠状の絶縁壁１３ａにより被覆されている。絶縁壁１３ａの外径は、その下方に配された半導体薄膜３のそれまたはゲート絶縁膜４ａのそれと実質的に等しい。
半導体薄膜３はその周囲をゲート電極５ａ、絶縁壁１３ａ、ソース電極配線８ｂおよびドレイン電極配線８ｃにより被覆されている。ゲート絶縁膜４ａを隔ててゲート電極５ａに被覆された領域の半導体薄膜３は、不純物が注入されていないチャネル領域３ａを構成する。絶縁壁１３ａにより被覆されかつチャネル領域３ａの一対の側辺部に相当する領域の半導体薄膜３もまたチャネル領域３ａの一部を構成する。すなわち、ソース領域３ｂおよびドレイン領域３ｃは、高抵抗のチャネル領域３ａにより分離されている。ソース領域３ｂは、絶縁壁１３ａまたはソース電極配線８ｂにより被覆されている。ドレイン領域３ｃは、同様に絶縁壁１３ａまたはドレイン電極配線８ｃにより被覆されている。
【００３４】
ソース電極配線８ｂおよびドレイン電極配線８ｃは、ともに絶縁膜６、絶縁壁１３ａ等によってゲート電極５ａと電気的に絶縁されている。基板１の半導体薄膜３等が配された表面は酸化ケイ素からなる絶縁膜９により被覆されている。絶縁膜９の上に形成された信号配線１０は、ゲート電極５ａの上方の絶縁膜９に設けられたコンタクト窓９ａにおいてゲート電極５ａと電気的に接続されている。
【００３５】
本実施例のＴＦＴは、たとえば以下のようにして製造される。
図３（ａ）に示すように、絶縁基板１の上に、たとえば酸化ケイ素からなるアンダーコート層２を形成し、さらにその上に多結晶シリコンからなる半導体薄膜３を形成する。その後、半導体薄膜３を覆うように、酸化ケイ素からなる絶縁膜４およびモリブデン・タングステン合金からなる導電膜５を形成する。また、これらを覆うように絶縁基板１の全面にたとえば酸化ケイ素からなる絶縁膜６を形成する。
次いで、半導体薄膜３にチャネル領域３ａを配しようとする領域を覆うようにレジスト層１１を形成する。形成されたレジスト層１１をマスクとして、絶縁膜４および導電膜５をエッチングする。このエッチングにより、導電膜５は得ようとするＴＦＴのゲート電極５ａに加工され、導電膜５を覆う絶縁膜４はゲート絶縁膜４ａに加工される。
【００３６】
レジスト層１１を除去した後、半導体薄膜３の所定の領域（イオン注入領域３ｆ）に不純物イオンを注入する。ここで、ゲート電極５ａはマスクとして機能するため、表面をそれによって被覆された領域の半導体薄膜３には、不純物イオンは注入されない。得ようとするＴＦＴにおいて不純物イオンが注入されて形成されるソース領域３ｂおよびドレイン領域３ｃは、チャネル領域３ａをその間に挟んで配される。したがって、イオン注入に先立って、得られるＴＦＴのソース−ドレイン間の短絡の防止のため、好ましくは図３（ｂ）に示すように、矩形状のゲート電極５ａの互いに平行な一対の端辺を覆うようにレジスト層１２が形成される。レジスト層１２とゲート電極５ａをマスクとして、半導体薄膜３にたとえばフォスフィン（ＰＨ₃）ガスを用いたプラズマドープ法によりＮ型不純物であるリンが注入される。
【００３７】
レジスト層１２を除去したのち、図３（ｃ）に示すように、基板１の半導体薄膜３が配された側の全面を覆うようにたとえば酸化ケイ素からなる絶縁膜１３が形成される。一般に凹凸を有する表面に膜を形成すると、得られる膜の段差のある領域の厚さは、平坦な領域のそれよりも大きい。すなわち、図３（ｃ）に示すように、形成される絶縁膜１３の平坦な領域における厚さは、そのゲート電極５ａの周囲におけるそれよりも大きい。そこで、基板１の法線方向に異方性エッチング（ドライエッチング）を行うと、絶縁膜１３のうちゲート電極５ａの周囲の部分のみが残存して、図４（ａ）に示すように、ゲート電極５ａの側面を覆う枠状の絶縁壁１３ａが自己整合的に形成される。また、このエッチングにより、ゲート電極５ａが配されていない領域の絶縁膜４が除去され、ゲート絶縁膜４ａが形成される。
【００３８】
絶縁壁１３ａの形成の後、ドレイン電極配線８ｂ、ソース電極配線８ｃ等の配線を形成する。図４（ｂ）に示すように、基板１のそれらが配された側の面を覆うように、たとえばチタンからなる導電膜８を形成する。形成された導電膜８の配線に加工しようとする領域を覆うようにレジスト層１４を形成したのち、エッチングにより不要な領域の導電膜８を除去する。これにより図４（ｃ）に示すように、ソース電極配線８ｂ、ドレイン電極配線８ｃ等が形成される。
このエッチングによって、導電膜８の形成前に露出していてレジスト層１４により被覆されなかった領域の半導体薄膜３が除去され、ゲート電極５ａ、ソース電極配線８ｂ、ドレイン電極配線８ｃ、絶縁壁１３ａおよびレジスト層１４により被覆された領域の半導体薄膜３のみが残存する。したがって、半導体薄膜３は、これらによって自己整合的にイオンが注入されたソース領域３ｂおよびドレイン領域３ｃと、それらに挟まれたチャネル領域３ａとを備えた個片に分割される。
【００３９】
レジスト層１４を除去した後、基板１の表面を覆うように酸化ケイ素からなる絶縁膜９を形成する。
絶縁膜９を形成した後、たとえば、基板１を４００〜６００℃で熱処理することにより、リンが注入された半導体薄膜３のソース領域３ｂおよびドレイン領域３ｃを活性化するとともに、ソース領域３ｂとソース電極配線８ｂの間およびドレイン領域３ｃとドレイン電極配線８ｃの間のコンタクト抵抗の低減を図る。
【００４０】
次に、走査信号線、画像信号線等、各電極に接続する信号配線および他の信号配線を形成する。
図５に示すように、形成しようとする配線と各電極とのコンタクトを形成しようとする領域が開口したパターンのレジスト層１６を形成する。このレジスト層１６をマスクとしたエッチングにより、露出した領域の絶縁膜１５を除去してコンタクト窓９ａを形成する。
次いで、たとえば、アルミニウムからなる導電膜を基板１の全面に形成し、さらにこの導電膜を所定のパターンに加工して、走査信号線、画像信号線等の信号配線１０を形成することにより、図１および図２に示すＴＦＴが得られる。
【００４１】
以上のように、本実施例によると、半導体薄膜が自己整合的に形成される。すなわち、チャネル領域に加工される領域（またはソース・ドレイン領域に加工される領域）は、ゲート電極の形状により規定される。また、半導体薄膜の形状は、それと同時に加工されるソース・ドレイン電極の形状により規定される。本発明によるとこれらＴＦＴの構成要素が自己整合的に形成されるため、特性が安定した半導体素子を製造することができる。
【００４２】
本発明によると、ゲート電極とソース・ドレイン電極との距離は薄い絶縁壁により規定されるため、従来の素子に比べてこれらの間の距離を小さくすることができる。また、素子がＯＮのときのソース・ドレイン領域における抵抗成分を最小にすることができるため、従来の素子に比べて、ソース−ドレイン間の抵抗は小さく、ＯＮ電流は大きい。さらに、半導体薄膜のソース・ドレイン領域と電極部材との間に充分な接触面積を確保することができるため、従来の素子よりも両者の間の接触抵抗は低い。
【００４３】
さらに、素子の占有面積を、従来の素子のそれよりも小さくすることができる。したがって、より高密度で配することが可能になる。また、本実施例のＴＦＴを液晶表示パネル、有機ＥＬ表示パネル等の表示パネルの各画素の制御のためのスイッチング素子に用いることは、これら表示パネルの画素の開口率の向上、表示の精彩化等に寄与する。
さらに、本発明によると、素子を製造する工程は大幅に簡略化される。たとえば、従来の素子のように、半導体薄膜のソース・ドレイン領域と電極部材とを電気的に接続するために両者の間に配される絶縁膜にコンタクト窓を形成する必要はない。
【００４４】
本実施例のＴＦＴを液晶表示パネルのスイッチング素子に用いた例を図３１の（ａ）および（ｂ）に示す。
アレイ基板２００上に画素ごとに配された透明画素電極２０１は、ＴＦＴのドレイン電極と一体化している。走査信号線２０２は、スイッチング素子７としてのＴＦＴのゲート電極に接続されている。画像信号線２０３は、ＴＦＴのソース配線として機能する。走査信号駆動回路（図示せず）より走査信号線２０２を介してＴＦＴに入力された信号によりＴＦＴのソース−ドレイン間の接続がＯＮ／ＯＦＦ制御される。ソース−ドレイン間の接続がＯＮになると、画像信号線２０３からの画像信号が透明画素電極２０１に入力され、透明画素電極２０１と液晶層２０４を隔ててそれに対向して配された透明対向電極２０５との間に電圧が印加される。
【００４５】
両電極間に形成された電界は、液晶層２０４中の液晶分子の配向を変化させ、バックライト２０６より照射される光の偏光方向を変化させる。バックライト２０６より照射され、偏光板２０７ａを透過した光は、液晶層２０４を通過する際に、液晶分子の配向に依存して旋回したのち対向基板２０８側に配されたカラーフィルタ層２１０および偏光板２０７ｂを透過する。この旋光により、画素に表示される光の輝度が調節される。アレイ基板２００および対向基板２０８の液晶層２０４に対向する面には、液晶層２０４中の液晶材料の初期配向を規定するための配向膜２０９が形成されている。
本実施例のＴＦＴは、従来のＴＦＴに比べてＯＮ電流を大きくすることができるため、それを用いることで、画素への書き込み時間を短縮することができる。また、多数の画素が配列した大画面のパネルにおいて、より効果的である。非表示領域となるＴＦＴの配された領域を小さくすることができ、液晶表示装置の開発において課題である開口率の向上に寄与することができる。
【００４６】
同様に、有機ＥＬ表示パネルのスイッチング素子に応用した例を図３２を用いて説明する。
ガラス基板３００上には有機ＥＬ材料層３０１とそれを挟み込むように一対の電極３０２および３０３が配され、各発光素子に配されたスイッチング素子７としてのＴＦＴは、各電極３０２および３０３の間に印加する電圧信号の接続をＯＮ／ＯＦＦ制御する。スイッチング素子７に電流供給能力が高い本実施例のＴＦＴを用いることにより、有機ＥＬ材料層３０１への電流供給が十分に行え、高輝度の表示が可能になる。
もちろん、本発明の薄膜半導体素子は、液晶表示パネルおよび有機ＥＬ表示パネルのみならず、他の表示パネルの画素の制御に用いることができる。
さらに、他の装置の回路部の駆動スイッチに用いることもできる。
【００４７】
《実施例２》
本実施例では、実施例１のそれと同様に配された半導体薄膜を有するＬＤＤ（lightly-doped drain）構造のＴＦＴの例について説明する。
本実施例のＴＦＴを図６に示す。このＴＦＴの構造は、実施例１のＴＦＴのそれとほぼ等しい。ただし、このＴＦＴでは、半導体薄膜３のソース領域３ｂおよびドレイン領域３ｃのそれぞれは、不純物イオンの濃度が互いに異なる高濃度領域３ｄおよび低濃度領域３ｅからなる。高濃度領域３ｄは、ソース電極配線８ｂまたはドレイン電極配線８ｃの下にのみ配され、低濃度領域３ｅは、チャネル領域３ａと高濃度領域３ｄに挟まれて絶縁壁１３ａの下にのみ配されている。したがって、半導体薄膜３は、高濃度領域３ｄにおいてのみソース電極配線８ｂおよびドレイン電極配線８と接続されている。
【００４８】
このＴＦＴは、たとえば以下のようにして製造される。
実施例１と同様にして、絶縁基板１上にゲート電極５ａを形成したのち、図７の（ａ）に示すように半導体薄膜３にイオンを注入し、さらに絶縁壁１３ａを形成する。絶縁壁１３ａを形成した後、（ｂ）に示すように、半導体薄膜３のゲート電極５ａおよび絶縁壁１３ａより露出したイオン注入領域３ｆに、先に用いたものと同種のイオンをそのイオン濃度がより高くなるよう注入する。このさらなるイオン注入において、ゲート電極５ａおよび絶縁壁１３ａはマスクとして機能し、図４ｂに示すように、半導体薄膜３の絶縁壁１３ａより露出した領域のイオン濃度は、絶縁壁１３ａに被覆された領域のそれよりも高くなる。したがって、このさらなるイオン注入によって、イオン注入領域３ｆは外部に露出した高濃度領域３ｄと絶縁壁１３ａに被覆された低濃度領域３ｅに分割される。
その後、実施例１と同様に電極、配線等を形成して、図６に示すＬＤＤ構造を有するＴＦＴが完成する。
【００４９】
ＬＤＤ構造を有する本実施例のＴＦＴは、実施例１のそれと比べてゲート電極５ａ直下での電界が緩和されるため、より信頼性に優れる。
本実施例によると、低濃度領域および高濃度領域の形成に、それらの形成に先立って形成されたゲート電極および絶縁壁がマスクとして用いられることから、一部の領域を保護する以外にレジストパターンを用いる必要がない。したがって、本実施例の半導体素子は、従来のＬＤＤ構造を有する半導体素子の製造と比べて、これらの領域の形成におけるマスクの位置合わせの精度やそのサイズのばらつきに起因した素子特性のばらつきが格段に小さい。すなわち、本実施例によると、信頼性が高く特性が安定した薄膜半導体素子を安定して製造することができる。
【００５０】
《実施例３》
本実施例では、実施例１のそれと同様に配された半導体薄膜を有するオフセット構造のＴＦＴの例について説明する。
【００５１】
本実施例のＴＦＴを図８に示す。このＴＦＴの構造は、実施例１のＴＦＴのそれとほぼ等しい。ただし、本実施例のＴＦＴでは、半導体薄膜３のソース領域３ｂおよびドレイン領域３ｃは、それぞれソース電極配線８ｂおよびドレイン電極配線８ｃの下にのみ配され、絶縁壁１３ａ下の領域には、不純物イオンが注入されていないオフセット領域３ｇが配されている。すなわち、ゲート電極５ａおよび絶縁壁１３ａにより覆われた領域には不純物イオンが注入されていない。
【００５２】
本実施例のＴＦＴは、たとえば以下のようにして製造される。
図９（ａ）に示すように、実施例１と同様にして基板１上に導電膜５等を形成した後、エッチングによりこれらを加工してゲート電極５ａを形成する。その後、絶縁壁１３ａを形成する。すなわち、基板１の半導体薄膜３が配された側の全面を覆うようにたとえば酸化ケイ素からなる絶縁膜１３を形成し、さらに絶縁膜１３を異方性エッチング（ドライエッチング）により加工して、ゲート電極５ａの側面を覆う絶縁壁１３ａを自己整合的に形成する。
【００５３】
形成された絶縁壁１３ａおよびゲート電極５ａ（必要に応じてはさらにレジスト層）をマスクに用いて、図９（ｂ）に示すように半導体薄膜３に不純物イオンを注入する。
その後は、実施例１と同様にしてゲート電極５ａ、ドレイン電極配線８ｃ配線等を形成すると、絶縁壁１３ａの下にオフセット領域３ｇを有するＴＦＴが得られる。
【００５４】
本実施例によると、実施例２で低濃度領域を形成する場合と同様に、自己整合的にオフセット領域を形成することができる。したがって、レジストパターンを用いてオフセット領域が形成される従来のオフセット型ＴＦＴと比べて、特性の安定したＴＦＴを製造することが可能になる。
【００５５】
《実施例４》
本実施例では、Ｐチャネル型トランジスタとＮチャネル型トランジスタが並列して配されたＣＭＯＳ（Complementary Metal-Oxide Semiconductor）型トランジスタの例について説明する。
上記実施例１と同様の方法によってＮ型不純物およびＰ型不純物をそれぞれ半導体薄膜の所定の領域に注入製造することにより、ＣＭＯＳ型トランジスタを製造することができる。
本実施例のＣＭＯＳ型トランジスタを図１０に示す。
Ｐチャネル型トランジスタ７ａとＮチャネル型トランジスタ７ｂは、半導体薄膜３に注入された不純物以外は同一である。これらは、ともに実施例１のＴＦＴとほぼ同一の構造を有する。
【００５６】
以下に、本実施例のＣＭＯＳ型トランジスタの製造方法の一例を示す。
実施例１と同様に、たとえば図１１（ａ）に示すように絶縁基板１上にアンダーコート層２、半導体薄膜３、絶縁膜４、導電膜５および絶縁膜６を形成し、さらにレジスト層１７をマスクに用いたエッチングにより導電膜５をゲート電極５ａに加工する。
【００５７】
ゲート電極５ａを形成した後、半導体薄膜３にＮ型不純物およびＰ型不純物をそれぞれ注入する。たとえば、図１１（ｂ）に示すように、Ｐチャネル型トランジスタを形成しようとする領域を覆いかつ必要に応じて形成しようとするＮチャネル型トランジスタのチャネル領域３ａの側辺部に相当する領域をも覆うように基板１上にレジスト層１８を形成し、このレジスト層１８をマスクとして半導体薄膜３にＮ型不純物イオンを注入してＮ型不純物領域３ｎを形成する。さらに、同様にしてＰ型不純物領域３ｐを形成する。すなわち、Ｎチャネル型トランジスタを形成しようとする領域を覆いかつ、必要に応じて形成しようとするＰチャネル型トランジスタのチャネル領域３ｃの側辺部に相当する領域をも覆うように基板１上にレジスト層１９を形成し、このレジスト層１９をマスクとして図１２（ａ）に示すように半導体薄膜３にボロン等のＰ型不純物イオンを注入する。
【００５８】
半導体薄膜３にＰ型不純物領域３ｐおよびＮ型不純物領域３ｎを形成した後、実施例１と同様にして図１２（ｂ）に示すようにゲート電極５ａを囲む絶縁壁１３ａを形成する。すなわち、基板１の全面を覆うようにたとえば酸化ケイ素からなる絶縁膜を形成し、さらにこの絶縁膜に異方性エッチングを施す。
絶縁壁１３ａの形成の後、図１２（ｃ）に示すようにドレイン電極配線８ｂ、ソース電極配線８ｃ等の配線を形成する。基板１のそれらが配された側の面を覆うように、たとえばチタンからなる導電膜を形成したのち、ゲート電極５ａ、絶縁壁１３ａおよび配線を形成するためにレジスト層を用いたエッチングにより不要な領域の導電膜を除去して、ドレイン電極配線８ｂ、ソース電極配線８ｃ等の配線を形成する。また、このエッチングによって、半導体薄膜３を個片に分割する。
【００５９】
さらに基板１の表面を覆うように絶縁膜９を形成したのち、たとえば、基板１を熱処理して半導体薄膜３のソース領域３ｂおよびドレイン領域３ｃを活性化するとともに、ソース領域３ｂとソース電極５ｂの間およびドレイン領域３ｃとドレイン電極配線８ｃの間のコンタクト抵抗の低減を図る。
次に、絶縁膜９にコンタクト窓９ａを形成し、さらに走査信号線、画像信号線等、各電極に接続する信号配線１０および他の信号配線を形成することにより、図１０に示すＣＭＯＳ型トランジスタが得られる。
【００６０】
なお、Ｎチャネル型トランジスタおよびＰチャネルトランジスタに、実施例２のようにＬＤＤ構造を有するそれや実施例３のようにオフセット構造を有するそれを用いてもよい。
【００６１】
《実施例５−１》
本実施例の薄膜半導体素子を図１３および図１４に示す。
絶縁基板１の表面には、多結晶シリコンからなる半導体薄膜３が形成されている。
半導体薄膜３は、不純物を含まないチャネル領域（活性領域）３ａと、Ｎ型不純物としてリンが注入されたソース領域３ｂおよびドレイン領域３ｃを含む。
基板１と半導体薄膜３の間に挟まれたアンダーコート層２は、ガラス基板１から半導体薄膜３への不純物の拡散およびチャネル領域３ａの表面における格子欠陥の発生を抑制するためのものである。
【００６２】
半導体薄膜３の上面には、チャネル領域３ａのほぼ全面を覆うようにゲート絶縁膜４ａを隔ててゲート電極５ａが形成されている。ゲート電極５ａの上面は絶縁膜６により被覆され、その側壁面は酸化ケイ素からなる絶縁壁１３ａにより被覆されている。絶縁壁１３ａの幅は、その下方に配された半導体薄膜３のそれまたはゲート絶縁膜４ａのそれと実質的に等しい。
半導体薄膜３の一対の端部に設けられたソース領域３ｂおよびドレイン領域３ｃは、傾斜した端面においてそれぞれソース電極配線８ｂおよびドレイン電極配線８ｃと接続されている。これらを覆うように絶縁膜９が形成されている。ソース電極配線８ｂおよびドレイン電極配線８ｃは、ともに絶縁膜６および絶縁壁１３ａによってゲート電極５ａと電気的に絶縁されている。信号配線１０は、絶縁膜９のゲート電極５ａの上方に設けられたコンタクト窓９ａにおいてゲート電極５ａと電気的に接続されている。
半導体薄膜３のチャネル領域３ａの長さは、ゲート電極５ａのそれと実質的に等しい。
【００６３】
本実施例のＴＦＴは、たとえば以下のようにして製造される。
図１５（ａ）に示すように、たとえばガラスからなる絶縁基板１の上に、酸化ケイ素からなるアンダーコート層２が形成され、さらにその上に多結晶シリコンからなる半導体薄膜３が形成される。その後、半導体薄膜３を覆うように、酸化ケイ素からなる絶縁膜４とモリブデン・タングステン合金よりなる導電膜５が形成される。次いで、ＴＦＴのチャネル領域（活性領域）３ａを配しようとする領域を覆うようにレジスト層１１を形成する。レジスト層１１をマスクとして、絶縁膜４および導電膜５をエッチングする。このエッチングにより、導電膜５は得ようとするＴＦＴのゲート電極５ａに加工され、導電膜５を覆う絶縁膜６もまた同様な形状に加工される。
【００６４】
レジスト層１１を除去した後、半導体薄膜３の所定の領域に不純物イオンを注入する。表面をゲート電極５ａによって被覆された領域の半導体薄膜３には、ゲート電極５ａがマスクとして機能するためイオンは注入されない。イオンが注入された領域（イオン注入領域３ｆ）は、チャネル領域３ａをその間に挟んで配されるソース領域３ｂおよびドレイン領域３ｃに加工される。したがって、イオン注入に先立って、得られるＴＦＴのソース−ドレイン間の短絡の防止のため、好ましくは、図１５（ｂ）に示すように矩形状のゲート電極５ａの互いに平行な一対の端辺を覆うようにレジスト層１２が形成される。レジスト層１２とゲート電極５ａとをマスクとして、半導体薄膜３にたとえばＮ型不純物であるリンがフォスフィン（ＰＨ₃）ガスを用いたプラズマドープ法により注入される。
【００６５】
レジスト層１２を除去したのち、図１５（ｃ）に示すように、基板１の半導体薄膜３が配された側の全面を覆うようにたとえば酸化ケイ素からなる絶縁膜１３が形成される。形成される絶縁膜１３の平坦な領域の厚さは均一であるのに対して、ゲート電極５ａの端辺に相当する部分の厚さは、図１５（ｃ）に示すようにそれよりも厚い。そこで、基板１の法線方向に異方性エッチング（ドライエッチング）を行うと、絶縁膜１３のうちゲート電極５ａの周囲のみが残存し、ゲート電極５ａの側面を覆う絶縁壁１３ａが形成される。このエッチングにより、図１６（ａ）に示すように、ゲート電極５ａが配されていない領域の絶縁膜４が除去されてゲート絶縁膜４ａが形成されるとともに、その下層に配された半導体薄膜３が除去される。すなわち、半導体薄膜３は、自己整合的にゲート電極５ａの周囲に配された絶縁壁１３ａの外形と略一致した形状に加工される。これにより、半導体薄膜３は、イオンが注入されたソース領域３ｂおよびドレイン領域３ｃと、それらに挟まれたチャネル領域３ａとを備えた個片に分割される。ここで、図１６（ａ）に示すように、加工された半導体薄膜３の底部側の端部は絶縁壁１３ａよりも突出している。すなわち、半導体薄膜３は、その断面が略台形状になるよう加工される。
【００６６】
半導体薄膜３の加工の後、ソース電極配線８ｂ、ドレイン電極配線８ｃ等の配線が形成される。図１６（ｂ）に示すように基板１のそれらが配された側の面を覆うように、たとえばチタンからなる導電膜８を形成する。形成された導電膜８の配線に加工しようとする領域を被覆するようにレジスト層１４を形成したのち、エッチングにより不要な領域の導電膜８を除去する。これによりたとえば図１６（ｃ）に示すように、走査信号線等の信号配線８ａ、ソース電極配線８ｂ、ドレイン電極配線８ｃ等が形成される。このエッチングにより、半導体薄膜３の露出した突出端は除去される。半導体薄膜３のソース領域３ｂおよびドレイン領域３ｃの突出した端部は、それぞれ形成されたソース電極配線８ｂおよびドレイン電極配線８ｃと接続される。半導体薄膜３が傾斜した側面を有することから、ソース領域３ｂとソース電極配線８ｂの間およびドレイン領域３ｃとドレイン電極配線８ｃの間には充分な接触面積が確保され、両者の間には安定した電気的接続が得られる。
【００６７】
レジスト層１４を除去した後、図１７（ａ）に示すように、基板１の表面を覆うように酸化ケイ素からなる絶縁膜９を全面に形成する。
絶縁膜９を形成した後、たとえば、基板１を４００〜６００℃で熱処理することにより、リンが注入された半導体薄膜３のソース領域３ｂおよびドレイン領域３ｃを活性化するとともに、ソース領域３ｂとソース電極配線８ｂの間およびドレイン領域３ｃとドレイン電極配線８ｃの間のコンタクト抵抗の低減を図る。
【００６８】
次に、走査信号線、画像信号線等の他の信号配線を形成する。
図１７（ａ）に示すように、形成しようとする配線と各電極を接続しようとする領域が開口したパターンのレジスト層１６を形成する。このレジスト層１６をマスクとしたエッチングにより、露出した領域の絶縁膜９を除去してコンタクト窓９ａを形成する。
次いで、たとえばアルミニウムからなる導電膜を基板１の全面に形成し、さらにこの導電膜を所定のパターンに加工して信号配線１０を形成する。
以上のようにして、図１３および図１４に示すＴＦＴが得られる。
【００６９】
本実施例によっても、半導体薄膜が自己整合的に形成される。すなわち、チャネル領域に加工される領域（またはソース・ドレイン領域に加工される領域）は、ゲート電極の形状により規定される。また、半導体薄膜の形状は、ゲート電極の周囲にされる絶縁壁の形状により規定される。絶縁壁も自己整合的に形成される。本発明によると、これらＴＦＴの構成要素が自己整合的に形成されるため、特性が安定した半導体素子を製造することができる。
本発明によると、ゲート電極とソース・ドレイン電極との距離は薄い絶縁壁により規定されるため、従来の素子に比べてこれらの間の距離を小さくすることができる。また、素子がＯＮのときのソース・ドレイン領域における抵抗成分を最小にすることができるため、従来の素子に比べて、ソース・ドレイン間の抵抗は小さく、ＯＮ電流は大きい。また、半導体薄膜のソース・ドレイン領域と電極部材との間に充分な接触面積を確保することができるため、従来の素子よりも両者の間の接触抵抗は低い。
【００７０】
さらに、素子の占有面積を、従来の素子のそれよりも小さくすることができる。したがって、より高密度で配することが可能になる。また、本実施例のＴＦＴを液晶表示パネル、有機ＥＬ表示パネル等の表示パネルの各画素の制御のためのスイッチング素子に用いることは、これら表示パネルの画素の開口率の向上、表示の精彩化等に寄与する。
本発明によると、さらに素子を製造する工程は大幅に簡略化される。たとえば、従来の素子のように、半導体薄膜のソース・ドレイン領域と電極部材とを電気的に接続するために両者の間に配される絶縁膜にコンタクト窓を形成する必要はない。
【００７１】
《実施例５−２》
本実施例では、実施例５−１と同様の薄膜半導体素子をより効率的に製造することができる方法について説明する。
本実施例では、半導体薄膜３の上面に形成された絶縁膜を介して半導体薄膜３にイオンを注入する。すなわち、図１８（ａ）に示すように、実施例５−１と同様にして絶縁基板１の上に形成された導電膜５をエッチングによりゲート電極５ａに加工する際に、露出した領域の絶縁膜６およびその下に配された導電膜５とともに、その領域の導電膜５の下層に配された絶縁膜４を同時に除去する。このエッチングにより、レジスト層１１により被覆されなかった領域の半導体薄膜３は図１８（ｂ）に示すように露出する。その後、絶縁膜４を介すること無く、直接に半導体薄膜３にイオンが注入される。
【００７２】
絶縁膜４を介することなくイオンを注入することにより、高濃度のイオン注入やイオン注入の高効率化が図られる。また、実施例５−１では半導体薄膜３の上面に形成された絶縁膜４の厚さのばらつきが半導体薄膜３に注入されるイオンの濃度にばらつきを生じさせるのに対して、本実施例によると半導体薄膜３に直接イオンを注入することにより特性のばらつきが小さい半導体素子を安定して製造することができる。
【００７３】
《実施例６》
本実施例では、上記実施例のように半導体薄膜のソース・ドレイン領域がそれぞれその端面において電極配線と接続され、さらにＬＤＤ（lightly-doped drain）構造を有するＴＦＴの例について説明する。
本実施例のＴＦＴを図１９に示す。このＴＦＴの構造は、実施例５−１のそれとほぼ等しい。ただし、本実施例のＴＦＴでは、半導体薄膜３のソース領域３ｂおよびドレイン領域３ｃのそれぞれは、不純物イオンの濃度が互いに異なる高濃度領域３ｄおよび低濃度領域３ｅからなる。高濃度領域３ｄは、半導体薄膜３の絶縁壁１３ａより露出した領域にのみ配され、低濃度領域３ｅは、チャネル領域３ａと高濃度領域３ｄに挟まれて絶縁壁１３ａの下にのみ配されている。半導体薄膜３は、高濃度領域３ｄにおいてのみソース電極配線８ｂおよびドレイン電極配線８と接続されている。
【００７４】
このＴＦＴは、たとえば以下のようにして製造される。
実施例５−１と同様に、基板１上にゲート電極５ａを形成し、さらに半導体薄膜３にイオンを注入したのち、図２０（ａ）に示すように絶縁壁１３ａを形成する。
次いで、先にイオン注入に用いたものと同様のレジスト層１１を用いて、半導体薄膜３の絶縁壁１３ａより露出した領域に先に用いたものと同種のイオンをたとえばプラズマドープ法により注入する。この半導体薄膜３の絶縁壁１３ａより露出した領域およびそれに連なる絶縁壁１３ａ下の領域には、既にイオンが注入されている。このさらなるイオン注入において、絶縁壁１３ａはマスクとして機能し、図２０（ｂ）に示すように、半導体薄膜の絶縁壁より露出した領域にのみ新たにイオンが注入され、ソース領域３ｂおよびドレイン領域３ｃに、高濃度領域３ｄおよび低濃度領域３ｅが形成される。
その後、実施例１と同様に電極、配線等が形成され、図１９に示すようなＬＤＤ構造を有する半導体素子が得られる。
【００７５】
ＬＤＤ構造を有する本実施例のＭＩＳトランジスタは、実施例５−１のそれと比べてゲート電極５直下での電界が緩和されるため、より信頼性に優れる。
本実施例によると、低濃度領域および高濃度領域の形成に、それらの形成に先立って形成されたゲート電極および絶縁壁がマスクとして用いられることから、一部の領域を保護する以外にレジストパターンを用いる必要がない。したがって、本実施例の薄膜半導体素子は、従来のＬＤＤ構造を有する薄膜半導体素子の製造と比べて、これらの領域の形成におけるマスクの位置合わせの精度やそのサイズのばらつきに起因した素子特性のばらつきが格段に小さい。すなわち、本実施例によると、信頼性が高く特性が安定した半導体素子を安定して製造することができる。
なお、もちろん、実施例５−２のように、先のイオン注入に先立ってゲート絶縁膜を形成してもよい。
【００７６】
《実施例７》
本実施例では、ＬＤＤ構造を有するＴＦＴの他の例について説明する。
本実施例では、実施例５−１および５−２の半導体素子のソース領域およびドレイン領域をそれらの低濃度領域とし、それらのソース電極配線およびドレイン電極配線を高濃度領域とすることで、ＬＤＤ構造を形成する。
本実施例のＴＦＴを図２１に示す。このＴＦＴでは、半導体薄膜３の両端部の不純物イオンが注入されたイオン注入領域３ｈがそれぞれＬＤＤ構造における低濃度領域として機能し、それに接続された信号配線２０ｂおよび２０ｃがそれぞれＬＤＤ構造における高濃度領域として機能する。
【００７７】
本実施例のＴＦＴは、たとえば以下のようにして製造される。
実施例５−１と同様に、基板１上にゲート電極５ａを形成し、さらに半導体薄膜３にイオンを注入してイオン注入領域３ｆを形成したのち、図２２（ａ）に示すように絶縁壁１３ａを形成し、さらに半導体薄膜３を個片に分割する。
その後、図２２（ｂ）に示すように、基板１の表面を覆うようにたとえばチタンシリサイド（ＴｉＳｉ）からなる半導体薄膜２３を形成する。ついで、半導体薄膜３のチャネル領域の両側壁等を保護するように形成されたレジスト層２４をマスクに用いて半導体薄膜２３に先の半導体薄膜３へのイオン注入に用いたものと同種のイオンをたとえばプラズマドープ法により注入する。ここで、半導体薄膜２３に注入するイオンの濃度を、半導体薄膜３のイオン注入領域３ｆのそれらよりも高くする。
【００７８】
イオンが注入された半導体薄膜２３は、信号配線２０ｂおよび２０ｃや他の配線に加工される。信号配線２０ｂおよび２０ｃは、それぞれよりイオン濃度が低い半導体薄膜３のイオン注入領域３ｆと接続されることから、高濃度領域および低濃度領域を備えたＬＤＤ構造が得られる。半導体薄膜２３の加工の後、上記実施例と同様に絶縁膜を形成し、さらに４００〜６００℃の熱処理により、半導体薄膜３に接して形成された配線２０ｂおよび２０ｃに注入されたイオンを半導体薄膜３の端部に拡散させる。
その後、コンタクト窓を形成し、さらに所定のパターンに信号配線を形成することで、ＬＤＤ構造を有するＴＦＴが得られる。
【００７９】
《実施例８》
本実施例では、実施例５−１のように半導体薄膜のソース・ドレイン領域がそれぞれその端面において電極配線と接続され、さらにオフセット構造を有するＴＦＴの例について説明する。
本実施例のＴＦＴを図２３に示す。このＴＦＴの構造は、実施例５−１のＴＦＴのそれとほぼ等しい。ただし、本実施例のＴＦＴでは、半導体薄膜３のソース領域３ｂおよびドレイン領域３ｃは、半導体薄膜のそれぞれ絶縁壁１３ａより露出した一対の端部にのみ配され、絶縁壁１３ａ下の領域には、不純物イオンが注入されていないオフセット領域３ｇが配されている。すなわち、ゲート電極５ａおよび絶縁壁１３ａにより覆われた領域には不純物イオンが注入されていない。
【００８０】
本実施例のＴＦＴは、たとえば以下のようにして製造される。
実施例５−１と同様にして基板１上にゲート電極５ａを形成し、絶縁壁１３ａを形成する。この絶縁壁１３ａを形成する異方性エッチングにおいて、半導体薄膜３は個片に分割される。このとき、分割された半導体薄膜３の端部は、図２４に示すように絶縁壁１３ａより露出している。絶縁壁１３ａおよびゲート電極５ａ（必要に応じてはさらにレジスト層１１）をマスクに用いて半導体薄膜３に不純物イオンを注入する。すなわち、この絶縁壁より突出した端部にイオンが注入される。
その後は、実施例５−１と同様にしてゲート電極配線、ドレイン電極配線等を形成すると、絶縁壁１３ａの下にオフセット領域３ｇを有するＴＦＴが得られる。
【００８１】
本実施例によると、自己整合的にオフセット領域を形成することができる。したがって、レジストパターンを用いてオフセット領域が形成される従来のオフセット型ＴＦＴと比べて、特性の安定したＴＦＴを製造することが可能になる。
【００８２】
《実施例９》
上記実施例の半導体薄膜のソース・ドレイン領域がそれぞれその端面において電極配線と接続されたＴＦＴを用いたＣＭＯＳ型トランジスタの例について説明する。
【００８３】
本実施例のＣＭＯＳ型トランジスタを図２５に示す。
Ｐチャネル型トランジスタ７ａとＮチャネル型トランジスタ７ｂは、半導体薄膜３に注入された不純物以外は同一である。これらは、ともに実施例１のＴＦＴとほぼ同一の構造を有する。
【００８４】
以下に、本実施例のＣＭＯＳ型トランジスタの製造方法の一例を示す。
実施例５−１と同様に、たとえば図２６（ａ）に示すように絶縁基板１上にアンダーコート層２、半導体薄膜３、絶縁膜４、導電膜５および絶縁膜６を形成し、さらにレジスト層１７をマスクに用いたエッチングにより導電膜５をゲート電極５ａに加工する。
ゲート電極５ａを形成した後、半導体薄膜３にＮ型不純物およびＰ型不純物をそれぞれ注入する。たとえば、図２６（ｂ）に示すように、Ｐチャネル型トランジスタを形成しようとする領域を覆いかつ必要に応じて形成しようとするＮチャネル型トランジスタのチャネル領域３ａの側辺部に相当する領域をも覆うように基板１上にレジスト層１８を形成し、このレジスト層１８をマスクとして半導体薄膜３にＮ型不純物イオンを注入してＮ型不純物領域３ｎを形成する。さらに、同様にしてＰ型不純物領域３ｐを形成する。すなわち、図２７（ａ）に示すようにＮチャネル型トランジスタを形成しようとする領域を覆いかつ必要に応じて形成しようとするＰチャネル型トランジスタのチャネル領域３ｃの側辺部に相当する領域をも覆うように基板１上にレジスト層１９を形成し、このレジスト層１９をマスクとして半導体薄膜３にボロン等のＰ型不純物イオンを注入する。
【００８５】
半導体薄膜３にＰ型不純物領域３ｐおよびＮ型不純物領域３ｎを形成した後、実施例５−１と同様にして図２７（ｂ）に示すようにゲート電極５ａを囲む絶縁壁１３ａを形成する。すなわち、基板１の全面を覆うようにたとえば酸化ケイ素からなる絶縁膜を形成し、さらにこの絶縁膜に異方性エッチングを施す。
絶縁壁１３ａの形成の後、図２７（ｃ）に示すようにドレイン電極配線８ｂ、ソース電極配線８ｃ等の配線を形成する。基板１のそれらが配された側の面を覆うように、たとえばチタンからなる導電膜を形成したのち、ゲート電極５ａ、絶縁壁１３ａおよび配線を形成するために形成されたレジスト層を用いたエッチングにより不要な領域の導電膜を除去して、ドレイン電極配線８ｂ、ソース電極配線８ｃ等の配線を形成する。また、このエッチングによって、半導体薄膜３を個片に分割する。
【００８６】
さらに基板１の表面を覆うように絶縁膜９を形成したのち、たとえば、基板１を熱処理して半導体薄膜３のソース領域３ｂおよびドレイン領域３ｃを活性化するとともに、ソース領域３ｂとソース電極５ｂの間およびドレイン領域３ｃとドレイン電極配線８ｃの間のコンタクト抵抗の低減を図る。
次に、絶縁膜９にコンタクト窓９ａを形成し、さらに走査信号線、画像信号線等、各電極に接続する信号配線１０ａおよび他の信号配線を形成することにより、図２５に示すＣＭＯＳ型トランジスタが得られる。
【００８７】
【発明の効果】
本発明によると、機器の省電力化、小型化に適したＯＮ電流が大きく小面積の薄膜半導体素子を低価格で提供することが可能になる。この薄膜半導体素子を液晶表示パネル等の表示パネルに用いることで、その表示品質の向上に大きく寄与する。
【図面の簡単な説明】
【図１】本発明の一実施例の半導体素子を示す平面図である。
【図２】同半導体素子を示す概略した縦断面図である。
【図３】（ａ）〜（ｃ）は、それぞれ同素子の製造工程の各段階の状態を示す概略した縦断面図である。
【図４】（ａ）、（ｂ）および（ｃ）は、それぞれ同素子の製造工程の各段階の状態を示す概略した縦断面図である。
【図５】同素子の製造工程の一段階の状態を示す概略した縦断面図である。
【図６】本発明の他の実施例の半導体素子を示す概略した縦断面図である。
【図７】（ａ）および（ｂ）は、それぞれ同素子の製造工程の各段階の状態を示す概略した縦断面図である。
【図８】本発明のさらに他の実施例の半導体素子を示す概略した縦断面図である。
【図９】（ａ）および（ｂ）は、それぞれ同素子の製造工程の各段階の状態を示す概略した縦断面図である。
【図１０】本発明のさらに他の実施例の半導体素子を示す概略した縦断面図である。
【図１１】（ａ）および（ｂ）は、それぞれ同素子の製造工程の各段階の状態を示す概略した縦断面図である。
【図１２】（ａ）、（ｂ）および（ｃ）は、それぞれ同素子の製造工程の各段階の状態を示す概略した縦断面図である。
【図１３】本発明のさらに他の実施例の半導体素子を示す平面図である。
【図１４】同半導体素子の概略した縦断面図である。
【図１５】（ａ）、（ｂ）および（ｃ）は、それぞれ同素子の製造工程の各段階の状態を示す概略した縦断面図である。
【図１６】（ａ）、（ｂ）および（ｃ）は、それぞれ同素子の製造工程の各段階の状態を示す概略した縦断面図である。
【図１７】（ａ）および（ｂ）は、それぞれ同素子の製造工程の各段階の状態を示す概略した縦断面図である。
【図１８】（ａ）および（ｂ）は、それぞれ本発明のさらに他の実施例の半導体素子の製造工程の各段階の状態を示す概略した縦断面図である。
【図１９】本発明のさらに他の実施例の半導体素子を示す概略した縦断面図である。
【図２０】（ａ）および（ｂ）は、同素子の製造工程の各段階の状態を示す概略した縦断面図である。
【図２１】本発明のさらに他の実施例の半導体素子を示す概略した縦断面図である。
【図２２】（ａ）および（ｂ）は、それぞれ同素子の製造工程の各段階の状態を示す概略した縦断面図である。
【図２３】本発明のさらに他の実施例の半導体素子を示す概略した縦断面図である。
【図２４】同素子の製造工程の一段階の状態を示す概略した縦断面図である。
【図２５】本発明のさらに他の実施例の半導体素子を示す概略した縦断面図である。
【図２６】（ａ）および（ｂ）は、それぞれ同素子の製造工程の各段階の状態を示す概略した縦断面図である。
【図２７】（ａ）、（ｂ）および（ｃ）は、それぞれ同素子の製造工程の各段階の状態を示す概略した縦断面図である。
【図２８】（ａ）は、従来のＴＦＴを示す平面図であって、（ｂ）は、同素子の概略した縦断面図である。
【図２９】（ａ）および（ｂ）は、それぞれ同素子の製造工程の各段階の状態を示す概略した縦断面図である。
【図３０】（ａ）、（ｂ）および（ｃ）は、それぞれ同素子の製造工程の各段階の状態を示す概略した縦断面図である。
【図３１】（ａ）は、スイッチング素子にＴＦＴを用いたアクティブマトリクス型の液晶表示パネルの要部を示す概略した縦断面図であって、（ｂ）は、同パネルに用いるアレイ基板の要部を示す平面図である。
【図３２】スイッチング素子にＴＦＴを用いた有機ＥＬ表示パネルの要部を示す概略した縦断面図である。
【符号の説明】
１ 絶縁基板
２ アンダーコート層
３、２３ 半導体薄膜
３ａ チャネル領域
３ｂ ソース領域
３ｃ ドレイン領域
３ｄ 高濃度領域
３ｅ 低濃度領域
３ｆ イオン注入領域
３ｇ オフセット領域
３ｎ Ｎ型不純物領域
３ｐ Ｐ型不純物領域
４、６、９、１３、１５ 絶縁膜
４ａ ゲート絶縁膜
５、８、１６ 導電膜
５ａ ゲート電極
６ａ コンタクト窓
７ 薄膜トランジスタ（ＴＦＴ）
７ａ Ｐチャネル型トランジスタ
７ｂ Ｎチャネル型トランジスタ
８ａ 信号配線
８ｂ ソース電極配線
８ｃ ドレイン電極配線
９ａ コンタクト窓
１０、２０ａ、２０ｂ、２０ｃ 信号配線
１１、１２、１４、１６、１７、１８、１９、２０、２１、１１０、１１１、１１４ レジスト層
１３ａ 絶縁壁
２００ アレイ基板
２０１ 透明画素電極
２０２ 走査信号線
２０３、画像信号線
２０４ 液晶層
２０５ 透明対向電極
２０６ バックライト
２０７ａ、２０７ｂ 偏光板
２０８ 対向基板
２０９ 配硬膜
２１０ カラーフィルタ層
３００ ガラス基板
３０１ 有機ＥＬ材料層
３０２、３０３ 電極

Claims (18)

1. 不純物イオンを含まないチャネル領域と、該チャネル領域の両側に形成された、不純物イオンが注入されたソース領域およびドレイン領域とを含む半導体薄膜と、
   ゲート絶縁膜を介在させて前記チャネル領域に対向して配されたゲート電極と、
   前記ゲート電極の周縁部を覆う枠状の絶縁壁と、
   前記ソース領域に接続されたソース配線と、
   前記ドレイン領域に接続されたドレイン配線とを備え、
   重なり方向への投影において、前記ゲート電極、前記絶縁壁、前記ソース配線および前記ドレイン配線を重ね合わしたものの、その周縁を定める側壁面と、前記半導体薄膜の、その周縁を定める側壁面とはほぼ面一にされている薄膜半導体素子。
2. 前記ソース領域と前記ドレイン領域の間隔が、前記ゲート電極の同方向の大きさと等しい請求項１記載の薄膜半導体素子。
3. 前記ソース領域または前記ドレイン領域は、前記絶縁壁に対向した領域に他の領域よりも前記不純物イオンの濃度が低い領域を有する請求項２記載の薄膜半導体素子。
4. 前記ソース領域と前記ドレイン領域の間隔が、前記絶縁壁の同方向の大きさと等しい請求項１記載の薄膜半導体素子。
5. 画素ごとに、調光手段または発光手段と、前記調光手段または発光手段の動作を制御するためのスイッチング素子とを備え、前記スイッチング素子は
   不純物イオンを含まないチャネル領域と、該チャネル領域の両側に形成された、不純物イオンが注入されたソース領域およびドレイン領域とを含む半導体薄膜と、
   ゲート絶縁膜を介在させて前記チャネル領域に対向して配されたゲート電極と、
   前記ゲート電極の周縁部を覆う枠状の絶縁壁と、
   前記ソース領域に接続されたソース配線と、
   前記ドレイン領域に接続されたドレイン配線とを備え、
   重なり方向への投影において、前記ゲート電極、前記絶縁壁、前記ソース配線および前記ドレイン配線を重ね合わしたものの、その周縁を定める側壁面と、前記半導体薄膜の、その周縁を定める側壁面とはほぼ面一にされている薄膜半導体素子からなる表示パネル。
6. 液晶層をさらにを具備し、前記スイッチング素子は、前記調光手段としての電極対への電圧信号のＯＮ／ＯＦＦを制御する請求項５記載の表示パネル。
7. 電圧の印加により発光する発光層をさらにを具備し、前記スイッチング素子は、前記発光への電圧信号のＯＮ／ＯＦＦを制御する請求項５記載の表示パネル。
8. 不純物イオンが注入されたソース領域およびドレイン領域を有する半導体薄膜と、ゲート電極と、前記ソース領域および前記ドレイン領域にそれぞれ接続されたソース配線およびドレイン配線とを備えた薄膜半導体素子の製造方法であって、
   絶縁基板の表面に半導体薄膜を形成する工程と、
   前記絶縁基板の表面に前記半導体薄膜を覆う第一絶縁膜を形成する工程と、
   前記絶縁基板の表面に前記第一絶縁膜を覆う第一導電膜を形成する工程と、
   前記絶縁基板の表面に前記導電膜を覆う第二絶縁膜を形成する工程と、
   所定のパターンを有する第一マスクを用いたエッチングにより、前記第一導電膜をゲート電極に加工する工程と、
   前記ゲート電極をマスクに用いて前記半導体薄膜に不純物イオンを注入する工程と、
   前記ゲート電極の側壁を覆う枠状の絶縁壁を形成する工程と、
   前記絶縁基板の前記半導体薄膜が形成された側の表面を覆う第二導電膜を形成する工程と、
   所定のパターンを有する第二マスク、前記ゲート電極および絶縁壁をマスクに用いたエッチングにより、前記半導体薄膜をチャネル領域、ソース領域およびドレイン領域を有する所定の形状に加工するとともに前記第二導電膜を加工して前記ソース領域およびドレイン領域に接続した配線部材を形成する工程と、
   前記絶縁基板の前記半導体薄膜が配された側の表面を覆う第三絶縁膜を形成する工程と、
   前記第三絶縁膜に開口部を形成して前記ゲート電極を露出させる工程と、
   前記開口部を含む領域に前記ゲート電極に接続した他の配線部材を形成する工程と
   を含む薄膜半導体素子の製造方法。
9. 前記絶縁壁を形成する工程の後であって前記第二導電膜を形成する工程の前に、前記ゲート電極および前記絶縁壁をマスクに用いて前記半導体薄膜に先のイオン注入に用いたものと同種の不純物イオンを注入し、前記半導体薄膜に前記不純物イオンの濃度がより高いサブ領域を形成する工程をさらに含む請求項８記載の薄膜半導体素子の製造方法。
10. 前記半導体薄膜に不純物イオンを注入する工程において、パターンが互いに異なるマスクをそれぞれ用いて前記半導体薄膜の互いに異なる領域に前記イオンとしてＰ型イオンおよびＮ型イオンをそれぞれ注入する請求項８記載の薄膜半導体素子の製造方法。
11. 前記絶縁壁が、前記ゲート電極を覆うように絶縁膜を形成し、形成された前記絶縁膜を異方性エッチングによって除去することにより前記ゲート電極の周縁部のみ残存させて形成される請求項８記載の薄膜半導体素子の製造方法。
12. 前記第二導電膜が、１，０００℃以上の融点を有する金属からなる請求項８記載の薄膜半導体素子の製造方法。
13. 前記第三絶縁膜を形成する工程ののちに、前記半導体薄膜に活性化のための熱処理を施す工程をさらに含む請求項８記載の薄膜半導体素子の製造方法。
14. 不純物イオンが注入されたソース領域およびドレイン領域を有する半導体薄膜と、ゲート電極と、前記ソース領域および前記ドレイン領域にそれぞれ接続されたソース配線およびドレイン配線とを備えた薄膜半導体素子の製造方法であって、
    絶縁基板の表面に半導体薄膜を形成する工程と、
    前記絶縁基板の表面に前記半導体薄膜を覆う第一絶縁膜を形成する工程と、
    前記絶縁基板の表面に前記第一絶縁膜を覆う導電膜を形成する工程と、
    前記絶縁基板の表面に前記導電膜を覆う第二絶縁膜を形成する工程と、
    所定のパターンを有する第一マスクを用いたエッチングにより、前記導電膜をゲート電極に加工する工程と、
    前記ゲート電極の側壁を覆う枠状の絶縁壁を形成する工程と、
    前記ゲート電極および絶縁壁をマスクに用いて前記半導体薄膜に不純物イオンを注入する工程と、
    前記絶縁基板の前記半導体薄膜が形成された側の表面を覆う第二導電膜を形成する工程と、
    所定のパターンを有する第二マスク、前記ゲート電極および絶縁壁をマスクに用いたエッチングにより、前記半導体薄膜をチャネル領域、ソース領域およびドレイン領域を有する所定の形状に加工するとともに前記第二導電膜を加工して前記ソース領域およびドレイン領域に接続した配線部材を形成する工程と、
    前記絶縁基板の前記半導体薄膜が配された側の表面を覆う第三絶縁膜を形成する工程と、
    前記第三絶縁膜に開口部を形成して前記ゲート電極を露出させる工程と、
    前記開口部を含む領域に前記ゲート電極に接続した他の配線部材を形成する工程と
    を含む薄膜半導体素子の製造方法。
15. 前記半導体薄膜に不純物イオンを注入する工程において、所定の形状を有する他のマスクをさらに用いてＰ型およびＮ型の前記不純物イオンを、互いに異なる領域にそれぞれ注入する請求項１４記載の薄膜半導体素子の製造方法。
16. 前記絶縁壁が、前記ゲート電極を覆うように絶縁膜を形成し、形成された前記絶縁膜を異方性エッチングによって除去することにより前記ゲート電極の周縁部のみ残存させて形成される請求項１４記載の薄膜半導体素子の製造方法。
17. 前記第二導電膜が、１，０００℃以上の融点を有する金属からなる請求項１４記載の薄膜半導体素子の製造方法。
18. 前記第三絶縁膜を形成する工程ののちに、前記半導体薄膜に活性化のための熱処理を施す工程をさらに含む請求項１４記載の薄膜半導体素子の製造方法。

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