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KR102544980B1 - 박막트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법 - Google Patents

박막트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법 Download PDF

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KR102544980B1
KR102544980B1 KR1020180027705A KR20180027705A KR102544980B1 KR 102544980 B1 KR102544980 B1 KR 102544980B1 KR 1020180027705 A KR1020180027705 A KR 1020180027705A KR 20180027705 A KR20180027705 A KR 20180027705A KR 102544980 B1 KR102544980 B1 KR 102544980B1
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South Korea
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film transistor
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protrusions
transistor
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이경원
양태훈
이종찬
정웅희
이용수
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삼성디스플레이 주식회사
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Abstract

본 발명은 소자 특성이 개선된 박막트랜지스터 기판을 위하여, 기판; 상기 기판 상에 배치되는 제1 반도체층 및 상기 제1 반도체층과 적어도 일부가 중첩되도록 배치되는 제1 게이트 전극을 포함하는, 제1 박막트랜지스터; 및 상기 기판 상에 배치되며 상면에 복수개의 돌기를 포함하는 제2 반도체층 및 상기 제2 반도체층과 적어도 일부가 중첩되도록 배치되는 제2 게이트 전극을 포함하는, 제2 박막트랜지스터를 구비하는, 박막트랜지스터 기판을 제공한다.

Description

박막트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법{Thin film transistor substrate, display apparatus comprising the same, method for manufacturing thin film transistor substrate, and method for manufacturing display apparatus}
본 발명은 박막트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법에 관한 것으로서, 더 상세하게는 소자 특성이 개선된 박막트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법에 관한 것이다.
일반적으로 트랜지스터는 다양한 전자 기기 분야에서 여러가지 목적으로 널리 사용되고 있다. 예컨대, 트랜지스터는 스위칭소자(switching device), 구동소자(driving device) 및 광감지소자(photo sensing device) 등으로 사용되고, 그 밖에도 다양한 전자 회로의 구성요소로 사용될 수 있다.
이러한 트랜지스터 중 CMOS　박막트랜지스터는　PMOS　박막트랜지스터와　NMOS　박막트랜지스터를 구비하는 것으로, 이는　PMOS　박막트랜지스터나　NMOS　박막트랜지스터만으로는 구현하기 어려운 다양한 회로 및 시스템을 구현할 수 있는 장점이 있다.
그러나, 이와 같이　CMOS　박막트랜지스터를 구현하기 위해서는 하나의 기판 상에　PMOS　박막트랜지스터와　NMOS　박막트랜지스터를 형성하여야 하므로, 비교적 많은 공정단계를 필요로 한다.
또한, 상기　CMOS　박막트랜지스터를 구성하는　PMOS　또는　NMOS　박막트랜지스터는 채널 영역, 소스 영역 및 드레인 영역을 제공하는 활성층과, 게이트 절연막에 의해 활성층과 전기적으로 절연되는 게이트 전극을 포함하며, 상기 박막트랜지스터의 활성층은 대개 비정질 실리콘(Amorphous Silicon)이나　폴리 실리콘(Poly-Silicon)과 같은 반도체층으로 형성한다.
이 때, 상기 활성층을 비정질 실리콘으로 형성하면 이동도(mobility)가 낮아 고속으로 동작되는 구동 회로의 구현이 어렵다는 단점이 있으며, 반면에 활성층을　폴리 실리콘으로 형성하면 이동도는 높지만 다결정성(polycrystalline nature)에 기인하여 문턱전압(threshold voltage)이 불균일해지기 때문에 문턱전압과 이동도의 산포를 보상하기 위한 보상 회로가 필요하여 수율이 낮고 평면(coplanar) 구조로 인해 비정질 실리콘의 경우보다 마스크 수가 증가하여 제조 비용이 많이 소요되는 단점이 있다.
따라서,　CMOS　박막트랜지스터를 구현함에 있어 성능을 유지하면서 제조 공정을 단순화할 수 있는 방안의 필요성이 요구되고 있다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 소자 특성이 개선된 박막트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 기판; 상기 기판 상에 배치되는 제1 반도체층 및 상기 제1 반도체층과 적어도 일부가 중첩되도록 배치되는 제1 게이트 전극을 포함하는, 제1 박막트랜지스터; 및 상기 기판 상에 배치되며 상면에 복수개의 돌기를 포함하는 제2 반도체층 및 상기 제2 반도체층과 적어도 일부가 중첩되도록 배치되는 제2 게이트 전극을 포함하는, 제2 박막트랜지스터를 구비하는, 박막트랜지스터 기판이 제공된다.
본 실시예에 따르면, 상기 제1 박막트랜지스터 및 상기 제2 박막트랜지스터 중 하나는 P형 트랜지스터이고, 다른 하나는 N형 트랜지스터일 수 있다.
본 실시예에 따르면, 상기 제1 박막트랜지스터 및 상기 제2 박막트랜지스터를 포함하여 CMOS 소자를 구성할 수 있다.
본 실시예에 따르면, 상기 복수개의 돌기 각각의 높이는 200 Å 내지 800 Å 일 수 있다.
본 실시예에 따르면, 상기 기판 상에 배치되는 게이트 절연막을 더 포함하고, 상기 게이트 절연막은 상기 제1 반도체층 및 상기 제1 게이트전극 사이에 개재될 수 있다.
본 실시예에 따르면, 상기 제1 박막트랜지스터 및 상기 제2 박막트랜지스터 중 하나는 구동 트랜지스터이고, 다른 하나는 스위칭 트랜지스터일 수 있다.
본 실시예에 따르면, 상기 제2 반도체층의 상면은 평평할 수 있다.
본 실시예에 따르면, 상기 제2 반도체층은 상면에 복수개의 미세돌기를 포함하고, 상기 복수개의 미세돌기 각각의 높이는 100 Å 이하일 수 있다.
본 실시예에 따르면, 상기 제1 반도체층 및 상기 제2 반도체층은 폴리실리콘을 포함할 수 있다.
본 발명의 다른 관점에 따르면, 박막트랜지스터 기판; 상기 박막트랜지스터 기판의 상기 제1 박막트랜지스터 또는 상기 제2 박막트랜지스터와 전기적으로 연결되는 화소전극; 상기 화소전극 상에 배치되는 발광층; 및 상기 발광층 상에 배치되는 대향전극을 구비하는, 디스플레이 장치가 제공된다.
본 발명의 또 다른 관점에 따르면, 기판 상에 제1 액티브 패턴 및 제2 액티브 패턴을 형성하는 단계; 상기 제1 액티브 패턴 및 상기 제2 액티브 패턴 상에 레이저를 조사하여 상기 제1 액티브 패턴 상면에 복수개의 제1 돌기 및 상기 제2 액티브 패턴 상면에 복수개의 제2 돌기를 형성하는 단계; 상기 제2 액티브 패턴 상에 상기 제2 액티브 패턴을 덮는 마스킹층을 형성하는 단계; 노출된 상기 제1 액티브 패턴 상면의 복수개의 제1 돌기를 제거하는 단계; 및 상기 제1 액티브 패턴 및 상기 제2 액티브 패턴과 각각 적어도 일부가 중첩되는 제1 게이트 전극 및 제2 게이트 전극을 형성하는 단계를 포함하는, 박막트랜지스터 기판의 제조방법이 제공된다.
본 실시예에 따르면, 상기 제1 액티브 패턴 및 상기 제2 액티브 패턴 중 하나는 P형 도펀트로 도핑하고, 다른 하나는 N형 도펀트로 도핑하는 단계를 더 포함할 수 있다.
본 실시예에 따르면, 상기 제1 액티브 패턴을 제1 도펀트로 도핑하여 제1 반도체층을 형성하는 단계를 포함하는, 제1 박막트랜지스터를 형성하는 단계; 상기 제2 액티브 패턴을 제2 도펀트로 도핑하여 제2 반도체층을 형성하는 단계를 포함하는, 제2 박막트랜지스터를 형성하는 단계; 상기 제1 박막트랜지스터 및 상기 제2 박막트랜지스터 중 하나는 PMOS이고, 다른 하나는 NMOS일 수 있다.
본 실시예에 따르면, 상기 복수개의 제1 돌기 및 상기 복수개의 제2 돌기의 높이는 약 200 Å 내지 800 Å 일 수 있다.
본 실시예에 따르면, 상기 기판 상에 게이트 절연막을 형성하는 단계를 더 포함하고, 상기 게이트 절연막은 상기 제1 액티브 패턴 및 상기 제1 게이트 전극 사이에 개재되도록 형성될 수 있다.
본 실시예에 따르면, 상기 제1 박막트랜지스터 및 상기 제2 박막트랜지스터 중 하나는 구동 트랜지스터이고, 다른 하나는 스위칭 트랜지스터일 수 있다.
본 실시예에 따르면, 상기 복수개의 제1 돌기를 제거하는 단계는 에칭 공정을 통해 수행될 수 있다.
본 실시예에 따르면, 상기 복수개의 제1 돌기를 제거하는 단계는 CMP 공정을 통해 수행될 수 있다.
본 실시예에 따르면, 상기 복수개의 제1 돌기를 제거하는 단계는 상기 제1 액티브 패턴 상면에 약 100 Å 이하의 높이를 갖는 복수개의 미세돌기를 형성하는 단계일 수 있다.
본 발명의 또 다른 관점에 따르면, 제11항 내지 제19항 중 어느 한 항의 박막트랜지스터 기판의 제조방법으로 박막트랜지스터 기판을 제조하는 단계; 상기 박막트랜지스터 기판의 상기 제1 박막트랜지스터 또는 상기 제2 박막트랜지스터와 전기적으로 연결되는 화소전극을 형성하는 단계; 상기 화소전극 상에 발광층을 형성하는 단계; 및 상기 발광층 상에 대향전극을 형성하는 단계를 포함하는, 디스플레이 장치의 제조방법이 제공된다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 소자 특성이 개선된 박막트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1 내지 도 3은 본 발명의 일 실시예에 관한 박막트랜지스터 기판의 제조 공정을 개략적으로 도시하는 단면도들이다.
도 4는 본 발명의 다른 일 실시예에 관한 박막트랜지스터 기판을 포함하는 디스플레이 장치를 개략적으로 도시하는 단면도이다.
도 5는 본 발명의 또 다른 일 실시예에 관한 박막트랜지스터 기판을 포함하는 디스플레이 장치를 개략적으로 도시하는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. 또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
한편, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. 또한, 막, 영역, 구성 요소 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 "바로 위에" 또는 "바로 상에" 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도 1 내지 도 4는 본 발명의 일 실시예에 관한 박막트랜지스터 기판(100)의 제조 공정을 개략적으로 도시하는 단면도들이다.
먼저 도 1을 참조하면, 기판(100) 상에 제1 액티브 패턴(120) 및 제2 액티브 패턴(130)을 형성한다. 기판(100)은 글라스재, 금속재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재 등, 다양한 재료로 형성된 것일 수 있다.
제1 액티브 패턴(120)은 제1 박막트랜지스터(TR1)로 형성될 수 있고, 제2 액티브 패턴(130)은 제2 박막트랜지스터(TR2)로 형성될 수 있다. 본 발명의 실시예에 따르면, 제1 박막트랜지스터(TR1) 및 제2 박막트랜지스터(TR2)를 포함하여 CMOS 소자를 구성할 수 있다.
제1 박막트랜지스터(TR1) 및 제2 박막트랜지스터(TR2) 중 하나는 P형 트랜지스터로 구비될 수 있고, 다른 하나는 N형 트랜지스터로 구비될 수 있다. 예를 들어, 제1 박막트랜지스터(TR1)가 P형 트랜지스터로 구비되는 경우 제1 박막트랜지스터(TR1)는 PMOS일 수 있으며, 제2 박막트랜지스터(TR2)가 N형 트랜지스터로 구비되는 경우 제2 박막트랜지스터(TR2)는 NMOS일 수 있다.
제1 액티브 패턴(120) 및 제2 액티브 패턴(130)을 형성하기에 앞서, 기판(100) 상에는 버퍼층(110)이 형성될 수 있다. 버퍼층(110)은 기판(100)을 통하여 침투하는 이물 또는 습기를 차단할 수 있다. 예를 들어, 버퍼층(110)은 산화규소(SiOx), 질화규소(SiNx) 또는/및 산질화규소(SiON)와 같은 무기물을 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다.
본 실시예에서 제1 액티브 패턴(120) 및 제2 액티브 패턴(130)은 예컨대 폴리실리콘을 포함할 수 있다. 이와 같이 제1 액티브 패턴(120) 및 제2 액티브 패턴(130) 폴리실리콘을 포함하는 경우에는 제1 액티브 패턴(120) 및 제2 액티브 패턴(130)은 비정질실리콘을 결정화하여 형성될 수 있다. 비정질실리콘을 결정화하는 방법은 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법,　ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다. 일 구체예로 ELA법에 의한 결정화 방법을 이용하는 경우 라인 빔(line beam) 형태의 엑시머 레이저를 일정한 스캔 피치로 스캔하여 폴리실리콘을 형성할 수 있다.
이와 같은 제1 액티브 패턴(120) 및 제2 액티브 패턴(130)의 결정화 과정을 통해 비정질실리콘은 폴리실리콘으로 결정화될 수 있는데, 이 과정에서 그레인 사이즈의 차이로 인하여 제1 액티브 패턴(120) 및 제2 액티브 패턴(130)에 각각 복수개의 제1 돌기(120B) 및 복수개의 제2 돌기(130B)가 형성될 수 있다.
도 1의 확대도에 도시된 것과 같이, 제1 액티브 패턴(120)의 상면에는 복수개의 제1 돌기(120B)가 형성될 수 있고, 제2 액티브 패턴(130)의 상면에는 복수개의 제2 돌기(130B)가 형성될 수 있다. 복수개의 제1 돌기(120B)의 높이(H1) 및 복수개의 제2 돌기(130B)의 높이(H2)는 약 200 Å 내지 800 Å일 수 있다.
비교예로서, 제1, 2 액티브 패턴(120, 130) 상면에 형성된 복수개의 제1, 2 돌기(120B, 130B)를 그대로 방치한 채 제1, 2 박막트랜지스터(TR1, TR2)를 형성하는 경우, 돌기에 의한 액티브 패턴 내의 두께 차 및 이로 인해 형성되는 액티브 패턴 내의 배리어 등으로 인하여 이후 도핑 과정에서 제1, 2 액티브 패턴(120, 130) 내에 도펀트가 고르게 주입되지 않거나 SRU(Short Range Uniformity) 특성이 저하되는 등의 문제점이 발생한다. 다만, CMOS 소자를 구성하는 PMOS 또는 NMOS 에 있어서, 경우에 따라 액티브 패턴 상면에 형성된 돌기가 있음으로써 소자 특성이 더욱 개선되는 경우가 있어, 하나의 CMOS 소자를 구성하는 PMOS 또는 NMOS에 선택적으로 돌기를 제거해야 할 필요성이 있다.
도 2를 참조하면, 제2 액티브 패턴(130) 상에 마스킹층(112)을 형성한다. 도 2에서는 마스킹층(112)은 예컨대 포토레지스트(Photoresist)를 사용하는 경우를 도시하였으나, 다른 실시예로 쉐도우 마스크 등이 이용될 수도 있다. 마스킹층(112)으로 포토레지스트를 사용하는 경우에는 제1 액티브 패턴(120) 및 제2 액티브 패턴(130) 상에 전체적으로 포토레지스트를 도포한 후, 패터닝을 통해 제1 액티브 패턴(120) 상에 형성된 포토레지스트의 일부를 제거할 수 있다.
그 후 제1 액티브 패턴(120) 상면에 돌기를 제거한다. 돌기를 제거하는 방법은 물리적 방법 또는 화학적 방법 등 다양한 방법이 이용될 수 있다. 본 실시예에서는 에칭 공정(E)을 통해 제1 액티브 패턴(120) 상면의 복수개의 제1 돌기(120B)를 제거할 수 있다. 에칭 공정(E)에서는 예컨대 폴리 에쳔트(Poly Etchant), 애싱(Ashing) 등의 다양한 방법이 이용될 수 있다. 폴리 에쳔트(Poly Etchant)는 폴리실리콘을 에칭할 수 있는 에쳔트면 족하며, 예컨대 질산, 불산, 물, 기타 첨가제 등의 혼합액일 수 있다.
한편, 다른 실시예로서 CMP(chemical mechanical polish)공정을 통해 제1 액티브 패턴(120) 상면의 복수개의 제1 돌기(120B)를 제거할 수도 있다.
제1 액티브 패턴(120) 상면의 복수개의 제1 돌기(120B)를 제거하는 과정에서, 제2 액티브 패턴(130)은 마스킹층(112)으로 커버되어 있어 제1 액티브 패턴(120) 상면의 복수개의 제1 돌기(120B)를 제거하는 에칭 공정(E) 또는 CMP 공정 등의 영향을 받지 않는다. 따라서, 마스킹층(112)으로 커버된 부분을 제외하고 제1 액티브 패턴(120)의 상면의 복수개의 제1 돌기(120B)만을 선택적으로 제거할 수 있다.
도시되지는 않았으나, 경우에 따라 제1 액티브 패턴(120) 상면의 복수개의 제1 돌기(120B)를 제거한 후에 마스킹층(112)을 제거하지 않은 상태에서 제1 액티브 패턴(120)에 도핑 공정(D)을 수행할 수도 있다.
도 3을 참조하면, 제1 액티브 패턴(120) 상면의 복수개의 제1 돌기(120B)를 제거한 후에 제2 액티브 패턴(130)을 커버하였던 마스킹층(112)을 제거할 수 있다. 마스킹층(112)이 제거된 제2 액티브 패턴(130)은 전술한 제1 액티브 패턴(120)의 복수개의 제1 돌기(120B)를 제거하는 과정에서 외부로 노출되지 않았는바, 제2 액티브 패턴(130) 상면의 복수개의 제2 돌기(130B)는 처음과 같이 그대로 잔존할 수 있다. 도 3의 제1 액티브 패턴(120)의 상면은 복수개의 제1 돌기(120B)가 제거된 평평한 상태일 수 있으며, 제2 액티브 패턴(130)의 상면은 복수개의 제2 돌기(130B)가 형성된 상태일 수 있다.
다른 실시예로 도 4를 참조하면, 동일하게 제1 액티브 패턴(120) 상면의 복수개의 제1 돌기(120B)를 제거한 후에 제2 액티브 패턴(130)을 커버하였던 마스킹층(112)을 제거할 수 있다. 다만, 제1 액티브 패턴(120) 상면의 복수개의 제1 돌기(120B)를 제거하는 과정에서 제1 액티브 패턴(120)의 상면이 완전히 평평하게 형성되지 않을 수 있다. 즉, 제1 액티브 패턴(120) 상면에는 복수개의 미세돌기(120B')가 존재할 수 있다. 복수개의 미세돌기(120B')는 제2 액티브 패턴(130)의 복수개의 제2 돌기(130B)에 비하여 낮은 높이를 가질 수 있다. 예컨대, 복수개의 미세돌기(120B')의 높이(H1')는 약 100Å이하로 형성될 수 있으며, 복수개의 제2 돌기(130B)는 약 200Å 내지 800Å로 형성될 수 있다.
도 4를 참조하면, 전술한 과정을 통해 형성된 제1 액티브 패턴(120) 및 제2 액티브 패턴(130)을 각각 포함하는 제1 박막트랜지스터(TR1) 및 제2 박막트랜지스터(TR2)를 형성할 수 있다.
제1 박막트랜지스터(TR1)를 형성하기 위하여, 돌기들이 제거된 제1 액티브 패턴(120)을 도핑할 수 있다. 또한, 제2 박막트랜지스터(TR2)를 형성하기 위하여, 제2 액티브 패턴(130)을 도핑할 수 있다. 일 실시예로, 제1 액티브 패턴(120) 및 제2 액티브 패턴(130) 중 하나는 P형 도펀트로 도핑하고, 다른 하나는 N형 도펀트로 도핑할 수 있다.
일 실시예로 제1 액티브 패턴(120)이 P형 도펀트를 포함하는 제1 도펀트로 도핑되는 경우, 제1 액티브 패턴(120)을 포함하는 제1 박막트랜지스터(TR1)는 PMOS일 수 있다. 또한, 제2 액티브 패턴(130)이 N형 도펀트를 포함하는 제2 도펀트로 도핑되는 경우, 제2 액티브 패턴(130)을 포함하는 제2 박막트랜지스터(TR2)는 NMOS일 수 있다. 이와 같이 제1 박막트랜지스터(TR1) 및 제2 박막트랜지스터(TR2)를 포함하는 소자는 CMOS 소자로서 구동할 수 있다.
제1 박막트랜지스터(TR1)는 제1 액티브 패턴(120) 상부에 제1 게이트 전극(122), 제1 소스 전극(124S) 및 제1 드레인 전극(124D)을 포함하도록 형성될 수 있다. 또한, 제2 박막트랜지스터(TR2)는 제2 액티브 패턴(130) 상부에 제2 게이트 전극(132), 제2 소스 전극(134S) 및 제2 드레인 전극(134D)을 포함하도록 형성될 수 있다. 제1 박막트랜지스터(TR1) 및 제2 박막트랜지스터(TR2)의 구체적인 구성은 도 4에서 자세히 설명하도록 한다.
제1, 2 박막트랜지스터(TR1, TR2)를 형성한 후, 제1, 2 박막트랜지스터(TR1, TR2) 중 적어도 하나와 직접 연결되는 발광소자(300)를 형성할 수 있다. 발광소자(300)는 화소전극(310), 중간층(320), 대향전극(330)을 순차적으로 형성함으로써 형성할 수 있다. 발광소자(300)의 구체적인 구성은 도 4에서 자세히 설명하도록 한다.
도 4에서는 제1 박막트랜지스터(TR1)가 화소전극(310)과 전기적으로 연결되는 구성을 도시하고 있다. 이와 같이 일 실시예로, 제1 박막트랜지스터(TR1)는 구동 트랜지스터로서 기능할 수 있고, 제2 박막트랜지스터(TR2)는 스위칭 트랜지스터로서 기능할 수 있다. 이 경우 스위칭 트랜지스터는 복수개의 돌기가 상면에 형성된 액티브 패턴을 포함할 수 있다.
도시되지는 않았으나 다른 실시예로, 제2 박막트랜지스터(TR2)가 화소전극(310)과 전기적으로 연결될 수도 있다. 제1 박막트랜지스터(TR1)는 스위칭 트랜지스터로서 기능할 수 있고, 제2 박막트랜지스터(TR2)는 구동 트랜지스터로서 기능할 수 있다. 이 경우 구동 트랜지스터는 복수개의 돌기가 상면에 형성된 액티브 패턴을 포함할 수 있다.
지금까지는 박막트랜지스터 기판(100)의 제조방법 및 이를 포함한 디스플레이 장치의 제조방법에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 박막트랜지스터 기판(100)의 제조방법을 통해 제조된 박막트랜지스터 기판(100) 및 디스플레이 장치의 제조방법을 통해 제조된 디스플레이 장치 역시 본 발명의 범위에 속한다고 할 것이다.
도 4는 본 발명의 다른 일 실시예에 관한 박막트랜지스터 기판(100)을 포함하는 디스플레이 장치(1)를 개략적으로 도시하는 단면도이고, 도 5는 본 발명의 또 다른 일 실시예에 관한 박막트랜지스터 기판(100)을 포함하는 디스플레이 장치(2)를 개략적으로 도시하는 단면도이다.
이하의 디스플레이 장치는 화상을 표시하는 장치로서, 액정 디스플레이 장치(Liquid Crystal Display), 전기영동 디스플레이 장치(Electrophoretic Display), 유기 발광 디스플레이 장치(Organic Light Emitting Display), 무기 EL 디스플레이 장치(Inorganic Light Emitting Display), 전계 방출 디스플레이 장치(Field Emission Display), 표면 전도 전자 방출 디스플레이 장치(Surface-conduction Electron-emitter Display), 플라즈마 디스플레이 장치(Plasma Display), 음극선관 디스플레이 장치(Cathode Ray Display) 등 일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치로서, 유기 발광 디스플레이 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치는 이에 제한되지 않으며, 다양한 방식의 디스플레이 장치일 수 있다.
기판(100)은 글라스재, 금속재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재 등, 다양한 재료로 형성된 것일 수 있다. 이러한 기판(100)은 이미지를 디스플레이 하기 위해 복수개의 화소들(미도시)이 배치되는 디스플레이영역과, 이 디스플레이영역을 감싸는 외곽영역을 가질 수 있다.
기판(100) 상에는 영상이 구비되는 적어도 하나의 화소를 포함할 수 있으며, 화소는 게이트 라인, 데이터 라인 및 구동 전압 라인으로 이루어진 배선부(미도시)와, 배선부에 연결된 제1 박막트랜지스터(TR1), 제2 박막트랜지스터(TR2) 및 발광소자(300)를 포함할 수 있다.
일 실시예로 도 4와 같이, 제1 박막트랜지스터(TR1)는 구동 트랜지스터일 수 있고, 제2 박막트랜지스터(TR2)는 스위칭 트랜지스터일 수 있다. 경우에 따라 제1 박막트랜지스터(TR1)는 스위칭 트랜지스터일 수 있고, 제2 박막트랜지스터(TR2)는 구동 트랜지스터일 수도 있다.
제1 박막트랜지스터(TR1)는 제1 액티브 패턴(120)과, 제1 액티브 패턴(120)과 적어도 일부가 중첩하는 제1 게이트 전극(122)을 포함할 수 있다. 또한 제2 박막트랜지스터(TR2)는 제2 액티브 패턴(130)과, 제2 액티브 패턴(130)과 적어도 일부가 중첩하는 제2 게이트 전극(132)을 포함할 수 있다. 본 실시예에서 제1 액티브 패턴(120) 및 제2 액티브 패턴(130)은 전술한 도 1 내지 도 3의 제조 과정을 통해 형성된 것일 수 있다. 제1, 2 액티브 패턴(120, 130)은 예컨대 폴리실리콘을 포함할 수 있다.
기판(100) 상에 버퍼층(110)이 형성될 수 있다. 버퍼층(110)은 기판(100)을 통하여 침투하는 이물 또는 습기를 차단할 수 있다. 예를 들어, 버퍼층(110)은 산화규소(SiOx), 질화규소(SiNx) 또는/및 산질화규소(SiON)와 같은 무기물을 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다. 제1 액티브 패턴(120) 및 제2 액티브 패턴(130)은 기판(100) 상에 형성된 버퍼층 상에 구비될 수 있다.
제1 액티브 패턴(120)은 제1 게이트 전극(122)과 중첩하는 채널영역(120C) 및 채널영역(120C)의 양측에 배치되되 채널영역(120C)보다 고농도의 불순물(도펀트)을 포함하는 소스영역(120S) 및 드레인영역(120D)을 포함할 수 있다. 여기서, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스영역(120S)과 드레인영역(120D)은 제1 박막트랜지스터(TR1)의 제1 소스 전극(124S)과 제1 드레인 전극(124D)와 전기적으로 연결될 수 있다.
제2 액티브 패턴(130)은 제2 게이트 전극(132)과 중첩하는 채널영역(130C) 및 채널영역(130C)의 양측에 배치되되 채널영역(130C)보다 고농도의 불순물을 포함하는 소스영역(130S) 및 드레인영역(130D)을 포함할 수 있다. 여기서, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스영역(130S)과 드레인영역(130D)은 제2 박막트랜지스터(TR2)의 제2 소스전극(134S)과 제2 드레인전극(134D)와 전기적으로 연결될 수 있다.
본 실시예에서는, 제1 액티브 패턴(120)이 N형 불순물을 포함하는 경우에는 제2 액티브 패턴(130)은 P형 불순물을 포함한다. 이를 통해 제1 박막트랜지스터(TR1) 및 제2 박막트랜지스터(TR2) 중 하나는 PMOS이고, 다른 하나는 NMOS일 수 있다.
이때 제1 게이트 전극(122)과 제1 액티브 패턴(120) 사이, 제2 게이트 전극(132)과의 제2 액티브 패턴(130) 사이의 절연성을 확보하기 위해 게이트절연막(140)이 개재될 수 있다. 이러한 위해 게이트절연막(140)은 산질화규소(SiON), 산화규소(SiOx) 및/또는 질화규소(SiNx)와 같은 무기 절연층일 수 있으며, 무기 절연층층은 단층 또는 다층일 수 있다.
제1 게이트 전극(122) 및 제2 게이트 전극(132)의 상면을 덮도록 층간절연막(150)이 구비될 수 있다. 층간절연막(150)은 예컨대 산질화규소(SiON), 산화규소(SiOx) 및/또는 질화규소(SiNx)와 같은 무기 절연층일 수 있으며, 단층 또는 다층일 수 있다. 도 4에 도시된 것과 같이 버퍼층(110), 게이트절연막(140) 및 층간절연막(150)은 기판(100)의 전면(全面)에 배치될 수 있다.
제1 박막트랜지스터(TR1)는 게이트절연막(140) 및 층간절연막(150)에 형성된 컨택홀을 통해 제1 액티브 패턴(120)에 전기적으로 연결되는 제1 소스 전극(124S)과 제1 드레인 전극(124D)을 포함할 수 있다. 컨택홀은 게이트절연막(140) 및 층간절연막(150)을 동시에 관통할 수 있으며, 컨택홀을 통해 제1 액티브 패턴(120)의 소스 영역과 드레인 영역의 일부가 노출될 수 있다. 게이트절연막(140) 및 층간절연막(150)에 형성된 컨택홀을 통해 제1 소스 전극(124S)은 제1 액티브 패턴(120)의 소스 영역과 전기적으로 소통되고, 제1 드레인 전극(124D)은 제1 액티브 패턴(120)의 드레인 영역과 전기적으로 소통될 수 있다.
마찬가지로, 제2 박막트랜지스터(TR2)는 게이트절연막(140) 및 층간절연막(150)에 형성된 컨택홀을 통해 제2 액티브 패턴(130)에 전기적으로 연결되는 제2 소스 전극(134S)과 제2 드레인 전극(134D)을 포함할 수 있다.
이러한 제1, 2 소스 전극(124S, 134S) 및 제1, 2 드레인 전극(124D, 134D)은 도전성 등을 고려하여 예컨대 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
제1 박막트랜지스터(TR1) 및 제2 박막트랜지스터(TR2) 상에는 비아층(170)이 배치될 수 있다. 이 경우 비아층(170)은 평탄화막일 수도 있고 보호막일 수도 있다. 이러한 비아층(170)은 제1, 2 박막트랜지스터(TR1, TR2) 상부에 유기 발광 소자가 배치되는 경우 박막트랜지스터의 상면을 대체로 평탄화하게 하고, 박막트랜지스터 및 각종 소자들을 보호하는 역할을 한다. 이러한 비아층(170)은 예컨대 유기절연물을 포함할 수 있다. 유기절연물은 이미드계 고분자, Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 일 실시예로, 비아층(170)은 폴리이미드를 포함할 수 있다.
한편 도면에는 도시되지 않았으나, 이러한 구조의 박막트랜지스터(TFT)의 보호를 위해 박막트랜지스터(TFT)를 덮는 보호막(미도시)이 배치될 수 있다. 보호막은 예컨대 실리콘옥사이드, 실리콘나이트라이드 또는 실리콘옥시나이트라이드 등과 같은 무기물로 형성될 수 있다.
비아층(170) 상에는 화소전극(310)이 배치된다. 화소전극(310) 상에는 화소정의막(180)이 배치되며, 화소정의막(180)은 각 부화소에 대응하는 개구, 즉 적어도 화소전극(310)의 중앙부가 노출되도록 하는 개구를 가짐으로써 화소를 정의할 수 있다. 또한, 화소정의막(180)은 화소전극(310)의 가장자리와 대향전극(330) 사이의 거리를 증가시킴으로써, 이들 사이에서 아크 등이 발생하는 것을 방지할 수 있다. 화소정의막(180)은 예컨대 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
중간층(320)은 저분자 또는 고분자 물질을 포함할 수 있다. 저분자 물질을 포함할 경우, 중간층(320)은 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
중간층(320)이 고분자 물질을 포함할 경우에는, 중간층(320)은 대개 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 중간층(320)의 구조는 전술한 바에 한정되는 것은 아니고, 다양한 구조를 가질 수 있다. 예컨대, 중간층(320)을 이루는 층들 중 적어도 어느 하나는 복수개의 화소전극(310)들에 걸쳐서 일체(一體)로 형성될 수 있다. 또는, 중간층(320)은 복수개의 화소전극(310)들 각각에 대응하도록 패터닝된 층을 포함할 수 있다.
대향전극(330)은 표시영역(DA) 상부에 배치되며, 표시영역(DA)을 덮도록 배치될 수 있다. 즉, 대향전극(330)은 복수개의 화소들을 커버하도록 일체(一體)로 형성될 수 있다.
도 5를 참조하면, 표시 장치는 표시영역(DA)과 외곽영역(PA)을 구비한다. 도 5의 실시예에서는 제1 박막트랜지스터(TR1) 및 제2 박막트랜지스터(TR2)를 포함하는 CMOS소자가 표시영역(DA)이 아닌 외곽영역(PA)에 구비된다는 것에서 전술한 도 4와 차이가 있다. 따라서 이하에서는 표시영역(DA)에 대하여 도 4와 중복되는 점은 생략하고 차이점을 위주로 설명한다.
외곽영역(PA)의 구동회로영역(DC-A)에는 제1 박막트랜지스터(TR1) 및 제2 박막트랜지스터(TR2)를 포함하는 CMOS 소자가 배치될 수 있다. 구동회로영역(DC-A)의 일측에는 통 전원공급배선(190)이 위치할 수 있다. 전술한 것과 같이, 제1 박막트랜지스터(TR1)는 제1 액티브 패턴(120)을 포함하고, 제2 박막트랜지스터(TR2)는 제2 액티브 패턴(130)을 포함할 수 있다. 도 5의 확대도를 참조하면, 제1 액티브 패턴(120)의 상면은 평평한 반면, 제2 액티브 패턴(130)의 상면은 복수개의 돌기(B)를 포함할 수 있다. 제1 박막트랜지스터(TR1) 및 제2 박막트랜지스터(TR2) 중 하나는 PMOS일 수 있고, 다른 하나는 NMOS일 수 있다. 도 5에서는 제2 액티브 패턴(130)이 복수개의 돌기(B)를 갖는 것으로 도시되어 있으며, 이러한 제2 액티브 패턴(130)을 포함하는 제2 박막트랜지스터(TR2)는 PMOS일수도 있고, NMOS일 수도 있다.
비교예로서, 도 1과 같이 제1, 2 액티브 패턴(120, 130) 상면에 형성된 복수개의 제1, 2 돌기(120B, 130B)를 그대로 방치한 채 제1, 2 박막트랜지스터(TR1, TR2)를 형성하는 경우, 돌기에 의한 액티브 패턴 내의 두께 차 및 이로 인해 형성되는 액티브 패턴 내의 배리어 등으로 인하여 이후 도핑 과정에서 제1, 2 액티브 패턴(120, 130) 내에 도펀트가 고르게 주입되지 않거나 소자 내 SRU(Short Range Uniformity) 특성이 저하되는 등의 문제점이 발생한다. 다만, CMOS 소자를 구성하는 PMOS 또는 NMOS 에 있어서, 경우에 따라 액티브 패턴 상면에 형성된 돌기가 있음으로써 소자 특성이 더욱 개선되는 경우가 있어, 하나의 CMOS 소자를 구성하는 PMOS 또는 NMOS에 선택적으로 돌기를 제거해야 할 필요성이 있다.
이에 본 발명의 일 실시예에 따른 디스플레이 장치(1, 2)에서는 제1, 2 액티브 패턴(120, 130)을 형성하는 과정에서 도 2의 마스킹층(112)을 통해 제1, 2 액티브 패턴(120, 130) 각각의 상면에 형성되는 복수개의 돌기(B)를 필요에 따라 선택적으로 제거할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
1, 2: 디스플레이 장치
TR1, TR2: 제1, 2 박막트랜지스터
100: 기판
112: 마스킹층
120B, 130B: 복수개의 제1, 2 돌기
120B': 복수개의 미세돌기
120, 130: 제1, 2 액티브 패턴
124D, 134D: 제1, 2 드레인 전극
124S, 134S: 제1, 2 소스 전극
300: 발광소자
310: 화소전극
320: 중간층
330: 대향전극

Claims (20)

  1. 기판;
    상기 기판 상에 배치되며, 상면에 각각의 높이가 10Å 이하인 복수개의 제1 돌기를 포함하는 제1 액티브 패턴 및 상기 제1 액티브 패턴과 적어도 일부가 중첩되도록 배치되는 제1 게이트 전극을 포함하는, 제1 박막트랜지스터;
    상기 기판 상에 배치되며, 상면에 각각의 높이가 300Å보다 크고, 800Å 이하인 복수개의 제2 돌기를 포함하는 제2 액티브 패턴 및 상기 제2 액티브 패턴과 적어도 일부가 중첩되도록 배치되는 제2 게이트 전극을 포함하는, 제2 박막트랜지스터; 및
    상기 제1 박막트랜지스터 및 상기 제2 박막트랜지스터 상부에 위치하는 화소전극을 포함하는, 발광소자;를 구비하고,
    상기 제1 박막트랜지스터 및 상기 제2 박막트랜지스터 중 하나는 상기 화소전극과 전기적으로 연결되고, 상기 제1 박막트랜지스터 및 상기 제2 박막트랜지스터 중 하나는 구동 트랜지스터이고, 다른 하나는 스위칭 트랜지스터이며,
    상기 제1 박막트랜지스터와, 상기 제2 박막트랜지스터는 서로 이웃하며,
    상기 제1 박막 트랜지스터와, 상기 제2 박막트랜지스터중 하나는 P형 트랜지스터이고, 다른 하나는 N형 트랜지스터인, 디스플레이 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 박막트랜지스터 및 상기 제2 박막트랜지스터를 포함하여 CMOS 소자를 구성하는, 디스플레이 장치.
  4. 삭제
  5. 제1항에 있어서,
    상기 기판 상에 배치되는 게이트 절연막을 더 포함하고, 상기 게이트 절연막은 상기 제1 액티브 패턴 및 상기 제1 게이트 전극 사이에 개재되는, 디스플레이 장치.
  6. 삭제
  7. 제1항에 있어서,
    상기 제1 액티브 패턴의 상면은 상기 제2 액티브 패턴의 상면에 비해 평평한, 디스플레이 장치.
  8. 제7항에 있어서,
    상기 제1 액티브 패턴은 상면에 복수개의 미세돌기를 포함하는, 디스플레이 장치.
  9. 제1항에 있어서,
    상기 제1 액티브 패턴 및 상기 제2 액티브 패턴은 폴리실리콘을 포함하는, 디스플레이 장치.
  10. 제1항에 있어서,
    상기 발광소자는,
    상기 화소전극 상에 배치되는 발광층; 및
    상기 발광층 상에 배치되는 대향전극;
    을 더 구비하는, 디스플레이 장치.
  11. 기판 상에 제1 액티브 패턴 및 제2 액티브 패턴을 형성하는 단계;
    상기 제1 액티브 패턴 및 상기 제2 액티브 패턴 상에 레이저를 조사하여 상기 제1 액티브 패턴 상면에 복수개의 제1 돌기 및 상기 제2 액티브 패턴 상면에 복수개의 제2 돌기를 형성하되, 상기 복수개의 제1 돌기 및 상기 복수개의 제2 돌기 각각의 높이는 300Å보다 크며, 800Å 이하로 형성하는 단계;
    상기 제2 액티브 패턴 상에 상기 제2 액티브 패턴을 덮는 마스킹층을 형성하는 단계;
    노출된 상기 제1 액티브 패턴 상면의 복수개의 제1 돌기를 제거하는 단계;
    상기 제1 액티브 패턴 및 상기 제2 액티브 패턴과 각각 적어도 일부가 중첩되는 제1 게이트 전극 및 제2 게이트 전극을 형성하는 단계; 및
    제1 박막트랜지스터 또는 제2 박막트랜지스터 상부에 배치되며, 상기 제1 박막트랜지스터 또는 상기 제2 박막트랜지스터와 전기적으로 연결되는 화소전극을 형성하는 단계;를 포함하되,
    상기 제1 박막트랜지스터 및 상기 제2 박막트랜지스터 중 하나는 상기 화소전극과 전기적으로 연결되고, 상기 제1 박막트랜지스터 및 상기 제2 박막트랜지스터 중 하나는 구동 트랜지스터이고, 다른 하나는 스위칭 트랜지스터이며,
    상기 복수개의 제1 돌기를 제거하는 단계는, 상기 제1 액티브 패턴 상면에 10Å 이하의 높이를 가지는 복수개의 미세돌기를 형성하는 단계를 포함하며,
    상기 제1 박막트랜지스터와, 상기 제2 박막트랜지스터는 서로 이웃하며,
    상기 제1 박막 트랜지스터와, 상기 제2 박막트랜지스터중 하나는 P형 트랜지스터이고, 다른 하나는 N형 트랜지스터를 포함하는, 디스플레이 장치의 제조방법.
  12. 제11항에 있어서,
    상기 제1 액티브 패턴 및 상기 제2 액티브 패턴 중 하나는 P형 도펀트로 도핑하고, 다른 하나는 N형 도펀트로 도핑하는 단계를 더 포함하는, 디스플레이 장치의 제조방법.
  13. 제12항에 있어서,
    상기 제1 액티브 패턴을 제1 도펀트로 도핑하는 단계를 포함하는, 제1 박막트랜지스터를 형성하는 단계;
    상기 제2 액티브 패턴을 제2 도펀트로 도핑하는, 제2 박막트랜지스터를 형성하는 단계;
    상기 제1 박막트랜지스터 및 상기 제2 박막트랜지스터 중 하나는 PMOS이고, 다른 하나는 NMOS인, 디스플레이 장치의 제조방법.
  14. 삭제
  15. 제11항에 있어서,
    상기 기판 상에 게이트 절연막을 형성하는 단계를 더 포함하고,
    상기 게이트 절연막은 상기 제1 액티브 패턴 및 상기 제1 게이트 전극 사이에 개재되도록 형성되는, 디스플레이 장치의 제조방법.
  16. 삭제
  17. 제11항에 있어서,
    상기 복수개의 제1 돌기를 제거하는 단계는 에칭 공정을 통해 수행되는, 디스플레이 장치의 제조방법.
  18. 제11항에 있어서,
    상기 복수개의 제1 돌기를 제거하는 단계는 CMP 공정을 통해 수행되는, 디스플레이 장치의 제조방법.
  19. 삭제
  20. 제11항에 있어서,
    상기 화소전극 상에 발광층을 포함하는 중간층을 형성하는 단계;
    상기 중간층 상에 대향전극을 형성하는 단계; 및
    을 더 포함하는, 디스플레이 장치의 제조방법.
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