KR102487959B1 - 박막 트랜지스터 표시판과 이를 구비한 표시 장치 및 그 박막 트랜지스터 표시판의 제조 방법 - Google Patents
박막 트랜지스터 표시판과 이를 구비한 표시 장치 및 그 박막 트랜지스터 표시판의 제조 방법 Download PDFInfo
- Publication number
- KR102487959B1 KR102487959B1 KR1020150163052A KR20150163052A KR102487959B1 KR 102487959 B1 KR102487959 B1 KR 102487959B1 KR 1020150163052 A KR1020150163052 A KR 1020150163052A KR 20150163052 A KR20150163052 A KR 20150163052A KR 102487959 B1 KR102487959 B1 KR 102487959B1
- Authority
- KR
- South Korea
- Prior art keywords
- thin film
- polycrystalline silicon
- silicon thin
- array panel
- transistor array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 167
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 32
- 238000000034 method Methods 0.000 title description 38
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 108
- 239000004065 semiconductor Substances 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 19
- 239000010408 film Substances 0.000 claims abstract description 16
- 239000002002 slurry Substances 0.000 claims abstract description 9
- 230000001678 irradiating effect Effects 0.000 claims abstract description 5
- 238000000059 patterning Methods 0.000 claims abstract description 4
- 238000004140 cleaning Methods 0.000 claims description 10
- 239000002245 particle Substances 0.000 claims description 6
- 239000004094 surface-active agent Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 156
- PQXKHYXIUOZZFA-UHFFFAOYSA-M lithium fluoride Inorganic materials [Li+].[F-] PQXKHYXIUOZZFA-UHFFFAOYSA-M 0.000 description 23
- 239000011229 interlayer Substances 0.000 description 17
- 238000003860 storage Methods 0.000 description 17
- 239000003990 capacitor Substances 0.000 description 16
- 230000000052 comparative effect Effects 0.000 description 15
- 239000012535 impurity Substances 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 239000011575 calcium Substances 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 238000002425 crystallisation Methods 0.000 description 7
- 230000008025 crystallization Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 238000002161 passivation Methods 0.000 description 7
- 229910004205 SiNX Inorganic materials 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 239000010931 gold Substances 0.000 description 6
- 229910003437 indium oxide Inorganic materials 0.000 description 6
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 6
- 239000011777 magnesium Substances 0.000 description 6
- 238000005498 polishing Methods 0.000 description 6
- 238000007517 polishing process Methods 0.000 description 6
- OYPRJOBELJOOCE-UHFFFAOYSA-N Calcium Chemical compound [Ca] OYPRJOBELJOOCE-UHFFFAOYSA-N 0.000 description 5
- 229910052791 calcium Inorganic materials 0.000 description 5
- 239000000356 contaminant Substances 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- 238000005499 laser crystallization Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 239000002356 single layer Substances 0.000 description 5
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000001878 scanning electron micrograph Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 3
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 3
- 238000005224 laser annealing Methods 0.000 description 3
- 229910052744 lithium Inorganic materials 0.000 description 3
- 229910052749 magnesium Inorganic materials 0.000 description 3
- 239000004033 plastic Substances 0.000 description 3
- 239000010453 quartz Substances 0.000 description 3
- 230000035945 sensitivity Effects 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000004332 silver Substances 0.000 description 3
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 3
- 239000008367 deionised water Substances 0.000 description 2
- 229910021641 deionized water Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- WUKWITHWXAAZEY-UHFFFAOYSA-L calcium difluoride Chemical compound [F-].[F-].[Ca+2] WUKWITHWXAAZEY-UHFFFAOYSA-L 0.000 description 1
- 229910001634 calcium fluoride Inorganic materials 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000002270 dispersing agent Substances 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000005525 hole transport Effects 0.000 description 1
- 238000007602 hot air drying Methods 0.000 description 1
- 230000002209 hydrophobic effect Effects 0.000 description 1
- 230000005661 hydrophobic surface Effects 0.000 description 1
- 239000003112 inhibitor Substances 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229920000058 polyacrylate Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000003381 stabilizer Substances 0.000 description 1
- 238000010186 staining Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
Images
Classifications
-
- H01L27/3262—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3215—Doping the layers
- H01L21/32155—Doping polycristalline - or amorphous silicon layers
-
- H01L27/3248—
-
- H01L29/786—
-
- H01L51/56—
-
- H01L2227/32—
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Thin Film Transistor (AREA)
- Electroluminescent Light Sources (AREA)
Abstract
본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 비정질 실리콘 박막이 형성된 기판을 준비하는 단계, 레이저 빔을 상기 비정질 실리콘 박막에 조사하여 다결정 실리콘 박막을 형성하는 단계, 상기 다결정 실리콘 박막을 제1 정반에 부착하는 단계, 상기 다결정 실리콘 박막에 슬러리(slurry)를 공급하는 단계, 상기 제1 정반 및 상기 제1 정반과 마주보는 제2 정반을 회전 시켜 상기 다결정 실리콘 박막 표면 상에 형성된 돌기를 제거하는 단계, 상기 다결정 실리콘 박막을 제1 정반에서 탈착하는 단계, 다결정 실리콘 박막을 패터닝하여 반도체층을 형성하는 단계 및 상기 반도체층 상에 게이트 절연막을 형성하는 단계를 포함한다.
Description
본 발명은 박막 트랜지스터 표시판과 표시 장치에 관한 것이다.
일반적으로 비정질 실리콘(Amorphous Silicon)은 전하 운반체인 전자의 이동도가 낮은 단점이 있다. 반면에, 다결정 실리콘(Polycrystal Silicon)은 비정질 실리콘으로 제조된 박막 트랜지스터(Thin Film Transistor, TFT)에서는 불가능하였던 구동 회로를 기판상에 구성하는 것이 가능하다. 따라서, 다결정 실리콘으로 제조된 박막 트랜지스터는 복수개의 단자와 구동 집적 회로(Driver IC)와의 접속이 불필요하게 되므로, 생산성과 신뢰성을 높이고 패널의 두께를 줄일 수 있다.
이러한 다결정 실리콘 박막 트랜지스터를 저온 조건에서 제조하는 방법으로는 고상 결정화법(Solid Phase Crystallization, SPC), 금속유도 결정화법(Metal Induced Crystallization, MIC), 금속유도측면 결정화법(Metal Induced Lateral Crystallization, MILC), 엑시머 레이저 열처리법(Excimer Laser Annealing, ELA) 등이 있다. 특히, 유기 발광 표시 장치(Organic Light Emitting Diode display, OLED) 또는 액정 표시 장치(Liquid Crystal Display, LCD)의 제조 공정에서는 높은 에너지를 갖는 레이저 빔을 이용하여 결정화하는 엑시머 레이저 열처리법(ELA)을 사용한다.
그러나, 엑시머 레이저 열처리법(ELA)의 레이저 결정화 장치를 이용하여 대상 기판을 스캔하며 대상 박막에 결정화를 진행하는 경우, 그레인 바운더리(grain boundary)에 의도하지 않은 돌기가 발생한다. 이러한 돌기는 다결정 실리콘층의 특성에 영향을 미치므로 이를 제거하여야 하는 문제가 있다.
본 발명은 전술한 문제점을 해결하기 위한 것으로서, 레이저 결정화 시 다결정 실리콘층에서 발생하는 돌기를 제거할 수 있는 박막 트랜지스터 표시판의 제조 방법 및 이를 이용하여 제작한 박막 트랜지스터 표시판과 이를 구비한 표시 장치를 제공하고자 한다.
본 발명의 일 실시예에 따른 박막 트랜지스터 표시판 제조 방법은 비정질 실리콘 박막이 형성된 기판을 준비하는 단계, 레이저 빔을 상기 비정질 실리콘 박막에 조사하여 다결정 실리콘 박막을 형성하는 단계, 상기 다결정 실리콘 박막을 제1 정반에 부착하는 단계, 상기 다결정 실리콘 박막에 슬러리(slurry)를 공급하는 단계, 상기 제1 정반 및 상기 제1 정반과 마주보는 제2 정반을 회전 시켜 상기 다결정 실리콘 박막 표면 상에 형성된 돌기를 제거하는 단계, 상기 다결정 실리콘 박막을 제1 정반에서 탈착하는 단계, 다결정 실리콘 박막을 패터닝하여 반도체층을 형성하는 단계 및 상기 반도체층 상에 게이트 절연막을 형성하는 단계를 포함한다.
상기 다결정 실리콘 박막 표면을 친수성 상태로 바꾸어 주는 친수 처리 단계를 더 포함할 수 있다.
상기 친수 처리 단계는 상기 다결정 실리콘 박막 표면에 계면 활성제(surfactant)를 공급하는 것을 포함할 수 있다.
상기 슬러리의 입자들을 제거하는 단계를 더 포함할 수 있다.
상기 다결정 실리콘 박막을 세정하는 단계를 더 포함할 수 있다.
상기 돌기를 제거하는 단계는, 상기 제1 정반 및 상기 제2 정반을 서로 반대방향으로 회전시키는 것을 포함할 수 있다.
상기 다결정 실리콘 박막을 형성하는 단계는, 엑시머 레이저(Excimer laser)를 사용하여 상기 레이저 빔을 조사하는 것을 포함할 수 있다.
상기 돌기를 제거하는 단계는 상기 다결정 실리콘 박막 표면의 거칠기 실효치(RMS roughness)가 1nm 미만이 될 때까지 진행하는 것을 포함할 수 있다.
상기 게이트 절연막은 약 80nm미만의 두께로 형성할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 상에 형성되어 있는 반도체층, 상기 반도체층과 중첩하는 게이트전극, 상기 반도체층과 중첩하며, 서로 분리되어 있는 소스전극 및 드레인전극 및 상기 드레인 전극과 전기적으로 연결되어 있는 화소전극을 포함하며, 상기 반도체층은 다결정 실리콘 박막으로 형성되어 있고, 상기 다결정 실리콘 박막 표면은 거칠기 실효치(RMS roughness)가 약 1nm 미만이다.
상기 반도체층 상에 위치하는 게이트 절연막을 더 포함할 수 있으며, 상기 게이트 절연막은 약 80nm미만의 두께를 가질 수 있다.
본 발명의 일 실시예에 따른 기 발광 표시 장치는 기판, 상기 기판 위에 형성되어 있는 스위칭 반도체층 및 구동 반도체층, 상기 스위칭 반도체층 및 구동 반도체층을 덮고 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있으며 상기 스위칭 반도체층 및 구동 반도체층과 각각 중첩하고 있는 스위칭 게이트 전극 및 구동 게이트 전극, 상기 스위칭 게이트 전극 및 구동 게이트 전극을 덮고 있는 층간 절연막, 상기 층간 절연막 위에 형성되어 있으며 상기 스위칭 반도체층과 연결되어 있는 스위칭 소스 전극 및 스위칭 드레인 전극, 상기 층간 절연막 위에 형성되어 있으며 상기 구동 반도체층과 연결되어 있는 구동 소스 전극 및 구동 드레인 전극, 상기 구동 드레인 전극과 연결되어 있는 유기 발광 다이오드를 포함하고, 상기 스위칭 반도체층 및 구동 반도체층은 다결정 실리콘 박막으로 형성되어 있으며, 상기 다결정 실리콘 박막의 표면은 거칠기 실효치(RMS roughness)가 약 1nm 미만이다.
상기 게이트 절연막은 약 80nm미만의 두께를 가질 수 있다.
본 발명의 일 실시예에 따르면, 레이저 결정화 시 다결정 실리콘층에서 발생하는 돌기를 제거할 수 있으며, 따라서 반도체층의 특성이 향상된 박막 트랜지스터 표시판 및 이를 구비한 표시 장치를 제공할 수 있다.
도 1은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 나타내는 순서도이다.
도 2 내지 도 11은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순서대로 나타낸 도면이다.
도 12는 본 발명의 일실시예에 따른 유기 발광 표시 장치의 하나의 화소의 등가 회로도이다.
도 13은 본 발명의 일실시예에 따른 유기 발광 표시 장치의 하나의 화소의 배치도이다.
도 14는 도 13의 XⅣ-XⅣ선을 따라 잘라 도시한 단면도이다.
도 15는 본 발명의 일실시예 따른 박막 트랜지스터 표시판 제조 방법을 통하여 제조된 다결정 실리콘 박막 표면의 SEM 이미지이다.
도 16은 다결정 실리콘 박막 표면의 돌기를 제거하는 과정을 거치지 않은 박막 트랜지스터 비교예를 개략적으로 나타낸 도면이다.
도 17은 다결정 실리콘 박막 표면의 돌기를 제거하는 과정을 거치지 않은 박막 트랜지스터 비교예의 다결정 실리콘 박막 표면의 SEM 이미지이다.
도 18은 다결정 실리콘 박막 표면의 돌기를 제거하는 과정을 거치지 않은 박막 트랜지스터 비교예의 다결정 실리콘 박막 표면과 본 발명의 일실시예 따른 박막 트랜지스터 표시판 제조 방법을 통하여 제조된 다결정 실리콘 박막 표면의 거칠기 실효치(RMS roughness)를 실험한 결과이다.
도 19은 다결정 실리콘 박막 표면의 돌기를 제거하는 과정을 거치지 않은 박막 트랜지스터 비교예와 본 발명의 일실시예 따른 박막 트랜지스터 표시판 제조 방법을 통하여 제조된 박막 트랜지스터 표시판의 항복 전압(Breakdown Voltage)을 실험한 결과이다.
도 20은 돌기를 제거하는 과정을 거치지 않은 다결정 실리콘 박막 비교예와 본 발명의 일실시예 따라 돌기를 제거하는 과정을 거친 다결정 실리콘 박막의 산란특성(Haze)을 실험한 결과이다.
도 2 내지 도 11은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순서대로 나타낸 도면이다.
도 12는 본 발명의 일실시예에 따른 유기 발광 표시 장치의 하나의 화소의 등가 회로도이다.
도 13은 본 발명의 일실시예에 따른 유기 발광 표시 장치의 하나의 화소의 배치도이다.
도 14는 도 13의 XⅣ-XⅣ선을 따라 잘라 도시한 단면도이다.
도 15는 본 발명의 일실시예 따른 박막 트랜지스터 표시판 제조 방법을 통하여 제조된 다결정 실리콘 박막 표면의 SEM 이미지이다.
도 16은 다결정 실리콘 박막 표면의 돌기를 제거하는 과정을 거치지 않은 박막 트랜지스터 비교예를 개략적으로 나타낸 도면이다.
도 17은 다결정 실리콘 박막 표면의 돌기를 제거하는 과정을 거치지 않은 박막 트랜지스터 비교예의 다결정 실리콘 박막 표면의 SEM 이미지이다.
도 18은 다결정 실리콘 박막 표면의 돌기를 제거하는 과정을 거치지 않은 박막 트랜지스터 비교예의 다결정 실리콘 박막 표면과 본 발명의 일실시예 따른 박막 트랜지스터 표시판 제조 방법을 통하여 제조된 다결정 실리콘 박막 표면의 거칠기 실효치(RMS roughness)를 실험한 결과이다.
도 19은 다결정 실리콘 박막 표면의 돌기를 제거하는 과정을 거치지 않은 박막 트랜지스터 비교예와 본 발명의 일실시예 따른 박막 트랜지스터 표시판 제조 방법을 통하여 제조된 박막 트랜지스터 표시판의 항복 전압(Breakdown Voltage)을 실험한 결과이다.
도 20은 돌기를 제거하는 과정을 거치지 않은 다결정 실리콘 박막 비교예와 본 발명의 일실시예 따라 돌기를 제거하는 과정을 거친 다결정 실리콘 박막의 산란특성(Haze)을 실험한 결과이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
그러면 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 도 1 내지 도 11을 참고로 상세하게 설명한다.
도 1은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 나타내는 순서도이다. 도 2 내지 도 11은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순서대로 나타낸 도면이다.
먼저, 도 2에 도시한 바와 같이, 버퍼층(120) 및 비정질 실리콘 박막(130a)이 차례로 형성된 기판(110)를 준비한다. 기판(110)은 유리, 석영, 세라믹 또는 플라스틱 등으로 이루어진 절연성의 플렉서블 기판일 수 있다.
버퍼층(120)은 질화규소(SiNx)의 단일막으로 형성될 수 있으며, 또는 질화 규소(SiNx)와 산화 규소(SiO2)가 적층된 이중막 구조로 형성될 수도 있다.
비정질 실리콘 박막(130a)은 저압화학 증착법, 상압화학 증착법, PECVD법(plasma enhanced chemical vapor deposition), 스퍼터링법, 진공증착법(vacuum evaporation) 등의 방법으로 형성될 수 있다.
레이저(1)의 빔을 비정질 실리콘 박막(130a)에 조사하여 비정질 실리콘을 다결정 실리콘으로 결정화 한다. 레이저(1)는 일방향(도 2의 화살표 방향)으로 진행하면서, 비정질 실리콘층을 다결정 실리콘층으로 결정화 한다. 도 2에 도시한 바와 같이, 비정질 실리콘 박막(130a)의 레이저 결정화 공정을 진행하기 전 영역(A)은 비정질 실리콘층으로 형성되어 있으며, 비정질 실리콘층에 레이저(1)를 이용하여 레이저 결정화 공정을 진행한 영역(B)은 다결정 실리콘층이 된다. 결정화 공정을 위한 레이저에는 일례로 엑시머 레이저(Excimer laser)를 사용할 수 있다.
이러한 결정화 공정이 진행된 다결정 실리콘 박막(130b)의 표면에는 도 3과 같이 그레인 바운더리(grain boundary)에 돌기(131)가 발생하게 된다. 즉, 레이저(1)의 빔에 의해 용융된 비정질 실리콘층이 그레인(grain)을 중심으로 다시 재결정화하면서 그레인 간의 경계부에 돌기(131)가 발생하게 된다.
다음으로, 다결정 실리콘 박막(130b)의 표면의 돌기(131)를 연마하는 공정을 진행한다. 다결정 실리콘 박막(130b)을 제1 정반(2)에 부착하고, 상기 다결정 실리콘 박막(130b)에 노즐(4)을 통하여 연마재, 분산제, 안정제, 부식방지제 등을 포함하여 구성되는 슬러리(slurry)(5)를 공급한다. 제1 정반(2) 및 제1 정반(2)과 마주보는 제2 정반(3)으로 가압하면서 제1 정반(2)과 제2 정반(3)을 각각 역방향으로 회전 시켜 상기 다결정 실리콘 박막(130b) 표면 상에 형성된 돌기(131)를 제거한다. 제1 정반(2) 및 제2 정반(3)은 회전 속도를 제어할 수 있으며, 가속, 감속 운동과 병진운동을 할 수 있다. 제1 정반(2)과 제2 정반(3)을 각각 역방향으로 회전 시켜 연마하는 단계 중에, 지속적으로 제1 정반(2)과 제2 정반(3) 사이에 노즐(4)을 통하여 슬러리(slurry)(5)를 공급할 수 있다. 제1 정반(2)과 제2 정반(3)은 730mm×920mm의 기판을 부착할 수 있을 정도로 크다. 또는2200mm×2500mm의 기판을 부착할 수 있을 정도의 크기일 수도 있다.
돌기 연마 공정 후 연마가 제대로 되었는지 정반을 열어서 회절 및 소수성 표면 검사 등을 진행할 수 있으나 실제 양산 적용 시에는 생략될 수 있다.
돌기(131)를 연마하는 공정을 진행한 다음에 다결정 실리콘 박막(130b) 표면을 친수성 상태로 바꾸어 주는 친수 처리 단계를 진행한다. 돌기(131)를 연마하는 공정이 끝난 후의 다결정 실리콘 박막(130b)의 표면은 후세정 장치에 로딩하기 까지 상당한 시간 동안 대기에 노출된 상태가 되는데, 돌기(131)를 연마하는 공정 후의 다결정 실리콘 박막(130b) 표면은 소수성 상태가 된다. 따라서 다결정 실리콘 박막(130b) 표면은 급속한 건조 현상이 일어나며, 그로 인하여 연마 공정 중에 발생한 슬러리 입자 등 잔류 오염물과 대기중의 오염물이 다결정 실리콘 박막(130b) 표면에 강하게 흡착되는 현상이 일어난다. 이러한 오염물은 다결정 실리콘 박막(130b) 표면에 강하게 흡착되어 있기 때문에, 후세정 공정을 실시하여도 오염물이 잘 제거되지 않는 등 후세정 공정의 효율성이 떨어지고, 다결정 실리콘 박막(130b)의 표면 결함이 증가하게 된다. 따라서 다결정 실리콘 박막(130b) 표면의 친수 처리를 통해 오염물이 다결정 실리콘 박막(130b) 표면에 강하게 흡착되는 현상을 방지 할 수 있다. 이러한 친수 처리 단계는 다결정 실리콘 박막(103b) 표면에 계면 활성제(surfactant)를 공급하여 이루어질 수 있다.
친수 처리 단계 다음에는 2차 연마 과정인 버핑(buffing)단계를 진행하여 다결정 실리콘 박막(103b) 표면의 슬러리의 입자들을 제거할 수 있다.
다결정 실리콘 박막(103b)을 제1 정반에서 탈착한 후, 친수 처리한 표면이 마르지 않도록 다결정 실리콘 박막(103b)을 친수 처리제에 담가 이동한 뒤 세정하는 단계를 거친다.
세정하는 단계는 탈이온수(Deionized Water, DI Water)세정으로 이루어질 수 있으며, 탈이온수 세정은 이온화되지 않은 물을 강한 압력으로 분사시켜 기판을 세정하는 방법을 말한다.
다결정 실리콘 박막(103b) 표면을 세정한 뒤 표면에 얼룩이 생기지 않도록 에어 나이프(air knife) 혹은 열풍건조(hot air dry)를 통해 표면의 수분을 제거하는 단계를 거칠 수 있다.
상기 공정을 거친 다결정 실리콘 박막(130b)의 표면은 거칠기 실효치(RMS roughness)가 1nm 미만일 수 있다. 도 5는 상기 공정을 거친 뒤의 다결정 실리콘 박막(130b)의 표면을 나타낸 도면이다. 도 3과 비교하였을 때 표면의 거칠기가 확연하게 감소될 수 있다.
다음으로, 돌기가 제거된 다결정 실리콘 박막(130b)을 패터닝하여 반도체층(135)을 형성한다(도 6 참조). 반도체층(135)위에는 게이트 절연막(140)을 형성한다. 게이트 절연막(140)은 80nm미만의 두께로 형성할 수 있다(도 7 참조).
게이트 절연막(140) 위에는 게이트 전극(125)를 형성한다(도 8 참조). 게이트 전극(125) 위에는 층간 절연막(160)을 형성하고 접촉 구멍을 형성한다(도 9 참조). 층간 절연막(160) 위에는 소스 전극(176) 및 드레인 전극(177)을 형성한다(도 10 참조). 그 위에는 보호막(180)을 형성하고 접촉구멍을 형성한 뒤, 화소 전극(710)을 형성한다(도 11 참조). 도 11에 이러한 과정을 거쳐 제조된 박막 트랜지스터 표시판이 도시되어 있다.
본 발명은 앞서 기재한 바에 따라 게이트 전극이 반도체층 상에 있는 탑 게이트(Top Gate)구조 박막 트랜지스터 표시판을 예를 들어 설명하였지만, 본 발명은 이에 한정되지 않으며, 반도체층 및 소스, 드레인 전극의 하부에 게이트 전극이 있는 바텀 게이트(Bottom Gate)구조의 박막 트랜지스터 표시판을 제조하는 방법에도 적용될 수 있으며, 각종 절연막과 반도체층, 각종 전극은 다양한 순서로 적층될 수 있다. 또한, 이러한 방법으로 제조된 박막 트랜지스터 표시판은 OLED(Organic Light Emitting Diodes) 뿐만 아니라 LCD(Liquid Crystal Display)등의 디스플레이 장치에 사용될 수 있다.
이하, 상기 박막 트랜지스터 표시판을 제조 방법을 통하여 제조한 박막 트랜지스터 표시판에 대해 이하에서 도 11을 참조하여 상세히 설명한다.
도 11은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판을 개략적으로 도시한 도면이다.
본 발명의 일실시예에 따른 유기 발광 표시 장치의 기판(110)은 유리, 석영, 세라믹 또는 플라스틱 등으로 이루어진 절연성의 플렉서블 기판일 수 있다. 기판(110)에는 버퍼층(120)이 형성되어 있다. 버퍼층(120)은 질화규소(SiNx)의 단일막 또는 질화 규소(SiNx)와 산화 규소(SiO2)가 적층된 이중막 구조로 형성될 수 있다. 버퍼층(120)은 불순물 또는 수분과 같이 불필요한 성분의 침투를 방지하면서 동시에 표면을 평탄화하는 역할을 한다.
버퍼층(120) 위에는 반도체층(135)이 형성되어 있다.
반도체층(135)은 불순물이 도핑되지 않은 채널 영역과, 채널 영역의 양 옆으로 불순물이 도핑되어 형성된 소스 영역 및 드레인 영역을 포함한다. 여기서, 이러한 불순물은 트랜지스터의 종류에 따라 달라지며, n형 불순물 또는 p형 불순물이 가능하다.
반도체층(135)은 다결정 실리콘 박막으로 형성되어 있다. 다결정 실리콘 박막은 연마 공정을 거쳐 돌기가 제거되어 있을 수 있다. 다결정 실리콘 박막은 표면이 편평한 단면을 갖는 그레인(grain)을 가지며, 다결정 실리콘 박막의 표면은 거칠기 실효치(RMS roughness)가 1nm 미만일 수 있다. 이와 같이, 다결정 실리콘 박막의 연마 공정을 거쳐 제조한 유기 발광 표시 장치는 돌기의 높이가 최소화되므로, 반도체층의 특성을 향상시킬 수 있다.
반도체층(135) 위에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 질화 규소 및 산화 규소 중 적어도 하나를 포함한 단층 또는 복수층일 수 있다. 게이트 절연막(140)은 80nm미만의 두께로 형성할 수 있다.
게이트 절연막(140) 위에는 게이트 전극(125)이 형성되어 있다. 게이트 전극(125) 위에는 층간 절연막(160)이 형성되어 있다. 층간 절연막(160)은 게이트 절연막(140)과 마찬가지로 질화 규소 또는 산화 규소 등으로 형성될 수 있다.
층간 절연막(160)과 게이트 절연막(140)에는 소스 영역과 드레인 영역을 각각 노출하는 소스 접촉 구멍과 드레인 접촉 구멍이 형성되어 있다.
층간 절연막(160) 위에는 소스 전극(176) 및 드레인 전극(177)이 형성되어 있다. 소스 전극(176)과 소스 접촉 구멍을 통해서 소스 영역과 연결되어 있다. 드레인 전극(177)은 소스 전극(176)과 마주하고 드레인 전극(177)은 드레인 접촉 구멍을 통해서 드레인 영역과 연결되어 있다.
소스 전극(176) 및 드레인 전극(177) 위에는 보호막(180)이 형성되어 있다.
보호막(180) 위에는 화소 전극(710)이 형성되어 있으며, 화소 전극(710)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(산화 아연) 또는 In2O3(Indium Oxide) 등의 투명한 도전 물질이나 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 또는 금(Au) 등의 반사성 금속으로 만들어질 수 있다. 화소 전극(710)은 보호막(180)에 형성된 접촉 구멍을 통해서 드레인 전극(177)과 전기적으로 연결되어있다.
이하, 상기 박막 트랜지스터 표시판을 제조 방법을 통하여 제조한 박막 트랜지스터 표시판을 이용하여 제조한 유기 발광 표시 장치에 대해 이하에서 도 12 내지 도 14를 참조하여 상세히 설명한다.
도 12는 본 발명의 일실시예에 따른 유기 발광 표시 장치의 하나의 화소의 등가 회로도이다. 도 13은 본 발명의 일실시예에 따른 유기 발광 표시 장치의 하나의 화소의 배치도이고, 도 14는 도 13의 XⅣ-XⅣ선을 따라 잘라 도시한 단면도이다.
도 12에 도시한 바와 같이, 본 발명의 일실시예에 따른 유기 발광 표시 장치의 화소는 복수의 신호선(121, 171, 172)과 이들에 연결되어 있으며 대략 행렬(matrix)의 형태로 배열된 복수의 화소(PX)를 포함한다. 신호선은 스캔 신호(또는 게이트 신호)를 전달하는 복수의 스캔선(121), 데이터 신호를 전달하는 복수의 데이터선(171) 및 구동 전압(ELVDD)을 전달하는 복수의 구동 전압선(172)을 포함한다. 스캔선(121)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(171) 및 구동 전압선(172)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다. 각 화소(PX)는 스위칭 트랜지스터(switching transistor)(T1), 구동 트랜지스터(driving transistor)(T2), 스토리지 커패시터(storage capacitor)(Cst) 및 유기 발광 다이오드(organic light emitting diode, OLED)를 포함한다.
스위칭 트랜지스터(T1)는 제어 단자, 입력 단자 및 출력 단자를 가지는데, 제어 단자는 스캔선(121)에 연결되어 있고, 입력 단자는 데이터선(171)에 연결되어 있으며, 출력 단자는 구동 트랜지스터(T2)에 연결되어 있다. 스위칭 트랜지스터(T1)는 스캔선(121)에 인가되는 스캔 신호에 응답하여 데이터선(171)에 인가되는 데이터 신호를 구동 트랜지스터(T2)에 전달한다.
구동 트랜지스터(T2) 또한 제어 단자, 입력 단자 및 출력 단자를 가지는데, 제어 단자는 스위칭 트랜지스터(T1)에 연결되어 있고, 입력 단자는 구동 전압선(172)에 연결되어 있으며, 출력 단자는 유기 발광 다이오드(OLED)에 연결되어 있다. 구동 트랜지스터(T2)는 제어 단자와 출력 단자 사이에 걸리는 전압에 따라 그 크기가 달라지는 출력 전류(Id)를 흘린다.
스토리지 커패시터(Cst)는 구동 트랜지스터(T2)의 제어 단자와 입력 단자 사이에 연결되어 있다. 이 스토리지 커패시터(Cst)는 구동 트랜지스터(T2)의 제어 단자에 인가되는 데이터 신호를 충전하고 스위칭 트랜지스터(T1)가 턴 오프(turn off)된 뒤에도 이를 유지한다.
유기 발광 다이오드(OLED)는 구동 트랜지스터(T2)의 출력 단자에 연결되어 있는 애노드(anode), 공통 전압(ELVSS)에 연결되어 있는 캐소드(cathode)를 가진다. 유기 발광 다이오드(OLED)는 구동 트랜지스터(T2)의 출력 전류(Id)에 따라 세기를 달리하여 발광함으로써 영상을 표시한다.
스위칭 트랜지스터(T1) 및 구동 트랜지스터(T2)는 n 채널 전계 효과 트랜지스터(field effect transistor, FET) 또는 p 채널 전계 효과 트랜지스터일 수 있다. 그리고, 트랜지스터(T1, T2), 스토리지 커패시터(Cst) 및 유기 발광 다이오드(OLED)의 연결 관계는 바뀔 수 있다.
그러면 도 12에 도시한 유기 발광 표시 장치의 화소의 상세 구조에 대하여 도 13 및 도 14를 도 12와 함께 참고하여 상세하게 설명한다.
도 13 및 도 14에 도시한 바와 같이, 본 발명의 일실시예에 따른 유기 발광 표시 장치의 기판(110)은 유리, 석영, 세라믹 또는 플라스틱 등으로 이루어진 절연성의 플렉서블 기판일 수 있다. 기판(110)에는 버퍼층(120)이 형성되어 있다. 버퍼층(120)은 질화규소(SiNx)의 단일막 또는 질화 규소(SiNx)와 산화 규소(SiO2)가 적층된 이중막 구조로 형성될 수 있다. 버퍼층(120)은 불순물 또는 수분과 같이 불필요한 성분의 침투를 방지하면서 동시에 표면을 평탄화하는 역할을 한다.
버퍼층(120) 위에는 서로 이격된 위치에 스위칭 반도체층(135a) 및 구동 반도체층(135b)이 형성되어 있다.
반도체층(135a, 135b)은 불순물이 도핑되지 않은 채널 영역과, 채널 영역의 양 옆으로 불순물이 도핑되어 형성된 소스 영역 및 드레인 영역을 포함한다. 여기서, 이러한 불순물은 트랜지스터의 종류에 따라 달라지며, n형 불순물 또는 p형 불순물이 가능하다.
스위칭 반도체층(135a) 및 구동 반도체층(135b)은 다결정 실리콘 박막으로 형성되어 있다. 다결정 실리콘 박막은 연마 공정을 거쳐 돌기가 제거되어 있을 수 있다. 다결정 실리콘 박막은 표면이 편평한 단면을 갖는 그레인(grain)을 가지며, 다결정 실리콘 박막의 표면은 거칠기 실효치(RMS roughness)가 1nm 미만일 수 있다.
이와 같이, 다결정 실리콘 박막의 연마 공정을 거쳐 제조한 유기 발광 표시 장치는 돌기의 높이가 최소화되므로, 반도체층의 특성을 향상시킬 수 있다.
스위칭 반도체층(135a) 및 구동 반도체층(135b)은 각각 채널 영역(1355)과 채널 영역(1355)의 양측에 각각 형성된 소스 영역(1356) 및 드레인 영역(1357)으로 구분된다. 스위칭 반도체층(135a) 및 구동 반도체층(135b)의 채널 영역(1355)은 불순물이 도핑되지 않은 다결정 실리콘, 즉 진성 반도체(intrinsic semiconductor)를 포함할 수 있으며, 스위칭 반도체층(135a) 및 구동 반도체층(135b)의 소스 영역(1356) 및 드레인 영역(1357)은 도전성 불순물이 도핑된 다결정 실리콘, 즉 불순물 반도체(impurity semiconductor)을 포함할 수 있다.
스위칭 반도체층(135a) 및 구동 반도체층(135b) 위에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 질화 규소 및 산화 규소 중 적어도 하나를 포함한 단층 또는 복수층일 수 있다. 게이트 절연막(140)은 80nm미만의 두께로 형성할 수 있다.
게이트 절연막(140) 위에는 스캔선(121), 구동 게이트 전극(125b) 및 제1 스토리지 축전판(128)이 형성되어 있다. 스캔선(121)은 가로 방향으로 길게 뻗어 스캔 신호를 전달하며, 스캔선(121)으로부터 스위칭 반도체층(135a)으로 돌출한 스위칭 게이트 전극(125a)을 포함한다. 구동 게이트 전극(125b)은 제1 스토리지 축전판(128)으로부터 구동 반도체층(135b)으로 돌출되어 있다. 스위칭 게이트 전극(125a) 및 구동 게이트 전극(125b)은 각각 채널 영역(1355)과 중첩한다.
스캔선(121), 구동 게이트 전극(125b) 및 제1 스토리지 축전판(128) 위에는 층간 절연막(160)이 형성되어 있다. 층간 절연막(160)은 게이트 절연막(140)과 마찬가지로 질화 규소 또는 산화 규소 등으로 형성될 수 있다.
층간 절연막(160)과 게이트 절연막(140)에는 소스 영역(1356)과 드레인 영역(1357)을 각각 노출하는 소스 접촉 구멍(61)과 드레인 접촉 구멍(62)이 형성되어 있고, 제1 스토리지 축전판(128)의 일부를 노출하는 스토리지 접촉 구멍(63)이 형성되어 있다.
층간 절연막(160) 위에는 스위칭 소스 전극(176a)을 가지는 데이터선(171), 구동 소스 전극(176b) 및 제2 스토리지 축전판(178)을 가지는 구동 전압선(172), 제1 스토리지 축전판(128)과 연결되는 스위칭 드레인 전극(177a) 및 구동 드레인 전극(177b)이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 게이트선(121)과 교차하는 방향으로 뻗어 있다. 구동 전압선(172)은 구동 전압을 전달하며 데이터선(171)과 분리되어 같은 방향으로 뻗어 있다.
스위칭 소스 전극(176a)은 데이터선(171)으로부터 스위칭 반도체층(135a)을 향해서 돌출되어 있으며, 구동 소스 전극(176b)은 구동 전압선(172)으로부터 구동 반도체층(135b)을 향해서 돌출되어 있다. 스위칭 소스 전극(176a)과 구동 소스 전극(176b)은 각각 소스 접촉 구멍(61)을 통해서 소스 영역(1356)과 연결되어 있다. 스위칭 드레인 전극(177a)은 스위칭 소스 전극(176a)과 마주하고 구동 드레인 전극(177b)은 구동 소스 전극(176b)과 마주하며, 스위칭 드레인 전극(177a) 및 구동 드레인 전극(177b)은 각각 드레인 접촉 구멍(62)을 통해서 드레인 영역(1357)과 연결되어 있다.
스위칭 드레인 전극(177a)은 연장되어 층간 절연막(160)에 형성된 접촉 구멍(63)을 통해서 제1 스토리지 축전판(128) 및 구동 게이트 전극(125b)과 전기적으로 연결된다.
제2 스토리지 축전판(178)은 구동 전압선(172)에서 돌출하여 제1 스토리지 축전판(128)과 중첩하고 있다. 따라서, 제1 스토리지 축전판(128)과 제2 스토리지 축전판(178)은 층간 절연막(160)을 유전체로 하여 스토리지 커패시터(Cst)를 이룬다.
스위칭 반도체층(135a), 스위칭 게이트 전극(125a), 스위칭 소스 전극(176a) 및 스위칭 드레인 전극(177a)은 스위칭 트랜지스터(T1)를 이루고, 구동 반도체층(135b), 구동 게이트 전극(125b), 구동 소스 전극(176b) 및 구동 드레인 전극(177b)은 구동 트랜지스터(T2)를 이룬다.
스위칭 소스 전극(176a), 구동 소스 전극(176b), 스위칭 드레인 전극(177a) 및 구동 드레인 전극(177b) 위에는 보호막(180)이 형성되어 있다.
보호막(180) 위에는 제1 전극인 화소 전극(710)이 형성되어 있으며, 화소 전극(710)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(산화 아연) 또는 In2O3(Indium Oxide) 등의 투명한 도전 물질이나 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 또는 금(Au) 등의 반사성 금속으로 만들어질 수 있다. 화소 전극(710)은 층간 절연막(160)에 형성된 접촉 구멍(181)을 통해서 구동 트랜지스터(T2)의 구동 드레인 전극(177b)과 전기적으로 연결되어 유기 발광 다이오드(70)의 애노드 전극이 된다.
보호막(180) 및 화소 전극(710)의 가장자리부 위에는 화소 정의막(350)이 형성되어 있다. 화소 정의막(350)은 화소 전극(710)을 노출하는 개구부(351)를 가진다. 보호막(180)은 폴리아크릴계(polyacrylates) 또는 폴리이미드계(polyimides) 등의 수지와 실리카 계열의 무기물 등을 포함하여 이루어질 수 있다.
화소 정의막(350)의 개구부(351)에는 유기 발광층(720)이 형성되어 있다. 유기 발광층(720)은 발광층, 정공 수송층(hole-injection layer, HIL), 정공 수송층(hole-transporting layer, HTL), 전자 수송층(electron-transporting layer, ETL) 및 전자 주입층(electron-injection layer, EIL) 중 하나 이상을 포함하는 복수층으로 형성된다. 유기 발광층(720)이 이들 모두를 포함할 경우 정공 주입층이 애노드 전극인 화소 전극(710) 위에 위치하고 그 위로 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 차례로 적층될 수 있다.
유기 발광층(720)은 적색을 발광하는 적색 유기 발광층, 녹색을 발광하는 녹색 유기 발광층 및 청색을 발광하는 청색 유기 발광층을 포함할 수 있으며, 적색 유기 발광층, 녹색 유기 발광층 및 청색 유기 발광층은 각각 적색 화소, 녹색 화소 및 청색 화소에 형성되어 컬러 화상을 구현하게 된다.
또한, 유기 발광층(720)은 적색 유기 발광층, 녹색 유기 발광층 및 청색 유기 발광층을 적색 화소, 녹색 화소 및 청색 화소에 모두 함께 적층하고, 각 화소별로 적색 색필터, 녹색 색필터 및 청색 색필터를 형성하여 컬러 화상을 구현할 수 있다. 다른 예로, 백색을 발광하는 백색 유기 발광층을 적색 화소, 녹색 화소 및 청색 화소 모두에 형성하고, 각 화소별로 각각 적색 색필터, 녹색 색필터 및 청색 색필터를 형성하여 컬러 화상을 구현할 수도 있다. 백색 유기 발광층과 색필터를 이용하여 컬러 화상을 구현하는 경우, 적색 유기 발광층, 녹색 유기 발광층 및 청색 유기 발광층을 각각의 개별 화소 즉, 적색 화소, 녹색 화소 및 청색 화소에 증착하기 위한 증착 마스크를 사용하지 않아도 된다.
다른 예에서 설명한 백색 유기 발광층은 하나의 유기 발광층으로 형성될 수 있음은 물론이고, 복수 개의 유기 발광층을 적층하여 백색을 발광할 수 있도록 한 구성까지 포함한다. 예로, 적어도 하나의 옐로우 유기 발광층과 적어도 하나의 청색 유기 발광층을 조합하여 백색 발광을 가능하게 한 구성, 적어도 하나의 시안 유기 발광층과 적어도 하나의 적색 유기 발광층을 조합하여 백색 발광을 가능하게 한 구성, 적어도 하나의 마젠타 유기 발광층과 적어도 하나의 녹색 유기 발광층을 조합하여 백색 발광을 가능하게 한 구성 등도 포함할 수 있다.
화소 정의막(350) 및 유기 발광층(720) 위에는 제2 전극인 공통 전극(730)이 형성된다. 공통 전극(730)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(산화 아연) 또는 In2O3(Indium Oxide) 등의 투명한 도전 물질이나 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 또는 금(Au) 등의 반사성 금속으로 만들어질 수 있다. 공통 전극(730)은 유기 발광 다이오드(70)의 캐소드 전극이 된다. 화소 전극(710), 유기 발광층(720) 및 공통 전극(730)은 유기 발광 다이오드(70)를 이룬다.
본 발명을 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 상술한 유기 발광 장치 구조에 한정되지 않으며 다양한 수정 및 변형이 가능하다.
이하, 본 발명의 일실시예 따른 박막 트랜지스터 표시판 제조 방법을 통하여 제조한 박막 트랜지스터 표시판의 효과에 대하여 도 15 내지 도 20을 참조하여 상세히 설명한다.
도 15는 본 발명의 일실시예 따른 박막 트랜지스터 표시판 제조 방법을 통하여 제조된 다결정 실리콘 박막 표면의 SEM 이미지이다. 도 16은 다결정 실리콘 박막 표면의 돌기를 제거하는 과정을 거치지 않은 박막 트랜지스터 비교예의 다결정 실리콘 박막 표면의 SEM 이미지이다. 도 17은 다결정 실리콘 박막 표면의 돌기를 제거하는 과정을 거치지 않은 박막 트랜지스터 비교예를 개략적으로 나타낸 도면이다. 도 18은 다결정 실리콘 박막 표면의 돌기를 제거하는 과정을 거치지 않은 박막 트랜지스터 비교예의 다결정 실리콘 박막 표면과 본 발명의 일실시예 따른 박막 트랜지스터 표시판 제조 방법을 통하여 제조된 다결정 실리콘 박막 표면의 거칠기 실효치(RMS roughness)를 실험한 결과이다.
도 15를 보면 본 발명의 일실시예 따른 박막 트랜지스터 표시판 제조 방법을 통하여 제조된 다결정 실리콘 박막의 표면은 돌기가 제거되어 있고 표면이 편평한 것을 확인 할 수 있다. 반면에 도 16을 보면, 다결정 실리콘 박막(130b) 표면의 돌기(131)가 제거되지 않은 비교예의 경우, 다결정 실리콘 박막(130b) 표면이 편평하지 않고 돌기가 남아있는 것을 확인 할 수 있다. 이는 암점, 약명점 등의 불량을 발생시킨다. 또한, 다결정 실리콘 박막 표면의 돌기를 제거하지 않고 제조된 박막 트랜지스터 표시판 비교예를 개략적으로 나타낸 도 17을 보면, 다결정 실리콘 박막(130b)이 편평하지 않음으로 인하여 게이트 절연막(140)도 돌기가 생길 수 있으며 그 두께도 더 두꺼워 질 수 있다. 게이트 절연막(140)은 약 140nm 정도의 두께를 갖거나 적어도 100nm 이상의 두께를 가져야 하는데 이는 적층 구조의 불합리를 야기할 뿐만 아니라 후술할 항복 전압(Breakdown Voltage)에도 영향을 미친다. 도 18을 보면 비교예의 다결정 실리콘 박막 표면의 거칠기 실효치(RMS roughness)는 왼쪽의 빨간색 그래프이며 평균 9nm 정도이다. 도 18을 보면 본 발명의 일실시예 따른 박막 트랜지스터 표시판 제조 방법을 통하여 제조된 다결정 실리콘 박막 표면의 거칠기 실효치(RMS roughness)는 오른쪽의 파란색 그래프이며 평균1nm 정도이다. 본 발명의 일실시예 따른 박막 트랜지스터 표시판 제조 방법을 통하여 제조된 박막 트랜지스터 표시판의 경우 돌기로 인한 암점, 약명점 등이 발생하는 문제를 해결할 수 있고, 게이트 절연막의 두께 감소로 적층 구조의 불합리를 해결할 수 있다. 또한, 730mm x 920mm 기판 에서 다결정 실리콘 잔막 두께 산포가 3.5 nm에서 돌기 제거 후 1.6 nm로 개선된다.
도 19은 다결정 실리콘 박막 표면의 돌기를 제거하는 과정을 거치지 않은 박막 트랜지스터 비교예와 본 발명의 일실시예 따른 박막 트랜지스터 표시판 제조 방법을 통하여 제조된 박막 트랜지스터 표시판의 항복 전압(Breakdown Voltage)을 실험한 결과이다.
도 19의 빨간색 그래프가 돌기 미제거 다결정 실리콘 박막의 실험결과 이며, 파란색 그래프가 돌기가 제거된 다결정 실리콘 박막의 실험 결과이다. 본 발명의 일실시예 따른 박막 트랜지스터 표시판 제조 방법을 통하여 제조된 돌기가 제거된 다결정 실리콘 박막은 돌기가 제거되지 않은 비교예에 항복 전압(Breakdown Voltage)특성이 우수한 것을 확인할 수 있다. 때문에 게이트 절연막의 두께를 종래보다 절반 수준으로 낮게 형성하여 전류량 증가 등의 이점을 확보할 수 있다.
도 20은 돌기를 제거하는 과정을 거치지 않은 다결정 실리콘 박막 비교예와 본 발명의 일실시예 따라 돌기를 제거하는 과정을 거친 다결정 실리콘 박막의 산란특성(Haze)을 실험한 결과이다.
돌기가 제거된 박막의 경우는 돌기에 의한 산란이 기존 돌기가 있는 박막에 비해 도 20과 같이 1/5 수준으로 감소한다. 따라서, 돌기에 의한 줄무늬 등 모니터링을 방해하는 노이즈를 없앨 수 있어 높은 수율의 공정 확보가 가능하다.
비정질 실리콘을 다결정 실리콘으로 결정화 후 광학 현미경(optical microscope)을 통한 검사를 하는데, 돌기를 제거하는 과정을 거치지 않은 비교예의 경우 검사 시 돌기에 의한 줄무늬로 인하여 입자(particle) 검출력이 1μm 크기에 불과하다. 그러나 본 발명의 일실시예 따라 돌기를 제거하는 과정을 거친 다결정 실리콘 박막의 경우 입자(Particle) 검출 오류 이미지 제거 및 오류 이미지 선별을 위한 공수 제거가 가능하며, 검출력을 0.4μm이하 크기로 불량 검출을 위한 감도 향상이 가능하다.
나아가 본 발명의 일실시예 따라 돌기를 제거하는 과정을 거친 박막 트랜지스터의 경우 소자간 특성 산포가 감소하는 효과가 있다. 돌기 제거에 의한 박막 트랜지스터 소자의 캡(cap)의 면적산포가 개선되며 이로 인해 특성 산포 개선되기 때문이다. 박막 트랜지스터 소자의 롱 레인지(Long range) 특성 산포가 개선되어 화질 및 점등 개선에 효과가 있다.
또한, 고해상도로 갈수록 PR(photo resist)의 감도가 높아지는 것이 불가피한데, 감도가 높아지면 다결정 실리콘 박막 표면의 돌기에 의한 회절에 의해 PR 잔사가 생기며 이로 인해 브릿지(bridge) 불량과 돌기 잔사 불량이 발생한다. 그러나 나아가 본 발명의 일실시예 따라 돌기를 제거하는 과정을 거친 박막 트랜지스터의 경우 고해상도 모델에 반드시 필요한 고감도 PR 사용에 따른 이슈 제거가 가능하다.
본 발명을 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
110: 기판 120: 버퍼층
130a: 비정질 실리콘 박막 130b: 다결정 실리콘 박막
135: 반도체층 140: 게이트 절연막
125: 게이트 전극 160: 층간 절연막
176: 소스 전극 177: 드레인 전극
180: 보호막 350: 화소 정의막
710: 화소 전극 720: 유기 발광층
730: 공통 전극
130a: 비정질 실리콘 박막 130b: 다결정 실리콘 박막
135: 반도체층 140: 게이트 절연막
125: 게이트 전극 160: 층간 절연막
176: 소스 전극 177: 드레인 전극
180: 보호막 350: 화소 정의막
710: 화소 전극 720: 유기 발광층
730: 공통 전극
Claims (13)
- 비정질 실리콘 박막이 형성된 기판을 준비하는 단계,
레이저 빔을 상기 비정질 실리콘 박막에 조사하여 다결정 실리콘 박막을 형성하는 단계,
상기 다결정 실리콘 박막을 제1 정반에 부착하는 단계,
상기 다결정 실리콘 박막에 슬러리(slurry)를 공급하는 단계,
상기 제1 정반 및 상기 제1 정반과 마주보는 제2 정반을 회전시켜 상기 다결정 실리콘 박막 표면 상에 형성된 돌기를 제거하는 단계,
상기 다결정 실리콘 박막 표면을 친수성 상태로 바꾸어 주는 친수 처리 단계;
상기 다결정 실리콘 박막을 제1 정반에서 탈착하는 단계,
다결정 실리콘 박막을 패터닝하여 반도체층을 형성하는 단계 및
상기 반도체층 상에 게이트 절연막을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법. - 삭제
- 제1항에서,
상기 친수 처리 단계는 상기 다결정 실리콘 박막 표면에 계면 활성제(surfactant)를 공급하는 것을 포함하는 박막 트랜지스터 표시판의 제조 방법. - 제1항에서,
상기 슬러리의 입자들을 제거하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법. - 제1항에서,
상기 다결정 실리콘 박막을 세정하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법. - 제1항에서,
상기 돌기를 제거하는 단계는, 상기 제1 정반 및 상기 제2 정반을 서로 반대방향으로 회전시키는 것을 포함하는 박막 트랜지스터 표시판의 제조 방법. - 제1항에서,
상기 다결정 실리콘 박막을 형성하는 단계는, 엑시머 레이저(Excimer laser)를 사용하여 상기 레이저 빔을 조사하는 것을 포함하는 박막 트랜지스터 표시판의 제조 방법. - 제1항에서,
상기 돌기를 제거하는 단계는 상기 다결정 실리콘 박막 표면의 거칠기 실효치(RMS roughness)가 1nm 미만이 될 때까지 진행하는 것을 포함하는 박막 트랜지스터 표시판의 제조 방법. - 제8항에서,
상기 게이트 절연막은 80nm미만의 두께로 형성하는 박막 트랜지스터 표시판의 제조 방법. - 삭제
- 삭제
- 삭제
- 삭제
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150163052A KR102487959B1 (ko) | 2015-11-20 | 2015-11-20 | 박막 트랜지스터 표시판과 이를 구비한 표시 장치 및 그 박막 트랜지스터 표시판의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150163052A KR102487959B1 (ko) | 2015-11-20 | 2015-11-20 | 박막 트랜지스터 표시판과 이를 구비한 표시 장치 및 그 박막 트랜지스터 표시판의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170059502A KR20170059502A (ko) | 2017-05-31 |
| KR102487959B1 true KR102487959B1 (ko) | 2023-01-12 |
Family
ID=59052361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150163052A Active KR102487959B1 (ko) | 2015-11-20 | 2015-11-20 | 박막 트랜지스터 표시판과 이를 구비한 표시 장치 및 그 박막 트랜지스터 표시판의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102487959B1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102544980B1 (ko) * | 2018-03-08 | 2023-06-20 | 삼성디스플레이 주식회사 | 박막트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법 |
| KR102792804B1 (ko) | 2018-11-19 | 2025-04-14 | 삼성디스플레이 주식회사 | 다결정 실리콘층의 제조 방법, 표시 장치 및 표시 장치의 제조 방법 |
| KR20210070417A (ko) | 2019-12-04 | 2021-06-15 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR20220033596A (ko) * | 2020-09-08 | 2022-03-17 | 삼성디스플레이 주식회사 | 다결정 실리콘층의 제조 방법, 표시 장치 및 이의 제조 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001284251A (ja) * | 2000-03-30 | 2001-10-12 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2008226935A (ja) | 2007-03-09 | 2008-09-25 | Fujitsu Ltd | 半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100699995B1 (ko) * | 2004-09-02 | 2007-03-26 | 삼성에스디아이 주식회사 | 유기 전계 발광 소자 및 그 제조 방법 |
| KR101255303B1 (ko) * | 2006-05-30 | 2013-04-15 | 엘지디스플레이 주식회사 | 폴리실리콘 박막 트랜지스터 및 그 제조 방법과 그를이용한 표시장치와 그 제조 방법 |
| KR102179973B1 (ko) * | 2013-12-05 | 2020-11-18 | 삼성디스플레이 주식회사 | 레이저 결정화 장치 및 이를 이용하여 제조한 유기 발광 표시 장치 |
-
2015
- 2015-11-20 KR KR1020150163052A patent/KR102487959B1/ko active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001284251A (ja) * | 2000-03-30 | 2001-10-12 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2008226935A (ja) | 2007-03-09 | 2008-09-25 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20170059502A (ko) | 2017-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8035298B2 (en) | Organic light emitting display having electrostatic discharge protection | |
| KR100932989B1 (ko) | 유기 발광 표시 장치 및 그 제조 방법 | |
| KR102179973B1 (ko) | 레이저 결정화 장치 및 이를 이용하여 제조한 유기 발광 표시 장치 | |
| US9653522B2 (en) | Organic light-emitting diode display apparatus including a photo sensor | |
| CN102082164A (zh) | 有机发光二极管显示设备及其制造方法 | |
| US9595694B2 (en) | Thin film transistor substrate, organic light-emitting apparatus including the same, method of manufacturing the thin film transistor substrate, and method of manufacturing the organic light-emitting apparatus | |
| US9634076B2 (en) | Organic light-emitting display apparatus and method of manufacturing the same | |
| KR102487959B1 (ko) | 박막 트랜지스터 표시판과 이를 구비한 표시 장치 및 그 박막 트랜지스터 표시판의 제조 방법 | |
| KR101064442B1 (ko) | 유기전계 발광 표시장치 | |
| US20150060784A1 (en) | Organic light emitting display and method for manufacturing the same | |
| US20110240986A1 (en) | Pixel structure of electroluminescent display panel and method of making the same | |
| US10431641B2 (en) | Thin film transistor substrate, an organic light-emitting display apparatus using the same, and a method of manufacturing the thin film transistor substrate | |
| US9257681B2 (en) | Organic electroluminescent display and method of manufacturing the same | |
| KR101975957B1 (ko) | 유기 발광 표시 장치 | |
| US20160190454A1 (en) | Organic light-emitting diode display and method of manufacturing the same | |
| US20160218157A1 (en) | Organic light emitting diode display | |
| US20160190456A1 (en) | Organic light-emitting diode display and method of manufacturing the same | |
| JP5084184B2 (ja) | 有機薄膜トランジスタ、その製造方法、及びそれを備えた有機発光ディスプレイ装置 | |
| US11563126B2 (en) | Method of manufacturing thin film transistor and display device including polishing capping layer coplanar with active layer | |
| US9299754B2 (en) | Organic light emitting display and manufacturing method thereof | |
| KR102108358B1 (ko) | 유기 발광 표시 장치 리페어 방법 | |
| KR20160084546A (ko) | 유기 발광 표시 장치 및 그 제조 방법 | |
| KR101929980B1 (ko) | 유기 발광 표시 장치 | |
| KR102647695B1 (ko) | 트랜지스터 표시판 및 그 제조 방법 | |
| KR100804539B1 (ko) | 유기 발광 디스플레이 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20151120 |
|
| PG1501 | Laying open of application | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20201120 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20151120 Comment text: Patent Application |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20220429 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20221011 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20230109 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20230109 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration |