JP4215068B2 - 電気光学装置および電子機器 - Google Patents

Description

本発明は、素子基板上に薄膜トランジスタおよび保持容量を備えた電気光学装置、およ
びこの電気光学装置を備えた電子機器に関するものである。

各種の電気光学装置のうち、アクティブマトリクス型の液晶装置では、例えば、図１６
（ａ）、（ｂ）に示す素子基板１０と対向基板（図示せず）との間に液晶が保持されてい
る。素子基板１０において、ゲート線３ａ（走査線）とソース線６ａ（データ線）との交
差に対応する複数の画素領域１ｅの各々には、画素スイッチング用の薄膜トランジスタ１
ｃ、およびこの薄膜トランジスタ１ｃのドレイン領域に電気的に接続された画素電極２ａ
が形成されており、ソース線６ａから薄膜トランジスタ１ｃを介して画素電極２ａに印加
された画像信号により液晶の配向を画素毎に制御する。画素領域１ｅには、容量線３ｂの
一部を下電極３ｃとし、ドレイン電極６ｂの延設部分を上電極６ｃとする保持容量１ｈが
形成されており、保持容量１ｈでは、薄膜トランジスタ１ｃのゲート絶縁層４を誘電体層
４ｃとして利用することが多い。ここで、保持容量１ｈの単位面積当たりの容量値を高め
れば、電荷の保持特性が向上する。また、保持容量１ｈの単位面積当たりの容量値を高め
れば、占有面積を縮小し、画素開口率を高めることができる。

そこで、薄膜トランジスタにおけるゲート絶縁層の耐電圧を低下させることなく、保持
容量の単位面積当たりの容量値を高める構成として、ゲート絶縁層を厚く、誘電体層を薄
くすることが提案されている。

例えば、保持容量の誘電体層としては下電極に対する陽極酸化膜を利用し、ゲート絶縁
膜については、ゲート電極に対する陽極酸化膜と、上電極の上層に形成されたシリコン窒
化膜との積層膜を用いることが提案されている（特許文献１参照）。

また、ハーフトーンマスクを用いてのエッチングにより、ゲート絶縁膜の一部について
は途中位置まで除去して薄膜部分を形成し、この薄膜部分を保持容量の誘電体層として用
いることが提案されている（特許文献２参照）。

さらに、保持容量の誘電体層を形成した後、薄膜トランジスタの形成領域では、誘電体
層を除去し、新たにゲート絶縁膜を形成することが提案されている（特許文献３参照）。

さらにまた、半導体層、ゲート絶縁層、およびゲート電極が下層側から順に積層された
トップゲート構造の薄膜トランジスタを形成するにあたって、半導体層に対する熱酸化に
より形成したシリコン酸化膜からなる第１の絶縁膜と、ＣＶＤ法により形成したシリコン
窒化膜からなる第２の絶縁膜との積層膜をゲート絶縁層として形成した後、ゲート絶縁層
のうち、チャネル領域と重なる領域をレジストマスクで覆って第２の絶縁膜をエッチング
により除去し、ゲート絶縁層において膜厚を薄くした部分を保持容量の誘電体層として用
いる構成が提案されている（特許文献４参照）。
特開平９−１６００７０号公報 特開２００５−２１７３４２号公報 特開２００４−４５８１１号公報 特許第３１０６５６６号公報

しかしながら、上記特許文献のいずれにおいても、保持容量の誘電体層を薄くする構成
は提案されているが、保持容量の誘電体層を薄くした場合に下電極の外周端部と上電極と
が重なっている部分での耐電圧の低下については一切の配慮がなされていない。すなわち
、下電極の外周端部ではその段部形状が反映された形状に誘電体層が形成されるため、下
電極と上電極との間に電圧が印加されたとき、誘電体層に均一な電界が形成されずに下電
極の外周端部に電界が集中する結果、耐電圧の低下、さらには絶縁破壊（ショート）が発
生しやすい。また、誘電体層を成膜した際、膜の成長方向や成膜速度が下地形状の影響を
受ける結果、誘電体層において下電極の外周端部を覆う部分の膜質が不均一になりやすく
、このような膜質の不均一さによっても耐電圧の低下が発生しやすい。

以上の問題点に鑑みて、本発明の課題は、保持容量の誘電体層を薄くした場合でも、下
電極の外周端部と上電極とが重なっている部分での耐電圧の低下を防止することのできる
電気光学装置、およびこの電気光学装置を備えた電子機器を提供することにある。

上記課題を解決するために、本発明では、素子基板上の複数の各画素領域の各々に、ゲート電極、ゲート絶縁層および半導体層の順に積層された薄膜トランジスタと、該薄膜トランジスタのドレイン領域に電気的に接続された画素電極と、前記ゲート絶縁層を構成する材料を用いた絶縁層を挟んで対向する下電極および上電極を備えた保持容量とを有する電気光学装置において、前記上電極は、前記薄膜トランジスタのドレイン領域から延設してなるものであり、前記下電極の外周端部の少なくとも一部と重なるように形成され、前記ゲート絶縁層は、前記下電極と前記上電極とが重なる領域に膜厚の薄い薄膜部分を有し、前記下電極の外周端部と前記上電極とが重なる部分には前記薄膜部分よりも膜厚が厚い厚膜部分を有し、前記厚膜部分は前記下電極の外周端部から内側に向って前記厚膜部分の膜厚以上の幅寸法をもって形成されており、前記下電極の外周端部と前記上電極とが重なる部分以外の領域では前記上電極の外周端部は前記下電極の外周端部よりも内側に位置していることを特徴とする。

本発明では、下電極と上電極とが重なる領域の少なくとも内側領域でゲート絶縁層が膜
厚の薄い薄膜部分になっているため、保持容量の単位面積当たりの容量値が高い。また、
保持容量の誘電体層を薄くする一方で、下電極の外周端部と上電極とが重なる部分にはゲ
ート絶縁層の厚い部分（厚膜部分）が位置している。このため、下電極の外周端部におい
ては段部形状に起因する電界集中が厚い絶縁膜によって緩和され、耐電圧は低下しない。
従って、下電極の外周端部において、その段部形状が反映された形状に誘電体層が形成さ
れていることに起因して、下電極の外周端部と上電極との間に電界が集中した場合でも、
この部分の誘電体層が厚いので、耐電圧の低下が発生しない。また、ゲート絶縁層を形成
した際、膜の成長方向や成膜速度が下地形状の影響を受ける結果、誘電体層において下電
極の外周端部を覆う部分の膜質が不均一になった場合でも、この部分の誘電体層が厚いの
で、耐電圧の低下や絶縁破壊（ショート）が発生しない。特に、誘電体層を薄くすればす
るほど、上記の不具合は発生しやすくなるが、本発明によれば、誘電体層を薄くしても上
記の不具合の発生を回避できる。それ故、本発明によれば、保持容量の誘電体層を薄くし
て単位面積当たりの容量値を高めた場合でも、耐電圧の高い保持容量を構成することがで
きる。

本発明において、前記薄膜トランジスタは、前記ゲート電極、前記ゲート絶縁層および
前記半導体層が下層側から順に積層されている構成を採用することができる。

本発明において、前記ゲート絶縁層は、前記下電極と前記上電極とが重なる領域のうち
、前記下電極の外周端部と前記上電極とが重なる部分以外の領域には前記薄膜部分を有し
ていることが好ましい。このように構成すると、薄膜部分を拡張できるので、単位面積当
たりの容量値を高めることができる。また、下電極の外周端部と上電極とが重なる部分以
外の領域では、たとえ上電極の外周端部であっても、段差に起因する電界集中や膜質劣化
が発生しないので、保持容量の耐電圧が低下することがない。

本発明において、前記下電極の外周端部と前記上電極とが重なる部分において、前記厚
膜部分は、前記下電極の外周端部から内側に向かって前記厚膜部分の膜厚以上の幅寸法を
もって形成されていることが好ましい。このような条件を設定すると、段差に起因する電
界集中や膜質劣化を原因とする耐電圧の低下を確実に防止できる。また、このような条件
を満たす範囲で薄膜部分を拡張すれば、単位面積当たりの容量値を高めることができる。

本発明において、前記ゲート絶縁層は、１層乃至複数層の絶縁膜からなる下層側ゲート
絶縁層と、１層乃至複数層の絶縁膜からなる上層側ゲート絶縁層とを備え、前記ゲート絶
縁層では、前記下層側ゲート絶縁層の除去部分により前記薄膜部分が構成され、前記下層
側ゲート絶縁層と前記上層側ゲート絶縁層とが積層された部分により前記厚膜部分が構成
されていることが好ましい。このように構成すると、上層側ゲート絶縁層と半導体層とを
連続して成膜できるので、ゲート絶縁層と半導体層との間に清浄な界面を構成することが
でき、薄膜トランジスタの信頼性を向上することができる。また、ゲート絶縁層を部分的
に薄くした部分を保持容量の誘電体層として用いるにあたって、下層側ゲート絶縁層を残
さず、上層側ゲート絶縁層のみで誘電体層を構成するため、ゲート絶縁層を深さ方向の途
中位置までエッチングするという構成を採用する必要がない。それ故、エッチング深さの
ばらつきに起因する保持容量の容量ばらつきを防止することができる。さらに、下層側ゲ
ート絶縁層および上層側ゲート絶縁層のうち、下層側ゲート絶縁層を除去し、上層側ゲー
ト絶縁層を保持容量の誘電体層として用い、上層側ゲート絶縁層であれば、下層側ゲート
絶縁層を部分的にドライエッチングする際の静電気やプラズマに晒されることがないので
、上層側ゲート絶縁層に、表面の損傷や欠陥が発生することを防止することができる。ま
た、上層側ゲート絶縁層は、下層側ゲート絶縁層を部分的にウエットエッチングした際の
エッチング液に接触することもないので、上層側ゲート絶縁層にはピンホールも発生しな
い。それ故、保持容量の耐電圧が低下することを防止することができる。

本発明において、前記下層側ゲート絶縁層は１層の絶縁膜から構成され、前記上層側ゲ
ート絶縁層は１層の絶縁膜から構成されている構成を採用することができる。

本発明において、前記半導体層は例えばアモルファスシリコン膜からなる。

本発明に係る電気光学装置は、携帯電話機やモバイルコンピュータなどの電子機器に用
いることができる。

以下、図面を参照して、本発明の実施の形態を説明する。なお、以下の説明に用いた各
図では、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に
縮尺を相違させてある。また、以下の説明では、図１６に示した例との対応が明確になる
ように、共通する機能を有する部分には同一の符号を付して説明する。

［実施の形態１］
（液晶装置の全体構成）
図１（ａ）、（ｂ）はそれぞれ、液晶装置（電気光学装置）をその上に形成された各構
成要素と共に対向基板の側から見た平面図、およびそのＨ−Ｈ′断面図である。図１（ａ
）、（ｂ）において、本形態の液晶装置１は、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）
モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎ
ｇｅｎｃｅ）モード、あるいはＶＡＮ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｅｄ Ｎｅｍａｔ
ｉｃ）モードの透過型のアクティブマトリクス型の液晶装置である。この液晶装置１では
、シール材２２を介して素子基板１０と対向基板２０とが貼り合わされ、その間に液晶１
ｆが保持されている。素子基板１０において、シール材２２の外側に位置する端部領域に
は、データ線駆動用ＩＣ６０、および走査線駆動用ＩＣ３０がＣＯＧ（Ｃｈｉｐ Ｏｎ
Ｇｌａｓｓ）実装されているとともに、基板辺に沿って実装端子１２が形成されている。
シール材２２は、素子基板１０と対向基板２０とをそれらの周辺で貼り合わせるための光
硬化樹脂や熱硬化性樹脂などからなる接着剤であり、両基板間の距離を所定値とするため
のグラスファイバー、あるいはガラスビーズ等のギャップ材が配合されている。シール材
２２には、その途切れ部分によって液晶注入口２５が形成され、液晶１ｆを注入した後、
封止材２６により封止されている。

詳しくは後述するが、素子基板１０には薄膜トランジスタ１ｃや画素電極２ａがマトリ
クス状に形成され、その表面に配向膜１９が形成されている。対向基板２０には、シール
材２２の内側領域に遮光性材料からなる額縁２４（図１（ｂ）では図示を省略）が形成さ
れ、その内側が画像表示領域１ａになっている。対向基板２０には、図示を省略するが、
各画素の縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストラ
イプなどと称せられる遮光膜が形成され、その上層側には、対向電極２８および配向膜２
９が形成されている。図１（ｂ）では図示を省略するが、対向基板２０において、素子基
板１０の各画素に対向する領域には、ＲＧＢのカラーフィルタがその保護膜とともに形成
され、それにより、液晶装置１をモバイルコンピュータ、携帯電話機、液晶テレビなどと
いった電子機器のカラー表示装置として用いることができる。

（素子基板１０の構成）
図２は、図１に示す液晶装置の素子基板の電気的な構成を示す説明図である。図２に示
すように、素子基板１０には、画像表示領域１ａに相当する領域に複数のソース線６ａ（
データ線）およびゲート線３ａ（走査線）が互いに交差する方向に形成され、これらの配
線の交差部分に対応する位置に画素１ｂが構成されている。ゲート線３ａは走査線駆動用
ＩＣ３０から延びており、ソース線６ａはデータ線駆動用ＩＣ６０から延びている。また
、素子基板１０には、液晶１ｆの駆動を制御するための画素スイッチング用の薄膜トラン
ジスタ１ｃが各画素１ｂに形成され、薄膜トランジスタ１ｃのソースにはソース線６ａが
電気的に接続され、薄膜トランジスタ１ｃのゲートにはゲート線３ａが電気的に接続され
ている。

さらに、素子基板１０には、ゲート線３ａと並行して容量線３ｂが形成されている。本
形態では、薄膜トランジスタ１ｃに対して、対向基板２０との間に構成された液晶容量１
ｇが直列に接続されているとともに、液晶容量１ｇに対して並列に保持容量１ｈが接続さ
れている。ここで、容量線３ｂは、走査線駆動用ＩＣ３０に接続されているが、定電位に
保持されている。なお、保持容量１ｈは、前段のゲート線３ａとの間に構成される場合が
あり、この場合、容量線３ｂは省略できる。

このように構成した液晶装置１では、薄膜トランジスタ１ｃを一定期間だけそのオン状
態とすることにより、ソース線６ａから供給される画像信号を各画素１ｂの液晶容量１ｇ
に所定のタイミングで書き込む。液晶容量１ｇに書き込まれた所定レベルの画像信号は、
液晶容量１ｇで一定期間保持されるとともに、保持容量１ｈは、液晶容量１ｇに保持され
た画像信号がリークするのを防止している。

（各画素の構成）
図３（ａ）、（ｂ）は、本発明の実施の形態１に係る液晶装置の画素１つ分の平面図、
およびＡ１−Ｂ１に相当する位置で液晶装置を切断したときの断面図である。図３（ａ）
では、画素電極を太くて長い点線で示し、ゲート線およびそれと同時形成された薄膜を細
い実線で示し、ソース線およびそれと同時形成された薄膜を細い一点鎖線で示し、半導体
層を細くて短い点線で示してある。また、保持容量の誘電体層のうち、ゲート絶縁層の薄
い部分については太い実線で示し、コンタクトホールについては、ゲート線などと同様、
細い実線で示してある。

図３（ａ）に示すように、素子基板１０では、ゲート線３ａとソース線６ａで囲まれた
画素領域１ｅに画素１ｂを構成する以下の要素が構成されている。まず、画素領域１ｅに
は、ボトムゲート型の薄膜トランジスタ１ｃの能動層を構成するアモルファスシリコン膜
からなる半導体層７ａが形成されている。また、ゲート線３ａからの突出部分によってゲ
ート電極が形成されている。薄膜トランジスタ１ｃの能動層を構成する半導体層７ａのう
ち、ソース側の端部には、ソース線６ａがソース電極として重なっており、ドレイン側の
端部にはドレイン電極６ｂが重なっている。また、ゲート線３ａと並列して容量線３ｂが
形成されている。

また、画素領域１ｅには、容量線３ｂからの突出部分を下電極３ｃとし、ドレイン電極
６ｂからの延設部分を上電極６ｃとする保持容量１ｈが形成されている。また、上電極６
ｃに対しては、コンタクトホール８１、９１を介して、ＩＴＯ膜（Ｉｎｄｉｕｍ Ｔｉｎ
Ｏｘｉｄｅ）からなる画素電極２ａが電気的に接続されている。

このように構成した素子基板１０のＡ１−Ｂ１断面は、図３（ｂ）に示すように表され
る。まず、ガラス基板や石英基板からなる絶縁基板１１上には、導電膜からなるゲート線
３ａ（ゲート電極）、および容量線３ｂ（保持容量１ｈの下電極３ｃ）が形成されている
。本形態において、ゲート線３ａおよび容量線３ｂはいずれも、膜厚が１５０ｎｍのネオ
ジウム含有のアルミニウム合金膜の上層に膜厚が２０ｎｍのモリブデン膜を積層した２層
構造になっている。

本形態において、ゲート線３ａの上層側にはゲート線３ａを覆うようにゲート絶縁層４
が形成されている。ゲート絶縁層４の上層のうち、ゲート線３ａの突出部分（ゲート電極
）と部分的に重なる領域には、薄膜トランジスタ１ｃの能動層を構成する半導体層７ａが
形成されている。半導体層７ａのうち、ソース領域の上層には、ドープトシリコン膜から
なるオーミックコンタクト層７ｂ、およびソース線６ａが積層され、ドレイン領域の上層
には、ドープトシリコン膜からなるオーミックコンタクト層７ｃ、およびドレイン電極６
ｂが形成され、薄膜トランジスタ１ｃが構成されている。また、ドレイン電極６ｂの延設
部分によって保持容量１ｈの上電極６ｃが形成されている。本形態において、半導体層７
ａは、膜厚が１５０ｎｍの真性のアモルファスシリコン膜からなり、オーミックコンタク
ト層７ｂ、７ｃは、リンがドープされた膜厚が５０ｎｍのｎ⁺型のアモルファスシリコン
膜からなる。ソース線６ａおよびドレイン電極６ｂ（上電極６ｃ）はいずれも、下層側か
ら上層側に向けて、膜厚が５ｎｍのモリブデン膜、膜厚が１５００ｎｍのアルミニウム膜
、および膜厚が５０ｎｍのモリブデン膜を積層した３層構造を備えている。

ソース線６ａ、ドレイン電極６ｂ、および上電極６ｃの上層側には、シリコン窒化膜な
どからなるパッシベーション膜８、およびアクリル樹脂などの感光性樹脂層からなる平坦
化膜９が各々、層間絶縁膜として形成されており、平坦化膜９の上層には画素電極２ａが
形成されている。画素電極２ａは、平坦化膜９に形成されたコンタクトホール９１、およ
びパッシベーション膜８に形成されたコンタクトホール８１を介して上電極６ｃに電気的
に接続し、上電極６ｃおよびドレイン電極６ｂを介して薄膜トランジスタ１ｃのドレイン
領域に電気的に接続している。画素電極２ａの表面には配向膜１９が形成されている。本
形態において、パッシベーション膜８は、膜厚が２５０ｎｍのシリコン窒化膜からなり、
画素電極２ａは、膜厚が１００ｎｍのＩＴＯ膜からなる。

このように構成された素子基板１０に対向するように対向基板２０が配置され、素子基
板１０と対向基板２０との間には液晶１ｆが保持されている。対向基板２０には、各色の
カラーフィルタ２７、対向電極２８および配向膜２９が形成されており、画素電極２ａと
対向電極２８との間に液晶容量１ｇ（図２参照）が構成される。なお、対向基板２０の側
にはブラックマトリクスや保護膜などが形成される場合があるが、それらの図示を省略す
る。

（ゲート絶縁層および誘電体層の構成）
図４（ａ）、（ｂ）、（ｃ）は、図３に示す保持容量の拡大平面図、下電極の外周端部
と上電極との重なり部分の拡大断面図、および下電極と上電極の外周端部との重なり部分
の拡大断面である。なお、図４（ａ）には、下電極と上電極との重なり部分に斜線を付し
てある。

図３（ａ）、（ｂ）および図４（ａ）に示すように、本形態の液晶装置１において、ゲ
ート絶縁層４は、下層側の厚いシリコン窒化膜からなる下層側ゲート絶縁層４ａと、上層
側の薄いシリコン窒化膜からなる上層側ゲート絶縁層との２層構造になっている。本形態
において、下層側ゲート絶縁層４ａの膜厚は、薄膜トランジスタ１ｃの寄生容量の影響を
小さくする厚さに形成され、上層側ゲート絶縁膜４ｂの膜厚は下層側ゲート絶縁膜４ａよ
りも薄く形成される。例えば下層側ゲート絶縁膜４ａは２５０〜５００ｎｍで好ましくは
３００ｎｍであり、上層側ゲート絶縁層４ｂの膜厚は５０〜２００ｎｍで好ましくは１０
０ｎｍである。これらの膜厚は、薄膜トランジスタ１ｃの書き込み能力、寄生容量及び保
持容量１ｈのバランスを考慮した上で最適化して決められる。例えば、高精細で画素１ｂ
の寸法が小さな構造の場合（例えば１画素の短辺が４０μｍ以下）、画素１ｂにおける保
持容量１ｈ、液晶容量１ｇが小さくなるが、薄膜トランジスタ１ｃの最小寸法はフォトリ
ソグラフィの解像度で律則される。このため、このような高精細画素では、薄膜トランジ
スタ１ｃの寄生容量が１画素全体の容量に占める割合が高くなる。この寄生容量の割合(
以下、寄生容量比)が大きくなると、電気光学装置１はフリッカや、クロストーク、焼き
付きといった表示品位の劣化を招くことが知られており、この寄生容量比が極力小さくな
るように設計を行うのが一般的である。しかしながら、前記のような高精細なレイアウト
によって寄生容量比が制約を受ける場合、従来の手法では、これを改善することが困難で
ある。しかるに本発明の構造、プロセスを用いれば、薄膜トランジスタ１ｃのゲート絶縁
膜の膜厚を保持容量１ｈの側とは全く独立に設定・製造できる。すなわち、前記の高精細
画素においては、ゲート絶縁膜を標準的な条件よりも厚く設定することにより、薄膜トラ
ンジスタ１ｃの寄生容量を低減し、寄生容量比を小さくすることができる。なお、このよ
うな条件設定においては、薄膜トランジスタ１ｃの電流駆動能力（画素１ｂへの信号書き
込み能力）が低下するが、高精細画素は、書き込む画素容量そのものが小さくなっている
ため、このようにゲート絶縁膜の膜厚を厚くしても書き込み能力的には問題を生じないよ
うに設計を行うことができる。

ゲート絶縁層４において、下層側ゲート絶縁層４ａは、保持容量１ｈの下電極３ｃおよ
び上電極６ｃと平面的に重なる領域で厚さ方向の全体にわたって除去され、開口４１が形
成されている。これに対して、上層側ゲート絶縁層４ｂは、略全面に形成されている。こ
のため、ゲート絶縁層４は、下電極３ｃおよび上電極６ｃと平面的に重なる領域（開口４
１と平面的に重なる領域）に、上層側ゲート絶縁層４ｂのみからなる膜厚の薄い薄膜部分
４０ａを備え、その他の領域は、下層側ゲート絶縁層４ａと上層側ゲート絶縁層４ｂとが
積層された厚膜部分４０ｂになっている。従って、保持容量１ｈは、ゲート絶縁層４の薄
膜部分を誘電体層４ｃとして利用していることになる。

このように構成した保持容量１ｈにおいて、ドレイン電極６ｂからの矩形の延設部分（
上電極６ｃ）は、容量線３ｂからの矩形の突出部分（下電極３ｃ）から一部がはみ出すよ
うに形成されている。このため、下電極３ｃの３辺に相当する外周端部３１ｃ、３２ｃ、
３３ｃに対して上電極６ｃが重なっている。ここで、下電極３ｃの外周端部３１ｃ、３２
ｃ、３３ｃでは、図４（ｂ）に示すように、下電極３ｃの外周端部３１ｃ、３２ｃ、３３
ｃの段差形状が反映された形状にゲート絶縁層４が形成されており、かかる部分では、電
界の集中が発生しやすく、かつ、下地の段差形状の影響を受けて、ゲート絶縁層４の膜質
が低下しやすい。

そこで、本形態では、下電極３ｃの外周端部３１ｃ、３２ｃ、３３ｃから所定の幅寸法
だけ内側の領域に開口４１を形成してある。このため、下電極３ｃと上電極６ｃとの重な
り部分の内側領域は、上層側ゲート絶縁層４ｂのみからなる薄膜部分４０ａであるが、下
電極３ｃの外周端部３１ｃ、３２ｃ、３３ｃと上電極６ｃの重なり部分に沿っては、下層
側ゲート絶縁層４ａと上層側ゲート絶縁層４ｂとが積層された厚膜部分４０ｂが形成され
ている。このため、下電極３ｃの外周端部３１ｃ、３２ｃ、３３ｃにおいて、その段差形
状が反映された形状にゲート絶縁層４が形成されたため、かかる部分で電界の集中が発生
した場合や、下地の段差形状の影響を受けてゲート絶縁層４の膜質が低下した場合でも、
かかる部分には厚膜部分４０ｂが形成されているので、保持容量１ｈの耐電圧が高い。

なお、本形態では、図４（ｃ）に示すように、下電極３ｃと上電極６ｃとの重なり部分
の他の辺に相当する外周端部６４ｃに沿っても、下層側ゲート絶縁層４ａと上層側ゲート
絶縁層４ｂとが積層された厚膜部分４０ｂが形成されている。

（液晶装置１の製造方法）
図５（ａ）〜（ｇ）、および図６（ａ）〜（ｄ）は、本形態の液晶装置１に用いた素子
基板１０の製造方法を示す工程断面図である。なお、素子基板１０を製造するには、素子
基板１０を多数取りできる大型基板の状態で以下の工程が行われるが、以下の説明では、
大型基板についても素子基板１０として説明する。

まず、図５（ａ）に示すゲート電極形成工程において、大型のガラス基板などの絶縁基
板１１の表面に金属膜（膜厚が１５０ｎｍのアルミニウム合金膜と、膜厚が２０ｎｍのモ
リブデン膜との積層膜）を形成した後、フォトリソグラフィ技術を用いて金属膜をパター
ニングし、ゲート線３ａ（ゲート電極）、および容量線３ｂ（下電極３ｃ）を同時形成す
る。

次に、ゲート絶縁層形成工程を行う。本形態において、ゲート絶縁層形成工程では、ま
ず、図５（ｂ）に示す下層側ゲート絶縁層形成工程において、プラズマＣＶＤ法により、
ゲート絶縁層４の下層側を構成する厚い下層側ゲート絶縁層４ａを形成する。本形態にお
いて、下層側ゲート絶縁層４ａは、膜厚が約３００ｎｍのシリコン窒化膜からなる。

次に、図５（ｃ）に示す下層側ゲート絶縁層エッチング工程では、フォトリソグラフィ
技術を用いて、下電極３ｃと平面的に重なる領域に開口を備えたレジストマスク（図示せ
ず）を形成した後、下層側ゲート絶縁層４ａに対して、ＳＦ₆などのフッ素系のエッチン
グガスによる反応性イオンエッチング（ドライエッチング）を行い、開口４１を形成する
。このような反応性イオンエッチングは、イオンの物理的なスパッタ効果と、ラジカルの
化学的なエッチング効果の相乗効果を利用するため、異方性に優れ、かつ、高い生産性が
得られる。

次に、図５（ｄ）に示す上層側ゲート絶縁層成膜工程では、プラズマＣＶＤ法により、
ゲート絶縁層４の上層側を構成する薄い上層側ゲート絶縁層４ｂを形成する。本形態にお
いて、上層側ゲート絶縁層４ｂは、膜厚が約１００ｎｍのシリコン窒化膜からなる。その
結果、ゲート線３ａ（ゲート電極）の上層側には、厚い下層側ゲート絶縁層４ａと、薄い
上層側ゲート絶縁層４ｂとからなるゲート絶縁層４が形成される一方、開口４１と平面的
に重なる領域には、上層側ゲート絶縁層４ｂのみからなる誘電体層４ｃが形成される。

次に、図５（ｅ）に示す半導体層形成工程では、プラズマＣＶＤ法により、膜厚が１５
０ｎｍの真性のアモルファスシリコン膜７ｄ、および膜厚が５０ｎｍのｎ⁺型シリコン膜
７ｅを連続して形成する。その際、図５（ｄ）に示す上層側ゲート絶縁層形成工程を行っ
た素子基板１０を真空雰囲気中に保持したまま、図５（ｅ）に示す半導体層形成工程を行
い、素子基板１０を大気と接触させない。それにより、ゲート絶縁層４（上層側ゲート絶
縁層４ｂ）の表面が清浄な状態でアモルファスシリコン膜７ｄを積層できる。

次に、図５（ｆ）に示すように、フォトリソグラフィ技術を用いて、アモルファスシリ
コン膜７ｄ、およびｎ⁺型シリコン膜７ｅにエッチングを行い、島状の半導体層７ａ、お
よび島状のｎ⁺型シリコン膜７ｅを形成する。このエッチングにおいても、ＳＦ₆などのフ
ッ素系のエッチングガスを用いた反応性イオンエッチング（ドライエッチング）を行う。

次に、図５（ｇ）に示すように、金属膜（膜厚が５ｎｍのモリブデン膜、膜厚が１５０
０ｎｍのアルミニウム膜、および膜厚が５０ｎｍのモリブデン膜の積層膜）を形成した後
、フォトリソグラフィ技術を用いてパターニングし、ソース線６ａ、ドレイン電極６ｂ、
および上電極６ｃを形成する。続いて、ソース線６ａおよびドレイン電極６ｂをマスクと
して用いて、ソース線６ａとドレイン電極６ｂとの間のｎ⁺型シリコン膜７ｅをエッチン
グにより除去し、ソース・ドレインの分離を行う。その結果、ソース線６ａおよびドレイ
ン電極６ｂが形成されていない領域からｎ⁺型シリコン膜７ｅが除去されてオーミックコ
ンタクト層７ｂ、７ｃが形成される。その際、半導体層７ａの表面の一部がエッチングさ
れる。このようにして、ボトムゲート型の画素スイッチング用の薄膜トランジスタ１ｃが
形成されるとともに、保持容量１ｈが形成される。

次に、図６（ａ）に示すように、プラズマＣＶＤ法により、膜厚が２５０ｎｍのシリコ
ン窒化膜からなるパッシベーション膜８を形成する。

次に、図６（ｂ）に示すように、スピンコート法により、アクリル樹脂などの感光性樹
脂を塗布した後、露光、現像して、コンタクトホール９１を備えた平坦化膜９を形成する
。

次に、図６（ｃ）に示すように、フォトリソグラフィ技術を用いてパッシベーション膜
８に対してエッチングを行い、コンタクトホール９１と重なる位置にコンタクトホール８
１を形成する。このエッチングにおいても、ＳＦ₆などのフッ素系のエッチングガスを用
いた反応性イオンエッチング（ドライエッチング）を行う。

次に、図６（ｄ）に示すように、スパッタ法により、膜厚が１００ｎｍのＩＴＯ膜を形
成した後、フォトリソグラフィ技術およびウエットエッチングを利用してパターニングし
、画素電極２ａを形成する。その結果、画素電極２ａは、コンタクトホール９１、８１を
介して上電極６ｃに電気的に接続される。続いて、図３に示す配向膜１９を形成するため
のポリイミド膜を形成した後、ラビング処理を施す。

このようにして大型基板の状態で各種配線やＴＦＴを形成した素子基板１０については
、別途形成した大型の対向基板２０とシール材２２で貼り合わせた後、所定のサイズに切
断する。それにより、液晶注入口２５が開口するので、液状注入口２５から素子基板１０
と対向基板２０との間に液晶１ｆを注入した後、液晶注入口２５を封止材２６により封止
する。

（本形態の主な効果）
以上説明したように、本形態の液晶装置１では、薄膜トランジシタ１ｃをボトムゲート
構造で構成したため、上層側ゲート絶縁膜４ｂ、能動層（半導体層７ａ）を構成するため
の真性のアモルファスシリコン膜７ｄ、およびオーミックコンタクト層７ｂ、７ｃを構成
するためのｎ⁺型シリコン膜７ｅを連続成膜できる。従って、清浄な上層側ゲート絶縁膜
４ｂの上層にアモルファスシリコン膜７ｄを形成することができる。しかも、本形態では
、上層側ゲート絶縁膜４ｂ、アモルファスシリコン膜７ｄ、およびオーミックコンタクト
層７ｂ、７ｃを構成する際、素子基板１０を真空雰囲気中に保持し続けるため、上層側ゲ
ート絶縁膜４ｂの表面の汚染を確実に防止することができる。それ故、ゲート絶縁層４と
半導体層７ａとの界面が清浄であり、薄膜トランジスタ１ｃの信頼性が高い。

また、保持容量１ｈの誘電体層４ｃの厚さがゲート絶縁層４の厚さの１／４倍であるた
め、単位面積当たりの静電容量が４倍である。しかも、誘電体層４ｃを構成する上層側ゲ
ート絶縁層４ｂは、シリコン窒化膜（誘電率が約７〜８）であり、シリコン酸化膜より誘
電率が高いので、保持容量１ｈは、単位面積当たりの静電容量が高い。それ故、保持容量
１ｈは、電荷の保持特性が高い一方、単位面積当たりの容量値が高くなった分、その占有
面積を縮小すれば画素開口率を高めることができる。

さらに、本形態では、ゲート絶縁層４を部分的に薄くした部分を保持容量１ｈの誘電体
層４ｃとして用いるにあたって、下層側ゲート絶縁層４ａを残さず、上層側ゲート絶縁層
４ｂのみで誘電体層４ｃを構成したため、下層側ゲート絶縁層４ａを部分的に残す場合と
違って、エッチング深さのばらつきに起因する保持容量１ｈの容量ばらつきを防止するこ
とができる。

また、本形態では、ゲート絶縁層４を部分的に薄くした部分を保持容量１ｈの誘電体層
４ｃとして用いるにあたって、下層側ゲート絶縁層４ａおよび上層側ゲート絶縁層４ｂの
うち、下層側ゲート絶縁層４ａを除去し、この下層側ゲート絶縁層４ａの上層に形成した
上層側ゲート窒化膜４ｂを保持容量１ｈの誘電体層４ｃとして用いる。このような上層側
ゲート絶縁層４ｂであれば、下層側ゲート絶縁層４ａをドライエッチングにより除去する
際の静電気やプラズマに晒されることがないので、上層側ゲート絶縁層４ｂの欠陥密度が
低い。それ故、保持容量１ｈの耐電圧の低下などといった不具合の発生を防止することが
できる。

さらに、本形態では、下電極３ｃと上電極６ｃとの重なり部分の外周端部３１ｃ、３２
ｃ、３３ｃから所定の幅寸法だけ内側の領域に開口４１を形成したため、下電極３ｃの外
周端部３１ｃ、３２ｃ、３３ｃと上電極６ｃの重なり部分に沿っては、下層側ゲート絶縁
層４ａと上層側ゲート絶縁層４ｂとが積層された厚膜部分４０ｂが形成されている。この
ため、下電極３ｃの外周端部３１ｃ、３２ｃ、３３ｃにおいて、下電極３ｃの外周端部３
１ｃ、３２ｃ、３３ｃの段差形状が反映された形状にゲート絶縁層４が形成される結果、
かかる部分では、段部形状に起因する電界集中が厚いゲート絶縁膜によって緩和され、か
つ、下地の段差形状の影響を受けて、ゲート絶縁層４の膜質が低下しやすい場合でも、保
持容量１ｈの耐電圧が低下することがない。

なお、本形態では、下層側ゲート絶縁層４ａに対してドライエッチングを行って開口４
１を形成したが、ウエットエッチングを行って開口４１を形成してもよい。このような場
合でも、上層側ゲート絶縁層４ｂは、下層側ゲート絶縁層４ａに対するエッチング液に接
触することもないので、上層側ゲート絶縁層４ｂにピンホールが発生することがない。そ
れ故、保持容量１ｈの耐電圧がばらつくことを防止することができる。

（実施の形態１での条件設定例）
図７（ａ）、（ｂ）は、図３に示す保持容量の拡大平面図、および下電極の外周端部と
上電極との重なり部分の拡大断面図である。

図７（ａ）、（ｂ）に示すように、下電極３ｃと上電極６ｃとの重なり部分の外周端部
３１、３２ｃ、３３ｃから所定の幅寸法だけ内側の領域に開口４１を形成すると、下電極
３ｃの外周端部３１ｃ、３２ｃ、３３ｃと上電極６ｃの重なり部分に沿っては、下層側ゲ
ート絶縁層４ａと上層側ゲート絶縁層４ｂとが積層された厚膜部分４０ｂが形成される。
ここで、厚膜部分４０ｂについては、下電極３ｃの外周端部３１ｃ、３２ｃ、３３ｃから
内側に向かって厚膜部分４０ｂの膜厚ｄ以上の幅寸法ｗをもって形成することが好ましい
。

このような条件を設定すると、下電極３ｃの外周端部３１ｃ、３２ｃ、３３ｃの段差に
起因する電界集中や膜質劣化を原因とする耐電圧の低下を確実に防止できる。また、この
ような条件を満たす範囲で薄膜部分４０ａを拡張すれば、保持容量１ｈの単位面積当たり
の容量値を高めることができる。なお、以上の条件は、以下に説明する全ての実施の形態
に適用することができる。

［実施の形態２］
図８（ａ）、（ｂ）は、本発明の実施の形態１に係る液晶装置の画素１つ分の平面図、
およびＡ２−Ｂ２に相当する位置で液晶装置を切断したときの断面図である。図９（ａ）
、（ｂ）は、図８に示す保持容量の拡大平面図、下電極の外周端部と上電極との重なり部
分の拡大断面図、および下電極と上電極の外周端部との重なり部分の拡大断面である。図
８（ａ）では、画素電極を太くて長い点線で示し、ゲート線およびそれと同時形成された
薄膜を細い実線で示し、ソース線およびそれと同時形成された薄膜を細い一点鎖線で示し
、半導体層を細くて短い点線で示してある。また、保持容量の誘電体層のうち、ゲート絶
縁層の薄い部分については太い実線で示し、コンタクトホールについては、ゲート線など
と同様、細い実線で示してある。図９（ａ）には、下電極と上電極との重なり部分に斜線
を付してある。なお、本形態の基本的な構成は、実施の形態１と同様であるため、共通す
る部分には同一の符号を付してそれらの説明を省略する。

図８（ａ）、（ｂ）、および図９（ａ）に示すように、本形態でも、実施の形態１と同
様、素子基板１０において、ゲート線３ａとソース線６ａで囲まれた画素領域１ｅには、
ボトムゲート型の薄膜トランジスタ１ｃと保持容量１ｈとが形成されている。保持容量１
ｈは、容量線３ｂからの突出部分を下電極３ｃとし、ドレイン電極６ｂからの延設部分を
上電極６ｃとしている。ゲート絶縁層４は、実施の形態１と同様、下層側の厚いシリコン
窒化膜からなる下層側ゲート絶縁層４ａと、上層側の薄いシリコン窒化膜からなる上層側
ゲート絶縁層との２層構造になっている。

本形態でも、実施の形態１と同様、ゲート絶縁層４において下層側ゲート絶縁層４ａは
、保持容量１ｈの下電極３ｃおよび上電極６ｃと平面的に重なる領域で厚さ方向の全体に
わたって除去され、開口４１が形成されている。これに対して、上層側ゲート絶縁層４ｂ
は、略全面に形成されている。このため、ゲート絶縁層４は、下電極３ｃおよび上電極６
ｃと平面的に重なる領域（開口４１と平面的に重なる領域）に、上層側ゲート絶縁層４ｂ
のみからなる膜厚の薄い薄膜部分４０ａを備え、その他の領域は、下層側ゲート絶縁層４
ａと上層側ゲート絶縁層４ｂとが積層された厚膜部分４０ｂになっている。従って、保持
容量１ｈは、ゲート絶縁層４の薄膜部分を誘電体層４ｃとして利用していることになる。

このように構成した保持容量１ｈにおいて、本形態では、ドレイン電極６ｂからの矩形
の延設部分（上電極６ｃ）が、容量線３ｂからの矩形の突出部分（下電極３ｃ）の１辺に
相当する外周端部３１ｃに重なっている。ここで、下電極３ｃの外周端部３１ｃでは、図
９（ｂ）に示すように、下電極３ｃの外周端部３１ｃの段差形状が反映された形状にゲー
ト絶縁層４が形成されており、かかる部分では、電界の集中が発生しやすく、かつ、下地
の段差形状の影響を受けて、ゲート絶縁層４の膜質が低下しやすい。

そこで、本形態では、下電極３ｃの外周端部３１ｃから所定の幅寸法だけ内側の領域に
開口４１を形成してある。このため、下電極３ｃと上電極６ｃとの重なり部分の大部分は
、上層側ゲート絶縁層４ｂのみからなる薄膜部分４０ａであり、下電極３ｃの外周端部３
１ｃと上電極６ｃの重なり部分に沿っては、下層側ゲート絶縁層４ａと上層側ゲート絶縁
層４ｂとが積層された厚膜部分４０ｂが形成されている。

ここで、下電極３ｃの外周端部３１ｃ、３２ｃ、３３ｃ、３４ｃのうち、外周端部３２
ｃ、３３ｃ、３４ｃでは、その内側領域に上電極６ｃの外周端部が位置している。そこで
、本形態では、開口４１を下電極３ｃの外周端部３２ｃ、３３ｃ、３４ｃより外側領域に
まで形成してある。従って、ゲート絶縁層４は、図９（ｃ）に示すように、下電極３ｃと
上電極６ｃとが重なる領域のうち、下電極３ｃの外周端部３１ｃと上電極６とが重なる部
分以外の領域の全てが薄膜部分４０ａになっている。その他の構成は実施の形態１と同様
であるため、説明を省略する。

このように、本形態では、保持容量１ｈの基本的な構成が実施の形態１と同様であるた
め、信頼性が高い薄膜トランジスタ１ｃを形成できるとともに、容量が高い保持容量１ｈ
を形成できるなど、実施の形態１と同様な効果を奏する。

また、本形態では、下電極３ｃと上電極６ｃとが重なる領域のうち、下電極３ｃの外周
端部３１ｃと上電極６とが重なる部分以外の領域の全てが薄膜部分４０ａになっており、
薄膜部分４０ａが占める範囲が広い。また、下電極３ｃの外周端部３１ｃと上電極６ｃと
が重なる部分以外の領域では、たとえ上電極６ｃの外周端部であっても、段差に起因する
電界集中や膜質劣化が発生しないので、保持容量１ｈの耐電圧が低下することがない。そ
れ故、下電極３ｃの外周端部３１ｃでの段差に起因する保持容量１ｈの耐電圧の低下を発
生させることなく、保持容量１ｈの単位面積当たりの容量値を最大限まで高めることがで
きる。

（実施の形態２の変形例）
図１０は、本発明の実施の形態２に係る液晶装置の保持容量において、下電極と上電極
の外周端部との重なり部分の拡大断面である。実施の形態２では、図９（ｃ）に示すよう
に、下電極３ｃの外周端部３２ｃ、３３ｃ、３４ｃでは、その外側領域まで開口４１を形
成したが、図１０に示すように、下電極３ｃの外周端部３２ｃ、３３ｃ、３４ｃより内側
、かつ、上電極６ｃの外周端部より外側まで開口４１を形成してもよい。このように構成
した場合でも、下電極３ｃと上電極６ｃとが重なる領域のうち、下電極３ｃの外周端部３
１ｃと上電極６とが重なる部分以外の領域の全てを薄膜部分４０ａにできるので、保持容
量１ｈの単位面積当たりの容量値を最大限まで高めることができる。

［実施の形態３］
図１１（ａ）、（ｂ）は、本発明の実施の形態３に係る液晶装置の画素１つ分の平面図
、およびＡ３−Ｂ３相当する位置で液晶装置を切断したときの断面図である。図１１（ａ
）では、画素電極を太くて長い点線で示し、ゲート線およびそれと同時形成された薄膜を
細い実線で示し、ソース線およびそれと同時形成された薄膜を細い一点鎖線で示し、半導
体層を細くて短い点線で示してある。また、保持容量の誘電体層のうち、ゲート絶縁層の
薄い部分については太い実線で示し、コンタクトホールについては、ゲート線などと同様
、細い実線で示してある。なお、本形態の基本的な構成は、実施の形態１と同様であるた
め、共通する部分には同一の符号を付してそれらの説明を省略する。

図１１（ａ）、（ｂ）に示すように、本形態でも、実施の形態１と同様、素子基板１０
において、ゲート線３ａとソース線６ａで囲まれた画素領域１ｅには、ボトムゲート型の
薄膜トランジスタ１ｃと、保持容量１ｈとが形成されている。

本形態において、保持容量１ｈは、容量線３ｂからの突出部分を下電極３ｃとしている
点では実施の形態１と同様である。但し、保持容量１ｈの上電極５ａは、ゲート絶縁層４
とドレイン電極６ｂの層間に形成されたＩＴＯ膜によって構成されており、上電極５ａは
、ドレイン電極６ｂとの部分的な重なり部分によりドレイン電極６ｂに電気的に接続され
ている。本形態において、上電極５ａを構成するＩＴＯ膜の膜厚は５０ｎｍである。なお
、上電極５ａに対しては、コンタクトホール８１、９１を介して、平坦化膜９の上層に形
成された画素電極２ａが電気的に接続されている。

ゲート絶縁層４は、実施の形態１と同様、下層側の厚いシリコン窒化膜からなる下層側
ゲート絶縁層４ａと、上層側の薄いシリコン窒化膜からなる上層側ゲート絶縁層との２層
構造になっている。下層側ゲート絶縁層４ａは、保持容量１ｈの下電極３ｃおよび上電極
５ａと平面的に重なる領域で厚さ方向の全体にわたって除去され、開口４１が形成されて
いる。

このように構成した保持容量１ｈにおいて、上電極５ａは、容量線３ｂからの矩形の突
出部分（下電極３ｃ）から四方にはみ出すように形成されており、下電極３ｃの４辺に相
当する外周端部に対して上電極６ｃが重なっている。従って、本形態では、実施の形態１
と同様、下電極３ｃと上電極６ｃとの重なり部分の外周端部から所定の幅寸法だけ内側の
領域に開口４１を形成し、下電極３ｃの外周端部と上電極６ｃの重なり部分に沿って、下
層側ゲート絶縁層４ａと上層側ゲート絶縁層４ｂとが積層された厚膜部分を形成してある
。その他の構成は、実施の形態１と同様であるため、説明を省略する。なお、本形態では
、上電極５ａとしてＩＴＯ膜（透明電極）を用いたため、ドレイン電極６ｂの延設部分を
上電極として用いた場合と比較して、画素開口率を高めることができる。

［実施の形態４］
図１２（ａ）、（ｂ）は、本発明の実施の形態４に係る液晶装置の画素１つ分の平面図
、およびＡ４−Ｂ４に相当する位置で液晶装置を切断したときの断面図である。図１２（
ａ）では、画素電極を太くて長い点線で示し、ゲート線およびそれと同時形成された薄膜
を細い実線で示し、ソース線およびそれと同時形成された薄膜を細い一点鎖線で示し、半
導体層を細くて短い点線で示してある。また、保持容量の誘電体層のうち、ゲート絶縁層
の薄い部分については太い実線で示してある。なお、本形態の基本的な構成は、実施の形
態１と同様であるため、共通する部分には同一の符号を付してそれらの説明を省略する。

図１０（ａ）、（ｂ）に示すように、本形態でも、実施の形態１と同様、素子基板１０
において、ゲート線３ａとソース線６ａで囲まれた画素領域１ｅには、ボトムゲート型の
薄膜トランジスタ１ｃと、保持容量１ｈとが形成されている。但し、実施の形態１〜３と
違って、本形態では、平坦化膜が形成されておらず、画素電極２ａは、ゲート絶縁層４と
ドレイン電極６ｂの層間に形成され、ドレイン電極６ｂとの部分的な重なり部分によって
ドレイン電極６ｂに電気的に接続されている。

また、保持容量１ｈは、容量線３ｂからの突出部分を下電極３ｃとしている点では実施
の形態１と同様である。但し、保持容量１ｈの上電極は、画素電極２ａのうち、下電極３
ｃと平面的に重なる部分によって構成されている。

ゲート絶縁層４は、実施の形態１と同様、下層側の厚いシリコン窒化膜からなる下層側
ゲート絶縁層４ａと、上層側の薄いシリコン窒化膜からなる上層側ゲート絶縁層との２層
構造になっている。下層側ゲート絶縁層４ａは、保持容量１ｈの下電極３ｃおよび画素電
極２ａと平面的に重なる領域で厚さ方向の全体にわたって除去され、開口４１が形成され
ている。このため、保持容量１ｈの誘電体層４ｃは、ゲート絶縁層４のうち、膜厚の薄い
部分（下層側ゲート絶縁層４ａ）によって構成されている。

このように構成した保持容量１ｈにおいても、画素電極２ａ（上電極）は、容量線３ｂ
からの矩形の突出部分（下電極３ｃ）からはみ出すように形成されており、下電極３ｃの
４辺に相当する外周端部に対して重なっている。従って、本形態でも、実施の形態１と同
様、下電極３ｃと画素電極２ａとの重なり部分の外周端部から所定の幅寸法だけ内側の領
域に開口４１を形成し、下電極３ｃの外周端部と画素電極２ａの重なり部分に沿って、下
層側ゲート絶縁層４ａと上層側ゲート絶縁層４ｂとが積層された厚膜部分を形成してある
。その他の構成は、実施の形態１と同様であるため、説明を省略する。

［実施の形態５］
図１３（ａ）、（ｂ）は、本発明の実施の形態５に係る液晶装置の画素１つ分の平面図
、およびＡ５−Ｂ５に相当する位置で液晶装置を切断したときの断面図である。図１２（
ａ）では、画素電極を太くて長い点線で示し、ゲート線およびそれと同時形成された薄膜
を細い実線で示し、ソース線およびそれと同時形成された薄膜を細い一点鎖線で示し、半
導体層を細くて短い点線で示してある。また、保持容量の誘電体層のうち、ゲート絶縁層
の薄い部分については太い実線で示し、コンタクトホールについては、ゲート線などと同
様、細い実線で示してある。なお、本形態の基本的な構成は、実施の形態１と同様である
ため、共通する部分には同一の符号を付してそれらの説明を省略する。

図１３（ａ）、（ｂ）に示すように、本形態でも、実施の形態１と同様、素子基板１０
において、ゲート線３ａとソース線６ａで囲まれた画素領域１ｅには、ボトムゲート型の
薄膜トランジスタ１ｃと、保持容量１ｈとが形成されている。但し、実施の形態１〜４と
違って、本形態では、容量線が形成されておらず、走査方向（ゲート線３ａの延在方向と
交差する方向／ソース線６ａの延在方向）における前段側のゲート線３ａの一部によって
保持容量１ｈの下電極３ｃが構成されている。

また、保持容量１hでは、下電極３ｃと重なる領域に上電極６ｄが形成されており、本
形態では、上電極６ｄとしては、ソース線６ａやドレイン電極６ｂと同時形成された金属
層が用いられている。ここで、上電極６ｄは、ドレイン電極６ｂと分離して形成されてい
る。このため、平坦化膜９の上層に形成された画素電極２ａは、パッシベーション膜８の
コンタクトホール８１、および平坦化膜９のコンタクトホール９１を介して上電極６ｄに
電気的に接続し、パッシベーション膜８のコンタクトホール８２、および平坦化膜９のコ
ンタクトホール９２を介してドレイン電極６ｂに電気的に接続している。

ゲート絶縁層４は、実施の形態１と同様、下層側の厚いシリコン窒化膜からなる下層側
ゲート絶縁層４ａと、上層側の薄いシリコン窒化膜からなる上層側ゲート絶縁層との２層
構造になっている。下層側ゲート絶縁層４ａは、保持容量１ｈの下電極３ｃおよび上電極
６ｄと平面的に重なる領域で厚さ方向の全体にわたって除去され、開口４１が形成されて
いる。このため、保持容量１ｈの誘電体層４ｃは、ゲート絶縁層４のうち、膜厚の薄い部
分（下層側ゲート絶縁層４ａ）によって構成されている。

このように構成した保持容量１ｈにおいても、上電極６ｄは、前段のゲート線３ａの１
辺に相当する外周端部に対して重なっている。従って、本形態でも、実施の形態１と同様
、下電極３ｃの外周端部と上電極６ｄとの重なり部分から所定の幅寸法だけ内側の領域に
開口４１を形成し、下電極３ｃの外周端部と上電極６ｄの重なり部分に沿って、下層側ゲ
ート絶縁層４ａと上層側ゲート絶縁層４ｂとが積層された厚膜部分を形成してある。その
他の構成は、実施の形態１と同様であるため、説明を省略する。

［その他の実施の形態］
上記実施の形態では、ゲート絶縁層４を構成する下層側ゲート絶縁層４ａおよび上層側
ゲート絶縁層４ｂのいずれもが同一の絶縁膜からなる構成であったが、下層側ゲート絶縁
層４ａおよび上層側ゲート絶縁層４ｂが異なる絶縁膜からなる構成であってもよい。その
際、ゲート絶縁層４をシリコン酸化膜とシリコン窒化膜とによって構成する場合、誘電体
層４ｃとして利用する上層側ゲート絶縁層４ｂについては誘電率の高いシリコン窒化膜に
より構成することが好ましい。また、上記実施の形態では、下層側ゲート絶縁層４ａおよ
び上層側ゲート絶縁層４ｂは各々、１層の絶縁膜からなる構成であったが、下層側ゲート
絶縁層４ａおよび上層側ゲート絶縁層４ｂが各々、複数層の絶縁膜からなる構成であって
もよい。

上記実施の形態では、ゲート線３ａにアルミニウム合金膜とモリブデン膜との多層膜を
用い、ソース線６ａにアルミニウム膜とモリブデン膜との多層膜を用いたが、これらの配
線にはその他の金属膜を用いることができ、さらには、シリサイド膜などといった導電膜
を用いてもよい。また、上記実施の形態では半導体層７ａとして真性のアモルファスシリ
コン膜を用いたが、その他のシリコン膜や、有機半導体膜、酸化亜鉛などの透明半導体膜
を用いてもよい。

また、上記実施の形態では、下層側ゲート絶縁層４ａを除去して上層側ゲート絶縁層４
ｂを誘電体層として利用した構成であったが、ゲート絶縁層の厚さ方向の一部をエッチン
グで除去して膜厚を薄くした構成や、図１４を参照して以下に説明するように、上層側ゲ
ート絶縁層４ｂを除去して下層側ゲート絶縁層４ａを誘電体層として利用した構成を採用
した場合に本発明を適用してもよい。

図１４に示す例では、まず、図１４（ａ）に示すように、ゲート線３ａ（ゲート電極）
を下電極３ｃ（容量線３ｂの一部）と同時形成した後、図１４（ｂ）に示すように、ゲー
ト絶縁層４の下層側を構成する下層側ゲート絶縁層４ａ、およびゲート絶縁層４の上層側
を構成する上層側ゲート絶縁層４ｂを形成する。次に、能動層を構成するための真性のア
モルファスシリコン膜７ｄ、およびオーミックコンタクト層を構成するためのｎ⁺型シリ
コン膜７ｅを順次形成した後、エッチングを行い、図１４（ｃ）に示すように、能動層を
構成する半導体層７ａおよびｎ⁺型シリコン膜７ｅを島状にパターニングする。次に、図
１４（ｄ）に示すように、ゲート絶縁層４において下電極３ｃと重なる部分に対してエッ
チングを行い、上層側ゲート絶縁層４ｂを除去し、開口４１を形成する。次に、導電膜を
形成した後、エッチングを行い、ソース電極（ソース線６ａ）およびドレイン電極６ｂを
形成する。続いて、ｎ⁺型シリコン膜７ｅにエッチングを行い、オーミックコンタクト層
７ｂ、７ｃを形成する。その結果、薄膜トランジスタ１ｃが形成される。また、下層側ゲ
ート絶縁層４ａを誘電体層４ｃとし、ドレイン電極６ｂの延設部分を上電極６ｃとする保
持容量１ｈが形成される。

また、上記実施の形態では、透過型の液晶装置を例に説明したが、半透過反射型の液晶
装置や全反射型の液晶装置に本発明を適用してもよい。また、上記実施の形態では、ＴＮ
モード、ＥＣＢモード、ＶＡＮモードのアクティブマトリクス型の液晶装置を例に説明し
たが、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードの液晶装置（電気光学装
置）に本発明を適用してもよい。

さらに、電気光学装置として液晶装置に限らず、例えば、有機ＥＬ（エレクトロルミネ
ッセンス）装置でも、有機ＥＬ膜を電気光学物質として保持する素子基板上の各画素領域
に、薄膜トランジスタと、該薄膜トランジスタに電気的に接続された画素電極と、前記薄
膜トランジスタのゲート絶縁層より下層側に下電極を具備する保持容量とが形成されるの
で、かかる有機ＥＬ装置に本発明を適用してもよい。

［電子機器の実施形態］
図１５は、本発明に係る液晶装置を各種の電子機器の表示装置として用いる場合の一実
施形態を示している。ここに示す電子機器は、パーソナルコンピュータや携帯電話機など
であり、表示情報出力源１７０、表示情報処理回路１７１、電源回路１７２、タイミング
ジェネレータ１７３、そして液晶装置１を有する。また、液晶装置１は、パネル１７５お
よび駆動回路１７６を有しており、前述した液晶装置１を用いることができる。表示情報
出力源１７０は、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等といったメモリ、各種ディスク等といったストレージ
ユニット、デジタル画像信号を同調出力する同調回路等を備え、タイミングジェネレータ
１７３によって生成された各種のクロック信号に基づいて、所定フォーマットの画像信号
等といった表示情報を表示情報処理回路１７１に供給する。表示情報処理回路１７１は、
シリアル−パラレル変換回路や、増幅・反転回路、ローテーション回路、ガンマ補正回路
、クランプ回路等といった周知の各種回路を備え、入力した表示情報の処理を実行して、
その画像信号をクロック信号ＣＬＫと共に駆動回路１７６へ供給する。電源回路１７２は
、各構成要素に所定の電圧を供給する。

（ａ）、（ｂ）はそれぞれ、液晶装置（電気光学装置）をその上に形成された各構成要素と共に対向基板の側から見た平面図、およびそのＨ−Ｈ′断面図である。 図１に示す液晶装置の素子基板の電気的な構成を示す説明図である。 （ａ）、（ｂ）はそれぞれ、本発明の実施の形態１に係る液晶装置の画素１つ分の平面図、およびＡ１−Ｂ１に相当する位置で液晶装置を切断したときの断面図である。 （ａ）、（ｂ）、（ｃ）は、図３に示す保持容量の拡大平面図、下電極の外周端部と上電極との重なり部分の拡大断面図、および下電極と上電極の外周端部との重なり部分の拡大断面である。 （ａ）〜（ｇ）は、図３に示す液晶装置に用いた素子基板の製造方法を示す工程断面図である。 （ａ）〜（ｄ）は、図３に示す液晶装置に用いた素子基板の製造方法を示す工程断面図である。 （ａ）、（ｂ）は、図３に示す保持容量の条件設定例を示す保持容量の拡大平面図、および下電極の外周端部と上電極との重なり部分の拡大断面図である。 （ａ）、（ｂ）はそれぞれ、本発明の実施の形態２に係る液晶装置の画素１つ分の平面図、およびＡ２−Ｂ２に相当する位置で液晶装置を切断したときの断面図である。 （ａ）、（ｂ）、（ｃ）は、図８に示す保持容量の拡大平面図、下電極の外周端部と上電極との重なり部分の拡大断面図、および下電極と上電極の外周端部との重なり部分の拡大断面である。 本発明の実施の形態２の変形例に係る液晶装置における下電極と上電極の外周端部との重なり部分の拡大断面である。 （ａ）、（ｂ）はそれぞれ、本発明の実施の形態３に係る液晶装置の画素１つ分の平面図、およびＡ３−Ｂ３に相当する位置で液晶装置を切断したときの断面図である。 （ａ）、（ｂ）はそれぞれ、本発明の実施の形態４に係る液晶装置の画素１つ分の平面図、およびＡ４−Ｂ４に相当する位置で液晶装置を切断したときの断面図である。 （ａ）、（ｂ）はそれぞれ、本発明の実施の形態５に係る液晶装置の画素１つ分の平面図、およびＡ５−Ｂ５に相当する位置で液晶装置を切断したときの断面図である。 本発明の他の実施の形態に係る液晶装置の素子基板の製造方法を示す工程断面図である。 本発明に係る液晶装置を各種の電子機器の表示装置として用いた場合の説明図である。 （ａ）、（ｂ）はそれぞれ、従来の液晶装置の画素１つ分の平面図、およびＡ１１−Ｂ１１に相当する位置で液晶装置を切断したときの断面図である。

符号の説明

１・・液晶装置（電気光学装置）、１ｂ・・画素、１ｃ・・薄膜トランジスタ、１ｅ・・
画素領域、１ｆ・・液晶、１ｇ・・液晶容量、１ｈ・・保持容量、２ａ・・画素電極、３
ａ・・ゲート線（ゲート電極／走査線）、３ｂ・・容量線、３ｃ・・保持容量の下電極、
４・・ゲート絶縁層、４ａ・・下層側ゲート絶縁層、４ｂ・・上層側ゲート絶縁層、４ｃ
・・誘電体層、６ａ・・ソース線（データ線）、６ｂ・・ドレイン電極、５ａ、６ｃ、６
ｄ・・保持容量の上電極、３１ｃ、３２ｃ、３３ｃ、３４ｃ・・下電極の外周端部、４０
ａ・・ゲート絶縁層の薄膜部分、４０ｂ・・ゲート絶縁層の厚膜部分

Claims (6)

1. 素子基板上の複数の各画素領域の各々に、ゲート電極、ゲート絶縁層および半導体層の順に積層された薄膜トランジスタと、該薄膜トランジスタのドレイン領域に電気的に接続された画素電極と、前記ゲート絶縁層を構成する材料を用いた絶縁層を挟んで対向する下電極および上電極を備えた保持容量とを有する電気光学装置において、
   前記上電極は、前記薄膜トランジスタのドレイン領域から延設してなるものであり、前記下電極の外周端部の少なくとも一部と重なるように形成され、
   前記ゲート絶縁層は、前記下電極と前記上電極とが重なる領域に膜厚の薄い薄膜部分を有し、前記下電極の外周端部と前記上電極とが重なる部分には前記薄膜部分よりも膜厚が厚い厚膜部分を有し、
   前記厚膜部分は前記下電極の外周端部から内側に向って前記厚膜部分の膜厚以上の幅寸法をもって形成されており、前記下電極の外周端部と前記上電極とが重なる部分以外の領域では前記上電極の外周端部は前記下電極の外周端部よりも内側に位置していることを特徴とする電気光学装置。
2. 前記薄膜トランジスタは、前記ゲート電極、前記ゲート絶縁層および前記半導体層が下層側から順に積層されていることを特徴とする請求項１に記載の電気光学装置。
3. 前記ゲート絶縁層は、１層乃至複数層の絶縁膜からなる下層側ゲート絶縁層と、１層乃至複数層の絶縁膜からなる上層側ゲート絶縁層とを備え、
   前記ゲート絶縁層では、前記下層側ゲート絶縁層の除去部分により前記薄膜部分が構成され、前記下層側ゲート絶縁層と前記上層側ゲート絶縁層とが積層された部分により前記厚膜部分が構成されていることを特徴とする請求項１乃至２の何れか一項に記載の電気光学装置。
4. 前記下層側ゲート絶縁層は１層の絶縁膜から構成され、前記上層側ゲート絶縁層は１層の絶縁膜から構成されていることを特徴とする請求項３に記載の電気光学装置。
5. 前記半導体層はアモルファスシリコン膜からなることを特徴とする請求項１乃至４の何れか一項に記載の電気光学装置。
6. 請求項１乃至５の何れか一項に記載の電気光学装置を備えていることを特徴とする電子機器。

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