JP2013247270A - 撮像装置および撮像表示システム - Google Patents

Abstract

【課題】トランジスタのオン動作からオフ動作への切り替えに際して生じるリーク電流の発生が抑制され、撮像画像の高画質化を実現することが可能な撮像装置を提供する。
【解決手段】光電変換素子と電界効果型のトランジスタとを含む複数の画素を有し、トランジスタは、半導体層１２６と、半導体層１２６を間にして対向配置された第１および第２のゲート電極１２０Ａ、１２０Ｂと、半導体層１２６に電気的に接続されたソース電極１２８Ａおよびドレイン電極１２８Ｂとを含み、かつ第１および第２のゲート電極１２０Ａ、１２０Ｂ同士が一部において重畳しない非オーバーラップ領域ｄ２を有している。
【選択図】図４

Description

本開示は、例えば医療用や非破壊検査用のＸ線撮影に好適な撮像装置、およびそのような撮像装置を用いた撮像表示システムに関する。

近年、例えば人体の胸部Ｘ線撮影装置など、放射線写真フィルムを介さずに、放射線に基づく画像を電気信号として得る撮像装置が開発されている。このような撮像装置では、各画素に、蓄積された信号電荷を読み出すための電界効果型の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が配設され、このトランジスタを含む画素回路を用いて放射線量に基づく電気信号が得られるようになっている。

そのようなトランジスタとしては、いわゆるトップゲート型またはボトムゲート型等のシングルゲート構造のものが一般的である。ところが、放射線に基づいて画像を得る上記のような撮像装置では、特にトランジスタのゲート絶縁膜にシリコン酸化膜を用いた場合、放射線の影響により閾値電圧（Ｖth）が負側にシフトしてしまうことが知られている（例えば、特許文献１参照）。

そこで、半導体層を間にして２つのゲート電極を設けてなる、いわゆるデュアルゲート構造（両面ゲート構造）を採用することにより、上記のような閾値電圧のシフトを軽減するトランジスタが提案されている（特許文献２参照）。

特開２００８−２５２０７４号公報 特開２００４−２６５９３５号公報

しかしながら、上記特許文献２に記載されているようなデュアルゲート構造のトランジスタは、一般的なシングルゲート構造のものに比べ、オン動作からオフ動作への切り替えに際してリーク電流が生じ易く、いわゆるショットノイズが発生し易い。このようなノイズの影響により画質が低下するという問題がある。

本開示はかかる問題点に鑑みてなされたもので、その目的は、撮像画像の高画質化を実現することが可能な撮像装置、およびそのような撮像装置を備えた撮像表示システムを提供することにある。

本開示の撮像装置は、各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有し、トランジスタは、半導体層と、半導体層を間にして対向配置された第１および第２のゲート電極と、半導体層に電気的に接続されたソース電極およびドレイン電極とを含み、かつ第１および第２のゲート電極同士が一部において重畳しない非オーバーラップ領域を有するものである。

本開示の撮像表示システムは、上記本開示の撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備えたものである。

本開示の撮像装置および撮像表示システムでは、各画素に光電変換素子と共に設けられた電界効果型のトランジスタが、半導体層を間にして第１および第２のゲート電極を有し、これらが一部において重畳しない非オーバーラップ領域を有している。これにより、第１および第２のゲート電極間の容量（ゲートオーバーラップ容量）が低減し、トランジスタのオン動作からオフ動作への切り替えに際して生じるリーク電流の発生が抑制される。

本開示の撮像装置および撮像表示システムによれば、各画素に光電変換素子と共に設けられた電界効果型のトランジスタにおいて、第１および第２のゲート電極同士が一部において重畳しない非オーバーラップ領域を設けている。これにより、トランジスタのオン動作からオフ動作への切り替え時に生じるリーク電流の発生を抑制して、ショットノイズの影響を軽減することができる。よって、撮像画像の高画質化を実現することが可能となる。

本開示の実施形態に係る撮像装置の全体構成例を表すブロック図である。 図１に示した撮像部の概略構成例を表す模式図である。 図１に示した画素等の詳細構成例を表す回路図である。 図３に示したトランジスタの詳細構成例を表す断面図である。 図４に示したトランジスタの平面構成例を表す模式図である。 変形例１−１に係るトランジスタの詳細構成例を表す断面図である。 図６に示したトランジスタの平面構成例を表す模式図である。 変形例１−２に係るトランジスタの詳細構成例を表す断面図である。 図８に示したトランジスタの平面構成例を表す模式図である。 変形例１−３に係るトランジスタの詳細構成例を表す断面図である。 図１０に示したトランジスタの平面構成例を表す模式図である。 変形例１−４に係るトランジスタの詳細構成例を表す断面図である。 図１２に示したトランジスタの平面構成例を表す模式図である。 変形例３−１に係る画素等の構成を表す回路図である。 変形例３−２に係る画素等の構成を表す回路図である。 変形例３−３に係る画素等の構成を表す回路図である。 変形例３−４に係る画素等の構成を表す回路図である。 （Ａ）は変形例４−１に係る撮像部の概略構成、（Ｂ）は変形例４−２に係る撮像部の概略構成をそれぞれ表す模式図である。 適用例に係る撮像表示システムの概略構成を表す模式図である。

以下、本開示における実施の形態について、図面を参照して詳細に説明する。尚、説明は以下の順序で行う。
１．実施の形態（チャネル層のドレイン側の端部に非オーバーラップ領域を設けた撮像装置の例）
２．変形例１−１〜１−４（非オーバーラップ領域の他の例）
３．変形例２（ゲート・チャネル間の容量を上下で異なるように設計した例）
４．変形例３−１，３−２（パッシブ型の画素回路の他の例）
５．変形例３−３，３−４（アクティブ型の画素回路の例）
６．変形例４−１，４−２（間接変換型撮像装置，直接変換型撮像装置の例）
７．適用例（撮像表示システムの例）

＜実施の形態＞
［構成］
図１は、本開示の一実施の形態に係る撮像装置（撮像装置１）の全体のブロック構成を表すものである。撮像装置１は、入射光（撮像光）に基づいて被写体の情報を読み取る（被写体を撮像する）ものである。この撮像装置１は、撮像部１１、行走査部１３、Ａ／Ｄ変換部１４、列走査部１５およびシステム制御部１６を備えている。

（撮像部１１）
撮像部１１は、入射光（撮像光）に応じて電気信号を発生させるものである。この撮像部１１では、画素（撮像画素，単位画素）２０が、行列状（マトリクス状）に２次元配置されており、各画素２０は、撮像光の光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子（後述の光電変換素子２１）を有している。尚、図１中に示したように、以下、撮像部１１内における水平方向（行方向）を「Ｈ」方向とし、垂直方向（列方向）を「Ｖ」方向として説明する。

図２は、この撮像部１１の概略構成例である。撮像部１１は、画素２０毎に光電変換素子２１が配置された光電変換層１１１を有している。光電変換層１１１では、図中に示したように、入射した撮像光Ｌinに基づく光電変換（撮像光Ｌinから信号電荷への変換）がなされるようになっている。

図３は、画素２０の回路構成（いわゆるパッシブ型の回路構成）を、Ａ／Ｄ変換部１４内の後述するチャージアンプ回路１７１の回路構成とともに例示したものである。このパッシブ型の画素２０には、１つの光電変換素子２１と、１つのトランジスタ２２とが設けられている。この画素２０にはまた、Ｈ方向に沿って延在する読み出し制御線Ｌreadと、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。

光電変換素子２１は、例えばＰＩＮ（Positive Intrinsic Negative）型のフォトダイオードまたはＭＩＳ（Metal-Insulator-Semiconductor）型センサからなり、前述したように、入射光（撮像光Ｌin）の光量に応じた電荷量の信号電荷を発生させるようになっている。尚、この光電変換素子２１のカソードは、ここでは蓄積ノードＮに接続されている。

トランジスタ２２は、読み出し制御線Ｌreadから供給される行走査信号に応じてオン状態となることにより、光電変換素子２１により得られた信号電荷（入力電圧Ｖin）を信号線Ｌsigへ出力するトランジスタ（読み出し用トランジスタ）である。このトランジスタ２２は、ここではＮチャネル型（Ｎ型）の電界効果型トランジスタ（ＦＥＴ；Field Effect Transistor）により構成されている。但し、トランジスタ２２はＰチャネル型（Ｐ型）のＦＥＴ等により構成されていてもよい。画素２０では、トランジスタ２２のゲートが読み出し制御線Ｌreadに接続されており、ソース（またはドレイン）は、例えば信号線Ｌsigに接続されており、ドレイン（またはソース）は、例えば光電変換素子２１のカソードに蓄積ノードＮを介して接続されている。また、光電変換素子２１のアノードは、ここではグランドに接続（接地）されている。このトランジスタ２２の具体的な断面構成については後述する。

行走査部１３は、後述のシフトレジスタ回路や所定の論理回路等を含んで構成されており、撮像部１１内の複数の画素２０に対して行単位（水平ライン単位）での駆動（線順次走査）を行う画素駆動部（行走査回路）である。具体的には、後述する読み出し動作等の撮像動作を例えば線順次走査により行う。尚、この線順次走査は、読み出し制御線Ｌreadを介して前述した行走査信号を各画素２０へ供給することによって行われるようになっている。

Ａ／Ｄ変換部１４は、複数（ここでは４つ）の信号線Ｌsigごとに１つ設けられた複数の列選択部１７を有しており、信号線Ｌsigを介して入力した信号電圧（信号電荷）に基づいてＡ／Ｄ変換（アナログ／デジタル変換）を行うものである。これにより、デジタル信号からなる出力データＤout（撮像信号）が生成され、外部へ出力されるようになっている。

列選択部１７は、例えば図３に示したような、チャージアンプ１７２、容量素子（コンデンサ，フィードバック容量素子）Ｃ１およびスイッチＳＷ１を含むチャージアンプ回路１７１と、図示しないサンプルホールド（Ｓ／Ｈ）回路、マルチプレクサ回路（選択回路）およびＡ／Ｄコンバータを有している。

チャージアンプ１７２は、信号線Ｌsigから読み出された信号電荷を電圧に変換（Ｑ−Ｖ変換）するためのアンプ（増幅器）である。このチャージアンプ１７２では、負側（−側）の入力端子に信号線Ｌsigの一端が接続され、正側（＋側）の入力端子には所定のリセット電圧Ｖrstが入力されるようになっている。チャージアンプ１７２の出力端子と負側の入力端子との間は、容量素子Ｃ１とスイッチＳＷ１との並列接続回路を介して帰還接続（フィードバック接続）されている。即ち、容量素子Ｃ１の一方の端子がチャージアンプ１７２の負側の入力端子に接続され、他方の端子がチャージアンプ１７２の出力端子に接続されている。同様に、スイッチＳＷ１の一方の端子がチャージアンプ１７２の負側の入力端子に接続され、他方の端子がチャージアンプ１７２の出力端子に接続されている。尚、このスイッチＳＷ１のオン・オフ状態は、システム制御部１６からアンプリセット制御線Ｌcarstを介して供給される制御信号（アンプリセット制御信号）によって制御される。

列走査部１５は、例えば図示しないシフトレジスタやアドレスデコーダ等を含んで構成されており、各列選択部１７を順番に駆動するものである。この列走査部１５による選択走査によって、信号線Ｌsigの各々を介して読み出された各画素２０の信号（上記した出力データＤout）が、順番に外部へ出力される。

システム制御部１６は、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５の動作を制御するものである。具体的には、システム制御部１６は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、このタイミングジェネレータにおいて生成されるタイミング信号を基に、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５の駆動制御を行う。このシステム制御部１６の制御に基づいて、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５がそれぞれ各画素２０に対する撮像駆動（線順次撮像駆動）を行うことにより、撮像部１１から出力データＤoutが取得される。

（トランジスタ２２の詳細構成）
図４は、トランジスタ２２の断面構成例を表したものである。トランジスタ２２は、半導体層（半導体層１２６）を挟んで２つのゲート（ゲート電極１２０Ａ，ゲート電極１２０Ｂ）を備えた、いわゆるデュアルゲート型構造を有している。尚、ゲート電極１２０Ａが本開示の「第１のゲート電極」の一具体例、ゲート電極１２０Ｂが本開示の「第２のゲート電極」の一具体例にそれぞれ相当する。

トランジスタ２２は、基板１１０上に、ゲート電極１２０Ａと、このゲート電極１２０Ａを覆うように形成された第１ゲート絶縁膜１２９を有している。第１ゲート絶縁膜１２９上には、半導体層１２６が設けられ、この半導体層１２６を覆って、第２ゲート絶縁膜１３０が形成されている。第２ゲート絶縁膜１３０上のゲート電極１２０Ａに対向する領域には、ゲート電極１２０Ｂが配設されている。ゲート電極１２０Ｂ上には、コンタクトホールＨ１を有する第１層間絶縁膜１３１が形成されており、このコンタクトホールＨ１を埋め込むようにソース電極１２８Ａおよびドレイン電極１２８Ｂが形成されている。これらの第１層間絶縁膜１３１およびソース電極１２８Ａおよびドレイン電極１２８Ｂ上には、保護膜１３２が設けられている。

ゲート電極１２０Ａ，１２０Ｂはそれぞれ、例えばチタン（Ｔｉ），アルミニウム（Ａｌ），モリブデ（Ｍｏ），タングステン（Ｗ）およびクロム（Ｃｒ）等のうちのいずれかよりなる単層膜または２種以上よりなる積層膜である。これらのゲート電極１２０Ａ，１２０Ｂは、上述のように第１ゲート絶縁膜１２９、半導体層１２６および第２ゲート絶縁膜１３０を挟み込むようにして、互いに対向して設けられている。

これらのうちゲート電極１２０Ａは、読み出し制御線Ｌread１に接続され、ゲート電極１２０Ｂは、読み出し制御線Ｌread２に接続されている。トランジスタ２２のソース（ソース電極１２８Ａ）は、例えば光電変換素子２１のカソードに蓄積ノードＮを介して接続されており、ドレイン（ドレイン電極１２８Ｂ）は、例えば信号線Ｌsigに接続されている。また、光電変換素子２１のアノードは、ここではグランドに接続（接地）されている。

第１ゲート絶縁膜１２９および第２ゲート絶縁膜１３０は、例えばシリコン酸化膜（ＳｉＯ_x）またはシリコン酸窒化膜（ＳｉＯＮ）等の単層膜であるか、あるいはこのようなシリコン化合物膜と、シリコン窒化膜（ＳｉＮ_X）とを有する積層膜である。例えば、第１ゲート絶縁膜１２９は、基板１１０側から順にシリコン窒化膜１２９Ａおよびシリコン酸化膜１２９Ｂを積層したものであり、第２ゲート絶縁膜１３０は、基板１１０側から順に、シリコン酸化膜１３０Ａ、シリコン窒化膜１３０Ｂおよびシリコン酸化膜１３０Ｃを積層したものである。特に、半導体層１２６に低温多結晶シリコン（ＬＴＰＳ）を用いた場合、このように、第１ゲート絶縁膜１２９および第２ゲート絶縁膜１３０にシリコン酸化膜を積層した層構造となる。

本実施の形態では、これらの第１ゲート絶縁膜１２９および第２ゲート絶縁膜１３０において、ゲート電極１２０Ａ，１２０Ｂのそれぞれとチャネル層１２６ａとの間に生じる容量が同等となるように、上記シリコン化合物よりなる各層の積層構造や膜厚が設計されている。

半導体層１２６は、例えば低温多結晶シリコン（ＬＴＰＳ）により構成されている。但し、これに限らず、非晶質シリコン（アモルファスシリコン）、微結晶シリコンまたは多結晶シリコン（ポリシリコン）等のシリコン系半導体を用いて構成されていてもよい。あるいは、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）または酸化亜鉛（ＺｎＯ）等の酸化物半導体を用いられてもよい。本実施の形態では、半導体層１２６において、活性層となるチャネル層１２６ａとＮ⁺層１２６ｃとの間に、ＬＤＤ(Lightly Doped Drain)層１２６ｂ１，１２６ｂ２が形成されている。具体的には、ＬＤＤ層１２６ｂ１は、チャネル層１２６のソース電極１２８Ａ側（以下、単に「ソース側」という）の端部１２６ｅ１（第１の端部）に隣接して設けられている。ＬＤＤ層１２６ｂ２は、チャネル層１２６のドレイン電極１２８Ｂ側（以下、単に「ドレイン側」という）の端部１２６ｅ２（第２の端部）に隣接して形成されている。

ソース電極１２８Ａおよびドレイン電極１２８Ｂはそれぞれ、例えばＴｉ、Ａｌ、Ｍｏ、Ｗ、Ｃｒ等のうちの単層膜またはそれらのうちの２種以上よりなる積層膜である。これらのソース電極１２８Ａおよびドレイン電極１２８Ｂはそれぞれ、コンタクトホールＨ１を介してＮ+層１２６ｃに隣接して形成されており、この半導体層１２６と電気的に接続されている。

第１層間絶縁膜１３１および保護膜１３２は、例えばシリコン酸化膜、酸シリコン窒化膜およびシリコン窒化膜のうちの単層膜またはこれらの積層膜により構成されている。例えば、第１層間絶縁膜１３１は、基板１１０側から順にシリコン酸化膜１３１ａおよびシリコン窒化膜１３１ｂを積層したものであり、保護膜１３２はシリコン酸化膜からなる。

本実施の形態のトランジスタ２２は、上記のようにゲート電極１２０Ａ，１２０Ｂが半導体層１２６を間にして対向配置されるが、ゲート電極１２０Ａ，１２０Ｂ同士が一部において重畳しない領域（非オーバーラップ領域ｄ２）を有している。ここで、図５に、ゲート電極１２０Ａ，１２０Ｂと、半導体層１２６（チャネル層１２６ａ，ＬＤＤ層１２６ｂ１，１２６ｂ２およびＮ⁺層１２６ｃ）との平面（基板面に平行な面）レイアウト構成の一例を示す。

非オーバーラップ領域ｄ２は、チャネル層１２６ａのソース側の端部１２６ｅ１と、ドレイン側の端部１２６ｅ２とのうちの一方または両方に対応する領域に設けられている。ここでは、上記のように、チャネル層１２６ａの端部１２６ｅ１，１２６ｅ２の両方に隣接してＬＤＤ層１２６ｂ１，１２６ｂ２が設けられた構成において、非オーバーラップ領域ｄ２が、チャネル層１２６ａの端部１２６ｅ２に対応する領域にのみ形成されている。換言すると、チャネル層１２６ａの端部１２６ｅ１は、ゲート電極１２０Ａ，１２０Ｂ間に設けられている（端部１２６ｅ１に対応する領域では、ゲート電極１２０Ａ，１２０Ｂ同士が重畳して設けられている）。一方、チャネル層１２６ａの端部１２６ｅ２は、ゲート電極１２０Ａまたはゲート電極１２０Ｂ（ここではゲート電極１２０Ｂ）から露出して設けられている。

詳細には、ゲート電極１２０Ａ，１２０Ｂのソース側端部は、例えばチャネル層１２６の端部１２６ｅ１と略同位置かそれよりも外側の位置ｅ１に設けられている。一方、ゲート電極１２０Ａのドレイン側端部は、例えばチャネル層１２６の端部１２６ｅ２と略同位置かそれよりも外側の位置ｅ２に設けられ、ゲート電極１２０Ｂのドレイン側端部は、例えばチャネル層１２６の端部１２６ｅ２よりも内側の位置ｅ２ａに設けられている。このように、本実施の形態では、ゲート電極１２０Ａ，１２０Ｂの幅（ゲートＬ長）が互いに異なっている（Ｌ１＞Ｌ２）。

［作用、効果］
本実施の形態の撮像装置１では、撮像光Ｌinが撮像部１１へ入射すると、各画素２０内の光電変換素子２１において、この撮像光Ｌinが信号電荷に変換（光電変換）される。このとき、蓄積ノードＮでは、光電変換により発生した信号電荷の蓄積によって、ノード容量に応じた電圧変化が生じる。具体的には、蓄積ノード容量をＣｓ、発生した信号電荷をｑとすると、蓄積ノードＮでは（ｑ／Ｃｓ）の分だけ電圧が変化（ここでは低下）する。このような電圧変化に応じて、トランジスタ２２のドレインには信号電荷に対応した電圧が印加される。そして、読み出し制御線Ｌread（Ｌread１，Ｌread２）から供給される行走査信号に応じてトランジスタ２２がオン状態になると、蓄積ノードＮに蓄積された信号電荷（トランジスタ２２のドレインに印加された上記信号電荷に対応した電圧）が画素２０から信号線Ｌsigへ読み出される。

読み出された信号電荷は、信号線Ｌsigを介して複数（ここでは４つ）の画素列ごとに、Ａ／Ｄ変換部１４内の列選択部１７へ入力される。列選択部１７では、各信号線Ｌsigから入力される信号電荷毎に、チャージアンプ回路１７１においてＱ−Ｖ変換（信号電荷から信号電圧への変換）処理がなされた後、Ａ／Ｄ変換処理等が行われることにより、デジタル信号からなる出力データＤout（撮像信号）が生成される。このようにして、各列選択部１７から出力データＤoutが順番に出力され、外部へ伝送される（または図示しない内部メモリーへ入力される）。

ここで、撮像光Ｌinとして特に放射線を用いた場合、放射線の漏れ込みによって、トランジスタ特性が劣化することが知られている。例えば、特に低温ポリシリコンを用いたトランジスタでは、半導体層をシリコン酸化膜によって挟み込む必要があるが、このような酸素を含む膜に放射線が入射すると、いわゆる光電効果、コンプトン散乱あるいは電子対生成等により膜中の電子が励起される。その結果、正孔が界面や欠陥にトラップされて残存し（チャージされ）、トランジスタの閾値電圧が負側にシフトしてしまう。そこで、このような閾値電圧のシフトを抑制するために、本実施の形態のように、半導体層１２６を間にしてゲート電極１２０Ａ，１２０Ｂを設けたデュアルゲート構造を採用することが望ましい。

ところが、デュアルゲート構造を用いた場合、信号電荷の読み出しに際して、トランジスタ２２をオン動作からオフ動作に切り替えると、動的なリーク電流（過渡電流）が生じる。その一因としては、ゲート電極１２０Ａ，１２０Ｂ間に容量（ゲートオーバーラップ容量およびチャネル容量）が生じることで、電荷（例えば電子）が蓄積される。オフ動作時には、ソースおよびドレインの両側から電荷（例えば正孔）が流れ込むため、ゲート電極１２０Ａ，１２０Ｂ間に蓄積された電子は、ソースおよびドレインの両側から流れ出す。これは、チャージインジェクションと呼ばれる現象で、このチャージインジェクションによって、ショットノイズが生じ、撮像画質が劣化する。

本実施の形態では、トランジスタ２２が、半導体層１２６を間にしてゲート電極１２０Ａ，１２０Ｂが対向配置された構造において、ゲート電極１２０Ａ，１２０Ｂ同士の一部において重畳しない非オーバーラップ領域ｄ２を有している。このような非オーバーラップ領域ｄ２を設けることにより、上述したようなデュアルゲート構造における放射線照射に起因する閾値電圧シフトの抑制効果を得ながらも、ゲートオーバーラップ容量が低減される。これにより、リーク電流が低減して、ショットノイズの発生が抑制される。

以上説明したように、本実施の形態では、各画素２０に光電変換素子２１と共に設けられたトランジスタ２２が、半導体層１２６を間にしてゲート電極１２０Ａ，１２０Ｂを有し、これらが一部において重畳しない非オーバーラップ領域ｄ２を有している。これにより、トランジスタのオン動作からオフ動作への切り替えに際して生じるリーク電流の発生を抑制して、ショットノイズの影響を軽減することができる。よって、撮像画像の高画質化を実現することが可能となる。

次に、上記実施の形態の変形例（変形例１−１〜１−４，３−１〜３−４，４−１，４−２）について説明する。尚、上記実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。

＜変形例１−１＞
図６は、変形例１−１に係るトランジスタ（トランジスタ２２Ａ）の断面構造を表したものである。トランジスタ２２Ａは、上記実施の形態のトランジスタ２２と同様、上述の撮像装置１の撮像部１１において、光電変換素子２１と共に各画素２０に設けられるものである。本変形例のトランジスタ２２Ａにおいても、半導体層１２６を間にしてゲート電極１２０Ａ，１２０Ｂが対向配置され、半導体層１２６において、チャネル層１２６ａのソース側およびドレイン側の両方の端部１２６ｅ１，１２６ｅ２に隣接してＬＤＤ層１２６ｂ１，１２６ｂ２が形成されている。このような構成において、上記実施の形態と同様に、チャネル層１２６ａのドレイン側の端部１２６ｅ２に対応して非オーバーラップ領域ｄ２を有している。

但し、本変形例のトランジスタ２２Ａは、チャネル層１２６ａのソース側の端部１２６ａ１に対応する領域にも非オーバーラップ領域（非オーバーラップ領域ｄ１）を有している。即ち、非オーバーラップ領域ｄ１，ｄ２が、チャネル層１２６ａの端部１２６ｅ１，１２６ｅ２の両方に対応する領域に設けられている。図７に、本変形例におけるゲート電極１２０Ａ，１２０Ｂと、半導体層１２６（チャネル層１２６ａ，ＬＤＤ層１２６ｂ１，１２６ｂ２およびＮ⁺層１２６ｃ）との平面レイアウト構成の一例を示す。このように、チャネル層１２６ａの端部１２６ｅ１，１２６ｅ２の両方が、ゲート電極１２０Ａまたはゲート電極１２０Ｂ（ここではゲート電極１２０Ｂ）から露出して設けられている。

詳細には、ゲート電極１２０Ｂのソース側およびドレイン側の両端が、例えばチャネル層１２６の端部１２６ｅ１，１２６ｅ２よりも内側の位置ｅ１ａ，ｅ２ａに設けられている。一方、ゲート電極１２０Ａのソース側およびドレイン側の両端は、例えばチャネル層１２６の端部１２６ｅ１，１２６ｅ２と略同位置かそれよりも外側の位置ｅ１，ｅ２に設けられている。このような構成により、本実施の形態においても、ゲート電極１２０Ａ，１２０Ｂの幅（ゲートＬ長）が互いに異なっている（Ｌ１＞Ｌ２）。

このように、非オーバーラップ領域ｄ１，ｄ２は、チャネル層１２６ａのドレイン側のみに限らず、ソース側およびドレイン側の両方の端部１２６ｅ１，１２６ｅ２に設けられていてもよい。このような場合であっても、上記実施の形態と同様、ゲートオーバーラップ容量を低減して、ショットノイズの影響を抑制することができる。よって、上記実施の形態と同等の効果を得ることができる。

＜変形例１−２＞
図８は、変形例１−２に係るトランジスタ（トランジスタ２２Ｂ）の断面構造を表したものである。トランジスタ２２Ｂは、上記実施の形態のトランジスタ２２と同様、上述の撮像装置１の撮像部１１において、光電変換素子２１と共に各画素２０に設けられるものである。本変形例のトランジスタ２２Ｂにおいても、半導体層１２６を間にしてゲート電極１２０Ａ，１２０Ｂが対向配置されたものである。また、上記実施の形態と同様に、チャネル層１２６ａのドレイン側の端部１２６ｅ２に対応して非オーバーラップ領域ｄ２を有している。

但し、本変形例のトランジスタ２２Ｂでは、半導体層１２６において、チャネル層１２６ａのドレイン側の端部１２６ｅ２にのみ隣接してＬＤＤ層１２６ｂ２が形成されている。図９に、本変形例におけるゲート電極１２０Ａ，１２０Ｂと、半導体層１２６（チャネル層１２６ａ，ＬＤＤ層１２６ｂ１，１２６ｂ２およびＮ⁺層１２６ｃ）との平面レイアウト構成の一例を示す。このように、ＬＤＤ層１２６ｂ２に隣接する端部１２６ｅ２のみが、ゲート電極１２０Ａまたはゲート電極１２０Ｂ（ここではゲート電極１２０Ｂ）から露出して設けられている。ＬＤＤ層１２６ｂ１が形成されていないこと以外は、上記実施の形態と同様の構成となっている。

このように、半導体層１２６において、例えばチャネル層１２６ａのドレイン側にのみＬＤＤ層１２６ｂ２を設けられた構造であってもよく、この場合にも、非オーバーラップ領域ｄ２を、例えばチャネル層１２６ａのドレイン側の端部１２６ｅ２に対応する領域に設けられることで、上記実施の形態と同等の効果を得ることができる。

＜変形例１−３＞
図１０は、変形例１−３に係るトランジスタ（トランジスタ２２Ｃ）の断面構造を表したものである。図１１は、本変形例におけるゲート電極１２０Ａ，１２０Ｂと、半導体層１２６（チャネル層１２６ａ，ＬＤＤ層１２６ｂ１，１２６ｂ２およびＮ⁺層１２６ｃ）との平面レイアウト構成の一例を表したものである。上記変形例１−２では、チャネル層１２６ａのドレイン側にのみＬＤＤ層１２６ｂ２が設けられた構成について説明したが、この構成においても、上記変形例１−１と同様、チャネル層１２６ａの端部１２６ｅ１，１２６ｅ２の両方に対応する領域に、非オーバーラップ領域ｄ１，ｄ２が設けられていてもよい。このような場合にも、上記実施の形態と同等の効果を得ることができる。

＜変形例１−４＞
図１２は、変形例１−４に係るトランジスタ（トランジスタ２２Ｄ）の断面構造を表したものである。図１３は、本変形例におけるゲート電極１２０Ａ，１２０Ｂと、半導体層１２６（チャネル層１２６ａ，ＬＤＤ層１２６ｂ１，１２６ｂ２およびＮ⁺層１２６ｃ）との平面レイアウト構成の一例を表したものである。本変形例のように、チャネル層１２６ａの端部１２６ｅ１，１２６ｅ２の両方に非オーバーラップ領域ｄ１，ｄ２を設けた構造において、非オーバーラップ領域ｄ１では、チャネル層１２６ａの端部１２６ｅ１をゲート電極１２０Ａから露出させ、非オーバーラップ領域ｄ２では、端部１２６ｅ２をゲート電極１２０Ｂから露出させるようにしてもよい。あるいは、これとは逆に、チャネル層１２６ａの端部１２６ｅ１をゲート電極１２０Ｂから露出させ、もう一方の端部１２６ｅ２をゲート電極１２０Ａから露出させるようにしてもよい。本変形例では、ゲート電極１２０Ａ，１２０Ｂの各幅は、互いに同一であってもよいし、異なっていてもよい。このような構成によっても、ゲートオーバーラップ容量を低減して、上記実施の形態と同等の効果を得ることができる。尚、本変形例のゲート電極１２０Ａ，１２０Ｂの構造は、上記変形例１−２のように、半導体層１２６においてチャネル層１２６ａのドレイン側にのみＬＤＤ層１２６ｂ２が設けられた構造にも適用可能である。

＜変形例２＞
また、上記実施の形態では、ゲート電極１２０Ａ，１２０Ｂのそれぞれとチャネル層１２６ａとの間に生じる各容量が同等となる場合について説明したが、これらの容量が互いに異なっていてもよい。この場合、第１ゲート絶縁膜１２９および第２ゲート絶縁膜１３０におけるシリコン化合物膜の積層構造や膜厚を適宜調整することにより、チャネル層１２６ａの上側および下側間において容量差を生じさせる。

例えば、第２ゲート絶縁膜１３０の厚みを、第１ゲート絶縁膜１２９の厚みよりも大きく設定することにより、ゲート電極１２０Ｂおよびチャネル層１２６ａ間の容量を、ゲート電極１２０Ａおよびチャネル層１２６ａ間の容量よりも小さくすることが望ましい。ここで、チャネル層１２６ａの上面（チャネル層１２６ａと第２ゲート絶縁膜１３０との界面）は、汚染され易く、界面準位が生じ易い。これは次のような理由による。即ち、例えばチャネル層１２６ａに低温ポリシリコンを用いる場合、下層の第１ゲート絶縁膜１２９と、チャネル層１２６ａとなる半導体層（α−Ｓｉ；Ｈ）とは、真空中で連続成膜可能であるため、第１ゲート絶縁膜１２９とチャネル層１２６ａとの界面は汚染されにくく、界面準位を最適な状態に保持し易い。一方、第２ゲート絶縁膜１３０は、チャネル層１２６ａの結晶化工程（例えばＥＬＡ等のレーザアニール工程）後に、成膜される。このため、第２ゲート絶縁膜１３０の成膜前に、チャネル層１２６ａの表面が一度空気中に暴露されることから、チャネル層１２６ａの第２ゲート絶縁膜１３０側の界面は、第１ゲート絶縁膜１２９側の界面に比べ、汚染され易い。このような理由から、特にチャネル層１２６ａよりも上層部分の容量を下げることにより、上述したようなショットノイズの軽減に有利となる。

尚、必ずしも上記構成のように、チャネル層１２６ａの上側（第２ゲート絶縁膜１３０側）の容量を下側（第１ゲート絶縁膜１２９側）の容量よりも小さくする必要はなく、チャネル層１２６ａの下側の容量が上側の容量よりも小さくなるようにしてもよい。但し、上述のように、チャネル層１２６ａの上側の界面が汚染され易いことから、上側の容量を下側よりも小さくすることが望ましい。

＜変形例３−１＞
図１４は、変形例３−１に係る画素（画素２０Ａ）の回路構成を、チャージアンプ回路１７１の回路構成例と共に表したものである。この画素２０Ａは、上記実施の形態の画素２０と同様、パッシブ型の画素回路を有し、１つの光電変換素子２１と１つのトランジスタ２２とを有している。また、この画素２０Ａには読み出し制御線Ｌread（Ｌread１，Ｌread２）と、信号線Ｌsigとが接続されている。

但し、本変形例の画素２０Ａでは、上記実施の形態の画素２０と異なり、光電変換素子２１のアノードが蓄積ノードＮに接続され、カソードが電源に接続されている。このように、画素２０Ａにおいて光電変換素子２１のアノードに蓄積ノードＮが接続されていてもよく、この場合であっても、上記実施の形態の撮像装置１と同等の効果を得ることができる。

＜変形例３−２＞
図１５は、変形例３−２に係る画素（画素２０Ｂ）の回路構成を、チャージアンプ回路１７１の回路構成例と共に表したものである。この画素２０Ｂは、上記実施の形態の画素２０と同様、パッシブ型の回路構成となっており、読み出し制御線Ｌread（Ｌread１，Ｌread２）と、信号線Ｌsigとに接続されている。

但し、本変形例では、画素２０Ｂにおいて、１つの光電変換素子２１と共に２つのトランジスタ２２を有している。これら２つのトランジスタ２２は、互いに直列に接続されている（一方のソースまたはドレインと他方のソースまたはドレインとが電気的に接続されている。また、各トランジスタ２２におけるゲートは読み出し制御線Ｌreadに接続されている。

このように、画素２０Ｂ内に直列接続された２つのトランジスタ２２を設けた構成としてもよく、この場合にも、上記実施の形態と同等の効果を得ることができる。

＜変形例３−３，３−４＞
図１６は、変形例３−３に係る画素（画素２０Ｃ）の回路構成を、アンプ回路１７１Ａの回路構成例とともに表したものである。図１７は、変形例３−４に係る画素（画素２０Ｄ）の回路構成を、アンプ回路１７１Ａの回路構成例とともに表したものである。これらの画素２０Ｃ，２０Ｄはそれぞれ、これまで説明した画素２０，２０Ａ，２０Ｂとは異なり、いわゆるアクティブ型の画素回路を有している。

画素２０Ｃ，２０Ｄには、１つの光電変換素子２１と、３つのトランジスタ２３−２４−２４とが設けられている。これらの画素２０Ｃ，２０Ｄにはまた、読み出し制御線Ｌreadおよび信号線Ｌsigに加え、リセット制御線Ｌrstが接続されている。

画素２０Ｃ，２０Ｄではそれぞれ、トランジスタ２２の２つのゲートが読み出し制御線Ｌread１，Ｌread２に接続され、ソースが例えば信号線Ｌsigに接続され、ドレインが、例えばソースフォロワ回路を構成するトランジスタ２３のドレインに接続されている。トランジスタ２３のソースは例えば電源ＶＤＤに接続され、ゲートは、例えば蓄積ノードＮを介して、光電変換素子２１のカソード（図１６の例）またはアノード（図１７の例）と、リセット用トランジスタとして機能するトランジスタ２４のドレインとに接続されている。トランジスタ２４のゲートはリセット制御線Ｌrstに接続され、ソースには例えばリセット電圧Ｖrstが印加される。図１６の変形例４では、光電変換素子２１のアノードがグランドに接続（接地）され、図１７の変形例５では、光電変換素子２１のカソードが電源に接続されている。

アンプ回路１７１Ａは、前述の列選択部１７において、チャージアンプ１７２、容量素子Ｃ１およびスイッチＳＷ１に代わりに、定電流源１７１およびアンプ１７６を設けたものとなっている。アンプ１７６では、正側の入力端子には信号線Ｌsigが接続されると共に、負側の入力端子と出力端子とが互いに接続され、ボルテージフォロワ回路が形成されている。尚、信号線Ｌsigの一端側には定電流源１７１の一方の端子が接続され、この定電流源１７１の他方の端子には電源ＶＳＳが接続されている。

このようなアクティブ型の画素２０Ｃ，２０Ｄを有する撮像装置においても、上記実施の形態において説明したトランジスタ２２を例えば読み出し用のトランジスタとしてことができ、これにより、ショットノイズの発生あるいはダークレベルの変動を抑制することができる。よって、上記実施の形態と同様の効果を得ることが可能である。

＜変形例４−１＞
図１８（Ａ）は、変形例４−１に係る撮像部（撮像部１１Ａ）の概略構成を模式的に表したものである。撮像部１１Ａは、上記実施の形態で説明した光電変換層１１１上（受光面側）に、更に波長変換層１１２を有している。波長変換層１１２は、放射線Ｒrad（α線，β線，γ線，Ｘ線等）を、光電変換層１１１の感度域に波長変換するものであり、これにより光電変換層１１１では、この放射線Ｒradに基づく情報を読み取ることが可能となっている。この波長変換層１１２は、例えばＸ線などの放射線を可視光に変換する蛍光体（例えば、シンチレータ）からなる。このような波長変換層１１２は、例えば光電変換層１１１の上部に、有機平坦化膜、スピンオングラス材料等からなる平坦化膜を形成し、その上部に蛍光体膜（ＣｓＩ；Ｔｌ，Ｇｄ₂Ｏ₂Ｓ等）を形成することにより得られる。この撮像部１１Ａは、例えばいわゆる間接型の放射線撮像装置に適用されるものである。

＜変形例４−２＞
図１８（Ｂ）は、変形例４−２に係る撮像部（撮像部１１Ｂ）の概略構成を模式的に表したものである。撮像部１１Ｂは、上記実施の形態と異なり、入射した放射線Ｒradを電気信号に変換する光電変換層１１１Ｂを有するものである。光電変換層１１１Ｂは、例えば、アモルファスセレン（ａ−Ｓｅ）半導体や、カドミニウムテルル（ＣｄＴｅ）半導体などにより構成されている。この撮像部１１Ｂは、例えばいわゆる直接型の放射線撮像装置に適用されるものである。

上記の変形例４−１，４−２に係る撮像部１１Ａ，１１Ｂを備えた撮像装置では、入射した放射線Ｒradに基づいて電気信号を得る、様々な種類の放射線撮像装置として利用される。放射線撮像装置としては、例えば、医療用のＸ線撮像装置（Digital Radiography等）や、空港等で用いられる携帯物検査用Ｘ線撮影装置、工業用Ｘ線撮像装置（例えば、コンテナ内の危険物等の検査や、鞄等の中身の検査を行う装置）などに適用することが可能である。

＜適用例＞
上記実施の形態および変形例に係る撮像装置は、以下に説明するような撮像表示システムへ適用可能である。

図１９は、適用例に係る撮像表示システム（撮像表示システム５）の概略構成例を模式的に表したものである。撮像表示システム５は、上述の撮像部１１（または撮像部１１Ａ，１１Ｂ）を有する撮像装置１と、画像処理部５２と、表示装置４とを備えており、この例では放射線を用いた撮像表示システム（放射線撮像表示システム）である。

画像処理部５２は、撮像装置１から出力される出力データＤout（撮像信号）に対して所定の画像処理を施すことにより、画像データＤ１を生成するものである。表示装置４は、画像処理部５２において生成された画像データＤ１に基づく画像表示を、所定のモニタ画面４０上で行うものである。

この撮像表示システム５では、撮像装置１（ここでは放射線撮像装置）が、光源（ここではＸ線源等の放射線源）５１から被写体５０に向けて照射された照射光（ここでは放射線）に基づき、被写体５０の画像データＤoutを取得し、画像処理部５２へ出力する。画像処理部５２は、入力された画像データＤoutに対して上記した所定の画像処理を施し、その画像処理後の画像データ（表示データ）Ｄ１を表示装置４へ出力する。表示装置４は、入力された画像データＤ１に基づいて、モニタ画面４０上に画像情報（撮像画像）を表示する。

このように、本適用例の撮像表示システム５では、撮像装置１において被写体５０の画像を電気信号として取得可能であるため、取得した電気信号を表示装置４へ伝送することによって画像表示を行うことができる。即ち、従来のような放射線写真フィルムを用いることなく、被写体５０の画像を観察することが可能となり、また、動画撮影および動画表示にも対応可能となる。

尚、本適用例では、撮像装置１が放射線撮像装置として構成されており、放射線を用いた撮像表示システムとなっている場合を例に挙げて説明したが、本開示の撮像表示システムは、他の方式の撮像装置を用いたものにも適用することが可能である。

以上、実施の形態、変形例および適用例を挙げたが、本開示内容はこれらの実施の形態等に限定されず、種々の変形が可能である。例えば、チャネル層１２６ａの端部１２６ｅ１，１２６ｅ２の一方または両方をゲート電極１２０Ｂから露出させた場合（ゲート電極１２０Ｂの幅をゲート電極１２０Ａよりも短くした場合）を主に説明したが、ゲート電極１２０Ａ，１２０Ｂの幅の大小関係はそれと逆であってもよい。即ち、チャネル層１２６ａの端部１２６ｅ１，１２６ｅ２をゲート電極１２０Ａからのみ露出させて（ゲート電極１２０Ｂの幅をゲート電極１２０Ａよりも短くして）もよい。

また、上記実施の形態等では、半導体層１２６において、チャネル層１２６ａの両側（ソースおよびドレイン側）または片側（ドレイン側）にＬＤＤ層を設けた場合を例に挙げたが、このＬＤＤ層は必ずしも設けられていなくともよい。具体的には、チャネル層１２６ａの両側にＮ＋層１２６ｃが隣接して形成された構成であってもよい。この構成は、特に半導体層１２６に非晶質シリコンを用いた場合に有効である。半導体層１２６に低温ポリシリコンを用いた場合には、上述したように、ＬＤＤ層を設けることが望ましい。

また、上記実施の形態等では、撮像部における画素の回路構成は、上記実施の形態等で説明したもの（画素２０，２０Ａ〜２０Ｄの回路構成）には限られず、他の回路構成であってもよい。同様に、行走査部や列選択部等の回路構成についても、上記実施の形態等で説明したものには限られず、他の回路構成であってもよい。

更に、上記実施の形態等で説明した撮像部、行走査部、Ａ／Ｄ変換部（列選択部）および列走査部等はそれぞれ、例えば同一基板上に形成されているようにしてもよい。具体的には、例えば低温多結晶シリコンなどの多結晶半導体を用いることにより、これらの回路部分におけるスイッチ等も同一基板上に形成することができるようになる。このため、例えば外部のシステム制御部からの制御信号に基づいて、同一基板上における駆動動作を行うことが可能となり、狭額縁化（３辺フリーの額縁構造）や配線接続の際の信頼性向上を実現することができる。

尚、本開示は以下のような構成であってもよい。
（１）
各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有し、
前記トランジスタは、
半導体層と、
前記半導体層を間にして対向配置された第１および第２のゲート電極と、
前記半導体層に電気的に接続されたソース電極およびドレイン電極とを含み、かつ
前記第１および第２のゲート電極同士が一部において重畳しない非オーバーラップ領域を有する
撮像装置。
（２）
前記半導体層は少なくともチャネル層を含み、
前記非オーバーラップ領域は、前記チャネル層の前記ソース電極側の第１の端部および前記ドレイン電極側の第２の端部のうちの一方または両方に対応する領域に設けられている
上記（１）に記載の撮像装置。
（３）
基板側から順に、前記第１のゲート電極、第１のゲート絶縁膜、前記半導体層、第２のゲート絶縁膜および前記第２のゲート電極が積層され、
前記非オーバーラップ領域において、前記チャネル層の前記第１および第２の端部のうちの一方または両方が前記第２のゲート電極から露出している
上記（２）に記載の撮像装置。
（４）
前記半導体層は、更に、前記チャネル層の前記第１および第２の端部のそれぞれに隣接してＬＤＤ（Lightly Doped Drain）層を有し、
前記チャネル層の前記第１の端部は前記第１および第２のゲート電極間に設けられ、前記第２の端部は、前記第２のゲート電極から露出している
上記（３）に記載の撮像装置。
（５）
前記半導体層は、更に、前記チャネル層の前記第１および第２の端部のそれぞれに隣接してＬＤＤ層を有し、
前記チャネル層の前記第１および第２の端部の両方が前記第２のゲート電極から露出している
上記（３）に記載の撮像装置。
（６）
前記半導体層は、更に、前記チャネル層の前記第２の端部にのみ隣接してＬＤＤ層を有し、
前記チャネル層の前記第１の端部は前記第１および第２のゲート電極間に設けられ、前記第２の端部は、前記第２のゲート電極から露出している
上記（３）に記載の撮像装置。
（７）
前記半導体層は、更に、前記チャネル層の前記第２の端部にのみ隣接してＬＤＤ層を有し、
前記チャネル層の前記第１および第２の端部の両方が前記第２のゲート電極から露出している
上記（３）に記載の撮像装置。
（８）
基板側から順に、前記第１のゲート電極、第１のゲート絶縁膜、前記半導体層、第２のゲート絶縁膜および前記第２のゲート電極が積層され、
前記非オーバーラップ領域において、前記チャネル層の前記第１および第２の端部のうちの一方または両方が前記第１のゲート電極から露出している
上記（２）に記載の撮像装置。
（９）
基板側から順に、前記第１のゲート電極、第１のゲート絶縁膜、前記半導体層、第２のゲート絶縁膜および前記第２のゲート電極が積層され、
前記非オーバーラップ領域において、前記チャネル層の前記第１および第２の端部のうちの一方が前記第１のゲート電極から露出し、他方が前記第２のゲート電極から露出している
上記（２）に記載の撮像装置。
（１０）
前記第１および第２のゲート電極の幅が互いに異なっている
上記（１）〜（９）のいずれかに記載の撮像装置。
（１１）
基板側から順に、前記第１のゲート電極、第１のゲート絶縁膜、前記半導体層、第２のゲート絶縁膜および前記第２のゲート電極が積層され、
前記第１のゲート電極および前記半導体層間の容量と、前記第２のゲート電極および前記半導体層間の容量が互いに異なっている
上記（１）〜（１０）のいずれかに記載の撮像装置。
（１２）
前記第２のゲート電極および前記半導体層間の容量が、前記第１のゲート電極および前記半導体層間の容量よりも小さくなっている
上記（１１）に記載の撮像装置。
（１３）
前記第２のゲート絶縁膜の厚みが前記第１のゲート絶縁膜の厚みよりも大きい
上記（１２）に記載の撮像装置。
（１４）
前記半導体層は、アモルファスシリコン、ポリシリコンまたは微結晶シリコンを含む
上記（１）〜（１３）のいずれかに記載の撮像装置。
（１５）
前記半導体層が低温ポリシリコンを含み、
前記第１および第２のゲート絶縁膜がそれぞれシリコン酸化膜を含む
上記（１４）に記載の撮像装置。
（１６）
前記光電変換素子が、ＰＩＮ型のフォトダイオードまたはＭＩＳ型センサからなる
上記（１）〜（１５）のいずれかに記載の撮像装置。
（１７）
前記複数の画素はそれぞれ、入射した放射線に基づいて電気信号を発生させるものである
上記（１）〜（１６）のいずれかに記載の撮像装置。
（１８）
前記複数の画素はそれぞれ、前記光電変換素子上に、放射線を前記光電変換素子の感度域に変換する波長変換層を有する
上記（１）〜（１７）のいずれかに記載の撮像装置。
（１９）
前記放射線がＸ線である
上記（１８）に記載の撮像装置。
（２０）
撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、
前記撮像装置は、
各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有し、
前記トランジスタは、
半導体層と、
前記半導体層を間にして対向配置された第１および第２のゲート電極と、
前記半導体層に電気的に接続されたソース電極およびドレイン電極とを含み、かつ
前記第１および第２のゲート電極同士が一部において重畳しない非オーバーラップ領域を有する
撮像表示システム。

１…撮像装置、１１，１１Ａ，１１Ｂ…撮像部、１１１，１１１Ｂ…光電変換層、１１２…波長変換層、１３…行走査部、１４…Ａ／Ｄ変換部、１５…列走査部、１６…システム制御部、１７，１７Ｂ…列選択部、１７１…チャージアンプ回路、１７２…チャージアンプ、２０，２０Ａ〜２０Ｄ…画素（撮像画素）３−１…光電変換素子３−２３−２Ａ〜２２Ｄ，２４−２４…トランジスタ、４…表示装置、４０…モニタ画面、５…撮像表示システム、５０…被写体、５１…光源（放射線源）、５２…画像処理部、Ｌsig…信号線、Ｌread，Ｌread１，Ｌread２…読み出し制御線、Ｌrst…リセット制御線、Ｄout…出力データ、Ｖrst…リセット電圧、Ｎ…蓄積ノード、ＳＷ１…スイッチ、Ｃ１…容量素子、Ｌin…撮像光、Ｒrad…放射線。

Claims (20)

1. 各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有し、
   前記トランジスタは、
   半導体層と、
   前記半導体層を間にして対向配置された第１および第２のゲート電極と、
   前記半導体層に電気的に接続されたソース電極およびドレイン電極とを含み、かつ
   前記第１および第２のゲート電極同士が一部において重畳しない非オーバーラップ領域を有する
   撮像装置。
2. 前記半導体層は少なくともチャネル層を含み、
   前記非オーバーラップ領域は、前記チャネル層の前記ソース電極側の第１の端部および前記ドレイン電極側の第２の端部のうちの一方または両方に対応する領域に設けられている
   請求項１に記載の撮像装置。
3. 基板側から順に、前記第１のゲート電極、第１のゲート絶縁膜、前記半導体層、第２のゲート絶縁膜および前記第２のゲート電極が積層され、
   前記非オーバーラップ領域において、前記チャネル層の前記第１および第２の端部のうちの一方または両方が前記第２のゲート電極から露出している
   請求項２に記載の撮像装置。
4. 前記半導体層は、更に、前記チャネル層の前記第１および第２の端部のそれぞれに隣接してＬＤＤ（Lightly Doped Drain）層を有し、
   前記チャネル層の前記第１の端部は前記第１および第２のゲート電極間に設けられ、前記第２の端部は、前記第２のゲート電極から露出している
   請求項３に記載の撮像装置。
5. 前記半導体層は、更に、前記チャネル層の前記第１および第２の端部のそれぞれに隣接してＬＤＤ層を有し、
   前記チャネル層の前記第１および第２の端部の両方が前記第２のゲート電極から露出している
   請求項３に記載の撮像装置。
6. 前記半導体層は、更に、前記チャネル層の前記第２の端部にのみ隣接してＬＤＤ層を有し、
   前記チャネル層の前記第１の端部は前記第１および第２のゲート電極間に設けられ、前記第２の端部は、前記第２のゲート電極から露出している
   請求項３に記載の撮像装置。
7. 前記半導体層は、更に、前記チャネル層の前記第２の端部にのみ隣接してＬＤＤ層を有し、
   前記チャネル層の前記第１および第２の端部の両方が前記第２のゲート電極から露出している
   請求項３に記載の撮像装置。
8. 基板側から順に、前記第１のゲート電極、第１のゲート絶縁膜、前記半導体層、第２のゲート絶縁膜および前記第２のゲート電極が積層され、
   前記非オーバーラップ領域において、前記チャネル層の前記第１および第２の端部のうちの一方または両方が前記第１のゲート電極から露出している
   請求項２に記載の撮像装置。
9. 基板側から順に、前記第１のゲート電極、第１のゲート絶縁膜、前記半導体層、第２のゲート絶縁膜および前記第２のゲート電極が積層され、
   前記非オーバーラップ領域において、前記チャネル層の前記第１および第２の端部のうちの一方が前記第１のゲート電極から露出し、他方が前記第２のゲート電極から露出している
   請求項２に記載の撮像装置。
10. 前記第１および第２のゲート電極の幅が互いに異なっている
    請求項１に記載の撮像装置。
11. 基板側から順に、前記第１のゲート電極、第１のゲート絶縁膜、前記半導体層、第２のゲート絶縁膜および前記第２のゲート電極が積層され、
    前記第１のゲート電極および前記半導体層間の容量と、前記第２のゲート電極および前記半導体層間の容量が互いに異なっている
    請求項１に記載の撮像装置。
12. 前記第２のゲート電極および前記半導体層間の容量が、前記第１のゲート電極および前記半導体層間の容量よりも小さくなっている
    請求項１１に記載の撮像装置。
13. 前記第２のゲート絶縁膜の厚みが前記第１のゲート絶縁膜の厚みよりも大きい
    請求項１２に記載の撮像装置。
14. 前記半導体層は、アモルファスシリコン、ポリシリコンまたは微結晶シリコンを含む
    請求項１に記載の撮像装置。
15. 前記半導体層が低温ポリシリコンを含み、
    前記第１および第２のゲート絶縁膜がそれぞれシリコン酸化膜を含む
    請求項１４に記載の撮像装置。
16. 前記光電変換素子が、ＰＩＮ型のフォトダイオードまたはＭＩＳ型センサからなる
    請求項１に記載の撮像装置。
17. 前記複数の画素はそれぞれ、入射した放射線に基づいて電気信号を発生させるものである
    請求項１に記載の撮像装置。
18. 前記複数の画素はそれぞれ、前記光電変換素子上に、放射線を前記光電変換素子の感度域に変換する波長変換層を有する
    請求項１に記載の撮像装置。
19. 前記放射線がＸ線である
    請求項１８に記載の撮像装置。
20. 撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、
    前記撮像装置は、
    各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有し、
    前記トランジスタは、
    半導体層と、
    前記半導体層を間にして対向配置された第１および第２のゲート電極と、
    前記半導体層に電気的に接続されたソース電極およびドレイン電極とを含み、かつ
    前記第１および第２のゲート電極同士が一部において重畳しない非オーバーラップ領域を有する
    撮像表示システム。

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