JP5974654B2 - 撮像装置および撮像表示システム - Google Patents

Description

本開示は、例えばＸ線撮影に好適な撮像装置、およびそのような撮像装置を用いた撮像表示システムに関する。

近年、例えば医療用途や非破壊検査用途等でのＸ線撮影装置では、放射線写真フィルムを介さずに、放射線に基づく画像を電気信号として得る撮像装置が開発されている。このような撮像装置では、各画素に、光電変換素子と、電界効果型の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が配設されている。画素内に蓄積された信号電荷が、トランジスタを含む画素回路を用いて読み出されることにより、放射線量に基づく電気信号が得られる。

このような撮像装置に用いられる光電変換素子としては、例えばＰＩＮ(Positive Intrinsic Negative Diode)フォトダイオードが挙げられる。ＰＩＮフォトダイオードは、ｐ型半導体層とｎ型半導体層との間に、いわゆるｉ型の半導体層（真性半導体層）を挟み込んだ構造を有し、入射光の光量に応じた電荷量の信号電荷を取り出し可能となっている（例えば、特許文献１，２）。

特開２００８−２７７７１０号公報 特開２０１１−１４７５２号公報

上記のような放射線撮像装置のうち、例えば冠静脈造影検査等に使用される医療用のＸ線撮影装置では、高速動画撮影が必要とされる。ところが、特に大型の撮影装置では、読み出し制御線（走査線）が長く形成されることから、配線の時定数が増加し、読み出し時間が増加するという問題がある。

本開示はかかる問題点に鑑みてなされたもので、その目的は、高速動画撮影を実現することが可能な撮像装置、およびそのような撮像装置を備えた撮像表示システムを提供することにある。

本開示の撮像装置は、各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素と、光電変換素子の周辺領域に配設されると共に、トランジスタに接続された読み出し制御線および信号線とを備えたものである。光電変換素子は、基板上に、第１電極、第１の導電型半導体層、真性半導体層、第２の導電型半導体層および第２電極をこの順に有し、読み出し制御線は、トランジスタのゲート電極と電気的に接続されると共に、周辺領域のうちの一方向に沿って延在しつつ第１領域において分断された第１の配線層と、第１の配線層と電気的に接続された状態で積層され、かつ第１領域に跨って配置されると共に、信号線と同層に設けられた第２の配線層とを有する。第１電極は、第２の配線層と互いに異なる層に設けられると共に、第１領域において読み出し制御線側に張り出して設けられている。

本開示の撮像表示システムは、上記本開示の撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備えたものである。

本開示の撮像装置および撮像表示システムでは、光電変換素子の周辺領域に配設された読み出し制御線において、トランジスタのゲート電極と電気的に接続された第１の配線層と、信号線と同層に設けられた第２の配線層とが積層されている。読み出し制御線が単層で形成される場合に比べ、配線抵抗が軽減されて時定数が低減される。

本開示の撮像装置および撮像表示システムによれば、光電変換素子の周辺領域に配設された読み出し制御線において、トランジスタのゲート電極と電気的に接続された第１の配線層と、信号線と同層に設けられた第２の配線層とが、電気的に接続された状態で積層されている。これにより、配線の時定数が低減され、読み出し時間を短縮することができる。よって、高速動画撮影を実現することが可能となる。

本開示の一の実施形態に係る撮像装置の全体構成例を表すブロック図である。 図１に示した撮像部の概略構成例を表す模式図である。 図１に示した画素等の詳細構成例を表す回路図である。 図１に示した画素の要部の平面構成例を表す模式図である。 図４に示した画素のＡ−Ａ’線に対応する領域の断面図である。 図４に示したコンタクト部付近の領域の断面図である。 比較例に係る画素の要部の平面構成例を表す模式図である。 フィルファクタ改善の効果を説明するための断面図である。 他の比較例に係る画素の断面図である。 変形例１に係る画素の断面図である。 変形例２に係る画素の断面図である。 変形例３に係る画素の断面図である。 変形例４−１に係る画素等の構成を表す回路図である。 変形例４−２に係る画素等の構成を表す回路図である。 変形例４−３に係る画素等の構成を表す回路図である。 変形例４−４に係る画素等の構成を表す回路図である。 変形例５−１，５−２に係る画素の断面図である。 適用例に係る撮像表示システムの概略構成を表す模式図である 読み出し制御線の他の例を表す平面模式図である。

以下、本開示における実施の形態について、図面を参照して詳細に説明する。尚、説明は以下の順序で行う。
１．実施の形態（トランジスタの第１ゲート電極と同層に、光電変換素子の下部電極を設けた撮像装置の例）
２．変形例１（第２ゲート電極と同層に下部電極を設けた場合の例）
３．変形例２（信号線よりも上層に下部電極を設けた場合の例）
４．変形例３（下部電極を設けない場合（ｎ型半導体層に低温ポリシリコンを用いた場合）の例）
５．変形例４−１，４−２（パッシブ型の画素回路の他の例）
６．変形例５−１，５−２（アクティブ型の画素回路の例）
７．変形例６（間接変換型撮像装置の例）
８．変形例７（直接変換型撮像装置の例）
９．適用例（撮像表示システムの例）

＜実施の形態＞
［構成］
図１は、本開示の一実施の形態に係る撮像装置（撮像装置１）の全体のブロック構成を表すものである。撮像装置１は、入射光（撮像光）に基づいて被写体の情報を読み取る（被写体を撮像する）ものである。この撮像装置１は、例えば、撮像部１１、行走査部１３、Ａ／Ｄ変換部１４、列走査部１５およびシステム制御部１６を備えている。

（撮像部１１）
撮像部１１は、入射光（撮像光）に応じて電気信号を発生させるものである。この撮像部１１では、画素（撮像画素，単位画素）２０が、行列状（マトリクス状）に２次元配置されており、各画素２０は、入射光の光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子（後述の光電変換素子２１）を有している。尚、図１中に示したように、以下、撮像部１１内における水平方向（行方向）を「Ｈ」方向とし、垂直方向（列方向）を「Ｖ」方向として説明する。

この撮像部１１は、図２に示したように、例えば基板１１０上に設けられ、画素２０毎に光電変換素子２１および電界効果型のトランジスタ２２を有している。尚、この撮像部１１の上面または基板１１０の裏面には、例えば後述する波長変換層が設けられ、撮像装置１は、例えばいわゆる間接変換型の放射線撮像装置として用いられる。

図３は、画素２０の回路構成（いわゆるパッシブ型の回路構成）を、Ａ／Ｄ変換部１４内の後述するチャージアンプ回路１７１の回路構成とともに例示したものである。このパッシブ型の画素２０には、１つの光電変換素子２１と、１つのトランジスタ２２とが設けられている。この画素２０にはまた、Ｈ方向に沿って延在する読み出し制御線Ｌread（ゲート線，走査線）と、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。読み出し制御線Ｌreadは、詳細は後述するが、複数の配線層が電気的に接続されて積層された構造（シャント構造）を有している。

光電変換素子２１は、例えばＰＩＮ（Positive Intrinsic Negative）型のフォトダイオードまたはＭＩＳ（Metal-Insulator-Semiconductor）型センサからなり、前述したように、入射光（撮像光Ｌin）の光量に応じた電荷量の信号電荷を発生させるものである。尚、この光電変換素子２１のカソードは、ここでは蓄積ノードＮに接続されている。この光電変換素子２１を含む画素の具体的な構成については後述する。

トランジスタ２２は、読み出し制御線Ｌreadから供給される行走査信号に応じてオン状態となることにより、光電変換素子２１により得られた信号電荷（入力電圧Ｖin）を信号線Ｌsigへ出力するトランジスタ（読み出し用トランジスタ）である。このトランジスタ２２は、ここではＮチャネル型（Ｎ型）の電界効果型トランジスタ（ＦＥＴ；Field Effect Transistor）により構成されている。但し、トランジスタ２２はＰチャネル型（Ｐ型）のＦＥＴ等により構成されていてもよい。画素２０では、トランジスタ２２のゲートが読み出し制御線Ｌreadに接続されており、ソース（またはドレイン）は、例えば信号線Ｌsigに接続されており、ドレイン（またはソース）は、例えば光電変換素子２１のカソードに蓄積ノードＮを介して接続されている。また、光電変換素子２１のアノードは、ここではグランドに接続（接地）されている。

ここでは、トランジスタ２２は、上述のように、ゲート（ゲート電極）、ソース（ソース電極）およびドレイン（ドレイン電極）の３端子を有するが、これらのうちゲート電極が、例えば半導体層（活性層）を間にして２つ設けられた、いわゆるデュアルゲート構造を有している（図示せず）。但し、トランジスタ２２は、このデュアルゲート構造のものに限らず、半導体層に対して１つのゲート電極が設けられた構造（シングルゲート構造）のものであってもよい。また、シングルゲート構造の場合には、トランジスタ２２は、いわゆるボトムゲート構造を有していてもよいし、トップゲート構造を有していてもよい。

行走査部１３は、所定のシフトレジスタ回路や論理回路等を含んで構成されており、撮像部１１内の複数の画素２０に対して行単位（水平ライン単位）での駆動（線順次走査）を行う画素駆動部（行走査回路）である。具体的には、後述する読み出し動作等の撮像動作を例えば線順次走査により行う。尚、この線順次走査は、読み出し制御線Ｌreadを介して前述した行走査信号を各画素２０（詳細にはトランジスタ２２）へ供給することによって行われるようになっている。

Ａ／Ｄ変換部１４は、複数（ここでは４つ）の信号線Ｌsigごとに１つ設けられた複数の列選択部１７を有しており、信号線Ｌsigを介して入力した信号電圧（信号電荷）に基づいてＡ／Ｄ変換（アナログ／デジタル変換）を行うものである。これにより、デジタル信号からなる出力データＤout（撮像信号）が生成され、外部へ出力されるようになっている。

列選択部１７は、例えばチャージアンプ１７２、容量素子（コンデンサ，フィードバック容量素子）Ｃ１およびスイッチＳＷ１を含むチャージアンプ回路１７１（図３）と、図示しないサンプルホールド（Ｓ／Ｈ）回路、マルチプレクサ回路（選択回路）およびＡ／Ｄコンバータを有している。

チャージアンプ１７２は、信号線Ｌsigから読み出された信号電荷を電圧に変換（Ｑ−Ｖ変換）するためのアンプ（増幅器）である。このチャージアンプ１７２では、負側（−側）の入力端子に信号線Ｌsigの一端が接続され、正側（＋側）の入力端子には所定のリセット電圧Ｖrstが入力されるようになっている。チャージアンプ１７２の出力端子と負側の入力端子との間は、容量素子Ｃ１とスイッチＳＷ１との並列接続回路を介して帰還接続（フィードバック接続）されている。即ち、容量素子Ｃ１の一方の端子がチャージアンプ１７２の負側の入力端子に接続され、他方の端子がチャージアンプ１７２の出力端子に接続されている。同様に、スイッチＳＷ１の一方の端子がチャージアンプ１７２の負側の入力端子に接続され、他方の端子がチャージアンプ１７２の出力端子に接続されている。尚、このスイッチＳＷ１のオン・オフ状態は、システム制御部１６からアンプリセット制御線Ｌcarstを介して供給される制御信号（アンプリセット制御信号）によって制御される。

列走査部１５は、例えば図示しないシフトレジスタやアドレスデコーダ等を含んで構成されており、各列選択部１７を順番に駆動するものである。この列走査部１５による選択走査によって、信号線Ｌsigの各々を介して読み出された各画素２０の信号（上記した出力データＤout）が、順番に外部へ出力される。

システム制御部１６は、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５の動作を制御するものである。具体的には、システム制御部１６は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、このタイミングジェネレータにおいて生成されるタイミング信号を基に、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５の駆動制御を行う。このシステム制御部１６の制御に基づいて、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５がそれぞれ各画素２０に対する撮像駆動（線順次撮像駆動）を行うことにより、撮像部１１から出力データＤoutが取得される。

（画素２０の詳細構成）
図４は、画素２０の要部の平面構成例を表したものである。図５は、図４のＡ−Ａ’線に対応する領域の断面構成、図６はコンタクト部（コンタクト部Ｃ１）付近の断面構成をそれぞれ表したものである。このように、画素２０には、光電変換素子２１と、トランジスタ２２とが配置されるが、図４には、簡便化のため、光電変換素子２１の形成領域には、下部電極１１１（第１電極）のみを示し、他の構成要素の図示を省略している。

光電変換素子２１は、図５および図６に示したように、例えば、基板１１０上の選択的な領域に、下部電極１１１が設けられており、この下部電極１１１上に、ｎ型半導体層１１２、ｉ型半導体層１１３およびｐ型半導体層１１４がこの順に積層されている。ｐ型半導体層１１４上には、上部電極１１５（第２電極）が配設されている。この光電変換素子２１は、層間絶縁膜および保護膜等を含む絶縁膜１１６により覆われている。尚、本実施の形態の光電変換素子２１では、下部電極１１１側からｎ，ｉ，ｐの順に半導体層が設けられた構成を例示するが、これに限らず、下部電極１１１側からｐ，ｉ，ｎの順に半導体層が設けられていてもよい。

下部電極１１１は、例えばモリブデン（Ｍｏ）、チタン（Ｔｉ）およびアルミニウム（Ａｌ）等のうちのいずれかよりなる単体、またはそれらのうちの２種以上を含む合金（例えばＭｏＡｌ等）により構成されている。尚、ここでは、下部電極１１１が、トランジスタ２２のソース（またはドレイン）に接続されており、この下部電極１１１側から信号電荷の取り出しがなされるようになっている。トランジスタ２２のドレイン（ソース）は、コンタクト部Ｃ２を介して信号線２１０（Ｌsig）に接続されている。但し、上部電極１１５側から信号電荷の取り出しを行う場合には、この下部電極１１１は、例えば基準電位供給用の電源配線等に接続され、電荷が排出されるようになっている。

ｎ型半導体層１１２は、例えば非晶質シリコン（アモルファスシリコン）、微結晶シリコンあるいは多結晶シリコン（ポリシリコン）等の半導体材料を含み、例えば、ｎ型の非晶質シリコンから構成されている。このｎ型半導体層１１２の平面形状（基板面に沿った面形状）は、特に図示していないが、下部電極１１１の平面形状に倣った略同一の形状となっている。

ｉ型半導体層１１３は、ノンドープの真性半導体層であり、例えば非晶質シリコン（アモルファスシリコン）により構成されている。ｉ型半導体層１１３の厚みは、例えば４００ｎｍ〜２０００ｎｍであるが、厚みが大きい程、光感度を高めることができる。特に、本実施の形態のように、ｎ型半導体層１１２、ｉ型半導体層１１３およびｐ型半導体層１１４を上下方向に積層してなる構造の場合、いわゆるプレーナー型の構造（横方向に沿って、ｐ型半導体層とｎ型半導体層との間にｉ型半導体層を挟み込んだ構造）に比べ、ｉ型半導体層１１３の厚みを大きく確保し易い。このため、プレーナー型に比べ、光感度を向上させることができる。

ｐ型半導体層１１４は、例えば非晶質シリコンにより構成され、ｐ＋領域を形成するものである。尚、上記ｉ型半導体層１１３およびｐ型半導体層１１４の平面形状は、ｎ型半導体層１１２と同等となっている。

上部電極１１５は、例えば電荷排出のための電極であり、例えば基準電位供給用の電源配線等に接続されている。但し、上部電極１１５側から信号電荷の取り出しを行う場合には、上部電極１１５がトランジスタ２２の例えばソースに電気的に接続される。この上部電極１１５は、例えばＩＴＯ(Indium Tin Oxide)等の透明導電膜により構成されている。尚、上部電極１１５の平面形状についても特に図示しないが、上記ｐ型半導体層１１４と同等の形状となっている。

絶縁膜１１６は、例えば酸化シリコン（ＳｉＯ_X）膜、酸窒化シリコン（ＳｉＯＮ）膜および窒化シリコン（ＳｉＮ_X）膜等のうちの少なくとも１種からなる積層膜である。あるいは、絶縁膜１１６は、アクリル樹脂等の有機材料から構成されていてもよい。

（光電変換素子２１，読み出し制御線２１１の詳細構成）
上記のような撮像部１１において、本実施の形態では、光電変換素子２１の周辺領域に読み出し制御線２１１（Ｌread）および信号線２１０が配設される。具体的には、読み出し制御線２１１が例えばＨ方向に沿って、信号線２１０が例えばＶ方向に沿って、互いに交差して（全体として格子状となるように）それぞれ設けられている。光電変換素子２１は、それらの読み出し制御線２１１および信号線２１０によって囲まれる領域内に、トランジスタ２２と共に設けられている。

読み出し制御線２１１は、トランジスタ２２のゲート電極と電気的に接続されており、上述のように、トランジスタ２２のオン動作およびオフ動作を切り替える制御信号を供給するための配線である。本実施の形態では、この読み出し制御線２１１が、下部配線層２１１ｂ（第１の配線層）と、上部配線層２１１ａ（第２の配線層）とを有し、これらの下部配線層２１１ｂおよび上部配線層２１１ａは、電気的に接続された状態で積層されている。

下部配線層２１１ｂは、トランジスタ２２のゲート電極と同層に設けられた配線層である。ここでは、トランジスタ２２が、上述のようなデュアルゲート構造を有するため、この下部配線層２１１ｂが、図示しない下側ゲート電極と電気的に接続されたゲート配線層２１１ｂ１（第１のゲート配線層）と、上側ゲート電極２２０と電気的に接続されたゲート配線層２１１ｂ２（第２のゲート配線層）とを含んで構成されている。これらのゲート配線層２１１ｂ１，２１１ｂ２は、コンタクト部Ｃ１において電気的に接続されている。この下部配線層２１１ｂは、例えばトランジスタ２２の各ゲート電極と同様の材料（例えばモリブデン等）により構成され、幅は例えば６μｍ〜８μｍである。尚、下側ゲート電極は特に図示していないが、図４において、上側ゲート電極２２０と正対する領域に、半導体層を間にして設けられている。

上部配線層２１１ａは、信号線２１０と同層に設けられた配線層である。上部配線層２１１ａは、例えば信号線２１０と同様の材料（例えばアルミニウム等）から構成され、幅は、例えば２．５μｍ〜７μｍである。この上部配線層２１１ａは、コンタクト部Ｃ１において、下部配線層２１１ｂと電気的に接続されている。尚、上部配線層２１１ａは、コンタクト部Ｃ１においては６〜７μｍの幅が確保されることが望ましいが、その他の配線部分では、２．５μｍ〜４μｍ程度にまで幅を狭めることができる。

このように、読み出し制御線２１１では、上部配線層２１１ａと下部配線層２１１ｂとが積層した配線接続構造を有するが、その少なくとも一部（領域ｄ１）において、下部配線層２１１ｂが除去されている。換言すると、下部配線層２１１ｂが領域ｄ１において分断されており、この分断された下部配線層２１１ｂに跨って（下部配線層２１１ｂを繋ぐように）上部配線層２１１ａが設けられている。尚、上部配線層２１１ａは、下部配線層２１１ｂに比べ、低抵抗であるため、下部配線層２１１ｂよりも配線幅を狭く形成可能である。

光電変換素子２１の下部電極１１１は、上記のような上部配線層２１１ａとは異なる層に設けられている。ここでは、下部電極１１１が、上部配線層２１１ａが配設されている層よりも下層（基板１１０との間の層）に設けられている。詳細には、下部電極１１１は、下側のゲート配線層２１１ｂ１と同層に設けられ、例えばゲート配線２１１ｂ１と同様の材料により構成されている。

下部電極１１１は、また、下部配線層２１１ｂが除去された領域ｄ１において、読み出し制御線２１１側に張り出して設けられている（張り出し部Ｄ１ａを有している）。下部配線層２１１ｂの一部を除去することにより、下部電極１１１の形成領域を拡大する（光電変換素子２１の形成領域を拡大する）ことができ、フィルファクタ改善に有利となる。

［作用、効果］
本実施の形態の撮像装置１では、撮像光Ｌinが撮像部１１へ入射すると、各画素２０内の光電変換素子２１において、この撮像光Ｌinが信号電荷に変換（光電変換）される。このとき、蓄積ノードＮでは、光電変換により発生した信号電荷の蓄積によって、ノード容量に応じた電圧変化が生じる。具体的には、蓄積ノード容量をＣｓ、発生した信号電荷をｑとすると、蓄積ノードＮでは（ｑ／Ｃｓ）の分だけ電圧が変化（ここでは低下）する。このような電圧変化に応じて、トランジスタ２２のドレインには信号電荷に対応した電圧が印加される。そして、読み出し制御線Ｌreadから供給される行走査信号に応じてトランジスタ２２がオン状態になると、蓄積ノードＮに蓄積された信号電荷（トランジスタ２２のドレインに印加された上記信号電荷に対応した電圧）が画素２０から信号線Ｌsigへ読み出される。

読み出された信号電荷は、信号線Ｌsigを介して複数（ここでは４つ）の画素列ごとに、Ａ／Ｄ変換部１４内の列選択部１７へ入力される。列選択部１７では、各信号線Ｌsigから入力される信号電荷毎に、チャージアンプ回路１７１においてＱ−Ｖ変換（信号電荷から信号電圧への変換）処理がなされた後、Ａ／Ｄ変換処理等が行われることにより、デジタル信号からなる出力データＤout（撮像信号）が生成される。このようにして、各列選択部１７から出力データＤoutが順番に出力され、外部へ伝送される（または図示しない内部メモリーへ入力される）。

ここで、撮像装置１では、読み出し制御線Ｌreadの配線抵抗により、時定数が増加し、読み出し時間が長くなってしまう。読み出し制御線Ｌreadは、通常、トランジスタ２２のゲート電極と同様の材料（モリブンデン等）により構成されることから、配線抵抗が高くなり易い。特に、撮像装置１が大型である場合や、医療用途等において高速動画が必要とされる場合には、その改善が望まれる。

そこで、本実施の形態では、読み出し制御線２１１において、上部配線層２１１ａと下部配線層２１１ｂとが積層され、これらがコンタクト部Ｃ１において電気的に接続されている。ここで、上部配線層２１１ａでは、上述のように信号線２１０と同層に設けられることから、信号線２１０と同様の低抵抗材料（アルミニウム等）により構成され、比較的低抵抗となる。従って、上部配線層２１１ａと下部配線層２１１ｂとの配線接続構造を採用することにより、読み出し制御線２１１の配線抵抗が軽減され、時定数が低減される。

（比較例）
ここで、図７に、本実施の形態の比較例に係る画素の要部平面構成を示す。図８（Ｂ）には、図７のＢ−Ｂ’線における断面構造について示す。この比較例においても、本実施の形態と同様、読み出し制御線１０１３（Ｌread）が、上部配線層１０１３ａと下部配線層１０１３ｂとが積層してなり、それらがコンタクト部Ｃ１００において電気的に接続されている。また、下部配線層１０１３ｂは、トランジスタ１０２のゲート電極（ゲート配線）と同層に設けられ、上部配線層１０１３ａは、信号線１０１２と同層に設けられている。上部配線層１０１３ａおよび下部配線層１０１３ｂの積層構造により、上述したような効果（配線抵抗低減）を得ることができる。

但し、この比較例では、光電変換素子１０１の下部電極１０１１が、上部配線層１０１３ａおよび信号線１０１２と同層に設けられている。図８（Ａ）に、本実施の形態の画素の断面構造、図８（Ｂ）に比較例の画素の断面構造についてそれぞれ示す。図８（Ｂ）に示したように、下部電極１０１１が、上部配線層１０１３ａおよび信号線１０１２と同層に配設された場合、下部電極１０１１および上部配線層１０１３ａの間の領域ｄ１００ａ、下部電極１０１１および信号線１０１２の間の領域ｄ１００ｂにおいて、容量結合が生じ易くなる。このため、領域ｄ１００ａ，ｄ１００ｂにおいて各配線間隔を所定の大きさ以上に確保する必要が生じる。従って、比較例のように、下部電極１０１１を上部配線層１０１３ａと同層に設けた場合、領域ｄ１００ａ，ｄ１００ｂの分だけ下部電極１０１１の形成領域Ｄｂが狭小となり、良好なフィルファクタ（受光有効領域／画素領域）が得られない。

また、この比較例では、読み出し制御線１０１３において、下部配線層１０１３ｂの一部が除去（分断）されていない構成となっている。このため、例えば図９（Ａ），（Ｂ）に示したように、下部電極１０１１を、上部配線層１０１３ａと基板１０１１との間に設けた場合であっても、下部電極１０１１と下部配線層１０１３ｂ（ゲート配線層１０１３ｂ１，１０１３ｂ２）との間に容量結合が生じる。

一方、本実施の形態では、図８（Ａ）および図４に示したように、下部電極１１１が上部配線層２１１ａ（および信号線２１０）と互いに異なる層に設けられている。ここでは、下部電極１１１が、上部配線層２１１ａと基板１１０との間のゲート配線層２１１ｂ１（図８（Ａ）には図示せず）と同層に設けられている。これにより、下部電極１１１と上部配線層２１１ａとの間、および下部電極１１１と信号線２１０との間において、上記のような容量結合が生じにくい。このため、下部電極１１１を上記領域Ｄｂよりも大きな領域Ｄａにわたって形成可能となり、フィルファクタが改善される。

また、読み出し制御線２１１において、下部配線層２１１ｂの一部（領域ｄ１）が除去されている。下部配線層２１１ｂの除去された領域ｄ１に、上部配線層２１１ａのブリッジ（バイパス）が形成されることで、配線抵抗を増大させることなく、読み出し制御線２１１の幅を小さくすることができるため、下部電極１１１の形成領域を拡大することができる。例えば、下部電極１１１の一部を読み出し制御線２１１側に張り出して形成することができる（張り出し部Ｄ１ａを形成することができる）。また、信号線２１０に沿った領域（Ｄ１ｂ）においても、上記比較例に比べ下部電極１１１の形成領域を拡大することができる。これにより、フィルファクタをより効果的に改善することができる。

以上説明したように、本実施の形態では、光電変換素子２１の周辺領域に配設された読み出し制御線２１１（Ｌread）において、トランジスタ２２のゲート電極と電気的に接続された下部配線層２１１ｂと、信号線２１０（Ｌsig）と同層に設けられた上部配線層２１１ａとが積層されている。これにより、読み出し制御線２１１が単層で形成される場合に比べ、配線抵抗を軽減して時定数を低減することができる。従って、読み出し時間を短縮して、高速動画撮影を実現することが可能となる。

次に、上記実施の形態の変形例（変形例１〜７）について説明する。尚、上記実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。

＜変形例１＞
図１０は、変形例１に係る画素の断面構造を表したものである。尚、図１０は、図４のＡ−Ａ’線における断面図に相当するものである。上記実施の形態では、下部電極１１１を、下部配線層２１１ｂの下側のゲート配線層２１１ｂ１と同層に設けたが、下部電極１１１の配設位置はこれに限定されず、上部配線層２１１ａと異なる層であればよい。

例えば、図１０に示したように、下部電極１１１が、下部配線層２１１ｂのうちの上側のゲート配線層２１１ｂ２（図１０には図示せず）と同層に設けられていてもよい。このような場合であっても、読み出し制御線２１１において、上部配線層２１１ａと下部配線層２１１ｂとを積層し、これを電気的に接続することにより、読み出し制御線２１１の配線抵抗を低減することができる。また、下部配線層２１１ｂの一部を除去することにより、下部電極１１１と、上部配線層２１１ａおよび信号線２１０のそれぞれとの間において容量結合が生じにくくなるため、下部電極１１１の形成領域を拡大して、フィルファクタを改善することができる。よって、上記実施の形態と同様の効果を得ることができる。

＜変形例２＞
図１１（Ａ），（Ｂ）は、変形例２に係る画素の断面構造を表したものである。尚、これらの図はそれぞれ、図４のＡ−Ａ’線における断面図に相当するものである。本変形例のように、下部電極１１１は、上部配線層２１１ａよりも上層に設けられていてもよい。但し、この場合には、図１１（Ａ）に示したように、下部配線層２１１ｂの一部を除去してもよいし、あるいは図１１（Ｂ）に示したように、除去しない構成としてもよい。下部電極１１１と下部配線層２１１ｂとの間において容量結合が生じにくいためである。

＜変形例３＞
図１２は、変形例３に係る画素の断面構造を表したものである。上記実施の形態等では、光電変換素子２１として、下部電極１１１と上部電極１１５との間に、ｎ型半導体層１１２、ｉ型半導体層１１３およびｐ型半導体層１１４が積層された構造を例示したが、これらのうち下部電極１１１は、非形成であってもよい。例えば、ｎ型半導体層１１７に、低温多結晶シリコンを用いることにより、下部電極１１１を要さない素子（光電変換素子２１ａ）形成が可能となる。具体的には、光電変換素子２１ａでは、基板１１０上の選択的な領域に、絶縁膜１１６を介してｎ型半導体層１１７が設けられ、このｎ型半導体層１１７上に、ｉ型半導体層１１３、ｐ型半導体層１１４および上部電極１１５がこの順に積層されている。このようにｎ型半導体層１１７に低温多結晶シリコンを用いた場合には、ｎ型半導体層１１７が低抵抗となるため、下部電極１１１は不要となる。このような場合にも、上記実施の形態と同等の効果を得ることができる。

＜変形例４−１＞
図１３は、変形例４−１に係る画素（画素２０Ａ）の回路構成を、チャージアンプ回路１７１の回路構成例と共に表したものである。この画素２０Ａは、上記実施の形態の画素２０と同様、パッシブ型の画素回路を有し、１つの光電変換素子２１と１つのトランジスタ２２とを有している。また、この画素２０Ａには読み出し制御線Ｌreadと、信号線Ｌsigとが接続されている。

但し、本変形例の画素２０Ａでは、上記実施の形態の画素２０と異なり、光電変換素子２１のアノードが蓄積ノードＮに接続され、カソードが電源に接続されている。このように、画素２０Ａにおいて光電変換素子２１のアノードに蓄積ノードＮが接続されていてもよく、この場合であっても、上記実施の形態の撮像装置１と同等の効果を得ることができる。

＜変形例４−２＞
図１４は、変形例４−２に係る画素（画素２０Ｂ）の回路構成を、チャージアンプ回路１７１の回路構成例と共に表したものである。この画素２０Ｂは、上記実施の形態の画素２０と同様、パッシブ型の回路構成となっており、読み出し制御線Ｌreadと、信号線Ｌsigとに接続されている。

但し、本変形例では、画素２０Ｂにおいて、１つの光電変換素子２１と共に２つのトランジスタ２２Ａ，２２Ｂを有している。これら２つのトランジスタ２２Ａ，２２Ｂは、互いに直列に接続されている（一方のソースまたはドレインと他方のソースまたはドレインとが電気的に接続されている。また、各トランジスタ２２Ａ，２２Ｂにおけるゲートは読み出し制御線Ｌreadに接続されている。

このように、画素２０Ｂ内に直列接続された２つのトランジスタ２２Ａ，２２Ｂを設けた構成としてもよく、この場合にも、上記実施の形態と同等の効果を得ることができる。

＜変形例４−３，４−４＞
図１５は、変形例４−３に係る画素（画素２０Ｃ）の回路構成を、アンプ回路１７１Ａの回路構成例とともに表したものである。図１６は、変形例４−４に係る画素（画素２０Ｄ）の回路構成を、アンプ回路１７１Ａの回路構成例とともに表したものである。これらの画素２０Ｃ，２０Ｄはそれぞれ、これまで説明した画素２０，２０Ａ，２０Ｂとは異なり、いわゆるアクティブ型の画素回路を有している。

画素２０Ｃ，２０Ｄには、１つの光電変換素子２１と、３つのトランジスタ２２，２３，２４とが設けられている。これらの画素２０Ｃ，２０Ｄにはまた、読み出し制御線Ｌreadおよび信号線Ｌsigに加え、リセット制御線Ｌrstが接続されている。

画素２０Ｃ，２０Ｄではそれぞれ、トランジスタ２２の２つのゲートが読み出し制御線Ｌread１，Ｌread２に接続され、ソースが例えば信号線Ｌsigに接続され、ドレインが、例えばソースフォロワ回路を構成するトランジスタ２３のドレインに接続されている。トランジスタ２３のソースは例えば電源ＶＤＤに接続され、ゲートは、例えば蓄積ノードＮを介して、光電変換素子２１のカソード（図１５の例）またはアノード（図１６の例）と、リセット用トランジスタとして機能するトランジスタ２４のドレインとに接続されている。トランジスタ２４のゲートはリセット制御線Ｌrstに接続され、ソースには例えばリセット電圧Ｖrstが印加される。図１５の変形例４−３では、光電変換素子２１のアノードがグランドに接続（接地）され、図１６の変形例４−４では、光電変換素子２１のカソードが電源に接続されている。

アンプ回路１７１Ａは、前述の列選択部１７において、チャージアンプ１７２、容量素子Ｃ１およびスイッチＳＷ１に代わりに、定電流源１７１およびアンプ１７６を設けたものとなっている。アンプ１７６では、正側の入力端子には信号線Ｌsigが接続されると共に、負側の入力端子と出力端子とが互いに接続され、ボルテージフォロワ回路が形成されている。尚、信号線Ｌsigの一端側には定電流源１７１の一方の端子が接続され、この定電流源１７１の他方の端子には電源ＶＳＳが接続されている。

このようなアクティブ型の画素２０Ｃ，２０Ｄを有する撮像装置においても、上記実施の形態と同様の効果を得ることが可能である。

＜変形例５−１＞
図１７（Ａ）は、変形例５−１に係る撮像部（撮像部１１Ａ）の概略構成を模式的に表したものである。本変形例では、撮像部１１上（絶縁膜１１６上）に、更に波長変換層１２０を有している。波長変換層１２０は、放射線Ｒrad（α線，β線，γ線，Ｘ線等）を、光電変換素子２１の感度域に波長変換するものであり、これにより光電変換素子２１では、この放射線Ｒradに基づく情報を読み取ることが可能となっている。この波長変換層１２０は、例えばＸ線などの放射線を可視光に変換する蛍光体（例えば、シンチレータ）からなる。このような波長変換層１２０は、例えば絶縁膜１１６上に、有機平坦化膜、スピンオングラス材料等からなる平坦化膜を形成し、その上部に蛍光体膜（ＣｓＩ、ＮａＩ、ＣａＦ₂等）を形成することにより得られる。このような画素構造は、例えばいわゆる間接型の放射線撮像装置に適用される。

＜変形例５−２＞
図１７（Ｂ）は、変形例５−２に係る撮像部（撮像部１１Ｂ）の概略構成を模式的に表したものである。撮像部１１Ｂは、これまでに説明した実施の形態等と異なり、入射した放射線Ｒradを電気信号に変換する光電変換素子を有するものである。このような光電変換素子は、例えば、アモルファスセレン（ａ−Ｓｅ）半導体や、カドミニウムテルル（ＣｄＴｅ）半導体などにより構成されている。このような構造は、例えばいわゆる直接型の放射線撮像装置に適用される。

上記の変形例５−１，５−２に係る撮像部を備えた撮像装置では、入射した放射線Ｒradに基づいて電気信号を得る、様々な種類の放射線撮像装置として利用される。放射線撮像装置としては、例えば、医療用のＸ線撮像装置（Digital Radiography等）や、空港等で用いられる携帯物検査用Ｘ線撮影装置、工業用Ｘ線撮像装置（例えば、コンテナ内の危険物等の検査や、鞄等の中身の検査を行う装置）などに適用することが可能である。

＜適用例＞
上記実施の形態および変形例に係る撮像装置は、以下に説明するような撮像表示システムへ適用可能である。

図１８は、適用例に係る撮像表示システム（撮像表示システム５）の概略構成例を模式的に表したものである。撮像表示システム５は、上述の撮像部１１（または撮像部１１Ａ）を有する撮像装置１と、画像処理部５２と、表示装置４とを備えており、この例では放射線を用いた撮像表示システム（放射線撮像表示システム）である。

画像処理部５２は、撮像装置１から出力される出力データＤout（撮像信号）に対して所定の画像処理を施すことにより、画像データＤ１を生成するものである。表示装置４は、画像処理部５２において生成された画像データＤ１に基づく画像表示を、所定のモニタ画面４０上で行うものである。

この撮像表示システム５では、撮像装置１（ここでは放射線撮像装置）が、光源（ここではＸ線源等の放射線源）５１から被写体５０に向けて照射された照射光（ここでは放射線）に基づき、被写体５０の画像データＤoutを取得し、画像処理部５２へ出力する。画像処理部５２は、入力された画像データＤoutに対して上記した所定の画像処理を施し、その画像処理後の画像データ（表示データ）Ｄ１を表示装置４へ出力する。表示装置４は、入力された画像データＤ１に基づいて、モニタ画面４０上に画像情報（撮像画像）を表示する。

このように、本適用例の撮像表示システム５では、撮像装置１において被写体５０の画像を電気信号として取得可能であるため、取得した電気信号を表示装置４へ伝送することによって画像表示を行うことができる。即ち、従来のような放射線写真フィルムを用いることなく、被写体５０の画像を観察することが可能となり、また、動画撮影および動画表示にも対応可能となる。

尚、本適用例では、撮像装置１が放射線撮像装置として構成されており、放射線を用いた撮像表示システムとなっている場合を例に挙げて説明したが、本開示の撮像表示システムは、他の方式の撮像装置を用いたものにも適用することが可能である。

以上、実施の形態、変形例および適用例を挙げたが、本開示内容はこれらの実施の形態等に限定されず、種々の変形が可能である。例えば、上記実施の形態等では、読み出し制御線２１１において、下部配線層２１１ｂの一部が分断された構成を例示したが、下部配線層２１１ｂは、一部において完全に切断されていなくともよい。例えば、図１９に示したように、読み出し制御線２１１において、下部配線層２１１ｂの一部（領域ｄ１）を切り欠き（切り欠き部２１１ｃを形成し）、この切り欠き部２１１ｃの少なくとも一部を覆うように、上部配線層２１１ａが配設されていてもよい。

また、上記実施の形態等では、撮像部における画素の回路構成は、上記実施の形態等で説明したもの（画素２０，２０Ａ〜２０Ｄの回路構成）には限られず、他の回路構成であってもよい。同様に、行走査部や列選択部等の回路構成についても、上記実施の形態等で説明したものには限られず、他の回路構成であってもよい。

更に、上記実施の形態等で説明した撮像部、行走査部、Ａ／Ｄ変換部（列選択部）および列走査部等はそれぞれ、例えば同一基板上に形成されているようにしてもよい。具体的には、例えば低温多結晶シリコンなどの多結晶半導体を用いることにより、これらの回路部分におけるスイッチ等も同一基板上に形成することができるようになる。このため、例えば外部のシステム制御部からの制御信号に基づいて、同一基板上における駆動動作を行うことが可能となり、狭額縁化（３辺フリーの額縁構造）や配線接続の際の信頼性向上を実現することができる。

尚、本開示は以下のような構成であってもよい。
（１）
各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素と、
前記光電変換素子の周辺領域に配設されると共に、前記トランジスタに接続された読み出し制御線および信号線とを備え、
前記読み出し制御線は、
前記トランジスタのゲート電極と電気的に接続された第１の配線層と、
前記第１の配線層と電気的に接続された状態で積層されると共に、前記信号線と同層に設けられた第２の配線層とを有する
撮像装置。
（２）
前記第１の配線層の少なくとも一部が除去されている
上記（１）に記載の撮像装置。
（３）
前記光電変換素子は、基板上に第１電極、第１の導電型半導体層、真性半導体層、第２の導電型半導体層および第２電極をこの順に有し、
前記第１電極は、前記読み出し制御線の前記第２の配線層と互いに異なる層に設けられている
上記（２）に記載の撮像装置。
（４）
前記第１電極は、前記第１の配線層の除去領域において、前記読み出し制御線側に張り出して設けられている
上記（２）または（３）に記載の撮像装置。
（５）
前記第１電極は、前記第２の配線層と前記基板との間の層に設けられている
上記（３）または（４）に記載の撮像装置。
（６）
前記トランジスタは、前記基板側から順に第１のゲート電極、半導体層および第２のゲート電極を少なくとも有し、
前記第１の配線層は、
前記第１のゲート電極と同層に設けられた第１のゲート配線層と、
前記第２のゲート電極と同層に設けられた第２のゲート配線層とを含む
上記（５）に記載の撮像装置。
（７）
前記第１電極は、前記第１のゲート配線層と同層に設けられている
上記（６）に記載の撮像装置。
（８）
前記第１電極は、前記第２のゲート配線層と同層に設けられている
上記（６）に記載の撮像装置。
（９）
前記第１電極は、前記第２の配線層の前記基板と反対側の層に設けられている
上記（３）または（４）に記載の撮像装置。
（１０）
前記第１の導電型半導体層は、非晶質シリコン、微結晶シリコンまたは多結晶シリコンを含む
上記（３）〜（９）のいずれかに記載の撮像装置。
（１１）
前記光電変換素子は、基板上に第１の導電型半導体層、真性半導体層、第２の導電型半導体層および第２電極をこの順に有し、
前記第１の導電型半導体層は、前記読み出し制御線の前記第２の配線層と互いに異なる層に設けられている
上記（２）に記載の撮像装置。
（１２）
前記第１の導電型半導体層は低温多結晶シリコンを含む
上記（１１）に記載の撮像装置。
（１３）
前記光電変換素子上に、放射線を前記光電変換素子の感度域の波長に変換する波長変換層を備えた
上記（１）〜（１２）のいずれかに記載の撮像装置。
（１４）
前記光電変換素子は、入射した放射線に基づいて電気信号を発生するものである
上記（１）〜（１３）のいずれかに記載の撮像装置。
（１５）
前記放射線はＸ線である
上記（１３）または（１４）に記載の撮像装置。
（１６）
撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、
前記撮像装置は、
各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素と、
前記光電変換素子の周辺領域に配設されると共に、前記トランジスタに接続された読み出し制御線および信号線とを備え、
前記読み出し制御線は、
前記トランジスタのゲート電極と電気的に接続された第１の配線層と、
前記第１の配線層と電気的に接続された状態で積層されると共に、前記信号線と同層に設けられた第２の配線層とを有する
撮像表示システム。

１…撮像装置、１１，１１Ａ，１１Ｂ…撮像部、１３…行走査部、１４…Ａ／Ｄ変換部、１５…列走査部、１６…システム制御部、１７…列選択部、１７１…チャージアンプ回路、１７２…チャージアンプ、２０，２０Ａ〜２０Ｄ…画素（撮像画素）、２１，２１ａ…光電変換素子、２２，２２Ａ〜２２Ｄ，２３，２４…トランジスタ、１１０…基板、１１１…下部電極、１１６…絶縁膜、１１２，１１７…ｎ型半導体層、１１３，１１８…ｉ型半導体層、１１４，１１９…ｐ型半導体層、１１５…上部電極、１２０…波長変換層、４…表示装置、４０…モニタ画面、５…撮像表示システム、５０…被写体、５１…光源（放射線源）、５２…画像処理部、２１０，Ｌsig…信号線、２１１，Ｌread…読み出し制御線、２１１ａ…上部配線層、２１１ｂ…下部配線層、Ｃ１，Ｃ２…コンタクト部、Ｎ…蓄積ノード、Ｌin…撮像光、Ｒrad…放射線。

Claims (11)

1. 各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素と、
   前記光電変換素子の周辺領域に配設されると共に、前記トランジスタに接続された読み出し制御線および信号線とを備え、
   前記光電変換素子は、基板上に、第１電極、第１の導電型半導体層、真性半導体層、第２の導電型半導体層および第２電極をこの順に有し、
   前記読み出し制御線は、
   前記トランジスタのゲート電極と電気的に接続されると共に、前記周辺領域のうちの一方向に沿って延在しつつ第１領域において分断された第１の配線層と、
   前記第１の配線層と電気的に接続された状態で積層され、かつ前記第１領域に跨って配置されると共に、前記信号線と同層に設けられた第２の配線層とを有し、
   前記第１電極は、前記第２の配線層と互いに異なる層に設けられると共に、前記第１領域において前記読み出し制御線側に張り出して設けられている
   撮像装置。
2. 前記第１電極は、前記第２の配線層と前記基板との間の層に設けられている
   請求項１に記載の撮像装置。
3. 前記トランジスタは、前記基板側から順に第１のゲート電極、半導体層および第２のゲート電極を少なくとも有し、
   前記第１の配線層は、
   前記第１のゲート電極と同層に設けられた第１のゲート配線層と、
   前記第２のゲート電極と同層に設けられた第２のゲート配線層とを含む
   請求項２に記載の撮像装置。
4. 前記第１電極は、前記第１のゲート配線層と同層に設けられている
   請求項３に記載の撮像装置。
5. 前記第１電極は、前記第２のゲート配線層と同層に設けられている
   請求項３に記載の撮像装置。
6. 前記第１電極は、前記第２の配線層の前記基板と反対側の層に設けられている
   請求項１に記載の撮像装置。
7. 前記第１の導電型半導体層は、非晶質シリコン、微結晶シリコンまたは多結晶シリコンを含む
   請求項１に記載の撮像装置。
8. 前記光電変換素子上に、放射線を前記光電変換素子の感度域の波長に変換する波長変換層を備えた
   請求項１に記載の撮像装置。
9. 前記光電変換素子は、入射した放射線に基づいて電気信号を発生するものである
   請求項１に記載の撮像装置。
10. 前記放射線はＸ線である
    請求項８に記載の撮像装置。
11. 撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、
    前記撮像装置は、
    各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素と、
    前記光電変換素子の周辺領域に配設されると共に、前記トランジスタに接続された読み出し制御線および信号線とを備え、
    前記光電変換素子は、基板上に、第１電極、第１の導電型半導体層、真性半導体層、第２の導電型半導体層および第２電極をこの順に有し、
    前記読み出し制御線は、
    前記トランジスタのゲート電極と電気的に接続されると共に、前記周辺領域のうちの一方向に沿って延在しつつ第１領域において分断された第１の配線層と、
    前記第１の配線層と電気的に接続された状態で積層され、かつ前記第１領域に跨って配置されると共に、前記信号線と同層に設けられた第２の配線層とを有し、
    前記第１電極は、前記第２の配線層と互いに異なる層に設けられると共に、前記第１領域において前記読み出し制御線側に張り出して設けられている
    撮像表示システム。

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