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JP2000196093A - 半導体装置およびその作製方法 - Google Patents

半導体装置およびその作製方法

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JP2000196093A
JP2000196093A JP10370541A JP37054198A JP2000196093A JP 2000196093 A JP2000196093 A JP 2000196093A JP 10370541 A JP10370541 A JP 10370541A JP 37054198 A JP37054198 A JP 37054198A JP 2000196093 A JP2000196093 A JP 2000196093A
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wiring
semiconductor device
film
circuit
active layer
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Shunpei Yamazaki
舜平 山崎
Hisashi Otani
久 大谷
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Semiconductor Energy Laboratory Co Ltd
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Semiconductor Energy Laboratory Co Ltd
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  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 信頼性の高いＴＦＴ構造を用いた半導体装置
を提供する。 【解決手段】 基板１００上に形成されたＣＭＯＳ回路
において、Ｎチャネル型ＴＦＴにサブゲート配線（第１
配線）１０２aとメインゲート配線（第２ゲート配線）
１０７aを設ける。ＬＤＤ領域１１３は第１配線１０２a
とは重なり、第２配線１０７aとは重ならない。このた
め、第１配線にゲート電圧を印加すればＧＯＬＤ構造と
なり、印加しなければＬＤＤ構造となる。回路仕様に応
じてＧＯＬＤ構造とＬＤＤ構造とを使い分けることがで
きる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本願発明は薄膜トランジスタ
（以下、ＴＦＴという）で構成された回路を有する半導
体装置に関する。例えば、液晶表示パネルに代表される
電気光学装置およびその様な電気光学装置を部品として
搭載した電子機器の構成に関する。
【０００２】なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路および電子機器も半導
体装置である。
【０００３】
【従来の技術】薄膜トランジスタ（以下、ＴＦＴとい
う）は透明なガラス基板に形成することができるので、
アクティブマトリクス型液晶ディスプレイ（以下、ＡＭ
−ＬＣＤという）への応用開発が積極的に進められてき
た。結晶質半導体膜（代表的にはポリシリコン膜）を利
用したＴＦＴは高移動度が得られるので、同一基板上に
機能回路を集積させて高精細な画像表示を実現すること
が可能とされている。
【０００４】アクティブマトリクス型液晶表示装置は、
画面の解像度が高精細になるに従い、画素だけでも１０
０万個のＴＦＴが必要になってくる。さらに機能回路を
付加すると、それ以上の数のＴＦＴが必要になり、液晶
表示装置を安定に動作させるためには、個々のＴＦＴの
信頼性を確保して安定に動作させる必要があった。
【０００５】ところが、ＴＦＴは必ずしも信頼性の面で
単結晶半導体基板に作製されるＭＯＳＦＥＴと同等では
ないとされている。ＭＯＳＦＥＴでも問題となっていた
ように、ＴＦＴにおいても長期にわたって動作させると
移動度やオン電流が低下するといった現象が起こる。こ
のような現象がおこる原因の一つは、チャネル電界の増
大に伴って発生するホットキャリアによる特性の劣化で
ある。
【０００６】一方、ＭＯＳＦＥＴでは、信頼性を向上さ
せる技術として、ＬＤＤ（LightlyDoped Drain）構造
が良く知られている。この構造は、ソース・ドレイン領
域の内側に、さらに低濃度の不純物領域を設けたもので
あり、この低濃度不純物領域をＬＤＤ領域と呼んでい
る。この構造はＴＦＴでも採用されている。
【０００７】さらにＭＯＳＦＥＴでは、ゲート絶縁膜を
介して、ＬＤＤ領域をゲート電極とある程度オーバーラ
ップさせる（重ならせる）構造が知られている。この構
造を形成する方法は幾つかあるが、例えば、ＧＯＬＤ
（Gate-drain Overlapped LDD）や、ＬＡＴＩＤ（Lar
ge-tilt-angle implanted drain）と呼ばれる構造が
知られている。このような構造とすることで、ホットキ
ャリア耐性を高めることができた。
【０００８】また、こういったＭＯＳＦＥＴの構造をＴ
ＦＴに応用しようという試みもなされている。しかしな
がら、ＧＯＬＤ構造（本明細書中ではゲート電圧が印加
されるＬＤＤ領域を有する構造をＧＯＬＤ構造と呼ぶ。
逆にゲート電圧が印加されないＬＤＤ領域のみを有する
構造をＬＤＤ構造と呼ぶ。）の場合、ＬＤＤ構造に比べ
てオフ電流（ＴＦＴがオフ状態にある時に流れる電流）
が大きくなってしまうという問題がある。そのため、Ａ
Ｍ−ＬＣＤの画素マトリクス回路のように、オフ電流を
極力抑えたい回路に使うには不適切であった。
【０００９】
【発明が解決しようとする課題】本願発明では、ＡＭ−
ＬＣＤの各回路を機能に応じて適切な構造のＴＦＴでも
って形成し、高い信頼性を有するＡＭ−ＬＣＤを提供す
ることを目的とする。延いては、そのようなＡＭ−ＬＣ
Ｄを有する半導体装置（電子機器）の信頼性を高めるこ
とを目的とする。
【００１０】
【課題を解決するための手段】本明細書で開示する発明
の構成は、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴと
で形成されたＣＭＯＳ回路を含む半導体装置において、
前記ＣＭＯＳ回路の前記Ｎチャネル型ＴＦＴは、絶縁層
を介して第１配線および第２配線によって活性層が挟ま
れた構造を有し、前記活性層はチャネル形成領域に接し
て低濃度不純物領域を含んでおり、前記低濃度不純物領
域は前記第１配線に重なり、且つ、前記第２配線に重な
らないように形成されていることを特徴とする。
【００１１】また、他の発明の構成は、Ｎチャネル型Ｔ
ＦＴとＰチャネル型ＴＦＴとで形成されたＣＭＯＳ回路
を含む半導体装置において、前記ＣＭＯＳ回路の前記Ｎ
チャネル型ＴＦＴおよび前記Ｐチャネル型ＴＦＴは、絶
縁層を介して第１配線および第２配線によって活性層が
挟まれた構造を有し、前記Ｎチャネル型ＴＦＴの活性層
はチャネル形成領域に接して低濃度不純物領域を含んで
おり、前記低濃度不純物領域は前記第１配線に重なり、
且つ、前記第２配線に重ならないように形成されている
ことを特徴とする。
【００１２】なお、上記構成において、前記Ｎチャネル
型ＴＦＴの第１配線と前記第２配線とは電気的に接続さ
れていることが好ましい。こうすることで第１配線と第
２配線を同電位とすることができる。
【００１３】また、上記構成において、前記第１配線お
よび／または前記第２配線は、タンタル（Ｔａ）、クロ
ム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）、モ
リブデン（Ｍｏ）、またはシリコン（Ｓｉ）から選ばれ
た元素を主成分とする導電膜、或いは前記元素を組み合
わせた合金膜またはシリサイド膜（タングステンシリサ
イド膜）を用いることができる。また、それらの膜を積
層して用いても良い。
【００１４】また、他の発明の構成は、Ｎチャネル型Ｔ
ＦＴで形成された画素ＴＦＴと保持容量とを有する画素
マトリクス回路を含む半導体装置において、前記画素Ｔ
ＦＴは絶縁層を介して第１配線および第２配線によって
活性層が挟まれた構造を有し、前記活性層はチャネル形
成領域に接して低濃度不純物領域を含んでおり、前記低
濃度不純物領域は前記第１配線に重なり、且つ、前記第
２配線に重ならないように形成されていることを特徴と
する。
【００１５】なお、前記保持容量は前記第１配線、前記
第１絶縁層および前記活性層との間で形成されている。
この第１配線は画素ＴＦＴの遮光層として機能するた
め、遮光層が保持容量の電極として用いられているとも
言える。このように活性層の下に形成される配線を保持
容量を形成する電極として用いることは、画素の開口率
を改善する上でも有効である。
【００１６】また、前記第１配線はフローティング状態
にあっても良いが、最低電源電位に保持されることが望
ましい。こうすることで画素ＴＦＴの動作に影響を与え
ることなく、遮光層として用いることが可能である。
【００１７】また、他の発明の構成は、同一基板上に形
成された画素マトリクス回路とドライバー回路とを有す
る半導体装置において、前記画素マトリクス回路に含ま
れる画素ＴＦＴと前記ドライバー回路に含まれるＮチャ
ネル型ＴＦＴとは、絶縁層を介して第１配線および第２
配線によって活性層が挟まれた構造を有し、前記画素Ｔ
ＦＴに接続された第１配線は最低電源電位に保持され、
前記ドライバー回路に含まれるＮチャネル型ＴＦＴに接
続された第１配線は、該ドライバー回路に含まれるＮチ
ャネル型ＴＦＴに接続された第２配線と同電位に保持さ
れることを特徴とする。
【００１８】上記構成において、前記活性層はチャネル
形成領域に接して低濃度不純物領域を含んでおり、前記
低濃度不純物領域は前記第１配線に重なり、且つ、前記
第２配線に重ならないように形成されている。
【００１９】また、他の発明の構成は、Ｎチャネル型Ｔ
ＦＴとＰチャネル型ＴＦＴとで形成されたＣＭＯＳ回路
を含む半導体装置の作製方法において、基板上に第１配
線を形成する工程と、前記第１配線の上に第１絶縁層を
形成する工程と、前記第１絶縁層の上に前記Ｎチャネル
型ＴＦＴの活性層および前記Ｐチャネル型ＴＦＴの活性
層を形成する工程と、前記Ｎチャネル型ＴＦＴの活性層
および前記Ｐチャネル型ＴＦＴの活性層を覆って第２絶
縁層を形成する工程と、前記第２絶縁層の上に第２配線
を形成する工程と、前記Ｎチャネル型ＴＦＴの活性層に
ＬＤＤ領域を形成する工程と、を有し、前記ＬＤＤ領域
は前記第１配線とは重なり、且つ前記第２配線とは重な
らないように設けられることを特徴とする。
【００２０】
【発明の実施の形態】［実施形態１］本願発明の実施の
形態について、Ｎチャネル型ＴＦＴ（以下、ＮＴＦＴと
いう）とＰチャネル型ＴＦＴ（以下、ＰＴＦＴという）
を組み合わせたＣＭＯＳ回路（インバータ回路）を例に
とって説明する。
【００２１】なお、断面構造は図１（Ａ）に示し、上面
図は図１（Ｂ）に示す。また、図１（Ａ）、（Ｂ）は同
一の符号を用いて説明する。また、図１（Ｂ）のＡ−
Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’で切った時の断面図は図１
（Ａ）においてＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’で示した
各断面図に対応する。
【００２２】まず、図１（Ａ）において、１００は基
板、１０１は下地膜、１０２a、１０２b、１０２cは第
１配線、１０３は第１絶縁層、１０４はＮＴＦＴの活性
層、１０５はＰＴＦＴの活性層、１０６は第２絶縁層で
ある。
【００２３】その上には導電膜で形成された第２配線１
０７a、１０７b、１０７c、１０７dを有する。また、１
０８は第１層間絶縁層、１０９〜１１１は第３配線であ
り、１０９、１１０がソース配線（ソース電極を含
む）、１１１がドレイン配線（ドレイン電極を含む）で
ある。
【００２４】以上のような構造でなるＣＭＯＳ回路にお
いて、基板１００としてはガラス基板、石英基板、金属
基板、ステンレス基板、プラスチック基板、セラミック
ス基板またはシリコン基板を用いることができる。シリ
コン基板を用いる場合は予めに表面を酸化して酸化珪素
膜を設けておくと良い。
【００２５】また、下地膜１０１としては酸化珪素膜、
窒化珪素膜、酸化窒化珪素膜など珪素を主成分とする絶
縁膜を用いても良いし、酸化タンタル膜など緻密で堅い
絶縁膜を用いることも有効である。
【００２６】また、第１配線は図１（Ｂ）に示すように
同一パターンからなる配線であるが、説明の便宜上、部
分ごとに１０２a、１０２b、１０２cに区別した。ここ
では第１配線１０２aは活性層１０３との交差部、第１
配線１０２bはＴＦＴ間の接続部、第１配線１０２cは各
回路に共通の電源供給部を指し示している。
【００２７】この時、第１配線１０２aはＮＴＦＴのサ
ブゲート電極として機能する。即ち、チャネル形成領域
１１２の電荷制御は第１配線１０２aと、第１配線１０
２aと同電位（または所定の電位）が与えられた第２配
線（メインゲート電極）１０７aとで行われ、第１配線
１０２aのみがＬＤＤ領域１１３にゲート電圧（または
所定の電圧）を印加することができるような構造となっ
ている。
【００２８】従って、第２配線１０７aのみをゲート電
極として機能させた場合はＧＯＬＤ構造にならない（Ｌ
ＤＤ構造となる）が、第１配線１０２aと組み合わせる
ことで初めてＧＯＬＤ構造を実現することができる。こ
の構造の利点は後述するとして、さらに、この第１配線
１０２aは遮光層としての機能をも兼ねている。
【００２９】なお、第１配線の材料としては導電性を有
していればどのような材料を用いても構わない。ただ
し、後のプロセス温度に耐えうる耐熱性を有する材料で
あることが望ましい。例えばタンタル（Ｔａ）、クロム
（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリ
ブデン（Ｍｏ）、またはシリコン（Ｓｉ）から選ばれた
元素を主成分（成分比が５０％以上）とする導電膜、或
いは前記元素を組み合わせた合金膜やシリサイド膜を用
いても構わない。
【００３０】具体的には、タンタル膜、クロム膜、タン
グステンシリサイド膜とシリコン（珪素）膜との積層膜
が好ましい。タングステンシリサイド膜とシリコン膜と
の積層膜を用いる場合、活性層に近い側にシリコン膜を
設けるような構造とすることが好ましい。
【００３１】また、本実施形態の特徴としては、第１配
線１０２aがＮＴＦＴのみに設けられ、ＰＴＦＴには設
けられない点が挙げられる。図１（Ａ）の場合、ＰＴＦ
Ｔはオフセット領域もＬＤＤ領域も形成されていない
が、どちらか一方または両方を備えていても構わない。
【００３２】このような構造であるため、図１（Ｂ）に
示すように第１配線は電源供給部から接続部を経由して
ＮＴＦＴに至り、ＮＴＦＴのサブゲート電極として機能
することになる。
【００３３】また、第２配線も全て同一パターンからな
る配線であるが、説明の便宜上、部分ごとに区別した。
区別の仕方は第１配線とほぼ同様であり、図１（Ａ）に
おいて、１０７aがＮＴＦＴの活性層１０４との交差
部、１０７bがＰＴＦＴの活性層１０５との交差部、１
０７cがＴＦＴ間の接続部、１０７dが電源供給部であ
る。
【００３４】第２配線は導電膜であれば如何なる膜を用
いてもよく、タンタル（Ｔａ）膜、クロム（Ｃｒ）膜、
チタン（Ｔｉ）膜、タングステン（Ｗ）膜、モリブデン
（Ｍｏ）膜、シリコン（Ｓｉ）膜を自由に組み合わせて
形成することができる。また、これらの合金膜やシリサ
イド膜を用いても構わない。さらに、同種または異種の
導電膜を積層して形成しても構わない。
【００３５】以上のように、本実施形態のＣＭＯＳ回路
にはＮＴＦＴのみに第１配線（サブゲート配線）が設け
られ、第１配線に第２配線（メインゲート配線）と同じ
電圧を印加するか、所定の電圧を印加することでＮＴＦ
ＴをＧＯＬＤ構造とすることができる。
【００３６】［実施形態２］本願発明の実施の形態につ
いて、ＮＴＦＴを画素ＴＦＴとして用いた画素マトリク
ス回路を例にとって説明する。なお、この画素マトリク
ス回路は「実施形態１」で説明したＣＭＯＳ回路と同一
の基板上に同時に形成されるため、同一名称で記載され
た配線に関する詳細は「実施形態１」の記載を参考にす
れば良い。
【００３７】なお、断面構造は図２（Ａ）に示し、上面
図は図２（Ｂ）に示す。また、図２（Ａ）、（Ｂ）は同
一の符号を用いて説明する。また、図２（Ｂ）のＡ−
Ａ’、Ｂ−Ｂ’で切った時の断面図は図２（Ａ）におい
てＡ−Ａ’、Ｂ−Ｂ’で示した各断面図に対応する。
【００３８】まず、図２（Ａ）において、２００は基
板、２０１は下地膜、２０２a、２０２b、２０２cは第
１配線、２０３は容量配線、２０４は第１絶縁層、２０
５は画素ＴＦＴ（ＮＴＦＴ）の活性層、２０６は第２絶
縁層である。なお、画素ＴＦＴはダブルゲート構造を例
示しているが、シングルゲート構造でも良いし、三つ以
上のＴＦＴを直列に接続したマルチゲート構造としても
構わない。
【００３９】この時、容量配線２０３と活性層２０５
（具体的にはドレイン領域から延長した部分）との間で
第１絶縁層２０４を誘電体とする保持容量が形成され
る。この際、第１絶縁層２０４を窒化珪素膜の上に酸化
珪素膜を設けた積層構造としておき、保持容量となる部
分の酸化珪素膜を選択的に除去した後で活性層を形成す
れば比誘電率の高い窒化珪素膜のみを誘電体とする保持
容量を実現できる。
【００４０】また、第２絶縁層２０６の上には第２配線
２０７a、２０７b、２０７cが設けられる。第２配線２
０７aはいわゆるゲート配線であり、２０７b、２０７c
が実質的なゲート電極である。
【００４１】また、２０８は第１層間絶縁層、２０９、
２１０は第３配線であり、２０９がソース配線（ソース
電極を含む）、２１０がドレイン配線（ドレイン電極を
含む）である。さらに、その上には第２層間絶縁層２１
１、ブラックマスク２１２、第３層間絶縁層２１３、画
素電極２１４が設けられる。
【００４２】また、第１配線は図２（Ｂ）に示すように
同一パターンからなる配線であるが、説明の便宜上、部
分ごとに２０２a、２０２b、２０２cに区別した。ここ
では第１配線２０２aはゲート電極として機能しない配
線部、２０２b、２０２cは活性層２０４との交差部であ
り、ゲート電極部として機能する部分である。
【００４３】なお、ここに示した第１配線は「実施形態
１」で説明した第１配線と同時に形成される。従って、
材料等の説明は省略する。
【００４４】この時、第１配線２０２b、２０２cは画素
ＴＦＴの遮光膜として機能する。即ち、「実施形態１」
で説明したようなサブゲート配線としての機能はなく、
固定電位にしておくか、フローティング状態（電気的に
孤立した状態）にしておく。即ち、画素ＴＦＴにおいて
はＴＦＴの動作に影響を与えず、遮光層としてのみ機能
するような電位に保持しておくことが必要である。
【００４５】固定電位としては、少なくともビデオ信号
の最低電位（具体的にはビデオ信号が−８〜８Ｖで振幅
するならば−８Ｖを指す）よりも低い電位、好ましくは
形成される回路全体の最低電源電位または最低電源電位
よりも低い電位にしておくことが望ましい。
【００４６】例えば、ＡＭ−ＬＣＤの場合、ドライバー
回路やその他の信号処理回路と画素マトリクス回路とで
様々な電源供給線が形成され、それぞれに所定の電位が
与えられている。即ち、ある基準となる最低電位があ
り、それを基準として様々な電圧が形成される。最低電
源電位とは、それら回路の全てにおいて基準となる最低
電位を指す。
【００４７】第１配線を上述のような電位に保持してお
くことで、ホットキャリア注入によって発生したホール
をチャネル形成領域から引き抜くことが可能となり、ホ
ールの蓄積によるパンチスルー現象を防ぐことができ
る。
【００４８】このようにチャネル形成領域２１５、２１
６の電荷制御は第１配線２０７bと第１配線２０７cとで
行われ、ＬＤＤ構造として動作する。これによりオフ電
流の増加を効果的に抑制することができる。
【００４９】このように本実施形態に示した画素マトリ
クス回路では画素ＴＦＴとしてＮＴＦＴが用いられ、そ
の構造は「実施形態１」で説明したＣＭＯＳ回路のＮＴ
ＦＴと同一構造である。しかしながら、ＣＭＯＳ回路で
は第１配線に所定電圧を印加してサブゲート配線として
用いることでＧＯＬＤ構造を実現したのに対し、画素マ
トリクス回路では第１配線を固定電位またはフローティ
ング状態にしてＬＤＤ構造として用いる点に違いがあ
る。
【００５０】即ち、本願発明の最大の特徴は、同一基板
上に同一構造のＮＴＦＴを形成しておき、第１配線（サ
ブゲート配線）に印加する電圧の有無によってＧＯＬＤ
構造とＬＤＤ構造とを使い分ける点にある。これにより
工程数を増やすことなく、最適な回路設計が可能となる
のである。
【００５１】以上に示した本願発明の構成について、以
下に示す実施例でさらに詳細に説明する。
【００５２】
【実施例】［実施例１］本実施例では、「実施形態１」
で説明したＣＭＯＳ回路の作製方法について説明する。
説明には図３を用いる。
【００５３】まず、基板３００としてガラス基板を用意
し、その上に２００nm厚の酸化タンタル膜をスパッタ法
で形成して下地膜３０１とした。さらに、その上に第１
配線３０２a、３０２b、３０２cを形成した。第１配線
の材料としては、スパッタ法によりタンタル膜を形成し
て用いた。タンタル膜の表面は酸化膜を設けても良かっ
た。
【００５４】勿論、第１配線３０２a、３０２b、３０２
cは導電性を有する膜であれば良いので、他の金属膜や
合金膜等またはそれらの積層膜を用いても構わない。な
お、テーパー角の小さいパターン形成が可能な膜を用い
ると平坦性を向上させることができるため有効である。
【００５５】次に、珪素（シリコン）を含む絶縁膜でな
る第１絶縁層３０３を形成した。第１絶縁層３０３は活
性層を保護する下地膜としての役割を果たすと同時に、
第１配線３０２aをサブゲート配線として用いる際のゲ
ート絶縁膜として機能する。
【００５６】本実施例ではまず５０nmの窒化珪素膜を成
膜し、その上に８０nmの酸化珪素膜を積層した構造を採
用した。他にもＳｉＯｘＮｙ（ｘ／ｙ＝０．０１〜１０
０）で示される酸化窒化珪素膜（窒化酸化珪素膜ともい
う）を用いても良い。その際、窒素の含有量を酸素の含
有量よりも多くすることで耐圧を向上させることが可能
である。
【００５７】次に、５０nm厚の非晶質珪素膜（図示せ
ず）を形成し、公知のレーザー結晶化技術により結晶化
して結晶質珪素膜を形成した。そして結晶質珪素膜をパ
ターニングして活性層３０４、３０５を形成した。本実
施例では、結晶化工程を、パルス発振型のＫｒＦエキシ
マレーザー光を線状に集光して非晶質珪素膜に照射する
ことによって行った。
【００５８】なお、本実施例では活性層に用いる半導体
膜として非晶質珪素膜を結晶化した結晶質珪素膜を用い
たが、他の半導体膜として微結晶珪素膜を用いても構わ
ないし、直接結晶質珪素膜を成膜しても良い。また、珪
素膜以外に、シリコンゲルマニウム膜等の化合物半導体
膜を用いることも可能である。
【００５９】なお、活性層３０４、３０５を形成する前
または後で結晶質珪素膜中に１３族に属する元素および
／または１５族に属する元素を添加しても良い。ここで
添加される元素はＴＦＴのしきい値電圧を制御するため
の元素である。
【００６０】例えば、まず１３族に属する元素としてボ
ロンを結晶質珪素膜全体に添加してプラス方向のしきい
値制御を行い、次に選択的にリンを添加してマイナス方
向のしきい値制御を行って、ＮＴＦＴおよびＰＴＦＴの
しきい値電圧が所望の値になるように調節すれば良い。
【００６１】次に、活性層３０４、３０５を覆って、酸
化珪素膜、酸化窒化珪素膜、窒化珪素膜またはそれらの
積層膜でなる第２絶縁層３０６を形成した。ここではプ
ラズマＣＶＤ法で酸化窒化珪素膜を１００ｎｍの厚さに
形成した。この第２絶縁層は第２配線をメインゲート配
線として用いる際のゲート絶縁膜として機能する。
【００６２】次に、後に第２配線となる２００nm厚のタ
ンタル膜３０７を形成した。タンタル膜２０７の成膜方
法はスパッタ法でもＣＶＤ法でも良い。
【００６３】こうして図３（Ａ）の状態が得られたら、
レジストマスク３０８a、３０８bを形成し、タンタル膜
３０７をエッチングした。こうしてタンタル膜でなる第
２配線３０９aが形成された。この第２配線３０９aは図
１（Ａ）の第２配線（メインゲート配線）１０７aに相
当する。また、タンタル膜３０９bはＮＴＦＴとなる領
域以外を隠すようにして残される。
【００６４】次に、１５族に属する元素（代表的にはリ
ンまたは砒素）を添加し、低濃度不純物領域３１０、３
１１を形成した。本実施例では１５族に属する元素とし
てリンを用い、質量分離を行わないイオンドーピング法
を用いて添加した。また、添加条件としては、加速電圧
を９０ｋｅＶとし、１×１０16〜１×１０19atoms/cm 3
（好ましくは５×１０17〜５×１０18atoms/cm3）の濃
度でリンが添加されるようにドーズ量を調節した。この
濃度が後にＬＤＤ領域の不純物濃度になるので精密に制
御する必要がある。（図３（Ｂ））
【００６５】なお、本明細書中ではこのような条件で行
われた不純物添加工程をリン（ｎ-）の添加工程とい
う。
【００６６】次に、レジストマスク３０８a、３０８bを
除去し、新たにレジストマスク３１２a〜３１２dを形成
した。そしてタンタル膜３０９bをエッチングして第２
配線３１３a〜３１３cを形成した。この第２配線３１３
a〜３１３cはそれぞれ順に図１（Ａ）の第２配線１０７
b、１０７c、１０７dに相当する。
【００６７】次に、１３族に属する元素（代表的にはボ
ロンまたはガリウム）を添加し、不純物領域３１４、３
１５を形成した。また、このとき同時にＰＴＦＴのチャ
ネル形成領域３１６が画定した。本実施例では１３族に
属する元素としてボロンを用い、質量分離を行わないイ
オンドーピング法を用いて添加した。添加条件として
は、加速電圧を７５ｋｅＶとし、１×１０19〜５×１０
21atoms/cm3（好ましくは１×１０20〜１×１０21atoms
/cm3）の濃度でボロンが添加されるようにドーズ量を調
節した。（図３（Ｃ））
【００６８】なお、本明細書中ではこのような条件で行
われた不純物添加工程をボロン（ｐ++）の添加工程とい
う。
【００６９】次に、レジストマスク３１２a〜３１２dを
除去した後、再びレジストマスク３１７a〜３１７dを形
成した。本実施例では、これらのレジストマスクは裏面
露光法を用いて形成した。即ち、レジストマスク３１７
a、３１７c、３１７dは第１配線がマスクとなり、レジ
ストマスク３１７bは第２配線がマスクとなっている。
この時、第１配線をマスクとなる場合は少し光の回り込
みがあるので、第１配線よりも線幅が細くなる。この線
幅は露光条件によって制御することが可能である。即
ち、この回り込み量を制御することでＬＤＤ領域の幅
（長さ）を制御することができる。
【００７０】勿論、これらのレジストマスクを、マスク
を用いて形成することもできる。その場合、パターン設
計の自由度は高くなるがマスク枚数が増えてしまう。
【００７１】こうしてレジストマスク３１７a〜３１７d
が形成されたら、１５族に属する元素（本実施例ではリ
ン）の添加工程を行った。ここでは加速電圧を９０ｋｅ
Ｖとし、１×１０19〜５×１０21atoms/cm3（好ましく
は１×１０20〜１×１０21atoms/cm3）の濃度でリンが
添加されるようにドーズ量を調節した。
【００７２】なお、本明細書中ではこのような条件で行
われた不純物添加工程をリン（ｎ+）の添加工程とい
う。
【００７３】この工程によりＮＴＦＴのソース領域３１
８、ドレイン領域３１９、ＬＤＤ領域３２０およびチャ
ネル形成領域３２１が画定した。また、この工程ではＰ
ＴＦＴのドレイン領域３２２とソース領域３２３にもリ
ンが添加されるが、前工程でさらに高い濃度のボロンが
添加されていれば、Ｎ型に反転しないためＰ型を維持し
たままとなる。
【００７４】こうしてＮＴＦＴおよびＰＴＦＴに一導電
性を付与する不純物元素を添加したら、ファーネスアニ
ール法、レーザーアニール法、ランプアニール法または
それらの手法を併用して不純物元素の活性化を行った。
【００７５】こうして図３（Ｄ）の状態が得られたら、
酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、樹脂膜また
はそれらの積層膜でなる第１層間絶縁層３２４を形成し
た。そしてコンタクトホールを開けてソース配線３２
５、３２６、ドレイン配線３２７を形成した。（図３
（Ｅ））
【００７６】本実施例では第１層間絶縁層３２４とし
て、最初に窒化珪素膜を５０ｎｍ形成し、さらに酸化珪
素膜を９５０ｎｍ形成した２層構造とした。また、本実
施例ではソース配線およびドレイン配線を、チタン膜１
００ｎｍ、チタンを含むアルミニウム膜３００ｎｍ、チ
タン膜１５０ｎｍをスパッタ法で連続して形成した３層
構造の積層膜をパターニングして形成した。
【００７７】こうして図３（Ｅ）に示すような構造のＣ
ＭＯＳ回路が完成した。本実施例のＣＭＯＳ回路は図１
（Ａ）に示した構造であり、それについての説明は「実
施形態１」で詳細に説明したのでここでの説明は省略す
る。また、図１（Ａ）の構造を得るにあたって、本実施
例の作製工程に限定される必要はない。例えば、ＮＴＦ
Ｔをダブルゲート構造とし、ＰＴＦＴをシングルゲート
構造とするようなことも可能である。
【００７８】なお、本実施例で説明したＣＭＯＳ回路は
ＡＭ−ＬＣＤにおいてはドライバー（駆動）回路（シフ
トレジスタ回路、バッファ回路、レベルシフタ回路、サ
ンプリング回路など）やその他の信号処理回路（分割回
路、Ｄ／Ａコンバータ回路、γ補正回路、オペアンプ回
路など）を構成する基本単位回路である。
【００７９】本実施例ではＮＴＦＴの第１配線をサブゲ
ート配線として用いることで実質的なＧＯＬＤ構造を実
現することができ、ホットキャリア注入による劣化を防
ぐことができる。従って、非常に信頼性の高い回路を形
成することができる。
【００８０】〔実施例２〕本実施例では「実施形態２」
で説明した画素マトリクス回路の作製方法について説明
する。説明には図４、図５を用いる。なお、画素マトリ
クス回路は同一基板上において、実施例１に示したＣＭ
ＯＳ回路と同時に形成されるため、実施例１の作製工程
に対応させて説明する。従って、必要に応じて図３と同
じ符号を使って説明することとする。
【００８１】まず、ガラス基板３００上に酸化タンタル
膜でなる下地膜３０１を形成し、その上に第１配線４０
１a、４０１b、４０１c、容量配線４０２を形成した。
なお、第１配線４０１aは図２（Ａ）の第１配線２０２a
に、第１配線４０１bは図２（Ａ）の第１配線２０２b
に、第１配線４０１cは図２（Ａ）の第１配線２０２cに
相当する。
【００８２】また、容量配線４０２は図２（Ａ）の容量
配線２０３に相当する。また、これら第２配線および容
量配線の材料は実施例１で説明した通りである。
【００８３】次に、実施例１を参考にして第１絶縁層３
０３、画素ＴＦＴの活性層４０３、第２絶縁層３０６、
タンタル膜３０７を形成した。こうして図４（Ａ）の状
態が得られた。なお、同時形成されているＣＭＯＳ回路
は図３（Ａ）の状態にある。
【００８４】次に、レジストマスク４０４a〜４０４cを
形成し、タンタル膜３０７のエッチングを行った。こう
して第２配線４０５a〜４０５cが形成された。なお、第
２配線４０５aは図２（Ａ）の第２配線２０７aに、第２
配線４０５bは図２（Ａ）の第２配線２０７bに、第２配
線４０５cは図２（Ａ）の第２配線２０７cに相当する。
【００８５】次に、後にＬＤＤ領域を形成するためのリ
ン（ｎ-）の添加工程を行い、低濃度不純物領域４０６
〜４０８を形成した。この工程は図３（Ｂ）の工程に対
応する。従って、図４（Ｂ）の工程において、第２配線
の材料や膜厚、およびリンの添加条件は実施例１と同様
である。
【００８６】次に、図３（Ｃ）に相当する工程を行っ
た。この工程では、画素マトリクス回路においてはレジ
ストマスク４０９で全面を覆い、ボロンが全く添加され
ないようにした。（図４（Ｃ））
【００８７】次に、レジストマスク４０９を除去した
後、裏面露光法によりレジストマスク４１０a〜４１０d
を形成した。そして、リン（ｎ+）の添加工程を行い、
ソース領域４１１、ドレイン領域４１２、ＬＤＤ領域４
１３、４１４およびチャネル形成領域４１５、４１６を
形成した。この時、裏面露光条件やリンの添加条件等は
実施例１の図３（Ｄ）の工程に従えば良い。
【００８８】なお、図４（Ｄ）では説明の便宜上、ソー
ス領域やドレイン領域と記載したが、画素ＴＦＴの場合
は画素への充電時と放電時とでソース領域とドレイン領
域が逆転するので明確な区別はない。
【００８９】また、４１７で示される領域はレジストマ
スク４１０dで隠されるため、結果的にＬＤＤ領域４１
３、４１４と同濃度でリンが添加された領域となる。こ
の領域は、第１配線４０２に電圧を印加することで電極
として機能させることができ、第１配線４０２、第１絶
縁層３０３および低濃度不純物領域４１７で保持容量が
形成される。
【００９０】こうしてリンおよびボロンの添加工程が終
了したら、実施例１と同様に不純物元素の活性化工程を
行った。そして、第１層間絶縁層３２４を形成し、コン
タクトホールを形成してソース配線４１８、ドレイン配
線４１９を形成した。こうして図４（Ｅ）の状態を得
た。この時、ＣＭＯＳ回路は図３（Ｅ）の状態となって
いる。
【００９１】次に、ソース配線４１８およびドレイン配
線４１９を覆って第２層間絶縁層４２０を形成した。本
実施例ではパッシベーション膜として３０nm厚の窒化珪
素膜を形成し、その上に７００nm厚のアクリル膜を形成
した。勿論、酸化珪素膜など珪素を主成分とする絶縁膜
を用いても良いし、他の樹脂膜を用いても良い。他の樹
脂膜としては、ポリイミド膜、ポリアミド膜、ＢＣＢ
（ベンゾシクロブテン）膜などを使用することができ
る。
【００９２】次に、１００nm厚のチタン膜でなるブラッ
クマスク４２１を形成した。ブラックマスク４２１は遮
光性を有する膜であれば他の膜を用いても良い。代表的
にはクロム膜、アルミニウム膜、タンタル膜、タングス
テン膜、モリブデン膜、チタン膜またはそれらの積層膜
を用いれば良い。
【００９３】次に第３層間絶縁層４２２を形成した。本
実施例では１μm厚のアクリル膜としたが、第２層間絶
縁層と同様の材料を用いることができる。
【００９４】次に、第３層間絶縁層４２２にコンタクト
ホールを形成し、透明導電膜（代表的にはＩＴＯ膜）で
なる画素電極４２３を形成した。この時、画素電極４２
３はドレイン配線４１９と電気的に接続される。従っ
て、コンタクトホールは非常に深いものとなるので、内
側の側壁がテーパー形状または曲面を有するように形成
すると画素電極が断線するなどの不良を防ぐのに有効で
あった。
【００９５】こうして図５（Ａ）に示すような構造の画
素マトリクス回路が完成した。なお、本実施例では画素
電極として透明導電膜を用いて透過型ＡＭ−ＬＣＤを作
製する例を示したが、画素電極として反射率の高い金属
膜（アルミニウムを主成分とする金属膜など）を用いる
ことで容易に反射型ＡＭ−ＬＣＤを作製することが可能
である。
【００９６】また、図５（Ａ）の状態となった基板をア
クティブマトリクス基板という。本実施例では、実際に
ＡＭ−ＬＣＤを作製した場合の構造も併せて説明する。
【００９７】図５（Ａ）の状態が得られたら、配向膜４
２４を８０nmの厚さに形成した。次に、対向基板を作製
した。対向基板はガラス基板４２５上にカラーフィルタ
４２６、透明電極（対向電極）４２７、配向膜４２８を
形成したものを準備した。そして、それぞれの配向膜４
２４、４２８に対してラビング処理を行い、シール材
（封止材）を用いてアクティブマトリクス基板と対向基
板とを貼り合わせた。そして、その間に液晶４２９を保
持させた。
【００９８】なお、セルギャップを維持するためのスペ
ーサは必要に応じて設ければ良い。従って、対角１イン
チ以下のＡＭ−ＬＣＤのようにスペーサがなくてもセル
ギャップを維持できる場合は特に設けなくても良い。
【００９９】こうして図５（Ｂ）に示す構造のＡＭ−Ｌ
ＣＤ（画素マトリクス回路の部分）が完成した。本実施
例に示した第２層間絶縁層４２０と第３層間絶縁層４２
２は実際には実施例１に示したＣＭＯＳ回路上にも形成
されることになる。また、ブラックマスク４２１や画素
電極４２３を形成すると同時に、それらを構成する材料
で配線を形成し、その配線をＡＭ−ＬＣＤのドライバー
回路や信号処理回路の引き回し配線（第４配線または第
５配線）として用いることも可能である。
【０１００】本実施例の場合、画素ＴＦＴに設けられた
第１配線４０１b、４０１cは最低電源電位に設定した。
こうしておくことで、ホットキャリア注入によってドレ
イン端部に生じたホール（正孔）を第１配線に引き抜く
ことができるため、信頼性の向上に適した構造となる。
勿論、第１配線４０１b、４０１cをフローティング状態
にしておくこともできるが、その場合にはホールの引き
抜き効果を期待できない。
【０１０１】〔実施例３〕本実施例では本願発明の画素
マトリクス回路やＣＭＯＳ回路（具体的にはＣＭＯＳ回
路で形成されたドライバー回路や信号処理回路）を具備
したＡＭ−ＬＣＤの外観を図６に示す。
【０１０２】アクティブマトリクス基板６０１には画素
マトリクス回路６０２、信号線駆動回路（ソースドライ
バー回路）６０３、走査線駆動回路（ゲートドライバー
回路）６０４、信号処理回路（信号分割回路、Ｄ／Ａコ
ンバータ回路、γ補正回路等）６０５が形成され、ＦＰ
Ｃ（フレキシブルプリントサーキット）６０６が取り付
けられている。なお、６０７は対向基板である。
【０１０３】ここでアクティブマトリクス基板６０１上
に形成された各種回路をさらに詳しく図示したブロック
図を図７に示す。
【０１０４】図７において、７０１は画素マトリクス回
路であり、画像表示部として機能する。また、７０２a
はシフトレジスタ回路、７０２bはレベルシフタ回路、
７０２cはバッファ回路である。これらでなる回路が全
体としてゲートドライバー回路を形成している。
【０１０５】なお、図７に示したＡＭ−ＬＣＤのブロッ
ク図ではゲートドライバー回路を、画素マトリクス回路
を挟んで設け、それぞれで同一ゲート配線を共有してい
る、即ち、どちらか片方のゲートドライバーに不良が発
生してもゲート配線に電圧を印加することができるとい
う冗長性を持たせている。
【０１０６】また、７０３aはシフトレジスタ回路、７
０３bはレベルシフタ回路、７０３cはバッファ回路、７
０３dはサンプリング回路であり、これらでなる回路が
全体としてソースドライバー回路を形成している。画素
マトリクス回路を挟んでソースドライバー回路と反対側
にはプリチャージ回路１４が設けられている。
【０１０７】本願発明を用いることで図６に示したよう
な回路を有するＡＭ−ＬＣＤの信頼性を大幅に向上させ
ることができる。その際、ドライバー回路や信号処理回
路を形成するＣＭＯＳ回路は実施例１に従えばよく、画
素マトリクス回路は実施例２に従えば良い。
【０１０８】〔実施例４〕本実施例では、「実施形態
１」に示したＣＭＯＳ回路や「実施形態２」に示した画
素マトリクス回路の構造を異なるものとした場合につい
て説明する。具体的には、回路の要求する仕様に応じて
構造を異ならせる例を示す。
【０１０９】なお、ＣＭＯＳ回路の基本構造は図１
（Ａ）に示した構造、画素マトリクス回路の基本構造は
図２（Ａ）に示した構造であるため、本実施例では必要
箇所のみに符号を付して説明することとする。
【０１１０】まず、図８（Ａ）に示した構造はＮＴＦＴ
のソース側のＬＤＤ領域をなくし、ドレイン側のみにＬ
ＤＤ領域８０１を設けた構造である。ドライバー回路や
信号処理回路に用いられるＣＭＯＳ回路は高速動作を要
求されるため、動作速度を低下させる要因となりうる抵
抗成分は極力排除する必要がある。
【０１１１】本願発明のＣＭＯＳ回路の場合、サブゲー
ト配線として機能する第１配線にゲート電圧を印加する
ことによってＧＯＬＤ構造を実現し、ホットキャリア注
入による劣化を防いでいる。しかしながら、ホットキャ
リア注入が生じるのはチャネル形成領域のドレイン領域
側の端部であり、その部分にゲート電極とオーバーラッ
プした（重なった）ＬＤＤ領域が存在すれば良い。
【０１１２】従って、必ずしもチャネル形成領域のソー
ス領域側の端部にはＬＤＤ領域を設けておく必要はな
く、却ってソース領域側に設けられたＬＤＤ領域が抵抗
成分として働いてしまう恐れがある。そのため、図８
（Ａ）のような構造とすることは動作速度を改善する上
で有効である。
【０１１３】なお、図８（Ａ）の構造はソース領域とド
レイン領域とが入れ替わる画素ＴＦＴのような動作をす
る場合には適用できない。ＣＭＯＳ回路の場合、通常は
ソース領域およびドレイン領域が固定されるため、図８
（Ａ）のような構造を実現することができる。
【０１１４】次に、図８（Ｂ）は基本的には図８（Ａ）
と同様であるが、ＬＤＤ領域８０２の幅が図８（Ａ）よ
りも狭く形成されている。具体的には０．０５〜０．５
μm（好ましくは０．１〜０．３μm）とする。図８
（Ｂ）の構造はソース領域側の抵抗成分をなくすだけで
なく、ドレイン領域側の抵抗成分を極力減らすような構
造となっている。
【０１１５】このような構造は実際にはシフトレジスタ
回路のように３〜５Ｖといった低電圧で駆動し、高速動
作を要求するような回路に適している。動作電圧が低い
のでＬＤＤ領域（厳密にはゲート電極にオーバーラップ
したＬＤＤ領域）が狭くなってもホットキャリア注入の
問題は顕在化しない。
【０１１６】勿論、場合によってはシフトレジスタ回路
のみＮＴＦＴのＬＤＤ領域を完全になくすようなことも
できる。その場合、同じドライバー回路内でも、シフト
レジスタ回路のＮＴＦＴにはＬＤＤ領域がなく、他の回
路には図１（Ａ）や図８（Ｂ）に示した構造を採用する
ようなこともできる。
【０１１７】次に、図８（Ｃ）はＮＴＦＴをダブルゲー
ト構造、ＰＴＦＴをシングルゲート構造としたＣＭＯＳ
回路の例である。この場合、チャネル形成領域８０３、
８０４のドレイン領域に近い側のみの端部にＬＤＤ領域
８０５、８０６を設ける。
【０１１８】図３（Ｄ）に示したようにＬＤＤ領域の幅
は裏面露光工程における光の回り込み量で決定するが、
マスク合わせによってレジストマスクを形成すれば自由
にマスク設計を行うことができる。図８（Ｃ）に示した
構造においてもマスクを用いれば片側のみにＬＤＤ領域
を設けることは容易である。
【０１１９】しかし、本実施例のようにゲート配線（第
２配線）８０７a、８０７bと第１配線８０８、８０９と
をずらして形成することで、裏面露光法を用いても片側
のみにＬＤＤ領域を形成することが可能となる。
【０１２０】このような構造とすることでソース領域側
のＬＤＤ領域による抵抗成分をなくし、ダブルゲート構
造とすることでソース−ドレイン間にかかる電界を分散
させて緩和する効果がある。
【０１２１】次に、図８（Ｄ）の構造は画素マトリクス
回路の一実施形態である。図８（Ｄ）の構造の場合、ソ
ース領域またはドレイン領域に近い片側のみにＬＤＤ領
域８０９、８１０を設ける。即ち、二つのチャネル形成
領域８１１と８１２の間にはＬＤＤ領域を設けない構造
とする。
【０１２２】画素ＴＦＴの場合、充電と放電を繰り返す
動作を行うためソース領域とドレイン領域とが頻繁に入
れ替わることになる。従って、図８（Ｄ）の構造とする
ことでどちらがドレイン領域となってもチャネル形成領
域のドレイン領域側にＬＤＤ領域を設けた構造となる。
逆に、チャネル形成領域８１１と８１２の間の領域は電
界集中がないので抵抗成分となるＬＤＤ領域をなくした
方がオン電流（ＴＦＴがオン状態にある時に流れる電
流）を大きくするには有効である。
【０１２３】なお、図８（Ａ）〜（Ｄ）の構造におい
て、ソース領域側のチャネル形成領域の端部にはＬＤＤ
領域を設けない構造としているが、幅の狭いものであれ
ば設けられていても構わない。そのような構造はマスク
合わせによってレジストマスクを形成しても良いし、第
１配線と第２配線の位置を調節した上で裏面露光法を用
いて形成しても良い。
【０１２４】なお、本実施例の構成は実施例１、２と組
み合わせられることは言うまでもなく、実施例３に示し
たＡＭ−ＬＣＤに用いても良い。
【０１２５】〔実施例５〕本実施例では実施例２に示し
た画素マトリクス回路とは異なる構造の保持容量を形成
した場合について説明する。説明には図９を用いる。な
お、基本的な構造は図２（Ａ）に示したものと同じであ
るので、本実施例では必要箇所のみに符号を付して説明
することとする。
【０１２６】まず、図９（Ａ）に示した構造は保持容量
を、活性層（具体的にはドレイン領域からの延長部分９
０４）９０１、第２絶縁層９０２および第２配線と同一
層に形成された容量配線９０３とで形成する。この場
合、保持容量の電極として機能する領域９０４は容量配
線９０３がマスクとなるため導電型を付与する不純物元
素が添加されず、容量配線９０３に常に電圧を印加して
活性層に反転層が形成された状態を維持しなければらな
い。
【０１２７】また、図９（Ｂ）の構造は、図２（Ａ）に
示した保持容量の構造と図９（Ａ）に示した保持容量の
構造とを組み合わせた例である。具体的には、第１配線
と同一層の第１容量配線９０５、第１絶縁層９０６およ
び活性層９０７で第１保持容量を形成し、活性層９０７
（正確には９０８で示される領域）、第２絶縁層９０９
および第２配線と同一層の第２容量配線９１０で第２保
持容量を形成する。
【０１２８】この構造では工程数をなんら増やすことな
く、図２（Ａ）や図９（Ａ）に示した保持容量の構造の
２倍近い容量を確保することが可能である。特に、ＡＭ
−ＬＣＤが高精細になれば開口率を稼ぐために、保持容
量の面積を小さくすることが必要となる。そのような場
合に図９（Ｂ）の構造は有効である。
【０１２９】なお、本実施例の構造を実施例３に示した
ＡＭ−ＬＣＤに対して用いることは有効である。
【０１３０】〔実施例６〕本実施例では図１（Ａ）に示
したＣＭＯＳ回路や図２（Ａ）に示した画素マトリクス
回路において、第２配線の一部の構造を変えた場合の例
を図１０に示す。なお、図１０（Ａ）において図１
（Ａ）または図２（Ａ）と同じ構成の部分には同一の符
号を付している。
【０１３１】図１０（Ａ）のＣＭＯＳ回路は、第２配線
のうち電源供給部に相当する部分のみ第１導電層１００
１a、第２導電層１００１bとを積層して形成した積層膜
１００１で構成する。本明細書中では１００１で示した
配線構造をクラッド構造と呼ぶ。
【０１３２】このようなクラッド構造において、第１導
電層１００１aの材料としてはタンタル、チタン、クロ
ム、タングステン、モリブデン、またはシリコンから選
ばれた元素を主成分とする導電膜、或いは前記元素を組
み合わせた合金膜やシリサイド膜を用いることができ
る。また、第２導電層１００１bの材料としては銅また
はアルミニウムを主成分とする（成分比が５０％以上）
金属膜を用いることが望ましい。
【０１３３】このような構造とした場合、第２配線の電
源供給部（図１（Ｂ）の１０７dで示される部分）は第
１導電層１００１aを第２導電層１００１bで覆った構造
となる。ただし、この構造では第１導電層１００１aの
構成元素であるアルミニウムや銅が第２絶縁層（第２配
線の下地になる絶縁層）中に拡散する恐れがある。その
ため、第２絶縁層の表面に窒化珪素膜を設けておくと、
アルミニウムや銅の拡散を効果的に防止することが可能
である。
【０１３４】また、本実施例の構造は画素マトリクス回
路に対しても適用できる。図１０（Ｂ）の画素マトリク
ス回路は、第２配線（ゲート配線）および容量配線がタ
ンタル膜のみの単層構造でなり、ゲート配線の中でも配
線抵抗を抑えたい部分（図２（Ｂ）の２０７aに相当す
る部分）には上記クラッド構造を採用している。
【０１３５】勿論、図１０（Ａ）、図１０（Ｂ）に示し
た回路はどちらも同一基板上に同時形成されることは言
うまでもない。
【０１３６】また、実施例３のＡＭ−ＬＣＤに適用する
こともできるし、実施例４、５に示した構成と組み合わ
せることも可能である。
【０１３７】〔実施例７〕本実施例では図１（Ａ）に示
したＣＭＯＳ回路や図２（Ａ）に示した画素マトリクス
回路において、ＮＴＦＴのＬＤＤ領域の配置を異なるも
のとした場合の例を図１１に示す。なお、図１１（Ａ）
において図１（Ａ）または図２（Ａ）と同じ構成の部分
には同一の符号を付している。
【０１３８】図１１（Ａ）に示したＣＭＯＳ回路では、
ＮＴＦＴのゲート電極１１０１がＬＤＤ領域１１０２に
重なっている部分と重なっていない部分とを有する構造
となっている。この構造において、ゲート電極１１０１
がＬＤＤ領域１１０２に重なっている部分の長さは０．
１〜３．５μm（代表的には０．１〜０．５μm、好まし
くは０．１〜０．３μm）とし、ゲート電極１１０１が
ＬＤＤ領域１１０２に重なっていない部分の長さは０．
５〜３．５μm（代表的には１．５〜２．５μm）とすれ
ば良い。
【０１３９】このような構造では、ゲート電極１１０１
とＬＤＤ領域１１０２とが重なる部分では実質的にＧＯ
ＬＤ構造と同様の効果を示し、重ならない部分では実質
的にＬＤＤ構造と同様の効果を示す。なお、この重なり
加減はマスク合わせで決定しても良いし、光の回り込み
量の制御によって実現しても良い。
【０１４０】このような構造の特徴としては、ゲート電
極に重なったＬＤＤ領域によりオン電流の劣化が防が
れ、さらにその外側に設けられたゲート電圧が印加され
ないＬＤＤ領域によりオフ電流の増加が防がれる。従っ
て、ＣＭＯＳ回路において、オフ電流も抑えたい場合に
は図１１（Ａ）の構造が有効である。
【０１４１】図１１（Ｂ）に示した画素マトリクス回路
の場合も同様であり、画素ＴＦＴのゲート電極１１０
３、１１０４はどちらもＬＤＤ領域１１０５、１１０６
がゲート電極１１０３、１１０４と重なる領域および重
ならない領域を有した構造となっている。この場合、第
１配線２０２b、２０２cはサブゲート配線として機能さ
せないので、ゲート電極１１０３、１１０４のみでチャ
ネル形成領域の電荷が制御される。
【０１４２】「実施形態２」で説明した画素ＴＦＴの構
造では、画素ＴＦＴが完全なＬＤＤ構造として動作する
ような構造となっている。しかしながら、図１１（Ｂ）
の構造とすることでホットキャリア注入に強い（オン電
流の劣化がない又は抑制された）画素ＴＦＴを実現する
ことができる。
【０１４３】なお、本実施例の構造は実施例３のＡＭ−
ＬＣＤに適用することもできるし、実施例４〜６に示し
た構成とも自由に組み合わせることが可能である。
【０１４４】〔実施例８〕本実施例ではドライバー回路
に用いるＣＭＯＳ回路において、ＮＴＦＴのオフ電流を
低減するための構造について図１２を用いて説明する。
【０１４５】図１２において、ＮＴＦＴのＬＤＤ領域１
２０１、１２０２は、実質的に第１配線１０２aに重な
っている部分と重なっていない部分とに区別できる。従
って、第１配線１０２aにゲート電圧が印加された際、
図１２のＮＴＦＴはゲート電極に重なったＬＤＤ領域の
外側に、ゲート電極に重なっていないＬＤＤ領域を有す
る構造となる。
【０１４６】このような構造は実施例７でも説明したよ
うに、ＧＯＬＤ構造の利点であるオン電流の劣化を防ぐ
効果を有し、且つ、ＧＯＬＤ構造の欠点であるオフ電流
の増加を抑制した電気特性を得ることができる。従っ
て、非常に優れた信頼性を有するＣＭＯＳ回路を実現す
ることが可能である。
【０１４７】また、ここではＣＭＯＳ回路の場合を例に
とって説明したが、本実施例の構造を画素マトリクス回
路に適用しても構わない。
【０１４８】また、本実施例の構造を実現するために
は、実施例１の図３（Ｄ）に示した工程において裏面露
光法を用いなければ良い。即ち、通常のマスク合わせに
より第１配線よりも幅の広いレジストマスクを設け、そ
の後、リン（ｎ+）の添加工程を行えば本実施例の構造
を容易に得ることができる。
【０１４９】なお、ＬＤＤ領域の長さ（ゲート電極に重
なっている部分と重なっていない部分の長さ）は実施例
７に示した範囲を参考にすれば良い。
【０１５０】なお、本実施例の構成は実施例３のＡＭ−
ＬＣＤに適用することもできるし、実施例４〜７に示し
た構成とも自由に組み合わせることが可能である。
【０１５１】〔実施例９〕本実施例では、実施例１また
は実施例２に示した活性層を形成するにあたってレーザ
ー結晶化以外の手段を用いた場合について説明する。
【０１５２】具体的には、活性層として用いる結晶質半
導体膜を、触媒元素を用いた熱結晶化法により形成する
例を示す。触媒元素を用いる場合、特開平７−１３０６
５２号公報（米国出願番号０８／３２９，６４４または
米国出願番号０８／４３０，６２３に対応）、特開平８
−７８３２９号公報で開示された技術を用いることが望
ましい。特に触媒元素としてはニッケルが好適である。
【０１５３】なお、本実施例の構成は実施例１乃至実施
例８の全ての構成と自由に組み合わせることが可能であ
る。
【０１５４】〔実施例１０〕本実施例は活性層を形成す
る方法として、実施例９に示した熱結晶化法を用い、そ
こで用いた触媒元素を結晶質半導体膜から除去する工程
を行った例を示す。本実施例ではその方法として、特開
平１０−１３５４６８号公報（米国出願番号０８／９５
１，１９３に対応）または特開平１０−１３５４６９号
公報（米国出願番号０８／９５１，８１９に対応）に記
載された技術を用いる。
【０１５５】同公報に記載された技術は、非晶質半導体
膜の結晶化に用いた触媒元素を結晶化後にハロゲンのゲ
ッタリング作用を用いて除去する技術である。同技術を
用いることで、結晶質半導体膜中の触媒元素の濃度を１
×１０17atoms/cm3以下、好ましくは１×１０16atoms/c
m3にまで低減することができる。
【０１５６】なお、本実施例の構成は実施例１乃至実施
例９の全ての構成と自由に組み合わせることが可能であ
る。
【０１５７】〔実施例１１〕本実施例は活性層を形成す
る方法として、実施例９に示した熱結晶化法を用い、そ
こで用いた触媒元素を結晶質半導体膜から除去する工程
を行った例を示す。本実施例ではその方法として、特開
平１０−２７０３６３号公報（米国出願番号０９／０５
０，１８２に対応）に記載された技術を用いる。
【０１５８】同公報に記載された技術は、非晶質半導体
膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタ
リング作用を用いて除去する技術である。同技術を用い
ることで、結晶質半導体膜中の触媒元素の濃度を１×１
０17atoms/cm3以下、好ましくは１×１０16atoms/cm3に
まで低減することができる。
【０１５９】なお、本実施例の構成は実施例１乃至実施
例１０の全ての構成と自由に組み合わせることが可能で
ある。
【０１６０】〔実施例１２〕本実施例では、実施例１１
で示したリンによるゲッタリング工程の別形態について
説明する。なお、基本的な工程は図１に従うものである
ので、相違点のみに着目して説明する。
【０１６１】まず、実施例１の工程に従って図３（Ｄ）
の状態を得た。図１３（Ａ）は図３（Ｄ）の状態からレ
ジストマスク３１７a〜３１７dを除去した状態を表して
いる。ただし、ＴＦＴの活性層となる半導体層の形成に
は実施例９に示した熱結晶化技術を用いている。
【０１６２】この時、ＮＴＦＴのソース領域３１８及び
ドレイン領域３１９、並びにＰＴＦＴのソース領域３２
２及びドレイン領域３２３には１×１０19〜１×１０21
atoms/cm3（好ましくは５×１０20atoms/cm3）の濃度で
リンが含まれている。
【０１６３】本実施例ではこの状態で、窒素雰囲気中で
５００〜８００℃、１〜２４時間、例えば６００℃、１
２時間の加熱処理の工程を行う。この工程により、添加
された１３族または１５族に属する不純物元素を活性化
することができた。さらに、結晶化工程の後残存してい
た触媒元素（本実施例ではニッケル）が矢印の方向に移
動し、前述のソース領域及びドレイン領域に含まれたリ
ンの作用によって同領域にゲッタリング（捕獲）するこ
とができた。その結果、チャネル形成領域からニッケル
を１×１０17atoms/cm3以下にまで低減することができ
た。（図１３（Ｂ））
【０１６４】図１３（Ｂ）の工程が終了したら、以降の
工程は実施例１の工程に従えば、図３（Ｅ）に示すよう
なＣＭＯＳ回路を作製することができる。勿論、同様の
ことが画素マトリクス回路でも行われることは言うまで
もない。
【０１６５】なお、本実施例の構成は実施例１乃至実施
例１１の全ての構成と自由に組み合わせることが可能で
ある。
【０１６６】〔実施例１３〕本実施例では実施例１とは
異なる工程順でＣＭＯＳ回路を作製した場合について図
１４を用いて説明する。なお、リンの代わりに他の１５
族に属する元素を用いても良いし、ボロンの代わりに他
の１３族に属する元素を用いても良い。
【０１６７】まず、実施例１の工程に従って、図３
（Ｂ）の工程までを終了させた。図１４（Ａ）は図３
（Ｂ）と同じ状態を図示しており、同一の符号を付して
いる。この工程はリン（ｎ-）の添加工程であり、低濃
度不純物領域３１０、３１１が形成された。
【０１６８】次に、レジストマスク３０８a、３０８bを
除去した後、裏面露光法を用いてレジストマスク１１
a、１１bを形成した。そして、実施例１と同様の添加条
件でリン（ｎ+）の添加工程を行い、ＮＴＦＴのソース
領域１２、ドレイン領域１３、ＬＤＤ領域１４およびチ
ャネル形成領域１５を形成した。（図１４（Ｂ））
【０１６９】次に、レジストマスク１１a、１１bを除去
した後、レジストマスク１６a〜１６dを形成し、タンタ
ル膜３０９bをエッチングして第２配線１７a〜１７cを
形成した。そして、この状態で実施例１の添加条件に従
ってボロン（ｐ++）の添加工程を行い、ＰＴＦＴのドレ
イン領域１８、ソース領域１９およびチャネル形成領域
２０を形成した。（図１４（Ｃ））
【０１７０】本実施例の場合、ボロンを添加するまでは
ＰＴＦＴの活性層にはリンが添加されていないので、ボ
ロンの添加量を最小限に抑えることができる。そのた
め、製造工程のスループットが向上する。
【０１７１】こうして図１４（Ｃ）の工程が終了した
ら、この後は実施例１の工程に従ってＣＭＯＳ回路を作
製すれば良い。構造としては図３（Ｅ）に示した構造が
実現されるが、実施例１との違いはＰＴＦＴのソース領
域およびドレイン領域にリンが含まれていない点であ
る。
【０１７２】なお、本実施例の作製工程は、実施例１に
おいて１３族に属する元素または１５族に属する元素の
添加工程の順序を変えたのみであるから、その他の条件
については実施例１を参考にすれば良い。
【０１７３】また、本実施例の作製工程はＣＭＯＳ回路
を例にとって説明しているが、同時に画素マトリクス回
路をも形成できることは言うまでもない。
【０１７４】また、本実施例の構成は実施例４〜１１の
如何なる実施例とも自由に組み合わせることが可能であ
る。
【０１７５】〔実施例１４〕本実施例では実施例１とは
異なる工程順でＣＭＯＳ回路を作製した場合について図
１５を用いて説明する。なお、リンの代わりに他の１５
族に属する元素を用いても良いし、ボロンの代わりに他
の１３族に属する元素を用いても良い。
【０１７６】まず、実施例１の工程に従って、図３
（Ａ）の工程までを終了させた。次に、レジストマスク
２１a〜２１dを形成した後、タンタル膜３０７をエッチ
ングし、タンタル膜２２a、第２配線２２b〜２２dを形
成した。そして、実施例１と同様の添加条件でボロン
（ｐ++）の添加工程を行い、ＰＴＦＴのドレイン領域２
３、ソース領域２４およびチャネル形成領域２５を形成
した。（図１５（Ａ））
【０１７７】次に、レジストマスク２１a〜２１dを除去
した後、レジストマスク２６a、２６bを形成した。次
に、タンタル膜２２aをエッチングして第２配線２７を
形成した。そして、実施例１と同様の添加条件でリン
（ｎ-）の添加工程を行い、低濃度不純物領域２８、２
９を形成した。（図１５（Ｂ））
【０１７８】次に、レジストマスク２６a、２６bを除去
した後、裏面露光法を用いてレジストマスク３０a〜３
０dを形成し、実施例１の添加条件に従ってリン（ｎ+）
の添加工程を行い、ＮＴＦＴのソース領域３１、ドレイ
ン領域３２、ＬＤＤ領域３３およびチャネル形成領域３
４を形成した。（図１５（Ｃ））
【０１７９】本実施例の場合、図１５（Ｃ）の工程によ
ってＰＴＦＴの活性層にもリンが添加されるので、ドレ
イン領域３５およびソース領域３６にはＮＴＦＴのソー
ス領域３１およびドレイン領域３２と同濃度のリンが含
まれている。
【０１８０】こうして図１５（Ｃ）の工程が終了した
ら、この後は実施例１の工程に従ってＣＭＯＳ回路を作
製すれば良い。構造としては図３（Ｅ）に示した構造が
実現される。
【０１８１】なお、本実施例の作製工程は、実施例１に
おいて１３族に属する元素または１５族に属する元素の
添加工程の順序を変えたのみであるから、その他の条件
については実施例１を参考にすれば良い。
【０１８２】また、本実施例の作製工程はＣＭＯＳ回路
を例にとって説明しているが、同時に画素マトリクス回
路をも形成できることは言うまでもない。
【０１８３】また、本実施例の構成は実施例４〜１２の
如何なる実施例とも自由に組み合わせることが可能であ
る。
【０１８４】〔実施例１５〕本実施例では実施例１とは
異なる工程順でＣＭＯＳ回路を作製した場合について図
１６を用いて説明する。なお、リンの代わりに他の１５
族に属する元素を用いても良いし、ボロンの代わりに他
の１３族に属する元素を用いても良い。
【０１８５】まず、実施例１４（実施例１も参考にす
る）の工程に従って、図１５（Ａ）の工程までを終了さ
せた。図１６（Ａ）は図１５（Ａ）と同じ状態を図示し
ており、同一の符号を付している。この工程はボロン
（ｐ++）の添加工程であり、ＰＴＦＴのドレイン領域２
３、ソース領域２４およびチャネル形成領域２５が形成
された。
【０１８６】次に、レジストマスク２１a〜２１dを除去
した後、レジストマスク３８a、３８bを形成した。そし
て、タンタル膜２２aをエッチングして第２配線３９を
形成した。次に、実施例１と同様の添加条件でリン（ｎ
+）の添加工程を行い、高濃度不純物領域４０、４１を
形成した。（図１６（Ｂ））
【０１８７】次に、レジストマスク３８a、３８bを除去
した後、レジストマスク４２a、４２bを形成し、第２配
線３９を再びエッチングして、第２配線４３を形成し
た。そして、実施例１の添加条件に従ってリン（ｎ-）
の添加工程を行い、ＮＴＦＴのソース領域４４、ドレイ
ン領域４５、ＬＤＤ領域４６およびチャネル形成領域４
７を形成した。（図１６（Ｃ））
【０１８８】本実施例の特徴としてはボロンを添加した
後にＰＴＦＴの活性層には全くリンが添加されないとい
う点が挙げられる。後にリンが添加される場合にはリン
によってＮ型に反転しないように予めボロンを多めに添
加しておく必要があるが、本実施例の場合にはそのよう
な心配がない。そのため、ボロンの添加量を最小限に抑
えることができるので、製造工程のスループットが向上
する。
【０１８９】こうして図１６（Ｃ）の工程が終了した
ら、この後は実施例１の工程に従ってＣＭＯＳ回路を作
製すれば良い。構造としては図３（Ｅ）に示した構造が
実現されるが、実施例１との違いはＰＴＦＴのソース領
域およびドレイン領域にリンが含まれていない点であ
る。
【０１９０】なお、本実施例の作製工程は、実施例１に
おいて１３族に属する元素または１５族に属する元素の
添加工程の順序を変えたのみであるから、その他の条件
については実施例１を参考にすれば良い。
【０１９１】また、本実施例の作製工程はＣＭＯＳ回路
を例にとって説明しているが、同時に画素マトリクス回
路をも形成できることは言うまでもない。
【０１９２】また、本実施例の構成は実施例４〜１１の
如何なる実施例とも自由に組み合わせることが可能であ
る。
【０１９３】〔実施例１６〕本実施例では実施例１とは
異なる工程順でＣＭＯＳ回路を作製した場合について図
１７を用いて説明する。なお、リンの代わりに他の１５
族に属する元素を用いても良いし、ボロンの代わりに他
の１３族に属する元素を用いても良い。
【０１９４】まず、実施例１の工程に従って、図３
（Ａ）の工程までを終了させた。次に、レジストマスク
４８a、４８bを形成した後、タンタル膜３０７をエッチ
ングし、第２配線４９a、タンタル膜４９bを形成した。
そして、実施例１と同様の添加条件でリン（ｎ+）の添
加工程を行い、ＮＴＦＴの活性層に高濃度不純物領域５
０、５１を形成した。（図１７（Ａ））
【０１９５】次に、レジストマスク４８a、４８bを除去
した後、レジストマスク５２a、５２bを形成した。次
に、実施例１と同様の添加条件でリン（ｎ-）の添加工
程を行った。この工程によりＮＴＦＴのソース領域５
４、ドレイン領域５５、ＬＤＤ領域５６およびチャネル
形成領域５７が形成された。（図１７（Ｂ））
【０１９６】次に、レジストマスク５２a、５２bを除去
した後、レジストマスク５８a〜５８dを形成し、タンタ
ル膜４９bのエッチングを行って、第２配線５９a〜５９
cを形成した。そして、実施例１の添加条件に従ってボ
ロン（ｐ++）の添加工程を行い、ＰＴＦＴのドレイン領
域６０、ドレイン領域６１およびチャネル形成領域６２
を形成した。（図１７（Ｃ））
【０１９７】本実施例の場合、ボロンを添加するまでは
ＰＴＦＴの活性層にはリンが添加されていないので、ボ
ロンの添加量を最小限に抑えることができる。そのた
め、製造工程のスループットが向上する。
【０１９８】こうして図１７（Ｃ）の工程が終了した
ら、この後は実施例１の工程に従ってＣＭＯＳ回路を作
製すれば良い。構造としては図３（Ｅ）に示した構造が
実現される。
【０１９９】なお、本実施例の作製工程は、実施例１に
おいて１３族に属する元素または１５族に属する元素の
添加工程の順序を変えたのみであるから、その他の条件
については実施例１を参考にすれば良い。
【０２００】また、本実施例の作製工程はＣＭＯＳ回路
を例にとって説明しているが、同時に画素マトリクス回
路をも形成できることは言うまでもない。
【０２０１】また、本実施例の構成は実施例４〜１１の
如何なる実施例とも自由に組み合わせることが可能であ
る。
【０２０２】〔実施例１７〕本実施例では実施例１とは
異なる工程順でＣＭＯＳ回路を作製した場合について図
１８を用いて説明する。なお、リンの代わりに他の１５
族に属する元素を用いても良いし、ボロンの代わりに他
の１３族に属する元素を用いても良い。
【０２０３】まず、実施例１６（実施例１も参考にす
る）の工程に従って、図１７（Ａ）の工程までを終了さ
せた。図１８（Ａ）は図１７（Ａ）と同じ状態を図示し
ており、同一の符号を付している。この工程はリン（ｎ
+）の添加工程であり、ＮＴＦＴの活性層に高濃度不純
物領域５０、５１が形成された。
【０２０４】次に、レジストマスク４８a、４８bを除去
した後、レジストマスク６３a〜６３dを形成した。そし
て、タンタル膜４９bをエッチングして第２配線６４a〜
６４cを形成した。次に、実施例１と同様の添加条件で
ボロン（ｐ++）の添加工程を行い、ＰＴＦＴのドレイン
領域６５、ソース領域６６およびチャネル形成領域６７
を形成した。（図１８（Ｂ））
【０２０５】次に、レジストマスク６３a〜６３dを除去
した後、レジストマスク６８a、６８bを形成し、第２配
線４９aを再びエッチングして、第２配線６９を形成し
た。そして、実施例１の添加条件に従ってリン（ｎ-）
の添加工程を行い、ＮＴＦＴのソース領域７０、ドレイ
ン領域７１、ＬＤＤ領域７２およびチャネル形成領域７
３を形成した。（図１８（Ｃ））
【０２０６】本実施例の特徴としてはＰＴＦＴの活性層
には全くリンが添加されないという点が挙げられる。前
後の工程でリンが添加される場合にはリンによってＮ型
に反転しないようにボロンを多めに添加する必要がある
が、本実施例の場合にはそのような心配がない。そのた
め、ボロンの添加量を最小限に抑えることができるの
で、製造工程のスループットが向上する。
【０２０７】こうして図１８（Ｃ）の工程が終了した
ら、この後は実施例１の工程に従ってＣＭＯＳ回路を作
製すれば良い。構造としては図３（Ｅ）に示した構造が
実現されるが、実施例１との違いはＰＴＦＴのソース領
域およびドレイン領域にリンが含まれていない点であ
る。
【０２０８】なお、本実施例の作製工程は、実施例１に
おいて１３族に属する元素または１５族に属する元素の
添加工程の順序を変えたのみであるから、その他の条件
については実施例１を参考にすれば良い。
【０２０９】また、本実施例の作製工程はＣＭＯＳ回路
を例にとって説明しているが、同時に画素マトリクス回
路をも形成できることは言うまでもない。
【０２１０】また、本実施例の構成は実施例４〜１１の
如何なる実施例とも自由に組み合わせることが可能であ
る。
【０２１１】〔実施例１８〕実施例１５の作製工程に従
った場合、図１６（Ａ）、（Ｂ）、（Ｃ）を見ても分か
るようにＰＴＦＴの活性層に対してリンが添加されな
い。そのため、実施例１２に示した工程（結晶化に用い
た触媒元素をソース領域またはドレイン領域に添加され
たリンによってゲッタリングする工程）を実施すること
はできない。
【０２１２】しかしながら、図１６（Ｂ）でレジストマ
スク３８a、３８bを形成する際に、ＰＴＦＴとなる領域
の上にはレジストマスクを形成しないようにすればＰＴ
ＦＴの活性層にもリンを添加しておくことが可能とな
る。
【０２１３】ただし、その場合にはＰＴＦＴは第２配線
２２bのみがドーピング工程のマスクとして用いられる
ため、完全にマスクとして機能しうることが前提とな
る。即ち、タンタル膜でなる第２配線２２bの膜厚が２
５０nm以上（好ましくは３５０nm以上）であることが望
ましい。それ以下になるとＰＴＦＴのチャネル形成領域
２５の中にリンが到達してしまう恐れがある。
【０２１４】なお、本実施例の構成は実施例４〜１２の
如何なる実施例とも自由に組み合わせることが可能であ
る。
【０２１５】〔実施例１９〕本実施例では実施例１５に
示した作製工程においてパターニング回数を削減した場
合の例について図１９を用いて説明する。
【０２１６】まず、実施例１５の作製工程に従って図１
６（Ｂ）の状態を得た。そして、その状態で等方的なエ
ッチング手法によって第２配線３９をエッチングする。
この工程では第２配線３９が側面から横方向にエッチン
グされ、線幅の細くなった第２配線７４が形成された。
（図１９（Ａ））
【０２１７】次に、レジストマスク３８a、３８ｂを除
去した後、実施例１と同様の添加条件でリン（ｎ-）の
添加工程を行い、ＮＴＦＴのソース領域７５、ドレイン
領域７６、ＬＤＤ領域７７およびチャネル形成領域７８
を形成した。また、同時にＰＴＦＴのドレイン領域７９
およびソース領域８０にもＬＤＤ領域７７と同濃度のリ
ンが添加された。但し、ＰＴＦＴのチャネル形成領域８
１にはＰＴＦＴのゲート電極として機能する第２配線が
マスクとなり、リンは添加されなかった。（図１９
（Ｂ））
【０２１８】こうして図１９（Ｂ）の工程が終了した
ら、この後は実施例１の工程に従ってＣＭＯＳ回路を作
製すれば良い。構造としては図３（Ｅ）に示した構造が
実現されるが、実施例１との違いはＰＴＦＴのソース領
域およびドレイン領域にはＮＴＦＴのＬＤＤ領域と同濃
度のリンが含まれている点である。
【０２１９】本実施例の場合、図１９（Ｂ）の工程では
第２配線がマスクとして機能するため、チャネル形成領
域７８、８１にはリンが添加されないような膜厚として
おくことが必要である。しかし、本実施例の作製工程に
従えばパターニングのマスク数を１枚減らすことができ
るのでスループットが向上する。
【０２２０】なお、本実施例の作製工程において、ボロ
ンは他の１３族に属する元素としても良いし、リンは他
の１５族に属する元素としても良い。また、特に説明の
ないその他の条件については実施例１を参考にすれば良
い。
【０２２１】また、本実施例の作製工程はＣＭＯＳ回路
を例にとって説明しているが、同時に画素マトリクス回
路をも形成できることは言うまでもない。
【０２２２】なお、本実施例の構成は実施例４〜１１の
如何なる実施例とも自由に組み合わせることができる。
また、実施例１８と組み合わせることによって、実施例
１２との組み合わせも可能となる。
【０２２３】〔実施例２０〕本実施例では実施例１６に
示した作製工程においてパターニング回数を削減した場
合の例について図２０を用いて説明する。
【０２２４】まず、実施例１６の作製工程に従って図１
７（Ａ）の状態を得た。そして、その状態で等方的なエ
ッチング手法によって第２配線４９aをエッチングす
る。この工程では第２配線４９aが側面から横方向にエ
ッチングされ、線幅の細くなった第２配線８２aが形成
された。なお、ＰＴＦＴを覆うタンタル膜４９bも同時
にエッチングされ、タンタル膜８２bが形成された。
（図２０（Ａ））
【０２２５】次に、レジストマスク４８a、４８ｂを除
去した後、実施例１と同様の添加条件でリン（ｎ-）の
添加工程を行い、ＮＴＦＴのソース領域８３、ドレイン
領域８４、ＬＤＤ領域８５およびチャネル形成領域８６
を形成した。（図２０（Ｂ））
【０２２６】こうして図２０（Ｂ）の工程が終了した
ら、実施例１６の作製工程に従って図１７（Ｃ）の工程
を行った。この後は実施例１の工程に従ってＣＭＯＳ回
路を作製すれば良い。構造としては図３（Ｅ）に示した
構造が実現される。
【０２２７】本実施例の場合、図２０（Ｂ）の工程では
第２配線がマスクとして機能するため、チャネル形成領
域８５およびＰＴＦＴの活性層にはリンが添加されない
ような膜厚としておくことが必要である。しかし、本実
施例の作製工程に従えばパターニングのマスク数を１枚
減らすことができるのでスループットが向上する。
【０２２８】なお、本実施例の作製工程において、ボロ
ンは他の１３族に属する元素としても良いし、リンは他
の１５族に属する元素としても良い。また、特に説明の
ないその他の条件については実施例１を参考にすれば良
い。
【０２２９】また、本実施例の作製工程はＣＭＯＳ回路
を例にとって説明しているが、同時に画素マトリクス回
路をも形成できることは言うまでもない。
【０２３０】なお、本実施例の構成は実施例４〜１１の
如何なる実施例とも自由に組み合わせることができる。
また、実施例１８と組み合わせることによって、実施例
１２との組み合わせも可能となる。
【０２３１】〔実施例２１〕本実施例では第１配線また
は第２配線の材料としてタンタル膜以外の材料を用いた
場合について説明する。説明は図２１を用いて行う。な
お、本実施例は、実施例１０に示したような、７００〜
１１５０℃といった高い温度での熱処理工程を含む作製
工程において特に有効な技術である。
【０２３２】第１配線は活性層の形成よりも前に形成さ
れているため、活性層を熱酸化するような工程が含まれ
ると、第１配線も高い熱処理が加えられることになる。
その時、第１配線を形成する成分元素が酸素と結びつく
ことで、配線抵抗が増加するといった問題が生じうる。
本実施例はそのような問題に対する技術である。
【０２３３】本実施例の場合、図２１（Ａ）に示すよう
に基板として耐熱性の高い石英基板９０を用いた。勿
論、熱酸化膜を設けたシリコン基板や絶縁膜を設けたセ
ラミックス基板等を用いても構わない。
【０２３４】そして第１配線９１a〜９１cの材料として
は、タングステンシリサイド（ＷＳｉｘ：ｘ＝２〜２
５）膜９１a1とシリコン（Ｓｉ）膜９１a2とを積層した
積層膜を用いた。勿論、この順序は逆でも良いし、シリ
コン膜でタングステンシリサイド膜を挟んだ三層構造と
しても構わない。
【０２３５】図２１（Ｂ）は画素マトリクス回路である
が、この場合にも第１配線９２a〜９２cおよび容量配線
９３を、タングステンシリサイド膜とシリコン膜との積
層膜とした。
【０２３６】このような材料を用いることで後に７００
〜１１５０℃といった高い温度で熱処理工程を行っても
タングステンシリサイド膜９１a1の配線抵抗の増加を招
くようなことがない。これはタングステンシリサイド膜
に含まれる余剰シリコンが優先的に酸素と結合するた
め、タングステンが酸素と結合するのを防ぐからであ
る。
【０２３７】なお、タングステンシリサイド膜の代わり
に他の金属シリサイド膜、例えばモリブデンシリサイド
（ＭｏＳｉｘ）膜、チタンシリサイド（ＴｉＳｉｘ）
膜、コバルトシリサイド（ＣｏＳｉｘ）膜、タンタルシ
リサイド（ＴａＳｉｘ）膜等を用いても構わない。
【０２３８】また、第１配線として単体金属膜（代表的
にはタンタル膜、チタン膜、タングステン膜、モリブデ
ン膜）を用いるためには、単体金属膜の上面および／ま
たは下面に接してシリコン膜を設ければ良い。こうする
ことで単体金属膜の酸化を防ぐことができ、配線抵抗の
増加を防ぐことができる。
【０２３９】従って、タンタル膜、タングステン膜とい
った単体金属膜をシリコン膜で挟んだ三層構造にすれ
ば、本実施例で用いるような高温プロセスにも耐える第
１配線を形成することができる。
【０２４０】なお、本実施例の構成は実施例１〜２０の
如何なる実施例とも自由に組み合わせることが可能であ
る。
【０２４１】〔実施例２２〕本実施例では、動作電圧の
違いによってドライバー回路（またはその他の信号処理
回路）で配置するＴＦＴの構造を異なるものとし、最適
な回路設計を行う場合の例を示す。
【０２４２】図１（Ａ）に示したＣＭＯＳ回路はＡＭ−
ＬＣＤのゲートドライバー回路、ソースドライバー回路
またはその他の信号処理回路を形成するが、回路によっ
て動作電圧は異なる。例えば、図７においてシフトレジ
スタ回路７０２a、７０３aは動作電圧が５Ｖ程度と低
く、高速動作を要求される回路であり、バッファ回路７
０２c、７０３cは動作電圧が１６〜２０Ｖと高い回路で
ある。
【０２４３】シフトレジスタ回路の場合、動作電圧が低
いのでホットキャリア注入が殆ど問題とならず、ＧＯＬ
Ｄ構造にしなくても大きな問題はない。逆に、第１配線
（サブゲート配線）と活性層との間で形成される寄生容
量を排除するためには、第１配線を設けない方が好まし
い場合もありうる。ところがバッファ回路の場合、動作
電圧が高いのでホットキャリア注入の対策は必須であ
る。そのため、図１（Ａ）に示した構造が有効となる。
【０２４４】このように同じドライバー回路であっても
動作電圧の違いに応じて図１（Ａ）のＣＭＯＳ回路を用
いる回路と、通常のＬＤＤ構造のＮＴＦＴを有するＣＭ
ＯＳ回路を用いる回路とが同一基板上に存在する場合が
ありうる。
【０２４５】勿論、ドライバー回路以外の信号処理回路
（Ｄ／Ａコンバータ回路、γ補正回路または信号分割回
路など）も動作電圧が低いので通常のＬＤＤ構造のＮＴ
ＦＴを有するＣＭＯＳ回路を用いる場合がある
【０２４６】なお、本実施例の構成は実施例１〜２１に
示した如何なる実施例とも自由に組み合わせることが可
能である。
【０２４７】〔実施例２３〕図１に示したＣＭＯＳ回路
はＮＴＦＴのみに第１配線１０２aが設けられ、ＰＴＦ
Ｔには設けられない構造となっているが、第１配線と同
一層の導電層をＰＴＦＴの活性層の下に設けることもで
きる。
【０２４８】ここでＰＴＦＴの活性層の下に設ける導電
層は、ＰＴＦＴの動作に影響を与えない電位（具体的に
は最低電源電位等）にあるか、フローティング状態に保
持される。即ち、完全に遮光層としての機能しか果たさ
ないようになっている。
【０２４９】また、図２に示した画素マトリクス回路は
ＮＴＦＴで形成されているが、ＰＴＦＴであっても、活
性層に下に遮光層として機能する第１配線を設けること
で、画素マトリクス回路を形成することが可能である。
【０２５０】なお、本実施例の構成は、実施例１〜実施
例２２の如何なる実施例とも自由に組み合わせることが
できる。
【０２５１】〔実施例２４〕本実施例では動作電圧の違
いに応じて第１絶縁層および／または第２絶縁層の膜厚
を異ならせる場合について説明する。
【０２５２】図６に示したＡＭ−ＬＣＤの場合、画素マ
トリクス回路６０７の動作電圧は１６Ｖであるが、ドラ
イバー回路６０３、６０４または信号処理回路６０５で
は動作電圧が１０Ｖ以下、さらには５Ｖの回路もある。
【０２５３】具体的には図７において、レベルシフタ回
路７０２b、７０３b、バッファ回路７０２c、７０３c、
サンプリング回路７０３dは画素マトリクス回路７０１
と同様の動作電圧（１６〜２０Ｖ）であるが、シフトレ
ジスタ回路７０２a、７０３aまたは信号処理回路（図示
せず）は動作電圧が５〜１０Ｖと低い。
【０２５４】このようなシフトレジスタ回路や信号処理
回路は高速動作が最も重要なファクターとして考えられ
るため、ゲート絶縁膜をできるだけ薄くしてＴＦＴの動
作速度を上げることが有効である。逆に、バッファ回路
や画素マトリクス回路は高速動作性能がさほど要求され
ないため、ゲート絶縁膜を厚くして耐圧特性を向上させ
ることが有効である。
【０２５５】このように動作電圧に応じて回路が要求す
る仕様が異なる場合、それに応じてゲート絶縁膜の膜厚
を異ならせることが有効である。本願発明のＮＴＦＴの
構造では第１絶縁層と第２絶縁層がゲート絶縁膜として
機能しうる絶縁膜であるため、その膜厚を回路に応じて
変えることができる。
【０２５６】例えば、シフトレジスタ回路、信号処理回
路（信号分割回路等）のように動作電圧が低く、高速動
作が必要な回路は第１絶縁層を厚く（２００〜４００n
m）し、第２絶縁層を薄く（１０〜３０nm）することが
有効である。なお、第１絶縁層を第２絶縁層並に薄くす
ると動作速度が向上するが寄生容量が大きくなって周波
数特性が悪化するため好ましくない。場合によっては、
実施例２２のようにシフトレジスタ回路等の場合は第１
配線を設けない構造としても良い。
【０２５７】また、バッファ回路、サンプリング回路ま
たは画素マトリクス回路などのように動作電圧が高い場
合は、第２絶縁層を１００〜２００nmと厚くして、ゲー
ト絶縁膜としての耐圧特性を高めておくことが望まし
い。
【０２５８】また、画素マトリクス回路では第１配線の
影響を極力小さくすることが必要であるため、第１絶縁
層の膜厚を２００〜４００nmと厚くしておくこともでき
る。こうすることで画素ＴＦＴに設けられた第１配線を
遮光層として機能させることが可能となる。
【０２５９】以上のように、動作電圧の違う回路に応じ
てゲート絶縁膜（第１絶縁層および／または第２絶縁
層）の膜厚を異ならせることは有効である。
【０２６０】なお、本実施例の構成は実施例１〜２３の
如何なる実施例とも自由に組み合わせることが可能であ
る。
【０２６１】〔実施例２５〕本願発明のＴＦＴ構造はＡ
Ｍ−ＬＣＤのような電気光学装置だけでなく、あらゆる
半導体回路に適用することが可能である。即ち、ＲＩＳ
Ｃプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセ
ッサに適用しても良いし、Ｄ／Ａコンバータ等の信号処
理回路から携帯機器（携帯電話、ＰＨＳ、モバイルコン
ピュータ）用の高周波回路に適用しても良い。
【０２６２】さらに、従来のＭＯＳＦＥＴ上に層間絶縁
膜を形成し、その上に本願発明を用いて半導体回路を作
製したような三次元構造の半導体装置を実現することも
可能である。このように本願発明は現在ＬＳＩが用いら
れている全ての半導体装置に適用することが可能であ
る。即ち、ＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社
の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録
商標）などのＳＯＩ構造（単結晶半導体薄膜を用いたＴ
ＦＴ構造）に本願発明を適用しても良い。
【０２６３】また、本実施例の半導体回路は実施例１〜
２４のどのような組み合わせからなる構成を用いても実
現することができる。
【０２６４】〔実施例２６〕本願発明を実施して形成さ
れたＣＭＯＳ回路や画素マトリクス回路は様々な電気光
学装置や半導体回路に適用することができる。即ち、そ
れら電気光学装置や半導体回路を部品として組み込んだ
電子機器全てに本願発明を実施できる。
【０２６５】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター、プロジェクショ
ンＴＶ、ヘッドマウントディスプレイ（ゴーグル型ディ
スプレイ）、カーナビゲーション、パーソナルコンピュ
ータ、携帯情報端末（モバイルコンピュータ、携帯電話
または電子書籍等）などが挙げられる。それらの一例を
図２２に示す。
【０２６６】図２２（Ａ）は携帯電話であり、本体２０
０１、音声出力部２００２、音声入力部２００３、表示
装置２００４、操作スイッチ２００５、アンテナ２００
６で構成される。本願発明を音声出力部２００２、音声
入力部２００３、表示装置２００４やその他の信号制御
回路に適用することができる。
【０２６７】図２２（Ｂ）はビデオカメラであり、本体
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本願発明を表示装置２１０２、音声
入力部２１０３やその他の信号制御回路に適用すること
ができる。
【０２６８】図２２（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示装置２２０５で構成される。本願発明は表示装置２２
０５やその他の信号制御回路に適用できる。
【０２６９】図２２（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示装置２３０２、アーム部２３
０３で構成される。本発明は表示装置２３０２やその他
の信号制御回路に適用することができる。
【０２７０】図２２（Ｅ）はリア型プロジェクターであ
り、本体２４０１、光源２４０２、表示装置２４０３、
偏光ビームスプリッタ２４０４、リフレクター２４０
５、２４０６、スクリーン２４０７で構成される。本発
明は表示装置２４０３やその他の信号制御回路に適用す
ることができる。
【０２７１】図２２（Ｆ）はフロント型プロジェクター
であり、本体２５０１、光源２５０２、表示装置２５０
３、光学系２５０４、スクリーン２５０５で構成され
る。本発明は表示装置２５０２やその他の信号制御回路
に適用することができる。
【０２７２】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例１〜２５のど
のような組み合わせからなる構成を用いても実現するこ
とができる。
【０２７３】
【発明の効果】本願発明は同一構造のＮＴＦＴを、活性
層の下側に設けた第１配線の電圧を制御することでＧＯ
ＬＤ構造として用いたり、ＬＤＤ構造として用いたりす
る点に特徴がある。即ち、工程数を増やしたり煩雑にす
ることなく、同一基板上にＧＯＬＤ構造とＬＤＤ構造と
を実現することができる。
【０２７４】そのため、ＡＭ−ＬＣＤやＡＭ−ＬＣＤを
表示ディスプレイとして有する電子機器等の半導体装置
において、回路が要求する仕様に応じて適切な性能の回
路を配置することが可能となり、半導体装置の性能や信
頼性を大幅に向上させることができた。
【図面の簡単な説明】
【図１】 ＣＭＯＳ回路の構造を示す図。
【図２】 画素マトリクス回路の構造を示す図。
【図３】 ＣＭＯＳ回路の作製工程を示す図。
【図４】 画素マトリクス回路の作製工程を示す図。
【図５】 画素マトリクス回路の作製工程を示す図。
【図６】 ＡＭ−ＬＣＤの外観を示す図。
【図７】 ＡＭ−ＬＣＤのブロック構成を示す図。
【図８】 ＣＭＯＳ回路または画素マトリクス回路の
構造を示す図。
【図９】 画素マトリクス回路（特に保持容量）の構
造を示す図。
【図１０】 ＣＭＯＳ回路または画素マトリクス回路の
構造を示す図。
【図１１】 ＣＭＯＳ回路または画素マトリクス回路の
構造を示す図。
【図１２】 ＣＭＯＳ回路の構造を示す図。
【図１３】 ＣＭＯＳ回路の作製工程を示す図。
【図１４】 ＣＭＯＳ回路の作製工程を示す図。
【図１５】 ＣＭＯＳ回路の作製工程を示す図。
【図１６】 ＣＭＯＳ回路の作製工程を示す図。
【図１７】 ＣＭＯＳ回路の作製工程を示す図。
【図１８】 ＣＭＯＳ回路の作製工程を示す図。
【図１９】 ＣＭＯＳ回路の作製工程を示す図。
【図２０】 ＣＭＯＳ回路の作製工程を示す図。
【図２１】 ＣＭＯＳ回路または画素マトリクス回路の
構造を示す図。
【図２２】 電子機器の一例を示す図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６１６Ａ ６１７Ｎ Ｆターム(参考） 2H092 JA24 JA37 JB52 JB69 KA03 KA10 KA17 MA05 MA07 MA15 MA17 MA27 MA29 MA30 NA07 NA27 NA28 NA29 PA01 PA06 5F048 AB10 AC04 BA16 BB02 BB13 BB14 BC06 BC12 BF02 BF07 BF12 BG01 BG03 BG11 DA18 DA19 DB06 5F110 AA08 AA12 AA13 AA18 BB02 BB04 CC02 CC08 DD01 DD02 DD03 DD05 DD12 DD13 DD14 DD15 DD24 EE04 EE05 EE06 EE15 EE23 EE28 EE30 EE44 FF02 FF03 FF04 FF10 FF30 GG01 GG02 GG13 GG14 GG25 GG32 GG52 HJ01 HJ04 HJ18 HL03 HL04 HL06 HL12 HM15 NN03 NN04 NN22 NN23 NN24 NN27 NN42 NN44 NN46 NN47 NN72 PP03 PP23 PP24 PP34 QQ09 QQ12 QQ19 QQ28

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴ
    とで形成されたＣＭＯＳ回路を含む半導体装置におい
    て、 前記ＣＭＯＳ回路の前記Ｎチャネル型ＴＦＴは、絶縁層
    を介して第１配線および第２配線によって活性層が挟ま
    れた構造を有し、 前記活性層はチャネル形成領域に接して低濃度不純物領
    域を含んでおり、 前記低濃度不純物領域は前記第１配線に重なり、且つ、
    前記第２配線に重ならないように形成されていることを
    特徴とする半導体装置。
  2. 【請求項２】Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴ
    とで形成されたＣＭＯＳ回路を含む半導体装置におい
    て、 前記ＣＭＯＳ回路の前記Ｎチャネル型ＴＦＴおよび前記
    Ｐチャネル型ＴＦＴは、絶縁層を介して第１配線および
    第２配線によって活性層が挟まれた構造を有し、 前記Ｎチャネル型ＴＦＴの活性層はチャネル形成領域に
    接して低濃度不純物領域を含んでおり、 前記低濃度不純物領域は前記第１配線に重なり、且つ、
    前記第２配線に重ならないように形成されていることを
    特徴とする半導体装置。
  3. 【請求項３】請求項１において、前記Ｎチャネル型ＴＦ
    Ｔの第１配線と前記第２配線とは電気的に接続されてい
    ることを特徴とする半導体装置。
  4. 【請求項４】請求項１または請求項２において、前記第
    １配線および／または前記第２配線は、タンタル（Ｔ
    ａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タングステン
    （Ｗ）、モリブデン（Ｍｏ）、またはシリコン（Ｓｉ）
    から選ばれた元素を主成分とする導電膜、或いは前記元
    素を組み合わせた合金膜またはシリサイド膜であること
    を特徴とする半導体装置。
  5. 【請求項５】Ｎチャネル型ＴＦＴで形成された画素ＴＦ
    Ｔと保持容量とを有する画素マトリクス回路を含む半導
    体装置において、 前記画素ＴＦＴは絶縁層を介して第１配線および第２配
    線によって活性層が挟まれた構造を有し、 前記活性層はチャネル形成領域に接して低濃度不純物領
    域を含んでおり、 前記低濃度不純物領域は前記第１配線に重なり、且つ、
    前記第２配線に重ならないように形成されていることを
    特徴とする半導体装置。
  6. 【請求項６】請求項５において、前記保持容量は前記第
    １配線、前記第１絶縁層および前記活性層との間で形成
    されていることを特徴とする半導体装置。
  7. 【請求項７】請求項５において、前記第１配線はフロー
    ティング状態にあることを特徴とする半導体装置。
  8. 【請求項８】請求項５または請求項６において、前記第
    １配線は最低電源電位に保持されることを特徴とする半
    導体装置。
  9. 【請求項９】請求項５または請求項６において、前記第
    １配線および／または前記第２配線は、タンタル（Ｔ
    ａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タングステン
    （Ｗ）、モリブデン（Ｍｏ）、またはシリコン（Ｓｉ）
    から選ばれた元素を主成分とする導電膜、或いは前記元
    素を組み合わせた合金膜またはシリサイド膜であること
    を特徴とする半導体装置。
  10. 【請求項１０】同一基板上に形成された画素マトリクス
    回路とドライバー回路とを有する半導体装置において、 前記画素マトリクス回路に含まれる画素ＴＦＴと前記ド
    ライバー回路に含まれるＮチャネル型ＴＦＴとは、絶縁
    層を介して第１配線および第２配線によって活性層が挟
    まれた構造を有し、 前記画素ＴＦＴに接続された第１配線は最低電源電位に
    保持され、前記ドライバー回路に含まれるＮチャネル型
    ＴＦＴに接続された第１配線は、該ドライバー回路に含
    まれるＮチャネル型ＴＦＴに接続された第２配線と同電
    位に保持されることを特徴とする半導体装置。
  11. 【請求項１１】請求項１０において、前記活性層はチャ
    ネル形成領域に接して低濃度不純物領域を含んでおり、 前記低濃度不純物領域は前記第１配線に重なり、且つ、
    前記第２配線に重ならないように形成されていることを
    特徴とする半導体装置。
  12. 【請求項１２】請求項１０または請求項１１において、
    前記第１配線および／または前記第２配線は、タンタル
    （Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タングス
    テン（Ｗ）、モリブデン（Ｍｏ）、またはシリコン（Ｓ
    ｉ）から選ばれた元素を主成分とする導電膜、或いは前
    記元素を組み合わせた合金膜またはシリサイド膜である
    ことを特徴とする半導体装置。
  13. 【請求項１３】請求項１乃至請求項１２に記載された半
    導体装置とは、アクティブマトリクス型液晶ディスプレ
    イまたはアクティブマトリクス型ＥＬディスプレイであ
    ることを特徴とする半導体装置。
  14. 【請求項１４】請求項１乃至請求項１２に記載された半
    導体装置とは、ビデオカメラ、デジタルカメラ、プロジ
    ェクター、プロジェクションＴＶ、ゴーグル型ディスプ
    レイ、カーナビゲーション、パーソナルコンピュータ、
    携帯情報端末であることを特徴とする半導体装置。
  15. 【請求項１５】Ｎチャネル型ＴＦＴとＰチャネル型ＴＦ
    Ｔとで形成されたＣＭＯＳ回路を含む半導体装置の作製
    方法において、 基板上に第１配線を形成する工程と、 前記第１配線の上に第１絶縁層を形成する工程と、 前記第１絶縁層の上に前記Ｎチャネル型ＴＦＴの活性層
    および前記Ｐチャネル型ＴＦＴの活性層を形成する工程
    と、 前記Ｎチャネル型ＴＦＴの活性層および前記Ｐチャネル
    型ＴＦＴの活性層を覆って第２絶縁層を形成する工程
    と、 前記第２絶縁層の上に第２配線を形成する工程と、 前記Ｎチャネル型ＴＦＴの活性層にＬＤＤ領域を形成す
    る工程と、を有し、 前記ＬＤＤ領域は前記第１配線とは重なり、且つ前記第
    ２配線とは重ならないように設けられることを特徴とす
    る半導体装置の作製方法。
  16. 【請求項１６】請求項１５において、前記第１配線およ
    び／または前記第２配線は、タンタル（Ｔａ）、クロム
    （Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリ
    ブデン（Ｍｏ）、またはシリコン（Ｓｉ）から選ばれた
    元素を主成分とする導電膜、或いは前記元素を組み合わ
    せた合金膜またはシリサイド膜で形成されることを特徴
    とする半導体装置の作製方法。
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