JP2003303833A - 半導体装置の作製方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＭＯＳトランジスタと同等かそれ以上の信頼
性を達成すると同時にオン領域とオフ領域の両方で良好
な特性が得られる結晶質ＴＦＴを実現することを目的と
する。 【解決手段】 ゲート電極をゲート絶縁膜に接して形成
されるゲート電極の第１層目と、前記ゲート電極の第１
層目上であって該ゲート電極の第１層目の内側に形成さ
れるゲート電極の第２層目と、前記ゲート電極の第１層
目と前記ゲート電極の第２層目とに接して形成されるゲ
ート電極の第３層目とで形成し、半導体層は、チャネル
形成領域と、一導電型の第１の不純物領域と、前記チャ
ネル形成領域と前記第１の不純物領域との間に形成され
た一導電型の第２の不純物領域とを有し、前記一導電型
の第２の不純物領域の一部は前記ゲート電極の第１層目
と重なっていることを特徴としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は絶縁表面を有する基
板上に薄膜トランジスタ（以下、ＴＦＴと記す）で構成
された回路を有する半導体装置およびその作製方法に関
する。例えば、液晶表示装置に代表される電気光学装置
および電気光学装置を搭載した電子機器の構成に関す
る。なお、本願明細書において半導体装置とは、半導体
特性を利用することで機能する装置全般を指し、上記電
気光学装置およびその電気光学装置を搭載した電子機器
を範疇に含んでいる。

【０００２】

【従来の技術】ＴＦＴをガラス基板または石英基板上に
設け、アクティブマトリクス型液晶表示装置を作製する
技術開発が積極的に推進されている。中でも結晶構造を
有する半導体膜を活性層にしたＴＦＴ（以下、結晶質Ｔ
ＦＴと記す）は高移動度が得られるので、同一基板上に
機能回路を集積させて高精細な画像表示を実現すること
が可能であるとされている。

【０００３】ここで、本明細書において、前記結晶構造
を有する半導体膜とは、単結晶半導体、多結晶半導体、
微結晶半導体を含み、さらに、特開平７−１３０６５２
号公報、特開平８−７８３２９号公報、特開平１０−１
３５４６８号公報、特開平１０−１３５４６９号公報、
または特開平１０−２４７７３５号公報で開示された半
導体を含んでいる。

【０００４】アクティブマトリクス型液晶表示装置を構
成するためには、画素マトリクス回路のｎチャネル型Ｔ
ＦＴ（以下、画素ＴＦＴと記す）だけでも１００〜２０
０万個が必要となり、さらに周辺に設ける機能回路を付
加するとそれ以上の結晶質ＴＦＴが必要である。液晶表
示装置に要求される仕様は厳しく、画像表示を安定して
行うためには、結局、個々の結晶質ＴＦＴの信頼性を確
保することが第１に必要とされている。

【０００５】ＴＦＴなどの電界効果トランジスタの特性
は、ドレイン電流とドレイン電圧が比例して増加する線
形領域と、ドレイン電圧が増加してもドレイン電流が飽
和する飽和領域と、ドレイン電圧を印加しても理想的に
は電流が流れない遮断領域とに分けて考えることができ
る。本明細書では、線形領域と飽和領域をＴＦＴのオン
領域と呼び、遮断領域をオフ領域と呼ぶ。また、便宜
上、オン領域のドレイン電流をオン電流と呼びオフ領域
の電流をオフ電流と呼ぶ。

【０００６】画素ＴＦＴは駆動条件として振幅１５〜２
０Ｖ程度のゲート電圧が印加される。従って、オン領域
とオフ領域の両方の特性を満足する必要がある。一方、
画素マトリクス回路を駆動するための周辺回路はＣＭＯ
Ｓ回路を基本として構成され、主にオン領域の特性が重
視される。

【０００７】ところが、結晶質ＴＦＴは信頼性の面で依
然ＬＳＩなどに用いられるＭＯＳトランジスタ（単結晶
半導体基板上に作製されるトランジスタ）に及ばないと
されている。例えば、結晶質ＴＦＴを連続駆動させる
と、電界効果移動度やオン電流の低下やオフ電流の増加
といった劣化現象が観測されることがある。この原因は
ホットキャリア注入現象であり、ドレイン近傍の高電界
によって発生したホットキャリアが劣化現象を引き起こ
すものである。

【０００８】ＬＳＩの技術分野ではＭＯＳトランジスタ
のオフ電流を下げ、かつ、ドレイン近傍の高電界を緩和
する方法として、低濃度ドレイン（ＬＤＤ：Lightly Do
pedDrain）構造が知られている。この構造はチャネル形
成領域の外側に低濃度の不純物領域を設けたものであ
り、この低濃度不純物領域をＬＤＤ領域と呼んでいる。

【０００９】結晶質ＴＦＴでもＬＤＤ構造を形成するこ
とは当然知られている。例えば、特開平７−２０２２１
０号公報には、ゲート電極を互いに幅の異なる２層構造
とし、上層の幅を下層の幅よりも小さく形成し、そのゲ
ート電極をマスクとしてイオン注入を行うことにより、
ゲート電極の厚さが異なることによるイオンの侵入深さ
の違いを利用して、一回のイオン注入でＬＤＤ領域を形
成している。そして、ＬＤＤ領域の直上にゲート電極が
重なる構造としている。

【００１０】このような構造は、ＧＯＬＤ（Gate-drain
Overlapped LDD）構造、ＬＡＴＩＤ（Large-tilt-angl
e implanted drain）構造、または、ＩＴＬＤＤ（Inver
seT LDD）構造等として知られている。そして、ドレイ
ン近傍の高電界を緩和してホットキャリア注入現象を防
ぎ、信頼性を向上させることができる。例えば、「Muts
uko Hatano,Hajime Akimoto and Takeshi Sakai,IEDM97
TECHNICAL DIGEST,p523-526,1997」では、シリコンで
形成したサイドウォールによるＧＯＬＤ構造であるが、
他の構造のＴＦＴと比べ、きわめて優れた信頼性が得ら
れることが確認されている。

【００１１】しかしながら、同論文に公開された構造で
は通常のＬＤＤ構造に比べてオフ電流が大きくなってし
まうという問題があり、そのための対策が必要である。
特に、画素マトリクス回路を構成する画素ＴＦＴでは、
オフ電流が増加すると、消費電力が増えたり画像表示に
異常が現れたりするので、ＧＯＬＤ構造を結晶質ＴＦＴ
をそのまま適用することはできない。

【００１２】

【発明が解決しようとする課題】本発明はこのような問
題点を解決するための技術であり、ＭＯＳトランジスタ
と同等かそれ以上の信頼性を達成すると同時に、オン領
域とオフ領域の両方で良好な特性が得られる結晶質ＴＦ
Ｔを実現することを目的とする。そして、そのような結
晶質ＴＦＴで回路を形成した半導体回路を有する信頼性
の高い半導体装置を実現することを目的とする。

【００１３】

【課題を解決するための手段】図１８は、これまでの知
見を基にして、ＴＦＴの構造とそのとき得られるＶｇ−
Ｉｄ（ゲート電圧―ドレイン電流）特性を模式的に示し
たものである。図１８（Ａ−１）は、半導体層がチャネ
ル形成領域と、ソース領域と、ドレイン領域とから成る
最も単純なＴＦＴの構造である。同図（Ｂ−１）はこの
ＴＦＴの特性であり、＋Ｖｇ側がＴＦＴのオン領域、−
Ｖｇ側はオフ領域である。そして、実線は初期特性を示
し、破線はホットキャリア注入現象による劣化の特性を
示している。この構造ではオン電流とオフ電流が共に高
く、また、劣化も大きいので、例えば、画素マトリクス
回路の画素ＴＦＴなどにはこのままでは使用できなかっ
た。

【００１４】図１８（Ａ−２）は、（Ａ−１）にＬＤＤ
領域となる低濃度不純物領域が設けられた構造であり、
ゲート電極とオーバーラップしないＬＤＤ構造である。
同図（Ｂ−２）はこのＴＦＴの特性であり、オフ電流を
ある程度抑えることができるが、オン電流の劣化を防ぐ
ことはできなかった。また、図１８（Ａ−３）は、ＬＤ
Ｄ領域がゲート電極と完全にオーバーラップした構造
で、ＧＯＬＤ構造とも呼ばれるものである。同図（Ｂ−
３）はこれに対応する特性で、劣化を問題ない程度にま
で抑えることはできるが、−Ｖｇ側で（Ａ−２）の構造
よりもオフ電流が増加している。

【００１５】従って、図１８（Ａ−１）、（Ａ−２）、
（Ａ−３）に示す構造では、画素マトリクス回路に必要
なオン領域の特性とオフ領域の特性を、信頼性の問題を
含めて同時に満足させることはできなかった。しかし、
図１８（Ａ−４）に示すようにＬＤＤ領域をゲート電極
とオーバーラップさせた部分と、オーバーラップさせな
い部分とを形成するような構造とすると、オン電流の劣
化を十分に抑制し、かつ、オフ電流を低減することが可
能となる。

【００１６】図１８（Ａ-４）の構造は以下の考察によ
り導かれるものである。図１８（Ａ−３）に示したよう
な構造で、ｎチャネル型ＴＦＴのゲート電極に負の電圧
が印加されたとき、即ちオフ領域において、ゲート電極
とオーバーラップして形成されたＬＤＤ領域では、負電
圧の増加と共にゲート絶縁膜との界面にホールが誘起さ
れて、ドレイン領域、ＬＤＤ領域、チャネル領域をつな
ぐ少数キャリアによる電流経路が形成される。このと
き、ドレイン領域に正の電圧が印加されているとホール
はソース領域側に流れるため、これがオフ電流の増加原
因と考えられた。

【００１７】このような電流経路を途中で遮断するため
に、ゲート電圧が印加されても少数キャリアが蓄積され
ないＬＤＤ領域を設ければ良いと考えることができる。
本発明はこのような構成を有するＴＦＴと、このＴＦＴ
を用いた回路に関するものである。

【００１８】従って、本発明の構成は、基板上に、半導
体層と、該半導体層上に形成されたゲート絶縁膜と、該
ゲート絶縁膜上に形成されたゲート電極とを有するＴＦ
Ｔが形成されている半導体装置において、前記ゲート電
極は、前記ゲート絶縁膜に接して形成されるゲート電極
の第１層目と、前記ゲート電極の第１層目上であって該
ゲート電極の第１層目の内側に形成されるゲート電極の
第２層目と、前記ゲート電極の第１層目と前記ゲート電
極の第２層目とに接して形成されるゲート電極の第３層
目とを有し、前記半導体層は、チャネル形成領域と、一
導電型の第１の不純物領域と、前記チャネル形成領域と
前記第１の不純物領域との間に形成された一導電型の第
２の不純物領域とを有し、前記一導電型の第２の不純物
領域の一部は、前記ゲート電極の第１層目と重なってい
ることを特徴としている。

【００１９】また、他の発明の構成は、絶縁表面を有す
る基板上に、半導体層を形成する第１の工程と、前記半
導体層に接して、ゲート絶縁膜を形成する第２の工程
と、前記ゲート絶縁膜上に、導電層（Ａ）と導電層
（Ｂ）を順次形成する第３の工程と、前記導電層（Ｂ）
を所定のパターンにエッチングして、ゲート電極の第２
層目を形成する第４の工程と、一導電型の不純物元素を
前記半導体層の選択された領域に添加する第５の工程
と、前記導電層（Ａ）と前記ゲート電極の第２層目とに
接して、導電層（Ｃ）を形成する第６の工程と、前記導
電層（Ｃ）と導電層（Ａ）とを所定のパターンにエッチ
ングして、ゲート電極の第３層目とゲート電極の第１層
目とを形成する第７の工程と、一導電型の不純物元素を
前記半導体層の選択された領域に添加する第８の工程と
を有することを特徴としている。

【００２０】また、他の発明の構成は、絶縁表面を有す
る基板上に、半導体層を形成する第１の工程と、前記半
導体層に接して、ゲート絶縁膜を形成する第２の工程
と、前記ゲート絶縁膜上に、導電層（Ａ）と導電層
（Ｂ）を順次形成する第３の工程と、前記導電層（Ｂ）
を所定のパターンにエッチングして、ゲート電極の第２
層目を形成する第４の工程と、一導電型の不純物元素を
前記半導体層の選択された領域に添加する第５の工程
と、前記導電層（Ａ）と前記ゲート電極の第２層目とに
接して、導電層（Ｃ）を形成する第６の工程と、前記導
電層（Ｃ）と導電層（Ａ）とを所定のパターンにエッチ
ングして、ゲート電極の第３層目とゲート電極の第１層
目とを形成する第７の工程と、一導電型の不純物元素を
前記半導体層の選択された領域に添加する第８の工程
と、前記ゲート電極の第１層目と前記ゲート電極の第３
層目との一部を除去する第９の工程とを有することを特
徴としている。

【００２１】また、他の発明の構成は、絶縁表面を有す
る基板上に、第１の半導体層と第２の半導体層を形成す
る第１の工程と、前記第１の半導体層と第２の半導体層
上に、ゲート絶縁膜を形成する第２の工程と、前記ゲー
ト絶縁膜上に、導電層（Ａ）と導電層（Ｂ）を順次形成
する第３の工程と、前記導電層（Ｂ）を所定のパターン
にエッチングして、ゲート電極の第２層目を形成する第
４の工程と、一導電型の不純物元素を前記第１の半導体
層の選択された領域に添加する第５の工程と、前記導電
層（Ａ）と前記ゲート電極の第２層目とに接して、導電
層（Ｃ）を形成する第６の工程と、前記導電層（Ｃ）と
導電層（Ａ）とを所定のパターンにエッチングして、ゲ
ート電極の第３層目とゲート電極の第１層目とを形成す
る第７の工程と、一導電型の不純物元素を前記第１の半
導体層と第２の半導体層の選択された領域に添加する第
８の工程と、一導電型とは逆の導電型の不純物を前記第
２の半導体層の選択された領域に添加する第９の工程と
を有することを特徴としている。

【００２２】このようなＴＦＴは、ＣＭＯＳ回路のｎチ
ャネル型ＴＦＴや画素ＴＦＴに好適に用いることができ
る。本発明のＴＦＴの構成において、半導体層に形成す
る第１の不純物領域はソース領域またはドレイン領域と
して機能するものであり、第２の不純物領域はＬＤＤ領
域として機能する。従って、一導電型の不純物元素の濃
度は第２の不純物領域の方が第１の不純物領域よりも低
い。

【００２３】また、前記半導体層の一端に設けられた一
導電型の不純物領域と、前記ゲート絶縁膜と、前記ゲー
ト電極の第１層目乃至ゲート電極の第３層目から形成さ
れた配線とから保持容量を形成し、前記保持容量は前記
ＴＦＴのソースまたはドレインに接続している構成をと
ることもできる。

【００２４】さらに、前記ゲート電極の第１層目と、前
記ゲート電極の第３層目とは、シリコン（Ｓｉ）、チタ
ン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、
モリブデン（Ｍｏ）、から選ばれた一種または複数種の
元素、あるいは前記元素を成分とする化合物であり、前
記ゲート電極の第２層目は、アルミニウム（Ａｌ）、銅
（Ｃｕ）、から選ばれた一種または複数種の元素、ある
いは前記元素を主成分とする化合物であることを特徴と
している。

【００２５】

【発明の実施の形態】本発明の実施の形態を図１により
説明する。絶縁表面を有する基板１０１は、ガラス基
板、プラスチック基板、セラミックス基板などを用いる
ことができる。また、酸化シリコン膜などの絶縁膜を表
面に形成したシリコン基板やステンレス基板を用いても
良い。また、石英基板を使用することも可能である。

【００２６】そして、基板１０１のＴＦＴが形成される
側の面には、下地膜１０２が形成される。下地膜１０２
はプラズマＣＶＤ法やスパッタ法で形成すれば良く、酸
化シリコン膜や窒化シリコン膜、または酸化窒化シリコ
ン膜で形成すると良い。下地膜１０２は基板１０１から
不純物が半導体層へ拡散することを防ぐために設けるも
のである。例えば、窒化シリコン膜を２５〜１００ｎｍ
形成し、さらに酸化シリコン膜を５０〜２００ｎｍ形成
した２層構造としても良い。

【００２７】下地膜１０２に接して形成する半導体層
は、プラズマＣＶＤ法、減圧ＣＶＤ法、スパッタ法など
の成膜法で形成される非晶質半導体膜を、レーザーアニ
ール法や熱アニール法による固相成長法で結晶化した、
結晶質半導体を用いることが望ましい。また、前記成膜
法で形成される微結晶半導体膜を適用することも可能で
ある。ここで適用できる半導体材料は、シリコン、ゲル
マニウム、またシリコンゲルマニウム合金、炭化シリコ
ンがあり、その他にガリウム砒素などの化合物半導体材
料を用いることもできる。

【００２８】或いは、基板３０１上に形成する半導体層
は、単結晶シリコン層を形成したＳＯＩ（Silicon On
Insulators）基板としても良い。ＳＯＩ基板にはその
構造や作製方法によっていくつかの種類が知られている
が、代表的には、ＳＩＭＯＸ（Separation by Implan
ted Oxygen）、ＥＬＴＲＡＮ（Epitaxial Layer Tra
nsfer：キャノン社の登録商標）基板、Smart-Cut（SOIT
EC社の登録商標）などを使用することができる。勿論、
その他のＳＯＩ基板を使用することも可能である。

【００２９】図１では、ｎチャネル型ＴＦＴとｐチャネ
ル型ＴＦＴの断面構造を示している。ｎチャネル型ＴＦ
Ｔとｐチャネル型ＴＦＴのゲート電極は、ゲート電極の
第１層目と、ゲート電極の第２層目と、ゲート電極の第
３層目とから構成されている。ゲート電極の第１層目１
１３、１１６はゲート絶縁膜１０３に接して形成されて
いる。そして、ゲート電極の第１層目よりもチャネル長
方向の長さが短く形成されたゲート電極の第２層目１１
４、１１７が、ゲート電極の第１層目１１３、１１６に
重ねて設けられる。さらにゲート電極の第３層目は１１
５、１１８は、ゲート電極の第１層目１１３、１１６
と、ゲート電極の第２層目１１４、１１７上に形成され
る。

【００３０】ゲート電極の第１層目１１３、１１６は、
シリコン（Ｓｉ）、チタン（Ｔｉ）、タンタル（Ｔ
ａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選
ばれた材料か、これらの材料を成分とする材料で形成す
る。例えば、Ｗ―Ｍｏ化合物や、窒化タンタル（Ｔａ
Ｎ）、窒化タングステン（ＷＮ）としても良い。ゲート
電極の第１層目の厚さは１０〜１００ｎｍ、好ましくは
２０〜５０ｎｍとすれば良い。

【００３１】ゲート電極の第２層目１１４、１１７は抵
抗率の低い、アルミニウム（Ａｌ）や銅（Ｃｕ）を成分
とする材料を用いることが望ましい。ゲート電極の第２
層目の厚さは５０〜４００ｎｍ、好ましくは１００〜２
００ｎｍとすれば良い。ゲート電極の第２層目は、ゲー
ト電極の電気抵抗を下げる目的で形成するものであり、
ゲート電極に接続するゲート配線やバスラインの長さと
抵抗値を考慮して、その両者の兼ね合いで決定すれば良
い。

【００３２】ゲート電極の第３層目１１５、１１８は、
ゲート電極の第１層目と同様にシリコン（Ｓｉ）、チタ
ン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、
モリブデン（Ｍｏ）から選ばれた材料か、これらの材料
を成分とする材料で形成する。ゲート電極の第３層目の
厚さは５０〜４００ｎｍ、好ましくは１００〜２００ｎ
ｍとすれば良い。

【００３３】いずれにしても、ゲート電極の第１層目
と、ゲート電極の第２層目と、ゲート電極の第３層目と
は、スパッタ法で上記材料の被膜を形成すれば良く、ウ
エットエッチングとドライエッチングにより所定の形状
に形成する。ここで、ゲート電極の第３層目を、ゲート
電極の第２層目を覆って形成させるためには、上記で示
したようにゲート電極の第２層目の厚さを管理すること
はもとより、スパッタ条件を適切に設定する必要があ
る。例えば、形成する被膜の成膜速度を比較的遅くする
ことは有効な手段である。

【００３４】図１のようなゲート電極の構造として、ゲ
ート電極の第２層目を、ゲート電極の第１層目とゲート
電極の第３層目で囲んだクラッド構造とすることで耐熱
性を高めることができる。ゲート電極の材料としては、
ＡｌやＣｕなどの抵抗率の低い材料を用いることが望ま
しいが、４５０℃以上で加熱するとヒロックが発生した
り、周辺の絶縁膜や半導体層に拡散してしまうといった
問題点がある。しかし、このような現象はＳｉ、Ｔｉ、
Ｔａ、Ｗ、Ｍｏなどの材料か、これらの材料を成分とす
る材料で囲んだクラッド構造とすることで防ぐことがで
きる。

【００３５】ｎチャネル型ＴＦＴの半導体層は、チャネ
ル形成領域１０４と、第１の不純物領域１０７、１０８
と、チャネル形成領域に接して形成される第２の不純物
領域１０５、１０６ａ、１０６ｂとから成っている。第
１の不純物領域と第２の不純物領域にはいずれもｎ型を
付与する不純物元素が添加されている。このとき、前記
不純物元素の濃度は、第１の不純物領域の濃度が１×１
０²⁰〜１×１０²¹atoms/cm³、好ましくは２×１０²⁰〜
５×１０²⁰atoms/cm³として、第２の不純物領域の濃度
が１×１０¹⁶〜５×１０¹⁹atoms/cm³、代表的には５×
１０¹⁷〜５×１０^{1 8}atoms/cm³で添加されている。第１
の不純物領域１０７、１０８はソース領域およびドレイ
ン領域として機能する。

【００３６】一方、ｐチャネル型ＴＦＴの第３の不純物
領域１１１、１１２ａ、１１２ｂは、ソース領域または
ドレイン領域として機能するものである。そして、第３
の不純物領域１１２ｂにはｎ型を付与する不純物元素が
第１の不純物領域と同じ濃度で含まれているが、その
１．５〜３倍の濃度でｐ型を付与する不純物元素が添加
されている。

【００３７】第２の不純物領域への不純物元素は、添加
するｎ型を付与する不純物元素をゲート電極の第１層目
１１３とゲート絶縁膜１０３を通過させて半導体層に添
加する方法により行われるものである。

【００３８】第２の不純物領域１０６ａ、１０６ｂは、
図２（Ａ）、（Ｂ）に示すようにゲート絶縁膜１０３を
介してゲート電極と重なる第２の不純物領域１０６ａと
ゲート電極と重ならない第２の不純物領域１０６ｂとに
分けることができる。すなわち、ゲート電極とオーバー
ラップするＬＤＤ領域と、オーバーラップしないＬＤＤ
領域が形成される。この領域の作り分けは、一導電型の
不純物元素を添加する第１の工程（第２の不純物領域の
形成）と、一導電型の不純物元素を添加する第２の工程
（第１の不純物領域の形成）により行うものであり、こ
のときフォトレジストをマスクとして利用すれば良い。

【００３９】これは、同一基板上に駆動電圧の異なる回
路を作製するときにきわめて便利な方法である。図２
（Ｂ）には、液晶表示装置のロジック回路部、バッファ
回路部、アナログスイッチ部、および画素マトリクス回
路に使用するＴＦＴの設計値の一例を示す。このとき、
それぞれのＴＦＴの駆動電圧を考慮して、チャネル長は
もとより、ゲート電極と重なる第２の不純物領域１０６
ａとゲート電極と重ならない第２の不純物領域１０６ｂ
の長さを設定することが可能となる。

【００４０】駆動回路のシフトレジスタ回路のＴＦＴ
や、バッファ回路のＴＦＴは基本的にオン領域の特性が
重視されるので、いわゆるＧＯＬＤ構造でも良く、ゲー
ト電極と重ならない第２の不純物領域１０６ｂは必ずし
も設ける必要はない。しかしあえて設ける場合は駆動電
圧を考慮して０．５〜３μｍの範囲で設定すれば良い。
いずれにしても、耐圧を考慮してゲート電極と重ならな
い第２の不純物領域１０６ｂの値は、駆動電圧が高くな
るにしたがって大きくすることが望ましい。

【００４１】また、アナログスイッチや、画素マトリク
ス回路に設けるＴＦＴはオフ電流が増加しては困るの
で、例えば、駆動電圧１６Ｖの場合、チャネル長３μｍ
としてゲート電極と重なる第２の不純物領域１０６ａを
１．５μｍとし、ゲート電極と重ならない第２の不純物
領域１０６ｂを１．５μｍとする。勿論、本発明はここ
で示す設計値に限定されるものでなく、実施者が適宣決
定すれば良い。

【００４２】また、図１７に示すように、本発明におい
て、ゲート電極の第１層目１７０１と、ゲート電極の第
２層目１７０２と、ゲート電極の第３層目１７０３との
チャネル長方向の長さは、作製するＴＦＴの寸法と深い
関わりがある。ゲート電極の第２層目１７０２のチャネ
ル長方向の長さは、チャネル長Ｌ１にほぼ相当するもの
である。このときＬ１は０．１〜１０μｍ、代表的には
０．２〜５μｍの値とすれば良い。

【００４３】また、第２の不純物領域１７０５の長さＬ
６は前述のようにフォトレジストによるマスキングで任
意に設定することが可能であるが、０．２〜６μｍ、代
表的には０．６〜３μｍで形成することが望ましい。

【００４４】そして、第２の不純物領域１７０５がゲー
ト電極と重なる長さＬ４は、ゲート電極の第１層目１７
０１の長さＬ２と密接な関係にある。Ｌ４の長さは、
０．１〜４μｍ、代表的には０．５〜３μｍで形成する
ことが望ましい。また、第２の不純物領域１７０５がゲ
ート電極と重ならないる長さＬ５は、前述のように必ず
しも設ける必要がない場合もあるが、通常は０．１〜３
μｍ、代表的には０．３〜２μｍとするのが良い。ここ
でＬ４とＬ５の長さは、例えば、前述のようにＴＦＴの
駆動電圧を根拠にして決めると良い。

【００４５】また、図１においてチャネル形成領域１０
４には、あらかじめ１×１０¹⁶〜５×１０¹⁸atoms/cm³
の濃度でボロンが添加されても良い。このボロンはしき
い値電圧を制御するために添加されるものであり、同様
の効果が得られるものであれば他の元素で代用すること
もできる。

【００４６】以上示したように本発明は、ゲート電極を
ゲート電極の第１層目１１３、１１６と、ゲート電極の
第２層目１１４、１１７と、ゲート電極の第３層目１１
５、１１８とで形成し、図１で示すようにゲート電極の
第２層目１１４、１１７が、ゲート電極の第１層目１１
３，１１６とゲート電極の第３層目１１５、１１８で囲
まれたクラッド型の構造としてある。そして、少なくと
もｎチャネル型ＴＦＴでは、ゲート絶縁膜１０３を介し
て半導体層に設けられた第２の不純物領域１０６の一部
が、このようなゲート電極と重なっている構造に特徴が
ある。

【００４７】ｎチャネル型ＴＦＴにおいて、第２の不純
物領域はチャネル形成領域１０４を中心としてドレイン
領域側（図１の第１の不純物領域１０８側）だけに設け
ても良い。また画素マトリクス回路の画素ＴＦＴのよう
に、オン領域とオフ領域の両方の特性が要求される場合
には、チャネル形成領域１０４を中心としてソース側
（図１の第１の不純物領域１０７側）とドレイン領域側
（図１の第１の不純物領域１０８側）の両方に設けるこ
とが望ましい。

【００４８】一方、ｐチャネル型ＴＦＴにはチャネル形
成領域１０９と第３の不純物領域１１１、１１２ａ、１
１２ｂが形成された構造とする。勿論、本発明のｎチャ
ネル型ＴＦＴと同様の構造としても良いが、ｐチャネル
型ＴＦＴはもともと信頼性が高いため、オン電流を稼い
でｎチャネル型ＴＦＴとの特性バランスをとった方が好
ましい。本願発明を図１に示すようにＣＭＯＳ回路に適
用する場合には、特にこの特性のバランスをとることが
重要である。但し、本発明の構造をｐチャネル型ＴＦＴ
に適用しても何ら問題はない。

【００４９】こうしてｎチャネル型ＴＦＴおよびｐチャ
ネル型ＴＦＴが完成したら、第１の層間絶縁膜１１９で
覆い、ソース配線１２０、１２１、ドレイン配線１２２
を設ける。図１の構造では、これらを設けた後でパッシ
ベーション膜１２３として窒化シリコン膜を設けてい
る。さらに樹脂材料でなる第２の層間絶縁膜１２４が設
けられている。第２の層間絶縁膜は、樹脂材料に限定さ
れる必要はないが、例えば、液晶表示装置に応用する場
合には、表面の平坦性を確保するために樹脂材料を用い
ることが好ましい。

【００５０】図１では、ｎチャネル型ＴＦＴとｐチャネ
ル型ＴＦＴとを相補的組み合わせて成るＣＭＯＳ回路を
例にして示したが、ｎチャネル型ＴＦＴを用いたＮＭＯ
Ｓ回路や、液晶表示装置の画素マトリクス回路に本願発
明を適用することもできる。

【００５１】以上に示した本願発明の構成について、以
下に示す実施例でさらに詳細に説明する。

【００５２】［実施例１］本実施例では、本願発明の構
成を、画素マトリクス回路とその周辺に設けられる駆動
回路の基本形態であるＣＭＯＳ回路を同時に作製する方
法について説明する。

【００５３】図３（Ａ）において、基板３０１には、コ
ーニング社の１７３７ガラス基板に代表される無アルカ
リガラス基板を用いる。そして、基板３０１のＴＦＴが
形成される表面には、下地膜３０２をプラズマＣＶＤ法
やスパッタ法で形成する。下地膜３０２は図示していな
いが、窒化シリコン膜を２５〜１００ｎｍ、代表的には
５０ｎｍの厚さに、酸化シリコン膜を５０〜３００ｎ
ｍ、代表的には１５０ｎｍの厚さに形成する。

【００５４】その他に、プラズマＣＶＤ法でＳｉＨ₄、
ＮＨ₃、Ｎ₂Ｏから作製される酸化窒化シリコン膜を１０
〜２００nm（好ましくは５０〜１００nm）、同様にＳｉ
Ｈ₄、Ｎ₂Ｏから作製される酸化窒化シリコン膜を５０〜
２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積
層形成する。

【００５５】次に、この下地膜３０２の上に５０ｎｍの
厚さの、非晶質シリコン膜をプラズマＣＶＤ法で形成す
る。非晶質シリコン膜は含有水素量にもよるが、好まし
くは４００〜５５０℃で数時間加熱して脱水素処理を行
い、含有水素量を５atomic％以下として、結晶化の工程
を行うことが望ましい。また、非晶質シリコン膜をスパ
ッタ法や蒸着法などの他の作製方法で形成しても良い
が、膜中に含まれる酸素、窒素などの不純物元素を十分
低減させておくことが望ましい。

【００５６】ここで、下地膜と非晶質シリコン膜とはい
ずれもプラズマＣＶＤ法で作製することが可能であるの
で、下地膜と非晶質シリコン膜を真空中で連続して形成
しても良い。下地膜を形成後、一旦大気雰囲気にさらさ
ない工程にすることにより、表面の汚染を防ぐことが可
能となり、作製するＴＦＴの特性バラツキを低減させる
ことができる。

【００５７】非晶質シリコン膜を結晶化する工程は、公
知のレーザーアニール法または熱アニール法の技術を用
いれば良い。本実施例では、パルス発振型のＫｒＦエキ
シマレーザー光を線状に集光して非晶質シリコン膜に照
射して結晶質シリコン膜を形成する。

【００５８】結晶化をレーザーアニール法にて行う場合
には、パルス発振型または連続発光型のエキシマレーザ
ーやアルゴンレーザーをその光源とする。また、ＹＡＧ
レーザーを光源とし、その基本周波数、第２高調波、第
3高調波、第4高調波を光源としても良い。パルス発振型
のエキシマレーザーを用いる場合には、レーザー光を線
状に加工してレーザーアニールを行う。レーザーアニー
ル条件は実施者が適宣選択するものであるが、例えば、
レーザーパルス発振周波数３０Ｈｚとし、レーザーエネ
ルギー密度を１００〜５００mJ/cm²(代表的には３００
〜４００mJ/cm²)とする。そして線状ビームを基板全面
に渡って照射し、この時の線状ビームの重ね合わせ率
（オーバーラップ率）を８０〜９８％として行う。

【００５９】尚、本実施例では半導体層を非晶質シリコ
ン膜から結晶質シリコン膜を形成したが、微結晶シリコ
ン膜を用いても構わないし、直接結晶質シリコン膜を成
膜しても良い。

【００６０】こうして形成した結晶質シリコン膜をパタ
ーニングして、島状の半導体層３０３、３０４、３０５
を形成する。

【００６１】次に、島状の半導体層３０３、３０４、３
０５を覆って、酸化シリコンまたは窒化シリコンを主成
分とするゲート絶縁膜３０６を形成する。ゲート絶縁膜
３０６は、プラズマＣＶＤ法でＮ₂ＯとＳｉＨ₄を原料と
した酸化窒化シリコン膜を１０〜２００ｎｍ、好ましく
は５０〜１５０ｎｍの厚さで形成すれば良い。ここでは
１００ｎｍの厚さに形成する。

【００６２】そして、ゲート絶縁膜３０６上にゲート電
極の第１層目とゲート電極の第２層目とゲート電極の第
３層目から成るゲート電極を形成する。まず、導電層
（Ａ）３０７と、導電層（Ｂ）３０８を形成する。導電
層（Ａ）３０７はＴｉ、Ｔａ、Ｗ、Ｍｏから選ばれた材
料で形成すれば良いが、電気抵抗や耐熱性を考慮して前
記材料を成分とする化合物を用いても良い。また、導電
層（Ａ）３０７の厚さは１０〜１００ｎｍ、好ましくは
２０〜５０ｎｍとする必要がある。ここでは、５０ｎｍ
の厚さでＴｉ膜をスパッタ法で形成する。

【００６３】ゲート絶縁膜３０６と導電層（Ａ）３０７
の厚さの管理は重要である。これは、後に実施される第
１の不純物添加の工程において、ｎ型を付与する不純物
をゲート絶縁膜３０６と導電層（Ａ）３０７を通過させ
て半導体層３０３、３０５に添加するためである。実際
には、ゲート絶縁膜３０６と導電層（Ａ）３０７の膜厚
と、添加する不純物元素の濃度を考慮して、第１の不純
物添加の工程条件を決定した。前記膜厚範囲であれば不
純物元素を半導体層に添加できることは予め確認された
が、膜厚が設定された本来の値よりも１０％以上変動す
ると、添加される不純物濃度が減少してしまう。

【００６４】導電層（Ｂ）は、Ａｌ、Ｃｕから選ばれた
材料を用いることが好ましい。これはゲート電極の電気
抵抗を下げるために設けられるものであり、５０〜４０
０ｎｍ、好ましくは１００〜２００ｎｍの厚さに形成す
る。Ａｌを用いる場合には、純Ａｌを用いても良いし、
Ｔｉ、Ｓｉ、Ｓｃから選ばれた元素が０．１〜５atomic
％添加されたＡｌ合金を用いても良い。また銅を用いる
場合には、図示しないが、ゲート絶縁膜３０６の表面に
窒化シリコン膜を３０〜１００ｎｍの厚さで設けておく
と好ましい。

【００６５】ここでは、Ｓｃが０．５atomic％添加され
たＡｌ膜をスパッタ法で２００ｎｍの厚さに形成する
（図３（Ａ））。

【００６６】次に公知のパターニング技術を使ってレジ
ストマスクを形成し、導電層（Ｂ）３０８の一部を除去
する工程を行う。ここでは、導電層（Ｂ）３０８はＳｃ
が０．５atomic％添加されたＡｌ膜で形成されているの
で、リン酸溶液を用いたウエットエッチング法で行う。
そして、図３（Ｂ）に示すように導電層（Ｂ）からゲー
ト電極の第２層目３０９、３１０、３１１、３１２を形
成する。それぞれのゲート電極の第２層目のチャネル長
方向の長さは、ＣＭＯＳ回路を形成するゲート電極の第
２層目３０９、３１０で３μｍとし、また、画素マトリ
クス回路はマルチゲート構造となっていて、ゲート電極
の第２層目３１１、３１２のそれぞれの長さを２μｍと
した。

【００６７】この工程をドライエッチング法で行うこと
も可能であるが、導電層（Ａ）３０７にダメージを与え
ず、選択性良く導電層（Ｂ）３０８の不要な領域を除去
するためにはウエットエッチング法が好ましい。

【００６８】また、画素マトリクス回路を構成する画素
ＴＦＴのドレイン側に保持容量を設ける構造となってい
る。このとき、導電層（Ｂ）と同じ材料で保持容量の容
量配線３１３を形成する。

【００６９】そして、ｐチャネル型ＴＦＴを形成する領
域にレジストマスク３１４を形成して、１回目のｎ型を
付与する不純物元素を添加する工程を行う。結晶質半導
体材料に対してｎ型を付与する不純物元素としては、リ
ン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などが知
られているが、ここでは、リンを用い、フォスフィン
（ＰＨ₃）を用いたイオンドープ法で行う。この工程で
は、ゲート絶縁膜３０６と導電層（Ａ）３０７を通して
その下の半導体層にリンを添加するために、加速電圧は
８０ｋｅＶと高めに設定する。半導体層に添加するリン
の濃度は１×１０ ¹⁶〜５×１０¹⁹atoms/cm³の範囲にす
るのが好ましく、ここでは１×１０¹⁸atoms/cm³とす
る。そして、半導体層にリンが添加された領域３１５、
３１６、３１７、３１８、３１９、３２０が形成される
(図３（Ｂ）)。

【００７０】そして、レジストマスク３１４を除去した
後、導電層（Ａ）３０７とゲート電極の第２層目３０
９、３１０、３１１、３１２と保持容量の配線３１３に
密接させてゲート電極の第３層目となる導電層（Ｃ）３
２１を形成する。導電層（Ｃ）３２１はＴｉ、Ｔａ、
Ｗ、Ｍｏから選ばれた材料で形成すれば良いが、電気抵
抗や耐熱性を考慮して前記材料を成分とする化合物を用
いても良い。例えば、また、導電層（Ｃ）３２１の厚さ
は１０〜１００ｎｍ、好ましくは２０〜５０ｎｍとする
必要がある。ここでは、５０ｎｍの厚さでＴａ膜をスパ
ッタ法で形成する（図３（Ｃ））。

【００７１】次に公知のパターニング技術を使ってレジ
ストマスクを形成し、導電層（Ｃ）３２１と導電層
（Ａ）３０７の一部を除去する工程を行う。ここでは、
ドライエッチング法により行う。導電層（Ｃ）３２１は
Ｔａであり、ドライエッチングの条件として、ＣＦ₄を
８０ＳＣＣＭ、Ｏ₂を２０ＳＣＣＭ導入して１００ｍＴ
ｏｒｒ、で５００Ｗの高周波電力を投入して行う。この
ときＴａのエッチングレートは６０ｎｍ／分である。ま
た、導電層（Ａ）３０７をエッチングする条件は、Ｓｉ
Ｃｌ₄を４０ＳＣＣＭ、Ｃｌ₂を５ＳＣＣＭ、ＢＣｌ₃を
１８０ＳＣＣＭ導入して、８０ｍＴｏｒｒ、１２００Ｗ
の高周波電力を印加して行う。このとき、Ｔｉのエッチ
ングレートは３４ｎｍ／分である。

【００７２】エッチング後わずかに残さが確認されるこ
とがあるが、ＳＰＸ洗浄液やＥＫＣなどの溶液で洗浄す
ることにより除去することができる。また、上記エッチ
ング条件で、下地にあるゲート絶縁膜３０６のエッチン
グレートは１８〜３８ｎｍ／分であり、エッチング時間
が長いとゲート絶縁膜のエッチングが進んでしまうため
注意が必要である。

【００７３】そして、ゲート電極の第１層目３２２、３
２３、３２４、３２５とゲート電極の第３層目３２７、
３２８、３２９、３３０とが形成される。ゲート電極の
第１層目とゲート電極の第３層目とのチャネル長方向の
長さは同じに形成され、ゲート電極の第１層目３２２、
３２３とゲート電極の第３層目３２７、３２８は６μｍ
の長さに形成する。また、ゲート電極の第１層目３２
４、３２５とゲート電極の第３層目３２９、３３０は４
μｍの長さに形成する（図４（Ａ））。

【００７４】このようにして、ゲート電極の第１層目と
ゲート電極の第２層目とゲート電極の第３層目とから成
るゲート電極が形成される。また、画素マトリクス回路
を構成する画素ＴＦＴのドレイン側に保持容量を設ける
構造となっている。このとき、導電層（Ａ）と、導電層
（Ｃ）とから保持容量の配線３２６、３３１が形成され
る。

【００７５】そして、図４（Ｂ）に示すように、レジス
トマスク３３２、３３３、３３４、３３５、３３６を形
成して、２回目のｎ型を付与する不純物元素を添加する
工程を行う。これも、フォスフィン（ＰＨ₃）を用いた
イオンドープ法で行う。この工程でもゲート絶縁膜３０
６を通してその下の半導体層にリンを添加するために、
加速電圧は８０ｋｅＶと高めに設定する。そして、リン
が添加された領域３３７、３３８、３３９、３４０、３
４１、３４２、３４３が形成される。この領域のリンの
濃度は、１回目のｎ型を付与する不純物元素を添加する
工程と比較して高濃度であり、１×１０¹⁹〜１×１０²¹
atoms/cm³とするのが好ましく、ここでは１×１０²⁰ato
ms/cm³とする。

【００７６】この工程において、レジストマスク３３
２、３３３、３３４、３３５のチャネル長方向の長さ
は、それぞれのＴＦＴの構造を決める上で重要である。
特に、ｎチャネル型ＴＦＴにおいては、前述のゲート電
極の第1層目と第３層目の長さと、このレジストマスク
の長さにより、第２の不純物領域がゲート電極と重なる
領域と、重ならない領域をある範囲で自由に決めること
ができる。本実施例では、ゲート電極の第１層目３２２
と第３層目３２７の長さを６μｍで、ゲート電極の第１
層目３２４、３２５と第３層目３２９、３３０の長さを
４μｍで形成したので、レジストマスク３３２は９μｍ
の長さで、レジストマスク３３４、３３５は７μｍの長
さで形成した。勿論、ここで記載したそれぞれの長さは
一例であるので、前述のようにＴＦＴの駆動電圧を考慮
して決めると良い。

【００７７】次にｎチャネル型ＴＦＴを形成する領域を
レジストマスク３４４、３４５で覆って、ｐチャネル型
ＴＦＴが形成される領域のみに、ｐ型を付与する第３の
不純物元素を添加するの工程を行う。ｐ型を付与する不
純物元素としては、ボロン（Ｂ）、アルミニウム（Ａ
ｌ）、ガリウム（Ｇａ）、が知られているが、ここでは
ボロンをその不純物元素として、ジボラン（Ｂ₂Ｈ₆）を
用いてイオンドープ法で添加する。この場合も加速電圧
を８０ｋｅＶとして、２×１０²⁰atoms/cm³の濃度にボ
ロンを添加する。そして、図４（Ｃ）に示すようにボロ
ンが高濃度に添加された第３の不純物領域３４６ａ、３
４６ｂ、３４７ａ、３４７ｂが形成される。第３の不純
物域３４６ｂ、３４７ｂには前の工程で添加されたリン
が含まれているが、その ２倍の濃度でボロンが添加さ
れているので問題はない(図４（Ｃ）)。

【００７８】図４（Ｃ）までの工程が終了したら、図５
で示すように、レジストマスク３４４、３４５を除去し
て、第１の層間絶縁膜３７４を形成する工程を行う。第
１の層間絶縁膜３７４は２層構造で形成する。最初に窒
化シリコン膜３７４ａを５０ｎｍの成膜する。窒化シリ
コン膜はプラズマＣＶＤ法で形成し、ＳｉＨ₄を５ＳＣ
ＣＭ、ＮＨ₃を４０ＳＣＣＭ、Ｎ₂を１００ＳＣＣＭ導入
して０．７Ｔｏｒｒ、３００Ｗの高周波電力を投入す
る。そして、続いて酸化シリコン膜３７４ｂをＴＥＯＳ
を５００ＳＣＣＭ、Ｏ₂を５０ＳＣＣＭ導入し１Ｔｏｒ
ｒ、２００Ｗの高周波電力を投入して９５０ｎｍの厚さ
に成膜する。このように窒化シリコン膜３７４ａと酸化
シリコン膜３７４ｂにより、合計１μｍの第１の層間絶
縁膜３７４を形成する。

【００７９】ここで形成された窒化シリコン膜は次の熱
処理工程を行うために必要なものである。本実施例で
は、前述のようなクラッド構造のゲート電極を形成す
る。この構造はＡｌで形成されるゲート電極の第２層目
を、Ｔｉで形成されるゲート電極の第１層目とＴａで形
成されるゲート電極の第３層目で囲むように形成してい
る。ＴａはＡｌのヒロックや周辺へのしみ出しを防ぐ効
果があるが、常圧において４００℃以上で加熱するとす
ぐに酸化してしまう欠点を有している。その結果、電気
抵抗が増加してしまうが、その表面を第１の層間絶縁膜
の窒化シリコン膜３７４ａで被覆しておくと、酸化を防
止することができる。

【００８０】熱処理の工程は、それぞれの濃度で添加さ
れたｎ型またはｐ型を付与する不純物元素を活性化する
ために行う必要がある。この工程は、電気加熱炉を用い
る熱アニール法や、前述のエキシマレーザーを用いるレ
ーザーアニール法や、ハロゲンランプを用いるラピット
サーマルアニール法（ＲＴＡ法）で行えば良い。しか
し、レーザーアニール法は低い基板加熱温度で活性をす
ることができるが、ゲート電極の下にかくれる領域まで
活性化させることは困難である。従って、ここでは熱ア
ニール法で活性化の工程を行う。この時の条件は、窒素
雰囲気中において３００〜７００℃、好ましくは３５０
〜５５０℃、ここでは４５０℃、２時間の処理を行う。

【００８１】第１の層間絶縁膜３７４はその後、パター
ニングでそれぞれのＴＦＴのソース領域と、ドレイン領
域に達するコンタクトホールが形成する。そして、ソー
ス配線３７５、３７６、３７７、とドレイン配線３７
８、３７９を形成する。図示していないが、本実施例で
はこの配線を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むＡｌ膜
３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して
形成する３層構造の配線として用いる。

【００８２】そして、ソース配線３７５、３７６、３７
７とドレイン配線３７８、３７９と、第１の層間絶縁膜
３７４を覆ってパッシベーション膜３８０を形成する。
パッシベーション膜３８０は、窒化シリコン膜で５０ｎ
ｍの厚さで形成する。さらに、有機樹脂からなる第２の
層間絶縁膜３８１を約１０００ｎｍの厚さに形成する。
有機樹脂膜としては、ポリイミド、アクリル、ポリイミ
ドアミド等を使用することができる。有機樹脂膜を用い
ることの利点は、成膜方法が簡単である点や、比誘電率
が低いので、寄生容量を低減できる点、平坦性に優れる
点などが上げられる。なお上述した以外の有機樹脂膜を
用いることもできる。ここでは、基板に塗布後、熱重合
するタイプのポリイミドを用い、３００℃で焼成して形
成する。

【００８３】以上までの工程で、クラッド構造のゲート
電極が形成され、ＣＭＯＳ回路のｎチャネル型ＴＦＴに
はチャネル形成領域３４８、第１の不純物領域３６０、
３６１、第２の不純物領域３４９ａ、３４９ｂ、３５０
ａ、３５０ｂが形成される。ここで、第２の不純物領域
は、ゲート電極と重なる領域３４９ａ、３５０ａが１．
５μｍの長さに、ゲート電極と重ならない領域（ＬＤＤ
領域）３４９ｂ、３５０ｂが１．５μｍの長さにそれぞ
れ形成される。そして、第１の不純物領域３６０はソー
ス領域として、第１の不純物領域３６１はドレイン領域
として機能する。

【００８４】ｐチャネル型ＴＦＴは、同様にクラッド構
造のゲート電極が形成され、チャネル形成領域３６２、
第３の不純物領域３６３ａ、３６３ｂ、３６４ａ、３６
４ｂが形成される。第３の不純物領域３６３ａ、３６３
ｂはソース領域として、第３の不純物領域３６４ａ、３
６４ｂはドレイン領域となる。

【００８５】また、画素マトリクス回路の画素ＴＦＴ
は、チャネル形成領域３６５、３６９と第１の不純物領
域３６８、３７２と第２の不純物領域３６６、３６７、
３７０、３７１が形成される。この第２の不純物領域
は、ゲート電極と重なる領域３６６ａ、３６７ａ、３７
０ａ、３７１ａと重ならない領域３６６ｂ、３６７ｂ、
３７０ｂ、３７１ｂとに分けることができる。

【００８６】こうして図５に示すように、基板３０１上
にＣＭＯＳ回路と、画素マトリクス回路が形成されたア
クティブマトリクス基板が作製される。また、画素マト
リクス回路の画素ＴＦＴのドレイン側には、保持容量が
同時に形成される。

【００８７】［実施例２］本実施例では、実施例１と同
様に、画素マトリクス回路とその周辺に設けられる駆動
回路の基本形態であるＣＭＯＳ回路を同時に作製する他
の実施形態について説明する。

【００８８】まず、実施例１と同様に図３（Ａ）から
（Ｃ）までの工程と、図４（Ａ）までの工程を行う。

【００８９】そして、図６（Ａ）はゲート電極の第１層
目とゲート電極の第２層目とゲート電極の第３層目とか
らゲート電極が形成されている状態を示す。この状態の
基板に対して、レジストマスク６０１、６０２、６０
３、６０４、６０５を形成し、ｎ型を付与する不純物元
素を添加する工程を行う。そして、第１の不純物領域６
０６、６０７、６０８、６０９、６１０、６１１、６１
２が形成される（図６（Ｂ））。

【００９０】ここで形成されるレジストマスク６０１、
６０２は、いずれもＬＤＤ領域をＴＦＴのドレイン領域
側のみに形成する形状のものである。これは、第２の不
純物領域をゲート絶縁膜上からマスクする領域がチャネ
ル形成領域を中心として、片側のみに形成されるもので
ある。

【００９１】このようなレジストマスクの形成は、ＣＭ
ＯＳ回路のｎチャネル型ＴＦＴに対して特に有効であ
る。ＬＤＤ領域が片側のみに形成されるため、ＴＦＴの
直列抵抗成分を実質的に下げることが可能となり、オン
電流を増加させることができる。

【００９２】これまで述べてきたＧＯＬＤ構造にして
も、ＬＤＤ構造にしても、ドレイン領域近傍の高電界を
緩和するために設けるためのものであり、ＴＦＴのドレ
イン側に形成されていればその効果は十分得られる。

【００９３】さらに、レジストマスク６１３、６１４を
形成し、実施例１と同様にｐ型を付与する不純物元素を
添加する工程を行い、第３の不純物領域６１５ａ、６１
５ｂ、６１６を形成する。第３の不純物領域６１５ａは
前の工程で添加したｎ型を付与する不純物元素が含まれ
ている（図６（Ｃ））。

【００９４】以降の工程は実施例１と同様に行えば良
く、ソース配線３７５、３７６、３７７とドレイン配線
３７８、３７９、パッシベーション膜３８０、有機樹脂
からなる第２の層間絶縁膜３８１を形成して図７に示す
アクティブマトリクス基板が完成する。そして、ＣＭＯ
Ｓ回路のｎチャネル型ＴＦＴにはチャネル形成領域６１
７、第１の不純物領域６２０、６２１、第２の不純物領
域６１８、６１９が形成される。ここで、第２の不純物
領域は、ゲート電極と重なる領域（ＧＯＬＤ領域）６１
９ａと、ゲート電極と重ならない領域（ＬＤＤ領域）６
１９ｂがそれぞれ形成される。そして、第１の不純物領
域６２０はソース領域として、第１の不純物領域６２１
はドレイン領域となる。

【００９５】ｐチャネル型ＴＦＴは、チャネル形成領域
６２２、第３の不純物領域６２４ａ、６２４ｂ、６２３
が形成される。第３の不純物領域６２３はソース領域と
して、第３の不純物領域６２４ａ、６２４ｂはドレイン
領域となる。画素マトリクス回路の画素ＴＦＴは、チャ
ネル形成領域６２５、６２９と第１の不純物領域６２
８、６３２と第２の不純物領域６２６、６２７、６３
０、６３１が形成される。この第２の不純物領域は、ゲ
ート電極と重なる領域６２６ａ、６２７ａ、６３０ａ、
６３１ａと重ならない領域６２６ｂ、６２７ｂ、６３０
ｂ、６３１ｂとに分けることができる。

【００９６】［実施例３］本実施例では、実施例１と同
様に、画素マトリクス回路とその周辺に設けられる駆動
回路の基本形態であるＣＭＯＳ回路を同時に作製する他
の実施形態について説明する。

【００９７】まず、実施例１と同様に図３（Ａ）から
（Ｃ）までの工程を行う。

【００９８】そして、図８（Ａ）では、公知のパターニ
ング技術を使ってレジストマスク８０１、８０２、８０
３、８０４、８０５を形成し、導電層（Ｃ）３２１と導
電層（Ａ）３０７の一部を除去する工程を行う。ここで
は、実施例１と同様にドライエッチング法により行う。
そして、ゲート電極の第１層目８５１、８５２、８５
３、８５４、８５５とゲート電極の第３層目８５６、８
５７、８５８、８５９、８６０とを形成する。ゲート電
極の第１層目とゲート電極の第３層目とのチャネル長方
向の長さは同じに形成され、ＣＭＯＳ回路のゲート電極
の第１層目８５１、８５２とゲート電極の第３層目８５
６、８５７は最終的な形状よりも長く９μｍの長さに形
成する。また、画素マトリクス回路のゲート電極の第１
層目８５３、８５４とゲート電極の第３層目８５８、８
５９は同様に７μｍの長さに形成する。

【００９９】また、画素マトリクス回路の画素ＴＦＴの
ドレイン側に保持容量を設ける構造となっている。この
とき、導電層（Ａ）と、導電層（Ｃ）とから保持容量の
配線８５５、８６０を形成する。

【０１００】そして、実施例１と同様に２回目のｎ型を
付与する不純物元素を添加する工程を行う。この工程で
は、ゲート電極が接していないゲート絶縁膜の領域を通
って半導体層にリンが添加して、高濃度にリンが添加さ
れる領域８０６、８０７、８０８、８１１、８１２を形
成する。この工程の終了後、レジストマスク８０１、８
０２、８０３、８０４、８０５は除去する（図８
（Ａ））。

【０１０１】次に、再度フォトレジスト膜を形成し、裏
面からの露光によるパターニングの工程を行う。このと
き、図８（Ｂ）に示すようにゲート電極がマスクとなっ
て、自己整合的にレジストマスク８１３、８１４、８１
５、８１６、８１７が形成される。裏面からの露光は直
接光と散乱光を利用して行うもので、光強度や露光時間
などの露光条件の調節により、図８（Ｂ）に示すように
レジストマスクをゲート電極上の内側に形成することが
できる。

【０１０２】レジストマスク８１３、８１４、８１５、
８１６、８１７を使用して、ゲート電極の第３層目とゲ
ート電極の第１層目のマスクされていない領域をドライ
エッチング法により除去する。ドライエッチングの条件
は実施例１と同様に行う。エッチングが終了した後レジ
ストマスク８１３、８１４、８１５、８１６、８１７は
除去する。

【０１０３】そして、図８（Ｃ）に示すように、ゲート
電極の第１層目８１８、８１９、８２０、８２１と、ゲ
ート電極の第３層目８２３、８２４、８２５、８２６及
び保持容量の配線８２２、８２７が形成される。エッチ
ングにより、ＣＭＯＳ回路のゲート電極の第１層目８５
１、８５２とゲート電極の第３層目８５６、８５７は６
μｍの長さになる。また、画素マトリクス回路のゲート
電極の第１層目８５３、８５４とゲート電極の第３層目
８５８、８５９は同様に４μｍの長さに形成される。

【０１０４】さらに、ｎチャネル型ＴＦＴが形成される
領域にレジストマスク８２８、８２９を形成してｐ型を
付与する第３の不純物元素を添加する工程を行う（図８
（Ｃ））。

【０１０５】以降の工程は実施例１と同様に行えば良
く、図５に示すアクティブマトリクス基板が作製するこ
とができる。

【０１０６】［実施例４］本実施例では、実施例１と同
様に、画素マトリクス回路とその周辺に設る駆動回路の
基本形態であるＣＭＯＳ回路を同時に作製する他の実施
形態について説明する。

【０１０７】まず、実施例１と同様に図３（Ａ）から
（Ｃ）までの工程を行う。そして、図９（Ａ）で示すよ
うにゲート電極の形成を行う。

【０１０８】次に、公知のパターニング技術を使ってレ
ジストマスクを形成し、導電層（Ｃ）３２１と導電層
（Ａ）３０７との一部を除去する工程を行う。ここで
は、ドライエッチング法により行う。導電層（Ｃ）３２
１はＴａであり、ドライエッチングの条件として、ＣＦ
₄を８０ＳＣＣＭ、Ｏ₂を２０ＳＣＣＭ導入して１００ｍ
Ｔｏｒｒ、で５００Ｗの高周波電力を投入して行う。こ
のときＴａ膜のエッチングレートは６０ｎｍ／分であ
る。また、導電層（Ａ）３０７をエッチングする条件
は、ＳｉＣｌ₄を４０ＳＣＣＭ、Ｃｌ₂を５ＳＣＣＭ、Ｂ
Ｃｌ₃を１８０ＳＣＣＭ導入して、８０ｍＴｏｒｒ、１
２００Ｗの高周波電力を印加して行う。このとき、Ｔｉ
膜のエッチングレートは３４ｎｍ／分である。

【０１０９】そして、ゲート電極の第１層目３２２、３
２３、３２４、３２５とゲート電極の第３層目３２７、
３２８、３２９、３３０とを形成する。ゲート電極の第
１層目とゲート電極の第３層目とのチャネル長方向の長
さは同じに形成され、ゲート電極の第１層目３２２、３
２３とゲート電極の第３層目３２７、３２８は、ここで
は６μｍの長さに形成する。また、ゲート電極の第１層
目３２４、３２５とゲート電極の第３層目３２９、３３
０は、４μｍの長さに形成する。

【０１１０】上記エッチング条件では、酸化窒化シリコ
ン膜で形成されたゲート絶縁膜３０６もエッチングされ
る。そのエッチングレートはＴａ膜のエッチング条件で
１８ｎｍ／分である。通常はゲート絶縁膜がエッチング
されないように注意深く行われるものであるが、この現
象を積極的に利用して、ゲート電極に接していないゲー
ト絶縁膜の領域を薄くすることができる。これは、ゲー
ト電極をエッチングする工程で、エッチング時間をその
まま増加させればすぐに実施することができる。

【０１１１】しかし、ゲート絶縁膜をエッチングするた
めには、やはり使用するガスを選ぶ必要があり、塩素系
のガスよりはＣＦ₄やＮＦ₃などのフッ素系のガスの方が
良い結果が得られる。

【０１１２】ここでは、Ｔａ膜をエッチングするときに
使用したＣＦ₄とＯ₂の混合ガスにより行う。ＣＦ₄を８
０ＳＣＣＭ、Ｏ₂を２０ＳＣＣＭ導入して１００ｍＴｏ
ｒｒ、で５００Ｗの高周波電力を投入して行う。そし
て、１００ｎｍの厚さで形成されていたゲート絶縁膜３
０６に対して、約２分半のエッチングにより図９（Ａ）
に示すようにゲート電極と接していないゲート絶縁膜の
領域を５０ｎｍの厚さにまで薄くすることができる。

【０１１３】そして実施例１と同様に、レジストマスク
３３２、３３３、３３４、３３５、３３６を形成して２
回目のｎ型を付与する不純物元素を添加する工程を行
う。このとき、ｎ型を付与する不純物元素を添加する領
域３３７、３３８、３３９、３４０、３４１、３４２、
３４３はゲート絶縁膜の厚さが５０ｎｍとなっているの
で、半導体層に効率よく不純物元素を添加することがで
きる。

【０１１４】ゲート絶縁膜が薄くなったことで、イオン
ドープ法における加速電圧を８０ｋｅＶから４０ｋｅＶ
まで下げることが可能となり、ゲート絶縁膜や半導体層
へのダメージを減らすことができる（図９（Ｂ））。

【０１１５】次に図９（Ｃ）に示すようにレジストマス
ク３４４、３４５を形成し、ｐ型を付与する不純物元素
を添加する工程も同様に実施するものであり、ｐ型を付
与する不純物が添加される領域３４６ａ、３４６ｂ、３
４７ａ、３４７ｂに接するゲート絶縁膜は厚さが５０ｎ
ｍとなっているので、イオンドープ法における加速電圧
を８０ｋｅＶから４０ｋｅＶまで下げることが可能とな
り、半導体層に効率よく不純物元素を添加することがで
きる。

【０１１６】その他の工程は実施例１に従えば良く、ソ
ース配線３７５、３７６、３７７とドレイン配線３７
８、３７９、パッシベーション膜３８０、有機樹脂から
なる第２の層間絶縁膜３８１を形成して図１０に示すア
クティブマトリクス基板が完成する。ＣＭＯＳ回路のｎ
チャネル型ＴＦＴにはチャネル形成領域３４８、第１の
不純物領域３６０、３６１、第２の不純物領域３４９、
３５０が形成される。ここで、第２の不純物領域は、ゲ
ート電極と重なる領域３４９ａ、３５０ａ、ゲート電極
と重ならない領域（ＬＤＤ領域）３４９ｂ、３５０ｂが
形成される。そして、第１の不純物領域３６０はソース
領域として、第１の不純物領域３６１はドレイン領域と
して機能する。ｐチャネル型ＴＦＴは、同様にクラッド
構造のゲート電極が形成され、チャネル形成領域３６
２、第３の不純物領域３６３ａ、３６３ｂ、３６４ａ、
３６４ｂが形成される。第３の不純物領域３６３ａ、３
６３ｂはソース領域として、第３の不純物領域３６４
ａ、３６４ｂはドレイン領域となる。また、画素マトリ
クス回路の画素ＴＦＴは、チャネル形成領域３６５、３
６９と第１の不純物領域３６８、３７２と第２の不純物
領域３６６ａ、３６６ｂ、３６７ａ、３６７ｂ、３７０
ａ、３７０ｂ、３７１ａ、３７１ｂが形成される。この
第２の不純物領域は、ゲート電極と重なる領域３６６
ａ、３６７ａ、３７０ａ、３７１ａと重ならない領域３
６６ｂ、３６７ｂ、３７０ｂ、３７１ｂとに分けること
ができる。

【０１１７】［実施例５］本実施例では、本願発明の構
成を、画素マトリクス回路とその周辺に設けられる駆動
回路の基本形態であるＣＭＯＳ回路を同時に作製する方
法について説明する。

【０１１８】図１１（Ａ）において、基板１１０１に
は、例えばコーニング社の１７３７ガラス基板に代表さ
れる無アルカリガラス基板を用いる。そして、基板１１
０１のＴＦＴが形成される表面に、下地膜１１０２をプ
ラズマＣＶＤ法やスパッタ法で形成する。下地膜１１０
２は図示していないが、窒化シリコン膜を２５〜１００
ｎｍ、代表的には５０ｎｍの厚さに、酸化シリコン膜を
５０〜３００ｎｍ、代表的には１５０ｎｍの厚さに形成
する。また、下地膜１１０２は、窒化シリコン膜や酸化
窒化シリコン膜のみを用いても良い。

【０１１９】次に、この下地膜１１０２の上に５０ｎｍ
の厚さの、非晶質シリコン膜をプラズマＣＶＤ法で形成
する。非晶質シリコン膜は含有水素量にもよるが、好ま
しくは４００〜５５０℃で数時間加熱して脱水素処理を
行い、含有水素量を５atomic％以下として、結晶化の工
程を行うことが望ましい。また、非晶質シリコン膜をス
パッタ法や蒸着法などの他の作製方法で形成しても良い
が、膜中に含まれる酸素、窒素などの不純物元素を十分
低減させておくことが望ましい。

【０１２０】ここで、下地膜と非晶質シリコン膜とはい
ずれもプラズマＣＶＤ法で作製されるものであり、この
とき下地膜と非晶質シリコン膜を真空中で連続して形成
しても良い。下地膜を形成後、一旦大気雰囲気にさらさ
れない工程にすることにより、表面の汚染を防ぐことが
可能となり、作製されるＴＦＴの特性バラツキを低減さ
せることができる。

【０１２１】ここで、半導体層として用いる結晶質シリ
コン膜を、触媒元素を用いた熱結晶化法により形成す
る。触媒元素を用いる場合、特開平７−１３０６５２号
公報、特開平８−７８３２９号公報で開示された技術を
用いることが望ましい。

【０１２２】ここで、特開平７−１３０６５２号公報に
開示されている技術を本願発明に適用する場合の例を図
１９（Ａ）、（Ｂ）で説明する。基板１９０１上に酸化
シリコン膜１９０２が形成され、その上に非晶質シリコ
ン膜１９０３を形成する。非晶質シリコン膜１９０３の
表面に重量換算で１０ｐｐｍのニッケルを含む酢酸ニッ
ケル塩溶液を塗布してニッケル含有層１９０４を形成す
る（図１９（Ａ））。

【０１２３】次に、５００℃、１時間の脱水素工程の
後、５００〜６５０℃で４〜１２時間、例えば５５０℃
で８時間の熱処理を行い、結晶質シリコン膜１９０５を
形成する（図１９（Ｂ））。

【０１２４】また、特開平８−７８３２９号公報で開示
された技術は、触媒元素を選択的に添加することによっ
て、非晶質シリコン膜の選択的な結晶化を可能とするも
のである。同技術を本願発明に適用する場合について、
図２０（Ａ）、（Ｂ）で説明する。

【０１２５】まず、ガラス基板２００１上に酸化シリコ
ン膜２００２、非晶質シリコン膜２００３を形成し、さ
らに酸化シリコン膜２００４を連続的に形成する。この
時、酸化シリコン膜２００４の厚さは１５０ｎｍとす
る。

【０１２６】次に酸化シリコン膜２００４をパターニン
グして、選択的に開孔部２００５を形成し、その後、重
量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶
液を塗布する。これにより、ニッケル含有層２００６が
形成され、ニッケル含有層２００６は開孔部２００５の
底部のみで非晶質シリコン膜２００３と接触する（図２
０（Ａ））。

【０１２７】次に、５００〜６５０℃で４〜２４時間、
例えば５７０℃、１４時間の熱処理を行い、結晶質シリ
コン膜２００７を形成する。この結晶化の過程では、ニ
ッケルが接した非晶質シリコン膜の部分が最初に結晶化
し、そこから横方向へと結晶化が進行する。こうして形
成された結晶質シリコン膜２００７は棒状または針状の
結晶が集合して成り、その各々の結晶は巨視的に見れば
ある特定の方向性をもって成長しているため、結晶性が
揃っているという利点がある(図２０（Ｂ）)。

【０１２８】尚、上記２つの技術において使用可能な触
媒元素は、ニッケル（Ｎｉ）の以外にも鉄（Ｆｅ）、パ
ラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバル
ト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）と
いった元素を用いても良い。

【０１２９】以上のような技術を用いて結晶質シリコン
膜を形成し、パターニングを行えば、図１１に示す半導
体層１１０３、１１０４、１１０５を形成することがで
きる。

【０１３０】また、触媒元素を用いて結晶質シリコン膜
を形成し、その触媒元素を結晶質シリコン膜から除去す
るゲッタリング工程を行った例を示す。

【０１３１】これは、非晶質シリコン膜の結晶化に用い
た触媒元素を結晶化後にリンのゲッタリング作用を用い
て除去する技術である。同技術を用いることで、結晶質
シリコン膜中の触媒元素の濃度を１×１０¹⁷atoms/cm³
以下、好ましくは１×１０¹⁶atoms/cm³にまで低減する
ことができる。

【０１３２】図２１（Ａ）では、下地膜２１０２、結晶
質シリコン膜２１０３が形成された状態を示している。
そして、結晶質シリコン膜２１０３の表面にマスク用の
酸化シリコン膜２１０４が１５０ｎｍの厚さに形成さ
れ、パターニングにより開孔部が設けられ、結晶質シリ
コン膜を露出させた領域を設けてある。そして、リンを
添加する工程を実施して、結晶質シリコン膜にリンが添
加された領域２１０５を設ける。

【０１３３】この状態で、窒素雰囲気中で５５０〜８０
０℃、５〜２４時間、例えば６００℃、１２時間の熱処
理を行うと、結晶質シリコン膜にリンが添加されている
領域２１０５がゲッタリングサイトとして働き、結晶質
シリコン膜２１０３に残存していた触媒元素はリンが添
加されている領域２１０５に偏析させることができる。

【０１３４】そして、マスク用の酸化シリコン膜２１０
４と、リンが添加されている領域２１０５とをエッチン
グして除去することにより、結晶化の工程で使用した触
媒元素の濃度を１×１０¹⁷atoms/cm³以下にまで低減し
た結晶質シリコン膜を得ることができる。この結晶質シ
リコン膜は図１１（Ａ）の半導体層１１０３、１１０
４、１１０５として使用することができる。

【０１３５】次に、島状の半導体層１１０３、１１０
４、１１０５を覆って、酸化シリコンまたは窒化シリコ
ンを主成分とするゲート絶縁膜１１０６を形成する。ゲ
ート絶縁膜１１０６は、プラズマＣＶＤ法でＮ₂ＯとＳ
ｉＨ₄を原料とした窒化酸化シリコン膜を１０〜２００
ｎｍ、好ましくは５０〜１５０ｎｍの厚さで形成すれば
良い。ここでは１００ｎｍの厚さに形成する。

【０１３６】そして、ゲート絶縁膜１１０６の表面にゲ
ート電極の第１層目とする導電層（Ａ）１１０７と、ゲ
ート電極の第２層目とする導電層（Ｂ）１１０８とを形
成する。導電層（Ａ）１１０７はＴｉ、Ｔａ、Ｗ、Ｍｏ
から選ばれた材料で形成すれば良いが、電気抵抗や耐熱
性を考慮して前記材料を成分とする化合物を用いても良
い。また、導電層（Ａ）１１０７の厚さは１０〜１００
ｎｍ、好ましくは２０〜５０ｎｍとする必要がある。こ
こでは、５０ｎｍの厚さでＴｉ膜をスパッタ法で形成す
る。

【０１３７】ゲート電極の第２層目となる導電層（Ｂ）
１１０８は、Ａｌ、Ｃｕから選ばれた材料を用いること
が好ましい。これはゲート電極の電気抵抗を下げるため
に設けられるものであり、５０〜４００ｎｍ、好ましく
は１００〜２００ｎｍの厚さに形成する。Ａｌを用いる
場合には、純Ａｌを用いても良いし、Ｔｉ、Ｓｉ、Ｓｃ
から選ばれた元素が０．１〜５atomic％添加されたＡｌ
合金を用いても良い。また銅を用いる場合には、図示し
ないが、ゲート絶縁膜１１０６の表面に窒化シリコン膜
を３０〜１００ｎｍの厚さで設けておくと好ましい。

【０１３８】ここでは、Ｓｃが０．５atomic％添加され
たＡｌ膜をスパッタ法で２００ｎｍの厚さに形成する
（図１１（Ａ））。

【０１３９】次に公知のパターニング技術を使ってレジ
ストマスクを形成し、導電層（Ｂ）１１０８の一部を除
去する工程を行う。ここでは、導電層（Ｂ）１１０８は
Ｓｃが０．５atomic％添加されたＡｌ膜で形成されてい
るが、リン酸溶液を用いたウエットエッチング法で行う
ことができる。そして、図１１（Ｂ）に示すようにゲー
ト電極の第２層目１１０９、１１１０、１１１１、１１
１２を形成する。それぞれのゲート電極の第２層目のチ
ャネル長方向の長さは、ＣＭＯＳ回路を形成するゲート
電極の第２層目１１０９、１１１０で３μｍとし、ま
た、画素マトリクス回路はマルチゲートの構造となって
いて、ゲート電極の第２層目１１１１、１１１２のそれ
ぞれの長さを２μｍとする。

【０１４０】また、画素マトリクス回路を構成する画素
ＴＦＴのドレイン側に保持容量を設ける構造となってい
る。このとき、導電層（Ｂ）と同じ材料で保持容量の配
線１１１３が形成される。

【０１４１】そして、ｎ型を付与する第１の不純物元素
を添加する工程を行う。ここでは、リンを用い、フォス
フィン（ＰＨ₃）を用いたイオンドープ法で行う。この
工程では、ゲート絶縁膜１１０６と導電層（Ａ）１１０
７を通してその下の半導体層１１０３、１１０４、１１
０５にリンを添加するために、加速電圧は８０ｋｅＶと
高めに設定する。半導体層に添加されるリンの濃度は、
１×１０¹⁶〜５×１０ ¹⁹atoms/cm³の範囲にするのが好
ましく、ここでは１×１０¹⁸atoms/cm³とする。そし
て、半導体層にリンが添加された領域１１１４、１１１
５、１１１６、１１１７、１１１８、１１１９、１１２
０、１１２１が形成される(図１１（Ｂ）)。

【０１４２】次にｎチャネル型ＴＦＴを形成する領域を
レジストマスク１１２２、１１２３で覆って、ｐチャネ
ル型ＴＦＴが形成される領域のみに、ｐ型を付与する第
３の不純物元素を添加するの工程を行う。ここではボロ
ンをその不純物元素として、ジボラン（Ｂ₂Ｈ₆）を用い
てイオンドープ法で添加する。ここでも加速電圧を８０
ｋｅＶとして、２×１０²⁰atoms/cm³の濃度にボロンを
添加する。そして、図１１（Ｃ）に示すようにボロンが
高濃度に添加された第３の不純物領域１１２４、１１２
５が形成される。

【０１４３】そして、レジストマスク１１２２、１１２
３を除去した後、導電層（Ａ）１１０７とゲート電極の
第２層目１１０９、１１１０、１１１１、１１１２と保
持容量の配線１１１３に密接させてゲート電極の第３層
目となる導電層（Ｃ）１１２６を形成する。導電層
（Ｃ）１１２６はＴｉ、Ｔａ、Ｗ、Ｍｏから選ばれた材
料で形成すれば良いが、電気抵抗や耐熱性を考慮して前
記材料を成分とする化合物を用いても良い。例えば、ま
た、導電層（Ｃ）１１２６の厚さは１０〜１００ｎｍ、
好ましくは２０〜５０ｎｍとする必要がある。ここで
は、５０ｎｍの厚さでＭｏ−Ｗ膜をスパッタ法で形成す
る。（図１２（Ａ））

【０１４４】次に公知のパターニング技術を使ってレジ
ストマスクを形成し、導電層（Ｃ）１１２６と導電層
（Ａ）１１０７との一部を除去する工程を行う。ここで
は、ドライエッチング法により行う。導電層（Ｃ）１１
２６はＭｏ−Ｗ膜であり、ドライエッチングの条件とし
て、Ｃｌ₂を８０ＳＣＣＭ導入して１０ｍＴｏｒｒ、で
３５０Ｗの高周波電力を投入して行う。このときＭｏ−
Ｗ膜のエッチングレートは５０ｎｍ／分である。また、
導電層（Ａ）１１０７をエッチングする条件は、ＳｉＣ
ｌ₄を４０ＳＣＣＭ、Ｃｌ₂を５ＳＣＣＭ、ＢＣｌ₃を１
８０ＳＣＣＭ導入して、８０ｍＴｏｒｒ、１２００Ｗの
高周波電力を印加して行う。このとき、Ｔｉ膜のエッチ
ングレートは３４ｎｍ／分である。

【０１４５】エッチング後わずかに残さが確認されるこ
とがあるが、ＳＰＸ洗浄液やＥＫＣなどの溶液で洗浄す
ることにより除去することができる。また、上記エッチ
ング条件で、下地にあるゲート絶縁膜１１０６のエッチ
ングレートは１８〜３８ｎｍ／分であり、エッチング時
間が長いとゲート絶縁膜のエッチングが進んでしまうた
め注意が必要である。

【０１４６】そして、ゲート電極の第１層目１１２７、
１１２８、１１２９、１１３０とゲート電極の第３層目
１１３２、１１３３、１１３４、１１３５とを形成す
る。ゲート電極の第１層目とゲート電極の第３層目との
チャネル長方向の長さは同じに形成され、ゲート電極の
第１層目１１２７、１１２８とゲート電極の第３層目１
１３２、１１３３は、ここでは６μｍの長さに形成す
る。また、ゲート電極の第１層目１１２９、１１３０と
ゲート電極の第３層目１１３４、１１３５は、４μｍの
長さに形成する（図１２（Ｂ））。

【０１４７】また、画素マトリクス回路を構成する画素
ＴＦＴのドレイン側に保持容量を設ける構造となってい
る。このとき、導電層（Ａ）と、導電層（Ｃ）とから保
持容量の電極１１３１、１１３６を形成する。

【０１４８】そして、図１２（Ｃ）に示すように、レジ
ストマスク１１３７、１１３８、１１３９、１１４０、
１１４１を形成して、ｎ型を付与する第２の不純物元素
を添加する工程を行う。ここでは、フォスフィン（ＰＨ
₃）を用いたイオンドープ法で行う。この工程でも、ゲ
ート絶縁膜１１０６を通してその下の半導体層にリンを
添加するために、加速電圧は８０ｋｅＶと高めに設定す
る。そして、リンが添加された領域１１４２、１１４
３、１１４４、１１４５、１１４６、１１４７、１１４
８を形成する。この領域のリンの濃度はｎ型を付与する
第１の不純物元素を添加する工程と比較して高濃度であ
り、１×１０²⁰〜１×１０²¹atoms/cm³とするのが好ま
しく、ここでは１×１０²⁰atoms/cm³とする。

【０１４９】この工程において、レジストマスク１１３
７、１１３８、１１３９、１１４０のチャネル長方向の
長さは、それぞれのＴＦＴの構造を決める上で重要であ
る。特に、ｎチャネル型ＴＦＴにおいては、前述のゲー
ト電極の第１層目と第３層目の長さと、このレジストマ
スクの長さにより、第２の不純物領域がゲート電極と重
なる領域と、重ならない領域をある範囲で自由に決める
ことができる。本実施例では、ゲート電極の第１層目１
１２７、１１２８とゲート電極の第３層目１１３２、１
１３３の長さが６μｍであり、ゲート電極の第１層目１
１２９、１１３０とゲート電極の第３層目１１３４、１
１３５の長さが４μｍであるので、第１とゲート電極の
第３層目の長さが６μｍで形成されたので、レジストマ
スク１１３７は９μｍの長さで、レジストマスク１１３
９、１１４０は７μｍの長さで形成する。

【０１５０】図１２（Ｃ）までの工程が終了したら、レ
ジストマスク１１３７、１１３８、１１３９、１１４
０、１１４１を除去して、第１の層間絶縁膜１１６８を
形成する工程を行う。第１の層間絶縁膜１１６８は２層
構造で形成する。最初に窒化シリコン膜を５０ｎｍの成
膜する。窒化シリコン膜はプラズマＣＶＤ法で形成さ
れ、ＳｉＨ₄を５ＳＣＣＭ、ＮＨ₃を４０ＳＣＣＭ、Ｎ₂
を１００ＳＣＣＭ導入して０．７Ｔｏｒｒ、３００Ｗの
高周波電力を投入する。そして、続いて酸化シリコン膜
をＴＥＯＳを５００ＳＣＣＭ、Ｏ₂を５０ＳＣＣＭ導入
し１Ｔｏｒｒ、２００Ｗの高周波電力を投入して９５０
ｎｍの厚さに成膜する。従って、合計１μｍの第１の層
間絶縁膜１１６８を形成する。

【０１５１】熱処理の工程は、それぞれの濃度で添加さ
れたｎ型またはｐ型を付与する不純物元素を活性化する
ために行う必要がある。この工程は、電気加熱炉を用い
た熱アニール法や、前述のエキシマレーザーを用いたレ
ーザーアニール法や、ハロゲンランプを用いたラピット
サーマルアニール法（ＲＴＡ法）で行えば良い。しか
し、レーザーアニール法は低い基板加熱温度で活性をす
ることができるが、ゲート電極の下の半導体層まで活性
化させることは困難である。従って、ここでは熱アニー
ル法で活性化の工程を行う。加熱処理は、窒素雰囲気中
において３００〜７００℃、好ましくは３５０〜５５０
℃、ここでは４５０℃、２時間の処理を行う。

【０１５２】第１の層間絶縁膜１１６８はその後、パタ
ーニングでそれぞれのＴＦＴのソース領域と、ドレイン
領域に達するコンタクトホールが形成された。そして、
ソース配線１１６９、１１７０、１１７１、とドレイン
配線１１７２、１１７３を形成する。図示していない
が、本実施例ではこの配線を、Ｔｉ膜を１００ｎｍ、Ｔ
ｉを含むＡｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッ
タ法で連続して形成する３層構造の配線として用いる。

【０１５３】そして、ソース配線１１６９、１１７０、
１１７１とドレイン配線１１７２、１１７３と、第１の
層間絶縁膜１１６８を覆ってパッシベーション膜１１７
４を形成する。パッシベーション膜１１７４は、窒化シ
リコン膜で５０ｎｍの厚さで形成する。さらに、有機樹
脂からなる第２の層間絶縁膜１１７５を約１０００ｎｍ
の厚さに形成する。有機樹脂膜としては、ポリイミド、
アクリル、ポリイミドアミド等を使用することができ
る。有機樹脂膜を用いることの利点は、成膜方法が簡単
である点や、比誘電率が低いので、寄生容量を低減でき
る点、平坦性に優れる点などが上げられる。なお上述し
た以外の有機樹脂膜を用いることもできる。ここでは、
基板に塗布後、熱重合するタイプのポリイミドを用い、
３００℃で焼成して形成する。

【０１５４】以上までの工程で、クラッド構造のゲート
電極が形成され、ＣＭＯＳ回路のｎチャネル型ＴＦＴに
はチャネル形成領域１１４９、第１の不純物領域１１５
２、１１５３、第２の不純物領域１１５０ａ、１１５０
ｂ、１１５１ａ、１１５１ｂが形成される。ここで、第
２の不純物領域は、ゲート電極と重なる領域（ＧＯＬＤ
領域）１１５０ａ、１１５１ａが１．５μｍの長さに、
ゲート電極と重ならない領域（ＬＤＤ領域）１１５０
ｂ、１１５１ｂが１．５μｍの長さにそれぞれ形成され
る。そして、第１の不純物領域１１５２はソース領域と
して、第１の不純物領域１１５３はドレイン領域とな
る。

【０１５５】ｐチャネル型ＴＦＴは、同様にクラッド構
造のゲート電極が形成され、チャネル形成領域１１５
４、第３の不純物領域１１５５ａ１１５５ｂ、１１５６
ａ、１１５６ｂが形成される。そして、第３の不純物領
域１１５５ａ、１１５５ｂはソース領域として、第３の
不純物領域１１５６ａ、１１５６ｂはドレイン領域とな
る。

【０１５６】また、画素マトリクス回路の画素ＴＦＴ
は、チャネル形成領域１１５７、１１６１と第１の不純
物領域１１６０、１１６４と第２の不純物領域１１５
８、１１５９、１１６２、１１６３が形成される。ここ
で第２の不純物領域は、ゲート電極と重なる領域１１５
８ａ、１１５９ａ、１１６２ａ、１１６３ａと重ならな
い領域１１５８ｂ、１１５９ｂ、１１６２ｂ、１１６３
ｂとが形成される。

【０１５７】こうして図１３に示すように、基板１１０
１上にＣＭＯＳ回路と、画素マトリクス回路が形成され
たアクティブマトリクス基板が作製される。また、画素
マトリクス回路のｎチャネル型ＴＦＴのドレイン側に
は、保持容量部が同時に形成される。

【０１５８】［実施例６］本実施例では、実施例１で作
製されたアクティブマトリクス基板から、アクティブマ
トリクス型液晶表示装置を作製する工程を説明する。

【０１５９】図５の状態のアクティブマトリクス基板に
対して、図１６（Ａ）に示すように第２の層間絶縁膜３
８１上に遮光膜１６０１、第３の層間絶縁膜１６０２を
形成する。遮光膜１６０１は顔料を含む有機樹脂膜や、
Ｔｉ、Ｃｒなどの金属膜を用いると良い。また、第３の
層間絶縁膜１６０２は、ポリイミドなどの有機樹脂膜で
形成する。そして、第３の層間絶縁膜１６０２と第２の
層間絶縁膜３８１にドレイン配線３７９に達するコンタ
クトホールを形成し、画素電極１６０３を形成する。画
素電極１６０３は、透過型液晶表示装置とする場合には
透明導電膜を用い、反射型の液晶表示装置とする場合に
は金属膜を用いれば良い。ここでは透過型の液晶表示装
置とするために、酸化インジウム・スズ（ＩＴＯ）膜を
１００ｎｍの厚さにスパッタ法で形成し、画素電極１６
０３を形成する。

【０１６０】透明導電膜の材料のエッチング処理は塩酸
系の溶液により行う。しかし、ＩＴＯのエッチングは残
渣が発生しやすいので、エッチング加工性を改善するた
めに酸化インジウム酸化亜鉛合金（Ｉｎ₂Ｏ₃―ＺｎＯ）
を用いても良い。酸化インジウム酸化亜鉛合金は表面平
滑性に優れ、ＩＴＯと比較して熱安定性にも優れている
という特徴をもつ。同様に、酸化亜鉛（ＺｎＯ）も適し
た材料であり、さらに可視光の透過率や導電率を高める
ためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：
Ｇａ）などを用いることができる。

【０１６１】次に、図１６（Ｂ）に示すように、配向膜
１６０４を第３の層間絶縁膜１６０２と画素電極１６０
３形成する。通常液晶表示素子の配向膜にはポリイミド
樹脂が多く用いられている。対向側の基板１６０５に
は、透明導電膜１６０６と、配向膜１６０７とを形成す
る。配向膜は形成された後、ラビング処理を施して液晶
分子がある一定のプレチルト角を持って平行配向するよ
うにする。

【０１６２】上記の工程を経て、画素マトリクス回路
と、ＣＭＯＳ回路が形成されたアクティブマトリクス基
板と対向基板とを、公知のセル組み工程によってシール
材やスペーサ（共に図示せず）などを介して貼り合わせ
る。その後、両基板の間に液晶材料１６０８を注入し、
封止剤（図示せず）によって完全に封止する。よって図
１６（Ｂ）に示すアクティブマトリクス型液晶表示装置
が完成する。

【０１６３】次に本実施例のアクティブマトリクス型液
晶表示装置の構成を、図１４と図１５（Ａ）、（Ｂ）を
用いて説明する。図１４は本実施例のアクティブマトリ
クス基板の斜視図である。アクティブマトリクス基板
は、ガラス基板３０１上に形成される画素マトリクス回
路１４０１と、走査（ゲート）線駆動回路１４０２と、
データ(ソース)線駆動回路１４０３で構成される。画素
マトリクス回路の画素ＴＦＴ１４００はｎチャネル型Ｔ
ＦＴであり、周辺に設けられる駆動回路はＣＭＯＳ回路
を基本として構成されている。走査（ゲート）線駆動回
路１４０２と、データ（ソース）線駆動回路１４０３は
それぞれゲート配線１５０２とソース配線１５０３で画
素マトリクス回路１４０１に接続されている。

【０１６４】図１５（Ａ）は画素マトリクス回路１４０
１の上面図であり、ほぼ１画素の上面図である。画素マ
トリクス回路には画素ＴＦＴであるｎチャネル型ＴＦＴ
が設けられている。ゲート配線１５０２に連続して形成
されるゲート電極１５２０は、図示されていないゲート
絶縁膜を介してその下の半導体層１５０１と交差してい
る。図示はしていないが、半導体層には、ソース領域、
ドレイン領域、第１の不純物領域が形成されている。ま
た、画素ＴＦＴのドレイン側には、半導体層と、ゲート
絶縁膜と、ゲート電極と同じ材料で形成された電極とか
ら、保持容量１５０７が形成されている。そして、保持
容量１５０７に接続した容量配線１５２１が、ゲート配
線１５０２と平行に設けられている。また、図１５
（Ａ）で示すＡ―Ａ'に沿った断面構造は、図５に示す
ＣＭＯＳ回路の断面図に対応している。

【０１６５】一方、図１５（Ｂ）に示すＣＭＯＳ回路で
は、ゲート配線１５１５から延在するゲート電極１５１
３、１５１４が、図示されていないゲート絶縁膜を介し
てその下の半導体層１５１０、１５１２とそれぞれ交差
している。図示はしていないが、同様にｎチャネル型Ｔ
ＦＴの半導体層には、ソース領域、ドレイン領域、第１
の不純物領域が形成されている。また、ｐチャネル型Ｔ
ＦＴの半導体層にはソース領域とドレイン領域が形成さ
れている。そして、その位置関係は、Ｂ―Ｂ'に沿った
断面構造は、図５に示す画素マトリクス回路の断面図に
対応している。

【０１６６】本実施例では、画素ＴＦＴ１４００をダブ
ルゲートの構造としているが、シングルゲートの構造で
も良いし、トリプルゲートとしたマルチゲート構造にし
ても構わない。本実施例のアクティブマトリクス基板の
構造は、本実施例の構造に限定されるものではない。本
願発明の構造は、ゲート電極の構造と、ゲート絶縁膜を
介して設けられた半導体層のソース領域と、ドレイン領
域と、その他の不純物領域の構成に特徴があるので、そ
れ以外の構成については実施者が適宣決定すれば良い。

【０１６７】本実施例で示すアクティブマトリクス型液
晶表示装置を作製するためのアクティブマトリクス基板
は、実施例１で示すものに限定れさず、実施例２〜５お
よび実施例７に示す工程に基づいて作製されるアクティ
ブマトリクス基板であれば、いずれも適用することがで
きる。

【０１６８】［実施例７］本実施例では、実施例５で示
したアクティブマトリクス基板の作製方法においてゲッ
タリング工程を簡略化する方法を示す。まず、実施例５
において、図１１（Ａ）で示される半導体層１１０３、
１１０４、１１０５は、触媒元素を用いて作製された結
晶質シリコン膜である。このとき、結晶化の工程で用い
られた触媒元素が半導体層中に残存するので、ゲッタリ
ングの工程を実施することが望ましい。実施例５では結
晶質シリコン膜が得られた後で、その結晶質シリコン膜
の一部にリンを添加してゲッタリングする方法であった
が、ここでは、そのゲッタリング工程を実施せずに、以
下に述べる方法で触媒元素をＴＦＴのチャネル形成領域
から除去する。

【０１６９】ここでは、図１１（Ａ）から図１２（Ｃ）
に示す工程までそのまま実施する。そして、レジストマ
スク１１３７、１１３８、１１３９、１１４０、１１４
１を除去する。

【０１７０】このとき、ｎチャネル型ＴＦＴの第１の不
純物領域１１５２、１１５３、１１６０、１１６４には
リンが添加されている。またｐチャネル型ＴＦＴの第３
の不純物領域の１１５５ｂ、１１５６ｂにも同様にリン
が添加されている。実施例５に従えばこのときリン濃度
は１×１０²⁰〜１×１０²¹atoms/cm³である。

【０１７１】この状態で、図２２に示すようにゲート絶
縁膜およびゲート電極を窒化シリコン膜１１８０で被覆
する。窒化シリコン膜はプラズマＣＶＤ法で、１０〜１
００ｎｍ、ここでは５０ｎｍの厚さに形成する。窒化シ
リコン膜の代りに酸化窒化シリコン膜を用いても良い。

【０１７２】実施例５では、ゲート電極の第３層目をＭ
ｏ−Ｗで形成する。またその他にＴｉ、Ｔａ、Ｍｏ、Ｗ
などで形成しても良い。そしてこれらの材料は大気圧中
または窒素ガスをパージしながらの加熱処理で比較的酸
化されやすいものである。このような状況において、そ
の表面を窒化シリコンで被覆すると酸化を防止すること
ができる。

【０１７３】この状態で、窒素雰囲気中で４００〜８０
０℃、１〜２４時間、例えば６００℃、１２時間の加熱
処理の工程を行う。この工程により、添加されたｎ型及
びｐ型を付与する不純物元素を活性化することができ
る。さらに、リンが添加されている領域がゲッタリング
サイトとなり、結晶化の工程の後残存していた触媒元素
を偏析させることができる。その結果、チャネル形成領
域から触媒元素を除去することができる。その結果、完
成したＴＦＴにおいてオフ電流を低減させる効果が得ら
れる。

【０１７４】図２２の工程が終了したら、以降の工程は
実施例５の工程に従い、第１の層間絶縁膜、ソース配線
およびドレイン配線、パッシベーション膜、第２の層間
絶縁膜を形成し、図１３状態を形成することによりアク
ティブマトリクス基板を作製することができる。

【０１７５】［実施例８］本実施例では、図１で示した
ＣＭＯＳ回路の回路構成の他の例について図２３を用い
て説明する。尚、図２３（Ａ）のインバータ回路図、図
２３（Ｂ）のインバータ回路の上面図における各端子部
ａ、ｂ、ｃ、ｄは対応している。

【０１７６】図２３（Ａ）に示すインバータ回路につい
て、その上面図を図２３（Ｂ）に示す。図２３（Ｂ）の
Ａ−Ａ'断面構造を図２３（Ｃ）に示し、ゲート電極２
４０９、２４０９'、ｎチャネル型ＴＦＴのソース配線
２４１１、ｐチャネル型ＴＦＴのソース配線２４１４、
共通ドレイン配線２４１３から構成されている。ここ
で、ゲート電極２４０９、２４０９'は、ゲート電極の
第１層目２４０８、２４０８'、ゲート電極の第２層目
２４０９、２４０９'、ゲート電極の第３層目２４１
０、２４１０'が一体となった状態を表している。

【０１７７】このインバータ回路のｎチャネル型ＴＦＴ
には第２の不純物領域２４０２が設けられている。詳細
には、ゲート電極２４０９とオーバーラップしている第
２の不純物領域２４０２ａと、オーバーラップしない第
２の不純物領域（ＬＤＤ領域）２４０２ｂとが形成され
ている。このような構造はドレイン側のみに設ければ良
い。また、ｐチャネル型ＴＦＴにはこのような不純物領
域は設けられていない。

【０１７８】［実施例９］上述の本発明の液晶表示装置
にはネマチック液晶以外にも様々な液晶を用いることが
可能である。例えば、1998, SID, "Characteristics an
d Driving Schemeof Polymer-Stabilized Monostable F
LCD Exhibiting Fast Response Time andHigh Contrast
Ratio with Gray-Scale Capability" by H. Furue et
al.や、1997, SID DIGEST, 841, "A Full-Color Thresh
oldless Antiferroelectric LCDExhibiting Wide Viewi
ng Angle with Fast Response Time" by T. Yoshida et
al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thres
holdless antiferroelectricity in liquid crystals a
nd its application to displays" by S. Inui et al.
や、米国特許第5594569 号に開示された液晶を用いるこ
とが可能である。

【０１７９】等方相−コレステリック相−カイラルスメ
クティックＣ相転移系列を示す強誘電性液晶（ＦＬＣ）
を用い、ＤＣ電圧を印加しながらコレステリック相−カ
イラルスメクティックＣ相転移をさせ、かつコーンエッ
ジをほぼラビング方向に一致させた単安定ＦＬＣの電気
光学特性を図２４に示す。図２４に示すような強誘電性
液晶による表示モードは「Ｈａｌｆ−Ｖ字スイッチング
モード」と呼ばれている。図２４に示すグラフの縦軸は
透過率（任意単位）、横軸は印加電圧である。「Ｈａｌ
ｆ−Ｖ字スイッチングモード」については、寺田らの”
Ｈａｌｆ−Ｖ字スイッチングモードＦＬＣＤ”、第４６
回応用物理学関係連合講演会講演予稿集、１９９９年３
月、第１３１６頁、および吉原らの”強誘電性液晶によ
る時分割フルカラーＬＣＤ”、液晶第３巻第３号第１９
０頁に詳しい。

【０１８０】図２４に示されるように、このような強誘
電性混合液晶を用いると、低電圧駆動かつ階調表示が可
能となることがわかる。本願発明の液晶表示装置には、
このような電気光学特性を示す強誘電性液晶も用いるこ
とができる。

【０１８１】また、ある温度域において反強誘電相を示
す液晶を反強誘電性液晶（ＡＦＬＣ）という。反強誘電
性液晶を有する混合液晶には、電場に対して透過率が連
続的に変化する電気光学応答特性を示す、無しきい値反
強誘電性混合液晶と呼ばれるものがある。この無しきい
値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応
答特性を示すものがあり、その駆動電圧が約±２．５Ｖ
程度（セル厚約１μｍ〜２μｍ）のものも見出されてい
る。

【０１８２】また、一般に、無しきい値反強誘電性混合
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶を液晶表示装置
に用いる場合には、画素に比較的大きな保持容量が必要
となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。

【０１８３】なお、このような無しきい値反強誘電性混
合液晶を本願発明の液晶表示装置に用いることによって
低電圧駆動が実現されるので、低消費電力化が実現され
る。

【０１８４】［実施例１０］本発明を実施して作製され
たアクティブマトリクス基板および液晶表示装置や有機
ＥＬ表示装置は様々な電気光学装置に用いることができ
る。そして、そのような電気光学装置を表示部として組
み込んだ電子機器全てに本発明を適用することがででき
る。電子機器としては、携帯電話、ビデオカメラ、携帯
情報端末、ゴーグル型ディスプレイ、記録媒体のプレー
ヤー、携帯書籍、パーソナルコンピュータ、デジタルカ
メラ、プロジェクターなどが上げられる。それらの一例
を図２５と図２６に示す。

【０１８５】図２５（Ａ）は携帯電話であり、本体９０
０１、音声出力部９００２、音声入力部９００３、表示
装置９００４、操作スイッチ９００５、アンテナ９００
６から構成されている。本願発明は音声出力部９００
２、音声入力部９００３、及びアクティブマトリクス基
板を備えた表示装置９００４に適用することができる。

【０１８６】図２５（Ｂ）はビデオカメラであり、本体
９１０１、表示装置９１０２、音声入力部９１０３、操
作スイッチ９１０４、バッテリー９１０５、受像部９１
０６で構成される。本発明は表示装置９１０２やその他
の信号制御回路に適用することができる。

【０１８７】図２５（Ｃ）は携帯情報端末であり、本体
９２０１、画像入力部９２０２、受像部９２０３、操作
スイッチ９２０４、表示装置９２０５で構成される。本
発明は表示装置９２０５やその他の信号制御回路に適用
することができる。

【０１８８】図２５（Ｄ）はゴーグル型ディスプレイで
あり、本体９３０１、表示装置９３０２、アーム部９３
０３で構成される。本願発明は表示装置９３０２に適用
することができる。また、表示されていないが、その他
の信号制御用回路に使用することもできる。

【０１８９】図２５（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体９４０１、表示装置９４０２、スピーカー部９
４０３、記録媒体９４０４、操作スイッチ９４０５で構
成される。尚、記録媒体にはＤＶＤ（Digital Versati
le Disc）やコンパクトディスク（ＣＤ）などを用い、
音楽プログラムの再生や映像表示、ビデオゲーム（また
はテレビゲーム）やインターネットを介した情報表示な
どを行うことができる。本発明は表示装置９４０２やそ
の他の信号制御回路に好適に利用することができる。

【０１９０】図２５（Ｆ）は携帯書籍であり、本体９５
０１、表示装置９５０２、９５０３、記憶媒体９５０
４、操作スイッチ９５０５、アンテナ９５０６から構成
されており、ミニディスク（ＭＤ）やＤＶＤに記憶され
たデータや、アンテナで受信したデータを表示するもの
である。表示装置９５０２、９５０３は直視型の表示装
置であり、本願発明はこの適用することができる。

【０１９１】図２５（Ｇ）はパーソナルコンピュータで
あり、マイクロプロセッサやメモリーなどを備えた本体
９６０１、画像入力部９６０２、表示装置９６０３、キ
ーボード９６０４で構成される。本発明は表示装置９６
０３やその他の信号処理回路を形成することができる。

【０１９２】図２６（Ｈ）はデジタルカメラであり、本
体９７０１、表示装置９７０２、接眼部９７０３、操作
スイッチ９７０４、受像部（図示しない）で構成され
る。本発明は表示装置９７０２やその他の信号制御回路
に適用することができる。

【０１９３】図２６（Ａ）はフロント型プロジェクター
であり、光源光学系および表示装置２６０１、スクリー
ン２６０２で構成される。本発明は表示装置やその他の
信号制御回路に適用することができる。図２６（Ｂ）は
リア型プロジェクターであり、本体２７０１、光源光学
系および表示装置２７０２、ミラー２７０３、スクリー
ン２７０４で構成される。本発明は表示装置やその他の
信号制御回路に適用することができる。

【０１９４】なお、図２６（Ｃ）に、図２６（Ａ）およ
び図２６（Ｂ）における光源光学系および表示装置２６
０１、２７０２の構造の一例を示す。光源光学系および
表示装置２６０１、２７０２は光源光学系２８０１、ミ
ラー２８０２、２８０４〜２８０６、ダイクロイックミ
ラー２８０３、ビームスプリッター２８０７、液晶表示
装置２８０８、位相差板２８０９、投射光学系２８１０
で構成される。投射光学系２８１０は複数の光学レンズ
で構成される。図２６（Ｃ）では液晶表示装置２８０８
を三つ使用する三板式の例を示したが、このような方式
に限定されず、単板式の光学系で構成しても良い。ま
た、図２６（Ｃ）中で矢印で示した光路には適宣光学レ
ンズや偏光機能を有するフィルムや位相を調節するため
のフィルムや、ＩＲフィルムなどを設けても良い。ま
た、図２６（Ｄ）は図２６（Ｃ）における光源光学系２
８０１の構造の一例を示した図である。本実施例では、
光源光学系２８０１はリフレクター２８１１、光源２８
１２、レンズアレイ２８１３、２８１４、偏光変換素子
２８１５、集光レンズ２８１６で構成される。尚、図２
６（Ｄ）に示した光源光学系は一例であって図示した構
成に限定されるものではない。

【０１９５】また、ここでは図示しなかったが、本発明
はその他にも、ナビゲーションシステムやイメージセン
サの読み取り回路などにも適用することも可能である。
このように本願発明の適用範囲はきわめて広く、あらゆ
る分野の電子機器に適用することが可能である。また、
本実施例の電子機器は実施形態および、実施例１〜９及
び実施例１１のどのような組み合わせから成る構成を用
いても実現することができる。

【０１９６】［実施例１１］本実施例では、本願発明を
用いてＥＬ（エレクトロルミネッセンス）表示装置を作
製した例について説明する。

【０１９７】図２７（Ａ）は本願発明を用いたＥＬ表示
装置の上面図である。図２７（Ａ）において、４０１０
は基板、４０１１は画素部、４０１２はソース側駆動回
路、４０１３はゲート側駆動回路であり、それぞれの駆
動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７
に至り、外部機器へと接続される。

【０１９８】このとき、少なくとも画素部、好ましくは
駆動回路及び画素部を囲むようにしてカバー材６００
０、シーリング材（ハウジング材ともいう）７０００、
密封材（第２のシーリング材）７００１が設けられてい
る。

【０１９９】また、図２７（Ｂ）は本実施例のＥＬ表示
装置の断面構造であり、基板４０１０、下地膜４０２１
の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型
ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回
路を図示している。）４０２２及び画素部用ＴＦＴ４０
２３（但し、ここではＥＬ素子への電流を制御するＴＦ
Ｔだけ図示している。）が形成されている。

【０２００】本願発明は、駆動回路用ＴＦＴ４０２２、
画素部用ＴＦ４０２３に際して用いることができる。

【０２０１】本願発明を用いて駆動回路用ＴＦＴ４０２
２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料で
なる層間絶縁膜（平坦化膜）４０２６の上に画素部用Ｔ
ＦＴ４０２３のドレインと電気的に接続する透明導電膜
でなる画素電極４０２７を形成する。画素電極４０２７
が透明導電膜である場合、画素部用ＴＦＴとしては、ｐ
チャネル型ＴＦＴを用いることが好ましい。透明導電膜
としては、酸化インジウムと酸化スズとの化合物（ＩＴ
Ｏと呼ばれる）または酸化インジウムと酸化亜鉛との化
合物を用いることができる。そして、画素電極４０２７
を形成したら、絶縁膜４０２８を形成し、画素電極４０
２７上に開口部を形成する。

【０２０２】次に、ＥＬ層４０２９を形成する。ＥＬ層
４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、
発光層、電子輸送層または電子注入層）を自由に組み合
わせて積層構造または単層構造とすれば良い。どのよう
な構造とするかは公知の技術を用いれば良い。また、Ｅ
Ｌ材料には低分子系材料と高分子系（ポリマー系）材料
がある。低分子系材料を用いる場合は蒸着法を用いる
が、高分子系材料を用いる場合には、スピンコート法、
印刷法またはインクジェット法等の簡易な方法を用いる
ことが可能である。

【０２０３】本実施例では、シャドーマスクを用いて蒸
着法によりＥＬ層を形成する。シャドーマスクを用いて
画素毎に波長の異なる発光が可能な発光層（赤色発光
層、緑色発光層及び青色発光層）を形成することで、カ
ラー表示が可能となる。その他にも、色変換層（ＣＣ
Ｍ）とカラーフィルターを組み合わせた方式、白色発光
層とカラーフィルターを組み合わせた方式があるがいず
れの方法を用いても良い。勿論、単色発光のＥＬ表示装
置とすることもできる。

【０２０４】ＥＬ層４０２９を形成したら、その上に陰
極４０３０を形成する。陰極４０３０とＥＬ層４０２９
の界面に存在する水分や酸素は極力排除しておくことが
望ましい。従って、真空中でＥＬ層４０２９と陰極４０
３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気
で形成し、大気解放しないで陰極４０３０を形成すると
いった工夫が必要である。本実施例ではマルチチャンバ
ー方式（クラスターツール方式）の成膜装置を用いるこ
とで上述のような成膜を可能とする。

【０２０５】なお、本実施例では陰極４０３０として、
ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜
の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸
着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成
し、その上に３００ｎｍ厚のアルミニウム膜を形成す
る。勿論、公知の陰極材料であるＭｇＡｇ電極を用いて
も良い。そして陰極４０３０は４０３１で示される領域
において配線４０１６に接続される。配線４０１６は陰
極４０３０に所定の電圧を与えるための電源供給線であ
り、導電性ペースト材料４０３２を介してＦＰＣ４０１
７に接続される。

【０２０６】４０３１に示された領域において陰極４０
３０と配線４０１６とを電気的に接続するために、層間
絶縁膜４０２６及び絶縁膜４０２８にコンタクトホール
を形成する必要がある。これらは層間絶縁膜４０２６の
エッチング時（画素電極用コンタクトホールの形成時）
や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口
部の形成時）に形成しておけば良い。また、絶縁膜４０
２８をエッチングする際に、層間絶縁膜４０２６まで一
括でエッチングしても良い。この場合、層間絶縁膜４０
２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタ
クトホールの形状を良好なものとすることができる。

【０２０７】このようにして形成されたＥＬ素子の表面
を覆って、パッシベーション膜６００３、充填材６００
４、カバー材６０００が形成される。

【０２０８】さらに、ＥＬ素子部を囲むようにして、カ
バー材７０００と基板４０１０の内側にシーリング材が
設けられ、さらにシーリング材７０００の外側には密封
材（第２のシーリング材）７００１が形成される。

【０２０９】このとき、この充填材６００４は、カバー
材６０００を接着するための接着剤としても機能する。
充填材６００４としては、ＰＶＣ（ポリビニルクロライ
ド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビ
ニルブチラル）またはＥＶＡ（エチレンビニルアセテー
ト）を用いることができる。この充填材６００４の内部
に乾燥剤を設けておくと、吸湿効果を保持できるので好
ましい。

【０２１０】また、充填材６００４の中にスペーサーを
含有させてもよい。このとき、スペーサーをＢａＯなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。

【０２１１】スペーサーを設けた場合、パッシベーショ
ン膜６００３はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。

【０２１２】また、カバー材６０００としては、ガラス
板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅ
ｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃ
ｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリ
ルフィルムを用いることができる。なお、充填材６００
４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることが好ましい。

【０２１３】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材６０００が透光性を有する
必要がある。

【０２１４】また、配線４０１６はシーリング材７００
０および密封材７００１と基板４０１０との隙間を通っ
てＦＰＣ４０１７に電気的に接続される。なお、ここで
は配線４０１６について説明したが、他の配線４０１
４、４０１５も同様にしてシーリング材７０００および
密封材７００１の下を通ってＦＰＣ４０１７に電気的に
接続される。

【０２１５】[実施例１２]本実施例では、本願発明を用
いて実施例１１とは異なる形態のＥＬ表示装置を作製し
た例について、図２８（Ａ）、（Ｂ）を用いて説明す
る。図２７（Ａ）、（Ｂ）と同じ番号のものは同じ部分
を指しているので説明は省略する。

【０２１６】図２８（Ａ）は本実施例のＥＬ表示装置の
上面図であり、図２８（Ａ）をＡ-Ａ'で切断した断面図
を図２８（Ｂ）に示す。

【０２１７】実施例１１に従って、ＥＬ素子の表面を覆
ってパッシベーション膜６００３までを形成する。

【０２１８】さらに、EL素子を覆うようにして充填材６
００４を設ける。この充填材６００４は、カバー材６０
００を接着するための接着剤としても機能する。充填材
６００４としては、ＰＶＣ（ポリビニルクロライド）、
エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブ
チラル）またはＥＶＡ（エチレンビニルアセテート）を
用いることができる。この充填材６００４の内部に乾燥
剤を設けておくと、吸湿効果を保持できるので好まし
い。

【０２１９】また、充填材６００４の中にスペーサーを
含有させてもよい。このとき、スペーサーをＢａＯなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。

【０２２０】スペーサーを設けた場合、パッシベーショ
ン膜６００３はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。

【０２２１】また、カバー材６０００としては、ガラス
板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅ
ｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃ
ｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリ
ルフィルムを用いることができる。なお、充填材６００
４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることが好ましい。

【０２２２】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材６０００が透光性を有する
必要がある。

【０２２３】次に、充填材６００４を用いてカバー材６
０００を接着した後、充填材６００４の側面（露呈面）
を覆うようにフレーム材６００１を取り付ける。フレー
ム材６００１はシーリング材（接着剤として機能する）
６００２によって接着される。このとき、シーリング材
６００２としては、光硬化性樹脂を用いるのが好ましい
が、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良
い。なお、シーリング材６００２はできるだけ水分や酸
素を透過しない材料であることが望ましい。また、シー
リング材６００２の内部に乾燥剤を添加してあっても良
い。

【０２２４】また、配線４０１６はシーリング材６００
２と基板４０１０との隙間を通ってＦＰＣ４０１７に電
気的に接続される。なお、ここでは配線４０１６につい
て説明したが、他の配線４０１４、４０１５も同様にし
てシーリング材６００２の下を通ってＦＰＣ４０１７に
電気的に接続される。

【０２２５】[実施例１３]本実施例ではＥＬ表示装置の
画素部の詳細な断面構造を図２９に、上面構造を図３０
（Ａ）に、回路図を図３０（Ｂ）に示す。図２９、図３
０（Ａ）及び図３０（Ｂ）では共通の符号を用いるので
互いに参照すれば良い。

【０２２６】図２９において、基板３００１上に設けら
れたスイッチング用ＴＦＴ３００２は本願発明のｎチャ
ネル型ＴＦＴを用いて形成される（実施例１〜８参
照）。本実施例ではダブルゲート構造としているが、構
造及び作製プロセスに大きな違いはないので説明は省略
する。但し、ダブルゲート構造とすることで実質的に二
つのＴＦＴが直列された構造となり、オフ電流値を低減
することができるという利点がある。なお、本実施例で
はダブルゲート構造としているが、シングルゲート構造
でも構わないし、トリプルゲート構造やそれ以上のゲー
ト本数を持つマルチゲート構造でも構わない。また、本
願発明のｐチャネル型ＴＦＴを用いて形成しても構わな
い。

【０２２７】また、電流制御用ＴＦＴ３００３は本願発
明のｎチャネル型ＴＦＴを用いて形成される。このと
き、スイッチング用ＴＦＴ３００２のドレイン配線３０
３５は配線３０３６によって電流制御用ＴＦＴのゲート
電極３０３７に電気的に接続されている。また、３０３
８で示される配線は、スイッチング用ＴＦＴ３００２の
ゲート電極３０３９a、３０３９bを電気的に接続するゲ
ート配線である。

【０２２８】このとき、電流制御用ＴＦＴ３００３が本
願発明の構造であることは非常に重要な意味を持つ。電
流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するた
めの素子であるため、多くの電流が流れ、熱による劣化
やホットキャリアによる劣化の危険性が高い素子でもあ
る。そのため、電流制御用ＴＦＴのドレイン側に、ゲー
ト絶縁膜を介してゲート電極に重なるようにＧＯＬＤ領
域（第２の不純物領域）を設ける本願発明の構造は極め
て有効である。

【０２２９】また、本実施例では電流制御用ＴＦＴ３０
０３をシングルゲート構造で図示しているが、複数のＴ
ＦＴを直列につなげたマルチゲート構造としても良い。
さらに、複数のＴＦＴを並列につなげて実質的にチャネ
ル形成領域を複数に分割し、熱の放射を高い効率で行え
るようにした構造としても良い。このような構造は熱に
よる劣化対策として有効である。

【０２３０】また、図３０（Ａ）に示すように、電流制
御用ＴＦＴ３００３のゲート電極３０３７となる配線は
３００４で示される領域で、電流制御用ＴＦＴ３００３
のドレイン配線３０４０と絶縁膜を介して重なる。この
とき、３００４で示される領域ではコンデンサが形成さ
れる。このコンデンサ３００４は電流制御用ＴＦＴ３０
０３のゲートにかかる電圧を保持するためのコンデンサ
として機能する。なお、ドレイン配線３０４０は電流供
給線（電源線）３００６に接続され、常に一定の電圧が
加えられている。

【０２３１】スイッチング用ＴＦＴ３００２及び電流制
御用ＴＦＴ３００３の上には第１パッシベーション膜３
０４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜
３０４２が形成される。平坦化膜３０４２を用いてＴＦ
Ｔによる段差を平坦化することは非常に重要である。後
に形成されるＥＬ層は非常に薄いため、段差が存在する
ことによって発光不良を起こす場合がある。従って、Ｅ
Ｌ層をできるだけ平坦面に形成しうるように画素電極を
形成する前に平坦化しておくことが望ましい。

【０２３２】また、３０４３は反射性の高い導電膜でな
る画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦ
Ｔ３００３のドレインに電気的に接続される。この場合
においては、電流制御用ＴＦＴとしてｎチャネル型ＴＦ
Ｔを用いることが好ましい。画素電極３０４３としては
アルミニウム合金膜、銅合金膜または銀合金膜など低抵
抗な導電膜またはそれらの積層膜を用いることが好まし
い。勿論、他の導電膜との積層構造としても良い。

【０２３３】また、絶縁膜（好ましくは樹脂）で形成さ
れたバンク４４a、４４bにより形成された溝（画素に相
当する）の中に発光層４５が形成される。なお、ここで
は一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、
Ｂ（青）の各色に対応した発光層を作り分けても良い。
発光層とする有機ＥＬ材料としてはπ共役ポリマー系材
料を用いる。代表的なポリマー系材料としては、ポリパ
ラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバ
ゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられ
る。

【０２３４】なお、ＰＰＶ系有機ＥＬ材料としては様々
な型のものがあるが、例えば「H. Shenk,H.Becker,O.Ge
lsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers
forLight Emitting Diodes”,Euro Display,Proceeding
s,1999,p.33-37」や特開平１０−９２５７６号公報に記
載されたような材料を用いれば良い。

【０２３５】具体的な発光層としては、赤色に発光する
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は３０〜１５０ｎ
ｍ（好ましくは４０〜１００ｎｍ）とすれば良い。

【０２３６】但し、以上の例は発光層として用いること
のできる有機ＥＬ材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてＥＬ層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。

【０２３７】例えば、本実施例ではポリマー系材料を発
光層として用いる例を示したが、低分子系有機ＥＬ材料
を用いても良い。また、電荷輸送層や電荷注入層として
炭化珪素等の無機材料を用いることも可能である。これ
らの有機ＥＬ材料や無機材料は公知の材料を用いること
ができる。

【０２３８】本実施例では発光層３０４５の上にＰＥＤ
ＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリ
ン）でなる正孔注入層３０４６を設けた積層構造のＥＬ
層としている。そして、正孔注入層３０４６の上には透
明導電膜でなる陽極４７が設けられる。本実施例の場
合、発光層３０４５で生成された光は上面側に向かって
（ＴＦＴの上方に向かって）放射されるため、陽極は透
光性でなければならない。透明導電膜としては酸化イン
ジウムと酸化スズとの化合物や酸化インジウムと酸化亜
鉛との化合物を用いることができるが、耐熱性の低い発
光層や正孔注入層を形成した後で形成するため、可能な
限り低温で成膜できるものが好ましい。

【０２３９】陽極３０４７まで形成された時点でＥＬ素
子３００５が完成する。なお、ここでいうＥＬ素子３０
０５は、画素電極（陰極）３０４３、発光層３０４５、
正孔注入層３０４６及び陽極３０４７で形成されたコン
デンサを指す。図３０（Ａ）に示すように画素電極３０
４３は画素の面積にほぼ一致するため、画素全体がＥＬ
素子として機能する。従って、発光の利用効率が非常に
高く、明るい画像表示が可能となる。

【０２４０】ところで、本実施例では、陽極３０４７の
上にさらに第２パッシベーション膜３０４８を設けてい
る。第２パッシベーション膜３０４８としては窒化珪素
膜または窒化酸化珪素膜が好ましい。この目的は、外部
とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸
化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガス
を抑える意味との両方を併せ持つ。これによりＥＬ表示
装置の信頼性が高められる。

【０２４１】以上のように本願発明のＥＬ表示パネルは
図２９のような構造の画素からなる画素部を有し、オフ
電流値の十分に低いスイッチング用ＴＦＴと、ホットキ
ャリア注入に強い電流制御用ＴＦＴとを有する。従っ
て、高い信頼性を有し、且つ、良好な画像表示が可能な
ＥＬ表示パネルが得られる。

【０２４２】なお、本実施例の構成は、実施例１〜８構
成と自由に組み合わせて実施することが可能である。ま
た、実施例１０の電子機器の表示部として本実施例のＥ
Ｌ表示装置を用いることは有効である。

【０２４３】[実施例１４]本実施例では、実施例１３に
示した画素部において、ＥＬ素子３００５の構造を反転
させた構造について説明する。説明には図３１を用い
る。なお、図２９の構造と異なる点はＥＬ素子の部分と
電流制御用ＴＦＴだけであるので、その他の説明は省略
することとする。

【０２４４】図３１において、電流制御用ＴＦＴ３１０
３は本願発明のｐチャネル型ＴＦＴを用いて形成され
る。作製プロセスは実施例１〜８を参照すれば良い。

【０２４５】本実施例では、画素電極（陽極）３０５０
として透明導電膜を用いる。具体的には酸化インジウム
と酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸
化インジウムと酸化スズとの化合物でなる導電膜を用い
ても良い。

【０２４６】そして、絶縁膜でなるバンク３０５１a、
３０５１bが形成された後、溶液塗布によりポリビニル
カルバゾールでなる発光層５２が形成される。その上に
はカリウムアセチルアセトネート（ａｃａｃＫと表記さ
れる）でなる電子注入層３０５３、アルミニウム合金で
なる陰極３０５４が形成される。この場合、陰極３０５
４がパッシベーション膜としても機能する。こうしてＥ
Ｌ素子３１０１が形成される。

【０２４７】本実施例の場合、発光層３０５２で発生し
た光は、矢印で示されるようにＴＦＴが形成された基板
の方に向かって放射される。

【０２４８】なお、本実施例の構成は、実施例１〜８の
構成と自由に組み合わせて実施することが可能である。
また、実施例１０の電子機器の表示部として本実施例の
ＥＬ表示パネルを用いることは有効である。

【０２４９】[実施例１５]本実施例では、図３０（Ｂ）
に示した回路図とは異なる構造の画素とした場合の例に
ついて図３２（Ａ）〜（Ｃ）に示す。なお、本実施例に
おいて、３２０１はスイッチング用ＴＦＴ３２０２のソ
ース配線、３２０３はスイッチング用ＴＦＴ３２０２の
ゲート配線、３２０４は電流制御用ＴＦＴ、３２０５は
コンデンサ、３２０６、３２０８は電流供給線、３２０
７はＥＬ素子とする。

【０２５０】図３２（Ａ）は、二つの画素間で電流供給
線３２０６を共通とした場合の例である。即ち、二つの
画素が電流供給線３２０６を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。

【０２５１】また、図３２（Ｂ）は、電流供給線３２０
８をゲート配線３２０３と平行に設けた場合の例であ
る。なお、図３２（Ｂ）では電流供給線３２０８とゲー
ト配線３２０３とが重ならないように設けた構造となっ
ているが、両者が異なる層に形成される配線であれば、
絶縁膜を介して重なるように設けることもできる。この
場合、電源供給線３２０８とゲート配線３２０３とで専
有面積を共有させることができるため、画素部をさらに
高精細化することができる。

【０２５２】また、図３２（Ｃ）は、図３２（Ｂ）の構
造と同様に電流供給線３２０８をゲート配線３２０３
ａ、３２３０ｂと平行に設け、さらに、二つの画素を電
流供給線３２０８を中心に線対称となるように形成する
点に特徴がある。また、電流供給線３２０８をゲート配
線３２０３ａ、３２３０ｂのいずれか一方と重なるよう
に設けることも有効である。この場合、電源供給線の本
数を減らすことができるため、画素部をさらに高精細化
することができる。

【０２５３】なお、本実施例の構成は、実施例１〜８の
構成と自由に組み合わせて実施することが可能である。
また、実施例１０の電子機器の表示部として本実施例の
画素構造を有するＥＬ表示表示装置を用いることは有効
である。

【０２５４】[実施例１６]実施例１３に示した図３０
（Ａ）、（Ｂ）では電流制御用ＴＦＴ３００３のゲート
にかかる電圧を保持するためにコンデンサ３００４を設
ける構造としているが、コンデンサ３００４を省略する
ことも可能である。実施例１３の場合、電流制御用ＴＦ
Ｔ３００３として実施例１〜８に示すような本願発明の
ｎチャネル型ＴＦＴを用いているため、ゲート絶縁膜を
介してゲート電極に重なるように設けられたＧＯＬＤ領
域（第２の不純物領域）を有している。この重なり合っ
た領域には一般的にゲート容量と呼ばれる寄生容量が形
成されるが、本実施例ではこの寄生容量をコンデンサ３
００４の代わりとして積極的に用いる点に特徴がある。

【０２５５】この寄生容量のキャパシタンスは、上記ゲ
ート電極とＧＯＬＤ領域とが重なり合った面積によって
変化するため、その重なり合った領域に含まれるＧＯＬ
Ｄ領域の長さによって決まる。

【０２５６】また、実施例１５に示した図３２（Ａ）、
（Ｂ）、（Ｃ）の構造においても同様に、コンデンサ３
２０５を省略することは可能である。

【０２５７】なお、本実施例の構成は、実施例１〜８の
構成と自由に組み合わせて実施することが可能である。
また、実施例１０の電子機器の表示部として本実施例の
画素構造を有するＥＬ表示装置を用いることは有効であ
る。

【０２５８】

【発明の効果】本願発明を実施することで、画素マトリ
クス回路のｎチャネル型ＴＦＴに１５〜２０Ｖのゲート
電圧を印加して駆動させても、安定した動作を得ること
ができた。その結果、結晶質ＴＦＴで作製されたＣＭＯ
Ｓ回路を含む半導体装置、また、具体的には液晶表示装
置の画素マトリクス回路や、その周辺に設けられる駆動
回路の信頼性を高め、長時間の使用に耐える液晶表示装
置を得ることができた。

【０２５９】また、本発明によれば、ｎチャネル型ＴＦ
Ｔのチャネル形成領域とドレイン領域との間に形成され
る第２の不純物領域において、その第２の不純物領域が
ゲート電極と重なる領域（ＧＯＬＤ領域）と重ならない
領域（ＬＤＤ領域）の長さを容易に作り分けることが可
能である。具体的には、ＴＦＴの駆動電圧に応じて第２
の不純物領域がゲート電極と重なる領域（ＧＯＬＤ領
域）と重ならない領域（ＬＤＤ領域）の長さを決めるこ
とも可能であり、このことは、同一基板内において異な
る駆動電圧でＴＦＴ動作させる場合に、それぞれの駆動
電圧に応じたＴＦＴを同一工程で作製することを可能と
する。

【０２６０】また、本発明のこのような特徴は、駆動電
圧や要求されるＴＦＴ特性が画素マトリクス回路とドラ
イバ回路で異なるアクティブマトリクス型の液晶表示装
置においてきわめて適したものである。

【図面の簡単な説明】

【図１】 本実施形態のＴＦＴの断面図。

【図２】 ゲート電極と第２の不純物領域との位置関係
を説明する図。

【図３】 ＴＦＴの作製工程を示す断面図。

【図４】 ＴＦＴの作製工程を示す断面図。

【図５】 ＴＦＴの作製工程を示す断面図。

【図６】 ＴＦＴの作製工程を示す断面図。

【図７】 ＴＦＴの作製工程を示す断面図。

【図８】 ＴＦＴの作製工程を示す断面図。

【図９】 ＴＦＴの作製工程を示す断面図。

【図１０】 ＴＦＴの作製工程を示す断面図。

【図１１】 ＴＦＴの作製工程を示す断面図。

【図１２】 ＴＦＴの作製工程を示す断面図。

【図１３】 ＴＦＴの作製工程を示す断面図。

【図１４】 アクティブマトリクス基板の斜視図。

【図１５】 アクティブマトリクス回路とＣＭＯＳ回路
の上面図。

【図１６】 液晶表示装置の作製工程を示す断面図。

【図１７】 ゲート電極の構成を示す図。

【図１８】 ＴＦＴの構造と電気的特性を説明する図。

【図１９】 結晶質シリコン膜の作製工程を示す図。

【図２０】 結晶質シリコン膜の作製工程を示す図。

【図２１】 結晶質シリコン膜の作製工程を示す図。

【図２２】 ＴＦＴの作製工程を示す断面図。

【図２３】 インバータ回路図、上面図、および断面構
造図。

【図２４】 強誘電性混合液晶の光透過率特性を示す
図。

【図２５】 半導体装置の一例を示す図。

【図２６】 プロジェクターの構成を説明する図。

【図２７】 アクティブマトリクス型ＥＬ表示装置の上
面図及び断面図。

【図２８】 アクティブマトリクス型ＥＬ表示装置の上
面図及び断面図。

【図２９】 アクティブマトリクス型ＥＬ表示装置の画
素部の断面図。

【図３０】 アクティブマトリクス型ＥＬ表示装置の画
素部の上面図及び回路図。

【図３１】 アクティブマトリクス型ＥＬ表示装置の画
素部の断面図。

【図３２】 アクティブマトリクス型ＥＬ表示装置の画
素部の回路図。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０５Ｂ 33/14 Ｈ０１Ｌ 29/78 ６２７Ｇ ６１７Ｌ ６２７Ｆ ６１７Ｋ Ｆターム(参考） 2H092 JA25 JA28 JA36 JA40 JB56 JB64 JB66 JB69 KA04 KB25 MA29 NA22 3K007 AB11 BA06 DB03 FA01 5F052 AA02 AA03 AA17 BA02 BA07 BB01 BB07 DA01 DA02 DA03 DA05 DB02 DB03 DB04 DB07 EA12 EA15 EA16 FA01 FA06 JA04 5F110 AA06 AA14 AA16 BB02 BB04 CC02 DD01 DD02 DD03 DD05 DD12 DD13 DD14 DD15 DD17 EE01 EE02 EE03 EE04 EE06 EE08 EE15 EE22 EE28 EE44 FF02 FF03 FF04 FF30 GG01 GG02 GG03 GG04 GG12 GG13 GG25 GG28 GG32 GG34 GG42 GG43 GG45 GG47 HJ01 HJ04 HJ12 HJ23 HL04 HL06 HL12 HL23 HM12 HM15 NN03 NN04 NN23 NN24 NN27 NN35 NN36 NN73 PP01 PP03 PP06 PP10 PP23 PP34 PP35 QQ03 QQ09 QQ11 QQ28

Claims (13)

【特許請求の範囲】
1. 【請求項１】絶縁表面を有する基板上に、触媒元素を用
   いて結晶質シリコン膜を形成し、 前記結晶質シリコン膜に接して、ゲート絶縁膜を形成
   し、 前記ゲート絶縁膜上に、第１導電層と第２導電層を順次
   形成し、 前記第２導電層の一部をエッチングして、島状の第２導
   電層を形成し、 一導電型の不純物元素を、前記島状の第２導電層をマス
   クとして、前記結晶質シリコン膜に添加し、 前記第１導電層と前記ゲート電極の第２層目とに接し
   て、第３導電層を形成し、 前記第３導電層と前記第１導電層の一部をエッチングし
   て、島状の第３導電層と島状の第１導電層をそれぞれ形
   成し、 前記一導電型の不純物元素を前記結晶質シリコン膜の選
   択された領域に添加した後、加熱処理を行うことを特徴
   とする半導体装置の作製方法。
2. 【請求項２】絶縁表面を有する基板上に、触媒元素を用
   いて第１の結晶質シリコン膜と第２の結晶質シリコン膜
   をそれぞれ形成し、 前記第１の結晶質シリコン膜と前記第２の結晶質シリコ
   ン膜上に、ゲート絶縁膜を形成し、 前記ゲート絶縁膜上に、第１導電層と第２導電層を順次
   形成し、 前記第２導電層の一部をエッチングして、島状の第２導
   電層を形成し、一導電型の不純物元素を、前記第１の結
   晶質シリコン膜の選択された領域に添加し、 前記第１導電層と前記第２導電層に接して、第３導電層
   を形成し、 前記第３導電層と前記第１導電層の一部をエッチングし
   て、島状の第３導電層と島状の第１導電層をそれぞれ形
   成し、 前記一導電型の不純物元素を、前記第１の結晶質シリコ
   ン膜の選択された領域の一部の領域に添加し、 前記一導電型とは逆の導電型の不純物元素を、前記第２
   の結晶質シリコン膜の選択された領域に添加した後、加
   熱処理を行うことを特徴とする半導体装置の作製方法。
3. 【請求項３】絶縁表面を有する基板上に、触媒元素を用
   いて第１の結晶質シリコン膜と第２の結晶質シリコン膜
   をそれぞれ形成し、 前記第１の結晶質シリコン膜と前記第２の結晶質シリコ
   ン膜上に、ゲート絶縁膜を形成し、 前記ゲート絶縁膜上に、第１導電層と第２導電層を順次
   形成し、 前記第２導電層の一部をエッチングして、島状の第２導
   電層を形成し、 一導電型の不純物元素を、前記第１の結晶質シリコン膜
   の選択された領域に添加し、 前記第１導電層と前記第２導電層に接して、第３導電層
   を形成し、 前記第３導電層と前記第１導電層の一部をエッチングし
   て、島状の第３導電層と島状の第１導電層をそれぞれ形
   成し、 前記一導電型の不純物元素を、前記第１の結晶質シリコ
   ン膜の選択された領域の一部の領域と、前記第２の結晶
   質シリコン膜の選択された領域に添加し、 前記一導電型とは逆の導電型の不純物元素を、前記第２
   の結晶質シリコン膜の選択された領域を含む領域に添加
   した後、加熱処理を行うことを特徴とする半導体装置の
   作製方法。
4. 【請求項４】絶縁表面を有する基板上に、触媒元素を用
   いて第１の結晶質シリコン膜と第２の結晶質シリコン膜
   をそれぞれ形成し、 前記第１の結晶質シリコン膜と前記第２の結晶質シリコ
   ン膜上に、ゲート絶縁膜を形成し、 前記ゲート絶縁膜上に、第１導電層と第２導電層を順次
   形成し、 前記第２導電層の一部をエッチングして、島状の第２導
   電層を形成し、 一導電型の不純物元素を、前記第１の結晶質シリコン膜
   の選択された領域に添加し、 前記一導電型とは逆の導電型の不純物元素を前記第２の
   結晶質シリコン膜の選択された領域に添加し、 前記第１導電層と前記ゲート電極の第２層目とに接し
   て、第３導電層を形成し、 前記第３導電層と前記第１導電層の一部をエッチングし
   て、島状の第３導電層と島状の第１導電層をそれぞれ形
   成し、 前記一導電型の不純物元素を、前記第１の結晶質シリコ
   ン膜の選択された領域の一部の領域に添加した後、加熱
   処理を行うことを特徴とする半導体装置の作製方法。
5. 【請求項５】絶縁表面を有する基板上に、触媒元素を用
   いて第１の結晶質シリコン膜と第２の結晶質シリコン膜
   をそれぞれ形成し、 前記第１の結晶質シリコン膜と前記第２の結晶質シリコ
   ン膜上に、ゲート絶縁膜を形成し、 前記ゲート絶縁膜上に、第１導電層と第２導電層を順次
   形成し、 前記第２導電層の一部をエッチングして、島状の第２導
   電層を形成し、 一導電型の不純物元素を、前記第１の結晶質シリコン膜
   の選択された領域に添加し、 前記一導電型とは逆の導電型の不純物元素を前記第２の
   結晶質シリコン膜の選択された領域に添加し、 前記第１導電層と前記ゲート電極の第２層目とに接し
   て、第３導電層を形成し、 前記第３導電層と前記第１導電層の一部をエッチングし
   て、島状の第３導電層と島状の第１導電層をそれぞれ形
   成し、 前記一導電型の不純物元素を、前記第１の結晶質シリコ
   ン膜の選択された領域の一部の領域と、前記第２の結晶
   質シリコン膜の選択された領域の一部の領域に添加した
   後、加熱処理を行うことを特徴とする半導体装置の作製
   方法。
6. 【請求項６】請求項１乃至請求項５のいずれか一項にお
   いて、前記加熱処理を行う前に、層間絶縁膜を形成する
   ことを特徴とする半導体装置の作製方法。
7. 【請求項７】請求項６において、前記層間絶縁膜は、窒
   化シリコン膜または酸化窒化シリコン膜を用いて形成す
   ることを特徴とする半導体装置の作製方法。
8. 【請求項８】請求項１乃至請求項７のいずれか一項にお
   いて、前記加熱処理は、窒素雰囲気中で４００〜８００
   ℃、１〜２４時間行うことを特徴とする半導体装置の作
   製方法。
9. 【請求項９】請求項１乃至請求項８のいずれか一項にお
   いて、前記半導体装置のゲート電極は、前記島状の第１
   導電層乃至前記島状の第３導電層から構成されているこ
   とを特徴とする半導体装置の作製方法。
10. 【請求項１０】請求項１乃至請求項９のいずれか一項に
    おいて、前記島状の第１導電層と、前記島状の第３導電
    層は、シリコン、チタン、タンタル、タングステン、モ
    リブデンから選ばれた一種または複数種の元素、あるい
    は前記元素を成分とする化合物で形成することを特徴と
    する半導体装置の作製方法。
11. 【請求項１１】請求項１乃至請求項１０のいずれか一項
    において、前記島状の第２導電層は、アルミニウム、銅
    から選ばれた一種または複数種の元素、あるいは前記元
    素を主成分とする化合物で形成することを特徴とする半
    導体装置の作製方法。
12. 【請求項１２】請求項１乃至請求項１１のいずれか一項
    において、前記半導体装置は、有機エレクトロルミネッ
    センス材料を用いた表示装置であることを特徴とする半
    導体装置の作製方法。
13. 【請求項１３】請求項１乃至請求項１１のいずれか一項
    において、前記半導体装置は、パーソナルコンピュー
    タ、ビデオカメラ、携帯型情報端末、デジタルカメラ、
    デジタルビデオディスクプレーヤー、ゴーグル型ディス
    プレイ、プロジェクターから選ばれたいずれか一つであ
    ることを特徴とする半導体装置の作製方法。