JP4160072B2

JP4160072B2 - 半導体装置の作製方法

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Publication number: JP4160072B2
Application number: JP2005301223A
Authority: JP
Inventors: 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1998-11-25
Filing date: 2005-10-17
Publication date: 2008-10-01
Anticipated expiration: 2019-11-22
Also published as: JP2006140462A

Description

本願発明は薄膜トランジスタ（以下、ＴＦＴという）及び薄膜トランジスタで構成された回路を有する半導体装置に関する。半導体装置として例えば、アクティブマトリクス型液晶ディスプレイ（以下、ＡＭ−ＬＣＤという）に代表される電気光学装置またはプロセッサ等の半導体回路並びその様な電気光学装置や半導体回路を搭載した電気器具（電子機器）の構成に関する。なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電気器具も半導体装置である。

近年、ポリシリコン膜を利用したＴＦＴで回路を構成したアクティブマトリクス型液晶表示装置が注目されている。これはマトリクス状に配置された複数の画素によって液晶にかかる電界をマトリクス状に制御し、高精細な画像表示を実現するものである。

この様なアクティブマトリクス型液晶表示装置は、解像度がXGA、SXGAと高精細になるに従い、画素数だけでも１００万個を超えるようになる。そしてその全てを駆動するためのドライバ回路は非常に複雑かつ多くのＴＦＴによって形成される。

実際の液晶表示装置（液晶パネルともいう）に要求される仕様は厳しく、全ての画素が正常に動作するためには画素、ドライバともに高い信頼性が確保されなければならない。特に、ドライバ回路で異常が発生すると一列（または一行）の画素が全滅するといった線欠陥と呼ばれる不良を招くことにつながる。

ところが、ポリシリコン膜を利用したＴＦＴは信頼性の面でまだまだＬＳＩなどに用いられるＭＯＳＦＥＴ（単結晶半導体基板上に形成されたトランジスタ）に及ばないとされている。そして、この弱点が克服されない限り、ＴＦＴでＬＳＩ回路を形成することは困難であるとの見方が強まっている。

本出願人はＴＦＴとＭＯＳＦＥＴとを比較した時に、ＴＦＴの構造上の問題が信頼性（特にホットキャリア耐性）に影響していると考えた。

本願発明はそのような問題点を克服するための技術であり、ＭＯＳＦＥＴと同等またはそれ以上の信頼性を誇るＴＦＴを実現することを課題とする。そして、そのようなＴＦＴで回路を形成した半導体回路を有する信頼性の高い半導体装置を実現することを課題とするものである。

上述した課題を解決するために、本発明に係るｎチャネル型ＴＦＴ（以下、ＮＴＦＴという）は、反転層（チャネル）が形成される半導体層にソース領域またはドレイン領域として機能するｎ型の第１の不純物領域と、チャネル形成領域と第１の不純物領域の間に第１の不純物領域と同じ導電型を示す二種類の不純物領域（第２の不純物領域及び第３の不純物領域）を有する。これら第２及び第３の不純物領域はその導電型を決める不純物濃度が第１の不純物領域よりも低く、ＬＤＤ領域とも呼ばれる高抵抗領域として機能する。

第２の不純物領域はゲート絶縁膜を介してゲート電極と重なった低濃度不純物領域であり、ホットキャリア耐性を高める作用を有する。他方、第３の不純物領域はゲート電極と重ならない低濃度不純物領域であり、オフ電流の増加を防ぐ作用を有する。

そして、本願発明で最も特徴的な点は、同一基板上に第２の不純物領域の長さが異なる第１のＮＴＦＴと第２のＮＴＦＴとが存在する点である。即ち、動作電圧の違いによって第２の不純物領域の長さを異なるものとして適切なＴＦＴを配置することを特徴としている。具体的には、第２のＴＦＴの動作電圧が第１のＴＦＴの動作電圧よりも高い場合、第２の不純物領域の長さは第２のＴＦＴの方が第１のＴＦＴよりも長いことを特徴とする。

従来、いわゆるＧＯＬＤ〔Gate-drain OverLapped LDD〕構造によってホットキャリア耐性が向上することは知られており、その技術をＴＦＴに応用する試みはなされてきたが、従来のＧＯＬＤ構造ではオフ電流（ＴＦＴがオフ状態にある時に流れる電流）が高くなってしまうという問題は無視されてきた。

そこで本出願人は上記問題点を解決すべく検討し、ゲート電極と重ならない不純物領域（第３不純物領域）を設けることによってオフ電流が劇的に低下することを確認した。従って、本願発明において第３不純物領域を積極的に設ける点が特徴であると言える。

なお、ゲート電極とはゲート絶縁膜を挟んで半導体層と交差している電極であって、半導体層に電界を印加して反転層を形成するための電極である。ゲート配線においては、ゲート絶縁膜を挟んで半導体層と交差している部分がゲート電極である。

更に、本発明において、ゲート電極は、ゲート電極周囲は中央の平坦部から外側に向かって、その膜厚が線形または段階的に減少する。即ち、いわゆるテーパー形状にパターニングしてある点に特徴がある。

第２の不純物領域にはゲート電極のテーパー部を通して（通過させて）、導電型を付与する不純物が添加されるため、その濃度勾配はゲート電極の側面の傾斜（テーパー部分の膜厚の変化）を反映することになる。すなわち、第２の不純物領域へ添加される不純物の濃度は、チャネル形成領域から第１不純物領域に向かって徐々に増加することになる。

これはテーパー部分の膜厚の差によって不純物の到達深さが変化するためである。即ち、不純物の深さ方向の濃度分布をみた時、ピーク濃度で不純物が添加される深さは、ゲート電極のテーパー部分の傾斜に沿った形で変化する。

このような構造とすることで、前記第２不純物領域の内部において不純物の濃度勾配を形成することができる。本願発明では積極的にこのような濃度勾配を形成して電界緩和効果を高める構造のＴＦＴを形成する点に特徴がある。

また、本発明において、他のゲート電極の構成においては、ゲート絶縁膜に接する第１のゲート電極と、第１のゲート電極上に形成された第２のゲート電極が積層されている。勿論、第１のゲート電極を単層で用いても構わない。

この構成において、第１のゲート電極の側面（テーパー部）はゲート絶縁膜となす角度（θで表す。以下、テーパー角という）が３度以上４０度以下（好ましくは５度以上３５度以下、さらに好ましくは８度以上２０度以下）であるテーパー形状となっている。他方、第２のゲート電極はチャネル長方向の幅が第１のゲート電極よりも狭くなっている。

上記の積層型のゲート電極を有する薄膜トランジスタにおいても、第２の不純物領域に含まれる不純物の濃度分布は、第１のゲート電極におけるテーパー部の膜厚の変化を反映し、その不純物濃度はチャネル形成領域から第１の不純物領域に向かって徐々に増加することとなる。

以上のような構造のＮＴＦＴはホットキャリア耐性が高い上、耐圧特性（電界集中による絶縁破壊等に耐える特性）も良いため、オン電流（ＴＦＴがオン状態にある時に流れる電流）の経時劣化を効果的に防止することが可能である。これは第２の不純物領域を設けたことによる効果である。

さらに、第３の不純物領域を設けたことによって大幅にオフ電流を低減することが可能となる。この第３の不純物領域を設ける点が本願発明のＮＴＦＴの特徴であることは前述の通りである。

このように本願発明のＮＴＦＴは非常に信頼性が高く、ＰＴＦＴと相補的に組み合わせて形成したＣＭＯＳ回路や液晶表示装置やＥＬ（エレクトロルミネセンス）表示装置の画素部（画素マトリクス回路）などに用いた場合に信頼性の高い回路を形成することを可能とする。即ち、従来に比べＮＴＦＴの劣化による回路の能力低下を防ぐことができる。

なお、本願発明においてｐチャネル型薄膜トランジスタ（以下、ＰＴＦＴという）は、特に上記構造のＴＦＴを用いる必要はない。即ち、ＰＴＦＴはＮＴＦＴほど劣化が問題とならないため公知の構造であっても良い。勿論、ＮＴＦＴと同様の構造とすることも可能である。

本発明を実施することでＮＴＦＴの信頼性を高めることができる。従って、厳しい信頼性が要求される高い電気特性（特に高いモビリティ）を有するＮＴＦＴの信頼性を確保することが可能となった。また同時に、特性バランスに優れたＮＴＦＴとＰＴＦＴとを組み合わせてＣＭＯＳ回路を形成することで、信頼性が高く且つ優れた電気特性を示す半導体回路を形成できる。

さらに、本願発明では、同一基板上において動作電圧の異なる回路ごとに第２の不純物領域および／または第３の不純物領域の長さを最適化して異ならせる。こうすることにより、高速動作を要求する回路にはそれに見合った動作速度を有する回路を形成し、耐圧特性の良さを要求する回路にはそれに見合った耐圧特性を有する回路を形成することができる。

従って、回路の種類に応じた構造のＮＴＦＴ（特にＣＭＯＳ回路として配置される場合）を適切に配置することで、回路の性能を最大限に引き出すことが可能となり、高い信頼性と高い動作性能を有する半導体回路（または電気光学装置）を実現することができる。

また、以上のような電気光学装置や半導体回路を部品として搭載した電気器具の性能向上や信頼性向上を図ることが可能となる。

［実施形態１］
本実施形態は本願発明に用いるＴＦＴの作製工程について図３、図４を用いて説明する。

まず、基板１００全面に下地膜１０１を形成し、下地膜１０１上に、島状の半導体層１０２を形成する。半導体層１０２を覆って基板１００全面に、ゲート絶縁膜となる絶縁膜１０３を形成する。（図３（Ａ））

基板１００には、ガラス基板、石英基板、結晶性ガラス基板、金属基板、ステンレス基板、またはポリエチレンテレフタレート（ＰＥＴ）等の樹脂基板を用いることができる。

下地膜１０１は、半導体層１０２に基板１００からナトリウムイオンなどの可動イオンが拡散するのを防いだり、基板１００上に形成される半導体層の密着性を高めるための膜である。下地膜１０１には、酸化シリコン膜や、窒化シリコン膜、窒化酸化シリコン膜等の無機絶縁膜の単層又は多層膜が使用できる。

例えば、下地膜はＣＶＤ法やスパッタ法などで成膜した膜だけでなく、石英基板のような耐熱性基板を用いた場合には、非晶質シリコン膜を成膜し熱酸化して、酸化シリコン膜を形成してもよい。

半導体層１０２の材料はＴＦＴに求められる特性に合わせて選択すればよい。非晶質シリコン膜、非晶質シリコンゲルマニウム膜、非晶質ゲルマニウム膜、又はこれら非晶質半導体膜をレーザ照射や加熱処理によって結晶化させた結晶質シリコン、結晶質ゲルマニウムや結晶質シリコンゲルマニウムを用いることができる。結晶化手段は公知の技術を用いれば良い。半導体層１０２の厚さは１０〜１５０ｎｍ（代表的には２０〜５０ｎｍ）とする。

絶縁膜１０３はゲート絶縁膜を構成する膜である。プラズマＣＶＤ法、スパッタ法で成膜される酸化シリコン、窒化シリコン、窒化酸化シリコンの無機絶縁膜の単層膜、多層膜が用いられる。例えば、積層膜とする場合には、窒化酸化シリコン膜と酸化シリコンの２層膜や、窒化シリコン膜を酸化シリコンで挟んだ積層膜などが用いられる。

絶縁膜１０３上には、ゲート電極（ゲート配線）を構成する第１の導電膜１０４、第２の導電膜１０５を形成する。（図３（Ｂ））

第１の導電膜１０４はテーパー部を有する第１のゲート電極（第１のゲート配線）を構成する。このため、テーパーエッチングが容易にできる材料でなる薄膜が望まれる。例えば、クロム（Ｃｒ）膜、タンタル（Ｔａ）膜、タンタルを主成分（組成比が５０%以上）とする薄膜、またはリンを含有するｎ型のシリコン（Ｓｉ）膜などが代表的に用いられる。

また、第１の導電膜１０４の膜厚は本願発明において第２の不純物領域（ゲート電極と重なった不純物領域）の長さ（チャネル長方向の長さ）を決定する上でも重要なパラメータである。本願発明では５０〜５００nm（好ましくは１５０〜３００nm、さらに好ましくは２００〜２５０nm）の範囲で選択する。

また、第２の導電膜１０５は第２のゲート電極（第２のゲート配線）を構成する薄膜であり、アルミニウム（Ａｌ）膜、銅（Ｃｕ）膜またはアルミニウム又は銅を主成分（組成比が５０%以上）とする薄膜、クロム（Ｃｒ）膜、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、モリブデン（Ｍｏ）膜、リンを含有するｎ型のシリコン膜、タングステン−モリブデン（Ｗ−Ｍｏ）膜、またはタンタル−モリブデン（Ｔａ−Ｍｏ）膜などの薄膜で形成することができる。さらに、前記薄膜を単層膜として用いるだけでなく、あらゆる組み合わせで積層して用いても構わない。

ただし、第１の導電膜と第２の導電膜は互いのパターニングにおいて、エッチング選択比が取れる材料を選択する必要がある。

例えば、第１の導電膜１０４／第２の導電膜１０５としては、n型Ｓｉ／Ｔａ、n型Ｓｉ／Ｗ−Ｍｏ合金、Ｔａ／Ａｌ、Ｔｉ／Ａｌ等の組み合わせを選択することができる。また、材料の選択する他の指標として、第２の導電膜１０５はできるだけ抵抗率の低い、少なくとも第１の導電膜１０４よりもシート抵抗が低い材料とすることが望まれる。これは、ゲート配線と上層配線との接続を第２のゲート配線でとるためである。

次に、第２の導電膜１０５上にレジストマスク１０６を形成する。マスク１０６を用いて第２の導電膜１０５をエッチングして第２のゲート電極１０７を形成する。エッチングには等方性のウェットエッチングを用いればよい。（図３（Ｃ））

次に、同じレジストマスク１０６を用いて、第１の導電膜１０４に対して異方性エッチングを行い、第１のゲート電極（第１のゲート配線）１０８を形成する。なお、このエッチング用に新しいレジストマスクを形成することもできる。

このエッチングにより、図５に示すように、第１のゲート電極１０８の側面がゲート絶縁膜１０３となすテーパー角（θ）は３度以上４０度以下とされる。このテーパー角は好ましくは５度以上３５度以下、より好ましくは７度以上２０度以下とする。テーパー角が小さいほどゲート電極１０８のテーパー部において膜厚の変化が小さくなり、これに対応して、後にテーパー部と重なる半導体層において不純物濃度の変化が緩やかになる。

また、テーパー角が４０度を超えてしまうと本願発明のＮＴＦＴの最も大きな特徴である、第２の不純物領域（不純物濃度が暫時変化する領域）の長さが極端に短くなってしまうため、４０度以下とすることが好ましい。

テーパー角はテーパー部の幅ＷＧと、厚さ（第１のゲート電極１０８の膜厚）ＨＧを用いて、ｔａｎθ＝ＨＧ／ＷＧと定義できる。

次に、レジストマスク１０６を除去し、第２のゲート電極１０７、第１のゲート電極１０８をマスクにして半導体層１０２にｎ型又はｐ型の不純物を添加する。添加方法としては、イオン注入法（質量分離したもの）、イオンドーピング法（質量分離しないもの）を用いることができる。

ｎ型の不純物はドナーとなる不純物であり、シリコン、ゲルマニウムに対しては１５族に属する元素であり、典型的にはリン（Ｐ）、砒素（Ａｓ）である。ｐ型の不純物はアクセプターとなる不純物であり、シリコン、ゲルマニウムに対しては１３族に属する元素であり、典型的には、ボロン（Ｂ）、ガリウム（Ｇａ）である。

ここでは、リンをイオンドーピング法にて添加し、ｎ^-型の不純物領域１０９、１１０を形成する。この場合、ゲート絶縁膜１０３及び第１のゲート電極１０８のテーパー部を通してリンを添加するため、イオンドーピング工程の加速電圧は８０〜１６０ｋｅＶとかなり高めに設定する必要がある。なお、後述するが、加速電圧によってテーパー部の真下に入るリンの濃度や分布が変化するため、注意が必要である。

この添加工程において、後述するｎ^-型の第２の不純物領域、及びｎ^-型の第３の不純物領域におけるリンの濃度分布が決定される。（図４（Ａ））

具体的には、ｎ^-型の不純物領域１０９、１１０には第１のゲート電極１０８のテーパー部を通して（通過させて）リンが添加されるため、その濃度勾配は第１のゲート電極１０８の、テーパー部分の膜厚の変化を反映することになる。すなわち、ｎ^-型の不純物領域１０９、１１０へ添加されるリンの濃度は、テーパー部の真下においてチャネル形成領域から遠ざかるにつれて徐々に増加することになる。

これはテーパー部分の膜厚の差によってリンの深さ方向の添加濃度が変化するためである。即ち、リンの深さ方向の濃度分布において任意の濃度で添加された深さ（例えば深さ方向に平均化した濃度）に注目した時、その深さは半導体層中の断面方向においてゲート電極のテーパー部分の傾斜に沿った形で変化する。

図４（Ａ）ではリンの濃度分布を波線で示しているが、これは半導体層内において波線よりも下にリンが添加されていないという意味ではなく、上述のような断面方向のリン濃度の変化が、第１のゲート電極１０８が有するテーパー部の傾斜に沿って形成されていることを模式的に示している。

なお、この時のリンの添加工程は基板に対して垂直に行う必要はなく、斜めにリンを含むイオン種を添加しても良い。このような添加方法は、ゲート電極の内側深くにリンを添加する場合に効果的である。

次にゲート電極１０７、１０８を覆ってレジストマスク１１１を形成する。このマスク１１１によって、第３の不純物領域の長さが決定される。レジストマスク１１１を介して、再びイオンドーピング法によりｎ型の不純物であるリンを半導体層１０２に添加する。この場合、第１のゲート電極１０８のテーパー部を通して添加する必要がないため、加速電圧は８０〜１００ｋｅＶくらいで良い。（図４（Ｂ））

このドーピング工程により、レジストマスク１１１で覆われていないｎ^-型不純物領域１０９、１１０に選択的にリンが添加されて、ｎ⁺型の第１の不純物領域１１２、１１３が形成される。又、第２のゲート電極１０７の真下にあたる領域１１４は図４（Ａ）、（Ｂ）の添加工程でリンが添加されないため、チャネル形成領域となる。

また、図４（Ｂ）の工程でリンの添加が行われなかった前記ｎ^-型の不純物領域１０９、１１０は、第１のゲート電極１０８と重なっている領域１１５、１１６がｎ^-型の第２の不純物領域となり、第１のゲート電極１０８と重なっていない領域がｎ^-型の第３の不純物領域１１７、１１８となる。

なお、図４（Ｂ）の添加工程に先立ってゲート配線をマスクにして、絶縁膜１０３をエッチングして、半導体層１０２表面を露出させても良い。その場合、絶縁膜をも通す必要がないため、加速電圧を１０ｋｅＶ程度にまで低く設定することができる。即ち、装置負担を軽減できる。また、半導体層に直接的に添加できることからスループットの向上も図れる。

この時、図６に示すように、第２の不純物領域１１５、１１６は４つのタイプに分類できる。これらを区別するため、図６では符号にＡ、Ｂ、Ｃ、Ｄの指標を付けた。なお、第２の不純物領域１１５、１１６はゲート電極を中心に左右対称に設けられるので、図６では第２の不純物領域１１５に注目して説明する。

図６（Ａ）に示すように、第２の不純物領域１１５Ａにおけるリンの濃度分布は、第１のゲート電極１０８のテーパー部における膜厚の変化に対応し、テーパー部の傾斜に沿ってピーク濃度の深さが変化する。また、図６（Ａ）の場合、チャネル形成領域１１４Ａにはリンは全く添加されず、第３の不純物領域１１７Ａには膜中全体にほぼ均一に添加される。

またこの時、第２の不純物領域１１５Ａ内におけるリンの濃度分布は、図４（Ａ）の説明に示したように、第１のゲート電極１０８のテーパー形状に沿った形で断面方向の濃度分布が形成される。即ち、半導体層に添加されたリンを深さ方向について平均化して考えた場合、リン濃度はチャネル形成領域１１４Ａから第３の不純物領域１１７Ａに向かうにつれて徐々に高くなる。

これは第１のゲート電極１０８のテーパー部を通してリンを添加することにより第２の不純物領域１１５Ａ内において断面方向に濃度勾配ができたためである。この場合、チャネル長ＬＡは第２のゲート電極１０７におけるチャネル長方向の幅に相当する。

また、図６（Ｂ）は図４（Ａ）のリン添加工程で、図６（Ａ）の場合よりも加速電圧を大きくした場合の例である。この場合、図６（Ａ）のように第２の不純物領域とチャネル形成領域との接合部（以下、チャネル接合部という）でリン濃度がほぼゼロ（またはチャネル形成領域内のリン濃度と同濃度）になるのではなく、チャネル接合部においてもある程度の濃度でリンが添加された状態になる。

この場合、チャネル長ＬＢは第２のゲート電極１０７のチャネル長方向における幅に相当する。また、図６（Ａ）と同じ加速電圧であっても、テーバー角θが図６（Ａ）よりも小さい時（テーパー部の膜厚が薄い時）、図６（Ｂ）のようなリンの濃度分布を持つ第２の不純物領域を得ることができる。

更に加速電圧を大きくすることにより、図６（Ｃ）に示すように、第２の不純物領域１１５Ｃは半導体層の全体に渡ってほぼ均一にリンが添加される。この場合、チャネル長ＬＣは第２のゲート電極１０７のチャネル長方向における幅に相当する。

また、図６（Ｄ）は図４（Ａ）のリン添加工程で、図６（Ａ）の場合よりも加速電圧を小さくした場合の例である。この場合、図６（Ｄ）に示すように、第１のゲート電極１０８のテーパー部が一部においてマスクとして機能するため、テーパー部の膜厚が薄くなっている部分に選択的に添加される。

即ち、チャネル接合部よりも外側（第３の不純物領域に近い側）からリンの添加された領域が形成され始める。このため、チャネル長は第２のゲート電極１０７のチャネル長方向における幅と一致しなくなり、その幅よりも長くなる。

また、図６（Ａ）と同じ加速電圧であっても、テーバー角θが図６（Ａ）よりも大きい時（テーパー部の膜厚が厚い時）、図６（Ｄ）のようなリンの濃度分布を持つ第２の不純物領域を得ることができる。

ここで、第１の不純物領域１１２、１１３の長さ（チャネル長方向の長さ）は２〜２０μｍ（代表的には３〜１０μｍ）である。また、半導体層中のリン濃度は１×１０¹⁹〜１×１０²¹atoms/cm³（代表的には１×１０²⁰〜５×１０²⁰atoms/cm³）である。この第１の不純物領域１１２、１１３はソース配線又はドレイン配線とＴＦＴとを電気的に接続させるための低抵抗領域であり、ソース領域またはドレイン領域となる。

また、第２の不純物領域１１５、１１６の長さは０．１〜３．５μｍ（代表的には０．１〜０．５μｍ、好ましくは０．１〜０．３μｍ）であり、リンの濃度は１×１０¹⁵〜１×１０¹⁷atoms/cm³（代表的には５×１０¹⁵〜５×１０¹⁶atoms/cm³、好ましくは１×１０¹⁶〜２×１０¹⁶atoms/cm³）である。

また、第３の不純物領域１１７、１１８の長さは０．５〜３．５μｍ（代表的には１．５〜２．５μｍ）であり、リンの濃度は１×１０¹⁶〜１×１０¹⁹atoms/cm³（代表的には１×１０¹⁷〜５×１０¹⁸atoms/cm³、好ましくは５×１０¹⁷〜１×１０¹⁸atoms/cm³）である。

また、チャネル形成領域１１４は真性半導体層、又はボロンの濃度が１×１０¹⁶〜５×１０¹⁸atoms/cm³で添加された領域である。ボロンはしきい値電圧の制御用やパンチスルー防止用の不純物であり、同様の効果を生むものであれば他の元素で代用することもできる。

なお、図４（Ｂ）では第１の不純物領域１１２、１１３と第２の不純物領域１１５、１１６の間に、ゲート電極と重ならない低濃度不純物領域（第３の不純物領域１１７、１１８）を１つ形成した例を示したが、この部分に、不純物濃度が互いに異なる不純物領域を２つ以上形成することもできる。本発明では、少なくとも第１の不純物領域１１２、１１３と第２の不純物領域１１５、１１６の間に、第１の不純物領域１１２、１１３よりも不純物（リン）濃度が低く、抵抗が高い不純物領域が少なくとも１つ存在すればよい。

第１の不純物領域１１２、１１３を形成したら、レジストマスク１１１を除去する。そして、熱処理を行い、半導体層に添加されたリンを活性化する。活性化工程には、熱処理だけでなくエキシマレーザーや、赤外ランプ光による光アニールを行うこともできる。

次に、酸化シリコン膜等でなる層間絶縁膜１１９を形成する。次に、ゲート絶縁膜１０３、層間絶縁膜１１９に第１の不純物領域１１２、１１３、及び第２のゲート配線１０７に達するコンタクトホールを形成する。そして、ドレイン配線１２０、ソース配線１２１、及び図示しないゲート配線の取り出し配線を形成する。こうして図４（Ｃ）に示すような構造のＮＴＦＴが完成する。

［実施形態２］
本実施形態は実施形態１において、ゲート電極（ゲート配線）の構造の変形例である。具体的には、実施形態１ではゲート電極は幅の異なる２つのゲート電極が積層された構造であったが、本実施形態は上部の第２のゲート電極を省略し、テーパー部を有する第１のゲート電極のみを形成する。

本実施形態を図７に示す。なお、構造的には実施形態１で説明した構造とほぼ同一であるため、相違点のみに符号を付して説明することとする。

図７において図４（Ｃ）に示した構造と異なる点は、ゲート電極１３０が単層膜で形成されている点である。従って、そのほかの部分については実施形態１の説明がそのままあてはまる。

ゲート電極１３０となる導電膜は、テーパーエッチングが容易にできる材料が望まれる。用いることのできる薄膜に関しては実施形態１で第１の導電膜１０４として用いたものを用いれば良い。

また、ゲート電極１３０のテーパー角は３度以上４０度以下とする。このテーパー角は好ましくは５度以上３５度以下、より好ましくは７度以上２０度以下とする。このようなテーパー形状は公知のエッチング技術でも達成できるが、高密度プラズマを用いたエッチング装置でバイアスパワー密度の制御を行うことにより所望のテーパー角を容易に得ることが可能である。

また、本実施形態の構造のＮＴＦＴを形成するにあたって、作製工程の詳細な条件については実施形態１を参考にすれば良い。

さらに、本実施形態でも、実施形態１と同様に第２の不純物領域は図６に示す４つのタイプに分類できる。本実施形態の場合には、チャネル長を決定するのは第２のゲート電極１０７に代わって、第２のゲート電極１３０を形成するのに用いたレジストマスクである。

しかし、実施形態１のゲート電極は積層構造を有するため、第１のゲート電極１０８の厚さを薄くしても、第２のゲート電極１０７を厚くすることで低抵抗化が可能であるが、本実施形態のゲート電極１３０はテーパー部を有する単層電極でなるため、その膜厚は実施形態１で説明した第１のゲート電極１０８よりも厚くなってしまう。

そのため、テーパー角の調節によりテーパー部の幅ＷＧの長さを長めにとることが可能であり、第２の不純物領域を長くしたい場合に有利である。その代わり、テーパー角が小さいと膜厚が厚い分リンが添加されにくくなり、図６（Ｄ）のような構造になると考えられる。

［シミュレーション結果について］
本出願人は図４（Ａ）に示したリンの添加工程において、第１のゲート電極のテーパー部下に添加されるリンの濃度および分布をシミュレーションによって調べた結果を図１２に示す。なお、ここではＩＳＥ（Integrated system engineering AG）半導体デバイスシミュレータ総合パッケージを用いた。

図１２は第１のゲート電極端部におけるリンの濃度分布を示している。ここでは第１のゲート電極の膜厚を３００nm、テーパー角を１０．５度として計算した。また、加速電圧は１１０ｋｅＶとし、プラズマドーピング法（イオンドーピング法）により１×１０¹⁵ions/cm²のドーズ量でリンを添加した場合について計算した。なお、ゲート絶縁膜の膜厚は１１５nm、半導体層の膜厚は５０nm、下地膜（酸化シリコン膜）の膜厚は３００nmとした。

図１２を見ると明らかなように、半導体層（Si Layerと表記）のうち、第１のゲート電極のテーパー部直下にあたる領域では、リンの濃度がチャネル長方向に変化していることが判る。即ち、チャネル形成領域から遠ざかるにつれて（第１の不純物領域に近づくにつれて）、リンの濃度が高くなっていく勾配の様子が顕著に現れている。

ここでは加速電圧を１１０ｋｅＶとしているが、加速電圧を高くすればリンの濃度はさらに内側（第１のゲート電極の内側）で高くなると予想できる。また、イオンインプランテーション法を用いても濃度分布は変化するであろう。しかしながら、本願発明の主旨はこのようなリンの濃度勾配をＬＤＤ領域（ゲート電極に重なる部分を含む）内に形成し、電界緩和効果を高めるというものであるから、最適な濃度分布は実施者が適宜決定すればよい。

本実施例では発明の実施の形態において説明したＮＴＦＴを用いてアクティブマトリクス型液晶表示装置（ＡＭ−ＬＣＤ）を形成する例を示す。

図８は本実施例に示すＡＭ−ＬＣＤの概略構成図である。ＡＭ−ＬＣＤは、アクティブマトリクス基板２００と対向基板２０６との間に液晶が挟まれた構造を有している。アクティブマトリクス基板２００は、基板上に画素部２０１、画素部２０１を駆動するためのゲートドライバ回路２０２及びソースドライバ回路２０３が形成されている。各ドライバ回路はそれぞれソース配線、ドレイン配線によって画素部２０１に接続されている。

更に、基板上にはソースドライバ回路２０３に伝達されるビデオ信号を処理するための信号処理回路２０４が形成されている。信号処理回路としては、Ｄ／Ａコンバータ回路、信号分割回路、γ補正回路などが挙げられる。そして、それらのビデオ信号を入力するための外部端子が形成され、この外部端子にＦＰＣ２０５が接続されている。

対向基板２０６は、ガラス基板全面にＩＴＯ膜等の透明導電膜が形成されている。透明導電膜は画素部２０１の画素電極に対する対向電極であり、画素電極、対向電極間に形成された電界によって液晶材料が駆動される。更に、対向基板２０６には必要であれば配向膜、カラーフィルタまたはブラックマスクなどが形成されている。

以上のような構成でなるＡＭ−ＬＣＤは、回路によって最低限必要な動作電圧（電源電圧）が異なる。例えば、画素部では液晶に印加する電圧と画素ＴＦＴを駆動するための電圧とを考慮すると、１４〜２０Ｖもの動作電圧となる。そのため、そのような高電圧が印加されても耐えうる程度のＴＦＴ（以下、高耐圧型ＴＦＴという）を用いなければならない。

また、ソースドライバ回路やゲートドライバ回路に用いられるシフトレジスト回路などは、５〜１０Ｖ程度の動作電圧で十分である。動作電圧が低いほど外部信号との互換性もあり、さらに消費電力を抑えられるという利点がある。ところが、前述の高耐圧型ＴＦＴは耐圧特性が良い代わりに動作速度が犠牲になるため、シフトレジスタ回路のように高速動作が求められる回路には不適当である。

このように、基板上に形成される回路は、目的に応じて耐圧特性を重視したＴＦＴを求める回路と動作速度を重視したＴＦＴを求める回路とに分かれる。従って、本願発明のＮＴＦＴを有効に活用するためには、回路に応じた構造を持たせることが重要である。

ここで具体的に本実施例の構成を図１に示す。図１（Ａ）に示したのは、ＡＭ−ＬＣＤのブロック図を上面から見た図である。１１は画素部であり、表示部として機能する。また、１２aはシフトレジスタ回路、１２bはレベルシフタ回路、１２cはバッファ回路である。これらでなる回路が全体としてゲートドライバ回路１２を形成している。

なお、図１（Ａ）に示したＡＭ−ＬＣＤではゲートドライバ回路１２を、画素部を挟んで設け、それぞれで同一ゲート配線を共有している、即ち、どちらか片方のゲートドライバに不良が発生してもゲート配線に電圧を印加することができるという冗長性を持たせている。

また、１３aはシフトレジスタ回路、１３bはレベルシフタ回路、１３cはバッファ回路、１３dはサンプリング回路であり、これらでなる回路が全体としてソースドライバ回路１３を形成している。画素部１１を挟んでソースドライバ回路１３と反対側にはプリチャージ回路１４が設けられている。

このような構成でなるＡＭ−ＬＣＤにおいて、シフトレジスタ回路１２a、１３aは高速動作を求める回路であり、動作電圧が３．３〜１０Ｖ（代表的には３．３〜５Ｖ）と低く、高耐圧特性は特に要求されない。従って、本願発明のＮＴＦＴを用いる場合には、抵抗成分となる第２の不純物領域及び第３の不純物領域は必要最小限に狭くして、動作速度が低下しないような構造を採用することが望ましい。

図１（Ｂ）に示したのは主としてシフトレジスタ回路やその他の信号処理回路のように高速動作を求められる回路に用いるべきＣＭＯＳ回路の概略図である。なお、図１（Ｂ）において、１５は第１のゲート電極（Ａ）、１６aは第２のゲート電極（Ａ）であり、ＮＴＦＴのみ図４（Ｃ）に示した構造を有している。また、１７は活性層、１８、１９はソース配線、２０はドレイン配線である。

また、図１（Ｂ）のＣＭＯＳ回路の断面構造を図２（Ａ）に示す。図２（Ａ）の構造の場合、第２の不純物領域（Ａ）２１の長さ（ＷＧ１）は０．１〜３．０μｍ（好ましくは１．０〜２．０μm）とすれば良い。この長さ（ＷＧ１）は第１のゲート電極（Ａ）１５のテーパー角を調節することによって制御することができる。なぜならば、第１のゲート電極（Ａ）１５のテーパー部を通して不純物を添加することによって濃度勾配を有する第２の不純物領域（Ａ）２１が形成されるからである。この時のテーパー角は２５度以上４０度以下とすれば良い。ただし、第１のゲート電極（Ａ）１５の膜厚によって適切な数値は変化する。

また、第３の不純物領域（Ａ）２２aは極力小さくする方がよく、場合によっては設けなくても構わない。なぜならば、シフトレジスタ回路や信号処理回路などはオフ電流をさほど気にする必要がないからである。設ける場合には０．１〜１．５μm（典型的には０．３〜１．０μm）の範囲で設けることにする。

ここで図１（Ｂ）の回路についてまとめると、電源電圧が（１０±２）Ｖの時は、チャネル長は３．５±１．０μm、第２の不純物領域（Ａ）２１の長さは２．０±１．０μm、第３の不純物領域（Ａ）２２aは１．０±０．５μmとすれば良い。また、電源電圧が（５±２）Ｖの時は、チャネル長は３．０±１．０μm、第２の不純物領域（Ａ）２１の長さは２．０±１．０μm、第３の不純物領域（Ａ）２２aは０．５±０．２μmとすれば良い。

次に、図１（Ｃ）に示すＣＭＯＳ回路は、主としてレベルシフタ回路１２b、１３b、バッファ回路１２c、１３c、サンプリング回路１３d、プリチャージ回路１４に適している。これらの回路は大電流を流す必要があるため、動作電圧は１４〜１６Ｖと高い。特にゲートドライバ側では場合によっては１９Ｖといった動作電圧を必要とする場合もある。従って、非常に良い耐圧特性（高耐圧特性）を有するＴＦＴが必要となる。

この時、図１（Ｃ）に示したＣＭＯＳ回路の断面構造を図２（Ｂ）に示す。この場合、第２の不純物領域（Ｂ）２４の長さ（ＷＧ２）は１．５〜４．０μm（好ましくは２．０〜３．０μm）とすれば良い。この時も、第１のゲート電極（Ｂ）２３のテーパー角を制御することによって、所望の長さにできる。例えば、３度以上３０度以下とすれば良い。ただし、第１のゲート電極（Ｂ）２３の膜厚によって適切な数値は変化する。

この場合も、第３の不純物領域（Ｂ）２２bは極力小さくすることが望ましく、特に設けなくても構わない。その理由はシフトレジスタ回路等と同様で、オフ電流をさほど気にする必要がないからである。なお、設ける場合には０．１〜５．５μm（典型的には１．０〜３．０μm）の範囲で設けることにする。ただし、ゲートドライバー側のバッファ回路は場合によって２０Ｖといった高電圧がかかることもありうるため、その場合には第３の不純物領域（Ｂ）２２bを長めに形成してオフ電流を低減することが必要である。

ここで図１（Ｃ）の回路についてまとめると、電源電圧が（１６±２）Ｖの時は、チャネル長は５．０±１．５μm、第２の不純物領域（Ｂ）２４の長さは２．５±１．０μm、第３の不純物領域（Ｂ）２２bは２．０±１．０μmとすれば良い。また、電源電圧が（２０±２）Ｖの時は、チャネル長は５．０±２．０μm、第２の不純物領域（Ｂ）２４の長さは３．０±１．０μm、第３の不純物領域（Ｂ）２２bは４．０±１．５μmとすれば良い。

特にサンプリング回路に関しては、チャネル長は４．０±２．０μm、第２の不純物領域（Ｂ）の長さは１．５±１．０μm、第３の不純物領域（Ｂ）は２．０±１．５μmとすれば良い。

次に、図１（Ｄ）は画素部１１の概略図を示し、図２（Ｃ）にその任意の画素部における断面構造を示している。図１（Ｄ）において、２５は第１のゲート電極（Ｃ）、２６は第２のゲート電極（Ｃ）、２７は活性層、２８はソース配線、２９はドレイン電極、３０は画素電極である。

また、図２（Ｃ）に示すように、ドレイン電極２９に接続された画素電極３０は、透明導電膜３１との間に絶縁膜３２を介して保持容量を形成している。この保持容量は画素領域（ソース配線およびゲート配線で囲まれた領域）の大部分を占めて形成される。また、透明導電膜３１は樹脂材料でなる絶縁膜３３によって完全に画素電極３０と絶縁分離されている。

ところで画素ＴＦＴ（画素部におけるスイッチング素子）は液晶に印加する電圧分も加味されるため、１４〜１６Ｖの動作電圧を必要とする。また、液晶及び保持容量に蓄積された電荷を１フレーム期間保持しなければならないため、極力オフ電流は小さくなければならない。

そういった理由から、本実施例では本願発明のＮＴＦＴを用いたダブルゲート構造とし、第２の不純物領域（Ｃ）３４の長さ（ＷＧ３）を０．５〜３．０μm（好ましくは１．５〜２．５μm）とする。また、ＷＧ２（図２（Ｂ）参照）とＷＧ３とは同一の長さであっても良いし、異なる長さとしても良い。

この時も、第１のゲート電極（Ｃ）２５のテーパー角を制御することによって、所望の長さにできる。例えば、３度以上３０度以下とすれば良い。ただし、第１のゲート電極（Ｃ）２５の膜厚によって適切な数値は変化する。

さらに、図２（Ｃ）の画素部に特徴的なのは、第３の不純物領域（Ｃ）３５を図２（Ａ）や図２（Ｂ）に示したＣＭＯＳ回路よりも長くする点である。これは画素部にとってオフ電流を低減するという課題が最重要課題だからである。

図４（Ｂ）で説明したように、第３の不純物領域（Ｃ）３５の長さはレジストマスクの配置によって制御される。この場合、第３の不純物領域（Ｃ）３５の長さ（ＷＧ３）を０．５〜４．０μｍ（代表的には１．５〜３．０μｍ）とすれば良い。

ここで図１（Ｄ）の回路についてまとめると、電源電圧が（１６±２）Ｖの時は、チャネル長は４．０±２．０μm、第２の不純物領域（Ｃ）３４の長さは１．５±１．０μm、第３の不純物領域（Ｃ）３５は２．０±１．５μmとすれば良い。

以上のように、ＡＭ−ＬＣＤを例にとっても同一基板上には様々な回路が設けられ、回路によって必要とする動作電圧（電源電圧）が異なることがある。その結果を表１に示す。

この様に、回路の目的に応じて要求する耐圧特性が異なってくる場合もあり、そういった場合には本実施例のようなＴＦＴの使い分けが必要となる。本願発明のＮＴＦＴはこのような使い分けをしてこそ、その真価を発揮できると言える。

本実施例では実施例１に示したＣＭＯＳ回路や画素部を構成するＮＴＦＴの変形例について説明する。

図９（Ａ）はシフトレジスタ回路等、高速動作を必要とする回路に適した構造のＣＭＯＳ回路である。本実施例の特徴は、ソース配線３６側には第２の不純物領域３７のみを設け、ドレイン配線３８側には第２の不純物領域３９および第３の不純物領域４０を設けている点にある。

ＣＭＯＳ回路は通常ソース領域とドレイン領域が固定されており、低濃度不純物領域（ＬＤＤ領域）を必要とするのはドレイン領域側のみである。逆にソース領域側に設けられたＬＤＤ領域（またはオフセット領域）は単に抵抗成分として働き、動作速度を低下させる要因ともなる。

そのため本実施例のように、ドレイン領域側のみに第３の不純物領域を設ける構成が好ましいのである。第３の不純物領域はレジストマスクを用いて形成されるため、ドレイン領域側のみに設けることは容易である。

また、図９（Ｂ）に示したのは、画素部を形成する画素ＴＦＴ（ＮＴＦＴ）に対して本実施例の構成を適用した場合の例である。図９（Ｂ）において、４１〜４４が第２の不純物領域、４５、４６が第３の不純物領域である。なお、図９（Ｂ）の構造は保持容量を二層の透明電極（代表的にはＩＴＯ電極）で形成している点に特徴があるが、この構造の作製方法等については本出願人による特願平１０−２５４０９７号出願を参考にすれば良い。

画素ＴＦＴの場合、動作モードがＣＭＯＳ回路と異なり、ソース領域とドレイン領域とが入れ替わる動作をする。第３の不純物領域４５、４６は、画素ＴＦＴと引き出し端子（ソース配線またはドレイン配線）との接続する部分に設けておく必要がある。

しかし、図９（Ｂ）に示したようなダブルゲート構造の場合、二つのＴＦＴをつなぐ領域に設けられた第２の不純物領域４２、４３は実質的に抵抗成分として機能してしまう。まして、第３の不純物領域を設けてしまうとさらに抵抗の高い領域を形成してしまうことにもなる。従って、図９（Ｂ）の構造では直列に並んだ二つのＴＦＴの間には第３の不純物領域（ゲート電極と重ならない低濃度不純物領域）を設けない構造を採用している。

液晶表示装置において、高精細な表示画面を要求されるようになると画素への書き込み時間（液晶に必要な電圧を印加する時間）は極端に短いものとなってくる。そうなると画素ＴＦＴにもある程度の動作速度を求められるので、抵抗成分をできるだけ減らす構造が必要となる。そういった意味で、本実施例の構造は非常に好ましい形態であると言える。

また、図９（Ａ）ではソース配線３６側に第２の不純物領域３７のみを設け、ドレイン配線３８側に第２の不純物領域３９と第３の不純物領域４０とを設ける構造を示したが、図９（Ｃ）に示す構造はこれをさらに顕著にし、ソース配線３６側に第２の不純物領域も第３の不純物領域も設けない構造とする。

即ち、ソース配線３６と接続する第１の不純物領域（ソース領域）４７がチャネル形成領域と直接的に接する構造となる。こうすることでソース側に不要な抵抗成分が形成されることを防ぎ、高速動作の可能なＣＭＯＳ回路を実現することができる。

なお、本実施例の構成は実施例１に示した全ての回路に対して有効である。即ち、ＮＴＦＴにおいてソース領域側には第３の不純物領域を設けず、ドレイン領域側のみに第３の不純物領域を設けることで、高い信頼性を確保したまま、動作速度を向上させることが可能である。勿論、図６に示した全ての場合についても本実施例と組み合わせることができる。

本実施例では、本願発明を用いたＣＭＯＳ回路の作製工程について説明する。説明には図１０を用いる。

まず、前述の「実施形態１」の工程に従って図３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）までを行う。この状態を図１０（Ａ）に示す。ただし、図１０（Ａ）では同一半導体層上に二つのＴＦＴ（図面に向かって左がＮＴＦＴ、右がＰＴＦＴ）を形成する例を示すことにする。

図１０（Ａ）において、５１、５２は第１のゲート電極、５３、５４は第２のゲート電極、５５、５６は第１のゲート電極および第２のゲート電極を形成する際に用いたレジストマスクである。このレジストマスク５５、５６は第１のゲート電極５１、５２にテーパーを形成する際にも用いられる。

なお、図１に示したように、同一基板上で回路に応じて第２の不純物領域の長さを異ならせるためには、回路の動作する動作電圧に応じて第１のゲート電極のテーパー角を調節しなければならない。その場合、第１のゲート電極を形成する際に、動作電圧の異なる回路はレジストマスクを用いて別々にテーパー角を形成する必要がある。

次に第２のゲート電極５３、５４をマスクにしてリンの添加工程を行い、ｎ^-型の不純物領域５７〜５９を形成する。添加条件は実施形態１を参考にすれば良い。この時、第１のゲート電極５１、５２のテーパー部ではリンが第１のゲート電極を突き抜けて添加されるため、図６を用いて説明したような濃度勾配を示す不純物領域が形成される。（図１０（Ｂ））

次に、レジストマスク６０を形成し、その後、再度リンの添加工程を行ってｎ⁺型の不純物領域６１〜６３を形成する。このレジストマスクによって図６で説明した第３の不純物領域が画定する。この時、動作電圧の異なる回路に応じて第３の不純物領域の長さを異ならせるためには、レジストマスクの幅を変更すれば良いだけである。（図１０（Ｃ））

図１０（Ｃ）の工程が終了した時点でＣＭＯＳ回路のＮＴＦＴが完成する。次に、ＰＴＦＴの第２のゲート電極５４をマスクにして自己整合的に第１のゲート電極５２をエッチングしてテーパー部を除去する。こうして第２のゲート電極と同一形状の第１のゲート電極６４が形成される。なお、この工程は省略しても構わない。（図１０（Ｄ））

次に、ＮＴＦＴを覆ってレジストマスク６５を形成し、実施形態１の条件でボロンの添加工程を行う。この工程では前述したｎ^-型の不純物領域およびｎ⁺型の不純物領域がどちらも反転してｐ⁺⁺型の不純物領域６６、６７が形成される。（図１０（Ｅ））

このあと、レジストマスク６５を除去した後、窒化シリコン膜６８で第１のゲート電極および第２のゲート電極を覆い、添加したリンおよびボロンの活性化を行う。この工程はファーネスアニール、レーザーアニールまたはランプアニールを自由に組み合わせて行えば良い。また、この窒化シリコン膜６８には第１及び第２のゲート電極を熱や酸化反応から保護する目的もある。

次に、窒化シリコン膜６８上に層間絶縁膜６９を形成し、コンタクトホールを形成した後、ソース配線７０、７１およびドレイン配線７２を形成する。こうして図１０（Ｆ）に示すような構造のＣＭＯＳ回路が得られる。

なお、本実施例では本願発明のＮＴＦＴを用いたＣＭＯＳ回路の一例を示しただけであり、本実施例のＣＭＯＳ回路の構造に限定される必要はない。また、図１に示したような構成を実現する場合、動作電圧の異なる回路ごとに別々に第１のゲート電極のテーパー角を異ならせる必要がある。

また、本実施例の構成は実施例１、２のいずれの構成とも自由に組み合わせる事が可能である。

本実施例では、本願発明のＮＴＦＴにおいて第１のゲート電極の側面をテーパー形状にするためのエッチング条件について説明する。本実施例では第１のゲート電極を形成する導電膜を、純度が６Ｎ（９９．９９９９％）以上のタングステンターゲットを用いたスパッタ法により形成する。スパッタガスとしては希ガスを用いればよいが、窒素（Ｎ₂）を添加することにより窒化タングステン膜を形成することもできる。

本実施例では３０ｎｍの窒化タングステン膜の上に３７０ｎｍのタングステン膜を積層した構造とする。但し、窒化タングステン膜は設けなくても良いし、窒化タングステン膜の下にシリコン膜を形成しても良い。また、タングステン膜の上に窒化タングステン膜を設けた積層膜としても良い。

このようにして得た積層膜は酸素の含有量を３０ｐｐｍ以下とすることができる。そのため、電気抵抗率は２０μΩｃｍ以下、代表的には、６μ〜１５μΩｃｍとすることができ、膜の応力は−５×１０⁹〜５×１０⁹ｄｙｎ／ｃｍ²とすることができる。

次に、上記積層膜上にレジストパターンを形成し、積層膜のエッチングを行って第１のゲート電極を形成する。このとき、本実施例では、上記積層膜のパターニングに高密度プラズマを使用するＩＣＰ（Inductively Coupled Plasma）エッチング装置を使用する。

本実施例は、所望のテーパー角を得るためにＩＣＰエッチング装置のバイアスパワー密度を調節する点に特徴がある。図１３は、テーパー角のバイアスパワー依存性を示した図である。図１３に示したように、バイアスパワー密度に応じてテーパー角を制御することができる。

本実施例ではテーパー角を２０度とするために、バイアスパワー密度を０．４Ｗ／ｃｍ²とする。勿論、０．４Ｗ／ｃｍ²以上とすればテーパー角を２０度とすることができる。なお、ＩＣＰパワーは５００Ｗ、ガス圧は１．０Ｐａ、ガス流量はＣＦ₄／Ｃｌ₂＝３０／３０ｓｃｃｍとする。

また、エッチングガス（ＣＦ₄とＣｌ₂との混合ガス）のＣＦ₄の流量比を調節してもテーパー角を制御することができる。図１４はテーパー角とＣＦ₄の流量比依存性を示した図である。ＣＦ₄の流量比を大きくすればタングステン膜とレジストとの選択比が大きくなり、ほぼＣＦ₄の流量比に比例して第１のゲート電極のテーパー角が増加する。

このようにタングステン膜とレジストとの選択比によってテーパー角は変化する。ここでタングステン膜とレジストの選択比とテーパー角との関係を図１５に示す。図１５からも明らかなように、タングステン膜とレジストの選択比とテーパー角との間には比例関係が見られる。

以上のようにＩＣＰエッチング装置を用いてバイアスパワー密度や反応ガス流量比を調節することで、容易に第１のゲート電極の側面におけるテーパー角を制御することができる。なお、実験データはテーパー角が２０〜８０度の範囲しか示されていないが、条件を適切に設定すれば、２０度以下（３〜２０度）のテーパー角も形成しうる。

なお、本実施例では、タングステン膜を一例として示したが、Ｔａ、Ｔｉ、Ｍｏ、Ｃｒ、Ｎｂ、Ｓｉ等の導電膜についても、ＩＣＰエッチング装置を用いると、容易にパターンの端部をテーパー形状とすることができる。

また、本実施例ではエッチングガスとしてＣＦ₄とＣｌ₂との混合ガスを例に挙げたが、これに限定する必要はなく、Ｃ₂Ｆ₆またはＣ₄Ｆ₈から選ばれたフッ素を含む反応ガスとＣｌ₂、ＳｉＣｌ₄、またはＢＣｌ₃から選ばれた塩素を含むガスとの混合ガスを用いることも可能である。さらに、ＣＦ₄とＣｌ₂との混合ガスに２０〜６０％の酸素を添加しても良い。

本実施例のエッチング技術は、実施形態１、実施形態２または実施例１乃至実施例３のいずれの構成に組み合わせて実施しても良い。

本願発明の構成は実施例１に示した液晶表示装置だけでなく、あらゆる半導体回路に適用することが可能である。即ち、ＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、Ｄ／Ａコンバータ等の信号処理回路から携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に適用しても良い。

さらに、従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上に本発明を用いて半導体回路を作製したような三次元構造の半導体装置を実現することも可能である。このように本発明は現在ＬＳＩが用いられている全ての半導体装置に適用することが可能である。即ち、ＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ構造（単結晶半導体薄膜を用いたＴＦＴ構造）に本発明を適用しても良い。

また、本実施例の半導体回路は実施例１〜４のどのような組み合わせからなる構成を用いても実現することができる。

本実施例では、本願発明を用いてＥＬ（エレクトロルミネッセンス）表示装置を作製した例について説明する。

図１６（Ａ）は本願発明を用いたＥＬ表示装置の上面図である。図１６（Ａ）において、４０１０は基板、４０１１は画素部、４０１２はソース側駆動回路、４０１３はゲート側駆動回路であり、それぞれの駆動回路は配線４０１４〜４０１６を経てＦＰＣ（フレキシブルプリントサーキット）４０１７に至り、外部機器へと接続される。

このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材６０００、第１シール材７０００及び第２シール材７００１が設けられている。

また、図１６（Ｂ）は本実施例のＥＬ表示装置の断面構造であり、基板４０１０、下地膜４０２１の上に駆動回路部（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）４０２２及び画素部（但し、ここではＥＬ素子への電流を制御するＴＦＴのみ図示している。）４０２３が形成されている。

本実施例では、駆動回路部４０２２には図２（Ａ）のＣＭＯＳ回路が用いられる。また、画素部４０２３のうち、ＥＬ素子への電流を制御するＴＦＴ（以下、電流制御用ＴＦＴという）には図９（Ｃ）のｎチャネル型ＴＦＴの構造が用いられ、電流制御用ＴＦＴのゲート信号を切り替えるＴＦＴ（以下、スイッチング用ＴＦＴという）には図２（Ｃ）の構造のＴＦＴが用いられる。

本願発明を用いて駆動回路部４０２２、画素部４０２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２４の上に画素部用ＴＦＴ４０２３のドレインと電気的に接続する画素電極（陰極）４０２５を形成する。画素電極４０２５としては遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）を用いることができる。本実施例ではアルミニウム合金を画素電極として用いる。そして、画素電極４０２５を形成したら、絶縁膜４０２６を形成し、画素電極４０２５上に開口部を形成する。

次に、ＥＬ（エレクトロルミネッセンス）層４０２７を形成する。ＥＬ層４０２７は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。

本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のＥＬ表示装置とすることもできる。

ＥＬ層４０２７を形成したら、その上に透明導電膜からなる陽極４０２８を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物または酸化インジウムと酸化亜鉛との化合物を用いることができる。陽極４０２８とＥＬ層４０２７の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０２７と陽極４０２８を連続成膜するか、ＥＬ層４０２７を不活性雰囲気で形成し、大気解放しないで陽極４０２８を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。

そして陽極４０２８は４０２９で示される領域において配線４０１６に接続される。配線４０１６は陽極４０２８に所定の電圧を与えるための配線であり、導電性材料４０３０を介してＦＰＣ４０１７に電気的に接続される。

４０２９に示された領域において陽極４０２８と配線４０１６とを電気的に接続するために、層間絶縁膜４０２４及び絶縁膜４０２６にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０２４のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０２６のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０２６をエッチングする際に、層間絶縁膜４０２４まで一括でエッチングしても良い。この場合、層間絶縁膜４０２４と絶縁膜４０２６が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。

このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜４０３１形成される。さらに、ＥＬ素子を囲むようにして第１シール材７０００が設けられ、第１シール材７０００によってカバー材６０００が貼り合わされる。そして、基板４０１０、カバー材６０００及び第１シール材７０００で囲まれた領域には充填材６００４が形成される。

このとき、この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に吸湿性物質（好ましくは酸化バリウム）を設けておくと、吸湿効果を保持できるので好ましい。

また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーを酸化バリウムで形成すればスペーサー自体に吸湿性をもたせることが可能である。また、スペーサーを設けた場合、パッシベーション膜４０３１はスペーサーからの圧力を緩和するバッファとしても機能する。また、パッシベーション膜とは別のバッファとして樹脂膜を設けてもよい。

尚、充填材の代わりに不活性ガス（窒素又は希ガス）を充填してもよい。

また、カバー材６０００としては、ガラス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−ＲｅｉｎｆｏｒｃｅｄＰｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。本実施例の場合、ＥＬ素子からの光の放射方向がカバー材６０００の方へ向かうため透光性材料でなければならない。

但し、ＥＬ素子からの光の放射方向がカバー材とは反対側に向かう場合には透光性材料を用いる必要はなく、金属板（代表的にはステンレス板）、セラミックス板、またはアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることができる。

また、配線４０１６は第１シール材７０００と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にして第１シール材７０００の下を通ってＦＰＣ４０１７に電気的に接続される。

最後に、第１シール材７０００の露呈部及びＦＰＣ４０１７の一部を覆うように第２シール材７００１を設け、外気を完全に遮断した構造とする。こうして図１６（Ｂ）の断面構造を有するＥＬ表示装置となる。

以上のような構成でなるＥＬ表示装置において、本願発明を用いることで、信頼性の高いＥＬ表示装置が得られる。なお、本実施例のＥＬ表示装置は実施例１〜実施例５のいずれの構成を組み合わせて作製しても構わない。

本実施例では、実施例６の構造ＥＬ表示装置において画素部のさらに詳細な断面構造を図１７に、上面構造を図１８（Ａ）に、回路図を図１８（Ｂ）に示す。図１７、図１８（Ａ）及び図１８（Ｂ）では共通の符号を用いるので互いに参照すれば良い。

図１７において、基板１７０１上に設けられたスイッチング用ＴＦＴ１７０２は図２（Ｃ）の構造のＮＴＦＴを用いて形成される。本実施例ではダブルゲート構造としている。ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。

なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、図２（Ａ）や図２（Ｂ）に示されたＰＴＦＴを用いて形成しても構わない。

また、電流制御用ＴＦＴ１７０３は図９（Ｃ）の構造のＮＴＦＴを用いて形成される。このとき、スイッチング用ＴＦＴ１７０２のドレイン配線１７０４は配線１７０５によって電流制御用ＴＦＴのゲート電極１７０６に電気的に接続されている。

このとき、電流制御用ＴＦＴ１７０３が本願発明の構造であることは非常に重要な意味を持つ。電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴのドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにＬＤＤ領域を設ける本願発明の構造は極めて有効である。

また、本実施例では電流制御用ＴＦＴ１７０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。

また、図１８（Ａ）に示すように、電流制御用ＴＦＴ１７０３のゲート電極１７０６となる配線は１７０７で示される領域で、電流制御用ＴＦＴ１７０３のドレイン配線１７０８と絶縁膜を介して重なる。このとき、１７０７で示される領域ではコンデンサが形成される。このコンデンサ１７０７は電流制御用ＴＦＴ１７０３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線１７０８は電流供給線（電源線）１７０９に接続される。

さらに、スイッチング用ＴＦＴ１７０２及び電流制御用ＴＦＴ１７０３の上には第１パッシベーション膜１７１０が設けられ、その上に樹脂絶縁膜でなる平坦化膜１７１１が形成される。平坦化膜１７１１を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。

また、１７１２は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ１７０３のドレインに電気的に接続される。画素電極１７１２としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。

また、絶縁膜（好ましくは樹脂）で形成されたバンク１７１３a、１７１３bにより形成された溝（画素に相当する）の中に発光層１７１４が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。本実施例では発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。

なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。

具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。

但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。

例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。

本実施例では発光層１７１４の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層１７１５を設けた積層構造のＥＬ層としている。そして、正孔注入層１７１５の上には透明導電膜でなる陽極１７１６が設けられる。本実施例の場合、発光層１７１４で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。

陽極１７１６まで形成された時点でＥＬ素子１７１７が完成する。なお、ここでいうＥＬ素子１７１７は、画素電極（陰極）１７１２、発光層１７１４、正孔注入層１７１５及び陽極１７１６で形成されたコンデンサを指す。図１８（Ａ）に示すように画素電極１７１２は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。

ところで、本実施例では、陽極１７１６の上にさらに第２パッシベーション膜１７１８を設けている。第２パッシベーション膜１７１８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。

以上のように本願発明のＥＬ表示装置は図１７のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示装置が得られる。

なお、本実施例の構成は、実施例１〜５のいずれの構成とも自由に組み合わせて実施することが可能である。

本実施例では、実施例７に示した画素部において、ＥＬ素子１７１７の構造を反転させた構造について説明する。説明には図１９を用いる。なお、図１７の構造と異なる点はＥＬ素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略し、同一部分には同じ符号を用いる。

図１９において、電流制御用ＴＦＴ１９０１は実施例３の作製工程で形成されたＰＴＦＴを用いる。

また、本実施例では、画素電極（陽極）１９０２として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。

そして、絶縁膜でなるバンク１９０３a、１９０３bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層１９０４が形成される。その上にはアルカリ金属錯体（好ましくはカリウムアセチルアセトネート）でなる電子注入層１９０５、アルミニウム合金でなる陰極１９０６が形成される。この場合、陰極１９０６がパッシベーション膜としても機能する。こうしてＥＬ素子１９０７が形成される。

本実施例の場合、発光層１９０４で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。

本実施例では、図１８（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図２０（Ａ）〜（Ｃ）に示す。なお、本実施例において、３８０１はスイッチング用ＴＦＴ３８０２のソース配線、３８０３はスイッチング用ＴＦＴ３８０２のゲート配線、３８０４は電流制御用ＴＦＴ、３８０５はコンデンサ、３８０６、３８０８は電流供給線、３８０７はＥＬ素子とする。

図２０（Ａ）は、二つの画素間で電流供給線３８０６を共通とした場合の例である。即ち、二つの画素が電流供給線３８０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。

また、図２０（Ｂ）は、電流供給線３８０８をゲート配線３８０３と平行に設けた場合の例である。なお、図２０（Ｂ）では電流供給線３８０８とゲート配線３８０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線３８０８とゲート配線３８０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。

また、図２０（Ｃ）は、図２０（Ｂ）の構造と同様に電流供給線３８０８をゲート配線３８０３と平行に設け、さらに、二つの画素を電流供給線３８０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線３８０８をゲート配線３８０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。

実施例７に示した図１８（Ａ）、（Ｂ）では電流制御用ＴＦＴ１７０３のゲートにかかる電圧を保持するためにコンデンサ１７０４を設ける構造としているが、コンデンサ１７０４を省略することも可能である。実施例７の場合、電流制御用ＴＦＴ１７０３として図９（Ｃ）のＮＴＦＴを用いているため、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ１７０４の代わりとして積極的に用いる点に特徴がある。

この寄生容量のキャパシタンスは、上記ゲート電極とＬＤＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。

また、実施例９に示した図２０（Ａ）〜（Ｃ）の構造においても同様に、コンデンサ３８０５を省略することは可能である。

本願発明の電気光学装置、具体的には本願発明の液晶表示装置にはネマチック液晶以外にも様々な液晶を用いることが可能である。例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。

また、等方相−コレステリック相−カイラルスメクティックＣ相転移系列を示す強誘電性液晶（ＦＬＣ）を用い、ＤＣ電圧を印加しながらコレステリック相−カイラルスメクティックＣ相転移をさせ、かつコーンエッジをほぼラビング方向に一致させた単安定ＦＬＣの電気光学特性を図２１に示す。

図２１に示すような強誘電性液晶による表示モードは「Ｈａｌｆ−Ｖ字スイッチングモード」と呼ばれている。図２１に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。「Ｈａｌｆ−Ｖ字スイッチングモード」については、寺田らの”Ｈａｌｆ−Ｖ字スイッチングモードＦＬＣＤ”、第４６回応用物理学関係連合講演会講演予稿集、１９９９年３月、第１３１６頁、および吉原らの”強誘電性液晶による時分割フルカラーＬＣＤ”、液晶第３巻第３号第１９０頁に詳しい。

図２１に示されるように、このような強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。本願発明の液晶表示装置には、このような電気光学特性を示す強誘電性液晶も用いることができる。

また、ある温度域において反強誘電相を示す液晶を反強誘電性液晶（ＡＦＬＣ）という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。

また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。

なお、このような無しきい値反強誘電性混合液晶を本願発明の液晶表示装置に用いることによって低電圧駆動が実現されるので、低消費電力化が実現される。

なお、本実施例に示す液晶は、実施例１〜４のいずれの構成を有する液晶表示装置においても用いることが可能である。

本願発明の電気光学装置や半導体回路は電気器具の表示部や信号処理回路として用いることができる。そのような電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置などが挙げられる。それら電気器具の具体例を図２２〜２３に示す。

図２２（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示部２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明の電気光学装置は表示部２００４に、本願発明の半導体回路は音声出力部２００２、音声入力部２００３またはＣＰＵやメモリ等に用いることができる。

図２２（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明の電気光学装置は表示部２１０２に、本願発明の半導体回路は音声入力部２１０３またはＣＰＵやメモリ等に用いることができる。

図２２（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５で構成される。本願発明の電気光学装置は表示部２２０５に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。

図２２（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３で構成される。本願発明の電気光学装置は表示部２３０２に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。

図２２（Ｅ）はリアプロジェクター（プロジェクションＴＶ）であり、本体２４０１、光源２４０２、電気光学装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は電気光学装置２４０３に用いることができ、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。

図２２（Ｆ）はフロントプロジェクターであり、本体２５０１、光源２５０２、電気光学装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明は電気光学装置２５０２に用いることができ、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。

図２３（Ａ）はパーソナルコンピュータであり、本体２６０１、映像入力部２６０２、表示部２６０３、キーボード２６０４等を含む。本願発明の電気光学装置は表示部２６０３に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。

図２３（Ｂ）は電子遊戯機器（ゲーム機器）であり、本体２７０１、記録媒体２７０２、表示部２７０３及びコントローラー２７０４を含む。この電子遊技機器から出力された音声や映像は筐体２７０５及び表示部２７０６を含む表示ディスプレイにて再生される。コントローラー２７０４と本体２７０１との間の通信手段または電子遊技機器と表示ディスプレイとの間の通信手段は、有線通信、無線通信もしくは光通信が使える。本実施例では赤外線をセンサ部２７０７、２７０８で検知する構成となっている。本願発明の電気光学装置は表示部２７０３、２７０６に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。

図２３（Ｃ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤー（画像再生装置）であり、本体２８０１、表示部２８０２、スピーカ部２８０３、記録媒体２８０４及び操作スイッチ２８０５を含む。なお、この画像再生装置は記録媒体としてＤＶＤ（ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２８０２やＣＰＵやメモリ等に用いることができる。

図２３（Ｄ）はデジタルカメラであり、本体２９０１、表示部２９０２、接眼部２９０３、操作スイッチ２９０４、受像部（図示せず）を含む。本願発明は表示部２９０２やＣＰＵやメモリ等に用いることができる。

なお、図２２（Ｅ）のリアプロジェクターや図２２（Ｆ）のフロントプロジェクターに用いることのできる光学エンジンについての詳細な説明を図２４に示す。なお、図２４（Ａ）は光学エンジンであり、図２４（Ｂ）は光学エンジンに内蔵される光源光学系である。

図２４（Ａ）に示す光学エンジンは、光源光学系３００１、ミラー３００２、３００５〜３００７、ダイクロイックミラー３００３、３００４、光学レンズ３００８a〜３００８c、プリズム３０１１、液晶表示装置３０１０、投射光学系３０１２を含む。投射光学系３０１２は、投射レンズを備えた光学系である。本実施例は液晶表示装置３０１０を三つ使用する三板式の例を示したが、単板式であってもよい。また、図２４（Ａ）中において矢印で示した光路には、光学レンズ、偏光機能を有するフィルム、位相差を調節するためのフィルムもしくはＩＲフィルム等を設けてもよい。

また、図２４（Ｂ）に示すように、光源光学系３００１は、光源３０１３、３０１４、合成プリズム３０１５、コリメータレンズ３０１６、３０２０、レンズアレイ３０１７、３０１８、偏光変換素子３０１９を含む。なお、図２４（Ｂ）に示した光源光学系は光源を２つ用いたが、一つでも良いし、三つ以上としてもよい。また、光源光学系の光路のどこかに、光学レンズ、偏光機能を有するフィルム、位相差を調節するフィルムもしくはＩＲフィルム等を設けてもよい。

以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。また、本実施例の電気器具は実施例１〜１１のどのような組み合わせからなる構成を用いても実現することができる。

ＡＭ−ＬＣＤの回路配置を説明するための図。ＡＭ−ＬＣＤの回路の断面構造を示す図。ＮＴＦＴの作製工程を示す図。ＮＴＦＴの作製工程を示す図。ＮＴＦＴの断面構造を示す図。ＮＴＦＴの断面構造を示す図。ＮＴＦＴの断面構造を示す図。ＡＭ−ＬＣＤの外観を示す図。ＣＭＯＳ回路の断面構造を示す図。ＣＭＯＳ回路の作製工程を示す図。電気器具の一例を示す図。シミュレーション結果を示す図。バイアスパワー密度とテーパー角の関係を示す図。ＣＦ₄流量とテーパー角の関係を示す図。Ｗ／レジスト選択比とテーパー角の関係を示す図。ＥＬ表示装置の上面構造及び断面構造を示す図。ＥＬ表示装置の断面構造を示す図。ＥＬ表示装置の上面構造及び回路構成を示す図。ＥＬ表示装置の断面構造を示す図。ＥＬ表示装置の回路構成を示す図。液晶の電気光学特性を示す図。電気器具の一例を示す図。電気器具の一例を示す図。光学エンジンの構成を示す図。

Claims

基板上に半導体層を形成する工程と、
前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に導電膜を形成する工程と、
レジストマスクを用いて前記導電膜の一部をエッチングして、テーパー部を有するゲート電極を形成した後、ｎ型を付与する不純物元素を前記半導体層に添加する工程と、
前記ゲート電極よりもチャネル長方向の長さの長いレジストマスクを形成した後、前記ｎ型を付与する不純物元素を前記半導体層に添加する工程と、
を有する半導体装置の作製方法であって、
前記半導体層は、チャネル形成領域と、一対の第１の不純物領域と、一対の第２の不純物領域と、一対の第３の不純物領域とを有し、
前記第１の不純物領域は、前記第２の不純物領域及び前記第３の不純物領域よりも前記ｎ型を付与する不純物元素の濃度が高く、ソース領域またはドレイン領域として機能し、
一対の前記第２の不純物領域は前記チャネル形成領域を間に挟んで設けられ、
一対の前記第３の不純物領域は前記チャネル形成領域及び一対の前記第２の不純物領域を間に挟んで設けられ、
一対の前記第１の不純物領域は前記チャネル形成領域、一対の前記第２の不純物領域、及び一対の前記第３の不純物領域を間に挟んで設けられ、
前記チャネル形成領域は前記ゲート電極と重なり、
一対の前記第２の不純物領域は、前記ゲート電極のテーパー部と重なり、
一対の前記第３の不純物領域は、前記ゲート電極と重ならないことを特徴とする半導体装置の作製方法。
請求項１において、前記ｎ型を付与する不純物元素はリンまたは砒素であることを特徴とする半導体装置の作製方法。
請求項１または請求項２において、前記第２の不純物領域は前記チャネル形成領域から前記第３の不純物領域に向かって不純物の濃度が増加することを特徴とする半導体装置の作製方法。
請求項１乃至請求項３のいずれか一項において、前記ゲート電極はＣｒ膜、Ｔａ膜、Ｔａを主成分とする薄膜、またはリンを含有するＳｉ膜からなることを特徴とする半導体装置の作製方法。
請求項１乃至請求項４のいずれか一項において、前記ゲート電極を形成する工程は、ＩＣＰエッチング装置を用いることを特徴とする半導体装置の作製方法。