JPH0590586A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH0590586A JPH0590586A JP3250780A JP25078091A JPH0590586A JP H0590586 A JPH0590586 A JP H0590586A JP 3250780 A JP3250780 A JP 3250780A JP 25078091 A JP25078091 A JP 25078091A JP H0590586 A JPH0590586 A JP H0590586A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
- H10D64/112—Field plates comprising multiple field plate segments
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
- H10D30/6717—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions the source and the drain regions being asymmetrical
-
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-
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- H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
- H10D64/115—Resistive field plates, e.g. semi-insulating field plates
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】薄膜トランジスタのリーク電流を低減し、駆動
電流を増大する。 【構成】シリコン基板１に酸化シリコン膜２を形成した
のち、ポリシリコンを堆積する。つぎにゲ−ト酸化膜７
を堆積したのち、チャネルイオン注入を行なってＮ- 型
チャネル領域６を形成する。つぎにゲート電極８を形成
し、フォトレジスト（図示せず）をマスクとしてイオン
注入してソース３およびドレイン４を形成する。このと
きドレイン４側にドレインオフセットＬを設ける。つぎ
に層間絶縁膜９を堆積したのち、ドレイン４の一部、ド
レインオフセットＬ、ゲート電極８とオーバーラップす
るように、上層サブゲート１０を形成する。さらに酸化
シリコン膜２に下層サブゲート１１を設けることもでき
る。
電流を増大する。 【構成】シリコン基板１に酸化シリコン膜２を形成した
のち、ポリシリコンを堆積する。つぎにゲ−ト酸化膜７
を堆積したのち、チャネルイオン注入を行なってＮ- 型
チャネル領域６を形成する。つぎにゲート電極８を形成
し、フォトレジスト（図示せず）をマスクとしてイオン
注入してソース３およびドレイン４を形成する。このと
きドレイン４側にドレインオフセットＬを設ける。つぎ
に層間絶縁膜９を堆積したのち、ドレイン４の一部、ド
レインオフセットＬ、ゲート電極８とオーバーラップす
るように、上層サブゲート１０を形成する。さらに酸化
シリコン膜２に下層サブゲート１１を設けることもでき
る。
Description
【０００１】
【産業上の利用分野】本発明は主としてＳＲＡＭの負荷
素子や液晶表示素子に用いられる薄膜トランジスタに関
するものである。
素子や液晶表示素子に用いられる薄膜トランジスタに関
するものである。
【０００２】
【従来の技術】近年、薄膜半導体を用いた薄膜トランジ
スタ（以下ＴＦＴと称する）が注目されている。特にＳ
ＲＡＭにおける負荷素子やアクティブマトリックス型Ｌ
ＣＤにおけるスイッチ素子などへの応用がさかんであ
る。
スタ（以下ＴＦＴと称する）が注目されている。特にＳ
ＲＡＭにおける負荷素子やアクティブマトリックス型Ｌ
ＣＤにおけるスイッチ素子などへの応用がさかんであ
る。
【０００３】従来の薄膜トランジスタについて、図４
（ａ）および（ｂ）を参照して説明する。
（ａ）および（ｂ）を参照して説明する。
【０００４】はじめに図４（ａ）に上部ゲート（コプレ
ーナ）型ＴＦＴを示す。
ーナ）型ＴＦＴを示す。
【０００５】シリコン基板１に酸化シリコン膜２を形成
し、ポリシリコンを堆積する。つぎに一般的なＭＯＳＦ
ＥＴの製造工程を経て、ゲ−ト酸化膜７、チャネル領域
（チャネル層）６、ゲ−ト電極８、ソース３、ドレイン
４、および絶縁膜９ａを形成して薄膜トランジスタの素
子部が完成する。
し、ポリシリコンを堆積する。つぎに一般的なＭＯＳＦ
ＥＴの製造工程を経て、ゲ−ト酸化膜７、チャネル領域
（チャネル層）６、ゲ−ト電極８、ソース３、ドレイン
４、および絶縁膜９ａを形成して薄膜トランジスタの素
子部が完成する。
【０００６】ソ−ス３およびドレイン４は、ゲート電極
８をマスクとしてイオン注入するセルフアライン技術で
形成する。このためゲート電極８はポリシリコンからな
るチャネル領域６の上部に配置されている。
８をマスクとしてイオン注入するセルフアライン技術で
形成する。このためゲート電極８はポリシリコンからな
るチャネル領域６の上部に配置されている。
【０００７】つぎに図４（ｂ）に下部ゲート（逆スタ
ガ）型ＴＦＴを示す。シリコン基板１に酸化シリコン膜
２を形成し、ポリシリコンからなるゲート電極８および
ゲート酸化膜７を形成する。つぎにチャネル領域６とな
るポリシリコンを堆積する。つぎにフォトレジスト（図
示せず）をマスクとしてイオン注入することにより、ソ
ース３およびドレイン４を形成する。つぎに絶縁膜９ａ
を堆積したのち熱処理して薄膜トランジスタの素子部が
完成する。
ガ）型ＴＦＴを示す。シリコン基板１に酸化シリコン膜
２を形成し、ポリシリコンからなるゲート電極８および
ゲート酸化膜７を形成する。つぎにチャネル領域６とな
るポリシリコンを堆積する。つぎにフォトレジスト（図
示せず）をマスクとしてイオン注入することにより、ソ
ース３およびドレイン４を形成する。つぎに絶縁膜９ａ
を堆積したのち熱処理して薄膜トランジスタの素子部が
完成する。
【０００８】
【発明が解決しようとする課題】ＴＦＴの特性に対する
切実な要求は、リーク電流の低減と高駆動能力化であ
る。
切実な要求は、リーク電流の低減と高駆動能力化であ
る。
【０００９】そのためにチャネル領域の半導体薄膜結晶
を高品質にする必要がある。レーザ再結晶化法や電子ビ
ームアニール法などにより、局部的な結晶性の改善は進
んでいるが、量産性やコスト、再現性など考慮すると現
状ではまだ確立された技術とは言えない。
を高品質にする必要がある。レーザ再結晶化法や電子ビ
ームアニール法などにより、局部的な結晶性の改善は進
んでいるが、量産性やコスト、再現性など考慮すると現
状ではまだ確立された技術とは言えない。
【００１０】一般にチャネル領域となる半導体薄膜には
アモルファスシリコンやポリシリコンが用いられる。Ｔ
ＦＴを高性能化するには一部で実用化されているポリシ
リコンが有望である。しかし、ポリシリコンは多くの結
晶粒界をもち、また結晶粒内にも双晶をはじめ多くの結
晶欠陥を含んでいる。
アモルファスシリコンやポリシリコンが用いられる。Ｔ
ＦＴを高性能化するには一部で実用化されているポリシ
リコンが有望である。しかし、ポリシリコンは多くの結
晶粒界をもち、また結晶粒内にも双晶をはじめ多くの結
晶欠陥を含んでいる。
【００１１】このため、これらの結晶欠陥に起因したリ
ーク電流の増大や結晶欠陥、表面の荒れなどに起因する
キャリア移動度の低下などの問題がある。
ーク電流の増大や結晶欠陥、表面の荒れなどに起因する
キャリア移動度の低下などの問題がある。
【００１２】
【課題を解決するための手段】本発明の薄膜トランジス
タはゲート電極側とチャネル層側との少なくとも一方
に、絶縁膜を隔ててサブゲート電極が形成されたもので
ある。
タはゲート電極側とチャネル層側との少なくとも一方
に、絶縁膜を隔ててサブゲート電極が形成されたもので
ある。
【００１３】またゲート電極からドレイン領域が離れた
ゲートオフセット構造を有し、前記ドレイン領域の一部
および前記ゲート電極の上層または下層にサブゲート電
極が形成されたものである。
ゲートオフセット構造を有し、前記ドレイン領域の一部
および前記ゲート電極の上層または下層にサブゲート電
極が形成されたものである。
【００１４】さらにサブゲート電極にドレイン電圧また
はドレイン電圧以下の電圧が印加されているものであ
る。
はドレイン電圧以下の電圧が印加されているものであ
る。
【００１５】
【実施例】本発明の第１の実施例としてドレイン・オフ
セットを有するＰチャネル上部ゲート（コプレーナ）型
ＴＦＴについて、図１（ａ）を参照して説明する。
セットを有するＰチャネル上部ゲート（コプレーナ）型
ＴＦＴについて、図１（ａ）を参照して説明する。
【００１６】はじめにシリコン基板１に酸化シリコン膜
２を形成したのち、ポリシリコンを堆積する。これはＳ
ｉ2 Ｈ6 （ジシラン）ガスを用いた減圧化学気相成長法
などにより厚さ１００ｎｍのアモルファスシリコンを堆
積したのち、窒素雰囲気で、６００℃、１６時間の熱処
理を行って結晶化しポリシリコンである。
２を形成したのち、ポリシリコンを堆積する。これはＳ
ｉ2 Ｈ6 （ジシラン）ガスを用いた減圧化学気相成長法
などにより厚さ１００ｎｍのアモルファスシリコンを堆
積したのち、窒素雰囲気で、６００℃、１６時間の熱処
理を行って結晶化しポリシリコンである。
【００１７】つぎにＣＶＤ法により厚さ４０ｎｍのゲ−
ト酸化膜７を堆積したのち、チャネルイオン注入を行な
って（燐をイオン注入する）Ｎ- 型チャネル領域６を形
成する。つぎにゲート電極８を形成し、フォトレジスト
（図示せず）をマスクとしてＢＦ2 をイオン注入してソ
ース３およびドレイン４を形成する。このときドレイン
４側にドレインオフセットＬを設ける。つぎに層間絶縁
膜９を堆積したのち、ドレイン４の一部、ドレインオフ
セットＬ、ゲート電極８とオーバーラップするように、
上層サブゲート１０を形成する。
ト酸化膜７を堆積したのち、チャネルイオン注入を行な
って（燐をイオン注入する）Ｎ- 型チャネル領域６を形
成する。つぎにゲート電極８を形成し、フォトレジスト
（図示せず）をマスクとしてＢＦ2 をイオン注入してソ
ース３およびドレイン４を形成する。このときドレイン
４側にドレインオフセットＬを設ける。つぎに層間絶縁
膜９を堆積したのち、ドレイン４の一部、ドレインオフ
セットＬ、ゲート電極８とオーバーラップするように、
上層サブゲート１０を形成する。
【００１８】サブゲートはドレイン電圧と同電位にする
か、または０Ｖからドレイン電圧までの所定の電圧を印
加して、ドレインオフセットの電界を制御する。本発明
のＴＦＴおよび従来のＴＦＴのＩd −Ｖg 特性を図３に
示す。
か、または０Ｖからドレイン電圧までの所定の電圧を印
加して、ドレインオフセットの電界を制御する。本発明
のＴＦＴおよび従来のＴＦＴのＩd −Ｖg 特性を図３に
示す。
【００１９】デバイスサイズはゲート長１．０μｍ、ゲ
ート幅１．０μｍとした。測定条件はソース電圧Ｖs ＝
０Ｖ、ドレイン電圧Ｖd ＝−５Ｖ、ゲート電圧Ｖg ＝＋
４〜−１０Ｖとした。さらに本発明のＴＦＴでは上層サ
ブゲート１０にサブゲート電圧Ｖsg＝−５Ｖを印加し
た。
ート幅１．０μｍとした。測定条件はソース電圧Ｖs ＝
０Ｖ、ドレイン電圧Ｖd ＝−５Ｖ、ゲート電圧Ｖg ＝＋
４〜−１０Ｖとした。さらに本発明のＴＦＴでは上層サ
ブゲート１０にサブゲート電圧Ｖsg＝−５Ｖを印加し
た。
【００２０】本発明のＴＦＴは従来のＴＦＴに比べて、
リーク電流が大幅に低減し、オン電流が大幅に増加する
ことが図３からわかる。これは負のサブゲート電圧を印
加することにより、ドレイン端の電界が緩和してリーク
電流が低減し、ドレインオフセットで反転層が生じてオ
ン電流が増加したと解釈される。
リーク電流が大幅に低減し、オン電流が大幅に増加する
ことが図３からわかる。これは負のサブゲート電圧を印
加することにより、ドレイン端の電界が緩和してリーク
電流が低減し、ドレインオフセットで反転層が生じてオ
ン電流が増加したと解釈される。
【００２１】つぎに上層サブゲートの代りに酸化シリコ
ン膜中に下層サブゲートを形成したＴＦＴを図１（ｂ）
に示す。さらに図１（ｃ）は上層サブゲートと下層サブ
ゲートとを併用したものである。
ン膜中に下層サブゲートを形成したＴＦＴを図１（ｂ）
に示す。さらに図１（ｃ）は上層サブゲートと下層サブ
ゲートとを併用したものである。
【００２２】つぎに本発明の第２の実施例としてドレイ
ン・オフセットを有するＮチャネル下部ゲート（逆スタ
ガ）型ＴＦＴについて、図２（ａ）を参照して説明す
る。
ン・オフセットを有するＮチャネル下部ゲート（逆スタ
ガ）型ＴＦＴについて、図２（ａ）を参照して説明す
る。
【００２３】はじめにシリコン基板１に酸化シリコン膜
２を形成したのちゲート電極８を形成する。つぎにＣＶ
Ｄ法により厚さ４０ｎｍのゲート酸化膜７を堆積する。
つぎにＳｉ2 Ｈ6 （ジシラン）ガスを用いた減圧気相成
長法により厚さ１００ｎｍのアモルファスシリコンを堆
積したのち、窒素雰囲気で、６００℃、１６時間の熱処
理を行なって結晶化してポリシリコンを形成する。つぎ
にチャネルイオン注入（硼素をイオン注入する）を行な
ってチャネル領域６を形成する。つぎにフォトレジスト
（図示せず）をマスクとして砒素をイオン注入してソー
ス３およびドレイン４を形成する。このときドレインオ
フセットＬを設ける。
２を形成したのちゲート電極８を形成する。つぎにＣＶ
Ｄ法により厚さ４０ｎｍのゲート酸化膜７を堆積する。
つぎにＳｉ2 Ｈ6 （ジシラン）ガスを用いた減圧気相成
長法により厚さ１００ｎｍのアモルファスシリコンを堆
積したのち、窒素雰囲気で、６００℃、１６時間の熱処
理を行なって結晶化してポリシリコンを形成する。つぎ
にチャネルイオン注入（硼素をイオン注入する）を行な
ってチャネル領域６を形成する。つぎにフォトレジスト
（図示せず）をマスクとして砒素をイオン注入してソー
ス３およびドレイン４を形成する。このときドレインオ
フセットＬを設ける。
【００２４】つぎに層間絶縁膜９を堆積したのちドレイ
ン４の一部、ドレインオフセットＬ、ゲート電極８とオ
ーバーラップする上層サブゲート１０を形成する。
ン４の一部、ドレインオフセットＬ、ゲート電極８とオ
ーバーラップする上層サブゲート１０を形成する。
【００２５】つぎに上層サブゲートの代りに酸化シリコ
ン膜中に下層サブゲートを形成したＴＦＴを図２（ｂ）
に示す。さらに図２（ｃ）は上層サブゲートと下層サブ
ゲートとを併用したものである。
ン膜中に下層サブゲートを形成したＴＦＴを図２（ｂ）
に示す。さらに図２（ｃ）は上層サブゲートと下層サブ
ゲートとを併用したものである。
【００２６】
【発明の効果】サブゲートおよびドレインオフセットを
設けることにより、リーク電流を低減し、オン電流を増
加させることができた。
設けることにより、リーク電流を低減し、オン電流を増
加させることができた。
【図１】本発明の第１の実施例を示す断面図である。
【図２】本発明の第２の実施例を示す断面図である。
【図３】薄膜トランジスタのＩd −Ｖg 特性を示すグラ
フである。
フである。
【図４】従来の薄膜トランジスタを示す断面図である。
１ シリコン基板 ２ 酸化シリコン膜 ３ ソース ４ ドレイン ５ ドレインオフセット ６ チャネル領域 ７ ゲート酸化膜 ８ ゲート電極 ９ 層間絶縁膜 ９ａ 絶縁膜 １０ 上層サブゲート １１ 下層サブゲート Ｌ ドレインオフセット
Claims (3)
- 【請求項１】 ＭＯＳ型薄膜トランジスタのゲート電極
側とチャネル層側との少なくとも一方に、絶縁膜を隔て
てサブゲート電極が形成された薄膜トランジスタ。 - 【請求項２】 ゲート電極からドレイン領域が離れたゲ
ートオフセット構造を有し、前記ドレイン領域の一部お
よび前記ゲート電極の上層または下層にサブゲート電極
が形成された請求項１記載の薄膜トランジスタ。 - 【請求項３】 サブゲート電極にドレイン電圧またはド
レイン電圧以下の電圧が印加されている請求項１記載の
薄膜トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250780A JPH0590586A (ja) | 1991-09-30 | 1991-09-30 | 薄膜トランジスタ |
| US08/150,537 US5475238A (en) | 1991-09-30 | 1993-11-08 | Thin film transistor with a sub-gate structure and a drain offset region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250780A JPH0590586A (ja) | 1991-09-30 | 1991-09-30 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590586A true JPH0590586A (ja) | 1993-04-09 |
Family
ID=17212938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3250780A Pending JPH0590586A (ja) | 1991-09-30 | 1991-09-30 | 薄膜トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5475238A (ja) |
| JP (1) | JPH0590586A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5821585A (en) * | 1993-09-29 | 1998-10-13 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor and manufacturing method thereof |
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