[go: up one dir, main page]

JP6737620B2 - 有機ｅｌ表示装置及び有機ｅｌ表示装置の製造方法 - Google Patents

有機ｅｌ表示装置及び有機ｅｌ表示装置の製造方法 Download PDF

Info

Publication number
JP6737620B2
JP6737620B2 JP2016075394A JP2016075394A JP6737620B2 JP 6737620 B2 JP6737620 B2 JP 6737620B2 JP 2016075394 A JP2016075394 A JP 2016075394A JP 2016075394 A JP2016075394 A JP 2016075394A JP 6737620 B2 JP6737620 B2 JP 6737620B2
Authority
JP
Japan
Prior art keywords
electrode
gate electrode
organic
region
semiconductor film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016075394A
Other languages
English (en)
Other versions
JP2017188535A (ja
JP2017188535A5 (ja
Inventor
丸山　哲
哲 丸山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Display Inc
Original Assignee
Japan Display Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Japan Display Inc filed Critical Japan Display Inc
Priority to JP2016075394A priority Critical patent/JP6737620B2/ja
Priority to US15/468,939 priority patent/US20170287998A1/en
Priority to CN201710198483.4A priority patent/CN107275409B/zh
Priority to KR1020170040596A priority patent/KR101944610B1/ko
Priority to TW106110690A priority patent/TWI638581B/zh
Publication of JP2017188535A publication Critical patent/JP2017188535A/ja
Publication of JP2017188535A5 publication Critical patent/JP2017188535A5/ja
Application granted granted Critical
Publication of JP6737620B2 publication Critical patent/JP6737620B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
    • H10D30/6719—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions having significant overlap between the lightly-doped drains and the gate electrodes, e.g. gate-overlapped LDD [GOLDD] TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
    • H10D30/6717—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions the source and the drain regions being asymmetrical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/022—Manufacture or treatment of FETs having insulated gates [IGFET] having lightly-doped source or drain extensions selectively formed at the sides of the gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H10D30/0314—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral top-gate TFTs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Geometry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Electroluminescent Light Sources (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、有機ＥＬ表示装置及び有機ＥＬ表示装置の製造方法に関する。
近年、有機発光ダイオード（ＯＬＥＤ：Organic Light Emitting Diode）と呼ばれる自発光体（以下、有機ＥＬ素子）を用いた有機ＥＬ表示装置が実用化されている。有機ＥＬ表示装置は、各画素に設けられた電界効果トランジスタを用いて、各画素の有機ＥＬ素子に流す電流を制御することで、画像表示を行っている。
電界効果トランジスタは、ゲート電極に印加する電圧に応じたソース電極及びドレイン電極間の電流増幅作用を有するが、ドレイン電極の近傍に強電界が生じた場合には下記のようなキンク現象が生じる。すなわち、ドレイン電極の近傍に強電界が生じると、当該強電界によって、ソース電極からドレイン電極に流れる電子が加速され、加速された電子と結晶格子との衝突によりキャリアが発生する（インパクトイオン現象）。当該キャリアによって、電界効果トランジスタは、単純な電流増幅作用だけでなく、急激な電流変化を含む電圧電流特性を有することとなる（キンク現象）。
ここで図７を用いてキンク現象について説明する。例えば、図７は、電界効果トランジスタの電圧電流特性を示す図であり、横軸はゲート電極の電圧（Ｖｄ）を表し、縦軸はソースとドレイン間の電流（Ｉｄ）を表す。図７の７００部に示すように、キンク現象が生じた場合、電界効果トランジスタは、Ｖｄ電圧が一定の電圧より高くなると、Ｉｄが急激に上昇する電圧電流特性を有する。
さらに、キンク現象による電界効果トランジスタの特性の変化は、画素によってばらつきが大きいことから、画素間の輝度ばらつきや、横筋、縦筋等の表示不良が発生する。
そこで、例えば、特許文献１は、マルチゲート構造を有するＴＦＴ（Thin Film Transistor）において、２つのチャネル領域の間に、ｎ型イオンを低濃度に注入した低濃度不純物領域（以下ＬＤＤ領域：Lightly Doped Drain）と、高濃度不純物領域とを設け、ドレイン電極とソース電極間の電界の変化を緩和することでキンク現象の発生を抑える点を開示している。
特開２０１４−４４４３９号公報
特許文献１のように、ＬＤＤ領域と高濃度不純物領域とが隣接する構成では、ＬＤＤ領域と高濃度不純物領域の境界位置が、画素毎にばらついた場合、キンク現象の軽減効果が画素によって異なり、表示不良が残存する可能性がある。
また、ＬＤＤ領域と高濃度不純物領域の境界位置のばらつきの発生を防止するために、特許文献１のＬＤＤ領域に相当する領域にも高濃度に不純物を注入する構成も考えられるが、トランジスタの抵抗が増加してしまうことにより、消費電力の増加や輝度の低下が生じ得る。
本発明は上記課題に鑑みてなされたものであって、その目的は、過剰な輝度の低下や消費電力の増加を招かずに、トランジスタ特性の画素毎のばらつきを改善した有機ＥＬ表示装置、及び、当該有機ＥＬ表示装置の製造方法を提供することにある。
本発明の一態様は、複数の画素を有し、前記各画素に有機ＥＬ素子に流す電流を制御するトランジスタを有する有機ＥＬ表示装置であって、前記トランジスタは、一方が前記有機ＥＬ素子と電気的に接続され、他方が前記有機ＥＬ表示装置の外部から電源が供給されるドレイン電極及びソース電極と、前記ソース電極と前記ドレイン電極の間に形成された第１のゲート電極と、前記第１のゲート電極の下層側に形成された半導体膜と、を有し、前記半導体膜における、前記第１のゲート電極と前記ドレイン電極または前記ソース電極の間の領域の一方の第１の領域は、ｎ型イオンが高い濃度で注入され、他の一方の第２の領域は、ｎ型イオンが低い濃度で注入される、ことを特徴としたものである。
また、本発明の他の一態様は、複数の画素を有し、前記各画素に有機ＥＬ素子に流す電流を制御するトランジスタを有する有機ＥＬ表示装置の製造方法であって、前記トランジスタに含まれる半導体膜を形成する工程と、前記半導体膜の上層側に、前記半導体膜の中央部に第１のゲート電極を形成する工程と、前記第１のゲート電極をマスクとして、前記半導体膜にｎ型イオンを注入する工程と、前記半導体膜と前記第１のゲート電極を覆うように絶縁膜を形成する工程と、前記絶縁膜の上層側に、前記半導体膜における、前記第１のゲート電極と前記ドレイン電極側または前記ソース電極の間の領域の一方のみと重なるように第２のゲート電極を形成する工程と、前記第２のゲート電極をマスクとして、前記半導体膜にｎ型イオンを注入する工程と、を含むことを特徴としたものである。
本発明の実施形態に係る有機ＥＬ表示装置を概略的に示す図である。 有機ＥＬパネルの概略を示す図である。 画素及び制御回路の概略を示す図である。 駆動トランジスタの平面図を示す図である。 駆動トランジスタ近傍におけるＴＦＴ基板の断面を示す図である。 有機ＥＬ表示装置の製造工程について説明するためのフローチャートである。 キンク現象について説明するための図である。
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に評される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して詳細な説明を適宜省略することがある。
図１は、本発明の実施形態に係る有機ＥＬ表示装置１００の概略を示す図である。図に示すように、有機ＥＬ表示装置１００は、上フレーム１１０及び下フレーム１２０に挟まれるように固定された有機ＥＬパネル２００から構成されている。
図２は、図１の有機ＥＬパネル２００の構成を示す図である。有機ＥＬパネル２００は、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）基板２０２と、保護フィルム２０４と、駆動ＩＣ（Integrated Circuit）２０６と、を有する。
ＴＦＴ基板２０２は、表示領域２１０にマトリクス状に配置された複数の画素２０８を有する。具体的には、例えば、ＴＦＴ基板２０２は、３つないし４つの互いに異なる波長領域の光を出射する複数の画素２０８を有する。各画素２０８は、有機ＥＬ素子で形成される発光層５１８、及び、発光層５１８に流す電流を制御する駆動トランジスタ３００を有する。発光層５１８及び駆動トランジスタ３００については後述する。保護フィルム２０４は、ＴＦＴ基板２０２を保護するフィルムであって、表示領域２１０の表面を覆うように接着剤で貼り合わされる。
駆動ＩＣ２０６は、各画素２０８の輝度を制御することによって、表示領域２１０に画像を表示させる。具体的には、例えば、図３に記載のように各画素２０８に設けられた駆動トランジスタ３００に流す電流を制御することによって、表示領域２１０に画像を表示させる。
続いて、画素２０８、及び、画素２０８が発光するタイミング及び輝度を制御する制御回路について説明する。図３に示すように、画素２０８は、駆動トランジスタ３００と、発光ダイオード３０２と、電源配線３０４と、カソード配線３０６と、キャパシタ３０８と、タイミング制御トランジスタ３１０と、タイミング制御配線３１２と、階調信号配線３１４と、を含む。また、有機ＥＬパネル２００は、タイミング制御回路３１６を含む。さらに、駆動ＩＣ２０６は、階調制御回路３１８を含む。
駆動トランジスタ３００は、発光ダイオード３０２に流す電流を制御する。具体的には、駆動トランジスタ３００は、キャパシタ３０８が保持する電圧に応じて、発光ダイオード３０２に流す電流の大きさを制御することで、発光ダイオード３０２が発する輝度を制御する。
発光ダイオード３０２は、発光ダイオード３０２のアノード端子からカソード端子に電流が流れることによって、発光する。具体的には、発光ダイオード３０２は、駆動トランジスタ３００によって制御される電流が、アノード端子からカソード端子に流れることによって、当該電流の大きさに応じた強度の光を発する。なお、発光ダイオード３０２は、後述する発光層５１８によって構成される。
電源配線３０４は、電源を駆動トランジスタ３００に供給する。具体的には、電源配線３０４は、駆動トランジスタ３００のソース電極４０２またはドレイン電極４０４の一方と電気的に接続される。また、電源配線３０４は、駆動トランジスタ３００のソース電極４０２またはドレイン電極４０４に対して、駆動トランジスタ３００を駆動する為の電源を供給する。
カソード配線３０６は、発光ダイオード３０２のカソード端子と電気的に接続される。なお、カソード配線３０６は、後述するカソード電極５２０と電気的に接続される。
キャパシタ３０８は、発光ダイオード３０２に流す電流の大きさに応じた電圧を保持する。具体的には、キャパシタ３０８は、タイミング制御トランジスタ３１０を介して、階調信号配線３１４から供給された電圧を保持する。
タイミング制御トランジスタ３１０は、キャパシタ３０８が保持する電圧を変更するタイミングを制御する。具体的には、タイミング制御トランジスタ３１０は、タイミング制御トランジスタ３１０のゲート端子に供給された信号に基づいて、階調信号配線３１４の電圧をキャパシタに供給する。
タイミング制御配線３１２は、タイミング制御トランジスタ３１０のゲート端子と電気的に接続され、タイミング制御回路３１６から供給される信号を、タイミング制御トランジスタ３１０のゲート端子に供給する。
階調信号配線３１４は、タイミング制御トランジスタ３１０のソース端子またはドレイン端子と電気的に接続される。また、階調信号配線３１４は、階調制御回路３１８から供給される電圧を、タイミング制御トランジスタ３１０を介して、キャパシタ３０８に供給する。
タイミング制御回路３１６は、各画素２０８の発光ダイオード３０２が発光するタイミングを制御する。具体的には、タイミング制御回路３１６は、各画素２０８の発光ダイオード３０２が発光するタイミングを制御する信号を生成し、各画素２０８のタイミング制御配線３１２に供給する。なお、タイミング制御回路３１６は、ＴＦＴ基板２０２に含まれる基板５００上に形成されてもよいし、駆動ＩＣ２０６の内部に形成されてもよい。
階調制御回路３１８は、各画素２０８に含まれる発光ダイオード３０２の発する輝度を制御する。具体的には、階調制御回路３１８は、有機ＥＬ表示装置１００の外部から供給された表示画像に基づいて、各画素２０８の輝度に応じた電圧を生成し、各画素２０８の階調信号配線３１４に供給する。なお、階調制御回路３１８は、駆動ＩＣ２０６の内部に形成される。
続いて、駆動トランジスタ３００について説明する。図４は、平面視において、各画素２０８に設けられる駆動トランジスタ３００の概略を示す図である。図４に示すように、駆動トランジスタ３００は、ソース電極４０２と、ドレイン電極４０４と、第１のゲート電極４０６と、半導体膜４０８と、第２のゲート電極４１０と、を有する。
ドレイン電極４０４及びソース電極４０２は、一方が発光層５１８と電気的に接続され、他方が有機ＥＬ表示装置１００の外部から表示する画像に応じた電圧が印加される。具体的には、例えば、ドレイン電極４０４は、駆動トランジスタ３００の右端部に配置され、後述するアノード電極５１４を介して、発光層５１８と電気的に接続される。ソース電極４０２は、駆動トランジスタ３００の左側に配置され、階調信号配線３１４を介して、駆動ＩＣ２０６によって、階調値に対応する電圧が印加される。なお、ドレイン電極４０４とソース電極４０２は入れ替えてもよい。
また、ドレイン電極４０４は、ドレイン電極４０４と半導体膜４０８の間の層に形成されたコンタクトホール４１２を介して、半導体膜４０８と電気的に接続される。同様に、ソース電極４０２は、ソース電極４０２と半導体膜４０８の間の層に形成されたコンタクトホール４１２を介して、半導体膜４０８と電気的に接続される。当該コンタクトホール４１２については、断面図（図５）を用いて後述する。
第１のゲート電極４０６は、ソース電極４０２とドレイン電極４０４の間に形成される。具体的には、例えば、第１のゲート電極４０６は、ソース電極４０２とドレイン電極４０４の間の領域において、ソース電極４０２及びドレイン電極４０４のいずれとも平面視において重複しないように形成される。また、第１のゲート電極は、平面視で第１の領域の少なくとも一部と重なる領域を有するように形成される。
半導体膜４０８は、ゲート電極の下層側に形成される。具体的には、半導体膜４０８は、第１のゲート電極４０６、ドレイン電極４０４及びソース電極４０２の下層側であって、ドレイン電極４０４が形成された領域からソース電極４０２が形成された領域にかけて形成される。
駆動トランジスタ３００は、さらに、半導体膜４０８における、ゲート電極とドレイン電極４０４またはソース電極４０２の間の領域の一方である第１の領域４１４は、ｎ型イオンが高い濃度で注入され、他の一方である第２の領域４１６は、ｎ型イオンが低い濃度で注入される。
具体的には、例えば、ドレイン電極４０４に設けられたコンタクトホール４１２と、第１のゲート電極４０６との間の領域である第１の領域４１４に形成された半導体膜４０８は、Ｎ型半導体を形成するためにリン等の不純物（ｎ型イオン）が高濃度に注入される。また、ソース電極４０２に設けられたコンタクトホール４１２と、第１のゲート電極４０６との間の領域である第２の領域４１６に形成された半導体膜４０８は、リン等のＮ型半導体を形成するためのｎ型イオンが第１の領域４１４よりも低濃度に注入される。
第２のゲート電極４１０は、第１のゲート電極４０６と同電位になるよう接続され、第
１の領域４１４と第２の領域４１６のうち、第２の領域４１６とは平面視で重なるような
領域を有し、第１の領域４１４とは重なる領域を有さないように形成される。
具体的には、例えば、第２のゲート電極４１０は、ソース電極４０２に形成されたコンタクトホール４１２近傍から、第１のゲート電極４０６のドレイン電極４０４側の端部にかけて形成される。また、第２のゲート電極４１０は、絶縁層を介して第１のゲート電極４０６の上に形成される。
第２のゲート電極４１０の電位を第１のゲート電極４０６と同電位とした場合は、第２のゲート電極４１０をフローティングにする場合や、第２ゲート電極４１０を設けない場合よりも、ソース電極４０２とドレイン電極４０４間の電界の強度を緩和する効果が高くなり、キンク現象の低減に効果を発揮する。
また、もし第２のゲート電極４１０をフローティングにした場合は、画素２０８毎の電位変動が大きくなりシールド効果が期待できなくなる。
なお、第２のゲート電極４１０のソース電極４０２側の端部は、ソース電極４０２と短絡しない程度に、ソース電極４０２に近づけることが望ましい。具体的には、該端部をできるだけソース電極４０２に近づけることにより、第２の領域４１６をできるだけ第２のゲート電極４１０で覆うことが望ましい。当該構成によれば、第１の領域４１４は、該第１の領域４１４の全域に渡って、ｎ型イオンが高い濃度で注入され、第２の領域４１６は、該第２の領域４１６の全域に渡って、ｎ型イオンが低い濃度で注入される。
続いて、図５を用いて、駆動トランジスタ３００近傍におけるＴＦＴ基板２０２の断面について説明する。図に示すように、ＴＦＴ基板２０２は、基板５００と、アンダーコート膜５０２と、半導体膜４０８と、ゲート絶縁膜５０４と、第１のゲート電極４０６と、第１の層間絶縁膜５０６と、第２の層間絶縁膜５０８と、第２のゲート電極４１０と、第３の層間絶縁膜５１０と、ドレイン電極４０４と、ソース電極４０２と、平坦化膜５１２と、アノード電極５１４と、リブ５１６と、発光層５１８と、カソード電極５２０と、封止膜５２２と、を含む。
基板５００は、例えば、ガラスや可撓性樹脂で形成される。アンダーコート膜５０２は、例えば、絶縁材料で、基板５００の表面に半導体膜４０８のバッファ層として形成される。
半導体膜４０８は、アンダーコート膜５０２の上層に、駆動トランジスタ３００が形成される領域に形成される。具体的には、半導体膜４０８は、アンダーコート膜５０２の上層であって、ドレイン電極４０４とソース電極４０２が形成される領域の間に、アモルファスシリコン等の半導体材料によって形成される。また、半導体膜４０８は、第１の領域４１４において、ｎ型イオンが高い濃度で注入され、第２の領域４１６において、ｎ型イオンが低い濃度で注入される。
ゲート絶縁膜５０４は、半導体膜４０８を覆うように、例えば、ＳｉＯによって形成される。第１のゲート電極４０６は、ゲート絶縁膜５０４の上層であって、半導体膜４０８が形成された領域の一部と重複するように形成される。
第１の層間絶縁膜５０６は、第１のゲート電極４０６を覆うように、例えば、ＳｉＮによって形成される。第２の層間絶縁膜５０８は、第１の層間絶縁膜５０６の上層に、例えば、ＳｉＯによって形成される。
第２のゲート電極４１０は、第２の層間絶縁膜５０８の上層に形成される。具体的には、例えば、第２のゲート電極４１０は、第２の層間絶縁膜５０８の上層であって、第１のゲート電極４０６及び第２の領域４１６と重複するように形成される。ここで、第２のゲート電極４１０のソース電極４０２側の端部は、ソース電極４０２と短絡しない程度に、ソース電極４０２に近づけることが望ましい。また、第２のゲート電極４１０のドレイン電極４０４側の端部は、第１のゲート電極４０６と重複していればよく、図５に示すように、第１のゲート電極４０６の端部と同じ位置に形成されない構成としてもよい。
第３の層間絶縁膜５１０は、第２のゲート電極４１０を覆うように、例えば、ＳｉＯによって形成される。
ドレイン電極４０４は、第３の層間絶縁膜５１０の上層に形成される。具体的には、例えば、ドレイン電極４０４は、第３の層間絶縁膜５１０の上層であって、半導体膜４０８の図面上右側端部と重複するように形成される。また、ドレイン電極４０４は、ドレイン電極４０４と、半導体膜４０８の間に形成された層に設けられたコンタクトホール４１２を介して、半導体膜４０８と電気的に接続される。
ソース電極４０２は、第３の層間絶縁膜５１０の上層に形成される。具体的には、例えば、ソース電極４０２は、第３の層間絶縁膜５１０の上層であって、半導体膜４０８の図面上左側端部と重複するように形成される。また、ソース電極４０２は、ソース電極４０２と、半導体膜４０８の間に形成された層に設けられたコンタクトホール４１２を介して、半導体膜４０８と電気的に接続される。
平坦化膜５１２は、ドレイン電極４０４及びソース電極４０２を覆うように形成される。具体的には、平坦化膜５１２は、ドレイン電極４０４、ソース電極４０２及びドレイン電極４０４とソース電極４０２の下層に形成された第３の層間絶縁膜５１０を覆うように形成され、平坦化膜５１２より下側に形成された層による段差を平坦化する。
アノード電極５１４は、平坦化膜５１２の上層に形成される。具体的には、アノード電極５１４は、平坦化膜５１２の上層に形成され、平坦化膜５１２に設けられたコンタクトホールを介してドレイン電極４０４と電気的に接続される。
リブ５１６は、アノード電極５１４の周縁部を覆うように形成される。当該リブ５１６によって、アノード電極５１４とカソード電極５２０のショートを防止することができる。
発光層５１８は、アノード電極５１４の上層側に形成される。具体的には、発光層５１８は、ホール注入層、ホール輸送層、有機ＥＬ素子、電子注入層、電子輸送層、及び、上部電極が積層されることによって形成される。有機ＥＬ素子は、アノード電極５１４から注入されたホールと、カソード電極５２０から注入された電子とが再結合することにより発光する。ホール注入層、ホール輸送層、電子注入層、及び、電子輸送層については従来技術と同様である為説明を省略する。なお、本実施形態では、発光層５１８は、画素２０８毎に異なる色の光を発光する材料を用いて形成される。
カソード電極５２０は、リブ５１６及び発光層５１８の上層に形成される。具体的には、例えば、カソード電極５２０は、リブ５１６及び発光層５１８の上層にＩＴＯ（Indium Tin Oxide）等の透明電極によって形成され、アノード電極５１４との間に電流を流すことによって、発光層５１８を発光させる。
封止膜５２２は、カソード電極５２０の上層にＴＦＴ基板２０２を覆うように形成される。封止膜５２２は、水分等の有機ＥＬ素子を劣化させる要因となる分子が発光層５１８に進入することを防止する。
上記のように、半導体膜４０８における、第１のゲート電極４０６のソース電極４０２側とドレイン電極４０４側の領域のうち、一方のみが第２のゲート電極４１０と重複することによって、第１の領域４１４と第２の領域４１６が第１のゲート電極４０６によって分離された構成となる。そして、第１の領域４１４と第２の領域４１６を分離して形成した上で、一方をＬＤＤ領域とし、他方を高濃度不純物領域とすることによって、ＬＤＤ領域と高濃度不純物領域の境界位置にばらつきが生じることを防止できる。
さらに、第１の領域４１４の全域に渡ってｎ型イオンを高い濃度で注入し、第２の領域４１６の全域に渡ってｎ型イオンが低い濃度で注入することにより、第１の領域４１４及び第２の領域４１６において、ｎ型イオンを注入する領域の大きさにばらつきが生じる事態を防止することができる。これにより、駆動トランジスタ３００毎に、キンク現象による影響の大きさにばらつきが生じる事態を防止することができ、表示品位を向上することができる。
なお、キンク現象の発生を防止するために、駆動トランジスタ３００のチャネルの長さを長くする手法も考えられる。しかしながら、近年、表示装置の高精細化に伴って、駆動トランジスタ３００の狭小化が進んでおり、チャネルの長さを長くすることは困難であることから、高精細の表示装置において、上記構成は特に有効である。
また、上記において、第２のゲート電極４１０を有する構成としているが、これに限られない。第１の領域４１４と第２の領域４１６を分離して形成し、一方をＬＤＤ領域とし、他方を高濃度不純物領域とする構成であれば、駆動トランジスタ３００に第２のゲート電極４１０が含まれない構成としてもよい。
続いて、上記のような駆動トランジスタ３００を有する有機ＥＬ表示装置１００の製造方法について説明する。図６は、当該製造方法を表すフローチャートである。まず、基板５００を覆うようにアンダーコート膜５０２が形成され、アンダーコート膜５０２上に半導体膜４０８が形成される（Ｓ６０１）。次に、ゲート絶縁膜５０４を形成した後に、第１のゲート電極４０６が、ゲート絶縁膜５０４の上層であって、半導体膜４０８が形成された領域の一部と重複するように形成される（Ｓ５０２）。
続いて、１回目のｎ型イオンの注入を行う（Ｓ６０３）。具体的には、例えば、半導体膜４０８に対して、第１のゲート電極４０６をマスクとしてｎ型イオンの注入を行う。すなわち、半導体膜４０８の第１の領域４１４及び第２の領域４１６にｎ型イオンが注入される。１回目のｎ型イオンの注入が完了した時点では、第１の領域４１４と第２の領域４１６における半導体膜４０８は、ともに、低濃度のｎ型イオンが注入された状態となる。
次に、第１の層間絶縁膜５０６及び第２の層間絶縁膜５０８を第１のゲート電極４０６及びゲート絶縁膜５０４を覆うように形成する（Ｓ６０４）。そして、第２のゲート電極４１０が、第１の領域４１４と第２の領域４１６のうち、第２の領域４１６のみと重なるように形成される（Ｓ６０５）。
続いて、２回目のｎ型イオンの注入を行う（Ｓ６０６）。具体的には、例えば、半導体膜４０８に対して、第２のゲート電極４１０をマスクとしてｎ型イオンの注入を行う。すなわち、半導体膜４０８の第１の領域４１４及び第２の領域４１６のうち、第１の領域４１４にのみｎ型イオンが注入される。Ｓ６０６において、ｎ型イオンが第１の領域４１４にのみ注入されることにより、第１の領域４１４における半導体膜４０８は、高濃度のｎ型イオンが注入された状態となる。すなわち、２回目のｎ型イオンの注入が完了した時点では、第１の領域４１４は高濃度のｎ型イオンが注入された領域であり、第２の領域４１６は、ＬＤＤ領域となる。
次に、第２のゲート電極４１０を覆うように第３の層間絶縁膜５１０を形成する（Ｓ６０７）。そして、半導体膜４０８から第３の層間絶縁膜５１０にかけて積層された各層の、半導体膜４０８の両端部において、コンタクトホール４１２を形成した上で、該コンタクトホール４１２を介して半導体膜４０８と電気的に接続するようにドレイン電極４０４及びソース電極４０２を形成する（Ｓ６０８）。
さらに、有機ＥＬ表示装置１００を製造する工程には、図５において説明した平坦化膜５１２乃至封止膜５２２の各層を形成する工程や、上フレームと下フレームに挟み込む工程等を含むが、当該工程は従来技術と同様である為、詳細な説明は省略する。
以上のように、１回目にｎ型イオンを注入する際に用いるマスクと２回目にｎ型イオンを注入する際に用いるマスクを異ならせることによって、第１の領域４１４には２度ｎ型イオンが注入され、第２の領域４１６には１度だけｎ型イオンが注入される。当該工程によって、第１の領域４１４には高濃度のｎ型イオンを注入し、第２の領域４１６には低濃度のｎ型イオンを注入することができる。
本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
１００ 有機ＥＬ表示装置、１１０ 上フレーム、１２０ 下フレーム、２００ 有機ＥＬパネル、２０２ ＴＦＴ基板、２０４ 保護フィルム、２０６ 駆動ＩＣ、２０８ 画素、２１０ 表示領域、３００ 駆動トランジスタ、３０２ 発光ダイオード、３０４ 電源配線、３０６ カソード配線、３０８ キャパシタ、３１０ タイミング制御トランジスタ、３１２ タイミング制御配線、３１４ 階調信号配線、３１６ タイミング制御回路、３１８ 階調制御回路、４０２ ソース電極、４０４ ドレイン電極、４０６ 第１のゲート電極、４０８ 半導体膜、４１０ 第２のゲート電極、４１２ コンタクトホール、４１４ 第１の領域、４１６ 第２の領域、５００ 基板、５０２ アンダーコート膜、５０４ ゲート絶縁膜、５０６ 第１の層間絶縁膜、５０８ 第２の層間絶縁膜、５１０ 第３の層間絶縁膜、５１２ 平坦化膜、５１４ アノード電極、５１６ リブ、５１８ 発光層、５２０ カソード電極、５２２ 封止膜、７００ キンク現象が生じる領域。

Claims (3)

  1. 複数の画素を有し、前記各画素に有機ＥＬ素子に流す電流を制御するトランジスタを有する有機ＥＬ表示装置であって、
    前記トランジスタは、
    一方が前記有機ＥＬ素子と電気的に接続され、他方が前記有機ＥＬ表示装置の外部から電源が供給されるドレイン電極及びソース電極と、
    前記ソース電極と前記ドレイン電極の間に形成された第１のゲート電極と、
    前記第１のゲート電極の下層側に形成された半導体膜と、を有し、
    前記半導体膜における、前記第１のゲート電極と前記ドレイン電極または前記ソース電極の間の領域の一方の第１の領域は、ｎ型イオンが高い濃度で注入され、他の一方の第２の領域は、ｎ型イオンが低い濃度で注入され、
    前記トランジスタは、前記第１のゲート電極上に絶縁層を介して第２のゲート電極を備え、
    前記第２のゲート電極は、断面視で、前記ソース電極側から前記ドレイン電極側にかけて前記第１のゲート電極を覆うように連続的に設けられる、
    ことを特徴とする有機ＥＬ表示装置。
  2. 複数の画素を有し、前記各画素に有機ＥＬ素子に流す電流を制御するトランジスタを有する有機ＥＬ表示装置であって、
    前記トランジスタは、
    一方が前記有機ＥＬ素子と電気的に接続され、他方が前記有機ＥＬ表示装置の外部から電源が供給されるドレイン電極及びソース電極と、
    前記ソース電極と前記ドレイン電極の間に形成された第１のゲート電極と、
    前記第１のゲート電極の下層側に形成された半導体膜と、を有し、
    前記半導体膜における、前記第１のゲート電極と前記ドレイン電極または前記ソース電極の間の領域の一方の第１の領域は、ｎ型イオンが高い濃度で注入され、他の一方の第２の領域は、ｎ型イオンが低い濃度で注入され、
    前記第１のゲート電極上に第1絶縁層を介して第２のゲート電極を備え、
    前記ドレイン電極および前記ソース電極は、前記第２のゲート電極上の第２絶縁層に設けられたコンタクトホールを介して前記半導体膜と電気的に接続する、
    ことを特徴とする有機ＥＬ表示装置。
  3. 複数の画素を有し、前記各画素に有機ＥＬ素子に流す電流を制御するトランジスタを有する有機ＥＬ表示装置の製造方法であって、
    前記トランジスタに含まれる半導体膜を形成する工程と、
    前記半導体膜の上層側に、前記半導体膜の中央部に第１のゲート電極を形成する工程と、
    前記第１のゲート電極をマスクとして、前記半導体膜にｎ型イオンを注入する工程と、
    前記半導体膜と前記第１のゲート電極を覆うように絶縁膜を形成する工程と、
    前記絶縁膜の上層側に、前記半導体膜と電気的に接続するドレイン電極とソース電極を形成する工程と、
    前記絶縁膜の上層側に、前記第１のゲート電極と前記ドレイン電極または前記ソース電極の間の領域の一方のみと重なるように第２のゲート電極を形成する工程と、
    前記ドレイン電極と前記ソース電極を形成する前に、前記第２のゲート電極をマスクとして、前記半導体膜にｎ型イオンを注入する工程と、
    を含むことを特徴とする製造方法。
JP2016075394A 2016-04-04 2016-04-04 有機ｅｌ表示装置及び有機ｅｌ表示装置の製造方法 Active JP6737620B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2016075394A JP6737620B2 (ja) 2016-04-04 2016-04-04 有機ｅｌ表示装置及び有機ｅｌ表示装置の製造方法
US15/468,939 US20170287998A1 (en) 2016-04-04 2017-03-24 Organic el display device and method of manufacturing an organic el display device
CN201710198483.4A CN107275409B (zh) 2016-04-04 2017-03-29 有机el显示装置和有机el显示装置的制造方法
KR1020170040596A KR101944610B1 (ko) 2016-04-04 2017-03-30 유기 el 표시 장치 및 유기 el 표시 장치의 제조 방법
TW106110690A TWI638581B (zh) 2016-04-04 2017-03-30 Organic EL display device and method of manufacturing organic EL display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016075394A JP6737620B2 (ja) 2016-04-04 2016-04-04 有機ｅｌ表示装置及び有機ｅｌ表示装置の製造方法

Publications (3)

Publication Number Publication Date
JP2017188535A JP2017188535A (ja) 2017-10-12
JP2017188535A5 JP2017188535A5 (ja) 2019-01-24
JP6737620B2 true JP6737620B2 (ja) 2020-08-12

Family

ID=59961885

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016075394A Active JP6737620B2 (ja) 2016-04-04 2016-04-04 有機ｅｌ表示装置及び有機ｅｌ表示装置の製造方法

Country Status (5)

Country Link
US (1) US20170287998A1 (ja)
JP (1) JP6737620B2 (ja)
KR (1) KR101944610B1 (ja)
CN (1) CN107275409B (ja)
TW (1) TWI638581B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107833924B (zh) * 2017-10-26 2020-06-19 京东方科技集团股份有限公司 顶栅型薄膜晶体管及其制备方法、阵列基板、显示面板
TWI759232B (zh) * 2021-07-13 2022-03-21 友達光電股份有限公司 主動元件基板

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590586A (ja) * 1991-09-30 1993-04-09 Nec Corp 薄膜トランジスタ
JP3358526B2 (ja) * 1998-02-18 2002-12-24 日本電気株式会社 高耐圧薄膜トランジスタの駆動方法
US6512504B1 (en) * 1999-04-27 2003-01-28 Semiconductor Energy Laborayory Co., Ltd. Electronic device and electronic apparatus
US6384427B1 (en) * 1999-10-29 2002-05-07 Semiconductor Energy Laboratory Co., Ltd. Electronic device
US6646287B1 (en) * 1999-11-19 2003-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with tapered gate and insulating film
US7223643B2 (en) * 2000-08-11 2007-05-29 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP5177923B2 (ja) * 2001-06-29 2013-04-10 株式会社半導体エネルギー研究所 半導体装置および電子機器
JP2004095671A (ja) * 2002-07-10 2004-03-25 Seiko Epson Corp 薄膜トランジスタ、スイッチング回路、アクティブ素子基板、電気光学装置、電子機器、サーマルヘッド、液滴吐出ヘッド、印刷装置、薄膜トランジスタ駆動発光表示装置
US6963083B2 (en) * 2003-06-30 2005-11-08 Lg.Philips Lcd Co., Ltd. Liquid crystal display device having polycrystalline TFT and fabricating method thereof
KR100686337B1 (ko) * 2003-11-25 2007-02-22 삼성에스디아이 주식회사 박막 트랜지스터, 이의 제조 방법 및 이를 사용하는 평판표시장치
WO2007011061A1 (en) * 2005-07-22 2007-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2007273919A (ja) * 2006-03-31 2007-10-18 Nec Corp 半導体装置及びその製造方法
JP2008027976A (ja) * 2006-07-18 2008-02-07 Mitsubishi Electric Corp 薄膜トランジスタアレイ基板、その製造方法、及び表示装置
CN101490850B (zh) * 2006-09-08 2012-01-11 夏普株式会社 半导体装置及其制造方法和电子装置
JP2010073920A (ja) * 2008-09-19 2010-04-02 Seiko Epson Corp 半導体装置の製造方法
KR101889918B1 (ko) * 2010-12-14 2018-09-21 삼성디스플레이 주식회사 유기 발광 디스플레이 장치 및 이의 제조 방법
KR20120140474A (ko) * 2011-06-21 2012-12-31 삼성디스플레이 주식회사 유기 발광 디스플레이 장치와, 이의 제조 방법
WO2013002189A1 (ja) * 2011-06-30 2013-01-03 シャープ株式会社 バッファ回路および表示装置
KR101947019B1 (ko) * 2012-10-26 2019-02-13 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
CN104681628A (zh) * 2015-03-17 2015-06-03 京东方科技集团股份有限公司 多晶硅薄膜晶体管和阵列基板及制造方法与一种显示装置

Also Published As

Publication number Publication date
US20170287998A1 (en) 2017-10-05
CN107275409A (zh) 2017-10-20
CN107275409B (zh) 2021-02-05
KR101944610B1 (ko) 2019-01-31
JP2017188535A (ja) 2017-10-12
KR20170114945A (ko) 2017-10-16
TW201742506A (zh) 2017-12-01
TWI638581B (zh) 2018-10-11

Similar Documents

Publication Publication Date Title
US11569325B2 (en) Display device, method of manufacturing the same, and electronic apparatus
US20230354647A1 (en) Display device
JP4337171B2 (ja) 表示装置
KR101600100B1 (ko) 발광 표시 장치
JP6169005B2 (ja) 発光素子表示装置
US6501448B1 (en) Electroluminescence display device with improved driving transistor structure
JP2000231346A (ja) エレクトロルミネッセンス表示装置
JP2000242196A (ja) エレクトロルミネッセンス表示装置
KR102203772B1 (ko) 유기 발광 표시 소자
CN104221155A (zh) 半导体器件、显示器及制造半导体器件的方法
JP6737620B2 (ja) 有機ｅｌ表示装置及び有機ｅｌ表示装置の製造方法
JP2009043748A (ja) 半導体装置および電気光学装置
CN100429789C (zh) 薄膜晶体管及图像显示装置
JP2016063197A (ja) 表示装置、及び表示装置の製造方法
KR20130029310A (ko) 퀀텀 도트 발광소자

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181210

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181210

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190930

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191008

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191209

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200204

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200327

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200707

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200716

R150 Certificate of patent or registration of utility model

Ref document number: 6737620

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250