JPS61220371A - 絶縁基板上ｍｏｓ形集積回路装置 - Google Patents
絶縁基板上ｍｏｓ形集積回路装置Info
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- JPS61220371A JPS61220371A JP60061481A JP6148185A JPS61220371A JP S61220371 A JPS61220371 A JP S61220371A JP 60061481 A JP60061481 A JP 60061481A JP 6148185 A JP6148185 A JP 6148185A JP S61220371 A JPS61220371 A JP S61220371A
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- JP
- Japan
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- integrated circuit
- circuit device
- channel region
- insulating substrate
- mos
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- 239000000758 substrate Substances 0.000 title claims 5
- 239000004065 semiconductor Substances 0.000 claims 4
- 239000004020 conductor Substances 0.000 claims 2
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、絶縁基板上に形成した島状の半導体領域に
、ＭＯＳ ＦＥＴを集積形成する絶縁基板上ＭＯＳ形集
積回路装置に関する。
、ＭＯＳ ＦＥＴを集積形成する絶縁基板上ＭＯＳ形集
積回路装置に関する。
一般に、この種のＭＯＳＯ８形回路装置においては、Ｍ
ＯＳ ＰＥＴのチャネル領域が電気的に浮いた状態とな
っているため、基板浮遊効果によって動作が不安定とな
ったシ、パックチャネルが形成されてドレイン・リーク
電流が増大する等の欠点がある。
ＯＳ ＰＥＴのチャネル領域が電気的に浮いた状態とな
っているため、基板浮遊効果によって動作が不安定とな
ったシ、パックチャネルが形成されてドレイン・リーク
電流が増大する等の欠点がある。
このような欠点を除去できるＭＯＳ ＦＥＴとして、本
出願人による特願昭５９−８１２７８、「絶縁基板上Ｍ
ＯＳ形電界効果トランジスタ」に、第４図および第５図
に示すような素子が提案されている。このＭＯＳ ＦＥ
Ｔは、チャネル領域２５下に絶縁膜（シリコン酸化膜）
２１を介して導電体層２０を設け、上記チャネル領域２
５と導電体層２０とを電気的に接続することによシ、基
板浮遊の原因となるキャリアを上記導電体層〃を介して
流出させるようにしたものである。また、上記チャネル
領域２５と導電体層２０とを容量結合とし上記導電体層
２０に負電圧を印加することによってノ々ツクチャネル
の形成を防止し、ドレイン・リーク電流を低減するよう
にしている。なお、１８はシリコン基板、１９はシリコ
ン酸化膜、２２はシリコン島、２３はソース領域、２４
はドレイン領域、２６はｆ−）絶縁膜、２７はゲート電
極、２８はＣＶＤ−８ｉＯ２およびＢＰＳＧ膜、２９ａ
〜２９ｄはコンタクトホール、３０はアルミ配線である
。
出願人による特願昭５９−８１２７８、「絶縁基板上Ｍ
ＯＳ形電界効果トランジスタ」に、第４図および第５図
に示すような素子が提案されている。このＭＯＳ ＦＥ
Ｔは、チャネル領域２５下に絶縁膜（シリコン酸化膜）
２１を介して導電体層２０を設け、上記チャネル領域２
５と導電体層２０とを電気的に接続することによシ、基
板浮遊の原因となるキャリアを上記導電体層〃を介して
流出させるようにしたものである。また、上記チャネル
領域２５と導電体層２０とを容量結合とし上記導電体層
２０に負電圧を印加することによってノ々ツクチャネル
の形成を防止し、ドレイン・リーク電流を低減するよう
にしている。なお、１８はシリコン基板、１９はシリコ
ン酸化膜、２２はシリコン島、２３はソース領域、２４
はドレイン領域、２６はｆ−）絶縁膜、２７はゲート電
極、２８はＣＶＤ−８ｉＯ２およびＢＰＳＧ膜、２９ａ
〜２９ｄはコンタクトホール、３０はアルミ配線である
。
しかし、上記のような構成のＭＯＳ ＦＥＴのみで集積
回路を形成すると導電体層２０からの電極の取り出し部
に面積が必要となるため、集積密度の低下を招く。また
、電極数シ出し部からの配線の引き回しによっても集積
度は低下する。
回路を形成すると導電体層２０からの電極の取り出し部
に面積が必要となるため、集積密度の低下を招く。また
、電極数シ出し部からの配線の引き回しによっても集積
度は低下する。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、集積密度の低下を抑制でき、
且つ基板浮遊効果による静特性におけるキンク現象およ
びドレイン・リーク電流の原因となるパックチャネルの
形成を排除でき、良好な特性が得られる絶縁基板上ＭＯ
Ｓ形集積回路装置を提供することである。
その目的とするところは、集積密度の低下を抑制でき、
且つ基板浮遊効果による静特性におけるキンク現象およ
びドレイン・リーク電流の原因となるパックチャネルの
形成を排除でき、良好な特性が得られる絶縁基板上ＭＯ
Ｓ形集積回路装置を提供することである。
すなわち、この発明においては、上記の目的を達成する
ために、入力パッファ回路あるいは出力バッファ回路等
のように、基板浮遊効果やパックチャネル電流に対して
敏感で悪影響の大きい回路を構成するＭＯＳ ＦＥＴの
みに選択的に、チャネル領域下に導電体層を設けるよう
にしている。これによって、集積密度の低下を最小限に
抑え、且つ良好な特性が得られる。
ために、入力パッファ回路あるいは出力バッファ回路等
のように、基板浮遊効果やパックチャネル電流に対して
敏感で悪影響の大きい回路を構成するＭＯＳ ＦＥＴの
みに選択的に、チャネル領域下に導電体層を設けるよう
にしている。これによって、集積密度の低下を最小限に
抑え、且つ良好な特性が得られる。
以下、この発明の一実施例について図面を参照して説明
する。０ＭＯＳ形の集積回路装置において、入力パッフ
ァ回路あるいは出力バッファ回路をＣＭＯＳインバータ
で形成したとすると、外部とのインターフェイスの際に
、 ＣＭＯＳインバータの出力が″Ｈ＃レベルから”Ｌ
”レベルに反転するための入力電圧ＶＩＬはある程度高
くする必要がある。しかし、ｎチャネル形ＭＯＳＦＩＣ
’ｒのチャネル領域が浮遊する状態モ使用すると、チャ
ネル領域をソース電位と同電位に設定した場合よシ上記
電圧ＶＩＬが低下する（第２図に実線で示す）。従って
、このような基板浮遊効果やパックチャネル電流に対し
て敏感で悪影響の大きい回路を構成するＭＯＳ ＦＥＴ
のみに前記第４図あるいは第５図に示した構造のＭＯＳ
ＦＥＴを使用し、導電体層２０の電位をソース電位と
等しく設定（あるいは負の電圧を印加する）すれば、上
記電圧ＶｔＸ、は第２図に破線で示すように高くなシ、
集積密度の低下を最小限に抑えつつ良好な回路特性が得
られる。また、チャネル領域が浮遊している状態では、
ｎチャネル形ＭＯＳＦＥＴ Ｋパックチャネルが生じ、
ドレイン・リーク電流が流れるため出力電圧Ｖ。ｕｔの
′Ｈ”レベルが低下するが、これも防止できる。
する。０ＭＯＳ形の集積回路装置において、入力パッフ
ァ回路あるいは出力バッファ回路をＣＭＯＳインバータ
で形成したとすると、外部とのインターフェイスの際に
、 ＣＭＯＳインバータの出力が″Ｈ＃レベルから”Ｌ
”レベルに反転するための入力電圧ＶＩＬはある程度高
くする必要がある。しかし、ｎチャネル形ＭＯＳＦＩＣ
’ｒのチャネル領域が浮遊する状態モ使用すると、チャ
ネル領域をソース電位と同電位に設定した場合よシ上記
電圧ＶＩＬが低下する（第２図に実線で示す）。従って
、このような基板浮遊効果やパックチャネル電流に対し
て敏感で悪影響の大きい回路を構成するＭＯＳ ＦＥＴ
のみに前記第４図あるいは第５図に示した構造のＭＯＳ
ＦＥＴを使用し、導電体層２０の電位をソース電位と
等しく設定（あるいは負の電圧を印加する）すれば、上
記電圧ＶｔＸ、は第２図に破線で示すように高くなシ、
集積密度の低下を最小限に抑えつつ良好な回路特性が得
られる。また、チャネル領域が浮遊している状態では、
ｎチャネル形ＭＯＳＦＥＴ Ｋパックチャネルが生じ、
ドレイン・リーク電流が流れるため出力電圧Ｖ。ｕｔの
′Ｈ”レベルが低下するが、これも防止できる。
次Ｋ、本発明による集積回路装置の製造工程について述
べる。第１図６）〜（、）はそれぞれ、シリコン酸化膜
（ＳｔＯ□）上にｎチャネル形のＭＯＳＦＥＴを形成す
る場合の製造工程を示す断面図である。まず、（、）図
に示すように、面方位が（１００）のシリコン基板１８
を熱酸化して膜厚が５０００Ｘの酸化膜Ｉ９を形成し、
この酸化膜１９上にアモルファスシリコンあるいは多結
晶シリコン２０をＣＶＤ法によって３０００に堆積形成
する。そして、この堆積形成したシリコン膜２０をレー
デ−アニールによって単結晶化する。このとき、単結晶
の面方位は（１００）となった。なお、単結晶化の手段
は、レーザーアニールのほか電子ビームアニール法やス
トリツブヒータ法等でも良い。次に、イオン注入法によ
り、上記単結晶シリコン層２０に５０ ｋｅＶで２Ｘ１
０ ／ｃｒＩＭの濃度でゾロンを打ち込み、高温（１０
００ｔｌ：’）の窒素雰囲気中で２０分間アニールする
ことにより、層抵抗を５００／口に低下させる。
べる。第１図６）〜（、）はそれぞれ、シリコン酸化膜
（ＳｔＯ□）上にｎチャネル形のＭＯＳＦＥＴを形成す
る場合の製造工程を示す断面図である。まず、（、）図
に示すように、面方位が（１００）のシリコン基板１８
を熱酸化して膜厚が５０００Ｘの酸化膜Ｉ９を形成し、
この酸化膜１９上にアモルファスシリコンあるいは多結
晶シリコン２０をＣＶＤ法によって３０００に堆積形成
する。そして、この堆積形成したシリコン膜２０をレー
デ−アニールによって単結晶化する。このとき、単結晶
の面方位は（１００）となった。なお、単結晶化の手段
は、レーザーアニールのほか電子ビームアニール法やス
トリツブヒータ法等でも良い。次に、イオン注入法によ
り、上記単結晶シリコン層２０に５０ ｋｅＶで２Ｘ１
０ ／ｃｒＩＭの濃度でゾロンを打ち込み、高温（１０
００ｔｌ：’）の窒素雰囲気中で２０分間アニールする
ことにより、層抵抗を５００／口に低下させる。
次に、伽）図に示すように、フォトリソグラ刀−により
て上記単結晶シリコン層２０をノ母ターニングした後、
ＣＶＤ法によって８１０□を堆積形成する。次Ｋ、チャ
ネル領域形成予定領域上の上記ＳｔＯ□層（シリコン酸
化膜）２１の一部にＲＩＢ法によって選択的に開孔を形
成すると（Ｃ）図に示すようになる。そして、ＣＶＤ法
によって多結晶シリコンを５ｏｏｏｌ堆積形成し、この
多結晶シリコン層をレーデ−アニール法によって単結晶
化する。この時の単結晶シリコン層の面方位は（１００
）である。この単結晶シリコン層にＫＯＨによってエツ
チングを施して選択的に除去し、（ｄ）図に示すような
島状のシリコン領域（シリコン島）２２％、２２ｂを形
成する。そして。
て上記単結晶シリコン層２０をノ母ターニングした後、
ＣＶＤ法によって８１０□を堆積形成する。次Ｋ、チャ
ネル領域形成予定領域上の上記ＳｔＯ□層（シリコン酸
化膜）２１の一部にＲＩＢ法によって選択的に開孔を形
成すると（Ｃ）図に示すようになる。そして、ＣＶＤ法
によって多結晶シリコンを５ｏｏｏｌ堆積形成し、この
多結晶シリコン層をレーデ−アニール法によって単結晶
化する。この時の単結晶シリコン層の面方位は（１００
）である。この単結晶シリコン層にＫＯＨによってエツ
チングを施して選択的に除去し、（ｄ）図に示すような
島状のシリコン領域（シリコン島）２２％、２２ｂを形
成する。そして。
上記シリコン島２２ｍ、２２ｂにそれぞれ従来と同様に
ソース領域２３ｍ、２３ｂ、 ドレイン領域２４ａ、
２４ｂ、およびこれらソース、ドレイン領域２３＊、２
４ｍと２３ｂ、２４ｂとの間のチャネル領域２５ｍ、２
５ｂ上にｅ−）絶縁膜２６＊、２６ｂを介してｒ−上電
極２７ａ。
ソース領域２３ｍ、２３ｂ、 ドレイン領域２４ａ、
２４ｂ、およびこれらソース、ドレイン領域２３＊、２
４ｍと２３ｂ、２４ｂとの間のチャネル領域２５ｍ、２
５ｂ上にｅ−）絶縁膜２６＊、２６ｂを介してｒ−上電
極２７ａ。
２７ｂを形成して２種類のＭＯＳ ＦＥＴ Ｑ １ 、
Ｑ ２を同時に形成する。
Ｑ ２を同時に形成する。
次Ｋ、（、）図に示すように、ＣＶＤ−８ｉｎ２２？＾
およびＢＰＳＧ膜２２Ｂを合わせて８０００１堆積形成
し、コンタクトホール２？ａ〜２７ｇを開孔してアルミ
配線３Ｑを施すことによシ各電極を取り出すようにして
成る。
およびＢＰＳＧ膜２２Ｂを合わせて８０００１堆積形成
し、コンタクトホール２？ａ〜２７ｇを開孔してアルミ
配線３Ｑを施すことによシ各電極を取り出すようにして
成る。
なお、上記実施例では、第１図（ａ） Ｋ示した工程に
おいては、単結晶シリコン層２０にゾロンを注入したが
、ｐ形の不純物であればＡｔ郷でも良いのはもちろんで
あり、ｐチャネル形のＭＯＳＦＥＴを形成する場合には
、ｎ形の不純物、例えばリン、砒素、アンチモン等を用
いれば良い。
おいては、単結晶シリコン層２０にゾロンを注入したが
、ｐ形の不純物であればＡｔ郷でも良いのはもちろんで
あり、ｐチャネル形のＭＯＳＦＥＴを形成する場合には
、ｎ形の不純物、例えばリン、砒素、アンチモン等を用
いれば良い。
また、単結晶シリコン層２０への不純物の導入には拡散
法を用いても良い。
法を用いても良い。
第３図は、この発明の他の実施例を示すもので、上記実
施例においては、ｃｖＤ−ｓｔｏ２膜２ノに開孔を形成
してチャネル領域２Ｅ＆と導電体層２０とを接続したの
に対し、ＣＶＤ−８ｉＯ□膜２１を介してシリコン島２
２ａを形成したものである。
施例においては、ｃｖＤ−ｓｔｏ２膜２ノに開孔を形成
してチャネル領域２Ｅ＆と導電体層２０とを接続したの
に対し、ＣＶＤ−８ｉＯ□膜２１を介してシリコン島２
２ａを形成したものである。
図において前記第１図と同一構成部には同じ符号を付し
てその説明は省略する。このような構成においても上記
実施例とは埋同様な効果が得られる。この場合、前記第
１図（ａ） Ｋ示した工程において、多結晶シリコン層
２０はレーデ−アニール法によって単結晶化する必要は
ない。
てその説明は省略する。このような構成においても上記
実施例とは埋同様な効果が得られる。この場合、前記第
１図（ａ） Ｋ示した工程において、多結晶シリコン層
２０はレーデ−アニール法によって単結晶化する必要は
ない。
なお、上記各実施例においては、５ｉ０２膜上にＭＯＳ
ＦＩＴを形成する場合について述べたが、他の絶縁基
板、例えばＳｉＮ、サファイア、ＭｇＯおよびスピネル
構造の基板等でも良いのはもちろんである。また、ＭＯ
Ｓ ＦＥＴのチャネル領域下に配設される導電体層は、
多結晶シリコン層またはアモルファスシリコンだけでな
く、Ｍｏ ｐ Ｔｉ ｒＴａ、Ｗ等の高融点金属および
そのシリサイドでも良い。この場合、導電体層への不純
物の導入線不要である。
ＦＩＴを形成する場合について述べたが、他の絶縁基
板、例えばＳｉＮ、サファイア、ＭｇＯおよびスピネル
構造の基板等でも良いのはもちろんである。また、ＭＯ
Ｓ ＦＥＴのチャネル領域下に配設される導電体層は、
多結晶シリコン層またはアモルファスシリコンだけでな
く、Ｍｏ ｐ Ｔｉ ｒＴａ、Ｗ等の高融点金属および
そのシリサイドでも良い。この場合、導電体層への不純
物の導入線不要である。
以上説明したようにこの発明によれば、集積密度の低下
を抑制でき、且つ基板浮遊効果による静特性におけるキ
ンク現象およびドレインリーク電流の原因となるパック
チャネルの形成を排除でき、良好な特性が得られる絶縁
基板上ＭＯＳ形集積回路装置を提供できる。
を抑制でき、且つ基板浮遊効果による静特性におけるキ
ンク現象およびドレインリーク電流の原因となるパック
チャネルの形成を排除でき、良好な特性が得られる絶縁
基板上ＭＯＳ形集積回路装置を提供できる。
第１図はこの発明の一実施例に係わる絶縁基板上ＭＯＳ
集積回路装置の製造工程を説明するための断面図、第２
図はＣＭＯＳインバータの人、出力特性について説明す
るための図、第３図はこの発明の他の実施例について説
明するための図、第４図および第５図はそれぞれ従来の
絶縁基板上ＭＯＳ形集積回路装置について説明するため
の図である。 １９・・・シリコン酸化膜（絶縁基板゛）゛、・°２０
・・・導電体層、２１・・・シリコン酸化膜（絶縁Ｍ）
、２２・・・シリコン島、２３・・・ソース領域、２４
・・・ドレイン領域、２５・・・チャネル領域、２６・
・・ゲート絶縁膜、２７・・・ゲート電極。 出願人代理人 弁理士 鈴 江 武 彦第５図
集積回路装置の製造工程を説明するための断面図、第２
図はＣＭＯＳインバータの人、出力特性について説明す
るための図、第３図はこの発明の他の実施例について説
明するための図、第４図および第５図はそれぞれ従来の
絶縁基板上ＭＯＳ形集積回路装置について説明するため
の図である。 １９・・・シリコン酸化膜（絶縁基板゛）゛、・°２０
・・・導電体層、２１・・・シリコン酸化膜（絶縁Ｍ）
、２２・・・シリコン島、２３・・・ソース領域、２４
・・・ドレイン領域、２５・・・チャネル領域、２６・
・・ゲート絶縁膜、２７・・・ゲート電極。 出願人代理人 弁理士 鈴 江 武 彦第５図
Claims (2)
- （１）絶縁基板上に形成した複数の島状第１導電形半導
体領域にＭＯＳＦＥＴを各々集積形成して成るＭＯＳ形
集積回路装置において、上記半導体領域に形成される第
２導電形のソース、ドレイン領域、このソース、ドレイ
ン領域間のチャネル領域下に形成される導電体層、およ
び上記チャネル領域上に絶縁膜を介して形成されるゲー
ト電極とから成る第１ＭＯＳＦＥＴと、この第１ＭＯＳ
ＦＥＴが形成される半導体領域とは異なる半導体領域に
形成される第２導電形のソース、ドレイン領域、および
このソース、ドレイン領域間のチャネル領域上に絶縁膜
を介して形成されるゲート電極とから成る第２ＭＯＳＦ
ＥＴとを選択的に用いて回路構成することを特徴とする
絶縁基板上ＭＯＳ形集積回路装置。 - （２）前記第１ＭＯＳＦＥＴの導電体層は、少なくとも
一部で前記チャネル領域と電気的に接続されることを特
徴とする特許請求の範囲第１項記載の絶縁基板上ＭＯＳ
形集積回路装置。 （２）前記第１ＭＯＳＦＥＴの導電体層は、絶縁膜によ
って前記チャネル領域と分離されていることを特徴とす
る特許請求の範囲第１項記載の絶縁基板上ＭＯＳ形集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60061481A JPS61220371A (ja) | 1985-03-26 | 1985-03-26 | 絶縁基板上ｍｏｓ形集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60061481A JPS61220371A (ja) | 1985-03-26 | 1985-03-26 | 絶縁基板上ｍｏｓ形集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61220371A true JPS61220371A (ja) | 1986-09-30 |
Family
ID=13172309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60061481A Pending JPS61220371A (ja) | 1985-03-26 | 1985-03-26 | 絶縁基板上ｍｏｓ形集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61220371A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1985
- 1985-03-26 JP JP60061481A patent/JPS61220371A/ja active Pending
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