JP2001024168A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ダイナミック型ＲＡＭ等の各部を構成するＭ
ＯＳＦＥＴのゲート種別及び酸化膜厚をその用途に応じ
て最適化し、ＭＯＳＦＥＴを含むダイナミック型ＲＡＭ
等の高速化及び低消費電力化を図る。 【解決手段】 メモリセルのアドレス選択ＭＯＳＦＥＴ
Ｑａを、その拡散層とは異なる導電型のｐ⁺ ゲートを有
し、かつ比較的厚い酸化膜を有するＮチャネルＭＯＳＦ
ＥＴにより構成する。また、外部電源電圧より絶対値の
小さな内部電圧を主たる動作電源とするセンスアンプ等
の一般周辺回路を、その拡散層と同じ導電型のｐ⁺ ゲー
ト及びｎ⁺ ゲートをそれぞれ有し、かつ比較的薄い酸化
膜を有するＰチャネル及びＮチャネルＭＯＳＦＥＴによ
り構成する。さらに、外部電源電圧を主たる動作電源と
するデータ入出力回路ＩＯの入力段及び出力段等を、そ
の拡散層と同じ導電型のｐ⁺ ゲート及びｎ⁺ ゲートをそ
れぞれ有し、かつ比較的厚い酸化膜を有するＰチャネル
及びＮチャネルＭＯＳＦＥＴにより構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば、メモリアレイ及び周辺回路を備えるダイ
ナミック型ＲＡＭ（ランダムアクセスメモリ）ならびに
その高速化及び低消費電力化に利用して特に有効な技術
に関するものである。

【０００２】

【従来の技術】情報蓄積キャパシタとＮチャネル型のア
ドレス選択ＭＯＳＦＥＴ（金属酸化物半導体型電界効果
トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶
縁ゲート型電界効果トランジスタの総称とする）とを含
むダイナミック型メモリセルが格子配列されてなるメモ
リアレイをその基本構成要素とするダイナミック型ＲＡ
Ｍがある。ダイナミック型ＲＡＭは、さらに、Ｐチャネ
ル及びＮチャネルＭＯＳＦＥＴが組み合わされてなるＣ
ＭＯＳ（相補型ＭＯＳ）回路を基本素子とするセンスア
ンプ及びアドレスデコーダ等の周辺回路を備える。

【０００３】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、高速・大容量のダイナミック型ＲＡＭ
の開発に従事し、次のような問題点に気付いた。すなわ
ち、このダイナミック型ＲＡＭは、上記のような情報蓄
積キャパシタ及びＮチャネル型のアドレス選択ＭＯＳＦ
ＥＴを含むダイナミック型メモリセルが格子配列されて
なるメモリアレイと、ＣＭＯＳ回路を基本素子とする周
辺回路とを備え、各部を構成するＰチャネル及びＮチャ
ネルＭＯＳＦＥＴは、周知のように、そのゲートプロセ
スや酸化膜厚に応じて特有の動作特性を有する。また、
ダイナミック型ＲＡＭでは、その高速化・大容量化が進
むにしたがって、ＭＯＳＦＥＴの動作特性に応じた使い
分けが重要な要素となり、これによってダイナミック型
ＲＡＭのリフレッシュ特性，消費電力，アクセスタイム
ならびに製造コスト等が影響を受ける。

【０００４】すなわち、ＣＭＯＳ回路を基本素子とする
近年の集積回路では、ＭＯＳＦＥＴのゲートプロセスと
して、例えばポリシリコン（多結晶シリコン）等からな
るゲート層にＰ型の不純物を打ち込むｐ⁺ ゲートと、Ｎ
型の不純物を打ち込むｎ⁺ ゲートとを組み合わせるいわ
ゆるデュアルゲートプロセスが用いられる。

【０００５】周知のように、その拡散層と同じ導電型の
ゲートを有するＭＯＳＦＥＴ、つまりｐ⁺ ゲートを有す
るＰチャネルＭＯＳＦＥＴ及びｎ⁺ ゲートを有するＮチ
ャネルＭＯＳＦＥＴでは、表面チャネルを介して電荷伝
達が行われるためにそのしきい値電圧を比較的小さくな
り、高速動作が可能となる。しかし、ｎ⁺ ゲートを有す
るＮチャネルＭＯＳＦＥＴをそのままメモリセルのアド
レス選択ＭＯＳＦＥＴに用いた場合、メモリセルのリー
ク量が大きくなり、ダイナミック型ＲＡＭのリフレッシ
ュ特性が劣化する。これに対処するため、従来のダイナ
ミック型ＲＡＭでは、アドレス選択ＭＯＳＦＥＴのチャ
ネル部分にいわゆる戻しインプラを施して、そのしきい
値電圧を１Ｖ（ボルト）程度に高める方法がとられる。

【０００６】一方、近年における集積回路の微細化技術
の進展にともない、ダイナミック型ＲＡＭでは、ＭＯＳ
ＦＥＴ等の素子破壊を防止し、回路の低消費電力化を図
る意味合いから、動作電源の低電圧化が一般的となりつ
つある。また、これにともないＭＯＳＦＥＴの酸化膜の
薄膜化も進みつつあるが、比較的高電位のワード線選択
電圧が印加されるメモリセルのアドレス選択ＭＯＳＦＥ
Ｔや、外部とのインタフェース回路となるデータ入出力
回路等の入力段及び出力段のＭＯＳＦＥＴは、耐圧性を
考慮してその酸化膜をある程度厚くすることが必須とな
る。

【０００７】このため、従来のダイナミック型ＲＡＭで
は、いわゆる２種ゲート酸化膜厚プロセスが用いられ、
比較的低電位の内部電圧を主たる動作電源とするセンス
アンプ等の周辺回路は、比較的薄い酸化膜のＭＯＳＦＥ
Ｔにより構成し、高電位のワード線選択電圧を受け又は
外部電源電圧を主たる動作電源とするメモリセルのアド
レス選択ＭＯＳＦＥＴならびに入力バッファ及び出力バ
ッファ等は、比較的厚い酸化膜のＭＯＳＦＥＴにより構
成する方法がとられる。

【０００８】ところが、ＭＯＳＦＥＴのゲートプロセス
や酸化膜厚プロセスが上記のように複雑になると、ダイ
ナミック型ＲＡＭの製造プロセスが複雑となり、コスト
上昇の原因となる。したがって、従来のダイナミック型
ＲＡＭでは、避けようのない２種ゲート酸化膜厚プロセ
スは別として、ＰチャネルＭＯＳＦＥＴを含むすべての
ブロックのＭＯＳＦＥＴをｎ⁺ ゲートで統一し、ゲート
プロセスを含む製造プロセスの簡素化を図る方法がとら
れる。また、これをサポートするため、メモリセルのア
ドレス選択ＭＯＳＦＥＴでは、チャネルへの戻しインプ
ラが施され、そのしきい値電圧が高くされるとともに、
ｎ⁺ ゲートとなったＰチャネルＭＯＳＦＥＴでは、しき
い値電圧制御のため、チャネルの所定深度にＰ型不純物
の打ち込みが行われ、いわゆる埋め込みチャネルによる
電荷伝達が行われる。

【０００９】しかし、ダイナミック型ＲＡＭの微細化・
低電圧化がさらに進むと、戻しインプラによるしきい値
電圧制御が行われるメモリセルのアドレス選択ＭＯＳＦ
ＥＴでは、接合部の電界が強くなり過ぎて接合リークが
増大し、ダイナミック型ＲＡＭのリフレッシュ特性が劣
化する。また、埋め込みチャネルによる電荷伝達が行わ
れるｎ⁺ ゲートのＰチャネルＭＯＳＦＥＴでは、チャネ
ルの深度方向の幅が狭いために充分なソース・ドレイン
電流を確保することができず、ＭＯＳＦＥＴの動作が遅
くなって、ダイナミック型ＲＡＭの高速化が制約を受け
る。

【００１０】この発明の目的は、接合リークを増大させ
ることなくアドレス選択ＭＯＳＦＥＴのしきい値電圧を
高め、各部を構成するＭＯＳＦＥＴのゲート種別及び酸
化膜厚をその用途に応じて最適化して、ＭＯＳＦＥＴを
含むダイナミック型ＲＡＭ等の高速化及び低消費電力化
を図ることにある。

【００１１】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、情報蓄積キャパシタ及びアド
レス選択ＭＯＳＦＥＴを含むダイナミック型メモリセル
が格子配列されてなるメモリアレイと、ＣＭＯＳ回路を
基本素子とする周辺回路とを備えるダイナミック型ＲＡ
Ｍ等において、メモリセルのアドレス選択ＭＯＳＦＥＴ
を、その拡散層とは異なる導電型のｐ⁺ゲートを有し、
かつ比較的厚い酸化膜を有するＮチャネルＭＯＳＦＥＴ
により構成するとともに、例えば外部電源電圧より絶対
値の小さな内部電圧を主たる動作電源とするセンスアン
プ等の周辺回路を、その拡散層と同じ導電型のｐ⁺ ゲー
ト及びｎ⁺ ゲートをそれぞれ有し、かつ比較的薄い酸化
膜を有するＰチャネル及びＮチャネルＭＯＳＦＥＴによ
り構成する。また、例えば外部電源電圧を主たる動作電
源とするデータ入出力回路の入力段及び出力段等を、そ
の拡散層と同じ導電型のｐ⁺ ゲート及びｎ⁺ ゲートをそ
れぞれ有し、かつ比較的厚い酸化膜を有するＰチャネル
及びＮチャネルＭＯＳＦＥＴにより構成する。

【００１３】上記手段によれば、ダイナミック型ＲＡＭ
等の各部を構成するＭＯＳＦＥＴのゲート種別及び酸化
膜厚をその用途に応じて最適化することができるため、
その接合リークを増大させることなく、アドレス選択Ｍ
ＯＳＦＥＴのしきい値電圧を高くし、メモリセルひいて
はダイナミック型ＲＡＭ等のリフレッシュ特性を改善で
きるとともに、所定のＭＯＳＦＥＴの耐圧破壊を防止し
つつ、各周辺回路を構成するＰチャネル及びＮチャネル
ＭＯＳＦＥＴのソース・ドレイン電流を充分に確保し
て、その動作を高速化することができ、これによってダ
イナミック型ＲＡＭ等のさらなる高速化及び低消費電力
化を図ることができる。

【００１４】

【発明の実施の形態】図１には、この発明が適用された
ダイナミック型ＲＡＭ（半導体集積回路装置）の一実施
例のブロック図が示されている。同図をもとに、まずこ
の実施例のダイナミック型ＲＡＭの構成及び動作の概要
について説明する。なお、図１の各ブロックを構成する
回路素子は、公知のＭＯＳＦＥＴ集積回路の製造技術に
より、単結晶シリコンのような１個の半導体基板面上に
形成される。

【００１５】図１において、この実施例のダイナミック
型ＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹをその基本構成要素とする。メモリ
アレイＭＡＲＹは、図の垂直方向に平行して配置される
所定数のワード線と、水平方向に平行して配置される所
定数組の相補ビット線とを含む。これらのワード線及び
相補ビット線の交点には、情報蓄積キャパシタ及びアド
レス選択ＭＯＳＦＥＴからなる多数のダイナミック型メ
モリセルが格子状に配置される。なお、メモリアレイＭ
ＡＲＹの具体的構成については、後で詳細に説明する。

【００１６】メモリアレイＭＡＲＹを構成するワード線
は、図の下方においてＸアドレスデコーダＸＤに結合さ
れ、択一的に所定の選択レベルとされる。Ｘアドレスデ
コーダＸＤには、ＸアドレスバッファＸＢからｉ＋１ビ
ットの内部Ｘアドレス信号Ｘ０〜Ｘｉが供給されるとと
もに、タイミング発生回路ＴＧから内部制御信号ＸＧが
供給され、さらに内部電圧発生回路ＶＧからワード線選
択電圧となる内部電圧ＶＰＰ（第２の内部電圧）が供給
される。また、ＸアドレスバッファＸＢには、外部のア
クセス装置からアドレス入力端子Ａ０〜Ａｉを介してｉ
＋１ビットのＸアドレス信号が時分割的に供給され、タ
イミング発生回路ＴＧから内部制御信号ＸＬが供給され
る。なお、ワード線選択電圧となる内部電圧ＶＰＰは、
例えば＋３．５Ｖのような比較的絶対値の大きな正電位
とされる。

【００１７】ＸアドレスバッファＸＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＸアドレス信号を内
部制御信号ＸＬに従って取り込み、保持するとともに、
これらのＸアドレス信号をもとに、それぞれ非反転及び
反転信号からなる内部アドレス信号Ｘ０〜Ｘｉを形成
し、ＸアドレスデコーダＸＤに供給する。また、Ｘアド
レスデコーダＸＤは、内部制御信号ＸＧのハイレベルを
受けて選択的に動作状態となり、ＸアドレスバッファＸ
Ｂから供給される内部Ｘアドレス信号Ｘ０〜Ｘｉをデコ
ードして、メモリアレイＭＡＲＹの対応するワード線を
択一的に上記内部電圧ＶＰＰのような選択レベルとす
る。

【００１８】次に、メモリアレイＭＡＲＹを構成する相
補ビット線は、図の左方においてセンスアンプＳＡに結
合され、このセンスアンプＳＡを介してｊ＋１組ずつ選
択的に相補共通データ線ＣＤ０＊〜ＣＤｊ＊（ここで、
例えば非反転共通データ線ＣＤ０Ｔ及び反転共通データ
線ＣＤ０Ｂを、合わせて相補共通データ線ＣＤ０＊のよ
うに＊を付して表す。また、それが有効とされるとき選
択的にハイレベルとされるいわゆる非反転信号等につい
ては、その名称の末尾にＴを付して表し、それが有効と
されるとき選択的にロウレベルといわゆる反転信号等に
ついては、その名称の末尾にＢを付して表す。以下同
様）に接続状態とされる。

【００１９】センスアンプＳＡには、Ｙアドレスデコー
ダＹＤから図示されない所定ビットのビット線選択信号
が供給され、タイミング発生回路ＴＧからセンスアンプ
駆動制御信号ＰＡと図示されないプリチャージ制御信号
ＰＣが供給される。また、ＹアドレスデコーダＹＤに
は、ＹアドレスバッファＹＢからｉ＋１ビットの内部Ｙ
アドレス信号Ｙ０〜Ｙｉが供給され、タイミング発生回
路ＴＧから内部制御信号ＹＧが供給される。Ｙアドレス
バッファＹＢには、外部のアクセス装置からアドレス入
力端子Ａ０〜Ａｉを介してｉ＋１ビットのＹアドレス信
号が時分割的に供給され、タイミング発生回路ＴＧから
内部制御信号ＹＬが供給される。

【００２０】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＹアドレス信号を内
部制御信号ＹＬに従って取り込み、保持するとともに、
これらのＹアドレス信号をもとに、それぞれ非反転及び
反転信号からなる内部アドレス信号Ｙ０〜Ｙｉを形成し
て、ＹアドレスデコーダＹＤに供給する。また、Ｙアド
レスデコーダＹＤは、内部制御信号ＹＧのハイレベルを
受けて選択的に動作状態となり、ＹアドレスバッファＹ
Ｂから供給される内部Ｙアドレス信号Ｙ０〜Ｙｉをデコ
ードして、センスアンプＳＡに対する上記ビット線選択
信号の対応するビットを択一的にハイレベルの選択レベ
ルとする。

【００２１】センスアンプＳＡは、メモリアレイＭＡＲ
Ｙの各相補ビット線に対応して設けられる所定数の単位
回路を含み、これらの単位回路のそれぞれは、後述する
ように、一対のＣＭＯＳインバータが交差結合されてな
る単位増幅回路と、Ｎチャネル型の３個のプリチャージ
ＭＯＳＦＥＴが直並列結合されてなるビット線プリチャ
ージ回路と、Ｎチャネル型の一対のスイッチＭＯＳＦＥ
Ｔとをそれぞれ含む。このうち、各単位回路の単位増幅
回路は、ダイナミック型ＲＡＭが選択状態とされセンス
アンプ駆動制御信号ＰＡがハイレベルとされることで選
択的にかつ一斉に動作状態となり、メモリアレイＭＡＲ
Ｙの選択ワード線に結合される所定数のメモリセルから
対応する相補ビット線を介して出力される微小読み出し
信号を増幅して、ハイレベル又はロウレベルの２値読み
出し信号とする。

【００２２】一方、各単位回路のビット線プリチャージ
回路を構成するプリチャージＭＯＳＦＥＴは、プリチャ
ージ制御信号ＰＣのハイレベルを受けて一斉にオン状態
となり、メモリアレイＭＡＲＹの対応する相補ビット線
の非反転及び反転信号線を所定の中間電位にプリチャー
ジする。また、各単位回路のスイッチＭＯＳＦＥＴ対
は、ビット線選択信号の択一的なハイレベルを受けてｊ
＋１組ずつ選択的にオン状態となり、メモリアレイＭＡ
ＲＹの対応するｊ＋１組の相補ビット線と相補共通デー
タ線ＣＤ０＊〜ＣＤｊ＊との間を選択的に接続する。な
お、センスアンプの具体的構成及び動作については、後
で詳細に説明する。

【００２３】相補共通データ線ＣＤ０＊〜ＣＤｊ＊は、
データ入出力回路ＩＯの対応する単位回路に結合され
る。このデータ入出力回路ＩＯには、タイミング発生回
路ＴＧから図示されない内部制御信号ＷＰ及びＯＣが供
給される。

【００２４】データ入出力回路ＩＯは、相補共通データ
線ＣＤ０＊〜ＣＤｊ＊に対応して設けられるｊ＋１個の
単位回路を備え、これらの単位回路のそれぞれは、ライ
トアンプ及びメインアンプならびにデータ入力バッファ
及びデータ出力バッファを含む。このうち、各単位回路
を構成するライトアンプの出力端子及びメインアンプの
入力端子は、対応する相補共通データ線ＣＤ０＊〜ＣＤ
ｊ＊にそれぞれ共通結合される。また、各単位回路のラ
イトアンプの入力端子は、対応するデータ入力バッファ
の出力端子にそれぞれ結合され、各単位回路のメインア
ンプの出力端子は、対応するデータ出力バッファの入力
端子に結合される。各単位回路を構成するデータ入力バ
ッファの入力端子及びデータ出力バッファの出力端子
は、対応するデータ入出力端子Ｄ０〜Ｄｊにそれぞれ共
通結合される。各単位回路のライトアンプには、上記内
部制御信号ＷＰが共通に供給され、各単位回路のデータ
出力バッファには、内部制御信号ＯＣが共通に供給され
る。

【００２５】データ入出力回路ＩＯの各単位回路のデー
タ入力バッファは、ダイナミック型ＲＡＭが書き込みモ
ードで選択状態とされるとき、データ入力端子Ｄ０〜Ｄ
ｊを介して供給されるｊ＋１ビットの書き込みデータを
取り込み、対応するライトアンプにそれぞれ伝達する。
このとき、各単位回路のライトアンプは、内部制御信号
ＷＰのハイレベルを受けて選択的に動作状態となり、対
応するデータ入力バッファから伝達される書き込みデー
タを所定の相補書き込み信号とした後、相補共通データ
線ＣＤ０＊〜ＣＤｊ＊からセンスアンプＳＡを介してメ
モリアレイＭＡＲＹの選択状態にあるｊ＋１個のメモリ
セルに書き込む。

【００２６】一方、データ入出力回路ＩＯの各単位回路
のメインアンプは、ダイナミック型ＲＡＭが読み出しモ
ードで選択状態とされるとき、メモリアレイＭＡＲＹの
選択状態にあるｊ＋１個のメモリセルから相補共通デー
タ線ＣＤ０＊〜ＣＤｊ＊を介して出力される２値読み出
し信号をさらに増幅して、対応するデータ出力バッファ
に伝達する。このとき、各単位回路のデータ出力バッフ
ァは、内部制御信号ＯＣのハイレベルを受けて選択的に
動作状態となり、これらの読み出しデータをデータ入出
力端子Ｄ０〜Ｄｊから外部のアクセス装置に出力する。

【００２７】タイミング発生回路ＴＧは、外部のアクセ
ス装置から起動制御信号として供給されるロウアドレス
ストローブ信号ＲＡＳＢ，カラムアドレスストローブ信
号ＣＡＳＢならびにライトイネーブル信号ＷＥＢをもと
に、上記各種の内部制御信号等を選択的に形成し、ダイ
ナミック型ＲＡＭの各部に供給する。

【００２８】ダイナミック型ＲＡＭには、さらに、電源
電圧供給端子ＶＤＤを介して外部電源電圧ＶＤＤが供給
され、接地電位供給端子ＶＳＳを介して接地電位ＶＳＳ
が供給される。また、ダイナミック型ＲＡＭは、さら
に、外部電源電圧ＶＤＤ及び接地電位ＶＳＳをもとに、
第１の内部電圧たる内部電圧ＶＣＬ及びＶＤＬと内部電
圧ＨＶ及びＶＰＰ等を生成する内部電圧発生回路ＶＧを
備える。

【００２９】この実施例において、外部電源電圧ＶＤＤ
は、特に制限されないが、その中心電位が例えば＋３．
３Ｖとされ、±１０％程度の比較的大きな電位変動が許
される。また、内部電圧ＶＣＬは、その中心電位が外部
電源電圧ＶＤＤより低い例えば＋２．５Ｖとされ、Ｘア
ドレスデコーダＸＤ及びＹアドレスデコーダＹＤ等に供
給されてその主たる動作電源となる。一方、内部電圧Ｖ
ＤＬは、その中心電位が外部電源電圧ＶＤＤより低い例
えば＋１．８Ｖとされ、センスアンプＳＡ等に供給され
て、その主たる動作電源となる。また、内部電圧ＨＶ
は、その中心電位が内部電圧ＶＤＬの二分の一つまり例
えば＋０．９Ｖとされ、メモリアレイＭＡＲＹを構成す
る相補ビット線のプリチャージ電位となる。内部電圧Ｖ
ＰＰは、前述のように、その中心電位が外部電源電圧Ｖ
ＤＤより高い＋３．５Ｖとされ、ＸアドレスデコーダＸ
Ｄに供給されてワード線選択電圧となる。

【００３０】図２には、図１のダイナミック型ＲＡＭの
一実施例の基板配置図が示されている。同図をもとに、
この実施例のダイナミック型ＲＡＭの基板配置の概要に
ついて説明する。なお、基板配置に関する以下の記述で
は、図２の位置関係をもって半導体基板ＣＨＩＰ面上で
の上下左右を表す。

【００３１】図２において、この実施例のダイナミック
型ＲＡＭを構成するメモリアレイＭＡＲＹは、特に制限
されないが、実際には４対のメモリアレイＭＡＲＹＬ０
及びＭＡＲＹＲ０，ＭＡＲＹＬ１及びＭＡＲＹＲ１，Ｍ
ＡＲＹＬ２及びＭＡＲＹＲ２ならびにＭＡＲＹＬ３及び
ＭＡＲＹＲ３に分割され、各対のメモリアレイは、セン
スアンプＳＡが４分割されてなるセンスアンプＳＡ０〜
ＳＡ３の対応する一つを挟むべくそれぞれ対称的に配置
される。

【００３２】すなわち、半導体基板ＣＨＩＰ面の左上部
には、対応するセンスアンプＳＡ０を挟んで一対のメモ
リアレイＭＡＲＹＬ０及びＭＡＲＹＲ０が配置され、そ
の右上部には、対応するセンスアンプＳＡ１を挟んで一
対のメモリアレイＭＡＲＹＬ１及びＭＡＲＹＲ１が配置
される。また、半導体基板ＣＨＩＰ面の左下部には、対
応するセンスアンプＳＡ２を挟んで一対のメモリアレイ
ＭＡＲＹＬ２及びＭＡＲＹＲ２が配置され、その右下部
には、対応するセンスアンプＳＡ３を挟んで一対のメモ
リアレイＭＡＲＹＬ３及びＭＡＲＹＲ３が配置される。

【００３３】縦方向に隣接するメモリアレイＭＡＲＹＬ
０及びＭＡＲＹＲ０とＭＡＲＹＬ２及びＭＡＲＹＲ２の
間には、半導体基板ＣＨＩＰ面の横の中心線に沿って、
周辺回路ＰＣたるＸアドレスデコーダＸＤ及びＸアドレ
スバッファＸＢの一部が配置され、メモリアレイＭＡＲ
ＹＬ１及びＭＡＲＹＲ１とＭＡＲＹＬ３及びＭＡＲＹＲ
３の間には、これらの周辺回路の他の一部が配置され
る。また、横方向に隣接するメモリアレイＭＡＲＹＬ０
及びＭＡＲＹＲ０とＭＡＲＹＬ１及びＭＡＲＹＲ１の間
には、半導体基板ＣＨＩＰ面の縦の中心線に沿って、や
はり周辺回路ＰＣたるＹアドレスデコーダＹＤ，Ｙアド
レスバッファＹＢ，データ入出力回路ＩＯならびに図示
されないタイミング発生回路ＴＧ等の一部が配置され、
メモリアレイＭＡＲＹＬ２及びＭＡＲＹＲ２とＭＡＲＹ
Ｌ３及びＭＡＲＹＲ３の間には、これらの周辺回路の他
の一部が配置される。

【００３４】図３には、図１のダイナミック型ＲＡＭに
含まれるメモリアレイ及びセンスアンプの一実施例の部
分的な回路図が示されている。同図をもとに、この実施
例のダイナミック型ＲＡＭに含まれるメモリアレイ及び
センスアンプの具体的構成及び動作について説明する。
なお、図３において、そのチャネル（バックゲート）部
に矢印が付されるＭＯＳＦＥＴはＰチャネル型であっ
て、矢印の付されないＮチャネルＭＯＳＦＥＴと区別し
て示される。また、図３では、メモリアレイＭＡＲＹ０
Ｌ及びＭＡＲＹ０Ｒの説明をもって、メモリアレイＭＡ
ＲＹＬ０及びＭＡＲＹＲ０ないしＭＡＲＹＬ３及びＭＡ
ＲＹＲ３の説明とし、センスアンプＳＡ０をもって、セ
ンスアンプＳＡ０〜ＳＡ３の説明とする。

【００３５】図３において、メモリアレイＭＡＲＹ０Ｌ
は、特に制限されないが、図の垂直方向に平行して配置
されるｍ＋１本のワード線ＷＬ０〜ＷＬｍと、図の水平
方向に平行して配置されるｎ＋１組の相補ビット線ＢＬ
０＊〜ＢＬｎ＊とを含む。これらのワード線及び相補ビ
ット線の交点には、情報蓄積キャパシタＣｓ及びアドレ
ス選択ＭＯＳＦＥＴＱａからなる実質（ｍ＋１）×（ｎ
＋１）個のダイナミック型メモリセルが格子状に配置さ
れる。

【００３６】メモリアレイＭＡＲＹ０Ｌの同一列に配置
されるｍ＋１個のメモリセルの情報蓄積キャパシタＣｓ
の一方の電極は、対応するアドレス選択ＭＯＳＦＥＴＱ
ａを介して相補ビット線ＢＬ０＊〜ＢＬｎ＊の非反転又
は反転信号線に所定の組み合わせで交互に共通結合され
る。また、メモリアレイＭＡＲＹ０Ｌの同一行に配置さ
れるｎ＋１個のメモリセルのアドレス選択ＭＯＳＦＥＴ
Ｑａのゲートは、対応するワード線ＷＬ０〜ＷＬｍにそ
れぞれ共通結合される。メモリアレイＭＡＲＹ０Ｌを構
成するメモリセルの情報蓄積キャパシタＣｓの他方の電
極には、前記内部電圧発生回路ＶＧから内部電圧ＨＶが
共通に供給される。

【００３７】同様に、メモリアレイＭＡＲＹ０Ｒは、図
の垂直方向に平行して配置されるｍ＋１本のワード線Ｗ
Ｒ０〜ＷＲｍと、図の水平方向に平行して配置されるｎ
＋１組の相補ビット線ＢＲ０＊〜ＢＲｎ＊とを含む。こ
れらのワード線及び相補ビット線の交点には、情報蓄積
キャパシタＣｓ及びアドレス選択ＭＯＳＦＥＴＱａから
なるダイナミック型メモリセルが格子状に配置される。

【００３８】メモリアレイＭＡＲＹ０Ｒの同一列に配置
されるｍ＋１個のメモリセルの情報蓄積キャパシタＣｓ
の一方の電極は、対応するアドレス選択ＭＯＳＦＥＴＱ
ａを介して相補ビット線ＢＲ０＊〜ＢＲｎ＊の非反転又
は反転信号線に所定の組み合わせで交互に共通結合され
る。また、メモリアレイＭＡＲＹ０Ｒの同一行に配置さ
れるｎ＋１個のメモリセルのアドレス選択ＭＯＳＦＥＴ
Ｑａのゲートは、対応するワード線ＷＲ０〜ＷＲｍにそ
れぞれ共通結合される。メモリアレイＭＡＲＹ０Ｒを構
成するメモリセルの情報蓄積キャパシタＣｓの他方の電
極には、前記内部電圧発生回路ＶＧから内部電圧ＨＶが
共通に供給される。

【００３９】次に、センスアンプＳＡ０は、メモリアレ
イＭＡＲＹＬ０及びＭＡＲＹＲ０の相補ビット線ＢＬ０
＊〜ＢＬｎ＊ならびにＢＬ０＊〜ＢＬｎ＊に対応して設
けられるｎ＋１個の単位回路を備え、この単位回路のそ
れぞれは、特に制限されないが、ＰチャネルＭＯＳＦＥ
ＴＰ２及びＮチャネルＭＯＳＦＥＴＮ２ならびにＰチャ
ネルＭＯＳＦＥＴＰ３及びＮチャネルＭＯＳＦＥＴＮ３
からなる一対のＣＭＯＳインバータが交差結合されてな
る単位増幅回路を含む。

【００４０】センスアンプＳＡ０の各単位回路の単位増
幅回路の非反転入出力ノードＳ０Ｔ〜ＳｎＴならびに反
転入出力ノードＳ０Ｂ〜ＳｎＢは、その左側において、
Ｎチャネル型のシェアドＭＯＳＦＥＴＮ４及びＮ５を介
してメモリアレイＭＡＲＹ０Ｌの相補ビット線ＢＬ０＊
〜ＢＬｎ＊に結合される。また、その右側において、Ｎ
チャネル型のシェアドＭＯＳＦＥＴＮＢ及びＮＣ（この
明細書では、１０を超えるＭＯＳＦＥＴ等の追番をアル
ファベットで表す。以下同様）を介してメモリアレイＭ
ＡＲＹ０Ｒの相補ビット線ＢＲ０＊〜ＢＲｎ＊に結合さ
れる。シェアドＭＯＳＦＥＴＮ４及びＮ５のゲートに
は、前記タイミング発生回路ＴＧからシェアド制御信号
ＳＨＬが共通に供給され、シェアドＭＯＳＦＥＴＮＢ及
びＮＣのゲートには、シェアド制御信号ＳＨＲが共通に
供給される。

【００４１】この実施例において、シェアド制御信号Ｓ
ＨＬ及びＳＨＲは、内部電圧ＶＰＰつまり例えば＋３．
５Ｖをハイレベルとし、接地電位ＶＳＳつまり０Ｖをロ
ウレベルとする。したがって、シェアドＭＯＳＦＥＴＮ
４及びＮ５は、シェアド制御信号ＳＨＬのハイレベルを
受けて選択的にかつ一斉にオン状態となり、そのしきい
値電圧による影響を与えることなく、センスアンプＳＡ
０の各単位増幅回路の相補入出力ノードＳ０＊〜Ｓｎ＊
とメモリアレイＭＡＲＹ０Ｌの相補ビット線ＢＬ０＊〜
ＢＬｎ＊との間を接続状態とする。また、シェアドＭＯ
ＳＦＥＴＮＢ及びＮＣは、シェアド制御信号ＳＨＲのハ
イレベルを受けて選択的にかつ一斉にオン状態となり、
そのしきい値電圧による影響を与えることなく、センス
アンプＳＡ０の各単位増幅回路の相補入出力ノードＳ０
＊〜Ｓｎ＊とメモリアレイＭＡＲＹ０Ｒの相補ビット線
ＢＲ０＊〜ＢＲｎ＊との間を接続状態とする。

【００４２】センスアンプＳＡ０の各単位回路の単位増
幅回路を構成するＰチャネルＭＯＳＦＥＴＰ２及びＰ３
のソースは、コモンソース線ＣＳＰに共通結合され、Ｎ
チャネルＭＯＳＦＥＴＮ２及びＮ３のソースは、コモン
ソース線ＣＳＮに共通結合される。コモンソース線ＣＳ
Ｐは、Ｐチャネル型の駆動ＭＯＳＦＥＴＰ１を介して内
部電圧供給点ＶＤＬに結合され、コモンソース線ＣＳＮ
は、Ｎチャネル型の駆動ＭＯＳＦＥＴＮ１を介して接地
電位供給点ＶＳＳに結合される。駆動ＭＯＳＦＥＴＮ１
のゲートには、タイミング発生回路ＴＧからセンスアン
プ駆動制御信号ＰＡが供給され、駆動ＭＯＳＦＥＴＰ１
のゲートには、そのインバータＶ１による反転信号が供
給される。内部電圧供給点ＶＤＬにおける内部電圧ＶＤ
Ｌは、前述のように、＋１．８Ｖのような正電位とされ
る。

【００４３】これにより、センスアンプＳＡ０の各単位
回路を構成する単位増幅回路は、センスアンプ駆動制御
信号ＰＡがハイレベルとされ、駆動ＭＯＳＦＥＴＰ１及
びＮ１がオン状態とされることで選択的にかつ一斉に動
作状態となり、メモリアレイＭＡＲＹ０Ｌ又はＭＡＲＹ
０Ｒの選択ワード線に結合されるｎ＋１個のメモリセル
から対応する相補ビット線ＢＬ０＊〜ＢＬｎ＊あるいは
ＢＲ０＊〜ＢＲｎ＊を介して出力される微小読み出し信
号を増幅して、内部電圧ＶＤＬをハイレベルとし接地電
位ＶＳＳをロウレベルとする２値読み出し信号とする。

【００４４】センスアンプＳＡ０の各単位回路の単位増
幅回路の非反転入出力ノードＳ０Ｔ〜ＳｎＴと対応する
反転入出力ノードＳ０Ｂ〜ＳｎＢとの間には、Ｎチャネ
ル型の３個のプリチャージＭＯＳＦＥＴＮ６〜Ｎ８が直
並列結合されてなるビット線プリチャージ回路が設けら
れる。各ビット線プリチャージ回路を構成するＭＯＳＦ
ＥＴＮ６〜Ｎ８のゲートには、タイミング発生回路ＴＧ
からプリチャージ制御信号ＰＣが共通に供給され、ＭＯ
ＳＦＥＴＮ７及びＮ８の共通結合されたソースには、内
部電圧発生回路ＶＧから内部電圧ＨＶが供給される。な
お、内部電圧ＨＶは、前述のように、内部電圧ＶＤＬの
二分の一の電位つまり例えば＋０．９Ｖとされ、内部電
圧ＶＰＰは、例えば＋３．５Ｖとされる。

【００４５】これにより、センスアンプＳＡ０の各単位
回路のビット線プリチャージ回路を構成するＭＯＳＦＥ
ＴＮ６〜Ｎ８は、プリチャージ制御信号ＰＣが内部電圧
ＶＰＰのようなハイレベルとされることで選択的にオン
状態となり、各単位増幅回路の非反転入出力ノードＳ０
Ｔ〜ＳｎＴと対応する反転入出力ノードＳ０Ｂ〜ＳｎＢ
との間を短絡して、内部電圧ＨＶのようなプリチャージ
電位とする。

【００４６】センスアンプＳＡ０の各単位回路は、さら
に、単位増幅回路の相補入出力ノードＳ０＊〜Ｓｎ＊と
相補共通データ線ＣＤ０＊〜ＣＤｊ＊（図３には、ＣＤ
０＊のみが例示）との間に設けられるＮチャネル型の一
対のスイッチＭＯＳＦＥＴＮ９及びＮＡをそれぞれ含
む。これらのスイッチＭＯＳＦＥＴＮ９及びＮＡのゲー
トは順次ｊ＋１組ずつ共通結合され、Ｙアドレスデコー
ダＹＤからビット線選択信号ＹＳ０〜ＹＳｐの対応する
ビットが共通に供給される。言うまでもなく、ビット線
選択信号ＹＳ０〜ＹＳｐのビット数ｐ＋１は、センスア
ンプＳＡ０の単位回路の個数ｎ＋１に対して、 ｐ＋１＝（ｎ＋１）／（ｊ＋１） なる関係にある。

【００４７】これにより、センスアンプＳＡ０の各単位
回路のスイッチＭＯＳＦＥＴＮ９及ＮＡは、ビット線選
択信号ＹＳ０〜ＹＳｐの対応するビットがハイレベルと
されることでｊ＋１組ずつ選択的にオン状態となり、セ
ンスアンプＳＡ０の対応するｊ＋１個の単位増幅回路の
非反転及び反転入出力ノードと相補共通データ線ＣＤ０
＊〜ＣＤｊ＊との間を選択的に接続状態とする。

【００４８】この実施例において、メモリアレイＭＡＲ
Ｙ０Ｌ及びＭＡＲＹ０Ｒの各メモリセルを構成するアド
レス選択ＭＯＳＦＥＴＱａは、後述するように、その拡
散層とは異なる導電型のｐ⁺ ゲートを有し、かつ比較的
厚い酸化膜を有するＮチャネルＭＯＳＦＥＴからなる。
また、センスアンプＳＡ０の各単位回路を構成するシェ
アドＭＯＳＦＥＴＮ４及びＮ５ならびにＮＢ及びＮＣ
と、そのビット線プリチャージ回路を構成するプリチャ
ージＭＯＳＦＥＴＮ６〜Ｎ８は、そのゲートに供給され
るシェアド制御信号ＳＨＬ及びＳＨＲならびにプリチャ
ージ制御信号ＰＣのハイレベルが内部電圧ＶＰＰである
ことから、その拡散層と同じ導電型のｎ⁺ゲートを有
し、かつ比較的厚い酸化膜を有するＮチャネルＭＯＳＦ
ＥＴからなるが、その他のＭＯＳＦＥＴは、その拡散層
と同じ導電型のｎ⁺ ゲート又はｐ⁺ ゲートをそれぞれ有
し、かつ比較的薄い酸化膜を有するＰチャネル又はＮチ
ャネルＭＯＳＦＥＴからなる。各部を構成するＭＯＳＦ
ＥＴのゲート種別と酸化膜厚ならびにその特徴等につい
ては、後で詳細に説明する。

【００４９】図４には、図１のダイナミック型ＲＡＭに
おけるゲート種別及び酸化膜厚の使い分けを説明するた
めの一実施例の説明図が示されている。また、図５に
は、図１のダイナミック型ＲＡＭに含まれるメモリアレ
イ及びセンスアンプの一実施例の部分的な断面構造図が
示され、図６には、他の周辺回路の一実施例の部分的な
断面構造図が示されている。これらの図をもとに、この
実施例のダイナミック型ＲＡＭにおけるゲート種別及び
酸化膜厚の使い分けと、各部を構成するＭＯＳＦＥＴの
デバイス構造ならびにその特徴について説明する。

【００５０】図４において、この実施例のダイナミック
型ＲＡＭではデュアルゲートプロセスが用いられ、ダイ
ナミック型ＲＡＭの各部を構成するＭＯＳＦＥＴは、例
えばポリシリコンからなるゲート層にＰ型又はＮ型の不
純物が打ち込まれることで選択的にｐ⁺ ゲート又はｎ⁺
ゲートを有するものとされる。また、この実施例のダイ
ナミック型ＲＡＭでは、２種ゲート酸化膜厚プロセスが
用いられ、各部を構成するＭＯＳＦＥＴは、例えば６ｎ
ｍのような比較的厚い膜厚の酸化膜か、例えば４ｎｍの
ような比較的薄い膜厚の酸化膜を有するものとされる。

【００５１】この実施例において、メモリアレイＭＡＲ
Ｙを構成し、そのゲートに＋３．５Ｖのような比較的絶
対値の大きなワード線選択電圧つまり内部電圧ＶＰＰを
受けるメモリセルのアドレス選択ＭＯＳＦＥＴＱａは、
図５の左側に例示されるように、その拡散層とは異なる
導電型のｐ⁺ ゲートを有し、かつ比較的厚い酸化膜を有
するＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）からなる。

【００５２】また、＋３．３Ｖのような比較的絶対値の
大きな外部電源電圧ＶＤＤ又は＋３．５Ｖのような内部
電圧ＶＰＰをその主たる動作電源とする周辺回路、つま
りデータ入出力回路ＩＯの入力バッファの入力段及び出
力バッファの出力段と、タイミング発生回路ＴＧの起動
制御信号を受ける入力段と、ＸアドレスバッファＸＢ及
びＹアドレスバッファＹＢのアドレス信号Ａ０〜Ａｉを
受ける入力段と、ＸアドレスデコーダＸＤのワード線駆
動回路となる後段部とを構成するＭＯＳＦＥＴは、図６
に例示されるように、その拡散層と同じ導電型のｐ⁺ ゲ
ート又はｎ⁺ ゲートをそれぞれ有し、かつ比較的厚い酸
化膜を有するＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ）及び
ＮチャネルＭＯＳＦＥＴからなる。

【００５３】一方、＋２．５Ｖ又は＋１．８Ｖのような
比較的絶対値の小さな内部電圧ＶＣＬ又はＶＤＬをその
主たる動作電源とするその他の周辺回路、つまりＸアド
レスデコーダＸＤのワード線駆動回路を除く一般回路
と、ＹアドレスデコーダＹＤの一般回路と、センスアン
プＳＡのシェアドＭＯＳＦＥＴ及びプリチャージＭＯＳ
ＦＥＴに関する部分を除く一般回路と、データ入出力回
路ＩＯ，タイミング発生回路ＴＧ，Ｘアドレスバッファ
ＸＢならびにＹアドレスバッファＹＢの入力段を除く一
般回路とを構成するＭＯＳＦＥＴは、図５の右側のセン
スアンプ及び図６に例示されるように、その拡散層と同
じ導電型のｐ⁺ ゲート又はｎ⁺ ゲートをそれぞれ有し、
かつ比較的薄い酸化膜を有するＰチャネルＭＯＳＦＥＴ
及びＮチャネルＭＯＳＦＥＴからなる。ただ、センスア
ンプＳＡの各単位回路を構成するシェアドＭＯＳＦＥＴ
及びプリチャージＭＯＳＦＥＴだけは、前述のように、
そのゲートに供給されるシェアド制御信号及びプリチャ
ージ制御信号のハイレベルが内部電圧ＶＰＰであること
から、その拡散層と同じ導電型のｎ⁺ ゲートを有し、か
つ比較的厚い酸化膜を有するＮチャネルＭＯＳＦＥＴか
らなる。

【００５４】周知のように、比較的薄い酸化膜を有する
Ｐチャンネル及びＮチャネルＭＯＳＦＥＴは、その耐圧
は比較的小さくなるが、ゲート容量が比較的大きくなる
ことから、比較的大きなソース・ドレイン電流を得るこ
とができ、その動作電源が低電圧化される場合でも高速
動作できる。また、比較的厚い酸化膜を有するＰチャン
ネル及びＮチャネルＭＯＳＦＥＴは、そのゲート容量は
やや小さくなるが、その耐圧が比較的大きくなり、イン
タフェース回路となるバッファや内部電圧ＶＰＰが印加
されるＸアドレスデコーダのワード線駆動回路ならびに
ワード線駆動電圧が印加されるメモリセルのアドレス選
択ＭＯＳＦＥＴ等に適する。

【００５５】一方、その拡散層と同じ導電型のｐ⁺ ゲー
トを有するＰチャネルＭＯＳＦＥＴ及びｎ⁺ ゲートを有
するＮチャネルＭＯＳＦＥＴでは、表面チャネルを介し
て電荷伝達が行われるためにそのしきい値電圧が比較的
小さくなり、比較的高速に動作できる。また、その拡散
層とは異なる導電型のｐ⁺ ゲートを有するＮチャネルＭ
ＯＳＦＥＴ、つまりメモリセルのアドレス選択ＭＯＳＦ
ＥＴでは、戻しインプラを施すことなく、そのしきい値
電圧を大きくすることができるとともに、戻しインプラ
が施されないことで、その接合部の電界強度を小さく
し、接合リークを低減して、ダイナミック型ＲＡＭのリ
フレッシュ特性を改善できる。

【００５６】これらのことから、この実施例のダイナミ
ック型ＲＡＭでは、その製造プロセスがやや複雑となる
ものの、各部を構成するＭＯＳＦＥＴのゲート種別及び
酸化膜厚がその用途に応じて最適化される。この結果、
所定のＭＯＳＦＥＴの耐圧破壊を防止しつつ、各周辺回
路を構成するＰチャネル及びＮチャネルＭＯＳＦＥＴの
ソース・ドレイン電流を充分に確保し、その動作を高速
化して、ダイナミック型ＲＡＭのさらなる高速化及び低
消費電力化を図ることができる。

【００５７】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）情報蓄積キャパシタ及びアドレス選択ＭＯＳＦＥ
Ｔを含むダイナミック型メモリセルが格子配列されてな
るメモリアレイと、ＣＭＯＳ回路を基本素子とする周辺
回路とを備えるダイナミック型ＲＡＭ等において、メモ
リセルのアドレス選択ＭＯＳＦＥＴを、その拡散層とは
異なる導電型のｐ⁺ ゲートを有し、かつ比較的厚い酸化
膜を有するＮチャネルＭＯＳＦＥＴにより構成するとと
もに、例えば外部電源電圧より絶対値の小さな内部電圧
を主たる動作電源とするセンスアンプ等の周辺回路を、
その拡散層と同じ導電型のｐ⁺ ゲート及びｎ⁺ ゲートを
それぞれ有し、かつ比較的薄い酸化膜を有するＰチャネ
ルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴにより構成
する。また、例えば外部電源電圧を主たる動作電源とす
る入力バッファ及び出力バッファ等の周辺回路を、その
拡散層と同じ導電型のｐ⁺ ゲート及びｎ⁺ ゲートをそれ
ぞれ有し、かつ比較的厚い酸化膜を有するＰチャネルＭ
ＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴにより構成する
ことで、ダイナミック型ＲＡＭ等の各部を構成するＭＯ
ＳＦＥＴのゲート種別及び酸化膜厚をその用途に応じて
最適化することができるという効果が得られる。

【００５８】（２）上記（１）項により、その接合リー
クを増大させることなく、アドレス選択ＭＯＳＦＥＴの
しきい値電圧を高くし、メモリセルひいてはダイナミッ
ク型ＲＡＭ等のリフレッシュ特性を改善できるという効
果が得られる。 （３）上記（１）項により、所定のＭＯＳＦＥＴの耐圧
破壊を防止しつつ、各周辺回路を構成するＰチャネル及
びＮチャネルＭＯＳＦＥＴのソース・ドレイン電流を充
分に確保し、その動作を高速化できるという効果が得ら
れる。 （４）上記（１）項ないし（３）項により、ダイナミッ
ク型ＲＡＭ等のさらなる高速化及び低消費電力化を図る
ことができるという効果が得られる。

【００５９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭのメモリアレ
イＭＡＲＹは、その直接周辺回路を含めて任意数のメモ
リマット又はサブメモリアレイに分割することができ
る。また、ダイナミック型ＲＡＭは、シェアドセンス方
式をとることを必須条件とはしないし、アドレスマルチ
プレクス方式をとることを必須条件ともしない。さら
に、ダイナミック型ＲＡＭのブロック構成は、種々の実
施形態をとりうるし、その起動制御信号及び内部制御信
号等の名称及び有効レベルならびに電源電圧及び各内部
電圧の極性及び絶対値等も、この発明の主旨に何ら影響
を与えない。

【００６０】図２において、メモリアレイＭＡＲＹ及び
その周辺回路の分割数は、任意に設定することができ
る。また、半導体基板ＣＨＩＰの具体的形状や各部の配
置位置等は、本実施例に制約されることなく種々の実施
形態をとりうる。

【００６１】図３において、メモリアレイＭＡＲＹ０Ｌ
及びＭＡＲＹ０Ｒは、任意数の冗長素子を含むことがで
きるし、いわゆる階層ワード線方式又は階層ビット線方
式をとることもできる。センスアンプＳＡ０ならびにそ
の各単位回路の具体的構成等は、本実施例に制約される
ことなく種々の実施形態をとりうる。

【００６２】図４において、ＭＯＳＦＥＴのゲート種別
及び酸化膜厚の組み合わせは、ほんの一例であって、各
回路の動作電源やその用途に応じて任意に設定できる。
図５及び図６において、各部の形成に用いられる配線層
の種別や金属配線層の層数ならびに具体的形状及び組み
合わせ等は、種々の実施形態をとりうる。

【００６３】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型ＲＡＭを基本構成とするシンクロナスＤＲＡＭ等の各
種メモリ集積回路装置や、このようなメモリ集積回路装
置を搭載するシングルチップマイクロコンピュータ等に
も適用できる。この発明は、少なくともアドレス選択Ｍ
ＯＳＦＥＴを含むメモリセルが格子配列されてなるメモ
リアレイと周辺回路とを含む半導体記憶装置ならびにこ
のような半導体記憶装置を含む装置又はシステムに広く
適用できる。

【００６４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、情報蓄積キャパシタ及びア
ドレス選択ＭＯＳＦＥＴを含むダイナミック型メモリセ
ルが格子配列されてなるメモリアレイと、ＣＭＯＳ回路
を基本素子とする周辺回路とを備えるダイナミック型Ｒ
ＡＭ等において、アドレス選択ＭＯＳＦＥＴを、その拡
散層とは異なる導電型のｐ⁺ ゲートを有し、かつ比較的
厚い酸化膜を有するＮチャネルＭＯＳＦＥＴにより構成
するとともに、例えば外部電源電圧より絶対値の小さな
内部電圧を主たる動作電源とするセンスアンプ等の周辺
回路を、その拡散層と同じ導電型のｐ⁺ ゲート及びｎ⁺
ゲートをそれぞれ有し、かつ比較的薄い酸化膜を有する
Ｐチャネル及びＮチャネルＭＯＳＦＥＴにより構成す
る。また、例えば外部電源電圧を主たる動作電源とする
入力バッファ及び出力バッファ等の周辺回路を、その拡
散層と同じ導電型のｐ⁺ ゲート及びｎ⁺ ゲートをそれぞ
れ有し、かつ比較的厚い酸化膜を有するＰチャネル及び
ＮチャネルＭＯＳＦＥＴにより構成する。

【００６５】これにより、ダイナミック型ＲＡＭ等の各
部を構成するＭＯＳＦＥＴのゲート種別及び酸化膜厚を
その用途に応じて最適化することができるため、その接
合リークを増大させることなく、アドレス選択ＭＯＳＦ
ＥＴのしきい値電圧を高くして、メモリセルひいてはダ
イナミック型ＲＡＭ等のリフレッシュ特性を改善できる
とともに、所定のＭＯＳＦＥＴの耐圧破壊を防止しつ
つ、各周辺回路を構成するＰチャネル及びＮチャネルＭ
ＯＳＦＥＴのソース・ドレイン電流を充分に確保して、
その動作を高速化することができ、これによってダイナ
ミック型ＲＡＭ等のさらなる高速化及び低消費電力化を
図ることができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭの一実施例を示す
基板配置図である。

【図３】図１のダイナミック型ＲＡＭに含まれるメモリ
アレイ及びセンスアンプの一実施例を示す部分的な回路
図である。

【図４】図１のダイナミック型ＲＡＭにおけるゲート種
別及び酸化膜厚の使い分けを説明するための一実施例を
示す説明図である。

【図５】図１のダイナミック型ＲＡＭに含まれるメモリ
アレイ及びセンスアンプの一実施例を示す部分的な断面
構造図である。

【図６】図１のダイナミック型ＲＡＭに含まれる他の周
辺回路の一実施例を示す部分的な断面構造図である。

【符号の説明】

ＭＡＲＹ……メモリアレイ、ＸＤ……Ｘアドレスデコー
ダ、ＸＢ……Ｘアドレスバッファ、ＳＡ……センスアン
プ、ＹＤ……Ｙアドレスデコーダ、ＹＢ……Ｙアドレス
バッファ、ＩＯ……データ入出力回路、ＴＧ……タイミ
ング発生回路、ＶＧ……内部電圧発生回路、Ｄ０〜Ｄｊ
……入出力データ又はその入出力端子、ＲＡＳＢ……ロ
ウアドレスストローブ信号又はその入力端子、ＣＡＳＢ
……カラムアドレスストローブ信号又はその入力端子、
ＷＥＢ……ライトイネーブル信号又はその入力端子、Ａ
０〜Ａｉ……アドレス信号又はその入力端子、ＶＤＤ…
…電源電圧又はその入力端子、ＶＳＳ……接地電位又は
その入力端子。ＣＨＩＰ……半導体基板（チップ）、Ｍ
ＡＲＹＬ０及びＭＡＲＹＲ０ないしＭＡＲＹＬ３及びＭ
ＡＲＹＲ３……メモリアレイ、ＰＣ……周辺回路、ＳＡ
０〜ＳＡ３……センスアンプ。ＷＬ０〜ＷＬｍ，ＷＲ０
〜ＷＲｍ……ワード線、ＢＬ０＊〜ＢＬｎ＊，ＢＲ０＊
〜ＢＲｎ＊……相補ビット線、Ｃｓ……情報蓄積キャパ
シタ、Ｑａ……アドレス選択ＭＯＳＦＥＴ、Ｓ０＊〜Ｓ
ｎ＊……センスアンプの各単位増幅回路の相補入出力ノ
ード、ＣＳＰ，ＣＳＮ……コモンソース線、ＣＤ０＊〜
ＣＤｊ＊……相補共通データ線、ＹＳ０〜ＹＳｐ……ビ
ット線選択信号、ＳＨＬ，ＳＨＲ……シェアド制御信
号、ＰＣ……プリチャージ制御信号、ＰＡ……センスア
ンプ駆動制御信号、Ｐ１〜Ｐ３……ＰチャネルＭＯＳＦ
ＥＴ、Ｎ１〜ＮＣ……ＮチャネルＭＯＳＦＥＴ、Ｖ１…
…インバータ、ＨＶ……内部電圧（中間電圧）。Ｍ１〜
Ｍ３……第１層ないし第３層金属配線、ＰＭＯＳ……Ｐ
チャネルＭＯＳＦＥＴ、ＮＭＯＳ……ＮチャネルＭＯＳ
ＦＥＴ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 荻島 淳史 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B024 AA01 AA13 BA07 BA10 BA17 BA29 CA16 CA27 5F048 AB01 AB06 AB07 AB08 AC03 AC10 BA01 BB06 BB07 BB16 5F083 AD42 GA01 GA05 LA03 LA04 LA05 LA06 LA09 LA10 LA30 PR42 PR52 ZA05 ZA07

Claims (5)

【特許請求の範囲】
1. 【請求項１】 Ｐ型不純物が打ち込まれたｐ⁺ ゲートを
   有し、かつ比較的厚い酸化膜を有するＮチャネル型のア
   ドレス選択ＭＯＳＦＥＴを含むダイナミック型メモリセ
   ルが格子配列されてなるメモリアレイと、 上記ｐ⁺ ゲートを有し、かつ比較的薄い酸化膜を有する
   ＰチャネルＭＯＳＦＥＴと、Ｎ型不純物が打ち込まれた
   ｎ⁺ ゲートを有し、かつ比較的薄い酸化膜を有するＮチ
   ャネルＭＯＳＦＥＴとを基本素子とする第１の周辺回路
   とを具備することを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１において、 上記半導体記憶装置は、さらに、上記ｐ⁺ ゲートを有
   し、かつ比較的厚い酸化膜を有するＰチャネルＭＯＳＦ
   ＥＴと、上記ｎ⁺ ゲートを有し、かつ比較的厚い酸化膜
   を有するＮチャネルＭＯＳＦＥＴとを基本素子とする第
   ２の周辺回路を具備するものであることを特徴とする半
   導体記憶装置。
3. 【請求項３】 請求項１又は請求項２において、 上記半導体記憶装置は、さらに、 外部電源電圧をもとに該外部電源電圧よりも絶対値の小
   さな第１の内部電圧と、上記外部電源電圧よりも絶対値
   の大きな第２の内部電圧とを生成する内部電圧発生回路
   を具備するものであって、 上記第１の周辺回路は、上記第１の内部電圧を主たる動
   作電源とし、上記第２の周辺回路は、上記外部電源電圧
   又は上記第２の内部電圧を主たる動作電源とするもので
   あることを特徴とする半導体記憶装置。
4. 【請求項４】 請求項３において、 上記第２の周辺回路は、 センスアンプのシェアドＭＯＳＦＥＴ及びプリチャージ
   ＭＯＳＦＥＴに関する一部と、 Ｘアドレスデコーダのワード線駆動回路に関する一部
   と、 データ入出力回路，タイミング発生回路，Ｘアドレスバ
   ッファならびにＹアドレスバッファの入力段バッファに
   関する一部とをを含むものであり、 上記第１の周辺回路は、 上記センスアンプの上記一部を除く部分と、 上記Ｘアドレスデコーダの上記一部を除く部分と、 Ｙアドレスデコーダと、 上記データ入出力回路，タイミング発生回路，Ｘアドレ
   スバッファならびにＹアドレスバッファの上記一部を除
   く部分とを含むものであることを特徴とする半導体記憶
   装置。
5. 【請求項５】 請求項１，請求項２，請求項３又は請求
   項４において、 上記半導体記憶装置は、ダイナミック型ＲＡＭであっ
   て、その所定の製造工程では、デュアルゲートプロセス
   及び２種ゲート酸化膜厚プロセスが用いられるものであ
   ることを特徴とする半導体記憶装置。