JP2937719B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特にメモリセルからの読み出しデータをセンスする
センスアンプの次段に設けられたデータラッチ回路を有
し、データラッチ回路とデータバスとの間で高速にデー
タ転送を行うデータラッチ付きダイナミック型ランダム
アクセスメモリ（ＤＲＡＭ）に関する。
り、特にメモリセルからの読み出しデータをセンスする
センスアンプの次段に設けられたデータラッチ回路を有
し、データラッチ回路とデータバスとの間で高速にデー
タ転送を行うデータラッチ付きダイナミック型ランダム
アクセスメモリ（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】図１は、データラッチ付きＤＲＡＭの一
般的な構成の一部を示している。このデータラッチ付き
ＤＲＡＭは、通常の汎用ＤＲＡＭのメモリコア部におい
てセンスアンプの次段にデータラッチ回路が設けられた
構成を有する。
般的な構成の一部を示している。このデータラッチ付き
ＤＲＡＭは、通常の汎用ＤＲＡＭのメモリコア部におい
てセンスアンプの次段にデータラッチ回路が設けられた
構成を有する。
【０００３】即ち、１１はアドレスバッファ、１２はロ
ーデコーダ、１３はＤＲＡＭセルアレイ、１４はセンス
アンプ、１５は転送ゲート、１６はデータラッチ回路、
１７はカラムデコーダ、１８はカラム選択ゲート、１９
はデータバス、２０は入／出力バッファ、２１は制御信
号バッファ、２２は内部制御信号発生回路である。
ーデコーダ、１３はＤＲＡＭセルアレイ、１４はセンス
アンプ、１５は転送ゲート、１６はデータラッチ回路、
１７はカラムデコーダ、１８はカラム選択ゲート、１９
はデータバス、２０は入／出力バッファ、２１は制御信
号バッファ、２２は内部制御信号発生回路である。
【０００４】ここで、ＤＲＡＭセルアレイ１３がｍ行ｎ
列構成であるとすると、データラッチ回路１６はｎ個、
つまり、１行分のデータを保持できる個数だけ配列され
ている。この構成は、キャッシュ付きＤＲＡＭにおいて
キャッシュ部が１行ｎ列のデータラッチ回路となってい
るものと類似している。
列構成であるとすると、データラッチ回路１６はｎ個、
つまり、１行分のデータを保持できる個数だけ配列され
ている。この構成は、キャッシュ付きＤＲＡＭにおいて
キャッシュ部が１行ｎ列のデータラッチ回路となってい
るものと類似している。
【０００５】次に、上記データラッチ付きＤＲＡＭの動
作を説明する。読み出し時は、アドレス信号が入力さ
れ、ローデコーダ１２によって選択されたワード線（図
示せず）が活性化されると、そのワード線に対応したＤ
ＲＡＭセル（図示せず）からｎ個のデータ（同一ロー上
のデータ）がセンスアンプ１４に読み出され、ここにラ
ッチされる。さらに、内部制御信号発生回路２２により
発生された制御信号によりセンスアンプ１４とデータラ
ッチ回路１６との間の転送ゲート１５がオンにされ、セ
ンスアンプ１４によりラッチされているデータがデータ
ラッチ回路１６に転送される。そして、データラッチ回
路１６のラッチデータは、カラムデコーダ１７によって
選択されたカラム選択ゲート１８、データバス１９およ
び入／出力バッファ２０を介して外部データバスに出力
される。
作を説明する。読み出し時は、アドレス信号が入力さ
れ、ローデコーダ１２によって選択されたワード線（図
示せず）が活性化されると、そのワード線に対応したＤ
ＲＡＭセル（図示せず）からｎ個のデータ（同一ロー上
のデータ）がセンスアンプ１４に読み出され、ここにラ
ッチされる。さらに、内部制御信号発生回路２２により
発生された制御信号によりセンスアンプ１４とデータラ
ッチ回路１６との間の転送ゲート１５がオンにされ、セ
ンスアンプ１４によりラッチされているデータがデータ
ラッチ回路１６に転送される。そして、データラッチ回
路１６のラッチデータは、カラムデコーダ１７によって
選択されたカラム選択ゲート１８、データバス１９およ
び入／出力バッファ２０を介して外部データバスに出力
される。
【０００６】上記動作において、データがデータラッチ
回路１６に転送された時点で前記転送ゲート１５がオフ
にされることにより、ＤＲＡＭセルアレイ１３／センス
アンプ１４部はデータラッチ回路１６以降とは独立に動
作することが可能になる。
回路１６に転送された時点で前記転送ゲート１５がオフ
にされることにより、ＤＲＡＭセルアレイ１３／センス
アンプ１４部はデータラッチ回路１６以降とは独立に動
作することが可能になる。
【０００７】このことを利用して、データラッチ回路１
６と外部データバスとの間で同一ロー上のデータの授受
が行われている間に、次のローアドレス信号を入力し、
この新たなローアドレスに対応した同一ロー上の新しい
データがＤＲＡＭセルアレイ１３からセンスアンプ１４
に読み出しておけば、データラッチ回路１６から外部デ
ータバスへのラッチデータの転送が終了した時点で転送
ゲート１５を再びオンにしてセンスアンプ１４からデー
タラッチ回路１６へ新しいデータを転送することが可能
になる。
６と外部データバスとの間で同一ロー上のデータの授受
が行われている間に、次のローアドレス信号を入力し、
この新たなローアドレスに対応した同一ロー上の新しい
データがＤＲＡＭセルアレイ１３からセンスアンプ１４
に読み出しておけば、データラッチ回路１６から外部デ
ータバスへのラッチデータの転送が終了した時点で転送
ゲート１５を再びオンにしてセンスアンプ１４からデー
タラッチ回路１６へ新しいデータを転送することが可能
になる。
【０００８】これにより、外部データバスからＤＲＡＭ
を見た場合、ローアドレス入力に対応したデータをＤＲ
ＡＭセルアレイ１３からセンスアンプ１４まで読み出す
のに必要な時間（通常、５０ｎｓ以上）が見掛け上なく
なる。つまり、転送ゲート１５をオンにしてセンスアン
プ１４からデータラッチ回路１６へデータを転送した後
に転送ゲート１５をオフにするのに要する短時間（通
常、１０ｎｓ以内）後に、再びデータラッチ回路１６か
ら新しいデータを読み出せることになるという利点があ
る。
を見た場合、ローアドレス入力に対応したデータをＤＲ
ＡＭセルアレイ１３からセンスアンプ１４まで読み出す
のに必要な時間（通常、５０ｎｓ以上）が見掛け上なく
なる。つまり、転送ゲート１５をオンにしてセンスアン
プ１４からデータラッチ回路１６へデータを転送した後
に転送ゲート１５をオフにするのに要する短時間（通
常、１０ｎｓ以内）後に、再びデータラッチ回路１６か
ら新しいデータを読み出せることになるという利点があ
る。
【０００９】図８は、図１中のＤＲＡＭセルアレイの一
列分に対応するビット線対（ＢＬ、／ＢＬ）、センスア
ンプ１４、転送ゲート１５、データ入／出力線（ＤＬ、
／ＤＬ）、データラッチ回路１６およびカラム選択ゲー
ト１８の従来の構成を示している。
列分に対応するビット線対（ＢＬ、／ＢＬ）、センスア
ンプ１４、転送ゲート１５、データ入／出力線（ＤＬ、
／ＤＬ）、データラッチ回路１６およびカラム選択ゲー
ト１８の従来の構成を示している。
【００１０】図８において、Ｎ１およびＮ２は転送ゲー
ト用のＮＭＯＳトランジスタ、ＸＦＥＲは転送ゲート用
制御信号、Ｎ５およびＮ６はカラム選択ゲート用のＮＭ
ＯＳトランジスタ、ＣＳＬはカラム選択ゲート用制御信
号である。
ト用のＮＭＯＳトランジスタ、ＸＦＥＲは転送ゲート用
制御信号、Ｎ５およびＮ６はカラム選択ゲート用のＮＭ
ＯＳトランジスタ、ＣＳＬはカラム選択ゲート用制御信
号である。
【００１１】データラッチ回路１６として、従来は、図
示のようなスタティック型ラッチ回路が使用されてい
る。このスタティック型ラッチ回路は、ＰＭＯＳトラン
ジスタＰ３、Ｐ４からなるＰ型ラッチ回路と、ＮＭＯＳ
トランジスタＮ３、Ｎ４からなるＮ型ラッチ回路とによ
り構成されている。ＤＢＰはＰ型ラッチ回路用の活性化
信号、／ＤＢＮはＮ型ラッチ回路用の活性化信号であ
る。
示のようなスタティック型ラッチ回路が使用されてい
る。このスタティック型ラッチ回路は、ＰＭＯＳトラン
ジスタＰ３、Ｐ４からなるＰ型ラッチ回路と、ＮＭＯＳ
トランジスタＮ３、Ｎ４からなるＮ型ラッチ回路とによ
り構成されている。ＤＢＰはＰ型ラッチ回路用の活性化
信号、／ＤＢＮはＮ型ラッチ回路用の活性化信号であ
る。
【００１２】このスタティック型ラッチ回路１６は、保
持データが経時的に失われることがないので、ラッチ動
作のリフレッシュが不要であるという利点を有するが、
ＰＭＯＳトランジスタＰ３、Ｐ４およびＮＭＯＳトラン
ジスタＮ３、Ｎ４を用いているので、ＰＭＯＳトランジ
スタ形成用基板領域であるＮウェルとＮＭＯＳトランジ
スタ形成用基板領域であるＰウェルとを電気的に分離す
るための分離領域が必要となり、ＤＲＡＭのチップサイ
ズの大幅な増大をまねく。
持データが経時的に失われることがないので、ラッチ動
作のリフレッシュが不要であるという利点を有するが、
ＰＭＯＳトランジスタＰ３、Ｐ４およびＮＭＯＳトラン
ジスタＮ３、Ｎ４を用いているので、ＰＭＯＳトランジ
スタ形成用基板領域であるＮウェルとＮＭＯＳトランジ
スタ形成用基板領域であるＰウェルとを電気的に分離す
るための分離領域が必要となり、ＤＲＡＭのチップサイ
ズの大幅な増大をまねく。
【００１３】
【発明が解決しようとする課題】上記したように従来の
データラッチ付きＤＲＡＭは、スタティック型ラッチ回
路を使用した場合には、そのＰＭＯＳトランジスタ形成
用ＮウェルとＮＭＯＳトランジスタ形成用Ｐウェルとの
分離領域が必要となり、ＤＲＡＭのチップサイズの大幅
な増大をまねくという問題があった。
データラッチ付きＤＲＡＭは、スタティック型ラッチ回
路を使用した場合には、そのＰＭＯＳトランジスタ形成
用ＮウェルとＮＭＯＳトランジスタ形成用Ｐウェルとの
分離領域が必要となり、ＤＲＡＭのチップサイズの大幅
な増大をまねくという問題があった。
【００１４】本発明は上記の問題点を解決すべくなされ
たもので、ＤＲＡＭのチップサイズの大幅な増大をまね
くおそれがないダイナミック型データラッチ回路を有す
る半導体記憶装置を提供することを目的とする。
たもので、ＤＲＡＭのチップサイズの大幅な増大をまね
くおそれがないダイナミック型データラッチ回路を有す
る半導体記憶装置を提供することを目的とする。
【００１５】また、本発明の他の目的は、ＤＲＡＭのチ
ップサイズの大幅な増大をまねくおそれがなく、かつ、
ラッチデータのリフレッシュ制御が簡単なダイナミック
型データラッチ回路を有する半導体記憶装置を提供する
ことにある。
ップサイズの大幅な増大をまねくおそれがなく、かつ、
ラッチデータのリフレッシュ制御が簡単なダイナミック
型データラッチ回路を有する半導体記憶装置を提供する
ことにある。
【００１６】
【課題を解決するための手段】本発明の半導体記憶装置
は、メモリセルからの読み出しデータをセンスするセン
スアンプの次段に転送ゲートを介して設けられたデータ
ラッチ回路を有し、データラッチ回路とデータバスとの
間で高速にデータ転送を行うデータラッチ付きＤＲＡＭ
において、前記データラッチ回路は、前記転送ゲートの
データラッチ回路側のデータ出力線対間で同一導電型の
２個のＭＯＳトランジスタがクロスカップルされてなる
ダイナミック型データラッチ回路が使用されていること
を特徴とする。
は、メモリセルからの読み出しデータをセンスするセン
スアンプの次段に転送ゲートを介して設けられたデータ
ラッチ回路を有し、データラッチ回路とデータバスとの
間で高速にデータ転送を行うデータラッチ付きＤＲＡＭ
において、前記データラッチ回路は、前記転送ゲートの
データラッチ回路側のデータ出力線対間で同一導電型の
２個のＭＯＳトランジスタがクロスカップルされてなる
ダイナミック型データラッチ回路が使用されていること
を特徴とする。
【００１７】
【作用】データラッチ回路は、同一導電型のＭＯＳトラ
ンジスタが使用されてなり、別の導電型のＭＯＳトラン
ジスタは使用されていないので、異なる導電型のＭＯＳ
トランジスタ相互を電気的に分離するための分離領域が
不要となる。しかも、データラッチ回路は、２個のＭＯ
Ｓトランジスタがクロスカップルされてなる簡単な構成
である。このようなデータラッチ回路は、ＤＲＡＭのチ
ップサイズの大幅な増大をまねくおそれがない。
ンジスタが使用されてなり、別の導電型のＭＯＳトラン
ジスタは使用されていないので、異なる導電型のＭＯＳ
トランジスタ相互を電気的に分離するための分離領域が
不要となる。しかも、データラッチ回路は、２個のＭＯ
Ｓトランジスタがクロスカップルされてなる簡単な構成
である。このようなデータラッチ回路は、ＤＲＡＭのチ
ップサイズの大幅な増大をまねくおそれがない。
【００１８】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係るデータ
ラッチ付きＤＲＡＭの一部を示している。
に説明する。図１は、本発明の第１実施例に係るデータ
ラッチ付きＤＲＡＭの一部を示している。
【００１９】このデータラッチ付きＤＲＡＭにおいて、
１３はダイナミック型メモリセルが行列状に配列された
メモリセルアレイ（ＤＲＡＭセルアレイ）である。１１
はアドレスバッファ、１２はローアドレス信号に応じて
ＤＲＡＭセルアレイ１１中の任意の行を選択するための
ローデコーダである。
１３はダイナミック型メモリセルが行列状に配列された
メモリセルアレイ（ＤＲＡＭセルアレイ）である。１１
はアドレスバッファ、１２はローアドレス信号に応じて
ＤＲＡＭセルアレイ１１中の任意の行を選択するための
ローデコーダである。
【００２０】１４は上記ローデコーダ１１により選択さ
れた行の複数のメモリセルから読み出されたデータをそ
れぞれ検知するための複数のセンスアンプである。１６
はこの複数のセンスアンプ１４にそれぞれ対応して接続
された複数の入／出力データ線対（図２中のＤＬ、／Ｄ
Ｌ）に対応して接続され、この入／出力データ線対のデ
ータをそれぞれラッチするための複数のデータラッチ回
路である。この場合、前記ＤＲＡＭセルアレイ１３がｍ
行ｎ列構成であるとすると、データラッチ回路１６はｎ
個のデータ、つまり、１行分のデータを保持できる個数
（ＤＲＡＭセルアレイの列数と同数）だけ配列されてい
る。
れた行の複数のメモリセルから読み出されたデータをそ
れぞれ検知するための複数のセンスアンプである。１６
はこの複数のセンスアンプ１４にそれぞれ対応して接続
された複数の入／出力データ線対（図２中のＤＬ、／Ｄ
Ｌ）に対応して接続され、この入／出力データ線対のデ
ータをそれぞれラッチするための複数のデータラッチ回
路である。この場合、前記ＤＲＡＭセルアレイ１３がｍ
行ｎ列構成であるとすると、データラッチ回路１６はｎ
個のデータ、つまり、１行分のデータを保持できる個数
（ＤＲＡＭセルアレイの列数と同数）だけ配列されてい
る。
【００２１】１５は上記複数のデータラッチ回路１６と
前記複数のセンスアンプ１４との間で前記入／出力デー
タ線対にそれぞれ対応して挿入された転送ゲート、１８
は上記転送ゲート１５の前記データラッチ回路側の入／
出力データ線対にそれぞれ対応して挿入され、複数のデ
ータラッチ回路１６のうちの任意の一つを選択するため
のカラム選択ゲート、１７はカラムアドレス信号に応じ
て上記カラム選択ゲート１８を制御するためのカラムデ
コーダである。
前記複数のセンスアンプ１４との間で前記入／出力デー
タ線対にそれぞれ対応して挿入された転送ゲート、１８
は上記転送ゲート１５の前記データラッチ回路側の入／
出力データ線対にそれぞれ対応して挿入され、複数のデ
ータラッチ回路１６のうちの任意の一つを選択するため
のカラム選択ゲート、１７はカラムアドレス信号に応じ
て上記カラム選択ゲート１８を制御するためのカラムデ
コーダである。
【００２２】２０は前記カラム選択ゲート１８により選
択されたデータラッチ回路１６との間で入／出力データ
の授受を行う入／出力バッファ、１９はこの入／出力バ
ッファ２０と前記カラム選択ゲート１８とを接続するた
めのデータバスである。
択されたデータラッチ回路１６との間で入／出力データ
の授受を行う入／出力バッファ、１９はこの入／出力バ
ッファ２０と前記カラム選択ゲート１８とを接続するた
めのデータバスである。
【００２３】２１は制御信号バッファ、２２は前記セン
スアンプ１３、転送ゲート１５、データラッチ回路１６
を必要に応じて制御するための内部制御信号を発生する
内部制御信号発生回路である。
スアンプ１３、転送ゲート１５、データラッチ回路１６
を必要に応じて制御するための内部制御信号を発生する
内部制御信号発生回路である。
【００２４】図２は、図１中のＤＲＡＭセルアレイの一
列分に対応するビット線対（ＢＬ、／ＢＬ）、センスア
ンプ１４、転送ゲート１５、データ入／出力線（ＤＬ、
／ＤＬ）、データラッチ回路１６およびカラム選択ゲー
ト１８および負荷回路２３の構成の一例を示しており、
上記データラッチ回路として、本実施例においてはダイ
ナミック型データラッチ回路１６ａが使用されている。
列分に対応するビット線対（ＢＬ、／ＢＬ）、センスア
ンプ１４、転送ゲート１５、データ入／出力線（ＤＬ、
／ＤＬ）、データラッチ回路１６およびカラム選択ゲー
ト１８および負荷回路２３の構成の一例を示しており、
上記データラッチ回路として、本実施例においてはダイ
ナミック型データラッチ回路１６ａが使用されている。
【００２５】図２において、Ｎ１およびＮ２は転送ゲー
ト用のＮＭＯＳトランジスタ、ＸＦＥＲは転送ゲート用
制御信号、Ｎ５およびＮ６はカラム選択ゲート用のＮＭ
ＯＳトランジスタ、ＣＳＬはカラム選択ゲート用制御信
号である。
ト用のＮＭＯＳトランジスタ、ＸＦＥＲは転送ゲート用
制御信号、Ｎ５およびＮ６はカラム選択ゲート用のＮＭ
ＯＳトランジスタ、ＣＳＬはカラム選択ゲート用制御信
号である。
【００２６】前記負荷回路２３は、電源電位（ＶCC）ノ
ードと前記カラム選択ゲート１８のデータバス側のデー
タ入／出力線対との間に接続された例えばＮＭＯＳトラ
ンジスタＮ７およびＮ８からなり、このトランジスタＮ
７およびＮ８のゲートに負荷制御信号ＬＤＥが印加され
ることにより、外部からインピーダンスの制御が可能に
なっている。
ードと前記カラム選択ゲート１８のデータバス側のデー
タ入／出力線対との間に接続された例えばＮＭＯＳトラ
ンジスタＮ７およびＮ８からなり、このトランジスタＮ
７およびＮ８のゲートに負荷制御信号ＬＤＥが印加され
ることにより、外部からインピーダンスの制御が可能に
なっている。
【００２７】前記ダイナミック型ラッチ回路１６ａは、
２個のＮＭＯＳトランジスタＮ３およびＮ４がデータ入
／出力線対ＤＬ、／ＤＬ間でクロスカップルされてい
る。即ち、ＮＭＯＳトランジスタＮ３、Ｎ４は、各ドレ
インが対応してデータ入／出力線ＤＬ、／ＤＬに接続さ
れ、各ゲートが対応して互いのドレインに交差接続さ
れ、各ソースは接地電位（ＶSS）ノードに接続されてい
る。
２個のＮＭＯＳトランジスタＮ３およびＮ４がデータ入
／出力線対ＤＬ、／ＤＬ間でクロスカップルされてい
る。即ち、ＮＭＯＳトランジスタＮ３、Ｎ４は、各ドレ
インが対応してデータ入／出力線ＤＬ、／ＤＬに接続さ
れ、各ゲートが対応して互いのドレインに交差接続さ
れ、各ソースは接地電位（ＶSS）ノードに接続されてい
る。
【００２８】ところで、前記ダイナミック型ラッチ回路
１６ａは、保持データが経時的に失われるので、ＤＲＡ
Ｍセルと同様に、ラッチデータのリフレッシュ（再ラッ
チ動作）を必要とする。このラッチデータのリフレッシ
ュを行うために、図２の回路構成では、２種類の方式で
実現することが可能である。
１６ａは、保持データが経時的に失われるので、ＤＲＡ
Ｍセルと同様に、ラッチデータのリフレッシュ（再ラッ
チ動作）を必要とする。このラッチデータのリフレッシ
ュを行うために、図２の回路構成では、２種類の方式で
実現することが可能である。
【００２９】ラッチデータのリフレッシュを行う第１の
方式は、データラッチ回路１６ａのリフレッシュ動作に
際して、センスアンプ１４によりラッチされているデー
タを一旦破棄し、それまでラッチされていたデータと同
じローアドレスのデータをＤＲＡＭセルアレイ１３から
ビット線対ＢＬ、／ＢＬに読み出してセンスアンプ１４
によりラッチさせる。これにより、ＤＲＡＭセルアレイ
１３のメモリセル（図示せず）に対する通常のリフレッ
シュが行われる。
方式は、データラッチ回路１６ａのリフレッシュ動作に
際して、センスアンプ１４によりラッチされているデー
タを一旦破棄し、それまでラッチされていたデータと同
じローアドレスのデータをＤＲＡＭセルアレイ１３から
ビット線対ＢＬ、／ＢＬに読み出してセンスアンプ１４
によりラッチさせる。これにより、ＤＲＡＭセルアレイ
１３のメモリセル（図示せず）に対する通常のリフレッ
シュが行われる。
【００３０】次に、転送ゲート用制御信号ＸＦＥＲをＶ
CC（“Ｈ”レベル）にして転送ゲート用のＭＯＳトラン
ジスタＮ１、Ｎ２をオン状態に制御することにより、セ
ンスアンプ１４によりラッチされたデータをデータラッ
チ回路１６ａに書込み制御するように内部制御信号発生
回路（図１中の２２）を構成しておく。
CC（“Ｈ”レベル）にして転送ゲート用のＭＯＳトラン
ジスタＮ１、Ｎ２をオン状態に制御することにより、セ
ンスアンプ１４によりラッチされたデータをデータラッ
チ回路１６ａに書込み制御するように内部制御信号発生
回路（図１中の２２）を構成しておく。
【００３１】この時、カラム選択ゲート用制御信号ＣＳ
Ｌを“Ｌ”レベルにしてカラム選択ゲート用のＭＯＳト
ランジスタＮ５、Ｎ６をオフ状態に制御しておくことに
より、データラッチ回路１６とデータバス１９とを分離
しておくものとする。
Ｌを“Ｌ”レベルにしてカラム選択ゲート用のＭＯＳト
ランジスタＮ５、Ｎ６をオフ状態に制御しておくことに
より、データラッチ回路１６とデータバス１９とを分離
しておくものとする。
【００３２】これにより、ダイナミック型ラッチ回路１
６ａにおける第１のデータ記憶保持ノードＤ（ＮＭＯＳ
トランジスタＮ３のドレイン）および第２のデータ記憶
保持ノード／Ｄ（ＮＭＯＳトランジスタＮ４のドレイ
ン）のうちの高レベル側のノードの電位は、ＶCC−ＶTN
1 （ＶTN1 は転送ゲート用のＭＯＳトランジスタＮ１、
Ｎ２のゲート閾値電圧）まで充電される。
６ａにおける第１のデータ記憶保持ノードＤ（ＮＭＯＳ
トランジスタＮ３のドレイン）および第２のデータ記憶
保持ノード／Ｄ（ＮＭＯＳトランジスタＮ４のドレイ
ン）のうちの高レベル側のノードの電位は、ＶCC−ＶTN
1 （ＶTN1 は転送ゲート用のＭＯＳトランジスタＮ１、
Ｎ２のゲート閾値電圧）まで充電される。
【００３３】なお、上記リフレッシュ動作の終了後にセ
ンスアンプ１４によりそれまでラッチしていた元のデー
タを再びラッチさせたい場合には、それまでラッチされ
ていたデータと同じローアドレスのデータをＤＲＡＭセ
ルアレイ１３からビット線対ＢＬ、／ＢＬに読み出して
センスアンプ１４によりラッチさせればよい。
ンスアンプ１４によりそれまでラッチしていた元のデー
タを再びラッチさせたい場合には、それまでラッチされ
ていたデータと同じローアドレスのデータをＤＲＡＭセ
ルアレイ１３からビット線対ＢＬ、／ＢＬに読み出して
センスアンプ１４によりラッチさせればよい。
【００３４】また、ダイナミック型ラッチ回路１６ａの
２個のＮＭＯＳトランジスタＮ３、Ｎ４の各ソースにラ
ッチ制御信号（図示せず）を印加するように変更する場
合には、データラッチ動作時にラッチ制御信号を“Ｌ”
レベルにすればよい。つまり、ラッチデータのリフレッ
シュに際しては、ラッチ制御信号を“Ｌ”レベルに固定
したままにしておけばよく、あるいは、転送ゲート用の
ＭＯＳトランジスタＮ１、Ｎ２をオン状態に制御すると
同時にラッチ制御信号を一旦“Ｈ”レベルにしてデータ
ラッチ回路１６ａを非活性状態にし、センスアンプ１４
によりラッチされたデータがデータラッチ回路１６ａに
転送されてからラッチ制御信号を“Ｌ”レベルに戻して
データをラッチさせるように制御してもよい。
２個のＮＭＯＳトランジスタＮ３、Ｎ４の各ソースにラ
ッチ制御信号（図示せず）を印加するように変更する場
合には、データラッチ動作時にラッチ制御信号を“Ｌ”
レベルにすればよい。つまり、ラッチデータのリフレッ
シュに際しては、ラッチ制御信号を“Ｌ”レベルに固定
したままにしておけばよく、あるいは、転送ゲート用の
ＭＯＳトランジスタＮ１、Ｎ２をオン状態に制御すると
同時にラッチ制御信号を一旦“Ｈ”レベルにしてデータ
ラッチ回路１６ａを非活性状態にし、センスアンプ１４
によりラッチされたデータがデータラッチ回路１６ａに
転送されてからラッチ制御信号を“Ｌ”レベルに戻して
データをラッチさせるように制御してもよい。
【００３５】ラッチデータのリフレッシュを行う第２の
方式は、データラッチ回路１６ａのリフレッシュ動作に
際して、負荷制御信号ＬＤＥをＶCC（“Ｈ”レベル）に
して負荷回路２３を低インピーダンス状態に制御し、カ
ラム選択ゲート用のＭＯＳトランジスタＮ５、Ｎ６をオ
ン状態に制御することにより、ＶCCノードから負荷素子
用のＮＭＯＳトランジスタＮ７、Ｎ８およびカラム選択
ゲート用のＭＯＳトランジスタＮ５、Ｎ６を通してデー
タラッチ回路１６ａに電流を流し込み、第１または第２
のデータ記憶保持ノードＤ、／Ｄのうちの高レベル側の
ノードの電位を充電するように内部制御信号発生回路
（図１中の２２）を構成しておく。
方式は、データラッチ回路１６ａのリフレッシュ動作に
際して、負荷制御信号ＬＤＥをＶCC（“Ｈ”レベル）に
して負荷回路２３を低インピーダンス状態に制御し、カ
ラム選択ゲート用のＭＯＳトランジスタＮ５、Ｎ６をオ
ン状態に制御することにより、ＶCCノードから負荷素子
用のＮＭＯＳトランジスタＮ７、Ｎ８およびカラム選択
ゲート用のＭＯＳトランジスタＮ５、Ｎ６を通してデー
タラッチ回路１６ａに電流を流し込み、第１または第２
のデータ記憶保持ノードＤ、／Ｄのうちの高レベル側の
ノードの電位を充電するように内部制御信号発生回路
（図１中の２２）を構成しておく。
【００３６】この時、転送ゲート用制御信号ＸＦＥＲを
“Ｌ”レベルにして転送ゲート用のＭＯＳトランジスタ
Ｎ１、Ｎ２をオフ状態に制御することにより、データラ
ッチ回路１６ａとセンスアンプ１４とを分離しておくも
のとする。これにより、ＤＲＡＭセルアレイ１３のリフ
レッシュ動作とデータラッチ回路１６ａのリフレッシュ
動作とを独立に行わせることが可能になる。
“Ｌ”レベルにして転送ゲート用のＭＯＳトランジスタ
Ｎ１、Ｎ２をオフ状態に制御することにより、データラ
ッチ回路１６ａとセンスアンプ１４とを分離しておくも
のとする。これにより、ＤＲＡＭセルアレイ１３のリフ
レッシュ動作とデータラッチ回路１６ａのリフレッシュ
動作とを独立に行わせることが可能になる。
【００３７】これにより、ダイナミック型ラッチ回路１
６ａにおける２つのデータ記憶保持ノードＤ、／Ｄのう
ちの高レベル側のノードの電位は、ＶCC−ＶTN3 −ＶTN
2 （ＶTN3 は負荷素子用のＭＯＳトランジスタＮ７、Ｎ
８のゲート閾値電圧、ＶTN2 はカラム選択ゲート用のＭ
ＯＳトランジスタＮ５、Ｎ６のゲート閾値電圧）まで充
電される。
６ａにおける２つのデータ記憶保持ノードＤ、／Ｄのう
ちの高レベル側のノードの電位は、ＶCC−ＶTN3 −ＶTN
2 （ＶTN3 は負荷素子用のＭＯＳトランジスタＮ７、Ｎ
８のゲート閾値電圧、ＶTN2 はカラム選択ゲート用のＭ
ＯＳトランジスタＮ５、Ｎ６のゲート閾値電圧）まで充
電される。
【００３８】以上述べたラッチデータのリフレッシュを
行う２つの方式のうち、特に第２の方式は、データラッ
チ回路１６ａにラッチされているデータと同じローアド
レスのデータをＤＲＡＭセルアレイ１３から予め読み出
してセンスアンプ１４によりラッチさせておく必要がな
いので、リフレッシュ制御が簡単であり、システム動作
設計上の自由度が大きなる。
行う２つの方式のうち、特に第２の方式は、データラッ
チ回路１６ａにラッチされているデータと同じローアド
レスのデータをＤＲＡＭセルアレイ１３から予め読み出
してセンスアンプ１４によりラッチさせておく必要がな
いので、リフレッシュ制御が簡単であり、システム動作
設計上の自由度が大きなる。
【００３９】上記実施例のデータラッチ付きＤＲＡＭに
よれば、データラッチ回路１６ａは、同一導電型のＭＯ
ＳトランジスタＮ３、Ｎ４が使用されてなり、別の導電
型のＭＯＳトランジスタは使用されていないので、異な
る導電型のＭＯＳトランジスタ相互を電気的に分離する
ための分離領域が不要となる。しかも、上記データラッ
チ回路１６ａは、２個のＭＯＳトランジスタＮ３、Ｎ４
がクロスカップルされてなる簡単な構成である。従っ
て、ＤＲＡＭのチップサイズの大幅な増大をまねくおそ
れがない。
よれば、データラッチ回路１６ａは、同一導電型のＭＯ
ＳトランジスタＮ３、Ｎ４が使用されてなり、別の導電
型のＭＯＳトランジスタは使用されていないので、異な
る導電型のＭＯＳトランジスタ相互を電気的に分離する
ための分離領域が不要となる。しかも、上記データラッ
チ回路１６ａは、２個のＭＯＳトランジスタＮ３、Ｎ４
がクロスカップルされてなる簡単な構成である。従っ
て、ＤＲＡＭのチップサイズの大幅な増大をまねくおそ
れがない。
【００４０】なお、前記第１の方式によりラッチデータ
のリフレッシュ動作を行う際、転送ゲート用のＭＯＳト
ランジスタＮ１、Ｎ２のゲート電位をＶCCより高い電位
（例えばＶCC＋ＶTN1 ）に昇圧するように内部制御信号
発生回路により制御すれば、型ラッチ回路１６ａにおけ
る２つのデータ記憶保持ノードＤ、／Ｄのうちの高レベ
ル側のノードの電位がＶCCとなり、書込みマージンが向
上する。
のリフレッシュ動作を行う際、転送ゲート用のＭＯＳト
ランジスタＮ１、Ｎ２のゲート電位をＶCCより高い電位
（例えばＶCC＋ＶTN1 ）に昇圧するように内部制御信号
発生回路により制御すれば、型ラッチ回路１６ａにおけ
る２つのデータ記憶保持ノードＤ、／Ｄのうちの高レベ
ル側のノードの電位がＶCCとなり、書込みマージンが向
上する。
【００４１】また、前記第２の方式によりラッチデータ
のリフレッシュ動作を行う際、カラム選択ゲート用のＭ
ＯＳトランジスタＮ５、Ｎ６のゲート電位をＶCCより高
い電位に昇圧するように内部制御信号発生回路により制
御すれば、ラッチ回路１６ａにおける２つのデータ記憶
保持ノードＤ、／Ｄのうちの高レベル側のノードの電位
が前記ＶCC−ＶTN3 −ＶTN2 より高くなり、書込みマー
ジンが向上する。
のリフレッシュ動作を行う際、カラム選択ゲート用のＭ
ＯＳトランジスタＮ５、Ｎ６のゲート電位をＶCCより高
い電位に昇圧するように内部制御信号発生回路により制
御すれば、ラッチ回路１６ａにおける２つのデータ記憶
保持ノードＤ、／Ｄのうちの高レベル側のノードの電位
が前記ＶCC−ＶTN3 −ＶTN2 より高くなり、書込みマー
ジンが向上する。
【００４２】なお、本発明は上記実施例に限られるもの
ではなく、図３乃至図７に示すように実施することが可
能である。図３は、図２の回路の一変形例を示してい
る。
ではなく、図３乃至図７に示すように実施することが可
能である。図３は、図２の回路の一変形例を示してい
る。
【００４３】この回路は、図２の回路と比べて、負荷回
路２３ｂにおける負荷素子用の２個のＭＯＳトランジス
タとしてＰＭＯＳトランジスタＰ７、Ｐ８が用いられて
いる点が異なり、その他は同じであるので図２中と同一
符号を付している。
路２３ｂにおける負荷素子用の２個のＭＯＳトランジス
タとしてＰＭＯＳトランジスタＰ７、Ｐ８が用いられて
いる点が異なり、その他は同じであるので図２中と同一
符号を付している。
【００４４】この回路の動作は、図２の回路の動作と比
べて、ラッチデータのリフレッシュを行う第２の方式に
おける動作が若干異なり、その他は同じである。即ち、
ラッチデータのリフレッシュを行う第２の方式におい
て、ダイナミック型ラッチ回路１６ａにおける２つのデ
ータ記憶保持ノードＤ、／Ｄのうちの高レベル側のノー
ドの電位がＶCC−ＶTN2 まで充電される（前記ＶCC−Ｖ
TN3 −ＶTN2 より高い）ので、上記高レベル側のノード
の書込みマージンが図２の回路と比べて大きいという利
点がある。この場合、前記したようにカラム選択ゲート
用のＭＯＳトランジスタＮ５、Ｎ６のゲート電位をＶCC
より高い電位に昇圧するように制御すれば、上記高レベ
ル側のノードの書込みマージンが一層大きくなるという
利点がある。
べて、ラッチデータのリフレッシュを行う第２の方式に
おける動作が若干異なり、その他は同じである。即ち、
ラッチデータのリフレッシュを行う第２の方式におい
て、ダイナミック型ラッチ回路１６ａにおける２つのデ
ータ記憶保持ノードＤ、／Ｄのうちの高レベル側のノー
ドの電位がＶCC−ＶTN2 まで充電される（前記ＶCC−Ｖ
TN3 −ＶTN2 より高い）ので、上記高レベル側のノード
の書込みマージンが図２の回路と比べて大きいという利
点がある。この場合、前記したようにカラム選択ゲート
用のＭＯＳトランジスタＮ５、Ｎ６のゲート電位をＶCC
より高い電位に昇圧するように制御すれば、上記高レベ
ル側のノードの書込みマージンが一層大きくなるという
利点がある。
【００４５】図４は、図２の回路の他の変形例を示して
いる。この回路は、図２の回路と比べて、データラッチ
回路１６ｂの構成、負荷回路２３がカラム選択ゲート１
８のデータラッチ回路側に位置するデータ入／出力線対
ＤＬ、／ＤＬに接続されている点が異なり、その他は同
じであるので図２中と同一符号を付している。
いる。この回路は、図２の回路と比べて、データラッチ
回路１６ｂの構成、負荷回路２３がカラム選択ゲート１
８のデータラッチ回路側に位置するデータ入／出力線対
ＤＬ、／ＤＬに接続されている点が異なり、その他は同
じであるので図２中と同一符号を付している。
【００４６】上記データラッチ回路１６ｂは、各ドレイ
ンが対応してデータ入／出力線ＤＬ、／ＤＬに接続さ
れ、各ゲートにラッチ制御信号ＬＥが与えられる第１の
アクセス用のＮＭＯＳトランジスタＮ１１および第２の
アクセス用のＮＭＯＳトランジスタＮ１２と、各ドレイ
ンが対応して上記２個のＮＭＯＳトランジスタＮ１１、
Ｎ１２の各ソースに接続され、各ソースがＶSSノードに
接続され、各ゲートが対応して互いのドレインに交差接
続されている第１のドライバ用のＮＭＯＳトランジスタ
Ｎ１３および第２のドライバ用のＮＭＯＳトランジスタ
Ｎ１４とからなる。
ンが対応してデータ入／出力線ＤＬ、／ＤＬに接続さ
れ、各ゲートにラッチ制御信号ＬＥが与えられる第１の
アクセス用のＮＭＯＳトランジスタＮ１１および第２の
アクセス用のＮＭＯＳトランジスタＮ１２と、各ドレイ
ンが対応して上記２個のＮＭＯＳトランジスタＮ１１、
Ｎ１２の各ソースに接続され、各ソースがＶSSノードに
接続され、各ゲートが対応して互いのドレインに交差接
続されている第１のドライバ用のＮＭＯＳトランジスタ
Ｎ１３および第２のドライバ用のＮＭＯＳトランジスタ
Ｎ１４とからなる。
【００４７】次に、図４の回路の動作について説明す
る。データ読み出し時には、転送ゲート１５をオフに
し、カラム選択を行い、データラッチ回路１６ｂを活性
化し、負荷回路２３をオン状態に制御する。この際、デ
ータラッチ回路１６ｂからのデータ読み出しは、スタテ
ィックＲＡＭにおけるセルデータの読み出しと同様に、
データラッチ回路１６ｂのドライバ用トランジスタＮ１
３およびＮ１４によるデータ入／出力線対ＤＬ、／ＤＬ
の電流駆動によって行われる。
る。データ読み出し時には、転送ゲート１５をオフに
し、カラム選択を行い、データラッチ回路１６ｂを活性
化し、負荷回路２３をオン状態に制御する。この際、デ
ータラッチ回路１６ｂからのデータ読み出しは、スタテ
ィックＲＡＭにおけるセルデータの読み出しと同様に、
データラッチ回路１６ｂのドライバ用トランジスタＮ１
３およびＮ１４によるデータ入／出力線対ＤＬ、／ＤＬ
の電流駆動によって行われる。
【００４８】データ書込み時には、転送ゲート１５をオ
ンにし、カラム選択を行い、データラッチ回路１６ｂを
活性化し、負荷回路２３をオフ状態に制御する。そし
て、入／出力バッファ２０側からデータバス１９を介し
てデータラッチ回路１６ｂにデータをに書込む。
ンにし、カラム選択を行い、データラッチ回路１６ｂを
活性化し、負荷回路２３をオフ状態に制御する。そし
て、入／出力バッファ２０側からデータバス１９を介し
てデータラッチ回路１６ｂにデータをに書込む。
【００４９】ラッチデータのリフレッシュ動作に際して
は、転送ゲート１５をオフにし、データラッチ回路１６
ｂを活性化し、負荷回路２３をオン状態に制御すれば、
データラッチ回路１６ｂにおける２つのデータ記憶保持
ノードＤ、／Ｄのうちの高レベル側のノードの電位は、
高レベル側データ入／出力線の電位より高レベル側のア
クセス用トランジスタのゲート閾値電圧だけ低い電位ま
で吊り上げられる。つまり、前記したデータ読み出し時
には、自動的にラッチデータのリフレッシュ動作が行わ
れる。
は、転送ゲート１５をオフにし、データラッチ回路１６
ｂを活性化し、負荷回路２３をオン状態に制御すれば、
データラッチ回路１６ｂにおける２つのデータ記憶保持
ノードＤ、／Ｄのうちの高レベル側のノードの電位は、
高レベル側データ入／出力線の電位より高レベル側のア
クセス用トランジスタのゲート閾値電圧だけ低い電位ま
で吊り上げられる。つまり、前記したデータ読み出し時
には、自動的にラッチデータのリフレッシュ動作が行わ
れる。
【００５０】上記したように図４の回路に対するリフレ
ッシュ制御は、非常に簡単であるだけでなく、転送ゲー
ト１５を閉じた状態でＤＲＡＭセルアレイ１３／センス
アンプ１４部とは独立に行うことができるので、メモリ
のシステム動作設計上の自由度が大きくなる。
ッシュ制御は、非常に簡単であるだけでなく、転送ゲー
ト１５を閉じた状態でＤＲＡＭセルアレイ１３／センス
アンプ１４部とは独立に行うことができるので、メモリ
のシステム動作設計上の自由度が大きくなる。
【００５１】つまり、図２の回路を参照して前述したラ
ッチデータのリフレッシュを行う第１の方式と比べて、
ラッチデータのリフレッシュ動作に際してセンスアンプ
１４によりラッチされているデータを一旦破棄する必要
がなくなり、ラッチデータのリフレッシュが終了してか
ら直ぐに転送ゲート１５を開き、センスアンプ１４のデ
ータをデータラッチ回路１６ｂに転送する動作が可能に
なる。
ッチデータのリフレッシュを行う第１の方式と比べて、
ラッチデータのリフレッシュ動作に際してセンスアンプ
１４によりラッチされているデータを一旦破棄する必要
がなくなり、ラッチデータのリフレッシュが終了してか
ら直ぐに転送ゲート１５を開き、センスアンプ１４のデ
ータをデータラッチ回路１６ｂに転送する動作が可能に
なる。
【００５２】上記した図４の回路を使用する場合にも、
前記実施例のデータラッチ付きＤＲＡＭと同様に、デー
タラッチ回路１６ｂは、同一導電型のＭＯＳトランジス
タＮ１１〜Ｎ１４からなるので、ＤＲＡＭのチップサイ
ズの大幅な増大をまねくおそれがない。
前記実施例のデータラッチ付きＤＲＡＭと同様に、デー
タラッチ回路１６ｂは、同一導電型のＭＯＳトランジス
タＮ１１〜Ｎ１４からなるので、ＤＲＡＭのチップサイ
ズの大幅な増大をまねくおそれがない。
【００５３】図５は、図４の回路の変形例を示してい
る。この回路は、図４の回路と比べて、転送ゲート１５
ｃ用のＭＯＳトランジスタ、データラッチ回路１６ｃ用
のＭＯＳトランジスタ、カラム選択ゲート１８ｃ用のＭ
ＯＳトランジスタおよび負荷回路２３ｃ用のＭＯＳトラ
ンジスタとして、それぞれＰＭＯＳトランジスタが用い
られており、これに対応して、データラッチ回路１６ｃ
がＶccノードとデータ入／出力線対ＤＬ、／ＤＬとの間
に接続され、負荷回路２３ｃがデータ入／出力線対とＶ
ssノードとの間に接続されており、それぞれの制御信号
の活性／非活性レベルが反転している点が異なり、その
他は同じであるので図４中と同一符号を付している。
る。この回路は、図４の回路と比べて、転送ゲート１５
ｃ用のＭＯＳトランジスタ、データラッチ回路１６ｃ用
のＭＯＳトランジスタ、カラム選択ゲート１８ｃ用のＭ
ＯＳトランジスタおよび負荷回路２３ｃ用のＭＯＳトラ
ンジスタとして、それぞれＰＭＯＳトランジスタが用い
られており、これに対応して、データラッチ回路１６ｃ
がＶccノードとデータ入／出力線対ＤＬ、／ＤＬとの間
に接続され、負荷回路２３ｃがデータ入／出力線対とＶ
ssノードとの間に接続されており、それぞれの制御信号
の活性／非活性レベルが反転している点が異なり、その
他は同じであるので図４中と同一符号を付している。
【００５４】この回路も、図４の回路を参照して前述し
た動作に準じて、リフレッシュ制御を非常に簡単に行う
ことが可能であり、メモリのシステム動作設計上の自由
度が大きくなり、ＤＲＡＭのチップサイズの大幅な増大
をまねくおそれがない。
た動作に準じて、リフレッシュ制御を非常に簡単に行う
ことが可能であり、メモリのシステム動作設計上の自由
度が大きくなり、ＤＲＡＭのチップサイズの大幅な増大
をまねくおそれがない。
【００５５】図６は、図４の回路の他の変形例を示して
いる。この回路は、図４の回路と比べて、データラッチ
回路１６ａの構成が異なり、その他は同じであるので図
２中と同一符号を付している。
いる。この回路は、図４の回路と比べて、データラッチ
回路１６ａの構成が異なり、その他は同じであるので図
２中と同一符号を付している。
【００５６】上記データラッチ回路１６ａは、図４の回
路に示したデータラッチ回路１６ａと同様に、ドライバ
用の２個のＮＭＯＳトランジスタＮ３およびＮ４がデー
タ入／出力線対ＤＬ、／ＤＬに交差接続されており、こ
のドライバ用のトランジスタＮ３、Ｎ４は、負荷回路２
３における負荷用のＮＭＯＳトランジスタＮ７、Ｎ８よ
りも大きな駆動力を有するように設計されている。
路に示したデータラッチ回路１６ａと同様に、ドライバ
用の２個のＮＭＯＳトランジスタＮ３およびＮ４がデー
タ入／出力線対ＤＬ、／ＤＬに交差接続されており、こ
のドライバ用のトランジスタＮ３、Ｎ４は、負荷回路２
３における負荷用のＮＭＯＳトランジスタＮ７、Ｎ８よ
りも大きな駆動力を有するように設計されている。
【００５７】次に、図６の回路の動作について説明す
る。データ読み出し時には、転送ゲート１５をオフに
し、カラム選択を行い、データラッチ回路１６ａを活性
化し、負荷回路２３をオン状態に制御する。この際、デ
ータラッチ回路１６ａからのデータ読み出しは、図４の
回路における読み出し動作と同様に、データラッチ回路
１６ａのドライバ用トランジスタＮ３およびＮ４による
データ入／出力線対ＤＬ、／ＤＬの電流駆動によって行
われる。
る。データ読み出し時には、転送ゲート１５をオフに
し、カラム選択を行い、データラッチ回路１６ａを活性
化し、負荷回路２３をオン状態に制御する。この際、デ
ータラッチ回路１６ａからのデータ読み出しは、図４の
回路における読み出し動作と同様に、データラッチ回路
１６ａのドライバ用トランジスタＮ３およびＮ４による
データ入／出力線対ＤＬ、／ＤＬの電流駆動によって行
われる。
【００５８】データ書込み時には、転送ゲート１５をオ
ンにし、カラム選択を行い、データラッチ回路１６ａを
活性化し、負荷回路２３をオフ状態に制御する。そし
て、入／出力バッファ２０側からデータバス１９を介し
てデータラッチ回路１６ａにデータを書込む。
ンにし、カラム選択を行い、データラッチ回路１６ａを
活性化し、負荷回路２３をオフ状態に制御する。そし
て、入／出力バッファ２０側からデータバス１９を介し
てデータラッチ回路１６ａにデータを書込む。
【００５９】ラッチデータのリフレッシュ動作に際して
は、転送ゲート１５をオフにし、データラッチ回路１６
ａを活性化し、負荷回路２３をオン状態に制御すれば、
データラッチ回路１６ａにおける２つのデータ記憶保持
ノードＤ、／Ｄのうちの高レベル側のノードの電位は、
負荷回路２３により、Ｖccより負荷素子用ＮＭＯＳトラ
ンジスタＮ７、Ｎ８のゲート閾値電圧だけ低い電位まで
吊り上げられる。
は、転送ゲート１５をオフにし、データラッチ回路１６
ａを活性化し、負荷回路２３をオン状態に制御すれば、
データラッチ回路１６ａにおける２つのデータ記憶保持
ノードＤ、／Ｄのうちの高レベル側のノードの電位は、
負荷回路２３により、Ｖccより負荷素子用ＮＭＯＳトラ
ンジスタＮ７、Ｎ８のゲート閾値電圧だけ低い電位まで
吊り上げられる。
【００６０】上記したように図６の回路においても、図
４の回路と同様に、リフレッシュ制御は非常に簡単であ
るだけでなく、転送ゲート１５を閉じた状態でＤＲＡＭ
セルアレイ１３／センスアンプ１４部とは独立に行うこ
とができるので、メモリのシステム動作設計上の自由度
が大きくなり、ＤＲＡＭのチップサイズの大幅な増大を
まねくおそれがない。
４の回路と同様に、リフレッシュ制御は非常に簡単であ
るだけでなく、転送ゲート１５を閉じた状態でＤＲＡＭ
セルアレイ１３／センスアンプ１４部とは独立に行うこ
とができるので、メモリのシステム動作設計上の自由度
が大きくなり、ＤＲＡＭのチップサイズの大幅な増大を
まねくおそれがない。
【００６１】図７は、図６の回路の変形例を示してい
る。この回路は、図６の回路と比べて、転送ゲート１５
ｃ用のＭＯＳトランジスタ、データラッチ回路１６ｄ用
のＭＯＳトランジスタ、カラム選択ゲート１８ｃ用のＭ
ＯＳトランジスタおよび負荷回路２３ｃ用のＭＯＳトラ
ンジスタとして、それぞれＰＭＯＳトランジスタが用い
られており、これに対応して、データラッチ回路１６ｄ
がＶccノードとデータ入／出力線対ＤＬ、／ＤＬとの間
に接続され、負荷回路２３ｃがデータ入／出力線対Ｄ
Ｌ、／ＤＬとＶssノードとの間に接続されており、それ
ぞれの制御信号の活性／非活性レベルが反転している点
が異なり、その他は同じであるので図６中と同一符号を
付している。
る。この回路は、図６の回路と比べて、転送ゲート１５
ｃ用のＭＯＳトランジスタ、データラッチ回路１６ｄ用
のＭＯＳトランジスタ、カラム選択ゲート１８ｃ用のＭ
ＯＳトランジスタおよび負荷回路２３ｃ用のＭＯＳトラ
ンジスタとして、それぞれＰＭＯＳトランジスタが用い
られており、これに対応して、データラッチ回路１６ｄ
がＶccノードとデータ入／出力線対ＤＬ、／ＤＬとの間
に接続され、負荷回路２３ｃがデータ入／出力線対Ｄ
Ｌ、／ＤＬとＶssノードとの間に接続されており、それ
ぞれの制御信号の活性／非活性レベルが反転している点
が異なり、その他は同じであるので図６中と同一符号を
付している。
【００６２】この回路も、図６の回路を参照して前述し
た動作に準じて、リフレッシュ制御を非常に簡単に行う
ことが可能であり、メモリのシステム動作設計上の自由
度が大きくなり、ＤＲＡＭのチップサイズの大幅な増大
をまねくおそれがない。
た動作に準じて、リフレッシュ制御を非常に簡単に行う
ことが可能であり、メモリのシステム動作設計上の自由
度が大きくなり、ＤＲＡＭのチップサイズの大幅な増大
をまねくおそれがない。
【００６３】
【発明の効果】上述したように本発明によれば、ＤＲＡ
Ｍのチップサイズの大幅な増大をまねくおそれのないダ
イナミック型データラッチ回路を有する半導体記憶装置
を実現することができる。
Ｍのチップサイズの大幅な増大をまねくおそれのないダ
イナミック型データラッチ回路を有する半導体記憶装置
を実現することができる。
【図１】本発明の一実施例に係るデータラッチ付きＤＲ
ＡＭの一部を示す回路図。
ＡＭの一部を示す回路図。
【図２】図１中のＤＲＡＭセルアレイの一列分に対応す
るセンスアンプ、転送ゲート、データ入／出力線、デー
タラッチ回路、カラム選択ゲートおよび負荷回路の一例
を示す回路図。
るセンスアンプ、転送ゲート、データ入／出力線、デー
タラッチ回路、カラム選択ゲートおよび負荷回路の一例
を示す回路図。
【図３】図２の回路の一変形例を示す回路図。
【図４】図２の回路の他の変形例を示す回路図。
【図５】図４の回路の変形例を示す回路図。
【図６】図４の回路の他の変形例を示す回路図。
【図７】図６の回路の変形例を示す回路図。
【図８】従来のデータラッチ付きＤＲＡＭの一部を示す
回路図。
回路図。
１３…ＤＲＡＭセルアレイ、１４…センスアンプ、１
５、１５ｃ…転送ゲート、１６ａ、１６ｂ、１６ｃ、１
６ｄ…ダイナミックデータラッチ回路、１８、１８ｃ…
カラム選択ゲート、１９…データバス、２０…入／出力
バッファ、２２…内部制御信号発生回路、２３、２３
ｂ、２３ｃ…負荷回路、ＢＬ、／ＢＬ…ビット線対、Ｄ
Ｌ、／ＤＬ…データ入／出力線対。
５、１５ｃ…転送ゲート、１６ａ、１６ｂ、１６ｃ、１
６ｄ…ダイナミックデータラッチ回路、１８、１８ｃ…
カラム選択ゲート、１９…データバス、２０…入／出力
バッファ、２２…内部制御信号発生回路、２３、２３
ｂ、２３ｃ…負荷回路、ＢＬ、／ＢＬ…ビット線対、Ｄ
Ｌ、／ＤＬ…データ入／出力線対。
フロントページの続き (56)参考文献 特開 昭61−142592（ＪＰ，Ａ) 特開 昭60−695（ＪＰ，Ａ) 特開 昭61−134987（ＪＰ，Ａ) 特開 平７−147085（ＪＰ，Ａ) 特開 平７−182853（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/407
Claims (8)
- 【請求項１】 ダイナミック型メモリセルが行列状に配
列されたメモリセルアレイと、 このメモリセルアレイ中の任意の行を選択するためのデ
コーダと、 このローデコーダにより選択された行の複数のメモリセ
ルから読み出されたデータをそれぞれ検知するための複
数のセンスアンプと、 この複数のセンスアンプにそれぞれ対応して接続された
複数の入／出力データ線対と、 この複数の入／出力データ線対にそれぞれ対応して接続
され、この入／出力データ線対のデータをそれぞれラッ
チするための複数のデータラッチ回路と、 この複数のデータラッチ回路と前記複数のセンスアンプ
との間で前記入／出力データ線対にそれぞれ対応して挿
入された転送ゲート用の第１のＭＯＳトランジスタと、 この第１のＭＯＳトランジスタの前記データラッチ回路
側の入／出力データ線対にそれぞれ対応して挿入され、
複数のデータラッチ回路のうちの任意の一つを選択する
ためのカラム選択ゲート用の第２のＭＯＳトランジスタ
と、 このカラム選択ゲート用の第２のＭＯＳトランジスタに
より選択されたデータラッチ回路との間で入／出力デー
タの授受を行う入／出力バッファと、 この入／出力バッファと前記カラム選択ゲート用の第２
のＭＯＳトランジスタとを接続するためのデータバス
と、 このデータバスと第１の電源ノードとの間に接続され、
外部からインピーダンスの制御が可能な負荷回路と、 前記データラッチ回路によるラッチデータのリフレッシ
ュ動作に際して、上記データラッチ回路にラッチされて
いるデータと同じローアドレスのデータを前記メモリセ
ルアレイから読み出して前記センスアンプによりラッチ
させ、前記カラム選択ゲート用の第２のＭＯＳトランジ
スタをオフ状態に制御して前記データラッチ回路とデー
タバスとを分離した状態で、前記転送ゲート用の第１の
ＭＯＳトランジスタをオン状態に制御することにより、
前記センスアンプによりラッチされたデータを前記デー
タラッチ回路に書込むように制御する制御回路 とを具備
し、 前記データラッチ回路は、 各ドレインが前記入／出力データ線対に接続され、各ソ
ースが第２の電源ノードに接続され、各ゲートが互いの
ドレインに交差接続された第３のＭＯＳトランジスタお
よび第４のＭＯＳトランジスタとからなり、この第３の
ＭＯＳトランジスタおよび第４のＭＯＳトランジスタは
前記第１のＭＯＳトランジスタおよび第２のＭＯＳトラ
ンジスタと同一導電型であることを特徴とする半導体記
憶装置。 - 【請求項２】 ダイナミック型メモリセルが行列状に配
列されたメモリセルアレイと、 このメモリセルアレイ中の任意の行を選択するためのデ
コーダと、 このローデコーダにより選択された行の複数のメモリセ
ルから読み出されたデータをそれぞれ検知するための複
数のセンスアンプと、 この複数のセンスアンプにそれぞれ対応して接続された
複数の入／出力データ線対と、 この複数の入／出力データ線対にそれぞれ対応して接続
され、この入／出力データ線対のデータをそれぞれラッ
チするための複数のデータラッチ回路と、 この複数のデータラッチ回路と前記複数のセンスアンプ
との間で前記入／出力データ線対にそれぞれ対応して挿
入された転送ゲート用の第１のＭＯＳトランジスタと、 この第１のＭＯＳトランジスタの前記データラッチ回路
側の入／出力データ線対にそれぞれ対応して挿入され、
複数のデータラッチ回路のうちの任意の一つを選択する
ためのカラム選択ゲート用の第２のＭＯＳトランジスタ
と、 このカラム選択ゲート用の第２のＭＯＳトランジスタに
より選択されたデータラッチ回路との間で入／出力デー
タの授受を行う入／出力バッファと、 この入／出力バッファと前記カラム選択ゲート用の第２
のＭＯＳトランジスタとを接続するためのデータバス
と、 このデータバスと第１の電源ノードとの間に接続され、
外部からインピーダンスの制御が可能な負荷回路と、 前記データラッチ回路によるラッチデータのリフレッシ
ュ動作に際して、前記転送ゲート用の第１のＭＯＳトラ
ンジスタをオフ状態に制御して前記データラッチ回路と
前記センスアンプとを分離した状態で、前記負荷回路を
低インピーダンス状態に制御し、前記カラム選択ゲート
用の第２のＭＯＳトランジスタをオン状態に制御するこ
とにより、前記負荷回路から電荷をデータラッチ回路に
注入するように制御する制御回路 とを具備し、 前記データラッチ回路は、 各ドレインが前記入／出力データ線対に接続され、各ソ
ースが第２の電源ノードに接続され、各ゲートが互いの
ドレインに交差接続された第３のＭＯＳトランジスタお
よび第４のＭＯＳトランジスタとからなり、この第３の
ＭＯＳトランジスタおよび第４のＭＯＳトランジスタは
前記第１のＭＯＳトランジスタおよび第２のＭＯＳトラ
ンジスタと同一導電型である ことを特徴とする半導体記
憶装置。 - 【請求項３】 請求項１記載の半導体記憶装置におい
て、 前記第１ないし第４のＭＯＳトランジスタはＮチャネル
型であり、 前記制御回路は、前記センスアンプによるラッチデータ
のリフレッシュ動作に際して、前記転送ゲート用の第１
のＭＯＳトランジスタのゲート電位を電源電圧より高い
電位に昇圧することを特徴とする半導体記憶装置。 - 【請求項４】 請求項１記載の半導体記憶装置におい
て、 前記第１ないし第４のＭＯＳトランジスタはＮチャネル
型であり、 前記制御回路は、前記負荷回路によるラッチデータのリ
フレッシュ動作に際して、前記カラム選択ゲート用の第
２のＭＯＳトランジスタのゲート電位を電源電圧より高
い電位に昇圧することを特徴とする半導体記憶装置。 - 【請求項５】 ダイナミック型メモリセルが行列状に配
列されたメモリセルアレイと、 このメモリセルアレイ中の任意の行を選択するためのロ
ーデコーダと、 このローデコーダにより選択された行の複数のメモリセ
ルから読み出されたデータをそれぞれ検知するための複
数のセンスアンプと、 この複数のセンスアンプにそれぞれ対応して接続された
複数の入／出力データ線対と、 この複数の入／出力データ線対にそれぞれ対応して接続
され、この入／出力データ線対のデータをそれぞれラッ
チするための複数のデータラッチ回路と、 この複数のデータラッチ回路と前記複数のセンスアンプ
との間で前記入／出力データ線対にそれぞれ対応して挿
入された転送ゲート用の第１のＭＯＳトランジスタと、 この第１のＭＯＳトランジスタの前記データラッチ回路
側の入／出力データ線対にそれぞれ対応して挿入され、
複数のデータラッチ回路のうちの任意の一つを選択する
ためのカラム選択ゲート用の第２のＭＯＳトランジスタ
と、 このカラム選択ゲート用の第２のＭＯＳトランジスタに
より選択されたデータラッチ回路との間で入／出力デー
タの授受を行う入／出力バッファと、 この入／出力バッファと前記カラム選択ゲート用の第２
のＭＯＳトランジスタとを接続するためのデータバス
と、 前記カラム選択ゲート用の第２のＭＯＳトランジスタの
データラッチ回路側に位置する入／出力データ線対と第
１の電源ノードとの間に接続され、外部からインピーダ
ンスの制御が可能な負荷回路とを具備し、前記データラ
ッチ回路は、 各ドレインが前記入／出力データ線対に接続され、各ゲ
ート電極にラッチ制御信号が与えられる第１のアクセス
用のＭＯＳトランジスタおよび第２のアクセス用のＭＯ
Ｓトランジスタと、 各ドレインが対応して上記２個のアクセス用のＭＯＳト
ランジスタの各ソースに接続され、各ソースが第２の電
源ノードに接続され、各ゲート電極が対応して互いのド
レインに交差接続されている第１のドライバ用のＭＯＳ
トランジスタおよび第２のドライバ用のＭＯＳトランジ
スタとからなり、上記２個のアクセス用のＭＯＳトラン
ジスタおよび２個のドライバ用ＭＯＳトランジスタは同
一導電型であることを特徴とする半導体記憶装置。 - 【請求項６】 請求項５記載の半導体記憶装置におい
て、 前記データラッチ回路によるラッチデータのリフレッシ
ュ動作に際して、前記転送ゲート用の第１のＭＯＳトラ
ンジスタをオフ状態に制御して前記データラッチ回路と
前記センスアンプとを分離した状態で、前記負荷回路を
低インピーダンス状態に制御し、前記データラッチ回路
を活性化することにより、前記負荷回路により前記デー
タラッチ回路へ電荷を注入するように制御する制御回路
をさらに具備することを特徴とする半導体記憶装置。 - 【請求項７】 ダイナミック型メモリセルが行列状に配
列されたメモリセルアレイと、 このメモリセルアレイ中の任意の行を選択するためのロ
ーデコーダと、 このローデコーダにより選択された行の複数のメモリセ
ルから読み出されたデータをそれぞれ検知するための複
数のセンスアンプと、 この複数のセンスアンプにそれぞれ対応して接続された
複数の入／出力データ線対と、 この複数の入／出力データ線対にそれぞれ対応して接続
され、この入／出力データ線対のデータをそれぞれラッ
チするための複数のデータラッチ回路と、 この複数のデータラッチ回路と前記複数のセンスアンプ
との間で前記入／出力データ線対にそれぞれ対応して挿
入された転送ゲート用の第１のＭＯＳトランジスタと、 この第１のＭＯＳトランジスタの前記データラッチ回路
側の入／出力データ線対にそれぞれ対応して挿入され、
複数のデータラッチ回路のうちの任意の一つを選択する
ためのカラム選択ゲート用の第２のＭＯＳトランジスタ
と、 このカラム選択ゲート用の第２のＭＯＳトランジスタに
より選択されたデータラッチ回路との間で入／出力デー
タの授受を行う入／出力バッファと、 この入／出力バッファと前記カラム選択ゲート用の第２
のＭＯＳトランジスタとを接続するためのデータバス
と、 前記カラム選択ゲート用の第２のＭＯＳトランジスタの
データラッチ回路側に位置する入／出力データ線対と第
１の電源ノードとの間に接続され、外部からインピーダ
ンスの制御が可能な負荷回路とを具備し、前記データラ
ッチ回路は、 各ドレインが前記入／出力データ線対に接続され、各ソ
ースが第２の電源ノードに接続され、各ゲートが互いの
ドレインに交差接続されたドライバ用の第３のＭＯＳト
ランジスタおよび第４のＭＯＳトランジスタとからなる
ことを特徴とする半導体記憶装置。 - 【請求項８】 請求項７記載の半導体記憶装置におい
て、 前記データラッチ回路によるラッチデータのリフレッシ
ュ動作に際して、前記転送ゲート用の第１のＭＯＳトラ
ンジスタをオフ状態に制御して前記データラッチ回路と
前記センスアンプとを分離した状態で、前記負荷回路を
低インピーダンス状態に制御し、前記データラッチ回路
を活性化することにより、前記負荷回路により前記デー
タラッチ回路に電荷を注入するように制御する制御回路
をさらに具備することを特徴とする半導体記憶装置。
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| Application Number | Priority Date | Filing Date | Title |
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| US08/354,831 US5504709A (en) | 1993-12-10 | 1994-12-08 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5310175A JP2937719B2 (ja) | 1993-12-10 | 1993-12-10 | 半導体記憶装置 |
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|---|---|
| JPH07169261A JPH07169261A (ja) | 1995-07-04 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5310175A Expired - Fee Related JP2937719B2 (ja) | 1993-12-10 | 1993-12-10 | 半導体記憶装置 |
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-
1994
- 1994-12-08 US US08/354,831 patent/US5504709A/en not_active Expired - Lifetime
Also Published As
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