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KR940004515B1 - 다이나믹형 반도체 메모리장치 - Google Patents

다이나믹형 반도체 메모리장치 Download PDF

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KR940004515B1
KR940004515B1 KR1019910004966A KR910004966A KR940004515B1 KR 940004515 B1 KR940004515 B1 KR 940004515B1 KR 1019910004966 A KR1019910004966 A KR 1019910004966A KR 910004966 A KR910004966 A KR 910004966A KR 940004515 B1 KR940004515 B1 KR 940004515B1
Authority
KR
South Korea
Prior art keywords
pair
sense amplifier
data
transistors
channel mos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
KR1019910004966A
Other languages
English (en)
Inventor
다카시 오사와
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 도시바, 아오이 죠이치 filed Critical 가부시키가이샤 도시바
Application granted granted Critical
Publication of KR940004515B1 publication Critical patent/KR940004515B1/ko
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Abstract

내용 없음.

Description

다이나믹형 반도체 메모리장치
제1도는 본 발명의 제1실시예에 따른 DRAM의 구성을 나타낸 회로도.
제2도 및 제3도는 각각 상기 제1실시예에 따른 장치의 동작을 나타낸 타이밍챠트.
제4도는 본 발명의 제2실시예에 따른 DRAM의 구성를 나타낸 회로도.
제5도 및 제6도는 각각 상기 제2실시예에 따른 장치의 동작을 나타낸 타이밍챠트.
제7도는 본 발명의 제3실시예에 따른 DRAM의 구성을 나타낸 회로도.
제8도는 본 발명의 제4실시예에 따른 DRAM의 구성을 나타낸 회로도.
제9도는 본 발명의 제5실시예에 따른 DRAM의 구성을 나타낸 회로도.
제10도는 본 발명의 제6실시예에 따른 DRAM의 구성을 나타낸 회로도.
제11도는 본 발명의 제7실시예에 따른 DRAM의 구성을 나타낸 회로도.
제12도는 본 발명의 제8실시예에 따른 DRAM의 구성을 나타낸 회로도.
제13도는 본 발명의 제9실시예에 따른 DRAM의 구성을 나타낸 회로도.
제14도는 본 발명의 제10실시예에 따른 DRAM의 구성을 나타낸 회로도.
제15도는 종래의 DRAM을 나타낸 회로도.
제16도는 상기 종래 장치의 타이밍챠트이다.
* 도면의 주요부분에 대한 부호의 설명
WL : 워드선 MC : 메모리셀
1 : 선택용 MOS트랜지스터 2 : 데이터기억용 캐패시터
BL, BL : 비트선 3, 4 : N채널 MOS트랜지스터
9 : N채널측 센스앰프 5, 6 : P채널 MOS트랜지스터
10 : P채널측 센스앰프 SAS, SAP : 센스앰프제어선
DQ, DQ : 데이터입출력선 7, 8 : 열선택용 N선택 MOS트랜지스터
11, 12 : 데이터입출력선신호 증폭용 N채널 MOS트랜지스터
13, 14 : 데이터기록용 N채널 MOS트랜지스터
CSL : 열선택선 WRT : 데이터기록제어선
15, 17 : 데이터입출력선신호 증폭용 P채널 MOS트랜지스터
16, 18 : 데이터입출력선신호 증폭용 P채널 MOS트랜지스터
19, 20 : 데이터기록용 P채널 MOS트랜지스터
21, 23 : P채널 MOS트랜지스터 22, 24 : COMS인버터
25 : 관통전류억제용 N채널 MOS트랜지스터
26, 27 : P채널 MOS트랜지스터 28, 29 : N채널 MOS트랜지스터
30 : 관통전류억제용 P채널 MOS트랜지스터
41 : CMOS-S/A 42 : DQS/A
43, 44 : N채널 MOS트랜지스터 45 : OR게이트
46, 47 : N채널 MOS트랜지스터
[산업상의 이용분야]
본 발명은 비트선상의 미소신호를 증폭하여 출력하는 센스앰프를 갖춘 다이나믹형 반도체 메모리장치에 관한 것이다.
[종래의 기술 및 그 문제점]
종래의 다이나믹형 반도체 메모리장치(이하, DRAM이라 칭함)에서의 센스앰프부분의 구성을 제15도에, 그 동작파형을 제16도의 타이밍차트로 각각 나타내었다.
즉, 워드선(WL)의 신호가 상승하면 메모리셀(MC)내의 MOS트랜지스터(1)가 온되고 캐패시터(2)에 기억되어 있는 데이터에 대응된 신호가 비트선(BL)에 독출되어, 1쌍의 비트선(BL,
Figure kpo00001
)간에 미소전위차가 발생한다. 그후, 2개의 N채널 MOS트랜지스터(3, 4)로 이루어진 N채널측 센스앰프를 활성화시키기 위해 센스앰프제어선(
Figure kpo00002
)의 신호가 0.5·Vcc로부터 Vss로 떨어지면, 저전위측 비트선(제16도에서는
Figure kpo00003
)의 전위가 0.5·Vcc로부터 Vss로 순차적으로 저하하고 있다. 이보다 지연되어 2개의 P채널 MOS트랜지스터(5, 6)로 이루어진 P채널측 센스앰프를 활성화시키기 위해 센스앰프제어선(SAP)의 신호가 0.5·Vcc로부터 Vcc로 상승하면, 고전위측 비트선(제16도에서는 BL)의 전위가 0.5·Vcc로부터 Vcc로 순차적으로 상승하고 있다. 그리고, 비트선(BL,
Figure kpo00004
)간의 전위차가 충분히 크게 된 시기에 열선택선(CSL)의 신호를 상승시켜 1쌍의 열선택용 N채널 MOS트랜지스터(7, 8)을 온시킴으로써, 미리 Vcc로 선충전되어 있던 데이터입출력선쌍(DQ,
Figure kpo00005
)에 비트선의 신호가 나타난다.
그런데, 상기 종래의 DRAM에서는 데이터입출력선쌍에 비트선쌍의 신호를 고속으로 전송하는 것이 불가능하다는 결점이 있다. 왜냐하면, 센스앰프를 활성화시켜 비트선쌍의 전위차를 충분히 크게 증폭시킨 후가 아니면 열선택선(CSL)을 상승시키는 것이 불가능하기 때문이다. 만약 비트선쌍의 전위차가 작은 시기에 열선택선(CSL)을 상승시키면, 데이터입출력선쌍에 선충전되어 있던 전하의 유입에 의해 비트선상의 전위가 올라가게 되어 비트선쌍간에 약간의 불균형이 생기므로 데이터가 파괴되어 버린다는 위험이 있다. 더욱이, DRAM에서의 메모리셀의 집적도가 증가하면, 비트선쌍의 전위차의 증폭에 필요한 시간이 길어지게 되는 경향이 있어 억세스타임중에 센스앰프부분에서의 지연시간이 차지하는 비율은 상당히 크게 되므로, 금후 이 시간은 더욱 더 커지게 될 것으로 생각된다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 비트선으로부터 데이터입출력선에 이르는 데이터독출경로에서의 신호전송의 지연을 작게 하여, 고속동작이 가능하게 되는 다이나믹형 반도체 메모리장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명에 따른 다이나믹형 반도체 메모리장치는, 메모리셀에 데이터를 공급하는 복수의 비트선과; 이 비트선의 1쌍에 대해 1개의 비율로 배치된 비트선신호증폭용의 제1센스앰프; 상기 비트선으로부터 데이터를 받아들이는 1쌍의 데이터입출력선; 상기 비트선의 1쌍에 대해 1개의 비율로 배치되고 게이트에 1쌍의 비트선이 접속되는 2개의 드라이버용 MOS트랜지스터로 이루어져, 데이터의 독출시에 상기 1쌍의 데이터입출력선의 신호를 증폭하는 데이터입출력선신호 증폭용의 제2센스앰프; 상기 1쌍의 데이터입출력선과 상기 제2센스앰프와의 사이에 삽입되고 열선택선이 게이트에 접속된 1쌍의 열선택용 트랜지스터 및; 상기 1쌍의 데이터입출력선과 상기 1쌍의 비트선과의 사이에 삽입되어 데이터의 기록시에 도통되는 1쌍의 기록용 트랜지스터를 구비하여 구성되어 있다.
[작용]
상기와 같이 구성된 본 발명은 비트선신호증폭용의 제1센스앰프와는 별도로, 데이터의 독출시에 1쌍의 데이터입출력선의 신호를 증폭하는 데이터입출력선신호 증폭용의 제2센스앰프를 설치하고, 이 제2센스앰프를 구성하는 2개의 드라이버용 MOS트랜지스터의 게이트에 1쌍의 비트선을 접속함으로써, 제1센스앰프에서의 비트선신호의 증폭작용에는 하등 영향을 받지 않고 1쌍의 데이터입출력선의 신호를 증폭할 수가 있다. 따라서, 상기 제2센스앰프를 설치함으로써 비트선신호의 증폭과 데이터입출력선신호의 증폭을 거의 동시에 개시할 수가 있다.
[실시예]
이하, 예시도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
제1도는 본 발명의 제1실시예에 따른 DRAM의 구성을 나타낸 회로도이다. 워드선(WL)에는 복수개의 메모리셀(MC; 1개만 도시하였음)이 접속되어 있다. 이들 각 메모리셀(MC)은 도시된 바와 같이, 선택용의 MOS트랜지스터(1)와 데이터기억용 캐패시터(2)로 구성되어 있다. 그리고, 상기 선택용 MOS트랜지스터(1)의 게이트는 상기 워드선(WL)에 접속되고, 캐패시터(2)의 소정 전위(VPM)가 인가되어 있는 전극과는 반대쪽의 전극에 접속된 트랜지스터(1)의 소스 혹은 드레인은 대응되는 비트선(
Figure kpo00006
또는 BL ; 도면에서는 BL측)에 접속되어 있다.
1쌍의 비트선(BL,
Figure kpo00007
)간에는 2개의 N채널 MOS트랜지스터(3, 4)로 이루어진 N채널측 센스앰프(9) 및 2개의 P채널 MOS트랜지스터(5, 6)로 이루어진 P채널측 센스앰프(10)가 접속되어 있다. 상기 N채널측 센스앰프(9)의 트랜지스터(3)의 드레인과 게이트는 상기 비트선(BL,
Figure kpo00008
)에 각각 접속되고, 트랜지스터(4)의 드레인과 게이트는 상기 비트선(
Figure kpo00009
, BL)에 각각 접속되며, 양 트랜지스터(3, 4)의 소스는 공통접속되어 있다. 즉, 상기 양 트랜지스터(3, 4)는 플립플롭접속되어 있고, 트랜지스터(3, 4)의 공통소스는 센스앰프(9)를 활성화시키기 위한 센스앰프제어선(
Figure kpo00010
)에 접속되어 있다. 또, 상기 P채널측 센스앰프(10)의 트랜지스터(5)의 드레인과 게이트는 상기 비트선(BL,
Figure kpo00011
)에 각각 접속되고, 트랜지스터(6)의 드레인과 게이트는 상기 비트선(
Figure kpo00012
, BL)에 각각 접속되며, 양 트랜지스터(5,6)의 소스는 공통접속되어 있다. 즉, 상기 양 트랜지스터의 (5,6)도 플립플롭 접속되어 있고, 트랜지스터(5, 6)의 공통소스는 센스앰프(10)를 활성화시키기 위한 센스앰프제어선(SAP)에 접속되어 있다. 그리고, 상기 N채널측 센스앰프(9) 및 P채널측 센스앰프(10)에 의해 비트선쌍간의 전위차를 증폭하는 비트선 센스앰프가 구성되어 있다.
또, 1쌍중 한 쪽의 데이터입출력선(DQ)과 접지전위(Vss)와의 사이에는 열선택용 N채널 MOS트랜지스터(7) 및 데이터입출력선신호 증폭용 N채널 MOS트랜지스터(11)가 직렬접속되어 있고, 다른 쪽의 데이터입출력선(
Figure kpo00013
)과 접지전위(Vss)와의 사이에도 열선택용 N채널 MOS트랜지스터(8) 및 데이터입출력선신호 증폭용 N채널 MOS트랜지스터(12)가 직렬접속되어 있다. 상기 양 열선택용 트랜지스터(7, 8)의 게이트는 동일한 열선택선(CSL)에 접속되고, 데이터입출력선신호 증폭용의 한쪽 트랜지스터(11)의 게이트는 상기 비트선(
Figure kpo00014
)에 접속되며, 다른 쪽의 트랜지스터(12)의 게이트는 상기 비트선(BL)에 접속되어 있다. 즉, 상기 양 트랜지스터(11, 12)에 의해 상기 비트선(BL,
Figure kpo00015
)의 신호에 대응하여 데이터입출력선상의 전위차를 증폭하는 데이터입출력선 센스앰프가 구성되어 있고, 양 트랜지스터(11, 12)는 드라이버용 트랜지스터로 되어 있다.
또, 상기 트랜지스터(7)와 트랜지스터(11)의 공통접속노드(A)와 상기 비트선(BL)과의 사이에는 데이터기록용 N채널 MOS트랜지스터(13)가 접속되어 있고, 상기 트랜지스터(8)와 트랜지스터(12)와의 공통접속노드(B)와 상기 비트선(
Figure kpo00016
)과의 사이에는 데이터기록용 N채널 MOS트랜지스터(14)가 접속되어 있다. 그리고, 상기 양 데이터기록용 트랜지스터(13, 14)의 게이트는 데이터기록제어선(WRT)에 접속되어, 이 신호선(WRT)의 신호로 동시에 온, 오프가 제어되도록 되어 있다.
다음으로 상기와 같은 구성의 DRAM의 동작을 제2도 및 제3도의 타이밍챠트에 의해 설명한다. 제2도의 타이밍차트는 데이터독출시의 경우로서, 먼저 워드선(WL)의 신호가 상승한다. 이때, 거의 동시에 열선택선(CSL)의 신호도 상승한다. 워드선(WL)의 신호가 상승하면 메모리셀(MC)내의 MOS트랜지스터(1)가 온되고, 캐패시터(2)에 기억되어 있는 데이터에 대응된 신호가 비트선(BL)측으로 독출된다. 이 경우, 비트선(BL,
Figure kpo00017
)의 전위는 도시되지 않은 수단에 의해 미리 전원전위(Vcc)의 1/2인 0.5·Vcc의 전위로 선충전되어 있으므로, 트랜지스터(11, 12)는 모두 온된다. 따라서, 열선택선(CSL)의 신호에 의해 트랜지스터(7,8)가 온되면 한 쪽의 데이터입출력선(DQ)의 전하는 트랜지스터(7, 11)를 직렬로 매개하고, 다른 쪽의 데이터입출력선(
Figure kpo00018
)의 전하는 트랜지스터(8, 12)를 직렬로 매개하여 각각 취출된다. 즉, 비트선쌍에 비해 기생용량이 큰 데이터입출력선상의 전위는 모두 저하되게 된다.
다음으로, 워드선(WL)의 신호가 완전히 "H"레벨(통상은 전원전위(Vcc)를 부트스트랩시킨 레벨로서, 예컨대 1.5·Vcc)에 까지 도달하면, N채널측 센스앰프(9)를 활성화시키기 위한 센스앰프제어선(
Figure kpo00019
)의 신호가 0.5·Vcc로부터 접지전위(Vss)로 떨어지게 된다. 이에 따라, 비트선쌍중 전위가 낮은 쪽(이 경우에는
Figure kpo00020
)이 순차적으로 Vss측으로 떨어지게 된다. 이 때의 비트선(
Figure kpo00021
)의 전위저하속도가 늦은 이유는 1개의 워드선에 접속된 메모리셀의 수가 예컨대, 4M비트 DRAM에서는 1024개나 되어 상당히 많고, 따라서 활성화된 N채널측 센스앰프도 그와 동일한 수 만큼 있으므로 대량의 전하를 공통의 신호선(
Figure kpo00022
)을 통해 취출하지 않으면 안되므로, 신호선(
Figure kpo00023
)에 존재하는 배선저항의 영향에 의해 전하의 취출속도가 늦어지게 되기 때문이다. 이 경향은 16M비트 DRAM, 64M비트 DRAM과 메모리셀의 집적도가 증가함에 따라 보다 더 강해질 것으로 예상된다.
센스앰프제어선(SAN)의 신호가 낮아지고 난 후, 잠시 후에 P채널측 센스앰프(10)를 활성화시키기 위한 센스앰프제어선(SAP)의 신호가 0.5·Vcc로부터 Vcc로 상승한다. 이에 따라, 이번에는 전위가 높은 쪽(이 경우에는 BL)이 순차적으로 Vcc로 상승하게 된다. 이때의 전위상승속도도 상기와 동일한 이유로 상당히 늦어지게 된다. 그리고, 비트선쌍간에 전위차가 생기면, 양 비트선의 신호가 게이트에 공급되어 있는 트랜지스터(11, 12)의 콘덕턴스에 차이가 생기게 된다. 이 경우, 고전위측 비트선(BL)의 신호가 게이트에 공급되어 있는 트랜지스터(12)쪽이 저전위측 비트선(BL)의 신호가 게이트에 공급되어 있는 트랜지스터(11)보다도 콘던턴스가 높다. 따라서, 데이터입출력선쌍(DQ,
Figure kpo00024
)의 전하취출속도에도 차이가 생기에 되어 데이터입출력선(
Figure kpo00025
)쪽이 DQ보다도 빨리 전위가 낮아지게 된다. 데이터입출력선(
Figure kpo00026
)의 전위가 더욱 더 저하되어 N채널 MOS트랜지스터(11)의 임계치전압(VTH)보다도 낮아지면, 트랜지스터(11)가 컷 오프되어 데이터입출력선(
Figure kpo00027
)의 전위저하가 멈추게 된다. 이와 같이 하여 비트선쌍에 독출된 데이터가 데이터입출력선쌍에 전달된다.
상기한 바와 같이, 데이터독출시에는 열선택선(CSL)을 N채널측 센스앰프(9) 및 P채널측 센스앰프(10)를 활성화시키기 위한 신호(
Figure kpo00028
)와 신호(SAP) 각각보다도 빨리 활성화시킬 수가 있으므로, 비트선쌍에 대한 신호의 증폭과 데이터입출력선쌍에 대한 신호의 증폭을 거의 동시에 개시할 수 있어 비트선쌍으로부터 데이터입출력선쌍에 이르는 데이터독출경로에서의 신호전송지연이 적어지게 되기 때문에 고속의 데이터독출을 실현할 수 있다.
제3도의 타이밍차트는 데이터기록시의 것으로, 먼저 워드선(WL)의 신호가 상승하여 처음에는 제2도와 동일한 데이터독출동작이 행해진다. 이 독출동작이 종료된 시점에서 데이터기록제어선(WRT)의 신호가 펄스적으로 상승함과 동시에, 도시되지 않은 기록회로에 의해 데이터입출력선쌍(DQ,
Figure kpo00029
)의 전위가 설정된다. 도면에서는 독출데이터로서 역레벨의 데이터기록이 행해지는 경우를 나타내고 있어, 데이터입출력선쌍(DQ,
Figure kpo00030
)의 전위가 역전된다. 이때, 신호선(WRT)의 신호가 "H"레벨이므로 데이터기록용 트랜지스터(13, 14)가 모두 온된다. 이에 따라, 트랜지스터(7) 및 트랜지스터(11)를 통해 지금까지 "H"레벨이었던 비트선(BL)의 신호전위가 "L"레벨로 저하되고, 트랜지스터(8) 및 트랜지스터(12)를 통해 지금까지 "L"레벨이었던 비트선(
Figure kpo00031
)의 신호전위가 "H"레벨로 상승한다. 그리고, N채널측 센스앰프(9) 및 P채널측 센스앰프(10)는 모두 기록된 새로운 데이터를 래치시킨다. 또, 이때 트랜지스터(11)가 온되고 반대로 트랜지스터(12)는 오프가 되므로 데이터의 기록동작이 종료되어, 기록회로에 의한 데이터입출력선쌍(DQ,
Figure kpo00032
)의 구동이 되지 않더라도 데이터입출력선(DQ)은 "L"레벨측으로 떨어지고 데이터입출력선(
Figure kpo00033
)은 "H"레벨로 보존된다. 이에 따라, 데이터기록동작이 완료된다.
또한, 제3도의 타이밍차트에 도시된 데이터기록동작에서의 데이터기록은 데이터의 독출동작이 완료되고 나서 행해지고 있지만, 기록의 시기를 빨리하여 데이터의 독출동작이 완료되지 않은 상태에서 기록을 개시하도록 하여도 좋다. 즉, 기록동작의 개시시기가 비트선센스앰프의 활성화시기보다도 나중이라면 된다. 또, 상기 실시예에서는 데이터입출력선이 Vcc로 선충전되어 있는 상태에서 데이터의 독출이 행해지는 경우에 대해 설명하였지만, 이는 상기 Vcc전위에만 한정되지 않고 예컨대 0.5·Vcc로 선충전하는 것도 가능하다.
제4도는 본 발명의 제2실시예에 따른 DRAM의 구성을 나타낸 회로도이다. 상기 제1도에 도시한 실시예의 DRAM에서는 열선택용 MOS트랜지스터(7, 8), 데이터입출력선신호 증폭용 MOS트랜지스터(11, 12) 및 데이터기록용 MOS트랜지스터(13, 14)가 각각 N채널로서 데이터입출력선신호 증폭용 MOS트랜지스터(11, 12)의 일단이 접지전위(Vss)에 접속되어 있는 경우에 대해 설명하였지만, 본 실시예의 DRAM에서는 이들 MOS트랜지스터 대신에 모두 P채널인 것을 사용하도록 한 것이다.
즉, 한 쪽의 데이터입출력선쌍(DQ)과 전원전위(Vcc)와의 사이에는 열선택용 P채널 MOS트랜지스터(15) 및 데이터입출력선신호 증폭용 P채널 MOS트랜지스터 (16)가 직렬접속되어 있고, 다른 쪽의 데이터입출력선쌍(
Figure kpo00034
)과 전원전위(Vcc)와의 사이에는 열선택용 P채널 MOS트랜지스터(17) 및 데이터입출력선신호 증폭용 P채널 MOS트랜지스터(18)가 직렬접속되어 있다. 상기 양 열선택용 트랜지스터(15, 17)의 게이트는 활성시에 "L"레벨의 신호가 공급되는 열선택선(
Figure kpo00035
)에 공통으로 접속되고, 데이터입출력선신호 증폭용의 한 쪽 트랜지스터(16)의 게이트는 상기 비트선(
Figure kpo00036
)에 접속되며, 다른 쪽 트랜지스터(18)의 게이트는 상기 비트선(BL)에 접속되어 있다. 즉, 상기 양 트랜지스터(16, 18)에 의해 상기 비트선(BL,
Figure kpo00037
)의 신호에 따라 데이터입출력선쌍의 전위차를 증폭하는 데이터입출력선 센스앰프가 구성되어 있고, 이 경우에도 양 트랜지스터(16, 18)는 드라이버용 트랜지스터로 되어 있다.
또, 상기 트랜지스터(15, 16)의 공통접속노드(A)와 상기 비트선(BL)과의 사이에는 데이터기록용 P채널 MOS트랜지스터(19)가 접속되어 있고, 상기 트랜지스터(17, 18)의 공통접속노드(B)와 상기 비트선(
Figure kpo00038
)과의 사이에는 데이터기록용 P채널 MOS트랜지스터(20)가 접속되어 있다. 그리고, 상기 양 데이터기록용 트랜지스터(19, 20)의 게이트는 활성시에 "L"레벨의 신호가 공급되는 데이터기록제어선(
Figure kpo00039
)에 접속되어, 이 신호선(
Figure kpo00040
)의 신호로 동시에 온, 오프가 제어되도록 되어 있다.
다음으로 상기와 같이 구성된 DRAM의 동작을 제5도 및 제6도의 타이밍차트에 의해 설명한다. 제5도의 타이밍차트는 데이터독출시의 경우를 나타낸 것으로, 먼저 워드선(WL)의 신호가 상승하여 비트선쌍으로 데이터에 대응된 신호가 독출된다. 그후, N채널측 센스앰프(9)를 활성화시키기 위한 센스앰프제어선(
Figure kpo00041
)의 신호 및 P채널측 센스앰프(10)를 활성화시키기 위한 센스앰프제어선(SAP)의 신호가 순차적으로 활성화되어, 양 센스앰프에 비해 비트선쌍간의 전위차가 증폭된다.
한편, 열선택선(
Figure kpo00042
)의 신호는 원래 Vcc레벨로 선충전되어 있고, 워드선(WL)의 신호상승후에 접지전위(Vss)로 떨어진다. 이에 따라, 도시되지 않은 수단에 의해 미리 접지전위(Vss)로 선충전되어 있던 데이터입출력선쌍에 트랜지스터(15, 16) 및 트랜지스터(17, 18)를 각각 직렬로 매개하여 전원전위(Vcc)로부터 전하가 유입된다. 그리고, 비트선쌍의 신호가 비트선센스앰프에 의해 증폭됨과 동시에, 데이터입출력선쌍에도 트랜지스터(16, 18)의 콘던턴스차이에 의해 전위차가 생긴다. 이와 같이 하여, 비트선쌍에 독출된 데이터가 데이터입출력선쌍에 전달된다.
본 실시예의 경우에도, 데이터독출시에는 열선택선(
Figure kpo00043
)을 N채널측 센스앰프(9) 및 P채널측 센스앰프(10)를 활성화시키기 위한 신호(
Figure kpo00044
, SAP)의 각각보다도 빨리 활성화시킬 수가 있기 때문에 비트선쌍에 대한 신호의 증폭과 데이터입출력선쌍에 대한 신호의 증폭을 거의 동시에 개시할 수가 있고, 비트선쌍으로부터 데이터입출력선쌍에 이르는 데이터독출경로에서의 신호전송지연이 적어지게 되기 때문에 고속의 데이터독출을 실현할 수 있다.
제6도의 타이밍차트는 데이터기록시의 것으로, 먼저 워드선(WL)의 신호가 상승하여 처음에는 제5도와 동일한 데이터독출동작이 행해진다. 이 독출동작이 종료된 시점에서 데이터기록제어선(
Figure kpo00045
)의 신호가 펄스적으로 상승함과 동시에, 도시되지 않은 기록회로에 의해 데이터입출력선쌍(DQ,
Figure kpo00046
)의 전위가 설정된다. 도면에서는 독출데이터로서 역레벨의 데이터기록만이 행해지는 경우를 나타내고 있어, 데이터입출력선쌍(DQ,
Figure kpo00047
)의 전위가 역전된다. 이때, 신호선(
Figure kpo00048
)의 신호가 "L"레벨이므로 데이터기록용 트랜지스터(19, 20)가 모두 온되어, 데이터입출력선쌍의 데이터가 비트선쌍에 전달된다. 그리고, N채널측 센스앰프(9) 및 P채널측 센스앰프(10)는 모두 기록된 새로운 데이터를 래치시킨다. 또, 이때 트랜지스터(18)가 온되고 반대로 트랜지스터(16)는 오프가 되므로, 데이터의 기록동작이 종료되어 기록회로에 의한 데이터입출력선쌍(DQ,
Figure kpo00049
)의 구동이 되지 않더라도 데이터입출력선(DQ)은 "L"레벨쪽으로 떨어지고, 데이터입출력선(DQ)은 "H"레벨로 유지된다. 이에 따라 기록동작이 완료된다.
제7도는 본 발명의 제3실시예에 따른 DRAM의 구성을 나타낸 회로도이다.
본 실시예의 DRAM에서는 상기 제1도에 도시한 실시예의 DRAM에서의 상기 노드(A)와 전원전위(Vcc)와의 사이에 부하용 P채널 MOS트랜지스터(21)를 삽입하고, 그 게이트를 상기 데이터입출력선신호 증폭용 N채널 MOS트랜지스터(11)의 게이트와 공통접속하여 CMOS인버터(22)를 구성함과 더불어, 상기 노드(B)와 전원전위(Vcc)와의 사이에도 부하용 P채널 MOS트랜지스터(23)를 삽입하고 그 게이트를 상기 데이터입출력선신호 증폭용 N채널 MOS트랜지스터(12)의 게이트와 공통접속하여 CMOS인버터(24)를 구성하도록 한 것이다.
본 실시예에 따른 DRAM에서는 상기 제1도의 실시예에 비해 부하용 P채널 MOS트랜지스터(21, 23)를 추가한 만큼 소자수는 증가하지만, 데이터입출력선쌍의 증폭능력이 강해진다고 하는 이점이 있다.
제8도는 본 발명의 제4실시예에 따른 DRAM의 구성을 나타낸 회로도이다.
본 실시예의 DRAM에서는 상기 제7도에 도시한 실시예의 DRAM에서의 N채널 MOS트랜지스터(11, 12)의 각 일단을 접지전위(Vss)에 접속시키는 대신에, 관통전류억제용 N채널 MOS트랜지스터(25)를 상기 양 트랜지스터(11, 12)와 접지전위(Vss)와의 사이에 삽입하여 상기 트랜지스터(25)의 게이트를 열선택선(CSL)에 접속하도록 한 것이다.
본 실시예에 따른 DRAM에서는, 열선택선(CSL)의 신호에 대응하여 열선택용 트랜지스터(7, 8)가 온상태로 될 때에는 선택된 열에 대한 상기 관통전류억제용 트랜지스터(25)만이 온상태로 되고, 선택되지 않은 열의 관통전류억제용 트랜지스터(25)는 모두 오프상태로 된다. 이 때문에, 다수의 선택되지 않은 데이터입출력선 센스앰프에서 관통전류가 흐르는 것을 방지할 수가 있으므로 소비전력을 낮게 할 수가 있다.
제9도는 본 발명의 제5실시예의 따른 DRAM의 구성을 나타낸 회로도이다.
본 실시예의 DRAM에서는 상기 제1도에 도시한 실시예에 따른 DRAM에서의 상기 노드(A)와 전원전위(Vcc)와의 사이에 부하용 P채널 MOS트랜지스터(26)를 삽입함과 더불어, 상기 노드(B)와 전원전위(Vcc)와의 사이에도 부하용 P채널 MOS트랜지스터(27)를 삽입하여 양 트랜지스터(26, 27)의 게이트를 노드(B)에 공통접속함으로써, 상기 데이터입출력선신호 증폭용 N채널 MOS트랜지스터(11, 12)에 대해 P채널의 커런트 미러(current-mirror)부하를 추가하도록 한 것이다.
본 실시예에 따른 DRAM의 경우에도, 상기 제1도에 도시한 실시예에 비해 부하용 P채널 MOS트랜지스터(26, 27)를 추가한 만큼 소자수는 증가하지만, 데이터입출력선쌍의 증폭능력은 강해진다고 하는 이점이 있다.
제10도는 본 발명의 제6실시예에 따른 DRAM의 구성을 나타낸 회로도이다.
본 실시예의 DRAM에서는 상기 제9도에 도시한 실시예에 따른 DRAM에서의 N채널 MOS트랜지스터(11, 12)의 각 일단을 접지전위(Vss)에 직렬로 접속하는 대신, 관통전류억제용 N채널 MOS트랜지스터(25)를 상기 양 트랜지스터(11, 12)와 접지전위(Vss)와의 사이에 삽입하여 상기 트랜지스터(25)의 게이트를 열선택선(CSL)에 접속함으로써, 상기 제8도에 도시한 실시예의 것과 마찬가지로 다수의 선택되지 않은 데이터입출력선 센스앰프에 대한 관통전류의 발생을 방지하도록 된 것이다.
제11도는 본 발명의 제7실시예에 따른 DRAM의 구성을 나타낸 회로도이다. 상기 제9도에 도시한 실시예에서는 열선택용 MOS트랜지스터(7, 8), 데이터입출력선신호 증폭용 MOS트랜지스터(11, 12) 및 데이터기록용 MOS트랜지스터(13, 14)가 각각 N채널이고, MOS트랜지스터(11, 12)의 커런트미러부하가 P채널 MOS트랜지스터(26, 27)로 구성되어 있으며 MOS트랜지스터(11, 12)의 일단이 접지전위(Vss)에 접속되어 있는 경우에 대해 설명하였지만, 본 실시예의 DRAM에서는 이들 MOS트랜지스터 대신에 각각 반대채널인 것을 사용하도록 한 것이다.
즉, 한쪽의 데이터입출력선(DQ)과 전원전위(Vcc)와의 사이에는 열선택용 P채널 MOS트랜지스터(15) 및 데이터입출력선신호 증폭용 P채널 MOS트랜지스터(16)가 직렬로 접속되어 있다. 다른 쪽의 데이터입출력선(
Figure kpo00050
)과 전원전위(Vcc)와의 사이에는 열선택용 P채널 MOS트랜지스터(17) 및 데이터입출력선신호 증폭용 P채널 MOS트랜지스터(18)가 직렬접속되어 있다. 상기 양 열선택용 트랜지스터(15, 17)의 게이트는 활성시에 "L"레벨로 되는 신호가 공급되는 열선택선(
Figure kpo00051
)에 접속되고 데이터입출력선신호 증폭용의 한쪽 트랜지스터(16)의 게이트는 상기 비트선(
Figure kpo00052
)에 접속되며, 다른 쪽 트랜지스터(18)의 게이트는 상기 비트선(BL)에 접속되어 있다. 또, 노드(A)와 접지전위(Vss)와의 사이에는 부하용 N채널 MOS트랜지스터(28)가, 노드(B)와 접지전위(Vss)와의 사이에는 부하용 N채널 MOS트랜지스터(29)가 각각 삽입되어 있고, 양 트랜지스터(28, 29)의 게이트는 노드(B)에 공통으로 접속되어 있다. 즉, 상기 P채널 MOS트랜지스터(16, 18) 및 N채널 MOS트랜지스터(28, 29)에 의해 상기 비트선(BL,
Figure kpo00053
)의 신호에 대응하여 데이터입출력선쌍의 전위차를 증폭하는 데이터입출력선 센스앰프가 구성되어 있다.
또, 상기 노드(A)와 상기 비트선(BL)과의 사이에는 데이터기록용 P채널 MOS트랜지스터(19)가, 상기 노드(B)와 상기 비트선(
Figure kpo00054
)과의 사이에는 데이터기록용 P채널 MOS트랜지스터(20)가 각각 접속되어 있고, 상기 양 데이터기록용 트랜지스터(19, 20)의 각 게이트 활성시에 "L"레벨로 되는 신호가 공급되는 데이터기록제어선(
Figure kpo00055
)에 접속되어 있다.
제12도는 본 발명의 제8실시예에 따른 DRAM의 구성을 나타낸 회로도이다.
본 실시예의 DRAM에서는 상기 제11도에 도시한 실시예의 DRAM에서의 P채널 MOS트랜지스터(16, 18)의 각 일단을 전원전위(Vcc)에 접속하는 대신, 관통전류억제용 P채널 MOS트랜지스터(30)를 상기 양 트랜지스터(16, 18)와 전위전위(Vcc)와의 사이에 삽입하여 상기 트랜지스터(30)의 게이트를 열선택선(
Figure kpo00056
)에 접속함으로써 상기 제8도에 도시한 실시예와 마찬가지로, 다수의 선택되지 않은 데이터입출력선 센스앰프에 대한 관통전류의 발생을 방지하도록 한 것이다.
또한 상기 각 실시예의 DRAM에 있어서, 데이터입출력선쌍의 신호증폭이 워드선(WL)의 신호가 상승하고 센스앰프제어선(
Figure kpo00057
)의 신호가 하강하여 비트선쌍의 신호증폭이 개시됨과 동시에 행해지는 경우에 대해 설명하였지만, 데이터입출력선 센스앰프(예컨대, 제1도의 실시예에서는 N채널 MOS트랜지스터(11, 12)로 구성되고, 제4도의 실시예에서는 P채널 MOS트랜지스터(16, 18)로 구성되며, 제7도의 실시예에서는 2개의 CMOS인버터(22, 24)로 구성되어 있다)의 감도가 높게 되어 있는 경우에는 비트선쌍의 신호증폭 보다 먼저 데이터입출력선쌍의 신호증폭을 개시시키는 것이 가능하다. 즉, 워드선(WL)의 신호가 상승하여 비트선쌍에 메모리셀의 미소전위가 전달됨과 동시에 데이터입출력선 센스앰프가 동작을 개시하여, 재빠르게 데이터입출력선쌍의 신호를 증폭하도록 해도 좋다. 이 경우, 비트선센스앰프는 그후 비교적 천천히 비트선쌍간의 전위차를 증폭한다.
제13도는 본 발명의 제9실시예에 따른 DRAM의 구성을 나타낸 회로도이다.
상기 각 실시예의 DRAM에서는 1쌍의 비트선마다에 1개의 데이터입출력선 센스앰프를 설치하도록 하였지만, 이것을 복수쌍의 비트선마다에 1개의 데이터입출력선 센스앰프를 설치하도록 하여도 좋다. 그리고, 본 실시예의 DRAM에서는 4쌍의 비트선마다 1개의 데이터입출력선 센스앰프를 설치하도록 한 것이다.
도면중, 4개의 CMOS-S/A(41)는 예컨대, 상기 제1도에서의 각각 2개의 N채널 MOS트랜지스터(3, 4) 및 P채널 MOS트랜지스터(5, 6)에 의해 구성된 비트선센스앰프에 각각 대응하고 있다. 또, 도면중의 DQS/A(42)는 예컨대, 상기 제1도에서의 2개의 N채널 MOS트랜지스터(11, 12)에 의해 구성된 비트선센스앰프에 대응하고 있고, 상기 DQS/A(42)내에는 상기 데이터기록용 N채널 MOS트랜지스터(13, 14)도 포함되고 있다.
상기 4개의 비트선센스앰프(41)는 4쌍의 비트선(BLO,
Figure kpo00058
~BL3,
Figure kpo00059
) 각각의 사이에 접속되어 있고, 각각 센스앰프제어선(
Figure kpo00060
, SAP)의 신호에 대응하여 활성화되도록 되어 있다. 또, 상기 4쌍의 비트선(BLO,
Figure kpo00061
~BL3,
Figure kpo00062
)은 BL측마다 각 N채널 MOS트랜지스터(43)를 매개하고,
Figure kpo00063
측마다 각 N채널 MOS트랜지스터(44)를 매개하여 각각 상기 DQS/A(42)에 접속되어 있다. 상기 트랜지스터(43, 44)의 게이트는 각 비트선마다에 공통접속되고, 이들 각 공통게이트는 4개의 열선택선(CSL0~CSL3)의 각각이 접속되어 있다. 더욱이 DQS/A(42)와 데이터입출력선쌍의 사이에 접속되어 있는 2개의 열선택용 N채널 MOS트랜지스터(7,8)의 게이트에는 상기 4개의 열선택선(CSL0~CSL3) 각각의 신호가 입력되는 OR게이트(45)의 출력이 공급된다.
상기와 같은 구성인 DRAM에서는 4개의 열선택선(CSL0~CSL3)의 어느 1개의 신호가 "H"레벨로 되어 4조의 트랜지스터(43,44)중 어느 1조가 온되고 4개의 CMOS-S/A(41)의 어느 하나가 DQS/A(42)와 선택적으로 접속될 때에, OR게이트(45)의 출력도 "H"레벨로 되어 DQS/A(42)가 활성화된다.
본 실시예의 DRAM은 테이터입출력선 센스앰프부분이 점유하는 실리콘칩상의 면적이 지나치게 커서 각 비트선마다 데이터입출력선 센스앰프를 배치하는 않는 경우, 혹은 각 비트선마다 데이터입출력선 센스앰프를 배치하여 칩상의 면적증대가 허용범위를 넘는 경우 등에 유효하다.
제14도는 본 발명의 제10실시예에 따른 DRAM의 구성을 나타낸 회로도이다.
본 실시예에서도 복수쌍의 비트선마다에 1개의 데이터입출력선 센스앰프를 설치하도록 한 것이다. 도면에서, 4개의 비트선센스앰프(41)는 4쌍의 비트선(BLO,
Figure kpo00064
~BL3,
Figure kpo00065
) 각각의 사이에 접속되어 있고, 각각 센스앰프제어선(
Figure kpo00066
, SAP)의 신호에 대응하여 활성화되도록 되어 있다. 또, 상기 4쌍의 비트선(BLO,
Figure kpo00067
~BL3,
Figure kpo00068
)은 BL측마다에 각 N채널 MOS트랜지스터(46)를 매개하고,
Figure kpo00069
측마다에 각 N채널 MOS트랜지스터(47)를 매개하여 각각 상기 DQS/A(42)에 접속되어 있다. 상기 트랜지스터(46, 47)의 게이트는 각 비트선마다에 공통접속되고, 이들 각 공통게이트에는 4개의 디코드신호선(X0~X3) 각각이 접속되어 있다. 더욱이, DQS/A(42)와 데이터입출력선쌍(DQ,
Figure kpo00070
)과의 사이에 접속되어 있는 2개의 열선택용 N채널 MOS트랜지스터(7, 8)의 게이트에는 열선택선(CSL)이 접속되어 있다.
상기와 같은 구성인 DRAM에서는 4개의 디코드신호선(X0~X3)의 어느 1개의 신호가 "H"레벨로 되고 4조의 트랜지스터(46,47)중의 어느 1조가 온되어, 4개의 CMOS-S/A(41)의 어느 하나가 DQS/A(42)와 선택적으로 접속된다. 또, 이때 열선택선(CSL)의 신호에 대응하여 DQS/A(42)가 활성화된다.
본 실시예의 DRAM의 경우에도 상기 제13도의 실시예의 경우와 마찬가지로, 데이터입출력선 센스앰프부분이 점유하는 실리콘칩상의 면적이 지나치게 커서 각 비트선쌍마다 데이터입출력선 센스앰프를 배치하지 않는 경우, 혹은 각 비트선쌍마다 데이터입출력선 센스앰프를 배치하여 칩면적의 증대가 허용범위를 넘는 경우 등에 유효하다.
또, 상기 제13도 및 제14도의 실시예에서는 4쌍의 비트선마다에 1개의 데이터입출력선 센스앰프를 설치하도록 하였지만, 이것은 2쌍, 4쌍, 8쌍, 16쌍의 비트선마다 1개의 데이터입출력선 센스앰프를 설치하는 것이 가능하며, 일반적으로 2n(n은 자연수)쌍의 비트선마다 1개의 데이터입출력선 센스앰프를 배치할 수 있다.
또한, 본 발명은 상기한 각 실시예에만 한정되는 것이 아니며, 각종의 변형이 가능함을 물론이다. 예컨대, 상기 제7도 및 제8도의 각 실시예에 있어서, 열선택용 트랜지스터(7, 8) 및 데이터기록용 트랜지스터(13, 14) 대신에 각각 P채널 MOS트랜지스터를 사용할 수가 있다. 마찬가지로 제9도 및 제10도의 각 실시예에 있어서, 열선택용 트랜지스터(7, 8) 및 데이터기록용 트랜지스터(13, 14) 대신 각각 P채널 MOS트랜지스터를 사용할 수가 있다. 또, 제9도 및 제10도의 각 실시예에서는 데이터입출력선 센스앰프의 드라이버용 트랜지스터가 N채널 MOS트랜지스터(11, 12)이고, 커런트미러부하용 트랜지스터가 P채널 MOS트랜지스터(26, 27)인 경우에 대해 설명하였지만, 이는 드라이버용 트랜지스터를 P채널 MOS트랜지스터로, 커런트미러부하용 트랜지스터를 N채널 MOS트랜지스터로 각각 구성하여도 좋다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 따르면, 비트선으로부터 데이터 입출력선에 이르는 데이터독출경로에서의 신호전송지연을 적게 함으로써, 고속동작을 가능하게 한 다이나믹한 반도체 메모리장치를 제공할수가 있다.

Claims (14)

1개의 MOS트랜지스터(1) 및 1개의 캐패시터(2)로 이루어진 복수의 메로리셀(MC)을 갖춘 다이나믹형 반도체 메모리장치에 있어서, 상기 메모리셀에 데이터를 공급하는 복수의 비트선(BL, BL)과; 상기 비트선의 1쌍에 대해 1개의 비율로 배치된 비트선신호 증폭요의 제1센스앰프(9, 10); 상기 비트선으로부터 데이터를 취출하는 1쌍의 데이터입출력선(DQ, DQ); 상기 비트선의 1쌍에 대해 1개의 비율로 배치되고 게이트에 1쌍의 비트선이 접속되는 2개의 드리이버용 MOS트랜지스터로 이루어져, 데이터독출시에 상기 1쌍의 데이터입출력선의 신호를 증폭하는 데이터입출력선신호 증폭용 제2센스앰프; 상기 1쌍의 데이터입출력선과 상기 제2센스앰프와의 사이에 삽입되고 열선택선이 게이트에 접속된 1쌍의 열선택용 트랜지스터 및; 상기 1쌍의 데이터입력출력선과 상기 1쌍의 비트선과의 사이에 삽입되어 데이터기록시에 도통되는 1쌍의 데이터기록용 트랜지스터를 구비하여 이루어진 것을 특징으로 하는 다이나믹형 반도체 메모리장치.
제1항에 있어서, 상기 비트선신호 증폭용 제1센스앰프가 2개의 N채널 MOS트랜지스터(3, 4)로 이루어진 제1플립플롭(9) 및 2개의 P채널 MOS트랜지스터(5, 6)로 이루어진 제2플립플롭(10)을 구비한 CMOS형 센스앰프이고, 상기 데이터입출력선신호 증폭용 제2센스앰프의 2개의 드라이버용 MOS트랜지스터가 N채널 MOS트랜지스터(11, 12)이며, 상기 열선택용 트랜지스터가 N채널 MOS트랜지스터(7, 8)이고, 상기 1쌍의 데이터기록용 트랜지스터가 N채널 MOS트랜지스터(13, 14)인 것을 특징으로 하는 다이나믹형 반도체 메모리장치.
제1항에 있어서, 상기 비튼선신호 증폭용 제1센스앰프가 2개의 N채널 MOS트랜지스터(3, 4)로 이루어진 제1플립플롭(9) 및 2개의 P채널 MOS트랜지스터(5, 6)로 이루어진 제2플립플롭(10)을 구비한 CMOS형 센스앰프이고, 상기 데이터입출력선신호 증폭용 제2센스앰프의 2개의 드라이버용 MOS트랜지스터가 P채널 MOS트랜지스터(16,18)이며, 상기 열선택용 트랜지스터가 P채널 MOS트랜지스터(15, 17)이고, 상기 1쌍의 데이터기록용 트랜지스터가 P채널 MOS트랜지스터(19, 20)인 것을 특징으로 하는 다이나믹형 반도체 메모리장치.
1개의 MOS트랜지스터(1) 및 1개의 캐패시터(2)로 이루어진 복수의 메모리셀(MC)을 갖춘 다이나믹 반도체 메모리장치에 있어서, 상기 메모리셀에 데이터를 공급하는 복수의 비트선(BL,
Figure kpo00071
)과; 상기 비트선의 1쌍에 대해 1개의 비율로 배치된 비트선신호 증폭용 제1센스앰프(9, 10); 상기 비트선으로부터 데이터를 취출하는 한쌍의 데이터입출력선(DQ,
Figure kpo00072
); 상기 비트선의 1쌍에 대해 1개의 비율로 배치되고 게이트에 1쌍의 비트선이 접속되는 2개의 드라이버용 MOS트랜지스터 및 2개의 부하용 MOS트랜지스터로 이루어져, 데이터의 독출시에 상기 1쌍의 데이터입출력선의 신호를 증폭하는 데이터입출력선신호증폭용 제2센스앰프; 상기 1쌍의 데이터입출력선과 상기 제2센스앰프와의 사이에 삽입되고, 열선택선이 게이트에 접속된 1쌍의 열선택용 트랜지스터 및; 상기 1쌍의 데이터입출력선과 상기 1쌍의 비트선의 사이에 삽입되어, 데이터의 기록시에 도통되는 1쌍의 데이터기록용 트랜지스터를 구비하여 이루어진 것을 특징으로 하는 다이나믹형 반도체 메모리장치.
제4항에 있어서, 상기 비트선신호 증폭용 제1센스앰프가 2개의 N채널 MOS트랜지스터(3, 4)로 이루어진 제1플립플롭(9) 및 2개의 P채널 MOS트랜지스터(5, 6)로 이루어진 제2플립플롭(10)을 구비한 CMOS형 센스앰프이고, 상기 데이터입출력선신호 증폭용 제2센스앰프는 2개의 CMOS인버터(22, 24)로 구성되며, 상기 열선택용 트랜지스터가 N채널 MOS트랜지스터(7, 8)이고, 상기 1쌍의 데이터기록용 트랜지스터가 N채널 MOS트랜지스터(13, 14)인 것을 특징으로 하는 다이나믹형 반도체 메모리장치.
제1항에 있어서, 상기 비트선신호 증폭용 제1센스앰프가 2개의 N채널 MOS트랜지스터(3, 4)로 이루어진 제1플립플롭(9) 및 2개의 P채널 MOS트랜지스터(5, 6)로 이루어진 제2플립플롭(10)을 구비한 CMOS형 센스앰프이고, 상기 데이터입출력선신호 증폭용 제2센스앰프는 2개의 CMOS인버터(22, 24)로 구성되며, 상기 열선택용 트랜지스터가 P채널 MOS트랜지스터(15,17)이고, 상기 1쌍의 데이터기록용 트랜지스터가 P채널 MOS트랜지스터(19, 20)인 것을 특징으로 하는 다이나믹형 반도체 메모리장치.
제4항에 있어서, 상기 비트선신호 증폭용 제1센스앰프가 2개의 N채널 MOS트랜지스터(3, 4)로 이루어진 제1플립플롭(9) 및 2개의 P채널 MOS트랜지스터(5, 6)로 이루어진 제2플립플롭(10)을 구비한 CMOS형 센스앰프이고, 상기 데이터입출력선신호 증폭용 제2센스앰프는 2개의 N채널 MOS트랜지스터(11, 12)로 이루어진 드라이버용 MOS트랜지스터와 2개의 P채널 MOS트랜지스터(26, 27)로 이루어진 커런트미러부하용 MOS트랜지스터로 구성되며, 상기 열선택용 트랜지스터가 N채널 MOS트랜지스터(7, 8)이고, 상기 1쌍의 데이터기록용 트랜지스터가 N채널 MOS트랜지스터(13, 14)인 것을 특징으로 하는 다이나믹형 반도체 메모리장치.
제4항에 있어서, 상기 비트선신호 증폭용 제1센스앰프가 2개의 N채널 MOS트랜지스터(3, 4)로 이루어진 제1플립플롭(9) 및 2개의 P채널 MOS트랜지스터(5, 6)로 이루어진 제2플립플롭(10)을 구비한 CMOS형 센스앰프이고, 상기 데이터입출력선신호 증폭용 제2센스앰프는 2개의 N채널 MOS트랜지스터(11, 12)로 이루어진 드라이버용 MOS트랜지스터와 2개의 P채널 MOS트랜지스터(26, 27)로 이루어진 커런트미러부하용 MOS트랜지스터로 구성되며, 상기 열선택용 트랜지스터가 P채널 MOS트랜지스터(15, 17)이고,상기 1쌍의 데이터기록용 트랜지스터가 P채널 MOS트랜지스터(19, 20)인 것을 특징으로 하는 다이나믹형 반도체 메모리장치.
제4항에 있어서, 상기 비트선신호 증폭용 제1센스앰프가 2개의 N채널 MOS트랜지스터(3, 4)로 이루어진 제1플립플롭(9) 및 2개의 P채널 MOS트랜지스터(5, 6)로 이루어진 제2플립플롭(10)을 구비한 CMOS형 센스앰프이고, 상기 데이터입출력 신호 증폭용 제2센스앰프는 2개의 P채널 MOS트랜지스터(16, 18)로 이루어진 드라이버용 MOS트랜지스터와 2개의 N채널 MOS트랜지스터(28, 29)로 이루어진 커런트미러부하용 MOS트랜지스터로 구성되며, 상기 열선택용 트랜지스터가 N채널 MOS트랜지스터(7, 8)이고, 상기 1쌍의 데이터기록용 트랜지스터가 N채널 MOS트랜지스터(13, 14)인 것을 특징으로 하는 다이나믹형 반도체 메모리장치.
제4항에 있어서, 상기 비트선신호 증폭용 제1센스앰프가 2개의 N채널 MOS트랜지스터(3, 4)로 이루어진 제1플립플롭(9) 및 2개의 P채널 MOS트랜지스터(5, 6)로 이루어진 제2플립플롭(10)을 구비한 CMOS형 센스앰프이고, 상기 데이터입출력선신호 증폭용 제2센스앰프는 2개의 P채널 MOS트랜지스터(16, 18)로 이루어진 드라이버용 MOS트랜지스터와 2개의 N채널 MOS트랜지스터(28, 29)로 이루어진 커런트미러부하용 MOS트랜지스터로 구성되며, 상기 열선택용 트랜지스터가 P채널 MOS트랜지스터(15, 17)이고, 상기 1쌍의 데이터기록용 트랜지스터가 P채널 MOS트랜지스터(19, 20)인 것을 특징으로 하는 다이나믹형 반도체 메모리장치.
1개의 MOS트랜지스터(1) 및 1개의 캐패시터(2)로 이루어진 복수의 메모리셀(MC)을 갖춘 다이나믹 반도체 메모리장치에 있어서, 상기 메모리셀에 데이터를 공급하는 복수의 비트선(BL,
Figure kpo00073
)과; 상기 비트선의 1쌍에 대해 1개의 비율로 배치된 비트선신호 증폭용 제1센스앰프(9, 10); 상기 비트선에 데이터를 공급하고 또 비트선으로부터 데이타를 취출하는 1쌍의 데이터입출력(DQ,
Figure kpo00074
); 상기 비트선의 1쌍에 대해 1개의 비율로 배치되고 게이트에 1쌍의 비트선이 접속되는 2개의 드라이버용 MOS트랜지스터 및 2개의 부하용 MOS트랜지스터로 이루어져, 데이터의 독출시에 상기 1쌍의 데이터입출력선의 신호를 증폭하는 데이터입출력선신호 증폭용 제2센스앰프; 상기 제2센스앰프와 전원선과의 사이에 삽입되어, 열선택선으로 제어되는 관통전류억제용 트랜지스터(25, 30); 상기 1쌍의 데이터입출력선과 상기 제2센스앰프와의 사이에 삽입되고, 열선택선이 게이트에 접속된 1쌍의 열선택용 트랜지스터(7, 8 ; 15, 17) 및; 상기 1쌍의 데이터입출력선과 상기 1쌍의 비트선과의 사이에 삽입되어, 데이터의 기록시에 도통되는 1쌍의 기록용 트랜지스터(13, 14 ; 19, 20)를 구비하여 이루어진 것을 특징으로 하는 다이나믹형 반도체 메모리장치.
1개의 MOS트랜지스터(1) 및 1개의 캐패시터(2)로 이루어진 복수의 메모리셀(MC)을 갖춘 다이나믹형 반도체 메모리장치에 있어서, 상기 메모리셀에 데이터를 공급하는 복수의 비트선(BL,
Figure kpo00075
, BL1, …)과; 상기 비트선의 1쌍에 대해 1개의 비율로 배치된 비트선신호 증폭용 제1센스앰프(41); 상기 비트선에 데이터를 공급하고, 또 비트선으로부터 데이터를 취출하는 1쌍의 데이터입출력선(DQ,
Figure kpo00076
); 상기 비트선의 복수쌍에 대해 1개의 비율로 배치되고, 2개의 드라이버용 MOS트랜지스터로 이루어져, 데이터의 독출시에 상기 1쌍의 데이터 입출력선의 신호를 증폭하는 데이터입출력선신호 증폭용 제2센스앰프(42); 상기 복수쌍중 1쌍의 비트선을 어드레스에 따라 선택하여, 상기 제2센스앰프의 2개의 드라이버용 MOS트랜지스터의 게이트에 접속시키는 비트선쌍선택수단(43, 44 ; 46, 47); 상기 1쌍의 데이터입출력선과 상기 제2센스앰프와의 사이에 삽입되고 열선택선이 게이트에 접속된 1쌍의 열선택용 트랜지스터(7, 8)및; 상기 1쌍의 데이터입출력선과 상기 비트선쌍선택수단과의 사이에 삽입되어, 데이터의 기록시에 도통되는 1쌍의 데이터기록용 트랜지스터(13, 14 ; 19, 20)를 구비하여 이루어진 것을 특징으로 하는 다이나믹형 반도체 메모리장치.
1개의 MOS트랜지스터(1) 및 1개의 캐패시터(2)로 이루어진 복수의 메모리셀(MC)을 갖춘 다이나믹형 반도체 메모리장치에 있어서, 상기 메모리셀에 데이터를 공급하는 복수의 비트선(BLO,
Figure kpo00077
, BL1, …)과; 상기 비트선의 1쌍에 대해 1개의 비율로 배치된 비트선신호 증폭용 제1센스앰프(41); 상기 비트선에 데이터를 공급하고, 또 비트선으로부터 데이터를 취출하는 1쌍의 데이터입출력선(DQ,
Figure kpo00078
); 상기 비트선의 복수쌍에 대해 1개의 비율로 배치되고, 2개의 드라이버용 MOS트랜지스터 및 2개의 부하용 MOS트랜지스터로 이루어져, 데이터의 독출시에 상기 1쌍의 데이터입출력선의 신호를 증폭하는 데이터입출력선신호 증폭용 제2센스앰프(42); 상기 복수쌍중 1쌍의 비트선을 어드레스에 따라 선택하여, 상기 제2센스앰프의 2개의 드라이버용 MOS트랜지스터의 게이트에 접속시키는 비트선쌍선택수단(43, 44 ; 46, 47); 상기 1쌍의 데이터입출력선과 상기 제2센스앰프와의 사이에 삽입되고, 열선택선이 게이트에 접속된 1쌍의 열선택용 트랜지스터(7, 8) 및; 상기 1쌍의 데이터입출력선과 상기 비트선쌍선택수단과의 사이에 삽입되어 데이터의 기록시에 도통되는 1쌍의 데이터기록용 트랜지스터(13, 14 ; 19, 20)를 구비하여 이루어진 것을 특징으로 하는 다이나믹형 반도체 메모리장치.
1개의 MOS트랜지스터(1) 및 1개의 캐패시터(2)로 이루어진 복수의 메모리셀(MC)을 갖춘 다이나믹형 반도체 메모리장치에 있어서, 상기 메모리셀에 데이터를 공급하는 복수의 비트선(BLO,
Figure kpo00079
, BL1, …)과; 상기 비트선의 1쌍에 대해 1개의 비율로 배치된 비트선신호 증폭용 제1센스앰프(41); 상기 비트선에 데이터를 공급하고, 또 비트선으로부터 데이터를 취출하는 1쌍의 데이터입출력선(DQ,
Figure kpo00080
); 상기 비트선의 복수쌍에 대해 1개의 비율로 배치되고, 2개의 드라이버용 MOS트랜지스터 및 2개의 부하용 MOS트랜지스터로 이루어져, 데이터의 독출시에 상기 1쌍의 데이터입출력선의 신호를 증폭하는 데이터입출력신호 증폭용 제2센스앰프(42); 상기 복수쌍중 1쌍의 비트선을 어드레스에 따라 선택하여, 상기 제2센스앰프의 2개의 드라이버용 MOS트랜지스터의 게이트에 접속시키는 비트선쌍선택수단(43, 44 ; 46, 47); 상기 제2센스앰프와 전원선과의 사이에 삽입되어, 열선택선으로 제어되는 관통전류억제용 트랜지스터(25, 30); 상기 1쌍의 데이터입출력선과 상기 제2센스앰프와의 사이에 삽입되고, 열선택선이 게이트에 접속된 1쌍의 열선택용 트랜지스터(7, 8)및; 상기 1쌍의 데이터입 출력선과 상기 비트선쌍선택수단과의 사이에 삽입되어, 데이터의 기록시에 도통되는 1쌍의 데이터기록용 트랜지스터(13, 14 ; 19, 20)를 구비하여 이루어진 것을 특징으로 하는 다이나믹형 반도체 메모리장치.
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