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KR100546373B1 - 기준셀을 사용하지 않는 ｖｓｓ／ｖｄｄ 비트라인프리차지 스킴을 갖는 반도체 메모리장치 - Google Patents

기준셀을 사용하지 않는 ｖｓｓ／ｖｄｄ 비트라인프리차지 스킴을 갖는 반도체 메모리장치 Download PDF

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KR100546373B1
KR100546373B1 KR1020030059833A KR20030059833A KR100546373B1 KR 100546373 B1 KR100546373 B1 KR 100546373B1 KR 1020030059833 A KR1020030059833 A KR 1020030059833A KR 20030059833 A KR20030059833 A KR 20030059833A KR 100546373 B1 KR100546373 B1 KR 100546373B1
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bit line
memory cell
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노경준
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삼성전자주식회사
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Abstract

기준셀을 사용하지 않는 VSS/VDD 비트라인 프리차지 스킴을 갖는 반도체 메모리장치가 개시된다. 본 발명에 따른 VSS/VDD 비트라인 프리차지 스킴을 갖는 메모리장치는 기준셀을 구비하지 않고 VSS 프리차지 스킴의 경우에는 P형 감지증폭기를 2개 구비하고 VDD 프리차지 스킴의 경우에는 N형 감지증폭기를 2개 구비한다. 그리고 2개의 감지증폭기들중 하나에서는 비트라인을 구동하는 트랜지스터의 전류구동 능력이 상보 비트라인을 구동하는 트랜지스터의 전류구동 능력에 비해 의도적으로 작게 설계된다. 다른 하나에서는 상보 비트라인을 구동하는 트랜지스터의 전류구동 능력이 비트라인을 구동하는 트랜지스터의 전류구동 능력에 비해 의도적으로 작게 설계된다. 따라서 워드라인이 활성화될 때 선택되는 메모리셀의 위치에 따라 2개의 감지증폭기들중 적절한 하나를 먼저 동작시키고 소정의 시간차를 두고 나머지 하나를 동작시킴으로써 데이터 "0" 및 데이터 "1"을 모두 올바르게 센싱할 수 있다. 따라서 기준셀을 구비하는 종래의 VSS/VDD 프리차지 방식의 단점들 및 문제점들을 제거할 수 있다.

Description

기준셀을 사용하지 않는 ＶＳＳ／ＶＤＤ 비트라인 프리차지 스킴을 갖는 반도체 메모리장치{Semiconductor memory device having VSS/VDD bitline precharge scheme without reference cell}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 VSS/VDD 프리차지 방식중 VSS 프리차지 방식을 나타내는 회로도이다.
도 2는 본 발명에 따른 VSS 비트라인 프리차지 스킴을 갖는 반도체 메모리장치를 개략적으로 나타내는 회로도이다.
도 3은 도 2에 도시된 VSS 비트라인 프리차지 스킴을 갖는 메모리장치의 동작 타이밍도이다.
도 4는 본 발명에 따른 VDD 비트라인 프리차지 스킴을 갖는 반도체 메모리장치를 개략적으로 나타내는 회로도이다.
도 5는 도 4에 도시된 VDD 비트라인 프리차지 스킴을 갖는 메모리장치의 동작 타이밍도이다.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 VSS/VDD 비트라인 프리차지 스킴에 관한 것이다.
종래에는 메모리장치에서 비트라인을 프리차지시키기 위한 방법으로서 하프(half) VDD 프리차지 방식이 주로 사용되었다. 그런데 메모리장치의 동작전압이 낮아지고 동작속도가 고속화되어 감에 따라, 감지증폭기의 감지속도를 향상시키고 또한 저전압 및 저온에서도 감지증폭기의 동작 안정도(stability) 및 차지쉐어링(charge sharing) 속도를 향상시키기 위해 하프 VDD 프리차지 방식 대신에 VSS/VDD 프리차지 방식이 이용되고 있다. VDD는 전원전압을 의미하고 VSS는 접지전압을 의미한다.
VSS/VDD 프리차지 방식은, 기준셀(reference cell)과 하프 기준전하 발생기(half reference charge generator)를 구비하여 기준셀의 스토리지 노드(storage node)에 하프 기준전압을 제공함으로써 데이터"0"와 데이터"1"을 감지해내는 방식이다. 종래의 VSS/VDD 프리차지 방식의 일예가 미국특허 No. US 6,570,799에 개시되어 있다.
도 1은 종래의 VSS/VDD 프리차지 방식중 VSS 프리차지 방식을 나타내는 회로도이다. 도 1에서 M0 및 M1는 정상 메모리셀을 나타내고 RM0 및 RM1은 기준셀을 나타낸다. EQ는 프리차지 회로(또는 등화회로라고도 함)를 나타내고 NS는 N형 감지증폭기를 나타내고 PS는 P형 감지증폭기를 나타낸다.
프리차지 명령 수행시, REQ 신호가 논리"하이"가 되면 엔모스 제어 트랜지스 터(T0,T1)가 턴온되어 하프 기준전압, 즉 (1/2)VDD가 기준셀(RM0,RM1)의 스토리지 노드(N0,N1)에 인가되고 또한 논리"하이"의 EQP 신호에 의해 비트라인(BL) 및 상보 비트라인(BLB)은 모두 VSS로 프리차지된다.
다음에 액티브 명령 수행시, 비트라인(BL)에 연결된 메모리셀(M1) 내의 선택 트랜지스터의 게이트에 연결된 워드라인(WL1)이 인에이블될 때 상보 비트라인(BLB)에 연결된 기준셀(RM1) 내의 선택 트랜지스터의 게이트에 연결된 워드라인(RWL1)이 동시에 인에이블된다. 이때 메모리셀(M1)의 데이터가 "0"이면 비트라인(BL)은 VSS를 그대로 유지하고 메모리셀(M1)의 데이터가 "1"이면 비트라인(BL)의 레벨은 차지쉐어링(charge sharing)에 의해 VSS+△V로 상승한다. 반면에 상보 비트라인(BLB)의 레벨은 메모리셀(M1)의 데이터에 상관없이 VSS+△V/2로 상승한다. 여기에서 △V는 소정의 전압이다. 따라서 메모리셀(M1)의 데이터가 "0"이든 "1"이든 비트라인(BL)과 상보 비트라인(BLB) 간의 전압차는 항상 △V/2로 일정하다.
그런데 이와 같은 VSS/VDD 프리차지 방식은 첫째로, 기준셀을 정상셀 영역에 배치하고 기준셀의 스토리지 노드를 제어해야 하므로 정상셀과 기준셀의 균일성(Uniformity)이 좋지 않다. 둘째로, 기준셀의 스토리지 노드(N0,N1)에 제어 트랜지스터(T0,T1)를 연결하는 것이 용이하지 않다. 셋째로, 기준셀에 결함(Defect)이 있을 경우에는 정상셀들에 대한 리페어 자원이 아무리 많더라도 그 칩은 사용할 수 없게 되는 문제점이 있다. 넷째로, 기준셀의 스토리지 노드에 하프 기준전압을 제공하기 위한 하프 기준전압 발생기가 구비되어야 하는 단점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 기준셀을 사용하지 않는 VSS/VDD 비트라인 프리차지 스킴을 갖는 반도체 메모리장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면(Aspect)에 따른 반도체 메모리장치는, 제1메모리셀, 제2메모리셀, 상기 제1메모리셀에 연결되는 비트라인, 상기 제2메모리셀에 연결되는 상보 비트라인, 및 상기 비트라인과 상기 상보 비트라인 간의 전압차를 감지증폭하는 감지증폭기를 구비하고, 상기 감지증폭기는, 한쌍의 크로스커플된 엔모스 트랜지스터들로 구성되는 1개의 N형 감지증폭기, 및 각각 한쌍의 크로스커플된 피모스 트랜지스터들로 구성되는 2개의 P형 감지증폭기들을 구비하고, 상기 2개의 P형 감지증폭기들은 소정의 시간차를 갖고 순차적으로 인에이블되는 것을 특징으로 한다.
상기 2개의 P형 감지증폭기들의 상기 한쌍의 피모스 트랜지스터들의 전류구동 능력은 서로 다르다. 상기 2개의 P형 감지증폭기들중 하나에서는 상기 비트라인을 구동하는 피모스 트랜지스터의 전류구동 능력이 상기 상보 비트라인을 구동하는 피모스 트랜지스터의 전류구동 능력에 비해 작다. 상기 2개의 P형 감지증폭기들중 다른 하나에서는 상기 상보 비트라인을 구동하는 피모스 트랜지스터의 전류구동 능력이 상기 비트라인을 구동하는 피모스 트랜지스터의 전류구동 능력에 비해 작다.
상기 제1메모리셀 및 상기 제2메모리셀중 어느 것이 선택되느냐에 따라 상기 2개의 P형 감지증폭기들의 인에이블 순서가 결정된다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면(Aspect)에 따른 반 도체 메모리장치는, 제1메모리셀, 제2메모리셀, 상기 제1메모리셀에 연결되는 비트라인, 상기 제2메모리셀에 연결되는 상보 비트라인, 및 상기 비트라인과 상기 상보 비트라인 간의 전압차를 감지증폭하는 감지증폭기를 구비하고, 상기 감지증폭기는, 각각 한쌍의 크로스커플된 엔모스 트랜지스터들로 구성되는 2개의 N형 감지증폭기들, 및 한쌍의 크로스커플된 피모스 트랜지스터들로 구성되는 1개의 P형 감지증폭기를 구비하고, 상기 2개의 N형 감지증폭기들은 소정의 시간차를 갖고 순차적으로 인에이블되는 것을 특징으로 한다.
상기 2개의 N형 감지증폭기들의 상기 한쌍의 엔모스 트랜지스터들의 전류구동 능력은 서로 다르다. 상기 2개의 N형 감지증폭기들중 하나에서는 상기 비트라인을 구동하는 엔모스 트랜지스터의 전류구동 능력이 상기 상보 비트라인을 구동하는 엔모스 트랜지스터의 전류구동 능력에 비해 작다. 상기 2개의 N형 감지증폭기들중 다른 하나에서는 상기 상보 비트라인을 구동하는 엔피모스 트랜지스터의 전류구동 능력이 상기 비트라인을 구동하는 엔모스 트랜지스터의 전류구동 능력에 비해 작다.
상기 제1메모리셀 및 상기 제2메모리셀중 어느 것이 선택되느냐에 따라 상기 2개의 N형 감지증폭기들의 인에이블 순서가 결정된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명에 따른 VSS 비트라인 프리차지 스킴을 갖는 반도체 메모리장치를 개략적으로 나타내는 회로도이다.
도 2를 참조하면, 본 발명에 따른 VSS 비트라인 프리차지 스킴을 갖는 반도체 메모리장치는, 제1메모리셀(M20), 제2메모리셀(M21), 제1메모리셀(M20)에 연결되는 비트라인(BL), 제2메모리셀(M21)에 연결되는 상보 비트라인(BLB), 비트라인(BL)과 상보 비트라인(BLB)을 프리차지시키는 프리차지 회로(또는 등화회로라고도 함)(EQ2), 및 비트라인(BL)과 상보 비트라인(BLB) 간의 전압차를 감지증폭하는 감지증폭기를 구비한다.
도 2에서 볼 수 있듯이 본 발명에 따른 VSS 비트라인 프리차지 스킴을 갖는 메모리장치에서는 정상셀들(M20,M21)만이 존재하고 기준셀은 존재하지 않는다.
특히 도 2는 VSS 프리차지 스킴에 대한 경우이므로 상기 감지증폭기는 1개의 N형 감지증폭기(NS2)와 2개의 P형 감지증폭기(PS20,PS21)를 구비한다. N형 감지증폭기(NS2)는 한쌍의 크로스커플된 엔모스 트랜지스터들(NM21,NM22)로 구성된다. P형 감지증폭기(PS20)는 한쌍의 크로스커플된 피모스 트랜지스터들(PM21,PM22)로 구성되고, P형 감지증폭기(PS21)는 한쌍의 크로스커플된 피모스 트랜지스터들(PM23,PM24)로 구성된다.
상기 2개의 P형 감지증폭기들(PS20,PS21)은 소정의 시간차를 갖고 순차적으로 인에이블된다. 제1메모리셀(M20) 및 제2메모리셀(M21)중 어느 것이 선택되느냐 에 따라 2개의 P형 감지증폭기들(PS20,PS21)의 인에이블 순서가 결정된다.
N형 감지증폭기(NS2) 내의 엔모스 트랜지스터들(NM21,NM22)의 전류구동 능력은 동일하게 설계된다. P형 감지증폭기(PS20) 내의 피모스 트랜지스터들(PM21,PM22)의 전류구동 능력은 서로 다르게 설계되고 또한 P형 감지증폭기(PS21) 내의 피모스 트랜지스터들(PM23,PM24)의 전류구동 능력도 서로 다르게 설계된다.
좀더 상세하게는, P형 감지증폭기(PS20)에서는 비트라인(BL)을 구동하는 피모스 트랜지스터(PM21)의 전류구동 능력이 상보 비트라인(BLB)을 구동하는 피모스 트랜지스터(PM22)의 전류구동 능력에 비해 작게 설계된다. P형 감지증폭기(PS21)에서는 상보 비트라인(BLB)을 구동하는 피모스 트랜지스터(PM24)의 전류구동 능력이 비트라인(BL)을 구동하는 피모스 트랜지스터(PM23)의 전류구동 능력에 비해 작게 설계된다.
도 3은 도 2에 도시된 VSS 비트라인 프리차지 스킴을 갖는 메모리장치의 동작 타이밍도이다. 이하 도 3의 타이밍도를 참조하여 도 2에 도시된 메모리장치의 동작이 상세히 설명된다.
먼저 PEQ 신호가 논리"하이"가 되면 프리차지 회로(EQ2) 내의 엔모스 트랜지스터들(NM23,NM24,NM25)이 턴온되어 비트라인(BL) 및 상보 비트라인(BLB)은 전원전압(VSS) 레벨로 프리차지된다. 다음에 워드라인(WLT)이 논리"하이"로 인에이블되면 비트라인(BL)에 연결된 제1메모리셀(M20)이 선택된다. 이때에는 2개의 P형 감지증폭기들(PS20,PS21)중 P형 감지증폭기(PS20)이 먼저 동작되도록 LAT 신호가 먼저 논 리"하이"가 되고 소정의 지연시간(t) 후에 LAC 신호도 논리"하이"가 된다.
따라서 제1메모리셀(M20)에 저장된 데이터가 논리"1"인 경우에는, PM22보다 PM21의 전류구동 능력은 작지만 차지쉐어링(Charge Sharing)후 상보 비트라인(BLB)의 전압레벨(VSS 레벨)이 비트라인(BL)의 전압레벨(VSS+△V)보다 작기 때문에 센싱 시작시, 즉 LAT 신호가 "하이"로 천이시 PM21에 흐르는 전류가 PM22에 흐르는 전류보다 커질 수 있다. 따라서 비트라인(BL)의 레벨은 논리"1"로서 센싱되고 상보 비트라인(BLB)의 레벨은 논리"0"으로서 센싱된다.
반면에 제1메모리셀(M20)에 저장된 데이터가 논리"0"인 경우에는, 비트라인(BL)의 전압레벨은 변화없이 VSS이고 상보 비트라인(BLB)의 전압레벨도 VSS이므로 PM21의 게이트 레벨과 PM22의 게이트 레벨은 같다. 다만 PM21의 전류구동 능력이 PM22의 전류구동 능력보다 작으므로 센싱 시작시, 즉 LAT 신호가 "하이"로 천이시 PM22에 흐르는 전류가 더 커서 비트라인(BL)의 레벨은 논리"0"으로서 센싱되고 상보 비트라인(BLB)의 레벨은 논리"1"로서 센싱된다.
상술한 두 경우 모두 어느정도 비트라인(BL)의 레벨과 상보 비트라인(BLB)의 레벨이 센싱된 후, LAC 신호가 "하이"로 천이되어 P형 감지증폭기(PS21)이 동작됨으로써 P형 감지증폭기(PS20)에 의한 센싱을 돕게 된다.
한편 워드라인(WLC)가 논리"하이"로 인에이블되면 상보 비트라인(BLB)에 연결된 제2메모리셀(M21)이 선택된다. 이때에는 2개의 P형 감지증폭기들(PS20,PS21)중 P형 감지증폭기(PS21)이 먼저 동작되도록 LAC 신호가 먼저 논리"하이"가 되고 소정의 지연시간(t) 후에 LAT 신호도 논리"하이"가 된다.
따라서 제2메모리셀(M21)에 저장된 데이터가 논리"1"인 경우에는, PM23보다 PM24의 전류구동 능력은 작지만 차지쉐어링(Charge Sharing)후 비트라인(BL)의 전압레벨(VSS 레벨)이 상보 비트라인(BLB)의 전압레벨(VSS+△V)보다 작기 때문에 센싱 시작시, 즉 LAC 신호가 "하이"로 천이시 PM24에 흐르는 전류가 PM23에 흐르는 전류보다 커질 수 있다. 따라서 상보 비트라인(BLB)의 레벨은 논리"1"로서 센싱되고 비트라인(BL)의 레벨은 논리"0"으로서 센싱된다.
반면에 제2메모리셀(M21)에 저장된 데이터가 논리"0"인 경우에는, 상보 비트라인(BLB)의 전압레벨은 변화없이 VSS이고 비트라인(BL)의 전압레벨도 VSS이므로 PM24의 게이트 레벨과 PM23의 게이트 레벨은 같다. 다만 PM24의 전류구동 능력이 PM23의 전류구동 능력보다 작으므로 센싱 시작시, 즉 LAC 신호가 "하이"로 천이시 PM23에 흐르는 전류가 더 커서 상보 비트라인(BLB)의 레벨은 논리"0"으로서 센싱되고 비트라인(BL)의 레벨은 논리"1"로서 센싱된다.
상술한 두 경우 모두 어느정도 비트라인(BL)의 레벨과 상보 비트라인(BLB)의 레벨이 센싱된 후, LAT 신호가 "하이"로 천이되어 P형 감지증폭기(PS20)이 동작됨으로써 P형 감지증폭기(PS21)에 의한 센싱을 돕게 된다.
도 4는 본 발명에 따른 VDD 비트라인 프리차지 스킴을 갖는 반도체 메모리장치를 개략적으로 나타내는 회로도이다.
도 4를 참조하면, 본 발명에 따른 VDD 비트라인 프리차지 스킴을 갖는 반도체 메모리장치는, 제1메모리셀(M40), 제2메모리셀(M41), 제1메모리셀(M40)에 연결되는 비트라인(BL), 제2메모리셀(M41)에 연결되는 상보 비트라인(BLB), 비트라인(BL)과 상보 비트라인(BLB)을 프리차지시키는 프리차지 회로(또는 등화회로라고도 함)(EQ4), 및 비트라인(BL)과 상보 비트라인(BLB) 간의 전압차를 감지증폭하는 감지증폭기를 구비한다.
도 4에서 볼 수 있듯이 본 발명에 따른 VDD 비트라인 프리차지 스킴을 갖는 메모리장치에서는 정상셀들(M40,M41)만이 존재하고 기준셀은 존재하지 않는다.
특히 도 4는 VDD 프리차지 스킴에 대한 경우이므로 상기 감지증폭기는 1개의 P형 감지증폭기(PS4)와 2개의 N형 감지증폭기(NS40,NS41)를 구비한다. P형 감지증폭기(PS4)는 한쌍의 크로스커플된 피모스 트랜지스터들(PM41,PM42)로 구성된다. N형 감지증폭기(NS40)는 한쌍의 크로스커플된 엔모스 트랜지스터들(NM41,NM42)로 구성되고, N형 감지증폭기(NS41)는 한쌍의 크로스커플된 엔모스 트랜지스터들(NM43,NM44)로 구성된다.
상기 2개의 N형 감지증폭기들(NS40,NS41)은 소정의 시간차를 갖고 순차적으로 인에이블된다. 제1메모리셀(M40) 및 제2메모리셀(M41)중 어느 것이 선택되느냐에 따라 2개의 N형 감지증폭기들(NS40,NS41)의 인에이블 순서가 결정된다.
P형 감지증폭기(PS4) 내의 피모스 트랜지스터들(PM41,PM42)의 전류구동 능력은 동일하게 설계된다. N형 감지증폭기(NS40) 내의 엔모스 트랜지스터들(NM41,NM42)의 전류구동 능력은 서로 다르게 설계되고 또한 N형 감지증폭기(NS41) 내의 엔모스 트랜지스터들(NM43,NM44)의 전류구동 능력도 서로 다르게 설계된다.
좀더 상세하게는, N형 감지증폭기(NS40)에서는 비트라인(BL)을 구동하는 엔 모스 트랜지스터(NM41)의 전류구동 능력이 상보 비트라인(BLB)을 구동하는 엔모스 트랜지스터(NM42)의 전류구동 능력에 비해 작게 설계된다. N형 감지증폭기(NS41)에서는 상보 비트라인(BLB)을 구동하는 엔모스 트랜지스터(NM44)의 전류구동 능력이 비트라인(BL)을 구동하는 엔모스 트랜지스터(NM43)의 전류구동 능력에 비해 작게 설계된다.
도 5는 도 4에 도시된 VDD 비트라인 프리차지 스킴을 갖는 메모리장치의 동작 타이밍도이다. 도 4에 도시된 VDD 비트라인 프리차지 스킴을 갖는 메모리장치의 동작은 도 2에 도시된 VSS 비트라인 프리차지 스킴을 갖는 메모리장치의 동작과 유사하므로 여기에서 상세한 설명은 생략된다.
이상에서와 같이 본 발명에 따른 VSS/VDD 비트라인 프리차지 스킴을 갖는 메모리장치는 기준셀을 구비하지 않고 VSS 프리차지 스킴의 경우에는 P형 감지증폭기를 2개 구비하고 VDD 프리차지 스킴의 경우에는 N형 감지증폭기를 2개 구비한다. 그리고 2개의 감지증폭기들중 하나에서는 비트라인(BL)을 구동하는 트랜지스터의 전류구동 능력이 상보 비트라인(BLB)을 구동하는 트랜지스터의 전류구동 능력에 비해 의도적으로 작게 설계된다. 다른 하나에서는 상보 비트라인(BLB)을 구동하는 트랜지스터의 전류구동 능력이 비트라인(BL)을 구동하는 트랜지스터의 전류구동 능력에 비해 의도적으로 작게 설계된다.
따라서 워드라인이 활성화될 때 선택되는 메모리셀이 비트라인과 상보 비트라인중 어느곳에 연결되어 있는지를 알 수 있으므로 선택되는 메모리셀의 위치에 따라 2개의 감지증폭기들중 적절한 하나를 먼저 동작시키고 소정의 시간차를 두고 나머지 하나를 동작시킴으로써 데이터 "0" 및 데이터 "1"을 모두 올바르게 센싱할 수 있다.
따라서 기준셀을 구비하는 종래의 VSS/VDD 프리차지 방식의 단점들 및 문제점들을 제거할 수 있다.
이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 VSS/VDD 비트라인 프리차지 스킴을 갖는 반도체 메모리장치는 기준셀을 구비하지 않으므로 종래의 VSS/VDD 프리차지 방식의 단점들 및 문제점들을 제거할 수 있는 장점이 있다.

Claims (16)

  1. 제1메모리셀(M20);
    제2메모리셀(M21);
    상기 제1메모리셀에 연결되는 비트라인(BL);
    상기 제2메모리셀에 연결되는 상보 비트라인(BLB); 및
    상기 비트라인과 상기 상보 비트라인 간의 전압차를 감지증폭하는 감지증폭기를 구비하고,
    상기 감지증폭기는,
    한쌍의 크로스커플된 엔모스 트랜지스터들(NM21,NM22)로 구성되는 1개의 N형 감지증폭기(NS2); 및
    각각 한쌍의 크로스커플된 피모스 트랜지스터들(PM21-PM24)로 구성되는 2개의 P형 감지증폭기들(PS20,PS21)을 구비하고,
    상기 2개의 P형 감지증폭기들(PS20,PS21)은 시간차를 갖고 순차적으로 인에이블되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 2개의 P형 감지증폭기들(PS20,PS21)의 상기 한쌍의 피모스 트랜지스터들의 전류구동 능력은 서로 다른 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 2개의 P형 감지증폭기들중 하나(PS20)에서는 상기 비트라인을 구동하는 피모스 트랜지스터(PM21)의 전류구동 능력이 상기 상보 비트라인을 구동하는 피모스 트랜지스터(PM22)의 전류구동 능력에 비해 작은 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 2개의 P형 감지증폭기들중 다른 하나(PS21)에서는 상기 상보 비트라인을 구동하는 피모스 트랜지스터(PM24)의 전류구동 능력이 상기 비트라인을 구동하는 피모스 트랜지스터(PM23)의 전류구동 능력에 비해 작은 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 제1메모리셀(M20) 및 상기 제2메모리셀(M21)중 어느 것이 선택되느냐에 따라 상기 2개의 P형 감지증폭기들(PS20,PS21)의 인에이블 순서가 결정되는 것을 특징으로 하는 반도체 장치.
  6. 제1메모리셀(M40);
    제2메모리셀(M41);
    상기 제1메모리셀에 연결되는 비트라인(BL);
    상기 제2메모리셀에 연결되는 상보 비트라인(BLB); 및
    상기 비트라인과 상기 상보 비트라인 간의 전압차를 감지증폭하는 감지증폭기를 구비하고,
    상기 감지증폭기는,
    각각 한쌍의 크로스커플된 엔모스 트랜지스터들(NM41-NM44)로 구성되는 2개의 N형 감지증폭기들(NS40,NS41); 및
    한쌍의 크로스커플된 피모스 트랜지스터들(PM41,PM42)로 구성되는 1개의 P형 감지증폭기(PS4)를 구비하고,
    상기 2개의 N형 감지증폭기들(NS40,NS41)은 시간차를 갖고 순차적으로 인에이블되는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 2개의 N형 감지증폭기들(NS40,NS41)의 상기 한쌍의 엔모스 트랜지스터들의 전류구동 능력은 서로 다른 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 2개의 N형 감지증폭기들중 하나(NS40)에서는 상기 비트라인을 구동하는 엔모스 트랜지스터(NM41)의 전류구동 능력이 상기 상보 비트라인을 구동하는 엔모스 트랜지스터(NM42)의 전류구동 능력에 비해 작은 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 2개의 N형 감지증폭기들중 다른 하나(NS41)에서는 상기 상보 비트라인을 구동하는 엔모스 트랜지스터(NM44)의 전류구동 능력이 상기 비트라인을 구동하는 엔모스 트랜지스터(NM43)의 전류구동 능력에 비해 작은 것을 특징으로 하는 반도체 장치.
  10. 제6항에 있어서, 상기 제1메모리셀(M40) 및 상기 제2메모리셀(M41)중 어느 것이 선택되느냐에 따라 상기 2개의 N형 감지증폭기들(NS40,NS41)의 인에이블 순서가 결정되는 것을 특징으로 하는 반도체 장치.
  11. 제1메모리셀(M20);
    제2메모리셀(M21);
    상기 제1메모리셀에 연결되는 비트라인(BL);
    상기 제2메모리셀에 연결되는 상보 비트라인(BLB); 및
    상기 비트라인과 상기 상보 비트라인 간의 전압차를 감지증폭하는 감지증폭기를 구비하고,
    상기 감지증폭기는,
    전류구동 능력이 동일한 한쌍의 엔모스 트랜지스터들(NM21,NM22)로 구성되는 1개의 N형 감지증폭기(NS2); 및
    각각 전류구동 능력이 서로 다른 한쌍의 피모스 트랜지스터들(PM21-PM24)로 구성되는 2개의 P형 감지증폭기들(PS20,PS21)을 구비하고,
    상기 제1메모리셀(M20) 및 상기 제2메모리셀(M21)중 어느 것이 선택되느냐에 따라 상기 2개의 P형 감지증폭기들(PS20,PS21)의 인에이블 순서가 결정되는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기 2개의 P형 감지증폭기들중 하나(PS20)에서는 상기 비트라인을 구동하는 피모스 트랜지스터(PM21)의 전류구동 능력이 상기 상보 비트라인을 구동하는 피모스 트랜지스터(PM22)의 전류구동 능력에 비해 작은 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서, 상기 2개의 P형 감지증폭기들중 다른 하나(PS21)에서는 상기 상보 비트라인을 구동하는 피모스 트랜지스터(PM24)의 전류구동 능력이 상기 비트라인을 구동하는 피모스 트랜지스터(PM23)의 전류구동 능력에 비해 작은 것을 특징으로 하는 반도체 장치.
  14. 제1메모리셀(M40);
    제2메모리셀(M41);
    상기 제1메모리셀에 연결되는 비트라인(BL);
    상기 제2메모리셀에 연결되는 상보 비트라인(BLB); 및
    상기 비트라인과 상기 상보 비트라인 간의 전압차를 감지증폭하는 감지증폭기를 구비하고,
    상기 감지증폭기는,
    각각 전류구동 능력이 서로 다른 한쌍의 엔모스 트랜지스터들(NM41-NM44)로 구성되는 2개의 N형 감지증폭기들(NS40,NS41); 및
    전류구동 능력이 동일한 한쌍의 피모스 트랜지스터들(PM41,PM42)로 구성되는 1개의 P형 감지증폭기(PS4)를 구비하고,
    상기 제1메모리셀(M40) 및 상기 제2메모리셀(M41)중 어느 것이 선택되느냐에 따라 상기 2개의 N형 감지증폭기들(NS40,NS41)의 인에이블 순서가 결정되는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서, 상기 2개의 N형 감지증폭기들중 하나(NS40)에서는 상기 비트라인을 구동하는 엔모스 트랜지스터(NM41)의 전류구동 능력이 상기 상보 비트라인을 구동하는 엔모스 트랜지스터(NM42)의 전류구동 능력에 비해 작은 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서, 상기 2개의 N형 감지증폭기들중 다른 하나(NS41)에서는 상기 상보 비트라인을 구동하는 엔모스 트랜지스터(NM44)의 전류구동 능력이 상기 비트라인을 구동하는 엔모스 트랜지스터(NM43)의 전류구동 능력에 비해 작은 것을 특징으로 하는 반도체 장치.
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