JPH11219589A - スタティック型半導体記憶装置 - Google Patents
スタティック型半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 消費電力が小さく、かつデータ保持能力が高
いスタティック型半導体記憶装置を提供する。 【解決手段】 ＳＲＡＭにおいて、電源制御回路２０
は、データの保持のみを行なうスリープ期間には、メモ
リセルＭＣおよびワード線電位固定回路２３以外の回路
への電源電圧Ｖｃｃの供給を遮断する。ワード線電位固
定回路２３は、スリープ期間にはワード線ＷＬを非選択
レベルに固定する。スリープ期間にワード線電位が不安
定になってメモリセルのデータが破壊されることがな
い。
いスタティック型半導体記憶装置を提供する。 【解決手段】 ＳＲＡＭにおいて、電源制御回路２０
は、データの保持のみを行なうスリープ期間には、メモ
リセルＭＣおよびワード線電位固定回路２３以外の回路
への電源電圧Ｖｃｃの供給を遮断する。ワード線電位固
定回路２３は、スリープ期間にはワード線ＷＬを非選択
レベルに固定する。スリープ期間にワード線電位が不安
定になってメモリセルのデータが破壊されることがな
い。
Description
【０００１】
【発明の属する技術分野】この発明はスタティック型半
導体記憶装置に関し、特に、データの読出／書込を行な
うアクティブモードと、データの保持のみを行なうスリ
ープモードとを有するスタティック型半導体記憶装置に
関する。
導体記憶装置に関し、特に、データの読出／書込を行な
うアクティブモードと、データの保持のみを行なうスリ
ープモードとを有するスタティック型半導体記憶装置に
関する。
【０００２】
【従来の技術】図７は、ＵＳＰ５６１５１６２に開示さ
れたスタティックランダムアクセスメモリ（以下、ＳＲ
ＡＭと称す）の構成を示す回路ブロック図である。図７
を参照して、このＳＲＡＭは、メモリセルアレイ７０、
周辺回路７１および電源制御回路７２を備える。
れたスタティックランダムアクセスメモリ（以下、ＳＲ
ＡＭと称す）の構成を示す回路ブロック図である。図７
を参照して、このＳＲＡＭは、メモリセルアレイ７０、
周辺回路７１および電源制御回路７２を備える。
【０００３】メモリセルアレイ７０は、行列状に配列さ
れた複数のメモリセルを含む。各メモリセルは、１ビッ
トのデータを記憶する。周辺回路７１は、メモリセルア
レイ７０のデータの読出／書込を行なう。電源制御回路
７２は、リテイン信号ＲＥＴおよびアクティブ信号ＡＣ
Ｔによって制御され、電源電圧Ｖｃｃをメモリセルアレ
イ７０、周辺回路７１に与える。
れた複数のメモリセルを含む。各メモリセルは、１ビッ
トのデータを記憶する。周辺回路７１は、メモリセルア
レイ７０のデータの読出／書込を行なう。電源制御回路
７２は、リテイン信号ＲＥＴおよびアクティブ信号ＡＣ
Ｔによって制御され、電源電圧Ｖｃｃをメモリセルアレ
イ７０、周辺回路７１に与える。
【０００４】電源制御回路７２は、ＰチャネルＭＯＳト
ランジスタ７３，７４、ＮＯＲゲート７５およびインバ
ータ７６を含む。電源電圧Ｖｃｃは、ＰチャネルＭＯＳ
トランジスタ７３を介してメモリセルアレイ７０に供給
されるとともに、ＰチャネルＭＯＳトランジスタ７４を
介して周辺回路７１に供給される。ＮＯＲゲート７５
は、リテイン信号ＲＥＴおよびアクティブ信号ＡＣＴを
受け、その出力がＰチャネルＭＯＳトランジスタ７３の
ゲートに入力される。インバータ７６は、アクティブ信
号ＡＣＴを受け、その出力はＰチャネルＭＯＳトランジ
スタ７４のゲートに入力される。
ランジスタ７３，７４、ＮＯＲゲート７５およびインバ
ータ７６を含む。電源電圧Ｖｃｃは、ＰチャネルＭＯＳ
トランジスタ７３を介してメモリセルアレイ７０に供給
されるとともに、ＰチャネルＭＯＳトランジスタ７４を
介して周辺回路７１に供給される。ＮＯＲゲート７５
は、リテイン信号ＲＥＴおよびアクティブ信号ＡＣＴを
受け、その出力がＰチャネルＭＯＳトランジスタ７３の
ゲートに入力される。インバータ７６は、アクティブ信
号ＡＣＴを受け、その出力はＰチャネルＭＯＳトランジ
スタ７４のゲートに入力される。
【０００５】次に、図７に示したＳＲＡＭの動作につい
て説明する。アクティブ期間は、アクティブ信号ＡＣＴ
が活性化レベルの「Ｈ」レベルとなってＰチャネルＭＯ
Ｓトランジスタ７３および７４が導通し、メモリセルア
レイ７０および周辺回路７１の両方に電源電圧Ｖｃｃが
供給される。これにより、データの読出／書込が可能と
なる。
て説明する。アクティブ期間は、アクティブ信号ＡＣＴ
が活性化レベルの「Ｈ」レベルとなってＰチャネルＭＯ
Ｓトランジスタ７３および７４が導通し、メモリセルア
レイ７０および周辺回路７１の両方に電源電圧Ｖｃｃが
供給される。これにより、データの読出／書込が可能と
なる。
【０００６】スリープ期間は、リテイン信号ＲＥＴが活
性化レベルの「Ｈ」レベルになるとともにアクティブ信
号ＡＣＴが非活性化レベルの「Ｌ」レベルとなる。これ
により、ＰチャネルＭＯＳトランジスタ７３が導通して
メモリセルアレイ７０に電源電圧Ｖｃｃが供給され、デ
ータの保持が可能となる。また、ＰチャネルＭＯＳトラ
ンジスタ７４が非導通となって周辺回路７１には電源電
圧Ｖｃｃが供給されず、データの読出／書込は不可能と
なるが、消費電力が小さく抑えられる。
性化レベルの「Ｈ」レベルになるとともにアクティブ信
号ＡＣＴが非活性化レベルの「Ｌ」レベルとなる。これ
により、ＰチャネルＭＯＳトランジスタ７３が導通して
メモリセルアレイ７０に電源電圧Ｖｃｃが供給され、デ
ータの保持が可能となる。また、ＰチャネルＭＯＳトラ
ンジスタ７４が非導通となって周辺回路７１には電源電
圧Ｖｃｃが供給されず、データの読出／書込は不可能と
なるが、消費電力が小さく抑えられる。
【０００７】
【発明が解決しようとする課題】しかし、図７で示した
ＳＲＡＭでは、スリープ期間において周辺回路７１内の
行デコーダへの電源電圧Ｖｃｃの供給も停止されるの
で、メモリセルアレイ７０に含まれるワード線の電位が
不安定になり、メモリセルのアクセストランジスタが導
通し、メモリセルのデータが書換えられる恐れがあっ
た。
ＳＲＡＭでは、スリープ期間において周辺回路７１内の
行デコーダへの電源電圧Ｖｃｃの供給も停止されるの
で、メモリセルアレイ７０に含まれるワード線の電位が
不安定になり、メモリセルのアクセストランジスタが導
通し、メモリセルのデータが書換えられる恐れがあっ
た。
【０００８】それゆえに、この発明の主たる目的は、消
費電力が小さく、かつデータ保持能力が高いスタティッ
ク型半導体記憶装置を提供することである。
費電力が小さく、かつデータ保持能力が高いスタティッ
ク型半導体記憶装置を提供することである。
【０００９】
【課題を解決するための手段】請求項１に係る発明は、
データの読出／書込を行なうアクティブモードと、デー
タの保持のみを行なうスリープモードとを有するスタテ
ィック型半導体記憶装置であって、メモリセルアレイ、
読出／書込回路、電源制御手段、およびスイッチ手段を
備える。メモリセルアレイは、行列状に配列された複数
のメモリセルと、各行に対応して設けられたワード線
と、各列に対応して設けられたビット線対とを含む。読
出／書込回路は、アドレス信号に従って、メモリセルア
レイのうちのいずれかのメモリセルを選択し、そのメモ
リセルのデータの読出／書込を行なう。電源制御手段
は、アクティブモード時は読出／書込回路に電源電圧を
供給し、スリープモード時は読出／書込回路への電源電
圧の供給を遮断する。スイッチ手段は、各ワード線に対
応して設けられて対応のワード線と基準電位のラインと
の間に接続され、スリープモード時に導通して対応のワ
ード線を非選択状態に固定する。
データの読出／書込を行なうアクティブモードと、デー
タの保持のみを行なうスリープモードとを有するスタテ
ィック型半導体記憶装置であって、メモリセルアレイ、
読出／書込回路、電源制御手段、およびスイッチ手段を
備える。メモリセルアレイは、行列状に配列された複数
のメモリセルと、各行に対応して設けられたワード線
と、各列に対応して設けられたビット線対とを含む。読
出／書込回路は、アドレス信号に従って、メモリセルア
レイのうちのいずれかのメモリセルを選択し、そのメモ
リセルのデータの読出／書込を行なう。電源制御手段
は、アクティブモード時は読出／書込回路に電源電圧を
供給し、スリープモード時は読出／書込回路への電源電
圧の供給を遮断する。スイッチ手段は、各ワード線に対
応して設けられて対応のワード線と基準電位のラインと
の間に接続され、スリープモード時に導通して対応のワ
ード線を非選択状態に固定する。
【００１０】請求項２に係る発明では、請求項１に係る
発明の読出／書込回路は、信号発生手段およびゲート手
段を含む。信号発生手段は、アドレス信号に従って、複
数のワード線のうちのいずれかのワード線を選択し、そ
のワード線を選択状態にするためのワード線選択信号を
出力する。ゲート手段は、信号発生手段から出力される
ワード線選択信号を受け、アクティブモード時はワード
線選択信号を対応のワード線に通過させ、スリープモー
ド時はワード線選択信号の通過を禁止する。
発明の読出／書込回路は、信号発生手段およびゲート手
段を含む。信号発生手段は、アドレス信号に従って、複
数のワード線のうちのいずれかのワード線を選択し、そ
のワード線を選択状態にするためのワード線選択信号を
出力する。ゲート手段は、信号発生手段から出力される
ワード線選択信号を受け、アクティブモード時はワード
線選択信号を対応のワード線に通過させ、スリープモー
ド時はワード線選択信号の通過を禁止する。
【００１１】請求項３に係る発明では、請求項１または
２に係る発明のスイッチ手段は、読出／書込回路に含ま
れるトランジスタよりも高いしきい値電圧を有するトラ
ンジスタを含む。
２に係る発明のスイッチ手段は、読出／書込回路に含ま
れるトランジスタよりも高いしきい値電圧を有するトラ
ンジスタを含む。
【００１２】
【発明の実施の形態】図１は、この発明の一実施の形態
によるＳＲＡＭの全体構成を示すブロック図である。
によるＳＲＡＭの全体構成を示すブロック図である。
【００１３】図１を参照して、このＳＲＡＭは、電源端
子１、接地端子２、スリープ信号入力端子３、アドレス
信号入力端子群４、制御信号入力端子５〜７、およびデ
ータ入出力端子８を備える。電源端子１には、外部から
電源電位Ｖｃｃが与えられる。接地端子２には、外部か
ら接地電位ＧＮＤが与えられる。電源端子１に与えられ
た電源電位Ｖｃｃは、電源電位ＶｃｃのラインＬ１１に
直接与えられるとともに、電源電位ＶｃｃのラインＬ２
１に選択的に与えられる。接地端子２に与えられた接地
電位ＧＮＤは、接地電位ＧＮＤのラインＬ１２に直接与
えられるとともに、接地電位ＧＮＤのラインＬ２２に選
択的に与えられる。この点については、後で詳細に説明
する。
子１、接地端子２、スリープ信号入力端子３、アドレス
信号入力端子群４、制御信号入力端子５〜７、およびデ
ータ入出力端子８を備える。電源端子１には、外部から
電源電位Ｖｃｃが与えられる。接地端子２には、外部か
ら接地電位ＧＮＤが与えられる。電源端子１に与えられ
た電源電位Ｖｃｃは、電源電位ＶｃｃのラインＬ１１に
直接与えられるとともに、電源電位ＶｃｃのラインＬ２
１に選択的に与えられる。接地端子２に与えられた接地
電位ＧＮＤは、接地電位ＧＮＤのラインＬ１２に直接与
えられるとともに、接地電位ＧＮＤのラインＬ２２に選
択的に与えられる。この点については、後で詳細に説明
する。
【００１４】スリープ信号入力端子３には、外部からス
リープ信号ＳＬＰが与えられる。アドレス信号入力端子
群４には、外部からアドレス信号Ａ０〜Ａｎ（ただし、
ｎは０以上の整数である）が与えられる。制御信号入力
端子５〜７には、それぞれチップセレクト信号／ＣＳ、
書込許可信号／ＷＥおよび出力許可信号／ＯＥが外部か
ら与えられる。データ入出力端子８は、書込データＤＩ
の入力および読出データＤＯの出力に用いられる。
リープ信号ＳＬＰが与えられる。アドレス信号入力端子
群４には、外部からアドレス信号Ａ０〜Ａｎ（ただし、
ｎは０以上の整数である）が与えられる。制御信号入力
端子５〜７には、それぞれチップセレクト信号／ＣＳ、
書込許可信号／ＷＥおよび出力許可信号／ＯＥが外部か
ら与えられる。データ入出力端子８は、書込データＤＩ
の入力および読出データＤＯの出力に用いられる。
【００１５】また、このＳＲＡＭは、行列状に配列され
た複数（説明の簡単化のため４つとする）のメモリセル
ＭＣ１〜ＭＣ４と、各行に対応して設けられたワード線
ＷＬ１，ＷＬ２と、各列に対応して設けられたビット線
対ＢＬ１，／ＢＬ１；ＢＬ２，／ＢＬ２とを備える。
た複数（説明の簡単化のため４つとする）のメモリセル
ＭＣ１〜ＭＣ４と、各行に対応して設けられたワード線
ＷＬ１，ＷＬ２と、各列に対応して設けられたビット線
対ＢＬ１，／ＢＬ１；ＢＬ２，／ＢＬ２とを備える。
【００１６】メモリセルＭＣ１は、図２に示すように、
負荷抵抗素子３１，３２、ドライバトランジスタ（Ｎチ
ャネルＭＯＳトランジスタ）３３，３４、アクセストラ
ンジスタ（ＮチャネルＭＯＳトランジスタ）３５，３６
および記憶ノードＮ１，Ｎ２を含む。負荷抵抗素子３
１，３２は、それぞれ電源電位ＶｃｃのラインＬ１１と
記憶ノードＮ１，Ｎ２との間に接続される。ドライバト
ランジスタ３３，３４は、それぞれ記憶ノードＮ１，Ｎ
２と接地電位ＧＮＤのラインＬ１２との間に接続され、
各々のゲートはそれぞれ記憶ノードＮ２，Ｎ１に接続さ
れる。アクセストランジスタ３５，３６は、それぞれ記
憶ノードＮ１，Ｎ２とビット線ＢＬ１，／ＢＬ１との間
に接続され、各々のゲートはともにワード線ＷＬ１に接
続される。
負荷抵抗素子３１，３２、ドライバトランジスタ（Ｎチ
ャネルＭＯＳトランジスタ）３３，３４、アクセストラ
ンジスタ（ＮチャネルＭＯＳトランジスタ）３５，３６
および記憶ノードＮ１，Ｎ２を含む。負荷抵抗素子３
１，３２は、それぞれ電源電位ＶｃｃのラインＬ１１と
記憶ノードＮ１，Ｎ２との間に接続される。ドライバト
ランジスタ３３，３４は、それぞれ記憶ノードＮ１，Ｎ
２と接地電位ＧＮＤのラインＬ１２との間に接続され、
各々のゲートはそれぞれ記憶ノードＮ２，Ｎ１に接続さ
れる。アクセストランジスタ３５，３６は、それぞれ記
憶ノードＮ１，Ｎ２とビット線ＢＬ１，／ＢＬ１との間
に接続され、各々のゲートはともにワード線ＷＬ１に接
続される。
【００１７】メモリセルＭＣ１は、ワード線ＷＬ１を選
択レベルの「Ｈ」レベルにしてアクセストランジスタ３
５，３６を導通させることにより活性化され、ワード線
ＷＬ１を非選択レベルの「Ｌ」レベルにしてアクセスト
ランジスタ３５，３６を非導通にすることにより非活性
化される。
択レベルの「Ｈ」レベルにしてアクセストランジスタ３
５，３６を導通させることにより活性化され、ワード線
ＷＬ１を非選択レベルの「Ｌ」レベルにしてアクセスト
ランジスタ３５，３６を非導通にすることにより非活性
化される。
【００１８】書込動作時は、メモリセルＭＣ１を活性化
させて書込データＤＩに応じてビット線ＢＬ１，／ＢＬ
１のうちの一方を「Ｈ」レベルにし、他方を「Ｌ」レベ
ルにする。これにより、ドライバトランジスタ３３，３
４の一方が導通し、他方が非導通になり、記憶ノードＮ
１，Ｎ２にビット線ＢＬ１，／ＢＬ１のレベルがラッチ
される。メモリセルＭＣが非活性化された後は、Ｖｃｃ
のラインＬ１１から負荷抵抗素子３１，３２を介して記
憶ノードＮ１，Ｎ２に電流が供給されて、記憶ノードＮ
１，Ｎ２のレベルすなわち書込データＤＩが保持され
る。
させて書込データＤＩに応じてビット線ＢＬ１，／ＢＬ
１のうちの一方を「Ｈ」レベルにし、他方を「Ｌ」レベ
ルにする。これにより、ドライバトランジスタ３３，３
４の一方が導通し、他方が非導通になり、記憶ノードＮ
１，Ｎ２にビット線ＢＬ１，／ＢＬ１のレベルがラッチ
される。メモリセルＭＣが非活性化された後は、Ｖｃｃ
のラインＬ１１から負荷抵抗素子３１，３２を介して記
憶ノードＮ１，Ｎ２に電流が供給されて、記憶ノードＮ
１，Ｎ２のレベルすなわち書込データＤＩが保持され
る。
【００１９】読出動作時は、メモリセルＭＣ１が活性化
されると、ドライバトランジスタ３３，３４のうちの導
通している方のトランジスタを介してビット線ＢＬ１，
／ＢＬ１のうちのそのトランジスタに対応する方のビッ
ト線から接地電位ＧＮＤのラインＬ１２に電流が流出
し、そのビット線が「Ｌ」レベルとなる。この状態でビ
ット線ＢＬ１と／ＢＬ１のレベルを比較することによ
り、メモリセルＭＣ１のデータが読出される。
されると、ドライバトランジスタ３３，３４のうちの導
通している方のトランジスタを介してビット線ＢＬ１，
／ＢＬ１のうちのそのトランジスタに対応する方のビッ
ト線から接地電位ＧＮＤのラインＬ１２に電流が流出
し、そのビット線が「Ｌ」レベルとなる。この状態でビ
ット線ＢＬ１と／ＢＬ１のレベルを比較することによ
り、メモリセルＭＣ１のデータが読出される。
【００２０】また、このＳＲＡＭは、ビット線ＢＬ１〜
／ＢＬ２を所定の電位に充電するためのビット線負荷１
１〜１４と、読出動作時にビット線対ＢＬ１，／ＢＬ
１；ＢＬ２，／ＢＬ２間の電位をイコライズするための
イコライザ１５，１６と、データ入出力線対ＩＯ，／Ｉ
Ｏと、ビット線対ＢＬ１，／ＢＬ１；ＢＬ２，／ＢＬ２
とデータ入出力線対ＩＯ，／ＩＯとを接続するための列
選択ゲート１７，１８とを備える。
／ＢＬ２を所定の電位に充電するためのビット線負荷１
１〜１４と、読出動作時にビット線対ＢＬ１，／ＢＬ
１；ＢＬ２，／ＢＬ２間の電位をイコライズするための
イコライザ１５，１６と、データ入出力線対ＩＯ，／Ｉ
Ｏと、ビット線対ＢＬ１，／ＢＬ１；ＢＬ２，／ＢＬ２
とデータ入出力線対ＩＯ，／ＩＯとを接続するための列
選択ゲート１７，１８とを備える。
【００２１】ビット線負荷１１〜１４は、それぞれ電源
電位ＶｃｃのラインＬ２１とビット線ＢＬ１〜／ＢＬ２
の一方端との間に接続され、そのゲートがプリチャージ
信号ＰＣを受けるＮチャネルＭＯＳトランジスタで構成
される。イコライザ１５，１６は、それぞれビット線Ｂ
Ｌ１と／ＢＬ１，ＢＬ２と／ＢＬ２の間に接続され、そ
のゲートがビット線イコライズ信号／ＢＬＥＱを受ける
ＰチャネルＭＯＳトランジスタで構成される。
電位ＶｃｃのラインＬ２１とビット線ＢＬ１〜／ＢＬ２
の一方端との間に接続され、そのゲートがプリチャージ
信号ＰＣを受けるＮチャネルＭＯＳトランジスタで構成
される。イコライザ１５，１６は、それぞれビット線Ｂ
Ｌ１と／ＢＬ１，ＢＬ２と／ＢＬ２の間に接続され、そ
のゲートがビット線イコライズ信号／ＢＬＥＱを受ける
ＰチャネルＭＯＳトランジスタで構成される。
【００２２】列選択ゲート１７は、ビット線ＢＬ１の他
方端とデータ入出力線ＩＯの一方端との間に接続された
ＮチャネルＭＯＳトランジスタ、およびビット線／ＢＬ
１の他方端とデータ入出力線／ＩＯの一方端との間に接
続されたＮチャネルＭＯＳトランジスタを含み、２つの
ＮチャネルＭＯＳトランジスタのゲートは列選択線ＣＳ
Ｌ１の一方端に接続される。列選択ゲート１８は、ビッ
ト線ＢＬ２の他方端とデータ入出力線ＩＯの一方端との
間に接続されたＮチャネルＭＯＳトランジスタ、および
ビット線／ＢＬ２の他方端とデータ入出力線／ＩＯの一
方端との間に接続されたＮチャネルＭＯＳトランジスタ
を含み、２つのＮチャネルＭＯＳトランジスタのゲート
は列選択線ＣＳＬ２の一方端に接続される。
方端とデータ入出力線ＩＯの一方端との間に接続された
ＮチャネルＭＯＳトランジスタ、およびビット線／ＢＬ
１の他方端とデータ入出力線／ＩＯの一方端との間に接
続されたＮチャネルＭＯＳトランジスタを含み、２つの
ＮチャネルＭＯＳトランジスタのゲートは列選択線ＣＳ
Ｌ１の一方端に接続される。列選択ゲート１８は、ビッ
ト線ＢＬ２の他方端とデータ入出力線ＩＯの一方端との
間に接続されたＮチャネルＭＯＳトランジスタ、および
ビット線／ＢＬ２の他方端とデータ入出力線／ＩＯの一
方端との間に接続されたＮチャネルＭＯＳトランジスタ
を含み、２つのＮチャネルＭＯＳトランジスタのゲート
は列選択線ＣＳＬ２の一方端に接続される。
【００２３】さらに、このＳＲＡＭは、電源制御回路２
０、アドレスバッファ２１、行デコーダ２２、ワード線
電位固定回路２３、制御回路２４、列デコーダ２５、書
込回路２６および読出回路２７を備える。
０、アドレスバッファ２１、行デコーダ２２、ワード線
電位固定回路２３、制御回路２４、列デコーダ２５、書
込回路２６および読出回路２７を備える。
【００２４】電源制御回路２０は、電源電位Ｖｃｃのラ
インＬ１１および接地電位ＧＮＤのラインＬ１２を介し
て電源電位Ｖｃｃおよび接地電位ＧＮＤを受け、スリー
プ信号ＳＬＰに従って、電源電位Ｖｃｃおよび接地電位
ＧＮＤを電源電位ＶｃｃのラインＬ２１および接地電位
ＧＮＤのラインＬ２２に選択的に与える。
インＬ１１および接地電位ＧＮＤのラインＬ１２を介し
て電源電位Ｖｃｃおよび接地電位ＧＮＤを受け、スリー
プ信号ＳＬＰに従って、電源電位Ｖｃｃおよび接地電位
ＧＮＤを電源電位ＶｃｃのラインＬ２１および接地電位
ＧＮＤのラインＬ２２に選択的に与える。
【００２５】具体的に説明すると電源制御回路２０は、
図３に示すように、ＰチャネルＭＯＳトランジスタ４
１、ＮチャネルＭＯＳトランジスタ４２およびインバー
タ４３を含む。ＰチャネルＭＯＳトランジスタ４１は電
源電位ＶｃｃのラインＬ１１とＬ２１の間に接続され、
ＮチャネルＭＯＳトランジスタ４２は接地電位ＧＮＤの
ラインＬ１２とＬ２２の間に接続される。スリープ信号
ＳＬＰは、ＰチャネルＭＯＳトランジスタ４１のゲート
に直接入力されるとともに、インバータ４３を介してＮ
チャネルＭＯＳトランジスタ４２のゲートに入力され
る。
図３に示すように、ＰチャネルＭＯＳトランジスタ４
１、ＮチャネルＭＯＳトランジスタ４２およびインバー
タ４３を含む。ＰチャネルＭＯＳトランジスタ４１は電
源電位ＶｃｃのラインＬ１１とＬ２１の間に接続され、
ＮチャネルＭＯＳトランジスタ４２は接地電位ＧＮＤの
ラインＬ１２とＬ２２の間に接続される。スリープ信号
ＳＬＰは、ＰチャネルＭＯＳトランジスタ４１のゲート
に直接入力されるとともに、インバータ４３を介してＮ
チャネルＭＯＳトランジスタ４２のゲートに入力され
る。
【００２６】スリープ信号ＳＬＰが活性化レベルの
「Ｈ」レベルになると、ＭＯＳトランジスタ４１，４２
が非導通となってラインＬ２１，Ｌ２２への電源電位Ｖ
ｃｃおよび接地電位ＧＮＤの供給が停止される。スリー
プ信号ＳＬＰが非活性化レベルの「Ｌ」レベルになる
と、ＭＯＳトランジスタ４１，４２が導通してラインＬ
２１，Ｌ２２への電源電位Ｖｃｃおよび接地電位ＧＮＤ
が供給される。
「Ｈ」レベルになると、ＭＯＳトランジスタ４１，４２
が非導通となってラインＬ２１，Ｌ２２への電源電位Ｖ
ｃｃおよび接地電位ＧＮＤの供給が停止される。スリー
プ信号ＳＬＰが非活性化レベルの「Ｌ」レベルになる
と、ＭＯＳトランジスタ４１，４２が導通してラインＬ
２１，Ｌ２２への電源電位Ｖｃｃおよび接地電位ＧＮＤ
が供給される。
【００２７】メモリセルアレイ４４、電源制御回路２０
およびワード線電位固定回路２３は、ラインＬ１１，Ｌ
１２から直接電源電位Ｖｃｃおよび接地電位ＧＮＤを受
ける。ここで、メモリセルアレイ４４とは、図１のメモ
リセルＭＣ１〜ＭＣ４、ワード線ＷＬ１，ＷＬ２および
ビット線ＢＬ１〜／ＢＬ２をいう。図１の回路のうちメ
モリセルアレイ４４、電源制御回路２０およびワード線
電位固定回路２３以外の周辺回路４５は、ラインＬ２
１，Ｌ２２から電源電位Ｖｃｃおよび接地電位ＧＮＤを
受ける。
およびワード線電位固定回路２３は、ラインＬ１１，Ｌ
１２から直接電源電位Ｖｃｃおよび接地電位ＧＮＤを受
ける。ここで、メモリセルアレイ４４とは、図１のメモ
リセルＭＣ１〜ＭＣ４、ワード線ＷＬ１，ＷＬ２および
ビット線ＢＬ１〜／ＢＬ２をいう。図１の回路のうちメ
モリセルアレイ４４、電源制御回路２０およびワード線
電位固定回路２３以外の周辺回路４５は、ラインＬ２
１，Ｌ２２から電源電位Ｖｃｃおよび接地電位ＧＮＤを
受ける。
【００２８】図１に戻って、アドレスバッファ２１は、
アドレス信号入力端子群４を介して外部から与えられる
アドレス信号Ａ０〜Ａｎをラッチして行デコーダ２２お
よび列デコーダ２５に選択的に与える。
アドレス信号入力端子群４を介して外部から与えられる
アドレス信号Ａ０〜Ａｎをラッチして行デコーダ２２お
よび列デコーダ２５に選択的に与える。
【００２９】行デコーダ２２は、アドレスバッファ２１
から与えられるアドレス信号Ａ０〜Ａｎに従って複数の
ワード線ＷＬ１，ＷＬ２のうちのいずれかのワード線を
選択レベルの「Ｈ」レベルに立上げる。
から与えられるアドレス信号Ａ０〜Ａｎに従って複数の
ワード線ＷＬ１，ＷＬ２のうちのいずれかのワード線を
選択レベルの「Ｈ」レベルに立上げる。
【００３０】行デコーダ２２は、図４に示すように、各
ワード線（図ではＷＬ１）に対応して設けられた行デコ
ーダ単位回路（ＡＮＤゲート）５０およびワード線ドラ
イバ５１を含む。行デコーダ単位回路５０は、対応のワ
ード線ＷＬ１に予め割当てられたアドレス信号Ａ０〜Ａ
ｎが入力されたことに応じて「Ｈ」レベルを出力する。
ワード線（図ではＷＬ１）に対応して設けられた行デコ
ーダ単位回路（ＡＮＤゲート）５０およびワード線ドラ
イバ５１を含む。行デコーダ単位回路５０は、対応のワ
ード線ＷＬ１に予め割当てられたアドレス信号Ａ０〜Ａ
ｎが入力されたことに応じて「Ｈ」レベルを出力する。
【００３１】ワード線ドライバ５１は、ＮＡＮＤゲート
５２およびインバータ５３を含む。ＮＡＮＤゲート５２
は、行デコーダ単位回路５０の出力信号であるワード線
選択信号ＷＬＳ１と、ワード線電位固定回路２３で生成
された信号／ＳＬＰ（スリープ信号ＳＬＰの反転信号）
とを受け、その出力がインバータ５３に入力される。イ
ンバータ５３の出力は、対応のワード線ＷＬ１に入力さ
れる。
５２およびインバータ５３を含む。ＮＡＮＤゲート５２
は、行デコーダ単位回路５０の出力信号であるワード線
選択信号ＷＬＳ１と、ワード線電位固定回路２３で生成
された信号／ＳＬＰ（スリープ信号ＳＬＰの反転信号）
とを受け、その出力がインバータ５３に入力される。イ
ンバータ５３の出力は、対応のワード線ＷＬ１に入力さ
れる。
【００３２】アクティブ期間すなわち信号／ＳＬＰが
「Ｈ」レベルの期間は、ＮＡＮＤゲート５２はワード線
選択信号ＷＬＳ１に対してインバータとして動作し、ワ
ード線選択信号ＷＬＳ１はそのままワード線ＷＬ１に伝
達される。スリープ期間すなわち信号／ＳＬＰが「Ｌ」
レベルの期間は、ＮＡＮＤゲート５２の出力はワード線
選択信号ＷＬＳ１に関係なく「Ｈ」レベルに固定され、
ワード線ＷＬ１は「Ｌ」レベルとなる。
「Ｈ」レベルの期間は、ＮＡＮＤゲート５２はワード線
選択信号ＷＬＳ１に対してインバータとして動作し、ワ
ード線選択信号ＷＬＳ１はそのままワード線ＷＬ１に伝
達される。スリープ期間すなわち信号／ＳＬＰが「Ｌ」
レベルの期間は、ＮＡＮＤゲート５２の出力はワード線
選択信号ＷＬＳ１に関係なく「Ｈ」レベルに固定され、
ワード線ＷＬ１は「Ｌ」レベルとなる。
【００３３】なお、行デコーダ単位回路５０の電源ノー
ド５０ａ、ＮＡＮＤゲート５２の電源ノード５２ａおよ
びインバータ５３の電源ノード５３ａは、ともに電源電
位ＶｃｃのラインＬ２１および電源制御回路２０のＰチ
ャネルＭＯＳトランジスタ４１を介して電源電位Ｖｃｃ
のラインＬ１１に接続される。また、行デコーダ単位回
路５０の接地ノード５０ｂ、ＮＡＮＤゲート５２の接地
ノード５２ｂおよびインバータ５３の接地ノード５３ｂ
は、ともに接地電位ＧＮＤのラインＬ２２および電源制
御回路２０のＮチャネルＭＯＳトランジスタ４２を介し
て接地電位ＧＮＤのラインＬ１２に接続される。
ド５０ａ、ＮＡＮＤゲート５２の電源ノード５２ａおよ
びインバータ５３の電源ノード５３ａは、ともに電源電
位ＶｃｃのラインＬ２１および電源制御回路２０のＰチ
ャネルＭＯＳトランジスタ４１を介して電源電位Ｖｃｃ
のラインＬ１１に接続される。また、行デコーダ単位回
路５０の接地ノード５０ｂ、ＮＡＮＤゲート５２の接地
ノード５２ｂおよびインバータ５３の接地ノード５３ｂ
は、ともに接地電位ＧＮＤのラインＬ２２および電源制
御回路２０のＮチャネルＭＯＳトランジスタ４２を介し
て接地電位ＧＮＤのラインＬ１２に接続される。
【００３４】ワード線電位固定回路２３は、図４に示す
ように、各ワード線（図ではＷＬ１）に対応して設けら
れたＮチャネルＭＯＳトランジスタ６０と、Ｎチャネル
ＭＯＳトランジスタ６０群に共通に設けられたインバー
タ６１，６２とを含む。ＮチャネルＭＯＳトランジスタ
６０は、対応のワード線ＷＬ１と接地電位ＧＮＤのライ
ンＬ１２との間に接続される。スリープ信号ＳＬＰは、
インバータ６１，６２を介してＮチャネルＭＯＳトラン
ジスタ６０のゲートに入力される。インバータ６１の出
力信号／ＳＬＰは、ワード線ドライバ５１のＮＡＮＤゲ
ート５２の一方入力ノードに入力される。
ように、各ワード線（図ではＷＬ１）に対応して設けら
れたＮチャネルＭＯＳトランジスタ６０と、Ｎチャネル
ＭＯＳトランジスタ６０群に共通に設けられたインバー
タ６１，６２とを含む。ＮチャネルＭＯＳトランジスタ
６０は、対応のワード線ＷＬ１と接地電位ＧＮＤのライ
ンＬ１２との間に接続される。スリープ信号ＳＬＰは、
インバータ６１，６２を介してＮチャネルＭＯＳトラン
ジスタ６０のゲートに入力される。インバータ６１の出
力信号／ＳＬＰは、ワード線ドライバ５１のＮＡＮＤゲ
ート５２の一方入力ノードに入力される。
【００３５】アクティブ期間すなわちスリープ信号ＳＬ
Ｐが非活性化レベルの「Ｌ」レベルの期間は、Ｎチャネ
ルＭＯＳトランジスタ６０が非導通となり、ワード線Ｗ
Ｌ１，ＷＬ２の選択が可能となる。スリープ期間すなわ
ちスリープ信号ＳＬＰが活性化レベルの「Ｈ」レベルの
期間は、ＮチャネルＭＯＳトランジスタ６０が導通して
ワード線ＷＬ１，ＷＬ２が接地電位ＧＮＤに固定され
る。
Ｐが非活性化レベルの「Ｌ」レベルの期間は、Ｎチャネ
ルＭＯＳトランジスタ６０が非導通となり、ワード線Ｗ
Ｌ１，ＷＬ２の選択が可能となる。スリープ期間すなわ
ちスリープ信号ＳＬＰが活性化レベルの「Ｈ」レベルの
期間は、ＮチャネルＭＯＳトランジスタ６０が導通して
ワード線ＷＬ１，ＷＬ２が接地電位ＧＮＤに固定され
る。
【００３６】なお、インバータ６１は、図５に示すよう
に、電源電位ＶｃｃのラインＬ１１と接地電位ＧＮＤの
ラインＬ１２との間に直列接続されたＰチャネルＭＯＳ
トランジスタ６５およびＮチャネルＭＯＳトランジスタ
６６を含む。ＭＯＳトランジスタ６５，６６のゲートが
共通接続されてインバータ６１の入力ノード６１ａとな
り、ＭＯＳトランジスタ６５，６６のドレインが出力ノ
ード６１ｂとなる。インバータ６２もインバータ６１と
同様である。
に、電源電位ＶｃｃのラインＬ１１と接地電位ＧＮＤの
ラインＬ１２との間に直列接続されたＰチャネルＭＯＳ
トランジスタ６５およびＮチャネルＭＯＳトランジスタ
６６を含む。ＭＯＳトランジスタ６５，６６のゲートが
共通接続されてインバータ６１の入力ノード６１ａとな
り、ＭＯＳトランジスタ６５，６６のドレインが出力ノ
ード６１ｂとなる。インバータ６２もインバータ６１と
同様である。
【００３７】図１に戻って、制御回路２４は、制御信号
入力端子５〜７を介して外部から与えられる信号／Ｃ
Ｓ，／ＷＥ，／ＯＥに従って所定の動作モードを選択
し、ＳＲＡＭ全体を制御する。列デコーダ２５は、アド
レスバッファ２１から与えられるアドレス信号Ａ０〜Ａ
ｎに従って複数の列選択線ＣＳＬ１，ＣＳＬ２のうちの
いずれかの列選択線を選択レベルの「Ｈ」レベルに立上
げる。
入力端子５〜７を介して外部から与えられる信号／Ｃ
Ｓ，／ＷＥ，／ＯＥに従って所定の動作モードを選択
し、ＳＲＡＭ全体を制御する。列デコーダ２５は、アド
レスバッファ２１から与えられるアドレス信号Ａ０〜Ａ
ｎに従って複数の列選択線ＣＳＬ１，ＣＳＬ２のうちの
いずれかの列選択線を選択レベルの「Ｈ」レベルに立上
げる。
【００３８】書込回路２６は、データラッチ回路および
ライトドライバを含み、データ入出力端子８を介して外
部から与えられた書込データＤＩに従って、データ入出
力線ＩＯ，／ＩＯのうちの一方を「Ｈ」レベルにし、他
方を「Ｌ」レベルにし、選択されたメモリセルにデータ
ＤＩを書込む。読出回路２７は、センスアンプおよびデ
ータラッチ回路を含み、データ入出力線ＩＯ，／ＩＯの
レベルを比較し、比較結果に応じた読出データＤＯをデ
ータ入出力端子８を介して外部に出力する。
ライトドライバを含み、データ入出力端子８を介して外
部から与えられた書込データＤＩに従って、データ入出
力線ＩＯ，／ＩＯのうちの一方を「Ｈ」レベルにし、他
方を「Ｌ」レベルにし、選択されたメモリセルにデータ
ＤＩを書込む。読出回路２７は、センスアンプおよびデ
ータラッチ回路を含み、データ入出力線ＩＯ，／ＩＯの
レベルを比較し、比較結果に応じた読出データＤＯをデ
ータ入出力端子８を介して外部に出力する。
【００３９】図６は、図１〜図５で示したＳＲＡＭの動
作を示すタイムチャートである。以下、このタイムチャ
ートに従って、このＳＲＡＭの動作について説明する。
作を示すタイムチャートである。以下、このタイムチャ
ートに従って、このＳＲＡＭの動作について説明する。
【００４０】アクティブ期間は、スリープ信号ＳＬＰが
非活性化レベルの「Ｌ」レベルとなって電源制御回路２
０のＭＯＳトランジスタ４１，４２が導通し、ラインＬ
２１，Ｌ２２を介して周辺回路４５に電源電位Ｖｃｃお
よび接地電位ＧＮＤが供給される。また、ワード線電位
固定回路２３のＮチャネルＭＯＳトランジスタ６０群が
非導通になるとともに、ワード線ドライバ５１のＮＡＮ
Ｄゲート５２は行デコーダ単位回路５０の出力信号であ
るワード線選択信号（図ではＷＬＳ１）に対してインバ
ータとして動作する。したがって、時刻ｔ１において、
ワード線ＷＬ１に割当てられたアドレス信号Ａ０〜Ａｎ
が入力されてワード線選択信号ＷＬＳ１が活性化レベル
の「Ｈ」レベルに立上がると、ワード線ＷＬ１が選択レ
ベルの「Ｈ」レベルに立上げられる。これにより、ワー
ド線ＷＬ１に対応するメモリセルＭＣ１，ＭＣ２が活性
化され、データの読出／書込が可能となる。
非活性化レベルの「Ｌ」レベルとなって電源制御回路２
０のＭＯＳトランジスタ４１，４２が導通し、ラインＬ
２１，Ｌ２２を介して周辺回路４５に電源電位Ｖｃｃお
よび接地電位ＧＮＤが供給される。また、ワード線電位
固定回路２３のＮチャネルＭＯＳトランジスタ６０群が
非導通になるとともに、ワード線ドライバ５１のＮＡＮ
Ｄゲート５２は行デコーダ単位回路５０の出力信号であ
るワード線選択信号（図ではＷＬＳ１）に対してインバ
ータとして動作する。したがって、時刻ｔ１において、
ワード線ＷＬ１に割当てられたアドレス信号Ａ０〜Ａｎ
が入力されてワード線選択信号ＷＬＳ１が活性化レベル
の「Ｈ」レベルに立上がると、ワード線ＷＬ１が選択レ
ベルの「Ｈ」レベルに立上げられる。これにより、ワー
ド線ＷＬ１に対応するメモリセルＭＣ１，ＭＣ２が活性
化され、データの読出／書込が可能となる。
【００４１】書込動作時は、上述したように、ワード線
ドライバ５１によってたとえばワード線ＷＬ１が選択レ
ベルの「Ｈ」レベルに立上げられて、メモリセルＭＣ
１，ＭＣ２が活性化される。次いで、列デコーダ２５に
よってたとえば列選択線ＣＳＬ１が選択レベルの「Ｈ」
レベルに立上げられて列選択ゲート１７が導通し、活性
化されたメモリセルＭＣ１がビット線対ＢＬ１，／ＢＬ
１およびデータ入出力線対ＩＯ，／ＩＯを介して書込回
路２６に接続される。
ドライバ５１によってたとえばワード線ＷＬ１が選択レ
ベルの「Ｈ」レベルに立上げられて、メモリセルＭＣ
１，ＭＣ２が活性化される。次いで、列デコーダ２５に
よってたとえば列選択線ＣＳＬ１が選択レベルの「Ｈ」
レベルに立上げられて列選択ゲート１７が導通し、活性
化されたメモリセルＭＣ１がビット線対ＢＬ１，／ＢＬ
１およびデータ入出力線対ＩＯ，／ＩＯを介して書込回
路２６に接続される。
【００４２】書込回路２６は、外部から与えられた書込
データＤＩに従って、データ入出力線対ＩＯ，／ＩＯの
うちの一方を「Ｈ」レベルにし、他方を「Ｌ」レベルに
してメモリセルＭＣ１にデータを書込む。ワード線ＷＬ
１および列選択線ＣＳＬ１が「Ｌ」レベルに立下げられ
ると、メモリセルＭＣ１にデータが記憶される。
データＤＩに従って、データ入出力線対ＩＯ，／ＩＯの
うちの一方を「Ｈ」レベルにし、他方を「Ｌ」レベルに
してメモリセルＭＣ１にデータを書込む。ワード線ＷＬ
１および列選択線ＣＳＬ１が「Ｌ」レベルに立下げられ
ると、メモリセルＭＣ１にデータが記憶される。
【００４３】読出動作時は、列デコーダ２５によってた
とえば列選択線ＣＳＬ１が選択レベルの「Ｈ」レベルに
立上げられて列選択ゲート１７が導通し、ビット線対Ｂ
Ｌ１，／ＢＬ１がデータ入出力線対ＩＯ，／ＩＯを介し
て読出回路２７に接続される。次いで、プリチャージ信
号ＰＣが活性化レベルの「Ｈ」レベルになってビット線
負荷１１〜１４が導通するとともに、ビット線イコライ
ズ信号／ＢＬＥＱが活性化レベルの「Ｌ」レベルになっ
てイコライザ１５，１６が導通し、ビット線ＢＬ１と／
ＢＬ１、ＢＬ２と／ＢＬ２の電位がそれぞれ「Ｈ」レベ
ル（Ｖｃｃ−Ｖｔｎ、ここでＶｔｎはビット線負荷１１
〜１４のしきい値電圧である）にイコライズされる。
とえば列選択線ＣＳＬ１が選択レベルの「Ｈ」レベルに
立上げられて列選択ゲート１７が導通し、ビット線対Ｂ
Ｌ１，／ＢＬ１がデータ入出力線対ＩＯ，／ＩＯを介し
て読出回路２７に接続される。次いで、プリチャージ信
号ＰＣが活性化レベルの「Ｈ」レベルになってビット線
負荷１１〜１４が導通するとともに、ビット線イコライ
ズ信号／ＢＬＥＱが活性化レベルの「Ｌ」レベルになっ
てイコライザ１５，１６が導通し、ビット線ＢＬ１と／
ＢＬ１、ＢＬ２と／ＢＬ２の電位がそれぞれ「Ｈ」レベ
ル（Ｖｃｃ−Ｖｔｎ、ここでＶｔｎはビット線負荷１１
〜１４のしきい値電圧である）にイコライズされる。
【００４４】プリチャージ信号ＰＣが非活性化レベルの
「Ｌ」レベルになってビット線負荷１１〜１４が非導通
になるとともに、ビット線イコライズ信号／ＢＬＥＱが
非活性化レベルの「Ｈ」レベルになってイコライザ１
５，１６が非導通になった後、上述したように、ワード
線ドライバ５１によってたとえばワード線ＷＬ１が選択
レベルの「Ｈ」レベルに立上げられ、メモリセルＭＣ
１，ＭＣ２が活性化される。これにより、メモリセルＭ
Ｃ１が記憶しているデータに応じてビット線対ＢＬ１，
／ＢＬ１のうちの一方からメモリセルＭＣ１に電流が流
入し、応じてデータ入出力線対ＩＯ，／ＩＯのうちの一
方の電位が低下する。読出回路２７は、データ入出力線
対ＩＯと／ＩＯの電位を比較し、比較結果に応じた読出
データＤＯをデータ入出力端子８を介して外部に出力す
る。
「Ｌ」レベルになってビット線負荷１１〜１４が非導通
になるとともに、ビット線イコライズ信号／ＢＬＥＱが
非活性化レベルの「Ｈ」レベルになってイコライザ１
５，１６が非導通になった後、上述したように、ワード
線ドライバ５１によってたとえばワード線ＷＬ１が選択
レベルの「Ｈ」レベルに立上げられ、メモリセルＭＣ
１，ＭＣ２が活性化される。これにより、メモリセルＭ
Ｃ１が記憶しているデータに応じてビット線対ＢＬ１，
／ＢＬ１のうちの一方からメモリセルＭＣ１に電流が流
入し、応じてデータ入出力線対ＩＯ，／ＩＯのうちの一
方の電位が低下する。読出回路２７は、データ入出力線
対ＩＯと／ＩＯの電位を比較し、比較結果に応じた読出
データＤＯをデータ入出力端子８を介して外部に出力す
る。
【００４５】時刻ｔ２になってスリープ期間になると、
スリープ信号ＳＬＰが活性化レベルの「Ｈ」レベルとな
って電源制御回路２０のＭＯＳトランジスタ４１，４２
が非導通となり、周辺回路４５への電源電位Ｖｃｃおよ
び接地電位ＧＮＤの供給は停止される。したがって、周
辺回路４５の消費電流は、電流制御回路２０のＭＯＳト
ランジスタ４１，４２のオフリーク電流程度に小さくな
る。このとき、周辺回路４５を構成するトランジスタの
基板には、半導体回路の製造プロセスやレイアウトに応
じて、電源電位Ｖｃｃおよび接地電位ＧＮＤを供給して
も供給しなくてもよい。トランジスタの基板に電源電位
Ｖｃｃおよび接地電位ＧＮＤを供給した場合でも消費電
流の増加は極めて小さいものであり、低消費電力化の効
果が損なわれるものではない。
スリープ信号ＳＬＰが活性化レベルの「Ｈ」レベルとな
って電源制御回路２０のＭＯＳトランジスタ４１，４２
が非導通となり、周辺回路４５への電源電位Ｖｃｃおよ
び接地電位ＧＮＤの供給は停止される。したがって、周
辺回路４５の消費電流は、電流制御回路２０のＭＯＳト
ランジスタ４１，４２のオフリーク電流程度に小さくな
る。このとき、周辺回路４５を構成するトランジスタの
基板には、半導体回路の製造プロセスやレイアウトに応
じて、電源電位Ｖｃｃおよび接地電位ＧＮＤを供給して
も供給しなくてもよい。トランジスタの基板に電源電位
Ｖｃｃおよび接地電位ＧＮＤを供給した場合でも消費電
流の増加は極めて小さいものであり、低消費電力化の効
果が損なわれるものではない。
【００４６】また、ワード線ドライバ５１のＮＡＮＤゲ
ート５２の一方入力ノードが「Ｌ」レベルとなるので、
ワード線ＷＬ１，ＷＬ２は「Ｌ」レベルとなる。電源制
御回路２０のＭＯＳトランジスタ４１，４２が非導通に
なると、行デコーダ単位回路５０、ＮＡＮＤゲート５２
およびインバータ５３の電源ノード５０ａ，５２ａ，５
３ａと接地ノード５０ｂ，５２ｂ，５３ｂとはフローテ
ィング状態となり、行デコーダ単位回路５０、ＮＡＮＤ
ゲート５２およびインバータ５３の出力は不安定になる
が、ワード線電位固定回路２３のＮチャネルＭＯＳトラ
ンジスタ６０が導通してワード線ＷＬ１，ＷＬ２が
「Ｌ」レベルに強く固定される。したがって、従来のよ
うにワード線ＷＬ１，ＷＬ２の電位が不安定となってメ
モリセルＭＣ１〜ＭＣ４のアクセストランジスタ３５，
３６が導通し、メモリセルＭＣ１〜ＭＣ４に記憶された
データが破壊されることがない。
ート５２の一方入力ノードが「Ｌ」レベルとなるので、
ワード線ＷＬ１，ＷＬ２は「Ｌ」レベルとなる。電源制
御回路２０のＭＯＳトランジスタ４１，４２が非導通に
なると、行デコーダ単位回路５０、ＮＡＮＤゲート５２
およびインバータ５３の電源ノード５０ａ，５２ａ，５
３ａと接地ノード５０ｂ，５２ｂ，５３ｂとはフローテ
ィング状態となり、行デコーダ単位回路５０、ＮＡＮＤ
ゲート５２およびインバータ５３の出力は不安定になる
が、ワード線電位固定回路２３のＮチャネルＭＯＳトラ
ンジスタ６０が導通してワード線ＷＬ１，ＷＬ２が
「Ｌ」レベルに強く固定される。したがって、従来のよ
うにワード線ＷＬ１，ＷＬ２の電位が不安定となってメ
モリセルＭＣ１〜ＭＣ４のアクセストランジスタ３５，
３６が導通し、メモリセルＭＣ１〜ＭＣ４に記憶された
データが破壊されることがない。
【００４７】なお、スリープ期間でもワード線電位固定
回路２３には電源電位Ｖｃｃが供給されるので、ワード
線電位固定回路２３は電流を消費する。しかし、ワード
線電位固定回路２３はデータの読出／書込動作には関係
しないので、ワード線電位固定回路２３は高速に動作す
る必要がない。そこで、ワード線電位固定回路２３を構
成するＭＯＳトランジスタ６０，６５，６６のしきい値
電圧を周辺回路４５の構成するＭＯＳトランジスタのし
きい値電圧よりも高くすることにより、オフリーク電流
を小さくしてスリープ期間におけるワード線電位固定回
路２３の消費電流を小さくすることができる。
回路２３には電源電位Ｖｃｃが供給されるので、ワード
線電位固定回路２３は電流を消費する。しかし、ワード
線電位固定回路２３はデータの読出／書込動作には関係
しないので、ワード線電位固定回路２３は高速に動作す
る必要がない。そこで、ワード線電位固定回路２３を構
成するＭＯＳトランジスタ６０，６５，６６のしきい値
電圧を周辺回路４５の構成するＭＯＳトランジスタのし
きい値電圧よりも高くすることにより、オフリーク電流
を小さくしてスリープ期間におけるワード線電位固定回
路２３の消費電流を小さくすることができる。
【００４８】また、ワード線電位固定回路２３内のすべ
てのＭＯＳトランジスタ６０，６５，６６のしきい値電
圧を高くしなくても、スリープ期間の消費電流に関係の
あるＭＯＳトランジスタ、すなわちインバータ６１のＰ
チャネルＭＯＳトランジスタ６５、インバータ６２のＮ
チャネルＭＯＳトランジスタ６６、およびＮチャネルＭ
ＯＳトランジスタ６０のしきい値電圧のみを周辺回路４
５のＭＯＳトランジスタよりも高くしてもよい。
てのＭＯＳトランジスタ６０，６５，６６のしきい値電
圧を高くしなくても、スリープ期間の消費電流に関係の
あるＭＯＳトランジスタ、すなわちインバータ６１のＰ
チャネルＭＯＳトランジスタ６５、インバータ６２のＮ
チャネルＭＯＳトランジスタ６６、およびＮチャネルＭ
ＯＳトランジスタ６０のしきい値電圧のみを周辺回路４
５のＭＯＳトランジスタよりも高くしてもよい。
【００４９】
【発明の効果】以上のように、請求項１に係る発明で
は、各ワード線と基準電位のラインとの間に接続され、
スリープモード時に導通して各ワード線を非選択状態に
固定するスイッチ手段が設けられる。したがって、従来
のようにスリープモード時にワード線電位が不安定にな
ってメモリセルのデータが書換えられることがない。よ
って、消費電流が小さく、かつデータ保持能力が高いス
タティック型半導体記憶装置が得られる。
は、各ワード線と基準電位のラインとの間に接続され、
スリープモード時に導通して各ワード線を非選択状態に
固定するスイッチ手段が設けられる。したがって、従来
のようにスリープモード時にワード線電位が不安定にな
ってメモリセルのデータが書換えられることがない。よ
って、消費電流が小さく、かつデータ保持能力が高いス
タティック型半導体記憶装置が得られる。
【００５０】請求項２に係る発明では、請求項１に係る
発明の読出／書込回路が、アドレス信号に従って複数の
ワード線のうちのいずれかのワード線を選択し、そのワ
ード線を選択状態にするためのワード線選択信号を出力
する信号発生手段と、アクティブモード時はワード線選
択信号を対応のワード線に通過させ、スリープモード時
はワード線選択信号の通過を禁止するゲート手段とを含
む。この場合は、スリープ期間にアドレス信号が入力さ
れても、ワード線が選択状態にされることがない。
発明の読出／書込回路が、アドレス信号に従って複数の
ワード線のうちのいずれかのワード線を選択し、そのワ
ード線を選択状態にするためのワード線選択信号を出力
する信号発生手段と、アクティブモード時はワード線選
択信号を対応のワード線に通過させ、スリープモード時
はワード線選択信号の通過を禁止するゲート手段とを含
む。この場合は、スリープ期間にアドレス信号が入力さ
れても、ワード線が選択状態にされることがない。
【００５１】請求項３に係る発明では、請求項１または
２に係る発明のスイッチ手段は、読出／書込回路に含ま
れるトランジスタよりも高いしきい値電圧を有するトラ
ンジスタを含む。この場合は、読出／書込速度を低下さ
せることなく、一層の低消費電力化が図られる。
２に係る発明のスイッチ手段は、読出／書込回路に含ま
れるトランジスタよりも高いしきい値電圧を有するトラ
ンジスタを含む。この場合は、読出／書込速度を低下さ
せることなく、一層の低消費電力化が図られる。
【図１】 この発明の一実施の形態によるＳＲＡＭの全
体構成を示す回路ブロック図である。
体構成を示す回路ブロック図である。
【図２】 図１に示したメモリセルの構成を示す回路図
である。
である。
【図３】 図１に示した電源制御回路の構成を示す回路
図である。
図である。
【図４】 図１に示した行デコーダおよびワード線電位
固定回路の構成を示す回路図である。
固定回路の構成を示す回路図である。
【図５】 図４に示したワード線電位固定回路のインバ
ータ６１の構成を示す回路図である。
ータ６１の構成を示す回路図である。
【図６】 図１〜図５で示したＳＲＡＭの動作を示すタ
イムチャートである。
イムチャートである。
【図７】 従来のＳＲＡＭの構成を示す回路ブロック図
である。
である。
１ 電源端子、２ 接地端子、３ スリープ信号入力端
子、４ アドレス信号入力端子群、５〜７ 制御信号入
力端子、８ データ入出力端子、１１〜１４ビット線負
荷、１５，１６ イコライザ、１７，１８ 列選択ゲー
ト、２１ アドレスバッファ、２２ 行デコーダ、２３
ワード線電位固定回路、２４ 制御回路、２５ 列デ
コーダ、２６ 書込回路、２７ 読出回路、３１，３２
負荷抵抗素子、３３，３４ ドライバトランジスタ、
３５，３６ アクセストランジスタ、４１，６５，７
３，７４ ＰチャネルＭＯＳトランジスタ、４２，６
０，６６ ＮチャネルＭＯＳトランジスタ、４３，５
３，６１，６２，７６ インバータ、４４，７０ メモ
リセルアレイ、４５，７１ 周辺回路、５０ 行デコー
ダ単位回路、５１ ワード線ドライバ、５２ ＮＡＮＤ
ゲート、７５ ＮＯＲゲート、ＭＣ メモリセル、ＷＬ
ワード線、ＢＬ ビット線。
子、４ アドレス信号入力端子群、５〜７ 制御信号入
力端子、８ データ入出力端子、１１〜１４ビット線負
荷、１５，１６ イコライザ、１７，１８ 列選択ゲー
ト、２１ アドレスバッファ、２２ 行デコーダ、２３
ワード線電位固定回路、２４ 制御回路、２５ 列デ
コーダ、２６ 書込回路、２７ 読出回路、３１，３２
負荷抵抗素子、３３，３４ ドライバトランジスタ、
３５，３６ アクセストランジスタ、４１，６５，７
３，７４ ＰチャネルＭＯＳトランジスタ、４２，６
０，６６ ＮチャネルＭＯＳトランジスタ、４３，５
３，６１，６２，７６ インバータ、４４，７０ メモ
リセルアレイ、４５，７１ 周辺回路、５０ 行デコー
ダ単位回路、５１ ワード線ドライバ、５２ ＮＡＮＤ
ゲート、７５ ＮＯＲゲート、ＭＣ メモリセル、ＷＬ
ワード線、ＢＬ ビット線。
Claims (3)
- 【請求項１】 データの読出／書込を行なうアクティブ
モードと、データの保持のみを行なうスリープモードと
を有するスタティック型半導体記憶装置であって、 行列状に配列された複数のメモリセルと、各行に対応し
て設けられたワード線と、各列に対応して設けられたビ
ット線対とを含むメモリセルアレイ、 アドレス信号に従って、前記メモリセルアレイのうちの
いずれかのメモリセルを選択し、そのメモリセルのデー
タの読出／書込を行なうための読出／書込回路、 前記アクティブモード時は前記読出／書込回路に電源電
圧を供給し、前記スリープモード時は前記読出／書込回
路への電源電圧の供給を遮断する電源制御手段、および
各ワード線に対応して設けられて対応のワード線と基準
電位のラインとの間に接続され、前記スリープモード時
に導通して対応のワード線を非選択状態に固定するスイ
ッチ手段を備える、スタティック型半導体記憶装置。 - 【請求項２】 前記読出／書込回路は、 前記アドレス信号に従って、複数の前記ワード線のうち
のいずれかのワード線を選択し、そのワード線を選択状
態にするためのワード線選択信号を出力する信号発生手
段、および前記信号発生手段から出力されるワード線選
択信号を受け、前記アクティブモード時は前記ワード線
選択信号を対応のワード線に通過させ、前記スリープモ
ード時は前記ワード線選択信号の通過を禁止するゲート
手段を含む、請求項１に記載のスタティック型半導体記
憶装置。 - 【請求項３】 前記スイッチ手段は、前記読出／書込回
路に含まれるトランジスタよりも高いしきい値電圧を有
するトランジスタを含む、請求項１または請求項２に記
載のスタティック型半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10021967A JPH11219589A (ja) | 1998-02-03 | 1998-02-03 | スタティック型半導体記憶装置 |
| US09/129,095 US5969995A (en) | 1998-02-03 | 1998-08-05 | Static semiconductor memory device having active mode and sleep mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10021967A JPH11219589A (ja) | 1998-02-03 | 1998-02-03 | スタティック型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11219589A true JPH11219589A (ja) | 1999-08-10 |
Family
ID=12069837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10021967A Pending JPH11219589A (ja) | 1998-02-03 | 1998-02-03 | スタティック型半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5969995A (ja) |
| JP (1) | JPH11219589A (ja) |
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-
1998
- 1998-02-03 JP JP10021967A patent/JPH11219589A/ja active Pending
- 1998-08-05 US US09/129,095 patent/US5969995A/en not_active Expired - Lifetime
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