JP3666671B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3666671B2 JP3666671B2 JP33495094A JP33495094A JP3666671B2 JP 3666671 B2 JP3666671 B2 JP 3666671B2 JP 33495094 A JP33495094 A JP 33495094A JP 33495094 A JP33495094 A JP 33495094A JP 3666671 B2 JP3666671 B2 JP 3666671B2
- Authority
- JP
- Japan
- Prior art keywords
- sub
- region
- word line
- line
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】
この発明は半導体記憶装置に関し、例えば、大容量のダイナミック型ＲＡＭ（ランダムアクセスメモリ）ならびにそのさらなる高速化，高集積化，大規模化及び低コスト化に利用して特に有効な技術に関するものである。
【０００２】
【従来の技術】
互いに直交して配置される複数のワード線及びビット線ならびにこれらのワード線及びビット線の交点に格子状に配置された多数のダイナミック型メモリセルを含むメモリアレイをその基本構成要素とするダイナミック型ＲＡＭ等の半導体記憶装置がある。近年、ダイナミック型ＲＡＭ等の高集積化・大規模化は目覚ましく、これをさらに推進するための種々の技術が開示されつつある。
【０００３】
すなわち、例えば、１９９３年２月２４日付『アイ・エス・エス・シー・シー（ＩＳＳＣＣ：Ｉｎｔｅｒｎａｔｉｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ）’９３ ダイジェスト オブ テクニカルペーパーズ（Ｄｉｇｅｓｔ Ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）セッション（Ｓｅｓｓｉｏｎ）３』の第５０頁〜第５１頁には、メインワード線をサブワード線と平行にしかもその整数倍のピッチで配置することで、メインワード線となる金属配線層の配線ピッチを緩和し、ダイナミック型ＲＡＭ等の高集積化を推進しうるいわゆる階層ワード線構造が提案されている。また、例えば、特公平４−５９７１２号公報には、指定されたビット線を比較的短いサブコモンＩＯ線を介してメインコモンＩＯ線に接続することで、センスアンプの負荷を軽減し、ダイナミック型ＲＡＭ等の読み出し動作を高速化しうるいわゆる階層ＩＯ構造が提案されている。さらに、１９９３年１２月２８日付の米国特許第５，２７４，５９５には、サブコモンＩＯ線とメインコモンＩＯ線との間を加算駆動される複数のダイレクトセンス型サブアンプを介して接続するとともに、これらのサブアンプをワード線シャント部及びセンスアンプの配置領域の交差領域に配置することで、複数のサブアンプが設けられることによるレイアウト面積の増大を抑制しつつダイナミック型ＲＡＭ等の高速化を図る方法が提案されている。
【０００４】
【発明が解決しようとする課題】
ところが、上記階層ワード線構造を採る第１の従来例では、メインワード線を介して伝達される行選択信号とサブワード線に直交して配置されたワード線駆動電流供給信号線を介して伝達されるワード線駆動電流供給信号とに従って対応するサブワード線を選択的に選択状態とするためのワード線駆動回路がいわゆるセルフ・ブート型とされることで、メインワード線を有効レベルとしてからワード線駆動電流供給信号を有効レベルとするまでに所定の時間が必要となり、これによってダイナミック型ＲＡＭ等の読み出しモードにおけるアクセスタイムの高速化が制約を受けるとともに、コモンＩＯ線が階層構造とされないことでセンスアンプの負荷が大きくなり、やはりアクセスタイムの高速化が妨げられる結果となる。また、上記階層ＩＯ構造を採る第２の従来例では、ワード線が階層構造とされないことでワード線となる金属配線層の配置ピッチが苦しくなり、これによってダイナミック型ＲＡＭ等の高集積化が制約を受ける。さらに、上記サブコモンＩＯ線とメインコモンＩＯ線との間を加算駆動される複数のダイレクトセンス型サブアンプを介して接続する第３の実施例では、ワードシャント方式によるワード線分割は行われるものの階層ワード線構造が採られないためにダイナミック型ＲＡＭ等の高集積化が制約を受けるとともに、サブコモンＩＯ線とメインコモンＩＯ線が同一長で配置され、実質的な階層ＩＯ構造とはならない。
【０００５】
つまり、従来のダイナミック型ＲＡＭ等では、種々の効果を持つ階層構造が部分的かつ散発的に採用され、ワード線，ビット線及びコモンＩＯ線のすべてを対象にした包括的採用が見られない訳であって、結果的に階層構造としての効果を充分に引き出すことができず、総合的にみたダイナミック型ＲＡＭ等の高速化，高集積化，大規模化及び低コスト化が制約を受けるものである。
【０００６】
この発明の目的は、階層構造の効果を充分に発揮しうる構成のダイナミック型ＲＡＭ等を実現し、総合的にみたダイナミック型ＲＡＭ等のさらなる高速化，高集積化，大規模化ならびに低コスト化を図ることにある。
【０００７】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、ダイナミック型ＲＡＭ等のメモリマットを、互いに直交して配置されるサブワード線及びサブビット線ならびにこれらのサブワード線及びサブビット線の交点に格子状に配置されるダイナミック型メモリセルを含むメモリアレイと、サブワード線に対応して設けられる単位サブワード線駆動回路を含むサブワード線駆動部と、サブビット線に対応して設けられる単位増幅回路及び列選択スイッチを含むセンスアンプと、指定されるサブビット線が列選択スイッチを介して選択的に接続されるサブコモンＩＯ線とをそれぞれ備える複数のサブメモリマットに分割し、ユニット化するとともに、これらのサブメモリマットを格子状に配置し、その上層に互いに直交しかつそれぞれサブワード線及びビット線の整数倍のピッチで配置されるメインワード線及び列選択信号線と、指定されたサブコモンＩＯ線が選択的に接続されるメインコモンＩＯ線とを形成する。また、サブワード線駆動部の各単位サブワード線駆動回路を、サブワード線駆動信号線と対応するサブワード線との間に設けられそのゲートが対応するメインワード線の反転信号線に結合されるＰチャンネル型の第１のＭＯＳＦＥＴと、サブワード線と接地電位との間に設けられそのゲートが対応するメインワード線の反転信号線に結合されるＮチャンネル型の第２のＭＯＳＦＥＴと、第１のＭＯＳＦＥＴと並列形態に設けられそのゲートが対応するメインワード線の非反転信号線に結合されるＮチャンネル型の第３のＭＯＳＦＥＴとを含むいわゆるＣＭＯＳスタティック型駆動回路とするとともに、指定されたサブコモンＩＯ線をメインコモンＩＯ線に選択的に接続するためのサブメインアンプを、そのゲートが対応するサブコモンＩＯ線の非反転及び反転信号線にそれぞれ結合されそのドレインが対応するメインコモンＩＯ線の反転及び非反転信号線にそれぞれ結合される読み出し用差動ＭＯＳＦＥＴと、サブコモンＩＯ線及びメインコモンＩＯ線の非反転信号線間及び反転信号線間にそれぞれ設けられる書き込み用スイッチＭＯＳＦＥＴとを含むいわゆる擬似ダイレクトセンス型サブアンプとし、これをサブワード線駆動部及びセンスアンプの配置領域の交差領域に配置する。
【０００９】
【作用】
上記した手段によれば、単位サブワード線駆動回路へのＣＭＯＳスタティック型駆動回路の採用により、メインワード線を介して伝達される行選択信号とサブワード線駆動信号線を介して伝達されるサブワード線駆動信号を同時に有効レベルとし、サブワード線の選択動作を高速化できるとともに、サブメインアンプへの擬似ダイレクトセンス型サブアンプの採用とその交差領域への配置により、メモリアレイのレイアウト面積の増大を招くことなく、ダイナミック型ＲＡＭ等の読み出し動作を高速化できる。さらに、階層構造をワード線，ビット線及びコモンＩＯ線のすべてに包括的に採用して、階層構造の効果を充分に発揮しうる構成のダイナミック型ＲＡＭ等を実現し、総合的にみたダイナミック型ＲＡＭ等の高速化，高集積化，大規模化ならびに低コスト化を図ることができる。
【００１０】
【実施例】
図１には、この発明が適用されたダイナミック型ＲＡＭ（半導体記憶装置）の一実施例のブロック図が示されている。同図により、まずこの実施例のダイナミック型ＲＡＭの構成及び動作の概要について説明する。なお、図１の各ブロックを構成する回路素子は、公知のＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタの総称とする）集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上に形成される。以下の図において、端子及び信号線の名称は、特に明記しない限り、これらの端子又は信号線を介して伝達される信号又はその配線等の名称として重複使用される。また、以下の回路図において、そのチャンネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型であって、矢印の付されないＮチャンネルＭＯＳＦＥＴと区別して示される。
【００１１】
図１において、この実施例のダイナミック型ＲＡＭは、４個のメモリブロックＭＢ０〜ＭＢ３をその基本構成要素とし、これらのメモリブロックは、図のメモリブロックＭＢ１に代表して示されるように、ＸアドレスデコーダＸＤを挟む一対のメモリマットＭＡＴＬ及びＭＡＴＲと、これらのメモリマットに対応して設けられるメインアンプＭＡＬ及びＭＡＲならびにＹアドレスデコーダＹＤＬ及びＹＤＲとをそれぞれ含む。このうち、ＸアドレスデコーダＸＤには、ＸアドレスバッファＸＢからｉ＋１ビットの内部アドレス信号Ｘ０〜Ｘｉが供給され、ＹアドレスデコーダＹＤＬ及びＹＤＲには、ＹアドレスバッファＹＢからｉ＋１ビットの内部アドレス信号Ｙ０〜Ｙｉが共通に供給される。また、ＸアドレスバッファＸＢ及びＹアドレスバッファＹＢには、アドレス入力端子Ａ０〜Ａｉを介してＸアドレス信号ＡＸ０〜ＡＸｉならびにＹアドレス信号ＡＹ０〜ＡＹｉが時分割的に供給される。さらに、メインアンプＭＡＬ及びＭＡＲは、８ビットの内部データバスＩＯＢ０〜ＩＯＢ７を介してデータ入出力回路ＩＯの対応する単位回路の一方の入出力端子に結合され、これらの単位回路の他方の入出力端子は、対応するデータ入出力端子ＩＯ０〜ＩＯ７に結合される。
【００１２】
ここで、メモリブロックＭＢ０〜ＭＢ３を構成するメモリマットＭＡＴＬ及びＭＡＴＲは、後述するように、格子状に配置された６４個のサブメモリマットをそれぞれ含み、これらのサブメモリマットのそれぞれは、互いに直交して配置される所定数のサブワード線及びサブビット線ならびにこれらのサブワード線及びサブビット線の交点に格子状に配置された多数のダイナミック型メモリセルを含むメモリアレイと、メモリアレイのサブワード線に対応して設けられる単位サブワード線駆動回路を含むサブワード線駆動部と、サブビット線に対応して設けられる単位増幅回路及び列選択スイッチを含むセンスアンプと、指定されるサブビット線が列選択スイッチを介して選択的に接続されるサブコモンＩＯ線とを備える。また、格子状に配置された６４個のサブメモリマットの上層には、ＸアドレスデコーダＸＤを起点とするメインワード線と、ＹアドレスデコーダＹＤＬ又はＹＤＲを起点とするビット線選択信号（列選択信号線）が互いに直交して配置されるとともに、これらのビット線選択信号と平行してメインアンプＭＡＬ又はＭＡＲを起点とする所定数のメインコモンＩＯ線が配置される。なお、メモリブロックＭＢ０〜ＭＢ３と各メモリブロックを構成するサブメモリマットの具体的構成及び動作ならびに配置等については、後で詳細に説明する。
【００１３】
ＸアドレスバッファＸＢ及びＹアドレスバッファＹＢは、アドレス入力端子Ａ０〜Ａｉを介して時分割的に入力されるＸアドレス信号ＡＸ０〜ＡＸｉ又はＹアドレス信号ＡＹ０〜ＡＹｉを取り込み、保持するとともに、これらのＸアドレス信号又はＹアドレス信号をもとに内部アドレス信号Ｘ０〜Ｘｉ又はＹ０〜Ｙｉを形成し、メモリブロックＭＢ０〜ＭＢ３のＸアドレスデコーダＸＤあるいはＹアドレスデコーダＹＤＬ及びＹＤＲに供給する。なお、最上ビットの内部アドレス信号Ｘｉ及びＹｉは、メモリブロック選択回路ＢＳにも供給される。
【００１４】
ＸアドレスデコーダＸＤは、ＸアドレスバッファＸＢから供給される内部アドレス信号Ｘ０〜Ｘｉをデコードして、対応するメインワード線を択一的に有効レベルとする。また、ＹアドレスデコーダＹＤＬ及びＹＤＲは、ＹアドレスバッファＹＢから供給される内部アドレス信号Ｙ０〜Ｙｉをデコードして、ビット線選択信号の対応するビットを択一的に有効レベルつまり選択レベルとする。この実施例において、メインワード線は、後述するように、非反転及び反転信号線からなる相補信号線とされる。また、メインワード線は、サブメモリマットを構成するサブワード線のＸ倍つまり８倍のピッチで配置され、ビット線選択信号は、サブビット線のＹ倍つまり４倍のピッチで配置される。このため、サブメモリマットのサブワード線駆動部は、対応する６４ビットのメインワード線を介して伝達される行選択信号と後述する８ビットのサブワード線駆動信号線を介して伝達されるサブワード線駆動信号とに従って対応するサブワード線を選択的に選択状態とするための単位サブワード線駆動回路を含み、ＸアドレスデコーダＸＤに供給される内部アドレス信号Ｘ０〜Ｘｉの一部は、これらのサブワード線駆動信号を選択的に有効レベルとするために供される。また、サブメモリマットのセンスアンプは、対応するビット線選択信号の有効レベルを受けて選択的にかつ４対ずつ同時にオン状態とされ対応する４組の相補ビット線とサブコモンＩＯ線との間を選択的に接続状態とするためのスイッチＭＯＳＦＥＴを含む。
【００１５】
次に、メインアンプＭＡＬ及びＭＡＲは、ダイナミック型ＲＡＭが書き込みモードとされるとき、データ入出力端子ＩＯ０〜ＩＯ７からデータ入出力回路ＩＯならびに内部データバスＩＯＢ０〜ＩＯＢ７を介して供給される書き込みデータを、メインコモンＩＯ線，サブメインアンプ及びサブコモンＩＯ線を介してメモリマットＭＡＴＬ又はＭＡＴＲの指定されたサブメモリマットの選択された８個のメモリセルに書き込む。また、ダイナミック型ＲＡＭが読み出しモードとされるとき、メモリマットＭＡＴＬ又はＭＡＴＲの指定されたサブメモリマットの選択された８個のメモリセルからサブコモンＩＯ線，サブメインアンプ及びメインコモンＩＯ線を介して出力される読み出し信号を増幅し、内部データバスＩＯ０〜ＩＯ７を介してデータ入出力回路ＩＯの対応する単位回路に伝達する。これらの読み出し信号は、データ入出力回路ＩＯの各単位回路からデータ入出力端子ＩＯ０〜ＩＯ７を介してダイナミック型ＲＡＭの外部に出力される。
【００１６】
メモリブロック選択回路ＢＳは、ＸアドレスバッファＸＢ及びＹアドレスバッファＹＢから供給される最上位ビットの内部アドレス信号Ｘｉ及びＹｉをデコードして、図示されないメモリブロック選択信号ＢＳ０〜ＢＳ３を選択的に有効レベルとする。これらのメモリブロック選択信号は、対応するメモリブロックＭＢ０〜ＭＢ３に供給され、これを選択的に活性化させるために供される。
【００１７】
タイミング発生回路ＴＧは、外部から起動制御信号として供給されるロウアドレスストローブ信号ＲＡＳＢ（ここで、それが有効とされるとき選択的にロウレベルとされる反転信号等については、その名称の末尾にＢを付して表す。以下同様），カラムアドレスストローブ信号ＣＡＳＢ及びライトイネーブル信号ＷＥＢをもとに各種の内部制御信号を選択的に形成し、ダイナミック型ＲＡＭの各部に供給する。また、内部電圧発生回路ＶＧは、外部から動作電源として供給される電源電圧ＶＣＣ及び接地電位ＶＳＳをもとに内部電圧ＶＣＨ，ＶＣＬ，ＨＶＣ，ＶＢ１及びＶＢ２を形成し、ダイナミック型ＲＡＭの各部に供給する。特に制限されないが、電源電圧ＶＣＣは＋３．３Ｖのような正電位とされ、内部電圧ＶＣＨは＋４Ｖのような比較的大きな絶対値の正電位とされる。また、内部電圧ＶＣＬは＋２．２Ｖのような比較的小さな絶対値の正電位とされ、内部電圧ＨＶＣは内部電圧ＶＣＬ及び接地電位ＶＳＳの中間電位つまり＋１．１Ｖとされる。さらに、内部電圧ＶＢ１は−１Ｖのような比較的小さな絶対値の負電位とされ、内部電圧ＶＢ２は−２Ｖのような比較的大きな絶対値の負電位とされる。
【００１８】
図２には、図１のダイナミック型ＲＡＭの一実施例の基板配置図が示されている。同図により、この実施例のダイナミック型ＲＡＭのチップレイアウトの概要について説明する。なお、レイアウトに関する以下の説明では、対応する配置図の位置関係をもってチップ等の各配置面における上下左右を表す。
【００１９】
図２において、この実施例のダイナミック型ＲＡＭは、Ｐ型半導体基板ＰＳＵＢのその基体とする。また、この実施例のダイナミック型ＲＡＭは、いわゆるＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）形態を採り、インナーリードと半導体基板ＰＳＵＢを結合するためのボンディングパッドは、半導体基板ＰＳＵＢの縦の中央線に沿って直線状に配置される。したがって、これらのボンディングパッドの近辺つまり半導体基板ＰＳＵＢの中央部には、ＸアドレスバッファＸＢ及びＹアドレスバッファＹＢならびにデータ入出力回路ＩＯ等を含む周辺回路ＰＣが配置される。さらに、半導体基板ＰＳＵＢの左上部及び右上部には、メモリブロックＭＢ０及びＭＢ１がそれぞれ配置され、その左下部及び右下部には、メモリブロックＭＢ２及びＭＢ３がそれぞれ配置される。これらのメモリブロックは、メインコモンＩＯ線と各サブメモリマットを構成するサブビット線とが図の水平方向に配置されるべく、つまりＹアドレスデコーダＹＤＬ及びＹＤＲならびにメインアンプＭＡＬ及びＭＡＲが半導体基板ＰＳＵＢの内側となるべく配置される。この結果、メインワード線は、サブメモリマットを構成するサブワード線と平行して図の垂直方向に配置され、サブメモリマットを構成するサブコモンＩＯ線は、メインコモンＩＯ線と直交して図の垂直方向に配置される形となる。これにより、メインアンプＭＡＬ及びＭＡＲを半導体基板ＰＳＵＢの中央部に配置しつつ、これらのメインアンプに結合されるメインコモンＩＯ線をサブコモンＩＯ線に直交配置し、効果的なチップレイアウトを実現することができる。
【００２０】
図３には、図１のダイナミック型ＲＡＭに含まれるメモリブロックＭＢ０の一実施例のブロック図が示されている。また、図４には、図３のメモリブロックＭＢ０に含まれるサブメモリマットＳＭＲ３４及びその周辺部の一実施例の部分的なブロック図が示され、図５には、その一実施例の部分的な接続図が示されている。さらに、図６には、図４のサブメモリマットＳＭＲ３４に含まれるメモリアレイＡＲＹＲ３４及びその周辺部の一実施例の部分的な回路図が示されている。これらの図をもとに、この実施例のダイナミック型ＲＡＭを構成するメモリブロック及びサブメモリマットのブロック構成と、サブメモリマットを構成するメモリアレイ及びその周辺部の具体的構成及び動作ならびにその特徴の一部について説明する。なお、メモリブロックに関する以下の説明は、メモリブロックＭＢ０を例に進めるが、その他のメモリブロックＭＢ１〜ＭＢ３については、これと同一構成とされるため類推されたい。また、サブメモリマットならびにメモリアレイ及び周辺部に関する以下の説明は、サブメモリマットＳＭＲ３４を例に進めるが、その他のサブメモリマットＳＭＲ００〜ＳＭＲ３３ならびにＳＭＲ３５〜ＳＭＲ７７については、これと同一構成とされるため類推されたい。
【００２１】
図３において、メモリブロックＭＢ０は、前述のように、ＸアドレスデコーダＸＤを挟む一対のメモリマットＭＡＴＬ及びＭＡＴＲを含み、これらのメモリマットそれぞれは、８×８の格子状に配置された６４個のサブメモリマットＳＭＬ００〜ＳＭＬ７７ならびにＳＭＲ００〜ＳＭＲ７７を含む。
【００２２】
この実施例において、メモリブロックＭＢ０のメモリマットＭＡＴＬ及びＭＡＴＲを構成するサブメモリマットＳＭＬ００〜ＳＭＬ７７ならびにＳＭＲ００〜ＳＭＲ７７は、図３に斜線で例示されるように、列方向に隣接する２個がそれぞれ対をなし、４組のサブコモンＩＯ線ＳＩＯ０＊〜ＳＩＯ３＊（ここで、例えば非反転サブコモンＩＯ線ＳＩＯ０Ｔと反転サブコモンＩＯ線ＳＩＯ０Ｂとを合わせてサブコモンＩＯ線ＳＩＯ０＊のように＊を付して表す。また、それが有効とされるとき選択的にハイレベルとされるいわゆる非反転信号等については、その名称の末尾にＴを付して表す。以下同様）をそれぞれ共有する。これにより、対をなす２個のサブメモリマットＳＭＲ３４及びＳＭＲ３５等内において、ビット線選択信号を単位とする列方向の欠陥救済を実現することができる。一方、同一行に配置された８対つまり例えば１６個のサブメモリマットＳＭＲ０４〜ＳＭＲ７４ならびにＳＭＲ０５〜ＳＭＲ７５は、メインコモンＩＯ線ＭＩＯ４０＊〜ＭＩＯ４３＊に代表される４組のメインコモンＩＯ線とＹＳ４０〜ＹＳ４６３に代表される６４ビットのビット線選択信号とをそれぞれ共有し、同一行に配置された８個つまり例えばサブメモリマットＳＭＲ３０〜ＳＭＲ３７は、ＭＷ３０＊〜ＭＷ３６３に代表される６４組のメインワード線をそれぞれ共有する。なお、各メモリブロックのメモリマットＭＡＴＬ及びＭＡＴＲを構成するサブメモリマットＳＭＬ００〜ＳＭＬ７７ならびにＳＭＲ００〜ＳＭＲ７７は、その行方向及び列方向の一部を冗長サブメモリマットとすることができ、これによってサブメモリマットを単位とする欠陥救済を実現することができる。
【００２３】
ここで、サブメモリマットＳＭＬ００〜ＳＭＬ７７ならびにＳＭＲ００〜ＳＭＲ７７は、図４のサブメモリマットＳＭＲ３４に代表して示されるように、メモリアレイＡＲＹＲ３４とその下方及び右方に設けられたサブワード線駆動部ＷＤＲ３４及びセンスアンプＳＡＲ３４とをそれぞれ含む。このうち、メモリアレイＡＲＹＲ３４は、特に制限されないが、図６に例示されるように、図の垂直方向に平行して配置される実質５１２本のサブワード線ＳＷ０〜ＳＷ５１１と、水平方向に平行して配置される実質２５６組のサブビット線ＳＢ０＊〜ＳＢ２５５＊とを含む。これらのサブワード線及びサブビット線の交点には、情報蓄積キャパシタ及びアドレス選択ＭＯＳＦＥＴからなる実質１３１，０７２個のダイナミック型メモリセルが格子状に配置される。これにより、サブメモリマットＳＭＬ００〜ＳＭＬ７７ならびにＳＭＲ００〜ＳＭＲ７７のそれぞれは、いわゆる１２８キロビットの記憶容量を有するものとされる。また、メモリブロックＭＢ０〜ＭＢ３のそれぞれは、１２８キロ×６４×２つまりいわゆる１６メガビットの記憶容量を有するものとされ、ダイナミック型ＲＡＭは、１６メガ×４つまりいわゆる６４メガビットの記憶容量を有するものとされる。
【００２４】
次に、サブワード線駆動部ＷＤＲ３４は、図６に例示されるように、メモリアレイＡＲＹＲ３４の偶数番号のサブワード線ＳＷ０，ＳＷ２ないしＳＷ５１０に対応して設けられる２５６個の単位サブワード線駆動回路ＵＳＷＤ０，ＵＳＷＤ２ないしＵＳＷＤ５１０を含む。これらの単位サブワード線駆動回路の出力端子は、その上方において、メモリアレイＡＲＹＲ３４の対応する偶数番号のサブワード線ＳＷ０，ＳＷ２ないしＳＷ５１０に結合され、その下方において、隣接するサブメモリマットＳＭＲ３３の対応する偶数番号のサブワード線ＳＷ０，ＳＷ２ないしＳＷ５１０に結合される。サブワード線駆動部ＷＤＲ３４を構成する単位サブワード線駆動回路ＵＳＷＤ０，ＵＳＷＤ２ないしＵＳＷＤ５１０の上方の入力端子は、順次４個ずつ共通結合された後、対応するメインワード線ＭＷ３０＊〜ＭＷ３６３＊に順次共通結合される。また、その下方の入力端子は、順次４個おきに共通結合された後、対応するサブワード線駆動信号線ＤＸ４０，ＤＸ４２，ＤＸ４４及びＤＸ４６に順次共通結合される。
【００２５】
一方、メモリアレイＡＲＹＲ３４を構成する奇数番号のサブワード線ＳＷ１，ＳＷ３ないしＳＷ５１１は、その上方において、隣接するサブメモリマットＳＭＲ３５のサブワード線駆動部ＷＤＲ３５の対応する単位サブワード線駆動回路ＵＳＷＤ１，ＵＳＷＤ３ないしＵＳＷＤ５１１の出力端子に結合される。これらの単位サブワード線駆動回路の出力端子は、その上方において、サブメモリマットＳＭＲ３５のメモリアレイＡＲＹＲ３５を構成する奇数番号のサブワード線ＳＷ１，ＳＷ３ないしＳＷ５１１に結合される。サブワード線駆動部ＷＤＲ３５を構成する単位サブワード線駆動回路ＵＳＷＤ１，ＵＳＷＤ３ないしＵＳＷＤ５１１の上方の入力端子は、順次４個ずつ共通結合された後、対応するメインワード線ＭＷ３０＊〜ＭＷ３６３＊に順次結合される。また、その下方の入力端子は、順次４個おきに共通結合された後、対応するサブワード線駆動信号線ＤＸ４１，ＤＸ４３，ＤＸ４５及びＤＸ４７に共通結合される。
【００２６】
サブワード線駆動部ＷＤＲ３４及びＷＤＲ３５の単位サブワード線駆動回路ＵＳＷＤ０，ＵＳＷＤ２ないしＵＳＷＤ５１０ならびにＵＳＷＤ１，ＵＳＷＤ３ないしＵＳＷＤ５１１は、対応するメインワード線ＭＷ３０＊〜ＭＷ３６３＊が有効レベルとされかつ対応するサブワード線駆動信号ＤＸ４０，ＤＸ４２ないしＤＸ４６あるいはＤＸ４１，ＤＸ４３ないしＤＸ４７が有効レベルとされるとき、メモリアレイＡＲＹＲ３３及びＡＲＹＲ３４あるいはＡＲＹＲ３４及びＡＲＹＲ３５の対応するサブワード線ＳＷ０，ＳＷ２ないしＳＷ５１０あるいはＳＷ１，ＳＷ３ないしＳＷ５１１を択一的に所定の選択レベルとする。
【００２７】
以上のことから明らかなように、この実施例のダイナミック型ＲＡＭでは、例えばサブメモリマットＳＭＲ３４を構成する５１２本のサブワード線ＳＷ０〜ＳＷ５１１は、その両側つまり上下に設けられた一対のサブワード線駆動部ＷＤＲ３４及びＷＤＲ３５の対応する単位サブワード線駆動回路に結合され、サブメモリマットＳＭＲ３４は、実質的に２個のサブワード線駆動部を必要とするが、サブワード線駆動部の各単位サブワード線駆動回路は、前述のように、列方向に隣接する２個のサブメモリマットの対応するサブビット線により共有されるため、あえてサブワード線駆動部の追番とサブメモリマットの追番とを一致させて対応させた。一方、サブメモリマットＳＭＲ３４のメモリアレイＡＲＹＲ３４に着目した場合、対応するサブワード線駆動部ＷＤＲ３４及びＷＤＲ３５の各単位サブワード線駆動回路は、サブワード線ＳＷ０〜ＳＷ５１１の下方又は上方に順次交互に配置されるとともに、順次８個ずつ対応するメインワード線ＭＷ３０＊〜ＭＷ３６３＊を共有する。この結果、各単位サブワード線駆動回路は、サブワード線の２倍のピッチで配置すればよく、また各メインワード線は、サブワード線のＸ倍つまり８倍のピッチで配置すればよいものとなり、これによって単位サブワード線駆動回路及び相補メインワード線の配置ピッチを緩和し、ダイナミック型ＲＡＭの高集積化及び大規模化を推進できるものとなる。なお、サブワード線駆動部ＷＤＲ３４等を構成する単位サブワード線駆動回路ＵＳＷＤ０〜ＵＳＷＤ５１１の具体的構成及び動作については、後で詳細に説明する。また、その接続形態については、図３ないし図５の参照によりさらに明確となろう。
【００２８】
次に、サブメモリマットＳＭＲ３４のメモリアレイＡＲＹＲ３４を構成するサブビット線ＳＢ０＊〜ＳＢ２５５＊は、その右方において、そのゲートにシェアド制御信号ＳＨ３Ｌを共通に受けるＮチャンネル型のシェアドＭＯＳＦＥＴＮＡ及びＮＢを介してセンスアンプＳＡＲ３４の対応する単位回路ＵＳＡ０及びＵＳＡ３ないしＵＳＡ２５２及びＵＳＡ２５５に結合され、その左方において、そのゲートにシェアド制御信号ＳＨ４Ｒを共通に受ける同様なシェアドＭＯＳＦＥＴを介して隣接するサブメモリマットＳＭＲ４４のセンスアンプＳＡＲ４４の対応する単位回路ＵＳＡ１及びＵＳＡ２ないしＵＳＡ２５３及びＵＳＡ２５４に結合される。センスアンプＳＡＲ３４の単位回路ＵＳＡ０及びＵＳＡ３等は、さらにその右方において、そのゲートにシェアド制御信号ＳＨ３Ｒを共通に受けるＮチャンネル型のシェアドＭＯＳＦＥＴＮＣ及びＮＤを介して隣接するサブメモリマットＳＭＲ２４のメモリアレイＡＲＹＲ２４の対応するサブビット線ＳＢ０＊及びＳＢ３＊等に結合され、センスアンプＳＡＲ３５の単位回路ＵＳＡ１及びＵＳＡ２等は、その左方において、そのゲートにシェアド制御信号ＳＨ４Ｌを共通に受ける同様なシェアドＭＯＳＦＥＴを介してメモリアレイＡＲＹＲ４４の対応するサブビット線ＳＢ１＊及びＳＢ２＊等に結合される。
【００２９】
センスアンプＳＡＲ３４及びＳＡＲ４４の各単位回路には、対応するビット線選択信号ＹＳ４０〜ＹＳ４６３が順次４個ずつ共通に供給される。また、これらの単位回路は、後述するように、一対のＣＭＯＳインバータが交差結合されてなる単位増幅回路と、そのゲートに対応するビット線選択信号ＹＳ４０〜ＹＳ４６３を共通に受ける一対のスイッチＭＯＳＦＥＴ（列選択スイッチ）とをそれぞれ含む。このうち、各単位増幅回路は、図示されないコモンソース線を介して動作電源が供給されることで選択的に動作状態とされ、選択されたサブワード線に結合されるメモリセルから対応するサブビット線を介して出力される微小読み出し信号を増幅して、ハイレベル又はロウレベルの２値読み出し信号とする。また、各単位回路のスイッチＭＯＳＦＥＴ対は、対応するビット線選択信号ＹＳ４０〜ＹＳ４６３が有効レベルとされることで４対ずつ選択的にオン状態となり、メモリアレイＡＲＹＲ３４の対応する４組のサブビット線とサブコモンＩＯ線ＳＩＯ０＊〜ＳＩＯ３＊との間を選択的に接続状態とする。
【００３０】
なお、サブコモンＩＯ線ＳＩＯ０＊及びＳＩＯ１＊は、図４に例示されるように、列方向に隣接する２個のサブメモリマットＳＭＲ３４及びＳＭＲ３５によって共有される。また、このうち、２組のサブコモンＩＯ線ＳＩＯ０＊及びＳＩＯ１＊は、これらのサブメモリマットの右側つまりセンスアンプＳＡＲ３４及びＳＡＲ３５内に配置され、残り２組のサブコモンＩＯ線ＳＩＯ２＊及びＳＩＯ３＊は、これらのサブメモリマットの左側つまりセンスアンプＳＡＲ４４及びＳＡＲ４５内に配置される。さらに、サブコモンＩＯ線ＳＩＯ０＊は、サブメモリマットＳＭＲ３４の右下方に設けられたセンスアンプ駆動部ＳＤＲ３４のサブメインアンプＳＭＡを介してメインコモンＩＯ線ＭＩＯ４０＊に選択的に接続され、サブコモンＩＯ線ＳＩＯ１＊は、サブメモリマットＳＭＲ３５の右下方に設けられたセンスアンプ駆動部ＳＤＲ３５のサブメインアンプを介してメインコモンＩＯ線ＭＩＯ４１＊に選択的に接続される。また、サブコモンＩＯ線ＳＩＯ２＊は、サブメモリマットＳＭＲ４５の右下方に設けられたセンスアンプ駆動部ＳＤＲ４５のサブメインアンプを介してメインコモンＩＯ線ＭＩＯ４２＊に選択的に接続され、サブコモンＩＯ線ＳＩＯ３＊は、サブメモリマットＳＭＲ４６の右下方に設けられたセンスアンプ駆動部ＳＤＲ４６のサブメインアンプを介してメインコモンＩＯ線ＭＩＯ４３＊に選択的に接続される。
【００３１】
以上のことから明らかなように、この実施例のダイナミック型ＲＡＭでは、例えばサブメモリマットＳＭＲ３４を構成する２５６組のサブビット線ＳＢ０＊〜ＳＢ２５５＊は、その両側つまり左右に設けられた一対のセンスアンプＳＡＲ３４及びＳＡＲ４４の対応する単位回路に結合され、サブメモリマットＳＭＲ３４は、実質的に２個のセンスアンプを必要とするが、各センスアンプの各単位回路は、前述のように、行方向に隣接する２個のサブメモリマットにより共有されるため、あえてセンスアンプの追番とサブメモリマットの追番とを一致させて対応させた。一方、サブメモリマットＳＭＲ３４のメモリアレイＡＲＹＲ３４に着目した場合、センスアンプの対応する単位回路は、サブビット線ＳＢ０＊〜ＳＢ２５５＊の右方又は左方に順次交互に配置されるとともに、順次４個ずつ対応するビット線選択信号ＹＳ４０〜ＹＳ４６３を共有する。このため、センスアンプの各単位回路は、サブビット線の２倍のピッチで配置すればよく、また各ビット線選択信号は、サブビット線のＹ倍つまり４倍のピッチで配置すればよいものとなる。この結果、センスアンプの単位回路及びビット線選択信号の配置ピッチを緩和し、ダイナミック型ＲＡＭの高集積化・大規模化を推進できるものとなる。なお、センスアンプＳＡＲ３４及びＳＡＲ４４等ならびにその単位回路ＵＳＡ０〜ＵＳＡ２５５の具体的構成については、後で詳細に説明する。また、その接続形態については、図３ないし図５の参照によりさらに明確となろう。
【００３２】
ところで、この実施例のダイナミック型ＲＡＭでは、メモリブロックＭＢ０〜ＭＢ３を構成するメモリマットＭＡＴＬ及びＭＡＴＲが、それぞれ６４個のサブメモリマットＳＭＬ００〜ＳＭＬ７７あるいはＳＭＲ００〜ＳＭＲ７７に分割され、ユニット化される。これらのサブメモリマットは、あたかもメモリセルのように格子状に配置され、そのサブワード線，サブビット線及びサブコモンＩＯ線は、上層に配置されたメインワード線，ビット線選択信号又はメインコモンＩＯ線と選択的に接続され、選択的に活性化される。当該分野に従事される技術者の方々にはすでに明らかと思われるが、メモリマットを多数のサブメモリマットに分割しユニット化することは、メモリマットつまりはダイナミック型ＲＡＭのマット構成に関する自由度を高め、その開発期間の縮小に寄与する。また、サブメモリマットへのユニット化が、階層構造をワード線，ビット線及びコモンＩＯ線のすべてに包括的に採用しつつ行われることで、階層構造の効果を充分に発揮しうるダイナミック型ＲＡＭを実現し、総合的にみたダイナミック型ＲＡＭの高速化，高集積化，大規模化及び低コストを図ることができるものとなる。
【００３３】
図７には、図４のサブメモリマットＳＭＲ３４に含まれるサブワード線駆動部ＷＤＲ３４の第１の実施例の部分的な回路図及び信号波形図が示されている。また、図８には、サブメモリマットＳＭＲ３４に含まれるサブワード線駆動部ＷＤＲ３４の第２の実施例の部分的な回路図及び信号波形図が示され、図９には、その第３の実施例の部分的な回路図及び信号波形図が示されている。これらの図をもとに、この実施例のダイナミック型ＲＡＭのサブメモリマットを構成するサブワード線駆動部の具体的な構成及び動作ならびにその特徴について説明する。なお、サブワード線駆動部に関する以下の説明は、サブメモリマットＳＭＲ３４のサブワード線駆動部ＷＤＲ３４を例に進められるが、その他のサブワード線駆動部についてはこれと同一構成とされるため、類推されたい。また、このサブワード線駆動部ＷＤＲ３４を構成する単位サブワード線駆動回路ＵＳＷＤ０ないしＵＳＷＤ５１０に関する以下の説明は、単位サブワード線駆動回路ＵＳＷＤ０を例に進められるが、その他の単位サブワード線駆動回路ＵＳＷＤ２ないしＵＳＷＤ５１０についてはこれと同一構成とされるため、類推されたい。
【００３４】
図７において、サブワード線駆動部ＷＤＲ３４は、メモリアレイＡＲＹＲ３４を構成する偶数番号のサブワード線ＳＷ０，ＳＷ２ないしＳＷ５１０に対応して設けられる２５６個の単位サブワード線駆動回路ＵＳＷＤ０，ＵＳＷＤ２ないしＵＳＷＤ５１０を含み、これらの単位サブワード線駆動回路のそれぞれは、単位サブワード線駆動回路ＵＳＷＤ０に代表して示されるように、対応するサブワード線駆動信号線ＤＸ４０とサブワード線ＳＷ０との間に設けられるＰチャンネルＭＯＳＦＥＴＰ１（第１のＭＯＳＦＥＴ）と、対応するサブワード線ＳＷ０と地電位ＶＳＳとの間に設けられるＮチャンネルＭＯＳＦＥＴＮ１（第２のＭＯＳＦＥＴ）とを含む。これらのＭＯＳＦＥＴＰ１及びＮ１のゲートは、対応するメインワード線ＭＷ３０＊の反転信号線つまり反転メインワード線ＭＷ３０Ｂに結合される。単位サブワード線駆動回路ＵＳＷＤ０は、さらにＭＯＳＦＥＴＰ１と並列形態に設けられたＮチャンネルＭＯＳＦＥＴＮ２（第３のＭＯＳＦＥＴ）を含み、このＭＯＳＦＥＴＮ２のゲートは、対応するメインワード線ＭＷ３０＊の非反転信号線つまり非反転メインワード線ＭＷ３０Ｔに結合される。
【００３５】
ここで、非反転メインワード線ＭＷ３０Ｔは、非選択時において接地電位ＶＳＳつまり０Ｖのような無効レベルとされ、選択時は内部電圧ＶＣＨつまり＋４Ｖのような有効レベルとされる。また、反転メインワード線ＭＷ３０Ｂは、非選択時において内部電圧ＶＣＨのような無効レベルとされ、選択時は接地電位ＶＳＳのような有効レベルとされる。さらに、サブワード線駆動信号ＤＸ４０は、非選択時において接地電位ＶＳＳのような無効レベルとされ、選択時は内部電圧ＶＣＨのような有効レベルとされる。なお、内部電圧ＶＣＨは、前述のように、ダイナミック型ＲＡＭに内蔵された内部電圧発生回路ＶＧにより電源電圧ＶＣＣをもとに形成され、＋４Ｖの比較的安定した電位とされる。
【００３６】
対応する非反転メインワード線ＭＷ３０Ｔ及び反転メインワード線ＭＷ３０Ｂが無効レベルとされるとき、単位サブワード線駆動回路ＵＳＷＤ０では、ＭＯＳＦＥＴＰ１及びＮ２がともにオフ状態とされ、ＭＯＳＦＥＴＮ１がオン状態とされる。このため、サブワード線ＳＷ０は、対応するサブワード線駆動信号ＤＸ４０のレベルに関係なく接地電位ＶＳＳのような非選択レベルとされる。
【００３７】
一方、対応する非反転メインワード線ＭＷ３０Ｔ及び反転メインワード線ＭＷ３０Ｂが有効レベルとされると、単位サブワード線駆動回路ＵＳＷＤ０では、ＭＯＳＦＥＴＮ１がオフ状態とされ、代わってＭＯＳＦＥＴＰ１及びＮ２がオン状態とされる。このため、サブワード線ＳＷ０は、対応するサブワード線駆動信号ＤＸ４０の有効レベルを受けて内部電圧ＶＣＨのような選択レベルとされ、その無効レベルを受けて接地電位ＶＳＳのような非選択レベルとされる。
【００３８】
以上のように、この実施例のダイナミック型ＲＡＭのサブワード線駆動部ＷＤＲ３４等を構成する単位サブワード線駆動回路ＵＳＷＤ０等は、セルフ・ブート形式を採らずいわゆるＣＭＯＳ（相補型ＭＯＳ）スタティック型駆動回路とされるため、メインワード線ＭＷ３０＊等とサブワード線駆動信号ＤＸ４０等を同時に有効レベルとすることができ、相応してダイナミック型ＲＡＭの読み出しモードにおけるアクセスタイムを高速化することができるものである。
【００３９】
なお、単位サブワード線駆動回路ＵＳＷＤ０を初めとする単位サブワード線駆動回路は、図８に示されるように、対応する非反転メインワード線ＭＷ３０Ｔとサブワード線ＳＷ０との間に設けられそのゲートに対応するサブワード線駆動信号ＤＸ４０を受けるＰチャンネルＭＯＳＦＥＴＰ１と、サブワード線ＳＷ０と接地電位ＶＳＳとの間に並列形態に設けられそのゲートが対応するサブワード線駆動信号線ＤＸ４０及び反転メインワード線ＭＷ３０Ｂにそれぞれ結合されるＮチャンネルＭＯＳＦＥＴＮ１及びＮ２とにより構成できるし、図９に示されるように、対応する非反転サブワード線駆動信号線ＤＸ４０Ｔとサブワード線ＳＷ０との間に設けられそのゲートが対応する反転メインワード線ＭＷ３０Ｂに結合されるＰチャンネルＭＯＳＦＥＴＰ１と、サブワード線ＳＷ０と接地電位ＶＳＳとの間に並列形態に設けられそのゲートが対応する反転メインワード線ＭＷ３０Ｂ及び反転サブワード線駆動信号ＤＸ４０Ｂにそれぞれ結合されるＮチャンネルＭＯＳＦＥＴＮ１及びＮ２とによっても構成できる。さらに、単位サブワード線駆動回路ＵＳＷＤ０は、通常の２入力のＣＭＯＳノアゲート等によっても構成することができるが、この場合、メインワード線及びサブワード線駆動信号の双方を単一信号線とすることができ、これによって所要配線数をさらに削減し、ダイナミック型ＲＡＭのさらなる高集積化を図ることができる。
【００４０】
図１０には、図４のサブメモリマットＳＭＲ３４に含まれるセンスアンプＳＡＲ３４及びセンスアンプ駆動部ＳＤＲ３４の第１の実施例の部分的な回路図が示されている。また、図１１には、図４のサブメモリマットＳＭＲ３４に含まれるセンスアンプ駆動部ＳＤＲ３４の第２の実施例の部分的な回路図が示され、図１２には、図１０及び図１１のセンスアンプ駆動部ＳＤＲ３４の一実施例の信号波形図が示されている。さらに、図１３には、図４のサブメモリマットＳＭＲ３４に含まれるセンスアンプ駆動部ＳＤＲ３４の第３の実施例の部分的な回路図が示され、図１４には、その一実施例の信号波形図が示されている。これらの図をもとに、この実施例のダイナミック型ＲＡＭのサブメモリマットに含まれるセンスアンプ及びセンスアンプ駆動部の具体的構成及び動作ならびにその特徴について説明する。なお、センスアンプ及びその単位回路ならびにセンスアンプ駆動部に関する以下の説明は、サブメモリマットＳＭＲ３４のセンスアンプＳＡＲ３４及びその単位回路ＵＳＡ０ならびにセンスアンプ駆動部ＳＤＲ３４を例に進められるが、その他のセンスアンプ及び単位回路ならびにセンスアンプ駆動部についてはこれらの実施例とそれぞれ同一構成とされるため、類推されたい。
【００４１】
図１０において、センスアンプＳＡＲ３４は、１２８個の単位回路ＵＳＡ０，ＵＳＡ３ないしＵＳＡ２５２，ＵＳＡ２５５を含む。これらの単位回路の左方の入力端子は、そのゲートに反転シェアド制御信号ＳＨ３ＬＢのセンスアンプ駆動部ＳＤＲ３４のインバータＶ１による反転信号つまり非反転シェアド制御信号ＳＨ３Ｌを共通に受けるＮチャンネル型のシェアドＭＯＳＦＥＴＮＡ及びＮＢを介して、メモリアレイＡＲＹＲ３４の対応するサブビット線ＳＢ０＊，ＳＢ３＊ないしＳＢ２５２＊，ＳＢ２５５＊に結合され、その右方の入力端子は、そのゲートに反転シェアド制御信号ＳＨ３ＲＢのセンスアンプ駆動部ＳＤＲ３４のインバータＶ３による反転信号つまり非反転シェアド制御信号ＳＨ３Ｒを共通に受けるＮチャンネル型のシェアドＭＯＳＦＥＴＮＣ及びＮＤを介して、隣接するサブメモリマットＳＭＲ２４のメモリアレイＡＲＹＲ２４の対応するサブビット線ＳＢ０＊，ＳＢ３＊ないしＳＢ２５２＊，ＳＢ２５５＊に結合される。
【００４２】
これにより、ダイナミック型ＲＡＭはシェアドセンス方式を採るものとされ、センスアンプＳＡＲ３４の単位回路ＵＳＡ０，ＵＳＡ３ないしＵＳＡ２５２，ＵＳＡ２５５は、隣接して配置された一対のサブメモリマットＳＭＲ３４及びＳＭＲ２４のメモリアレイＡＲＹＲ３４及びＡＲＹＲ２４によって共有される。そして、反転シェアド制御信号ＳＨ３ＬＢがロウレベルとされ非反転シェアド制御信号ＳＨ３Ｌがハイレベルとされるとき、シェアドＭＯＳＦＥＴＮＡ及びＮＢを介してその左側に配置されたメモリアレイＡＲＹＲ３４の対応するサブビット線ＳＢ０＊，ＳＢ３＊ないしＳＢ２５２＊，ＳＢ２５５＊に選択的に接続され、反転シェアド制御信号ＳＨ３ＲＢがロウレベルとされ非反転シェアド制御信号ＳＨ３Ｒがハイレベルとされるとき、シェアドＭＯＳＦＥＴＮＣ及びＮＤを介してその右側に配置されたメモリアレイＡＲＹＲ２４の対応するサブビット線ＳＢ０＊，ＳＢ３＊ないしＳＢ２５２＊，ＳＢ２５５＊に選択的に接続される。
【００４３】
ここで、センスアンプＳＡＲ３４を構成する単位回路のそれぞれは、図１０の単位回路ＵＳＡ０に代表して示されるように、ＰチャンネルＭＯＳＦＥＴＰ２及びＮチャンネルＭＯＳＦＥＴＮ３ならびにＰチャンネルＭＯＳＦＥＴＰ３及びＮチャンネルＭＯＳＦＥＴＮ４からなる一対のＣＭＯＳインバータが交差結合されてなる単位増幅回路と、これらの単位増幅回路の非反転及び反転入出力ノードとサブコモンＩＯ線ＳＩＯ０＊又はＳＩＯ１＊の非反転及び反転信号線との間にそれぞれ設けられたＮチャンネル型の一対のスイッチＭＯＳＦＥＴ（列選択スイッチ）Ｎ８及びＮ９とを含み、さらに３個のＮチャンネルＭＯＳＦＥＴＮ５〜Ｎ７が直並列結合されてなるビット線プリチャージ回路を含む。
【００４４】
このうち、単位増幅回路を構成するＭＯＳＦＥＴＰ２及びＰ３のソースは、コモンソース線（駆動信号線）ＰＰに共通結合され、ＭＯＳＦＥＴＮ３及びＮ４の共通結合されたソースは、コモンソース線ＰＮに共通結合される。コモンソース線ＰＰは、センスアンプ駆動部ＳＤＲ３４のセンスアンプ駆動回路ＳＡＤを構成するＰチャンネル型の駆動ＭＯＳＦＥＴＰ４を介して駆動電圧供給線ＣＰＰ４に結合され、コモンソース線ＰＮは、Ｎチャンネル型の駆動ＭＯＳＦＥＴＮＥを介して駆動電圧供給線ＣＰＮ４に結合される。また、コモンソース線ＰＰ及びＰＮの間には、３個のＮチャンネルＭＯＳＦＥＴＮＦ〜ＮＨが直並列結合されてなるコモンＩＯ線プリチャージ回路が設けられる。センスアンプ駆動回路ＳＡＤを構成する駆動ＭＯＳＦＥＴＰ４のゲートは、センスアンプ制御信号線ＳＡＰ３に結合され、駆動ＭＯＳＦＥＴＮＥのゲートは、センスアンプ制御信号線ＳＡＮ３に結合される。また、コモンＩＯ線プリチャージ回路を構成するＭＯＳＦＥＴＮＦ〜ＮＨのゲートには、プリチャージ制御用の内部制御信号ＰＣのインバータＶ２による反転信号つまり反転内部制御信号ＰＣＢが共通に供給される。
【００４５】
これにより、センスアンプＳＡＲ３４の各単位回路の単位増幅回路は、センスアンプ制御信号ＳＡＰ３及びＳＡＮ３の有効レベルを受けてセンスアンプ駆動回路ＳＡＤの駆動ＭＯＳＦＥＴＰ４及びＮＥがオン状態とされ駆動電圧供給線ＣＰＰ４及びＣＰＮ４からコモンソース線ＰＰ及びＰＮを介して所定の動作電源が供給されることで選択的に動作状態とされ、メモリアレイＡＲＹＲ３４又はＡＲＹＲ２４の選択されたサブワード線に結合される２５６個のメモリセルから対応するサブビット線ＳＢ０＊及びＳＢ２＊等を介して出力される微小読み出し信号をそれぞれ増幅し、ハイレベル又はロウレベルの２値読み出し信号とする。
【００４６】
次に、センスアンプＳＡＲ３４の各単位回路を構成するスイッチＭＯＳＦＥＴＮ８及びＮ９のゲートは、順次２対ずつ共通結合され、ＹアドレスデコーダＹＤから対応するビット線選択信号ＹＳ４０等が供給される。前述のように、ビット線選択信号ＹＳ４０等は、メモリアレイＡＲＹＲ３４の左側に設けられたセンスアンプＳＡＲ４４の単位回路ＵＳＡ１及びＵＳＡ２等の２対のスイッチＭＯＳＦＥＴのゲートにも供給される。これにより、各単位回路のスイッチＭＯＳＦＥＴＮ８及びＮ９は、対応するビット線選択信号ＹＳ４０〜ＹＳ４６３が有効レベルとされることで選択的にかつ２対ずつ同時にオン状態となり、メモリアレイＡＲＹＲ３４又はＡＲＹＲ２４の対応する２組のサブビット線とサブコモンＩＯ線ＳＩＯ０＊及びＳＩＯ１＊との間を選択的に接続状態とする。
【００４７】
一方、センスアンプＳＡＲ３４の各単位回路のビット線プリチャージ回路を構成するＭＯＳＦＥＴＮ５〜Ｎ７のゲートには、前記反転プリチャージ制御信号ＰＣＢが共通に供給される。ＭＯＳＦＥＴＮ５〜Ｎ７は、反転プリチャージ制御信号ＰＣＢの有効レベルつまりハイレベルを受けて選択的にオン状態となり、センスアンプＳＡＲ３４の対応する単位回路の単位増幅回路の非反転及び反転入出力ノード間つまりはメモリアレイＡＲＹＲ３４又はＡＲＹＲ２４の対応するサブビット線の非反転及び反転信号線間を短絡して、イコライズする。
【００４８】
この実施例において、メモリブロックＭＢ０〜ＭＢ３を構成するメモリマットＭＡＴＬ及びＭＡＴＲは、メモリセルを初めとする素子の微細化を図るため、＋２．２Ｖのような比較的小さな絶対値の内部電圧ＶＣＬと接地電位ＶＳＳつまり０Ｖをその動作電源とし、センスアンプＳＡＲ３４を構成する単位増幅回路も、コモンソース線ＰＰ及びＰＮを介して供給される内部電圧ＶＣＬ及び接地電位ＶＳＳをその動作電源とする。しかし、この実施例のダイナミック型ＲＡＭは、いわゆるオーバードライブ方式を採り、コモンソース線ＰＰには、センスアンプＳＡＲ３４が活性化される当初所定期間だけ電源電圧ＶＣＣつまり＋３．３Ｖが供給される。これにより、センスアンプの単位増幅回路の増幅動作の立ち上がりが高速化され、ダイナミック型ＲＡＭの読み出し動作が高速化される。
【００４９】
ここで、図１２の信号波形図をもとに、センスアンプのオーバードライブ方式について簡単に説明する。図１２において、センスアンプ制御信号ＳＡＰ３は、電源電圧ＶＣＣつまり＋３．３Ｖをその無効レベルとし、接地電位ＶＳＳつまり０Ｖをその有効レベルとする。また、センスアンプ制御信号ＳＡＮ３は、接地電位ＶＳＳをその無効レベルとし、電源電圧ＶＣＣをその有効レベルとする。駆動電圧供給線ＣＰＰ４には、非選択時ならびにセンスアンプ制御信号ＳＡＰ３及びＳＡＮ３が有効レベルとされてから所定時間が経過するまでの間、電源電圧ＶＣＣが供給され、所定時間経過後には内部電圧ＶＣＬつまり＋２．２Ｖが供給される。駆動電圧供給線ＣＰＮ４には、定常的に接地電位ＶＳＳが供給される。図示されないプリチャージ制御信号ＰＣは、センスアンプＳＡＲ３４が非活性状態とされるとき所定のタイミングで接地電位ＶＳＳのような有効レベルとされ、活性状態とされた時点で電源電圧ＶＣＣのような無効レベルとされる。
【００５０】
センスアンプ制御信号ＳＡＰ３及びＳＡＮ３が無効レベルとされセンスアンプＳＡＲ３４が非活性状態とされるとき、センスアンプ駆動部ＳＤＲ３４では、センスアンプ駆動回路ＳＡＤを構成する駆動ＭＯＳＦＥＴＰ４及びＮＥがオフ状態とされるとともに、コモンＩＯ線プリチャージ回路を構成するＭＯＳＦＥＴＮＦ〜ＮＨが、プリチャージ制御信号ＰＣの有効レベルを受けて一斉にオン状態とされる。これにより、コモンソース線ＰＰ及びＰＮは、ＭＯＳＦＥＴＮＦ〜ＮＨを介して内部電圧ＶＣＬと接地電位との中間電位つまり内部電圧ＨＶＣにイコライズされ、センスアンプＳＡＲ３４の単位回路ＵＳＡ０等はすべて非動作状態とされる。このとき、メモリアレイＡＲＹＲ３４又はＡＲＹＲ２４では、センスアンプＳＡＲ３４の対応する単位回路のビット線プリチャージ回路を介してサブビット線ＳＢ０＊〜ＳＢ２５５＊の非反転及び反転信号線がイコライズされ、内部電圧ＨＶＣのような中間レベルにプリチャージされる。
【００５１】
一方、センスアンプ制御信号ＳＡＰ３及びＳＡＮ３が有効レベルとされると、センスアンプ駆動部ＳＤＲ３４では、コモンＩＯ線プリチャージ回路を構成するＭＯＳＦＥＴＮＦ〜ＮＨがオフ状態とされ、代わってセンスアンプ駆動回路ＳＡＤを構成する駆動ＭＯＳＦＥＴＰ４及びＮＥがオン状態とされる。このため、コモンソース線ＰＰには、駆動電圧供給線ＣＰＰ４から駆動ＭＯＳＦＥＴＰ４を介してまず電源電圧ＶＣＣのような駆動電圧が供給され、所定時間経過後には内部電圧ＶＣＬのような駆動電圧が供給される。また、コモンソース線ＰＮには、駆動電圧供給線ＣＰＮ４を介して接地電位ＶＳＳが供給される。これにより、センスアンプＳＡＲ３４の各単位回路を構成する単位増幅回路が動作状態とされ、メモリアレイＡＲＹＲ３４又はＡＲＹＲ２４の選択されたサブワード線に結合されたメモリセルから対応するサブビット線ＳＢ０＊等に出力される微小読み出し信号をそれぞれ増幅し、ハイレベル又はロウレベルの２値読み出し信号とする。なお、センスアンプＳＡＲ３４が活性化される当初においてコモンソース線ＰＰにオーバードライブのための電源電圧ＶＣＣが供給されることで、単位増幅回路の増幅動作の立ち上がりが高速化され、これによってダイナミック型ＲＡＭの読み出しモードのアクセスタイムが高速化されるものとなる。
【００５２】
ところで、図１２の実施例では、駆動電圧供給線ＣＰＰ４を介して供給される駆動電圧を一時的に電源電圧ＶＣＣとすることによってセンスアンプのオーバードライブを実現しているが、図１３に示されるように、電源電圧ＶＣＣ，内部電圧ＶＣＬ及び接地電位ＶＳＳがそれぞれ定常的に供給される３本の駆動電圧供給線を設けることによって同様なオーバードライブを実現することもできる。すなわち、図１３では、コモンソース線ＰＰと電源電圧ＶＣＣ及び内部電圧ＶＣＬとの間に、センスアンプ駆動回路ＳＡＤを構成するＰチャンネル型の駆動ＭＯＳＦＥＴＰ８及びＰ９がそれぞれ設けられ、コモンソース線ＰＮと接地電位ＶＳＳとの間にはＮチャンネル型の駆動ＭＯＳＦＥＴＮＥが設けられる。このうち、駆動ＭＯＳＦＥＴＰ８及びＰ９のゲートには、センスアンプ制御信号ＳＡＰ３１及びＳＡＰ３２がそれぞれ供給され、駆動ＭＯＳＦＥＴＮＥのゲートにはセンスアンプ制御信号ＳＡＮ３が供給される。この実施例において、センスアンプ制御信号ＳＡＰ３１は、図１４に示されるように、センスアンプ制御信号ＳＡＮ３と同時に有効レベルとされ、所定時間が経過した時点で無効レベルに戻される。また、センスアンプ制御信号ＳＡＰ３２は、センスアンプ制御信号ＳＡＰ３１及びＳＡＮ３が有効レベルとされてから所定時間が経過した時点でセンスアンプ制御信号ＳＡＰ３１が無効レベルに戻されるのと同時に有効レベルとされる。この結果、コモンソース線ＰＰには、センスアンプ制御信号ＳＡＰ３１が有効レベルとされてからセンスアンプ制御信号ＳＡＰ３２が有効レベルとされるまでの間、電源電圧ＶＣＣが駆動電圧として所定期間だけ供給され、これによって前記図１２と同様なセンスアンプのオーバードライブを実現することができる。
【００５３】
一方、この実施例のダイナミック型ＲＡＭでは、メモリセルのリフレッシュ動作が同一行に配置された８個のサブメモリマットＳＭＲ００〜ＳＭＲ０７ないしＳＭＲ７０〜ＳＭＲ７７を単位として進行される。このとき、センスアンプ制御信号ＳＡＰ０〜ＳＡＰ７ならびにＳＡＮ０〜ＳＡＮ７は、リフレッシュ動作の進行にともなって順次有効レベルとされるが、例えばサブメモリマットＳＭＲ３０〜ＳＭＲ３７のリフレッシュ動作が終了しサブメモリマットＳＭＲ４０〜ＳＭＲ４７に移行する場合、センスアンプ制御信号ＳＡＰ３及びＳＡＮ３は所定期間だけ次のセンスアンプ制御信号ＳＡＰ４及びＳＡＮ４と同時に有効レベルとされ、いわゆる電荷再利用リフレッシュが行われる。これにより、センスアンプＳＡＲ３０〜ＳＡＲ３７のコモンソース線ＰＰ及びＰＮにチャージされた駆動電圧ＶＣＬ又はＶＳＳに相当する電荷は、駆動電圧供給線ＣＰＰ０〜ＣＰＰ７ならびにＣＰＮ０〜ＣＰＮ７を介してセンスアンプＳＡＲ３０〜ＳＡＲ３７のコモンソース線ＰＰ及びＰＮに伝達され、再利用される。この結果、改めて駆動電圧供給線ＣＰＰ０〜ＣＰＰ７ならびにＣＰＮ０〜ＣＰＮ７を介して供給すべき駆動電圧の電荷量が節約され、ダイナミック型ＲＡＭの低消費電力化が図られる。
【００５４】
図１０の説明に戻ろう。この実施例のセンスアンプ駆動部ＳＤＲ３４は、さらに、Ｎチャンネル型の一対の読み出し用差動ＭＯＳＦＥＴＮＰ及びＮＱならびに一対の書き込み用スイッチＭＯＳＦＥＴＮＬ及びＮＭを含むサブメインアンプＳＭＡと、３個のＰチャンネルＭＯＳＦＥＴＰ５〜Ｐ７ならびにＮチャンネルＭＯＳＦＥＴＮＩ〜ＮＫがそれぞれ直並列結合されてなる二つのサブコモンＩＯ線プリチャージ回路とを備える。このうち、一方のサブコモンＩＯ線プリチャージ回路を構成するＭＯＳＦＥＴＮＩ〜ＮＫのゲートには、前記内部制御信号ＰＣのインバータＶ２による反転信号つまり反転内部制御信号ＰＣＢが共通に供給され、他方のサブコモンＩＯ線プリチャージ回路を構成するＭＯＳＦＥＴＰ５〜Ｐ７のゲートには、内部制御信号ＰＣＳが共通に供給される。これにより、ＭＯＳＦＥＴＮＩ〜ＮＫは、ダイナミック型ＲＡＭが書き込みモードとされるとき、内部制御信号ＰＣがロウレベルつまり反転内部制御信号ＰＣＢがハイレベルとされることで選択的にオン状態となり、サブコモンＩＯ線ＳＩＯ０＊の非反転及び反転信号線間を内部電圧ＨＶＣにイコライズする。また、ＭＯＳＦＥＴＰ５〜Ｐ７は、ダイナミック型ＲＡＭが読み出しモードとされるとき、内部制御信号ＰＣＳがロウレベルとされることで選択的にオン状態となり、サブコモンＩＯ線ＳＩＯ０＊の非反転及び反転信号線間を内部電圧ＶＣＬにイコライズする。
【００５５】
一方、サブメインアンプＳＭＡを構成する書き込み用スイッチＭＯＳＦＥＴＮＬ及びＮＭのドレイン及びソースは、メインコモンＩＯ線ＭＩＯ４０＊及びサブコモンＩＯ線ＳＩＯ０＊の反転及び非反転信号線にそれぞれ結合され、そのゲートには、内部制御信号ＷＥ３が共通に供給される。また、読み出し用差動ＭＯＳＦＥＴＮＰ及びＮＱのドレインは、ＮチャンネルＭＯＳＦＥＴＮＮ及びＮＯを介してメインコモンＩＯ線ＭＩＯ４０＊の非反転及び反転信号線にそれぞれ結合され、その共通結合されたソースは、Ｎチャンネル型の駆動ＭＯＳＦＥＴＮＲを介して接地電位ＶＳＳに結合される。差動ＭＯＳＦＥＴＮＰ及びＮＱのゲートは、サブコモンＩＯ線ＳＩＯ０＊の反転及び非反転信号線にそれぞれ結合され、ＭＯＳＦＥＴＮＮ及びＮＯならびにＮＲのゲートには、内部制御信号ＲＥ３が共通に供給される。なお、内部制御信号ＷＥ３は、ダイナミック型ＲＡＭが書き込みモードで選択状態とされるとき、所定のタイミングで選択的に内部電圧ＶＣＬのようなハイレベルとされ、内部制御信号ＲＥ３は、読み出しモードで選択状態とされるとき、所定のタイミングで選択的にハイレベルとされる。
【００５６】
これにより、サブメインアンプＳＭＡの書き込み用スイッチＭＯＳＦＥＴＮＬ及びＮＭは、ダイナミック型ＲＡＭが書き込みモードで選択状態とされ内部制御信号ＷＥ３がハイレベルとされることで選択的にオン状態となり、メインアンプＭＡＲからメインコモンＩＯ線ＭＩＯ４０＊を介して供給される書き込み信号をサブコモンＩＯ線ＳＩＯ０＊に伝達する。これらの書き込み信号は、サブコモンＩＯ線ＳＩＯ０＊からセンスアンプＳＡＲ３４の対応する単位回路を介してメモリアレイＡＲＹＲ３４の選択されたメモリセルに書き込まれる。
【００５７】
一方、サブメインアンプＳＭＡを構成する読み出し用差動ＭＯＳＦＥＴＮＰ及びＮＱは、ダイナミック型ＲＡＭが読み出しモードで選択状態とされ内部制御信号ＲＥ３のハイレベルを受けてＭＯＳＦＥＴＮＮ及びＮＯならびにＮＲがオン状態とされるとき、これらのＭＯＳＦＥＴとともに選択的にいわゆる擬似ダイレクト型の差動増幅回路を構成し、メモリアレイＡＲＹＲ３４の選択されたメモリセルから出力されセンスアンプＳＡＲ３４の対応する単位増幅回路により増幅されしかもサブコモンＩＯ線ＳＩＯ０＊を介して出力される２値読み出し信号をさらに増幅して、対応するメインコモンＩＯ線ＭＩＯ４０＊に伝達する。前述のように、サブコモンＩＯ線ＳＩＯ０＊は、列方向に隣接する２個のサブメモリマットＳＭＲ３４及びＳＭＲ３５により共有され、その配線長は、これらのサブメモリマットのビット線方向の幅に相当する比較的短いものとされる。また、センスアンプＳＡＲ３４の対応する単位増幅回路からサブコモンＩＯ線ＳＩＯ０＊に出力された２値読み出し信号は、サブメインアンプＳＭＡの読み出し用差動ＭＯＳＦＥＴＮＰ及びＮＱを中心とする差動増幅回路によってさらに増幅され、比較的長い配線長を有するメインコモンＩＯ線ＭＩＯ４０＊に伝達される。
【００５８】
これらの結果、この実施例では、列選択時におけるセンスアンプＳＡＲ３４の各単位増幅回路に対する負荷を軽減しつつ、選択されたメモリセルの読み出し信号を効果的にメインコモンＩＯ線ＭＩＯ４０＊つまりはメインアンプＭＡＲの対応する単位回路に伝達することができ、これによってダイナミック型ＲＡＭの読み出しモードにおけるアクセスタイムを高速化できるものとなる。なお、この実施例において、サブメインアンプＳＭＡを含むセンスアンプ駆動回路ＳＡＤ３４は、後述するように、センスアンプＳＡＲ３４等の配置領域とサブワード線駆動部ＷＤＲ３４等の配置領域との交差領域に配置されるため、そのレイアウト面積の増大を抑制しつつ、アクセスタイムの高速化を図ることができる。
【００５９】
ところで、メインコモンＩＯ線ＭＩＯ４０＊等の配線長が比較的短くあるいはその負荷容量が問題とならない場合、サブメインアンプＳＭＡは、図１１及び図１３に例示されるように、書き込み用及び読み出し用として兼用されるスイッチＭＯＳＦＥＴＮＬ及びＮＭのみによって構成することができる。
【００６０】
図１５には、図４のサブメモリマットＳＭＲ３４のメモリアレイＡＲＹＲ３４及びその周辺部における金属配線層の一実施例の平面配置図が示されている。また、図１６には、図４のサブメモリマットＳＭＲ３４に含まれるサブワード線駆動部ＷＤＲ３４の一実施例の部分的な平面配置図が示され、図１７には、センスアンプＳＡＲ３４及びセンスアンプ駆動部ＳＤＲ３４の一実施例の平面配置図が示されている。これらの図により、サブメモリマットＳＭＲ３４及びその周辺部における特に金属配線層の平面配置ならびにその特徴について説明する。なお、金属配線層に関する以下の説明が、サブメモリマットＳＭＲ３４を除く他のサブメモリマットにも適用できるものであることは言うまでもない。
【００６１】
図１５において、この実施例のダイナミック型ＲＡＭは、アルミニウム等からなる３層の金属配線層Ｍ１〜Ｍ３を有する。このうち、最上層となる第３層の金属配線層Ｍ３は、主に図の水平方向につまりはサブビット線と平行しかつ複数のサブメモリマット間に渡って配置されるビット線選択信号ＹＳ４０〜ＹＳ４６３等，サブワード線駆動信号ＤＸ４０〜ＤＸ４７等，メインコモンＩＯ線ＭＩＯ４０＊〜ＭＩＯ４３＊等ならびに駆動電圧供給線ＣＰＰ２，ＣＰＮ２，ＣＰＰ４及びＣＰＮ４等として使用され、第２層の金属配線層Ｍ２は、主に図の垂直方向につまりはサブワード線と平行しかつ複数のサブメモリマット間に渡って配置されるメインワード線ＭＷ３０＊〜ＭＷ３６３＊等，サブコモンＩＯ線ＳＩＯ０＊〜ＳＩＯ３＊等，反転シェアド制御信号線ＳＨ３ＬＢ〜ＳＨ４ＬＢ及びＳＨ３ＲＢ〜ＳＨ４ＲＢ等、センスアンプ駆動信号線ＳＡＰ３〜ＳＡＰ４及びＳＡＮ３〜ＳＡＮ４等ならびに内部制御信号線ＰＣ，ＰＣＳ，ＷＥ３〜ＷＥ４，ＲＥ３〜ＲＥ４等として使用される。なお、最下層となる第１層の金属配線層Ｍ１は、各回路を構成するＭＯＳＦＥＴ等の素子間配線等として使用される。
【００６２】
この実施例において、第２層の金属配線層Ｍ２からなるメインワード線ＭＷ３０＊つまり非反転メインワード線ＭＷ３０Ｔ及び反転メインワード線ＭＷ３０Ｂ等は、図１６に例示されるように、第１層のゲート層ＦＧからなるメモリアレイＡＲＹＲ３４のサブワード線ＳＷ０〜ＳＷ７等の８倍のピッチで、充分な余裕をもって配置される。また、第３層の金属配線層Ｍ３からなり図示されない右部において二つに分岐されたサブワード線駆動信号線ＤＸ４０，ＤＸ４２，ＤＸ４４及びＤＸ４６等の一方は、サブワード線駆動部ＷＤＲ３４を構成するＰチャンネルＭＯＳＦＥＴの形成領域上に平行して配置され、その他方は、サブワード線駆動部ＷＤＲ３４を構成するＮチャンネルＭＯＳＦＥＴの形成領域上に平行して配置される。これらのサブワード線駆動信号線の中間には、ＰチャンネルＭＯＳＦＥＴの形成領域となるＮウェル領域に基板電位つまり内部電圧ＶＣＨを供給するための供給配線が同様に第３層の金属配線層Ｍ３によって形成される。また、その下層には、隣接するメモリアレイＡＲＹＲ３４及びＡＲＹＲ３３の偶数番号のサブワード線ＳＷ０，ＳＷ２，ＳＷ４及びＳＷ６等を互いに共通結合するための結合配線が第１層の金属配線層Ｍ１によって形成される。
【００６３】
一方、第３層の金属配線層Ｍ３からなるビット線選択信号ＹＳ４０等は、図１７に例示されるように、第２層のゲート層ＳＧからなるメモリアレイＡＲＹＲ３４のサブビット線ＳＢ０＊〜ＳＢ３＊つまり非反転サブビット線ＳＢ０Ｔ〜ＳＢ３Ｔならびに反転ＳＢ０Ｂ〜ＳＢ３Ｂ等の４倍つまり実質８倍のピッチで、充分な余裕をもって配置される。また、第３層の金属配線層Ｍ３からなるメインコモンＩＯ線ＭＩＯ４０＊つまり非反転メインコモンＩＯ線ＭＩＯ４０Ｔ及びＭＩＯ４０Ｂならびに駆動電圧供給線ＣＰＰ４及びＣＰＮ４等は、サブワード線駆動部ＷＤＲ２４及びＷＤＲ３４ならびにセンスアンプ駆動部ＳＤＲ３４等の配置領域上に配置され、第２層の金属配線層Ｍ２からなるサブコモンＩＯ線ＳＩＯ０＊及びＳＩＯ１＊つまり非反転サブコモンＩＯ線ＳＩＯ０Ｔ及びＳＩＯ１Ｔと反転サブコモンＩＯ線ＳＩＯ０Ｂ及びＳＩＯ１Ｂ等，反転シェアド制御信号線ＳＨ３ＬＢ及びＳＨ３ＲＢ〜ＳＨ４ＲＢ等、センスアンプ駆動信号線ＳＡＰ３及びＳＡＮ３等ならびに内部制御信号線ＰＣ，ＰＣＳ，ＷＥ３及びＲＥ３等は、センスアンプＳＡＲ３４及びセンスアンプ駆動部ＳＤＲ３４等の配置領域上に配置される。以上の結果、複数のサブメモリマットにわたって信号伝達を行う信号線が３層の金属配線層を使って効率良く配置され、これによってサブメモリマットひいてはダイナミック型ＲＡＭのレイアウト効率が高められるものとなる。
【００６４】
なお、この実施例のダイナミック型ＲＡＭでは、前述のように、第２層の金属配線層Ｍ２又は第３層の金属配線層Ｍ３からなり特に集積度の高いメモリアレイに関係の深いメインワード線ＭＷ３０＊〜ＭＷ３６３＊等ならびにビット線選択信号ＹＳ４０〜ＹＳ４６３等が充分な余裕をもって配置されるため、これらの金属配線層はいわゆる位相シフトマスクを用いることなくパターニングされ、これによってダイナミック型ＲＡＭの低コスト化が図られる。
【００６５】
図１８には、図１のダイナミック型ＲＡＭの各サブメモリマットを構成するメモリアレイ及び周辺部の第１の実施例の平面配置図が示され、図２１には、その一実施例の断面構造図が示されている。また、図１９には、図１のダイナミック型ＲＡＭの各サブメモリマットを構成するメモリアレイ及び周辺部の第２の実施例の平面配置図が示され、図２２には、その一実施例の断面構造図が示されている。さらに、図２０には、図１のダイナミック型ＲＡＭの各サブメモリマットを構成するメモリアレイ及び周辺部の第３の実施例の平面配置図が示され、図２３には、その一実施例の断面構造図が示されている。これらの図をもとに、この実施例のダイナミック型ＲＡＭの特にウェル構造の概要と基板電圧ならびにその特徴について説明する。なお、以下の実施例は、ダイナミック型ＲＡＭのウェル構造及び基板電圧を分かり易く説明することを主眼として、これまでに掲載したダイナミック型ＲＡＭの基板配置にこだわらずシンボリックに表現されている。また、以下の記述では、まず図１８及び図２１の第１の実施例についてその詳細を説明し、図１９及び図２２の第２の実施例ならびに図２０及び図２３の第３の実施例については、これと異なる部分についてのみ説明を追加する。
【００６６】
図１８及び図２１において、ダイナミック型ＲＡＭは、−１Ｖのように比較的小さな絶対値の負電位とされる内部電圧ＶＢ１が印加されたＰ型半導体基板ＰＳＵＢをその基体とする。また、メモリアレイＡＲＹ１を構成するメモリセルＭＣつまりアドレス選択ＭＯＳＦＥＴとなるＮチャンネルＭＯＳＦＥＴは、半導体基板ＰＳＵＢ上にしかも対応するセンスアンプＳＡ１の配置領域に入り込んで設けられたＰウェル領域ＰＷ１に形成され、対をなすメモリアレイＡＲＹ２を構成するメモリセルＭＣつまりアドレス選択ＭＯＳＦＥＴとなるＮチャンネルＭＯＳＦＥＴも、やはり半導体基板ＰＳＵＢ上にしかも対応するセンスアンプＳＡ１の配置領域に入り込んで設けられたＰウェル領域ＰＷ２に形成される。Ｐウェル領域ＰＷ１及びＰＷ２には、基板電圧として内部電圧ＶＢ１が供給され、この内部電圧ＶＢ１がそのまま半導体基板ＰＳＵＢの基板電圧となる。
【００６７】
同様に、メモリアレイＡＲＹ３を構成するメモリセルＭＣつまりアドレス選択ＭＯＳＦＥＴとなるＮチャンネルＭＯＳＦＥＴは、半導体基板ＰＳＵＢ上にしかも対応するセンスアンプＳＡ２及びサブワード線駆動部ＷＤ１の配置領域に入り込んで設けられたＰウェル領域ＰＷ３に形成され、対をなすメモリアレイＡＲＹ４を構成するメモリセルＭＣのアドレス選択ＭＯＳＦＥＴとなるＮチャンネルＭＯＳＦＥＴも、やはりセンスアンプＳＡ２及びサブワード線駆動部ＷＤ２の配置領域に入り込んで設けられたＰウェル領域ＰＷ４に形成される。Ｐウェル領域ＰＷ３及びＰＷ４には、基板電圧として内部電圧ＶＢ１が供給される。
【００６８】
Ｐウェル領域ＰＷ１及びＰＷ３の右端部ならびにＰウェル領域ＰＷ２及びＰＷ４の左端部には、センスアンプＳＡ１又はＳＡ２を構成するＮチャンネルＭＯＳＦＥＴ（ＮＭＯＳ）がそれぞれ形成される。また、Ｐウェル領域ＰＷ１及びＰＷ２間ならびにＰＷ３及びＰＷ４間には、電源電圧ＶＣＣを基板電圧とするＮウェル領域ＮＷ１及びＮＷ２がそれぞれ設けられ、これらのＮウェル領域内には、センスアンプＳＡ１又はＳＡ２を構成するＰチャンネルＭＯＳＦＥＴ（ＰＭＯＳ）がそれぞれ形成される。Ｐウェル領域ＰＷ１及びＰＷ３の外側には、遮断用のＮウェル領域ＮＷ９が設けられ、Ｐウェル領域ＰＷ２及びＰＷ４の外側には、同じく遮断用のＮウェル領域ＮＷ１０が設けられる。
【００６９】
同様に、Ｐウェル領域ＰＷ３の上端部には、サブワード線駆動部ＷＤ１を構成するＮチャンネルＭＯＳＦＥＴが形成され、Ｐウェル領域ＰＷ４の上端部には、サブワード線駆動部ＷＤ２を構成するＮチャンネルＭＯＳＦＥＴが形成される。また、Ｐウェル領域ＰＷ１及びＰＷ３間ならびにＰＷ２及びＰＷ４間には、内部電圧ＶＣＨを基板電圧とするＮウェル領域ＮＷ３及びＮＷ４がそれぞれが設けられ、これらのＮウェル領域内には、サブワード線駆動部ＷＤ１又はＷＤ２を構成するＰチャンネルＭＯＳＦＥＴがそれぞれ形成される。Ｐウェル領域ＰＷ１及びＰＷ２の外側には、遮断用のＮウェル領域ＮＷ１３が設けられ、Ｐウェル領域ＰＷ３及びＰＷ４の外側には、Ｎウェル領域ＮＷ１４が設けられる。
【００７０】
一方、周辺回路ＰＣを構成するＰチャンネルＭＯＳＦＥＴは、半導体基板ＰＳＵＢ上に設けられたＮウェル領域ＮＷ５に形成され、ＮチャンネルＭＯＳＦＥＴは、比較的深いＮウェル領域ＤＮＷ１内に設けられたＰウェル領域ＰＷ５に形成される。Ｐウェル領域ＰＷ５の右外側には、遮断用のＮウェル領域ＮＷ１１が形成され、深いＮウェル領域ＤＮＷ１には、このＮウェル領域ＮＷ１１と上記Ｎウェル領域ＮＷ５を介して基板電圧となる電源電圧ＶＣＣが供給される。Ｐウェル領域ＰＷ５には、接地電位ＶＳＳが基板電圧として供給される。
【００７１】
さらに、データ入出力回路ＩＯを構成するＰチャンネルＭＯＳＦＥＴは、半導体基板ＰＳＵＢ上に設けられたＮウェル領域ＮＷ６に形成され、ＮチャンネルＭＯＳＦＥＴは、比較的深いＮウェル領域ＤＮＷ２内に設けられたＰウェル領域ＰＷ６に形成される。Ｎウェル領域ＮＷ６の左外側には、遮断用のＰウェル領域ＰＷ１３が形成され、Ｐウェル領域ＰＷ６の右外側には、遮断用のＮウェル領域ＮＷ１２が形成される。深いＮウェル領域ＤＮＷ２には、このＮウェル領域ＮＷ１２とＮウェル領域ＮＷ６を介して基板電圧となる電源電圧ＶＣＣが供給される。また、Ｐウェル領域ＰＷ６には、−２Ｖのように比較的大きな絶対値の負電位とされる内部電圧ＶＢ２が基板電圧として供給される。
【００７２】
以上のように、この実施例のダイナミック型ＲＡＭは、いわゆるトリプルウェル構造を採り、メモリアレイＡＲＹ１〜ＡＲＹ４のメモリセルＭＣとなるＮチャンネルＭＯＳＦＥＴとセンスアンプＳＡ１〜ＳＡ２ならびにサブワード線駆動部ＷＤ１及びＷＤ２を構成するＮチャンネルＭＯＳＦＥＴとが同一のＰウェル領域に形成されるとともに、ウェル領域間分離のための遮断領域が不要となり、これによってダイナミック型ＲＡＭのチップサイズを縮小することができる。また、センスアンプＳＡ１〜ＳＡ２の例えばコモンソース線駆動用のＰチャンネルＭＯＳＦＥＴの形成領域となるＮウェル領域ＮＷ１及びＮＷ２が電源電圧ＶＣＣを基板電圧とすることで、後述する電源投入時のラッチアップの危険性をなくすことができる。しかし、センスアンプ部のＰチャンネルＭＯＳＦＥＴに関しては基板効果が小さいものの、ＮチャンネルＭＯＳＦＥＴに関してはソース電位となる接地電位ＶＳＳと基板電圧となる内部電圧ＶＢ１との電位差が１Ｖとなり、そのしきい値電圧が大きくなって、センスアンプの動作に影響を与える。また、メモリアレイＡＲＹ１〜ＡＲＹ４の形成領域となるＰウェル領域ＰＷ１〜ＰＷ４が半導体基板ＰＳＵＢ上に直接形成されることで、データ入出力回路ＩＯの動作等にともなう半導体基板ＰＳＵＢの基板電圧の変動がそのままノイズとなってメモリセルに伝達されるとともに、メモリアレイＡＲＹ１〜ＡＲＹ４とセンスアンプＳＡ１〜ＳＡ２との間に遮断領域が設けられないことで、センスアンプＳＡ１〜ＳＡ２の動作にともなうノイズがメモリセルに伝達される。
【００７３】
次に、図１９及び図２２の第２の実施例の場合、ダイナミック型ＲＡＭは、接地電位ＶＳＳが印加されたＰ型半導体基板ＰＳＵＢをその基体とする。メモリアレイＡＲＹ１を構成するメモリセルＭＣつまりアドレス選択ＭＯＳＦＥＴとなるＮチャンネルＭＯＳＦＥＴは、内部電圧ＶＣＨつまりワード線の選択電位が印加された比較的深いＮウェル領域ＤＮＷ３内にしかも対応するセンスアンプＳＡ１の配置領域に入り込んで設けられたＰウェル領域ＰＷ１に形成され、対をなすメモリアレイＡＲＹ２を構成するメモリセルＭＣつまりアドレス選択ＭＯＳＦＥＴとなるＮチャンネルＭＯＳＦＥＴも、やはり深いＮウェル領域ＤＮＷ３内にしかも対応するセンスアンプＳＡ１の配置領域に入り込んで設けられたＰウェル領域ＰＷ２に形成される。Ｐウェル領域ＰＷ１及びＰＷ２には、比較的小さな絶対値の負電位つまり内部電圧ＶＢ１が基板電圧として供給される。
【００７４】
同様に、メモリアレイＡＲＹ３を構成するメモリセルＭＣつまりアドレス選択ＭＯＳＦＥＴとなるＮチャンネルＭＯＳＦＥＴは、上記深いＮウェル領域ＤＮＷ３内にしかも対応するセンスアンプＳＡ２及びサブワード線駆動部ＷＤ１の配置領域に入り込んで設けられたＰウェル領域ＰＷ３に形成され、対をなすメモリアレイＡＲＹ４を構成するメモリセルＭＣのアドレス選択ＭＯＳＦＥＴとなるＮチャンネルＭＯＳＦＥＴも、やはり深いＮウェル領域ＤＮＷ３内にしかもセンスアンプＳＡ２及びサブワード線駆動部ＷＤ２の配置領域に入り込んで設けられたＰウェル領域ＰＷ４に形成される。Ｐウェル領域ＰＷ３及びＰＷ４には、基板電圧として−１Ｖの内部電圧ＶＢ１が供給される。
【００７５】
Ｐウェル領域ＰＷ１及びＰＷ３の右端部ならびにＰウェル領域ＰＷ２及びＰＷ４の左端部には、センスアンプＳＡ１又はＳＡ２を構成するＮチャンネルＭＯＳＦＥＴがそれぞれ形成される。また、Ｐウェル領域ＰＷ１及びＰＷ２間ならびにＰＷ３及びＰＷ４間には、Ｎウェル領域ＮＷ１及びＮＷ２がそれぞれ設けられ、これらのＮウェル領域内には、センスアンプＳＡ１又はＳＡ２を構成するＰチャンネルＭＯＳＦＥＴがそれぞれ形成される。また、これらのＮウェル領域ＮＷ１及びＮＷ２には、基板電圧として＋４Ｖの内部電圧ＶＣＨが供給され、これがそのまま深いＮウェル領域ＤＮＷ３の基板電圧となる。
【００７６】
同様に、Ｐウェル領域ＰＷ３の上端部には、サブワード線駆動部ＷＤ１を構成するＮチャンネルＭＯＳＦＥＴが形成され、Ｐウェル領域ＰＷ４の上端部には、サブワード線駆動部ＷＤ２を構成するＮチャンネルＭＯＳＦＥＴが形成される。また、Ｐウェル領域ＰＷ１及びＰＷ３間ならびにＰＷ２及びＰＷ４間には、内部電圧ＶＣＨを基板電圧とするＮウェル領域ＮＷ３及びＮＷ４がそれぞれが設けられ、これらのＮウェル領域内には、サブワード線駆動部ＷＤ１又はＷＤ２を構成するＰチャンネルＭＯＳＦＥＴがそれぞれ形成される。
【００７７】
一方、周辺回路ＰＣを構成するＰチャンネルＭＯＳＦＥＴは、半導体基板ＰＳＵＢ上に設けられたＮウェル領域ＮＷ５に形成され、そのＮチャンネルＭＯＳＦＥＴは、やはり半導体基板ＰＳＵＢ上に設けられたＰウェル領域ＰＷ５に形成される。Ｎウェル領域ＮＷ５には、基板電圧として電源電圧ＶＣＣが供給される。また、Ｐウェル領域ＰＷ５には、基板電圧として接地電位ＶＳＳが供給され、これがそのまま半導体基板ＰＳＵＢの基板電圧となる。
【００７８】
以上のように、この実施例の場合、メモリアレイＡＲＹ１〜ＡＲＹ４のメモリセルＭＣとなるＮチャンネルＭＯＳＦＥＴとセンスアンプＳＡ１〜ＳＡ２ならびにサブワード線駆動部ＷＤ１及びＷＤ２を構成するＮチャンネルＭＯＳＦＥＴとが同一のＰウェル領域に形成され、ウェル領域間分離のための遮断領域が不要となって、チップサイズが縮小されるとともに、これらの回路の形成領域となるＰウェル領域ＰＷ１〜ＰＷ４ならびにＮウェル領域ＮＷ１〜ＮＷ４が比較的深いＮウェル領域ＤＮＷ３内に形成されることで、半導体基板ＰＳＵＢの基板電圧の変動がノイズとなってメモリアレイＡＲＹ１〜ＡＲＹ４のメモリセルに伝達されるのを防止できるという特長を持つ。しかし、センスアンプＳＡ１〜ＳＡ２を構成するＰチャンネルＭＯＳＦＥＴの形成領域となるＮウェル領域ＮＷ１及びＮＷ２が内部電圧ＶＣＨを基板電圧とすることで、電源投入時、内部電圧ＶＣＨの電位が電源電圧ＶＣＣより低い間に、例えばそのソースに電源電圧ＶＣＣを受けるＰチャンネルＭＯＳＦＥＴのソース拡散層からＮウェル領域に対して電流が流れ込み、最悪の場合にはラッチアップ状態となる危険性がある。また、Ｎウェル領域ＮＷ１及びＮＷ２が内部電圧ＶＣＨを基板電圧とし、ＮチャンネルＭＯＳＦＥＴの形成領域となるＰウェル領域ＰＷ１〜ＰＷ４が内部電圧ＶＢ１を基板電圧とすることで、Ｐチャンネル及びＮチャンネルＭＯＳＦＥＴの基板効果がともに大きくなりそのしきい値電圧が大きくなって、センスアンプの動作に影響を与える。さらに、メモリアレイＡＲＹ１〜ＡＲＹ４とセンスアンプＳＡ１〜ＳＡ２との間に遮断領域が設けられないために、センスアンプＳＡ１〜ＳＡ２が一斉に動作状態とされることにともなうノイズがメモリセルに伝達される。
【００７９】
最後に、図２０及び図２３の第３の実施例の場合、基本的には上記第２の実施例に近いが、センスアンプＳＡ１及びＳＡ２を構成するＮチャンネルＭＯＳＦＥＴは、半導体基板ＰＳＵＢ上に独立して設けられたＰウェル領域ＰＷ１１及びＰＷ１２を形成領域とする。これらのＰウェル領域ＰＷ１１及びＰＷ１２には、基板電圧として接地電位ＶＳＳが供給される。また、Ｐウェル領域ＰＷ１１及びＰＷ１２とメモリアレイＡＲＹ１及びＡＲＹ３が形成されるＰウェル領域ＰＷ７との間には、Ｎウェル領域ＮＷ１６が遮断領域として設けられる。
【００８０】
これらのことから、この実施例では、遮断領域が設けられることでチップサイズがやや大きくはなるものの、上記第２の実施例の特長を保持しつつ、センスアンプＳＡ１及びＳＡ２を構成するＰチャンネル及びＮチャンネルＭＯＳＦＥＴの基板効果をなくして、センスアンプＳＡ１及びＳＡ２の動作を高速化できるとともに、これらのセンスアンプの動作にともなうノイズがメモリセルに伝達されるのを防止し、さらにラッチアップの危険性をなくすこともできる。
【００８１】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）ダイナミック型ＲＡＭ等のメモリマットを、互いに直交して配置されるサブワード線及びサブビット線ならびにこれらのサブワード線及びサブビット線の交点に格子状に配置されるダイナミック型メモリセルを含むメモリアレイと、サブワード線に対応して設けられる単位サブワード線駆動回路を含むサブワード線駆動部と、サブビット線に対応して設けられる単位増幅回路及び列選択スイッチを含むセンスアンプと、指定されるサブビット線が列選択スイッチを介して選択的に接続されるサブコモンＩＯ線とをそれぞれ備える複数のサブメモリマットに分割しユニット化するとともに、これらのサブメモリマットを格子状に配置し、その上層に互いに直交して配置されるメインワード線及び列選択信号線と、指定されたサブコモンＩＯ線が選択的に接続されるメインコモンＩＯ線等とを形成することで、階層構造をワード線，ビット線及びコモンＩＯ線のすべてに包括的に採用し、階層構造の効果を充分に発揮しうる構成のダイナミック型ＲＡＭ等を実現することができるという効果が得られる。
【００８２】
（２）上記（１）項において、単位サブワード線駆動回路をサブワード線の両側に交互にかつその２倍のピッチで配置し、単位増幅回路及び列選択スイッチをサブビット線の両側に交互にかつその２倍のピッチで配置するとともに、単位サブワード線駆動回路を列方向に隣接する二つのサブメモリマットにより共有し、単位増幅回路及び列選択スイッチを行方向に隣接する二つのサブメモリマットにより共有することで、単位サブワード線駆動回路ならびに単位増幅回路及び列選択スイッチの配置ピッチを緩和しつつ、ダイナミック型ＲＡＭ等のチップサイズを縮小することができるという効果が得られる。
（３）上記（１）及び（２）項において、メインワード線及び列選択信号線を、それぞれサブワード線及びサブビット線の整数倍のピッチで配置することで、これらの信号線の配置ピッチを緩和できるという効果が得られる。
【００８３】
（４）上記（１）ないし（３）項において、サブワード線駆動部の各単位サブワード線駆動回路を、サブワード線駆動信号線と対応するサブワード線との間に設けられそのゲートが対応するメインワード線の反転信号線に結合されるＰチャンネル型の第１のＭＯＳＦＥＴと、対応するサブワード線と接地電位との間に設けられそのゲートが対応するメインワード線の反転信号線に結合されるＮチャンネル型の第２のＭＯＳＦＥＴと、第１のＭＯＳＦＥＴと並列形態に設けられそのゲートが対応するメインワード線の非反転信号線に結合されるＮチャンネル型の第３のＭＯＳＦＥＴとを含むいわゆるＣＭＯＳスタティック型駆動回路とすることで、サブワード線の選択動作を高速化し、これによってダイナミック型ＲＡＭ等のアクセスタイムを高速化できるという効果が得られる。
【００８４】
（５）上記（１）ないし（４）項において、指定されたサブコモンＩＯ線とメインコモンＩＯ線との間を選択的に接続するためのサブメインアンプを、そのゲートが対応するサブコモンＩＯ線の非反転及び反転信号線にそれぞれ結合されそのドレインが対応するメインコモンＩＯ線の反転及び非反転信号線にそれぞれ結合される読み出し用差動ＭＯＳＦＥＴと、サブコモンＩＯ線及びメインコモンＩＯ線の非反転信号線間及び反転信号線間にそれぞれ設けられる書き込み用スイッチＭＯＳＦＥＴとを含むいわゆる擬似ダイレクトセンス型サブアンプとし、これをサブワード線駆動部及びセンスアンプの配置領域の交差領域に配置することで、メモリアレイ部のレイアウト面積の増大を招くことなく、ダイナミック型ＲＡＭ等の読み出し動作を高速化できるという効果が得られる。
【００８５】
（６）上記（１）ないし（５）項において、メインコモンＩＯ線を、サブワード線駆動部の配置領域の上層にかつサブコモンＩＯ線と互いに直交すべく配置することで、メインコモンＩＯ線と半導体基板の中央部に配置されたメインアンプとを効果的に結合することができるという効果が得られる。
（７）上記（１）ないし（６）項において、駆動電圧供給線を介して供給される動作電源をセンスアンプの単位増幅回路に選択的に伝達するためのセンスアンプ駆動部を、サブワード線駆動部及びセンスアンプの配置領域の交差領域に配置することで、センスアンプ駆動部ならびに関連する信号線を効果的に配置し、ダイナミック型ＲＡＭ等のチップサイズを縮小できるという効果が得られる。
（８）上記（７）項において、センスアンプの単位増幅回路をオーバードライブ方式により駆動することで、その動作の立ち上がりを高速化し、ダイナミック型ＲＡＭ等の読み出し動作を高速化できるという効果が得られる。
【００８６】
（９）上記（７）及び（８）項において、駆動信号線に伝達された動作電源を所定のスイッチ手段を介して次に動作状態とされるセンスアンプの駆動信号線に順次伝達する電荷再利用リフレッシュ方式を採ることで、ダイナミック型ＲＡＭ等のリフレッシュ動作時における動作電流を削減し、その低消費電力化を図ることができるという効果が得られる。
（１０）上記（１）ないし（９）項において、ダイナミック型ＲＡＭ等に、行方向に連続して配置される所定数のサブメモリマットで共有され指定されたサブメモリマットのサブビット線が選択的に接続されるメインビット線を設けるとともに、センスアンプの単位増幅回路及び列選択スイッチをこれらのメインビット線に対応して設けることで、センスアンプの単位増幅回路及び列選択スイッチの所要数を削減し、ダイナミック型ＲＡＭ等のチップサイズの縮小とその低コスト化とを図ることができるという効果が得られる。
（１１）上記（１）ないし（１０）項において、行及び列方向の所定数のサブメモリマットを冗長サブメモリマットとして用いることで、サブメモリマットを単位とする欠陥救済を効率良く実現できるという効果が得られる。
【００８７】
（１２）上記（１）ないし（１１）項において、駆動信号線と駆動電圧供給線との間を選択的に接続するためのセンスアンプ制御信号線を、センスアンプの配置領域の上層に配置し、サブワード線駆動信号線，メインコモンＩＯ線及び駆動電圧供給線を、サブワード線駆動部の配置領域の上層に配置することで、これらの信号線を効率良く配置し、チップサイズを縮小できるという効果が得られる。
（１３）上記（１）ないし（１２）項において、メインワード線、駆動信号線及びセンスアンプ制御信号等を第２層の金属配線層により形成し、列選択信号線，サブワード線駆動信号線，メインコモンＩＯ線及び駆動電圧供給線等を第３層の金属配線層により形成することで、これらの信号線を多層配線を活かして効率良く配置し、チップサイズを縮小できるという効果が得られる。
（１４）上記（１）ないし（１３）項において、第２層及び第３層の金属配線層を、位相シフトマスクを用いることなくパターニングすることで、ダイナミック型ＲＡＭ等の低コスト化を図ることができるという効果が得られる。
【００８８】
（１５）上記（１）ないし（１４）項において、ダイナミック型ＲＡＭ等をトリプルウェル構造とし、Ｐ型半導体基板の基板電圧として比較的小さな負電位を印加するとともに、メモリアレイ，センスアンプ及びサブワード線駆動部を構成するＮチャンネルＭＯＳＦＥＴを、Ｐ型半導体基板上のＰウェル領域に形成し、周辺回路を構成するＮチャンネルＭＯＳＦＥＴを、電源電圧が印加された比較的深いＮウェル領域内の接地電位が印加されたＰウェル領域に形成し、データ入出力回路を構成するＮチャンネルＭＯＳＦＥＴを、電源電圧が印加された比較的深いＮウェル領域内の接地電位又は比較的大きな絶対値の負電位が印加されたＰウェル領域に形成することで、メモリアレイとセンスアンプ又はサブワード線駆動部間のウェル領域分離のための遮断領域をなくし、ダイナミック型ＲＡＭ等のチップサイズを縮小できるとともに、特に電源投入時におけるラッチアップの危険性をなくすことができるという効果が得られる。
【００８９】
（１６）上記（１）ないし（１４）項において、ダイナミック型ＲＡＭ等をトリプルウェル構造とし、Ｐ型半導体基板の基板電圧として接地電位を印加するとともに、メモリアレイ，センスアンプ及びサブワード線駆動部を構成するＮチャンネルＭＯＳＦＥＴを、ワード線の選択電位が印加された比較的深いＮウェル領域内の比較的小さな絶対値の負電位が印加されたＰウェル領域に形成し、周辺回路を構成するＮチャンネルＭＯＳＦＥＴを、Ｐ型半導体基板上のＰウェル領域に形成し、データ入出力回路を構成するＮチャンネルＭＯＳＦＥＴを、電源電圧が印加された比較的深いＮウェル領域内の接地電位又は比較的大きな絶対値の負電位が印加されたＰウェル領域に形成することで、メモリアレイとセンスアンプ又はサブワード線駆動部間のウェル領域分離のための遮断領域をなくし、ダイナミック型ＲＡＭ等のチップサイズを縮小できるとともに、Ｐ型半導体基板における基板電圧の変動がノイズとなってメモリアレイを構成するメモリセルに伝達されるのを防止することができるという効果が得られる。
【００９０】
（１７）上記（１）ないし（１４）項において、ダイナミック型ＲＡＭ等をトリプルウェル構造とし、Ｐ型半導体基板の基板電圧として接地電位を印加するとともに、メモリアレイ及びサブワード線駆動部を構成するＮチャンネルＭＯＳＦＥＴを、ワード線の選択電位が印加された比較的深いＮウェル領域内の比較的小さな絶対値の負電位が印加されたＰウェル領域に形成し、センスアンプ及び周辺回路を構成するＮチャンネルＭＯＳＦＥＴを、Ｐ型半導体基板上のＰウェル領域に形成し、データ入出力回路を構成するＮチャンネルＭＯＳＦＥＴを、電源電圧が印加された比較的深いＮウェル領域内の接地電位又は比較的大きな絶対値の負電位が印加されたＰウェル領域に形成することで、Ｐ型半導体基板における基板電圧の変動がノイズとしてメモリセルに伝達され、センスアンプの動作にともなうノイズがメモリセルに伝達されるのを抑制できるとともに、特に電源投入時におけるラッチアップの危険性をなくすことができるという効果が得られる。
（１８）上記（１）ないし（１７）項により、総合的にみたダイナミック型ＲＡＭ等の高速化，高集積化，大規模化ならびに低コスト化を図ることができるという効果が得られる。
【００９１】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図１において、ダイナミック型ＲＡＭは、任意数のメモリブロックを備えることができるし、そのビット構成も任意である。また、電源電圧ＶＣＣは、任意の電位を採りうるし、内部電圧発生回路ＶＧによって形成される内部電圧ＶＣＨ，ＶＣＬ，ＨＶＣ，ＶＢ１及びＶＢ２の具体的な電位もこの実施例による制約を受けない。さらに、ダイナミック型ＲＡＭのブロック構成や起動制御信号の名称及び組み合わせならびに各メモリブロックの構成等は、種々の実施形態を採りうる。
【００９２】
図２において、ダイナミック型ＲＡＭの基板配置や半導体基板の形状等は、この実施例による制約を受けない。図３及び図４において、メモリブロックＭＢ０〜ＭＢ３のそれぞれは、任意数のサブメモリマットを備えることができるし、サブメモリマットの対構成の組み合わせや各信号線の配置方向等は、種々の実施形態を採りうる。図５及び図６において、サブワード線駆動部の単位サブワード線駆動回路とメモリアレイのサブワード線との関係ならびにセンスアンプの単位回路とメモリアレイのサブビット線との関係は、種々の組み合わせを採りうる。また、メインワード線は例えば４本のサブワード線に対応して設けてもよいし、ビット線選択信号を例えば８組のサブビット線に対応させてもよい。
【００９３】
図７ないし図９において、サブワード線駆動部の各単位サブワード線駆動回路は、例えばメインワード線ＭＷ３０とサブワード線駆動信号ＤＸ４０〜ＤＸ４３とを受ける２入力のＣＭＯＳノアゲートにより構成してもよい。この場合、メインワード線は単一信号線となり、これによってメインワード線の配置ピッチをさらに緩和することができる。単位サブワード線駆動回路の具体的構成は、種々の実施形態を採りうる。図１０において、センスアンプは、シェアドセンス方式を採ることを必須条件とはしない。また、図１０，図１１及び図１３において、センスアンプ駆動回路ＳＡＤを構成する駆動ＭＯＳＦＥＴＰ４，Ｐ８，Ｐ９及びＮＥは、それぞれ並列形態とされる複数の駆動ＭＯＳＦＥＴに置き換えてもよい。センスアンプＳＡＲ３４及びセンスアンプ駆動部ＳＤＲ３４等の具体的構成やＭＯＳＦＥＴの導電型等は、種々の実施形態を採りうる。
【００９４】
図１５ないし図１７において、各信号線の配置位置やその順序ならびに金属配線層等の層数及びその使用方法等は、この実施例による制約を受けない。図１８ないし図２３において、データ入出力回路ＩＯの形成領域となるＰウェル領域ＰＷ６には、接地電位ＶＳＳを基板電圧として供給することができるし、その下層に深いＮウェル領域ＤＮＷ２が設けられることがダイナミック型ＲＡＭの必須条件となる訳ではない。さらに、各実施例における具体的なウェル構造や基板電圧ならびにその組み合わせ等は、種々の実施形態を採りうる。
【００９５】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるダイナミック型ＲＡＭに適用した場合について説明したが、それに限定されるものではなく、例えば、シンクロナスＤＲＡＭ及びスタティック型ＲＡＭ等の各種メモリ集積回路やこのようなメモリ集積回路を内蔵するデジタル集積回路にも適用できる。この発明は、少なくともワード線，ビット線及びコモンＩＯ線の階層構造が効果的となる半導体記憶装置ならびにこのような半導体記憶装置を内蔵する装置及びシステムに広く適用できる。
【００９６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、ダイナミック型ＲＡＭ等のメモリマットを、互いに直交して配置されるサブワード線及びサブビット線ならびにこれらのサブワード線及びサブビット線の交点に格子状に配置されるダイナミック型メモリセルを含むメモリアレイと、サブワード線に対応して設けられる単位サブワード線駆動回路を含むサブワード線駆動部と、サブビット線に対応して設けられる単位増幅回路及び列選択スイッチを含むセンスアンプと、指定されるサブビット線が列選択スイッチを介して選択的に接続されるサブコモンＩＯ線とをそれぞれ備える複数のサブメモリマットに分割し、ユニット化するとともに、これらのサブメモリマットを格子状に配置し、その上層に互いに直交しかつそれぞれサブワード線及びサブビット線の整数倍のピッチで配置されるメインワード線及び列選択信号線と、指定されるサブコモンＩＯ線が選択的に接続されるメインコモンＩＯ線とを形成する。
【００９７】
また、サブワード線駆動部の各単位サブワード線駆動回路を、サブワード線駆動信号線と対応するサブワード線との間に設けられそのゲートが対応するメインワード線の反転信号線に結合されるＰチャンネル型の第１のＭＯＳＦＥＴと、対応するサブワード線と接地電位との間に設けられそのゲートが対応するメインワード線の反転信号線に結合されるＮチャンネル型の第２のＭＯＳＦＥＴと、第１のＭＯＳＦＥＴと並列形態に設けられそのゲートが対応するメインワード線の非反転信号線に結合されるＮチャンネル型の第３のＭＯＳＦＥＴとを含むいわゆるＣＭＯＳスタティック型駆動回路とするとともに、指定されたサブコモンＩＯ線をメインコモンＩＯ線に選択的に接続するためのサブメインアンプを、そのゲートが対応するサブコモンＩＯ線の非反転及び反転信号線にそれぞれ結合されそのドレインがメインコモンＩＯ線の反転及び非反転信号線にそれぞれ結合される読み出し用差動ＭＯＳＦＥＴと、サブコモンＩＯ線及びメインコモンＩＯ線の非反転信号線間及び反転信号線間にそれぞれ設けられる書き込み用スイッチＭＯＳＦＥＴとを含むいわゆる擬似ダイレクト型センスアンプとし、これをサブワード線駆動部及びセンスアンプの配置領域の交差領域に配置する。
【００９８】
これらの結果、まず単位サブワード線駆動回路へのＣＭＯＳスタティック型駆動回路の採用により、メインワード線を介して伝達される行選択信号とサブワード線駆動信号線を介して伝達されるサブワード線駆動信号を同時に有効レベルとし、サブワード線の選択動作を高速化できるとともに、サブメインアンプへの擬似ダイレクトセンス型サブアンプの採用とその交差領域への配置により、メモリアレイのレイアウト面積の増大を招くことなく、ダイナミック型ＲＡＭ等の読み出し動作を高速化できる。
【００９９】
さらに、階層構造をワード線，ビット線及びコモンＩＯ線のすべてに包括的に採用して、階層構造の効果を充分に発揮しうる構成のダイナミック型ＲＡＭ等を実現し、総合的にみたダイナミック型ＲＡＭ等の高速化，高集積化，大規模化及び低コスト化を図ることができる。
【図面の簡単な説明】
【図１】この発明が適用されたダイナミック型ＲＡＭの一実施例を示すブロック図である。
【図２】図１のダイナミック型ＲＡＭの一実施例を示す基板配置図である。
【図３】図１のダイナミック型ＲＡＭに含まれるメモリブロックの一実施例を示すブロック図である。
【図４】図３のメモリブロックに含まれるサブメモリマットの一実施例を示す部分的なブロック図である。
【図５】図４のサブメモリマットの一実施例を示す部分的な接続図である。
【図６】図４のサブメモリマットに含まれるメモリアレイ及び周辺部の一実施例を示す部分的な回路図である。
【図７】図４のサブメモリマットに含まれるサブワード線駆動部の第１の実施例を示す部分的な回路図及び信号波形図である。
【図８】図４のサブメモリマットに含まれるサブワード線駆動部の第２の実施例を示す部分的な回路図及び信号波形図である。
【図９】図４のサブメモリマットに含まれるサブワード線駆動部の第３の実施例を示す部分的な回路図及び信号波形図である。
【図１０】図４のサブメモリマットに含まれるセンスアンプ及びセンスアンプ駆動部の第１の実施例を示す部分的な回路図である。
【図１１】図４のサブメモリマットに含まれるセンスアンプ駆動部の第２の実施例を示す部分的な回路図である。
【図１２】図１０及び図１１のセンスアンプ駆動部の一実施例を示す信号波形図である。
【図１３】図４のサブメモリマットに含まれるセンスアンプ駆動部の第３の実施例を示す部分的な回路図である。
【図１４】図１３のセンスアンプ駆動部の一実施例を示す信号波形図である。
【図１５】図４のサブメモリマットのメモリアレイ及び周辺部における金属配線層の一実施例を示す平面配置図である。
【図１６】図４のサブメモリマットに含まれるサブワード線駆動部の一実施例を示す部分的な平面配置図である。
【図１７】図４のサブメモリマットに含まれるセンスアンプ及びセンスアンプ駆動部の一実施例を示す部分的な平面配置図である。
【図１８】図１のダイナミック型ＲＡＭのサブメモリマットを構成するメモリアレイ及び周辺部の第１の実施例を示すシンボリックな平面配置図である。
【図１９】図１のダイナミック型ＲＡＭのサブメモリマットを構成するメモリアレイ及び周辺部の第２の実施例を示すシンボリックな平面配置図である。
【図２０】図１のダイナミック型ＲＡＭのサブメモリマットを構成するメモリアレイ及び周辺部の第３の実施例を示すシンボリックな平面配置図である。
【図２１】図１８のメモリアレイ及び周辺部の一実施例を示す断面構造図である。
【図２２】図１９のメモリアレイ及び周辺部の一実施例を示す断面構造図である。
【図２３】図２０のメモリアレイ及び周辺部の一実施例を示す断面構造図である。
【符号の説明】
ＭＢ０〜ＭＢ３・・・メモリブロック、ＭＡＴＬ，ＭＡＴＲ・・・メモリマット、ＸＤ・・・Ｘアドレスデコーダ、ＸＢ・・・Ｘアドレスバッファ、ＹＤＬ，ＹＤＲ・・・Ｙアドレスデコーダ、ＹＢ・・・Ｙアドレスバッファ、ＢＳ・・・メモリブロック選択回路、ＭＡＬ，ＭＡＲ・・・メインアンプ、ＩＯ・・・データ入出力回路、ＴＧ・・・タイミング発生回路、ＶＧ・・・内部電圧発生回路。
ＰＳＵＢ・・・Ｐ型半導体基板、ＰＣ・・・周辺回路。
ＳＭＬ００〜ＳＭＬ７７，ＳＭＲ００〜ＳＭＲ７７・・・サブメモリマット、ＡＲＹＲ００〜ＡＲＹＲ７７・・・メモリアレイ、ＷＤＲ００〜ＷＤＲ７８・・・サブワード線駆動部、ＳＡＲ００〜ＳＡＲ８７・・・センスアンプ、ＳＤＲ００〜ＳＤＲ８７・・・センスアンプ駆動部。
ＭＷ３０＊〜ＭＷ３６３＊・・・メインワード線、ＳＷ０〜ＳＷ５１１・・・サブワード線、ＵＳＷＤ・・・単位サブワード線駆動回路、ＳＢ０＊〜ＳＢ２５５＊・・・サブビット線、ＵＳＡ・・・センスアンプ単位回路、ＹＳ４０〜ＹＳ４６３・・・ビット線選択信号、ＳＩＯ０＊〜ＳＩＯ３＊・・・サブコモンＩＯ線、ＭＩＯ００＊〜ＭＩＯ０３＊，ＭＩＯ２０＊〜ＭＩＯ２３＊，ＭＩＯ４０＊〜ＭＩＯ４３＊，ＭＩＯ６０＊〜ＭＩＯ６３＊・・・メインコモンＩＯ線、ＤＸ４０〜ＤＸ４７・・・サブワード線駆動信号、ＳＨ３Ｌ，ＳＨ３Ｒ・・・シェアド制御信号。
ＵＳＷＤ０〜ＵＳＷＤ５１１・・・単位サブワード線駆動回路、ＵＳＡ０〜ＵＳＡ２５５・・・単位センスアンプ。
ＳＡＤ・・・センスアンプ駆動回路、ＳＡＰ３，ＳＡＮ３・・・センスアンプ制御信号線、ＣＰＰ２，ＣＰＰ４，ＣＰＮ２，ＣＰＮ４・・・・センスアンプ駆動電圧供給線、ＰＰ，ＰＮ・・・コモンソース線、ＳＭＡ・・・サブメインアンプ、ＷＥ３，ＲＥ３，ＷＲＥ３・・・・サブメインアンプ制御信号線、ＳＨ３ＬＢ，ＳＨ３ＲＢ・・・反転シェアド制御信号線、ＰＣ，ＰＣＳ・・・プリチャージ制御用内部制御信号線。
ＳＡＰ３１，ＳＡＰ３２・・・センスアンプ制御信号。
Ｐ１〜Ｐ７・・・ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜ＮＲ・・・ＮチャンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ３・・・インバータ。
Ｍ１〜Ｍ３・・・金属配線層、ＦＧ，ＳＧ・・・ゲート層。
ＡＲＹ１〜ＡＲＹ４・・・メモリアレイ、ＷＤ１〜ＷＤ２・・・サブワード線駆動部、ＳＡ１〜ＳＡ２・・・センスアンプ、ＤＮＷ１〜ＤＮＷ５・・・比較的深いＮウェル領域、ＮＷ１〜ＮＷ１６・・・比較的浅いＮウェル領域、ＰＷ１〜ＰＷ１５・・・比較的浅いＰウェル領域、ＭＣ・・・メモリセル、ＰＭＯＳ・・・ＰチャンネルＭＯＳＦＥＴ、ＮＭＯＳ・・・ＮチャンネルＭＯＳＦＥＴ。
【産業上の利用分野】
この発明は半導体記憶装置に関し、例えば、大容量のダイナミック型ＲＡＭ（ランダムアクセスメモリ）ならびにそのさらなる高速化，高集積化，大規模化及び低コスト化に利用して特に有効な技術に関するものである。
【０００２】
【従来の技術】
互いに直交して配置される複数のワード線及びビット線ならびにこれらのワード線及びビット線の交点に格子状に配置された多数のダイナミック型メモリセルを含むメモリアレイをその基本構成要素とするダイナミック型ＲＡＭ等の半導体記憶装置がある。近年、ダイナミック型ＲＡＭ等の高集積化・大規模化は目覚ましく、これをさらに推進するための種々の技術が開示されつつある。
【０００３】
すなわち、例えば、１９９３年２月２４日付『アイ・エス・エス・シー・シー（ＩＳＳＣＣ：Ｉｎｔｅｒｎａｔｉｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ）’９３ ダイジェスト オブ テクニカルペーパーズ（Ｄｉｇｅｓｔ Ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）セッション（Ｓｅｓｓｉｏｎ）３』の第５０頁〜第５１頁には、メインワード線をサブワード線と平行にしかもその整数倍のピッチで配置することで、メインワード線となる金属配線層の配線ピッチを緩和し、ダイナミック型ＲＡＭ等の高集積化を推進しうるいわゆる階層ワード線構造が提案されている。また、例えば、特公平４−５９７１２号公報には、指定されたビット線を比較的短いサブコモンＩＯ線を介してメインコモンＩＯ線に接続することで、センスアンプの負荷を軽減し、ダイナミック型ＲＡＭ等の読み出し動作を高速化しうるいわゆる階層ＩＯ構造が提案されている。さらに、１９９３年１２月２８日付の米国特許第５，２７４，５９５には、サブコモンＩＯ線とメインコモンＩＯ線との間を加算駆動される複数のダイレクトセンス型サブアンプを介して接続するとともに、これらのサブアンプをワード線シャント部及びセンスアンプの配置領域の交差領域に配置することで、複数のサブアンプが設けられることによるレイアウト面積の増大を抑制しつつダイナミック型ＲＡＭ等の高速化を図る方法が提案されている。
【０００４】
【発明が解決しようとする課題】
ところが、上記階層ワード線構造を採る第１の従来例では、メインワード線を介して伝達される行選択信号とサブワード線に直交して配置されたワード線駆動電流供給信号線を介して伝達されるワード線駆動電流供給信号とに従って対応するサブワード線を選択的に選択状態とするためのワード線駆動回路がいわゆるセルフ・ブート型とされることで、メインワード線を有効レベルとしてからワード線駆動電流供給信号を有効レベルとするまでに所定の時間が必要となり、これによってダイナミック型ＲＡＭ等の読み出しモードにおけるアクセスタイムの高速化が制約を受けるとともに、コモンＩＯ線が階層構造とされないことでセンスアンプの負荷が大きくなり、やはりアクセスタイムの高速化が妨げられる結果となる。また、上記階層ＩＯ構造を採る第２の従来例では、ワード線が階層構造とされないことでワード線となる金属配線層の配置ピッチが苦しくなり、これによってダイナミック型ＲＡＭ等の高集積化が制約を受ける。さらに、上記サブコモンＩＯ線とメインコモンＩＯ線との間を加算駆動される複数のダイレクトセンス型サブアンプを介して接続する第３の実施例では、ワードシャント方式によるワード線分割は行われるものの階層ワード線構造が採られないためにダイナミック型ＲＡＭ等の高集積化が制約を受けるとともに、サブコモンＩＯ線とメインコモンＩＯ線が同一長で配置され、実質的な階層ＩＯ構造とはならない。
【０００５】
つまり、従来のダイナミック型ＲＡＭ等では、種々の効果を持つ階層構造が部分的かつ散発的に採用され、ワード線，ビット線及びコモンＩＯ線のすべてを対象にした包括的採用が見られない訳であって、結果的に階層構造としての効果を充分に引き出すことができず、総合的にみたダイナミック型ＲＡＭ等の高速化，高集積化，大規模化及び低コスト化が制約を受けるものである。
【０００６】
この発明の目的は、階層構造の効果を充分に発揮しうる構成のダイナミック型ＲＡＭ等を実現し、総合的にみたダイナミック型ＲＡＭ等のさらなる高速化，高集積化，大規模化ならびに低コスト化を図ることにある。
【０００７】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、ダイナミック型ＲＡＭ等のメモリマットを、互いに直交して配置されるサブワード線及びサブビット線ならびにこれらのサブワード線及びサブビット線の交点に格子状に配置されるダイナミック型メモリセルを含むメモリアレイと、サブワード線に対応して設けられる単位サブワード線駆動回路を含むサブワード線駆動部と、サブビット線に対応して設けられる単位増幅回路及び列選択スイッチを含むセンスアンプと、指定されるサブビット線が列選択スイッチを介して選択的に接続されるサブコモンＩＯ線とをそれぞれ備える複数のサブメモリマットに分割し、ユニット化するとともに、これらのサブメモリマットを格子状に配置し、その上層に互いに直交しかつそれぞれサブワード線及びビット線の整数倍のピッチで配置されるメインワード線及び列選択信号線と、指定されたサブコモンＩＯ線が選択的に接続されるメインコモンＩＯ線とを形成する。また、サブワード線駆動部の各単位サブワード線駆動回路を、サブワード線駆動信号線と対応するサブワード線との間に設けられそのゲートが対応するメインワード線の反転信号線に結合されるＰチャンネル型の第１のＭＯＳＦＥＴと、サブワード線と接地電位との間に設けられそのゲートが対応するメインワード線の反転信号線に結合されるＮチャンネル型の第２のＭＯＳＦＥＴと、第１のＭＯＳＦＥＴと並列形態に設けられそのゲートが対応するメインワード線の非反転信号線に結合されるＮチャンネル型の第３のＭＯＳＦＥＴとを含むいわゆるＣＭＯＳスタティック型駆動回路とするとともに、指定されたサブコモンＩＯ線をメインコモンＩＯ線に選択的に接続するためのサブメインアンプを、そのゲートが対応するサブコモンＩＯ線の非反転及び反転信号線にそれぞれ結合されそのドレインが対応するメインコモンＩＯ線の反転及び非反転信号線にそれぞれ結合される読み出し用差動ＭＯＳＦＥＴと、サブコモンＩＯ線及びメインコモンＩＯ線の非反転信号線間及び反転信号線間にそれぞれ設けられる書き込み用スイッチＭＯＳＦＥＴとを含むいわゆる擬似ダイレクトセンス型サブアンプとし、これをサブワード線駆動部及びセンスアンプの配置領域の交差領域に配置する。
【０００９】
【作用】
上記した手段によれば、単位サブワード線駆動回路へのＣＭＯＳスタティック型駆動回路の採用により、メインワード線を介して伝達される行選択信号とサブワード線駆動信号線を介して伝達されるサブワード線駆動信号を同時に有効レベルとし、サブワード線の選択動作を高速化できるとともに、サブメインアンプへの擬似ダイレクトセンス型サブアンプの採用とその交差領域への配置により、メモリアレイのレイアウト面積の増大を招くことなく、ダイナミック型ＲＡＭ等の読み出し動作を高速化できる。さらに、階層構造をワード線，ビット線及びコモンＩＯ線のすべてに包括的に採用して、階層構造の効果を充分に発揮しうる構成のダイナミック型ＲＡＭ等を実現し、総合的にみたダイナミック型ＲＡＭ等の高速化，高集積化，大規模化ならびに低コスト化を図ることができる。
【００１０】
【実施例】
図１には、この発明が適用されたダイナミック型ＲＡＭ（半導体記憶装置）の一実施例のブロック図が示されている。同図により、まずこの実施例のダイナミック型ＲＡＭの構成及び動作の概要について説明する。なお、図１の各ブロックを構成する回路素子は、公知のＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタの総称とする）集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上に形成される。以下の図において、端子及び信号線の名称は、特に明記しない限り、これらの端子又は信号線を介して伝達される信号又はその配線等の名称として重複使用される。また、以下の回路図において、そのチャンネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型であって、矢印の付されないＮチャンネルＭＯＳＦＥＴと区別して示される。
【００１１】
図１において、この実施例のダイナミック型ＲＡＭは、４個のメモリブロックＭＢ０〜ＭＢ３をその基本構成要素とし、これらのメモリブロックは、図のメモリブロックＭＢ１に代表して示されるように、ＸアドレスデコーダＸＤを挟む一対のメモリマットＭＡＴＬ及びＭＡＴＲと、これらのメモリマットに対応して設けられるメインアンプＭＡＬ及びＭＡＲならびにＹアドレスデコーダＹＤＬ及びＹＤＲとをそれぞれ含む。このうち、ＸアドレスデコーダＸＤには、ＸアドレスバッファＸＢからｉ＋１ビットの内部アドレス信号Ｘ０〜Ｘｉが供給され、ＹアドレスデコーダＹＤＬ及びＹＤＲには、ＹアドレスバッファＹＢからｉ＋１ビットの内部アドレス信号Ｙ０〜Ｙｉが共通に供給される。また、ＸアドレスバッファＸＢ及びＹアドレスバッファＹＢには、アドレス入力端子Ａ０〜Ａｉを介してＸアドレス信号ＡＸ０〜ＡＸｉならびにＹアドレス信号ＡＹ０〜ＡＹｉが時分割的に供給される。さらに、メインアンプＭＡＬ及びＭＡＲは、８ビットの内部データバスＩＯＢ０〜ＩＯＢ７を介してデータ入出力回路ＩＯの対応する単位回路の一方の入出力端子に結合され、これらの単位回路の他方の入出力端子は、対応するデータ入出力端子ＩＯ０〜ＩＯ７に結合される。
【００１２】
ここで、メモリブロックＭＢ０〜ＭＢ３を構成するメモリマットＭＡＴＬ及びＭＡＴＲは、後述するように、格子状に配置された６４個のサブメモリマットをそれぞれ含み、これらのサブメモリマットのそれぞれは、互いに直交して配置される所定数のサブワード線及びサブビット線ならびにこれらのサブワード線及びサブビット線の交点に格子状に配置された多数のダイナミック型メモリセルを含むメモリアレイと、メモリアレイのサブワード線に対応して設けられる単位サブワード線駆動回路を含むサブワード線駆動部と、サブビット線に対応して設けられる単位増幅回路及び列選択スイッチを含むセンスアンプと、指定されるサブビット線が列選択スイッチを介して選択的に接続されるサブコモンＩＯ線とを備える。また、格子状に配置された６４個のサブメモリマットの上層には、ＸアドレスデコーダＸＤを起点とするメインワード線と、ＹアドレスデコーダＹＤＬ又はＹＤＲを起点とするビット線選択信号（列選択信号線）が互いに直交して配置されるとともに、これらのビット線選択信号と平行してメインアンプＭＡＬ又はＭＡＲを起点とする所定数のメインコモンＩＯ線が配置される。なお、メモリブロックＭＢ０〜ＭＢ３と各メモリブロックを構成するサブメモリマットの具体的構成及び動作ならびに配置等については、後で詳細に説明する。
【００１３】
ＸアドレスバッファＸＢ及びＹアドレスバッファＹＢは、アドレス入力端子Ａ０〜Ａｉを介して時分割的に入力されるＸアドレス信号ＡＸ０〜ＡＸｉ又はＹアドレス信号ＡＹ０〜ＡＹｉを取り込み、保持するとともに、これらのＸアドレス信号又はＹアドレス信号をもとに内部アドレス信号Ｘ０〜Ｘｉ又はＹ０〜Ｙｉを形成し、メモリブロックＭＢ０〜ＭＢ３のＸアドレスデコーダＸＤあるいはＹアドレスデコーダＹＤＬ及びＹＤＲに供給する。なお、最上ビットの内部アドレス信号Ｘｉ及びＹｉは、メモリブロック選択回路ＢＳにも供給される。
【００１４】
ＸアドレスデコーダＸＤは、ＸアドレスバッファＸＢから供給される内部アドレス信号Ｘ０〜Ｘｉをデコードして、対応するメインワード線を択一的に有効レベルとする。また、ＹアドレスデコーダＹＤＬ及びＹＤＲは、ＹアドレスバッファＹＢから供給される内部アドレス信号Ｙ０〜Ｙｉをデコードして、ビット線選択信号の対応するビットを択一的に有効レベルつまり選択レベルとする。この実施例において、メインワード線は、後述するように、非反転及び反転信号線からなる相補信号線とされる。また、メインワード線は、サブメモリマットを構成するサブワード線のＸ倍つまり８倍のピッチで配置され、ビット線選択信号は、サブビット線のＹ倍つまり４倍のピッチで配置される。このため、サブメモリマットのサブワード線駆動部は、対応する６４ビットのメインワード線を介して伝達される行選択信号と後述する８ビットのサブワード線駆動信号線を介して伝達されるサブワード線駆動信号とに従って対応するサブワード線を選択的に選択状態とするための単位サブワード線駆動回路を含み、ＸアドレスデコーダＸＤに供給される内部アドレス信号Ｘ０〜Ｘｉの一部は、これらのサブワード線駆動信号を選択的に有効レベルとするために供される。また、サブメモリマットのセンスアンプは、対応するビット線選択信号の有効レベルを受けて選択的にかつ４対ずつ同時にオン状態とされ対応する４組の相補ビット線とサブコモンＩＯ線との間を選択的に接続状態とするためのスイッチＭＯＳＦＥＴを含む。
【００１５】
次に、メインアンプＭＡＬ及びＭＡＲは、ダイナミック型ＲＡＭが書き込みモードとされるとき、データ入出力端子ＩＯ０〜ＩＯ７からデータ入出力回路ＩＯならびに内部データバスＩＯＢ０〜ＩＯＢ７を介して供給される書き込みデータを、メインコモンＩＯ線，サブメインアンプ及びサブコモンＩＯ線を介してメモリマットＭＡＴＬ又はＭＡＴＲの指定されたサブメモリマットの選択された８個のメモリセルに書き込む。また、ダイナミック型ＲＡＭが読み出しモードとされるとき、メモリマットＭＡＴＬ又はＭＡＴＲの指定されたサブメモリマットの選択された８個のメモリセルからサブコモンＩＯ線，サブメインアンプ及びメインコモンＩＯ線を介して出力される読み出し信号を増幅し、内部データバスＩＯ０〜ＩＯ７を介してデータ入出力回路ＩＯの対応する単位回路に伝達する。これらの読み出し信号は、データ入出力回路ＩＯの各単位回路からデータ入出力端子ＩＯ０〜ＩＯ７を介してダイナミック型ＲＡＭの外部に出力される。
【００１６】
メモリブロック選択回路ＢＳは、ＸアドレスバッファＸＢ及びＹアドレスバッファＹＢから供給される最上位ビットの内部アドレス信号Ｘｉ及びＹｉをデコードして、図示されないメモリブロック選択信号ＢＳ０〜ＢＳ３を選択的に有効レベルとする。これらのメモリブロック選択信号は、対応するメモリブロックＭＢ０〜ＭＢ３に供給され、これを選択的に活性化させるために供される。
【００１７】
タイミング発生回路ＴＧは、外部から起動制御信号として供給されるロウアドレスストローブ信号ＲＡＳＢ（ここで、それが有効とされるとき選択的にロウレベルとされる反転信号等については、その名称の末尾にＢを付して表す。以下同様），カラムアドレスストローブ信号ＣＡＳＢ及びライトイネーブル信号ＷＥＢをもとに各種の内部制御信号を選択的に形成し、ダイナミック型ＲＡＭの各部に供給する。また、内部電圧発生回路ＶＧは、外部から動作電源として供給される電源電圧ＶＣＣ及び接地電位ＶＳＳをもとに内部電圧ＶＣＨ，ＶＣＬ，ＨＶＣ，ＶＢ１及びＶＢ２を形成し、ダイナミック型ＲＡＭの各部に供給する。特に制限されないが、電源電圧ＶＣＣは＋３．３Ｖのような正電位とされ、内部電圧ＶＣＨは＋４Ｖのような比較的大きな絶対値の正電位とされる。また、内部電圧ＶＣＬは＋２．２Ｖのような比較的小さな絶対値の正電位とされ、内部電圧ＨＶＣは内部電圧ＶＣＬ及び接地電位ＶＳＳの中間電位つまり＋１．１Ｖとされる。さらに、内部電圧ＶＢ１は−１Ｖのような比較的小さな絶対値の負電位とされ、内部電圧ＶＢ２は−２Ｖのような比較的大きな絶対値の負電位とされる。
【００１８】
図２には、図１のダイナミック型ＲＡＭの一実施例の基板配置図が示されている。同図により、この実施例のダイナミック型ＲＡＭのチップレイアウトの概要について説明する。なお、レイアウトに関する以下の説明では、対応する配置図の位置関係をもってチップ等の各配置面における上下左右を表す。
【００１９】
図２において、この実施例のダイナミック型ＲＡＭは、Ｐ型半導体基板ＰＳＵＢのその基体とする。また、この実施例のダイナミック型ＲＡＭは、いわゆるＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）形態を採り、インナーリードと半導体基板ＰＳＵＢを結合するためのボンディングパッドは、半導体基板ＰＳＵＢの縦の中央線に沿って直線状に配置される。したがって、これらのボンディングパッドの近辺つまり半導体基板ＰＳＵＢの中央部には、ＸアドレスバッファＸＢ及びＹアドレスバッファＹＢならびにデータ入出力回路ＩＯ等を含む周辺回路ＰＣが配置される。さらに、半導体基板ＰＳＵＢの左上部及び右上部には、メモリブロックＭＢ０及びＭＢ１がそれぞれ配置され、その左下部及び右下部には、メモリブロックＭＢ２及びＭＢ３がそれぞれ配置される。これらのメモリブロックは、メインコモンＩＯ線と各サブメモリマットを構成するサブビット線とが図の水平方向に配置されるべく、つまりＹアドレスデコーダＹＤＬ及びＹＤＲならびにメインアンプＭＡＬ及びＭＡＲが半導体基板ＰＳＵＢの内側となるべく配置される。この結果、メインワード線は、サブメモリマットを構成するサブワード線と平行して図の垂直方向に配置され、サブメモリマットを構成するサブコモンＩＯ線は、メインコモンＩＯ線と直交して図の垂直方向に配置される形となる。これにより、メインアンプＭＡＬ及びＭＡＲを半導体基板ＰＳＵＢの中央部に配置しつつ、これらのメインアンプに結合されるメインコモンＩＯ線をサブコモンＩＯ線に直交配置し、効果的なチップレイアウトを実現することができる。
【００２０】
図３には、図１のダイナミック型ＲＡＭに含まれるメモリブロックＭＢ０の一実施例のブロック図が示されている。また、図４には、図３のメモリブロックＭＢ０に含まれるサブメモリマットＳＭＲ３４及びその周辺部の一実施例の部分的なブロック図が示され、図５には、その一実施例の部分的な接続図が示されている。さらに、図６には、図４のサブメモリマットＳＭＲ３４に含まれるメモリアレイＡＲＹＲ３４及びその周辺部の一実施例の部分的な回路図が示されている。これらの図をもとに、この実施例のダイナミック型ＲＡＭを構成するメモリブロック及びサブメモリマットのブロック構成と、サブメモリマットを構成するメモリアレイ及びその周辺部の具体的構成及び動作ならびにその特徴の一部について説明する。なお、メモリブロックに関する以下の説明は、メモリブロックＭＢ０を例に進めるが、その他のメモリブロックＭＢ１〜ＭＢ３については、これと同一構成とされるため類推されたい。また、サブメモリマットならびにメモリアレイ及び周辺部に関する以下の説明は、サブメモリマットＳＭＲ３４を例に進めるが、その他のサブメモリマットＳＭＲ００〜ＳＭＲ３３ならびにＳＭＲ３５〜ＳＭＲ７７については、これと同一構成とされるため類推されたい。
【００２１】
図３において、メモリブロックＭＢ０は、前述のように、ＸアドレスデコーダＸＤを挟む一対のメモリマットＭＡＴＬ及びＭＡＴＲを含み、これらのメモリマットそれぞれは、８×８の格子状に配置された６４個のサブメモリマットＳＭＬ００〜ＳＭＬ７７ならびにＳＭＲ００〜ＳＭＲ７７を含む。
【００２２】
この実施例において、メモリブロックＭＢ０のメモリマットＭＡＴＬ及びＭＡＴＲを構成するサブメモリマットＳＭＬ００〜ＳＭＬ７７ならびにＳＭＲ００〜ＳＭＲ７７は、図３に斜線で例示されるように、列方向に隣接する２個がそれぞれ対をなし、４組のサブコモンＩＯ線ＳＩＯ０＊〜ＳＩＯ３＊（ここで、例えば非反転サブコモンＩＯ線ＳＩＯ０Ｔと反転サブコモンＩＯ線ＳＩＯ０Ｂとを合わせてサブコモンＩＯ線ＳＩＯ０＊のように＊を付して表す。また、それが有効とされるとき選択的にハイレベルとされるいわゆる非反転信号等については、その名称の末尾にＴを付して表す。以下同様）をそれぞれ共有する。これにより、対をなす２個のサブメモリマットＳＭＲ３４及びＳＭＲ３５等内において、ビット線選択信号を単位とする列方向の欠陥救済を実現することができる。一方、同一行に配置された８対つまり例えば１６個のサブメモリマットＳＭＲ０４〜ＳＭＲ７４ならびにＳＭＲ０５〜ＳＭＲ７５は、メインコモンＩＯ線ＭＩＯ４０＊〜ＭＩＯ４３＊に代表される４組のメインコモンＩＯ線とＹＳ４０〜ＹＳ４６３に代表される６４ビットのビット線選択信号とをそれぞれ共有し、同一行に配置された８個つまり例えばサブメモリマットＳＭＲ３０〜ＳＭＲ３７は、ＭＷ３０＊〜ＭＷ３６３に代表される６４組のメインワード線をそれぞれ共有する。なお、各メモリブロックのメモリマットＭＡＴＬ及びＭＡＴＲを構成するサブメモリマットＳＭＬ００〜ＳＭＬ７７ならびにＳＭＲ００〜ＳＭＲ７７は、その行方向及び列方向の一部を冗長サブメモリマットとすることができ、これによってサブメモリマットを単位とする欠陥救済を実現することができる。
【００２３】
ここで、サブメモリマットＳＭＬ００〜ＳＭＬ７７ならびにＳＭＲ００〜ＳＭＲ７７は、図４のサブメモリマットＳＭＲ３４に代表して示されるように、メモリアレイＡＲＹＲ３４とその下方及び右方に設けられたサブワード線駆動部ＷＤＲ３４及びセンスアンプＳＡＲ３４とをそれぞれ含む。このうち、メモリアレイＡＲＹＲ３４は、特に制限されないが、図６に例示されるように、図の垂直方向に平行して配置される実質５１２本のサブワード線ＳＷ０〜ＳＷ５１１と、水平方向に平行して配置される実質２５６組のサブビット線ＳＢ０＊〜ＳＢ２５５＊とを含む。これらのサブワード線及びサブビット線の交点には、情報蓄積キャパシタ及びアドレス選択ＭＯＳＦＥＴからなる実質１３１，０７２個のダイナミック型メモリセルが格子状に配置される。これにより、サブメモリマットＳＭＬ００〜ＳＭＬ７７ならびにＳＭＲ００〜ＳＭＲ７７のそれぞれは、いわゆる１２８キロビットの記憶容量を有するものとされる。また、メモリブロックＭＢ０〜ＭＢ３のそれぞれは、１２８キロ×６４×２つまりいわゆる１６メガビットの記憶容量を有するものとされ、ダイナミック型ＲＡＭは、１６メガ×４つまりいわゆる６４メガビットの記憶容量を有するものとされる。
【００２４】
次に、サブワード線駆動部ＷＤＲ３４は、図６に例示されるように、メモリアレイＡＲＹＲ３４の偶数番号のサブワード線ＳＷ０，ＳＷ２ないしＳＷ５１０に対応して設けられる２５６個の単位サブワード線駆動回路ＵＳＷＤ０，ＵＳＷＤ２ないしＵＳＷＤ５１０を含む。これらの単位サブワード線駆動回路の出力端子は、その上方において、メモリアレイＡＲＹＲ３４の対応する偶数番号のサブワード線ＳＷ０，ＳＷ２ないしＳＷ５１０に結合され、その下方において、隣接するサブメモリマットＳＭＲ３３の対応する偶数番号のサブワード線ＳＷ０，ＳＷ２ないしＳＷ５１０に結合される。サブワード線駆動部ＷＤＲ３４を構成する単位サブワード線駆動回路ＵＳＷＤ０，ＵＳＷＤ２ないしＵＳＷＤ５１０の上方の入力端子は、順次４個ずつ共通結合された後、対応するメインワード線ＭＷ３０＊〜ＭＷ３６３＊に順次共通結合される。また、その下方の入力端子は、順次４個おきに共通結合された後、対応するサブワード線駆動信号線ＤＸ４０，ＤＸ４２，ＤＸ４４及びＤＸ４６に順次共通結合される。
【００２５】
一方、メモリアレイＡＲＹＲ３４を構成する奇数番号のサブワード線ＳＷ１，ＳＷ３ないしＳＷ５１１は、その上方において、隣接するサブメモリマットＳＭＲ３５のサブワード線駆動部ＷＤＲ３５の対応する単位サブワード線駆動回路ＵＳＷＤ１，ＵＳＷＤ３ないしＵＳＷＤ５１１の出力端子に結合される。これらの単位サブワード線駆動回路の出力端子は、その上方において、サブメモリマットＳＭＲ３５のメモリアレイＡＲＹＲ３５を構成する奇数番号のサブワード線ＳＷ１，ＳＷ３ないしＳＷ５１１に結合される。サブワード線駆動部ＷＤＲ３５を構成する単位サブワード線駆動回路ＵＳＷＤ１，ＵＳＷＤ３ないしＵＳＷＤ５１１の上方の入力端子は、順次４個ずつ共通結合された後、対応するメインワード線ＭＷ３０＊〜ＭＷ３６３＊に順次結合される。また、その下方の入力端子は、順次４個おきに共通結合された後、対応するサブワード線駆動信号線ＤＸ４１，ＤＸ４３，ＤＸ４５及びＤＸ４７に共通結合される。
【００２６】
サブワード線駆動部ＷＤＲ３４及びＷＤＲ３５の単位サブワード線駆動回路ＵＳＷＤ０，ＵＳＷＤ２ないしＵＳＷＤ５１０ならびにＵＳＷＤ１，ＵＳＷＤ３ないしＵＳＷＤ５１１は、対応するメインワード線ＭＷ３０＊〜ＭＷ３６３＊が有効レベルとされかつ対応するサブワード線駆動信号ＤＸ４０，ＤＸ４２ないしＤＸ４６あるいはＤＸ４１，ＤＸ４３ないしＤＸ４７が有効レベルとされるとき、メモリアレイＡＲＹＲ３３及びＡＲＹＲ３４あるいはＡＲＹＲ３４及びＡＲＹＲ３５の対応するサブワード線ＳＷ０，ＳＷ２ないしＳＷ５１０あるいはＳＷ１，ＳＷ３ないしＳＷ５１１を択一的に所定の選択レベルとする。
【００２７】
以上のことから明らかなように、この実施例のダイナミック型ＲＡＭでは、例えばサブメモリマットＳＭＲ３４を構成する５１２本のサブワード線ＳＷ０〜ＳＷ５１１は、その両側つまり上下に設けられた一対のサブワード線駆動部ＷＤＲ３４及びＷＤＲ３５の対応する単位サブワード線駆動回路に結合され、サブメモリマットＳＭＲ３４は、実質的に２個のサブワード線駆動部を必要とするが、サブワード線駆動部の各単位サブワード線駆動回路は、前述のように、列方向に隣接する２個のサブメモリマットの対応するサブビット線により共有されるため、あえてサブワード線駆動部の追番とサブメモリマットの追番とを一致させて対応させた。一方、サブメモリマットＳＭＲ３４のメモリアレイＡＲＹＲ３４に着目した場合、対応するサブワード線駆動部ＷＤＲ３４及びＷＤＲ３５の各単位サブワード線駆動回路は、サブワード線ＳＷ０〜ＳＷ５１１の下方又は上方に順次交互に配置されるとともに、順次８個ずつ対応するメインワード線ＭＷ３０＊〜ＭＷ３６３＊を共有する。この結果、各単位サブワード線駆動回路は、サブワード線の２倍のピッチで配置すればよく、また各メインワード線は、サブワード線のＸ倍つまり８倍のピッチで配置すればよいものとなり、これによって単位サブワード線駆動回路及び相補メインワード線の配置ピッチを緩和し、ダイナミック型ＲＡＭの高集積化及び大規模化を推進できるものとなる。なお、サブワード線駆動部ＷＤＲ３４等を構成する単位サブワード線駆動回路ＵＳＷＤ０〜ＵＳＷＤ５１１の具体的構成及び動作については、後で詳細に説明する。また、その接続形態については、図３ないし図５の参照によりさらに明確となろう。
【００２８】
次に、サブメモリマットＳＭＲ３４のメモリアレイＡＲＹＲ３４を構成するサブビット線ＳＢ０＊〜ＳＢ２５５＊は、その右方において、そのゲートにシェアド制御信号ＳＨ３Ｌを共通に受けるＮチャンネル型のシェアドＭＯＳＦＥＴＮＡ及びＮＢを介してセンスアンプＳＡＲ３４の対応する単位回路ＵＳＡ０及びＵＳＡ３ないしＵＳＡ２５２及びＵＳＡ２５５に結合され、その左方において、そのゲートにシェアド制御信号ＳＨ４Ｒを共通に受ける同様なシェアドＭＯＳＦＥＴを介して隣接するサブメモリマットＳＭＲ４４のセンスアンプＳＡＲ４４の対応する単位回路ＵＳＡ１及びＵＳＡ２ないしＵＳＡ２５３及びＵＳＡ２５４に結合される。センスアンプＳＡＲ３４の単位回路ＵＳＡ０及びＵＳＡ３等は、さらにその右方において、そのゲートにシェアド制御信号ＳＨ３Ｒを共通に受けるＮチャンネル型のシェアドＭＯＳＦＥＴＮＣ及びＮＤを介して隣接するサブメモリマットＳＭＲ２４のメモリアレイＡＲＹＲ２４の対応するサブビット線ＳＢ０＊及びＳＢ３＊等に結合され、センスアンプＳＡＲ３５の単位回路ＵＳＡ１及びＵＳＡ２等は、その左方において、そのゲートにシェアド制御信号ＳＨ４Ｌを共通に受ける同様なシェアドＭＯＳＦＥＴを介してメモリアレイＡＲＹＲ４４の対応するサブビット線ＳＢ１＊及びＳＢ２＊等に結合される。
【００２９】
センスアンプＳＡＲ３４及びＳＡＲ４４の各単位回路には、対応するビット線選択信号ＹＳ４０〜ＹＳ４６３が順次４個ずつ共通に供給される。また、これらの単位回路は、後述するように、一対のＣＭＯＳインバータが交差結合されてなる単位増幅回路と、そのゲートに対応するビット線選択信号ＹＳ４０〜ＹＳ４６３を共通に受ける一対のスイッチＭＯＳＦＥＴ（列選択スイッチ）とをそれぞれ含む。このうち、各単位増幅回路は、図示されないコモンソース線を介して動作電源が供給されることで選択的に動作状態とされ、選択されたサブワード線に結合されるメモリセルから対応するサブビット線を介して出力される微小読み出し信号を増幅して、ハイレベル又はロウレベルの２値読み出し信号とする。また、各単位回路のスイッチＭＯＳＦＥＴ対は、対応するビット線選択信号ＹＳ４０〜ＹＳ４６３が有効レベルとされることで４対ずつ選択的にオン状態となり、メモリアレイＡＲＹＲ３４の対応する４組のサブビット線とサブコモンＩＯ線ＳＩＯ０＊〜ＳＩＯ３＊との間を選択的に接続状態とする。
【００３０】
なお、サブコモンＩＯ線ＳＩＯ０＊及びＳＩＯ１＊は、図４に例示されるように、列方向に隣接する２個のサブメモリマットＳＭＲ３４及びＳＭＲ３５によって共有される。また、このうち、２組のサブコモンＩＯ線ＳＩＯ０＊及びＳＩＯ１＊は、これらのサブメモリマットの右側つまりセンスアンプＳＡＲ３４及びＳＡＲ３５内に配置され、残り２組のサブコモンＩＯ線ＳＩＯ２＊及びＳＩＯ３＊は、これらのサブメモリマットの左側つまりセンスアンプＳＡＲ４４及びＳＡＲ４５内に配置される。さらに、サブコモンＩＯ線ＳＩＯ０＊は、サブメモリマットＳＭＲ３４の右下方に設けられたセンスアンプ駆動部ＳＤＲ３４のサブメインアンプＳＭＡを介してメインコモンＩＯ線ＭＩＯ４０＊に選択的に接続され、サブコモンＩＯ線ＳＩＯ１＊は、サブメモリマットＳＭＲ３５の右下方に設けられたセンスアンプ駆動部ＳＤＲ３５のサブメインアンプを介してメインコモンＩＯ線ＭＩＯ４１＊に選択的に接続される。また、サブコモンＩＯ線ＳＩＯ２＊は、サブメモリマットＳＭＲ４５の右下方に設けられたセンスアンプ駆動部ＳＤＲ４５のサブメインアンプを介してメインコモンＩＯ線ＭＩＯ４２＊に選択的に接続され、サブコモンＩＯ線ＳＩＯ３＊は、サブメモリマットＳＭＲ４６の右下方に設けられたセンスアンプ駆動部ＳＤＲ４６のサブメインアンプを介してメインコモンＩＯ線ＭＩＯ４３＊に選択的に接続される。
【００３１】
以上のことから明らかなように、この実施例のダイナミック型ＲＡＭでは、例えばサブメモリマットＳＭＲ３４を構成する２５６組のサブビット線ＳＢ０＊〜ＳＢ２５５＊は、その両側つまり左右に設けられた一対のセンスアンプＳＡＲ３４及びＳＡＲ４４の対応する単位回路に結合され、サブメモリマットＳＭＲ３４は、実質的に２個のセンスアンプを必要とするが、各センスアンプの各単位回路は、前述のように、行方向に隣接する２個のサブメモリマットにより共有されるため、あえてセンスアンプの追番とサブメモリマットの追番とを一致させて対応させた。一方、サブメモリマットＳＭＲ３４のメモリアレイＡＲＹＲ３４に着目した場合、センスアンプの対応する単位回路は、サブビット線ＳＢ０＊〜ＳＢ２５５＊の右方又は左方に順次交互に配置されるとともに、順次４個ずつ対応するビット線選択信号ＹＳ４０〜ＹＳ４６３を共有する。このため、センスアンプの各単位回路は、サブビット線の２倍のピッチで配置すればよく、また各ビット線選択信号は、サブビット線のＹ倍つまり４倍のピッチで配置すればよいものとなる。この結果、センスアンプの単位回路及びビット線選択信号の配置ピッチを緩和し、ダイナミック型ＲＡＭの高集積化・大規模化を推進できるものとなる。なお、センスアンプＳＡＲ３４及びＳＡＲ４４等ならびにその単位回路ＵＳＡ０〜ＵＳＡ２５５の具体的構成については、後で詳細に説明する。また、その接続形態については、図３ないし図５の参照によりさらに明確となろう。
【００３２】
ところで、この実施例のダイナミック型ＲＡＭでは、メモリブロックＭＢ０〜ＭＢ３を構成するメモリマットＭＡＴＬ及びＭＡＴＲが、それぞれ６４個のサブメモリマットＳＭＬ００〜ＳＭＬ７７あるいはＳＭＲ００〜ＳＭＲ７７に分割され、ユニット化される。これらのサブメモリマットは、あたかもメモリセルのように格子状に配置され、そのサブワード線，サブビット線及びサブコモンＩＯ線は、上層に配置されたメインワード線，ビット線選択信号又はメインコモンＩＯ線と選択的に接続され、選択的に活性化される。当該分野に従事される技術者の方々にはすでに明らかと思われるが、メモリマットを多数のサブメモリマットに分割しユニット化することは、メモリマットつまりはダイナミック型ＲＡＭのマット構成に関する自由度を高め、その開発期間の縮小に寄与する。また、サブメモリマットへのユニット化が、階層構造をワード線，ビット線及びコモンＩＯ線のすべてに包括的に採用しつつ行われることで、階層構造の効果を充分に発揮しうるダイナミック型ＲＡＭを実現し、総合的にみたダイナミック型ＲＡＭの高速化，高集積化，大規模化及び低コストを図ることができるものとなる。
【００３３】
図７には、図４のサブメモリマットＳＭＲ３４に含まれるサブワード線駆動部ＷＤＲ３４の第１の実施例の部分的な回路図及び信号波形図が示されている。また、図８には、サブメモリマットＳＭＲ３４に含まれるサブワード線駆動部ＷＤＲ３４の第２の実施例の部分的な回路図及び信号波形図が示され、図９には、その第３の実施例の部分的な回路図及び信号波形図が示されている。これらの図をもとに、この実施例のダイナミック型ＲＡＭのサブメモリマットを構成するサブワード線駆動部の具体的な構成及び動作ならびにその特徴について説明する。なお、サブワード線駆動部に関する以下の説明は、サブメモリマットＳＭＲ３４のサブワード線駆動部ＷＤＲ３４を例に進められるが、その他のサブワード線駆動部についてはこれと同一構成とされるため、類推されたい。また、このサブワード線駆動部ＷＤＲ３４を構成する単位サブワード線駆動回路ＵＳＷＤ０ないしＵＳＷＤ５１０に関する以下の説明は、単位サブワード線駆動回路ＵＳＷＤ０を例に進められるが、その他の単位サブワード線駆動回路ＵＳＷＤ２ないしＵＳＷＤ５１０についてはこれと同一構成とされるため、類推されたい。
【００３４】
図７において、サブワード線駆動部ＷＤＲ３４は、メモリアレイＡＲＹＲ３４を構成する偶数番号のサブワード線ＳＷ０，ＳＷ２ないしＳＷ５１０に対応して設けられる２５６個の単位サブワード線駆動回路ＵＳＷＤ０，ＵＳＷＤ２ないしＵＳＷＤ５１０を含み、これらの単位サブワード線駆動回路のそれぞれは、単位サブワード線駆動回路ＵＳＷＤ０に代表して示されるように、対応するサブワード線駆動信号線ＤＸ４０とサブワード線ＳＷ０との間に設けられるＰチャンネルＭＯＳＦＥＴＰ１（第１のＭＯＳＦＥＴ）と、対応するサブワード線ＳＷ０と地電位ＶＳＳとの間に設けられるＮチャンネルＭＯＳＦＥＴＮ１（第２のＭＯＳＦＥＴ）とを含む。これらのＭＯＳＦＥＴＰ１及びＮ１のゲートは、対応するメインワード線ＭＷ３０＊の反転信号線つまり反転メインワード線ＭＷ３０Ｂに結合される。単位サブワード線駆動回路ＵＳＷＤ０は、さらにＭＯＳＦＥＴＰ１と並列形態に設けられたＮチャンネルＭＯＳＦＥＴＮ２（第３のＭＯＳＦＥＴ）を含み、このＭＯＳＦＥＴＮ２のゲートは、対応するメインワード線ＭＷ３０＊の非反転信号線つまり非反転メインワード線ＭＷ３０Ｔに結合される。
【００３５】
ここで、非反転メインワード線ＭＷ３０Ｔは、非選択時において接地電位ＶＳＳつまり０Ｖのような無効レベルとされ、選択時は内部電圧ＶＣＨつまり＋４Ｖのような有効レベルとされる。また、反転メインワード線ＭＷ３０Ｂは、非選択時において内部電圧ＶＣＨのような無効レベルとされ、選択時は接地電位ＶＳＳのような有効レベルとされる。さらに、サブワード線駆動信号ＤＸ４０は、非選択時において接地電位ＶＳＳのような無効レベルとされ、選択時は内部電圧ＶＣＨのような有効レベルとされる。なお、内部電圧ＶＣＨは、前述のように、ダイナミック型ＲＡＭに内蔵された内部電圧発生回路ＶＧにより電源電圧ＶＣＣをもとに形成され、＋４Ｖの比較的安定した電位とされる。
【００３６】
対応する非反転メインワード線ＭＷ３０Ｔ及び反転メインワード線ＭＷ３０Ｂが無効レベルとされるとき、単位サブワード線駆動回路ＵＳＷＤ０では、ＭＯＳＦＥＴＰ１及びＮ２がともにオフ状態とされ、ＭＯＳＦＥＴＮ１がオン状態とされる。このため、サブワード線ＳＷ０は、対応するサブワード線駆動信号ＤＸ４０のレベルに関係なく接地電位ＶＳＳのような非選択レベルとされる。
【００３７】
一方、対応する非反転メインワード線ＭＷ３０Ｔ及び反転メインワード線ＭＷ３０Ｂが有効レベルとされると、単位サブワード線駆動回路ＵＳＷＤ０では、ＭＯＳＦＥＴＮ１がオフ状態とされ、代わってＭＯＳＦＥＴＰ１及びＮ２がオン状態とされる。このため、サブワード線ＳＷ０は、対応するサブワード線駆動信号ＤＸ４０の有効レベルを受けて内部電圧ＶＣＨのような選択レベルとされ、その無効レベルを受けて接地電位ＶＳＳのような非選択レベルとされる。
【００３８】
以上のように、この実施例のダイナミック型ＲＡＭのサブワード線駆動部ＷＤＲ３４等を構成する単位サブワード線駆動回路ＵＳＷＤ０等は、セルフ・ブート形式を採らずいわゆるＣＭＯＳ（相補型ＭＯＳ）スタティック型駆動回路とされるため、メインワード線ＭＷ３０＊等とサブワード線駆動信号ＤＸ４０等を同時に有効レベルとすることができ、相応してダイナミック型ＲＡＭの読み出しモードにおけるアクセスタイムを高速化することができるものである。
【００３９】
なお、単位サブワード線駆動回路ＵＳＷＤ０を初めとする単位サブワード線駆動回路は、図８に示されるように、対応する非反転メインワード線ＭＷ３０Ｔとサブワード線ＳＷ０との間に設けられそのゲートに対応するサブワード線駆動信号ＤＸ４０を受けるＰチャンネルＭＯＳＦＥＴＰ１と、サブワード線ＳＷ０と接地電位ＶＳＳとの間に並列形態に設けられそのゲートが対応するサブワード線駆動信号線ＤＸ４０及び反転メインワード線ＭＷ３０Ｂにそれぞれ結合されるＮチャンネルＭＯＳＦＥＴＮ１及びＮ２とにより構成できるし、図９に示されるように、対応する非反転サブワード線駆動信号線ＤＸ４０Ｔとサブワード線ＳＷ０との間に設けられそのゲートが対応する反転メインワード線ＭＷ３０Ｂに結合されるＰチャンネルＭＯＳＦＥＴＰ１と、サブワード線ＳＷ０と接地電位ＶＳＳとの間に並列形態に設けられそのゲートが対応する反転メインワード線ＭＷ３０Ｂ及び反転サブワード線駆動信号ＤＸ４０Ｂにそれぞれ結合されるＮチャンネルＭＯＳＦＥＴＮ１及びＮ２とによっても構成できる。さらに、単位サブワード線駆動回路ＵＳＷＤ０は、通常の２入力のＣＭＯＳノアゲート等によっても構成することができるが、この場合、メインワード線及びサブワード線駆動信号の双方を単一信号線とすることができ、これによって所要配線数をさらに削減し、ダイナミック型ＲＡＭのさらなる高集積化を図ることができる。
【００４０】
図１０には、図４のサブメモリマットＳＭＲ３４に含まれるセンスアンプＳＡＲ３４及びセンスアンプ駆動部ＳＤＲ３４の第１の実施例の部分的な回路図が示されている。また、図１１には、図４のサブメモリマットＳＭＲ３４に含まれるセンスアンプ駆動部ＳＤＲ３４の第２の実施例の部分的な回路図が示され、図１２には、図１０及び図１１のセンスアンプ駆動部ＳＤＲ３４の一実施例の信号波形図が示されている。さらに、図１３には、図４のサブメモリマットＳＭＲ３４に含まれるセンスアンプ駆動部ＳＤＲ３４の第３の実施例の部分的な回路図が示され、図１４には、その一実施例の信号波形図が示されている。これらの図をもとに、この実施例のダイナミック型ＲＡＭのサブメモリマットに含まれるセンスアンプ及びセンスアンプ駆動部の具体的構成及び動作ならびにその特徴について説明する。なお、センスアンプ及びその単位回路ならびにセンスアンプ駆動部に関する以下の説明は、サブメモリマットＳＭＲ３４のセンスアンプＳＡＲ３４及びその単位回路ＵＳＡ０ならびにセンスアンプ駆動部ＳＤＲ３４を例に進められるが、その他のセンスアンプ及び単位回路ならびにセンスアンプ駆動部についてはこれらの実施例とそれぞれ同一構成とされるため、類推されたい。
【００４１】
図１０において、センスアンプＳＡＲ３４は、１２８個の単位回路ＵＳＡ０，ＵＳＡ３ないしＵＳＡ２５２，ＵＳＡ２５５を含む。これらの単位回路の左方の入力端子は、そのゲートに反転シェアド制御信号ＳＨ３ＬＢのセンスアンプ駆動部ＳＤＲ３４のインバータＶ１による反転信号つまり非反転シェアド制御信号ＳＨ３Ｌを共通に受けるＮチャンネル型のシェアドＭＯＳＦＥＴＮＡ及びＮＢを介して、メモリアレイＡＲＹＲ３４の対応するサブビット線ＳＢ０＊，ＳＢ３＊ないしＳＢ２５２＊，ＳＢ２５５＊に結合され、その右方の入力端子は、そのゲートに反転シェアド制御信号ＳＨ３ＲＢのセンスアンプ駆動部ＳＤＲ３４のインバータＶ３による反転信号つまり非反転シェアド制御信号ＳＨ３Ｒを共通に受けるＮチャンネル型のシェアドＭＯＳＦＥＴＮＣ及びＮＤを介して、隣接するサブメモリマットＳＭＲ２４のメモリアレイＡＲＹＲ２４の対応するサブビット線ＳＢ０＊，ＳＢ３＊ないしＳＢ２５２＊，ＳＢ２５５＊に結合される。
【００４２】
これにより、ダイナミック型ＲＡＭはシェアドセンス方式を採るものとされ、センスアンプＳＡＲ３４の単位回路ＵＳＡ０，ＵＳＡ３ないしＵＳＡ２５２，ＵＳＡ２５５は、隣接して配置された一対のサブメモリマットＳＭＲ３４及びＳＭＲ２４のメモリアレイＡＲＹＲ３４及びＡＲＹＲ２４によって共有される。そして、反転シェアド制御信号ＳＨ３ＬＢがロウレベルとされ非反転シェアド制御信号ＳＨ３Ｌがハイレベルとされるとき、シェアドＭＯＳＦＥＴＮＡ及びＮＢを介してその左側に配置されたメモリアレイＡＲＹＲ３４の対応するサブビット線ＳＢ０＊，ＳＢ３＊ないしＳＢ２５２＊，ＳＢ２５５＊に選択的に接続され、反転シェアド制御信号ＳＨ３ＲＢがロウレベルとされ非反転シェアド制御信号ＳＨ３Ｒがハイレベルとされるとき、シェアドＭＯＳＦＥＴＮＣ及びＮＤを介してその右側に配置されたメモリアレイＡＲＹＲ２４の対応するサブビット線ＳＢ０＊，ＳＢ３＊ないしＳＢ２５２＊，ＳＢ２５５＊に選択的に接続される。
【００４３】
ここで、センスアンプＳＡＲ３４を構成する単位回路のそれぞれは、図１０の単位回路ＵＳＡ０に代表して示されるように、ＰチャンネルＭＯＳＦＥＴＰ２及びＮチャンネルＭＯＳＦＥＴＮ３ならびにＰチャンネルＭＯＳＦＥＴＰ３及びＮチャンネルＭＯＳＦＥＴＮ４からなる一対のＣＭＯＳインバータが交差結合されてなる単位増幅回路と、これらの単位増幅回路の非反転及び反転入出力ノードとサブコモンＩＯ線ＳＩＯ０＊又はＳＩＯ１＊の非反転及び反転信号線との間にそれぞれ設けられたＮチャンネル型の一対のスイッチＭＯＳＦＥＴ（列選択スイッチ）Ｎ８及びＮ９とを含み、さらに３個のＮチャンネルＭＯＳＦＥＴＮ５〜Ｎ７が直並列結合されてなるビット線プリチャージ回路を含む。
【００４４】
このうち、単位増幅回路を構成するＭＯＳＦＥＴＰ２及びＰ３のソースは、コモンソース線（駆動信号線）ＰＰに共通結合され、ＭＯＳＦＥＴＮ３及びＮ４の共通結合されたソースは、コモンソース線ＰＮに共通結合される。コモンソース線ＰＰは、センスアンプ駆動部ＳＤＲ３４のセンスアンプ駆動回路ＳＡＤを構成するＰチャンネル型の駆動ＭＯＳＦＥＴＰ４を介して駆動電圧供給線ＣＰＰ４に結合され、コモンソース線ＰＮは、Ｎチャンネル型の駆動ＭＯＳＦＥＴＮＥを介して駆動電圧供給線ＣＰＮ４に結合される。また、コモンソース線ＰＰ及びＰＮの間には、３個のＮチャンネルＭＯＳＦＥＴＮＦ〜ＮＨが直並列結合されてなるコモンＩＯ線プリチャージ回路が設けられる。センスアンプ駆動回路ＳＡＤを構成する駆動ＭＯＳＦＥＴＰ４のゲートは、センスアンプ制御信号線ＳＡＰ３に結合され、駆動ＭＯＳＦＥＴＮＥのゲートは、センスアンプ制御信号線ＳＡＮ３に結合される。また、コモンＩＯ線プリチャージ回路を構成するＭＯＳＦＥＴＮＦ〜ＮＨのゲートには、プリチャージ制御用の内部制御信号ＰＣのインバータＶ２による反転信号つまり反転内部制御信号ＰＣＢが共通に供給される。
【００４５】
これにより、センスアンプＳＡＲ３４の各単位回路の単位増幅回路は、センスアンプ制御信号ＳＡＰ３及びＳＡＮ３の有効レベルを受けてセンスアンプ駆動回路ＳＡＤの駆動ＭＯＳＦＥＴＰ４及びＮＥがオン状態とされ駆動電圧供給線ＣＰＰ４及びＣＰＮ４からコモンソース線ＰＰ及びＰＮを介して所定の動作電源が供給されることで選択的に動作状態とされ、メモリアレイＡＲＹＲ３４又はＡＲＹＲ２４の選択されたサブワード線に結合される２５６個のメモリセルから対応するサブビット線ＳＢ０＊及びＳＢ２＊等を介して出力される微小読み出し信号をそれぞれ増幅し、ハイレベル又はロウレベルの２値読み出し信号とする。
【００４６】
次に、センスアンプＳＡＲ３４の各単位回路を構成するスイッチＭＯＳＦＥＴＮ８及びＮ９のゲートは、順次２対ずつ共通結合され、ＹアドレスデコーダＹＤから対応するビット線選択信号ＹＳ４０等が供給される。前述のように、ビット線選択信号ＹＳ４０等は、メモリアレイＡＲＹＲ３４の左側に設けられたセンスアンプＳＡＲ４４の単位回路ＵＳＡ１及びＵＳＡ２等の２対のスイッチＭＯＳＦＥＴのゲートにも供給される。これにより、各単位回路のスイッチＭＯＳＦＥＴＮ８及びＮ９は、対応するビット線選択信号ＹＳ４０〜ＹＳ４６３が有効レベルとされることで選択的にかつ２対ずつ同時にオン状態となり、メモリアレイＡＲＹＲ３４又はＡＲＹＲ２４の対応する２組のサブビット線とサブコモンＩＯ線ＳＩＯ０＊及びＳＩＯ１＊との間を選択的に接続状態とする。
【００４７】
一方、センスアンプＳＡＲ３４の各単位回路のビット線プリチャージ回路を構成するＭＯＳＦＥＴＮ５〜Ｎ７のゲートには、前記反転プリチャージ制御信号ＰＣＢが共通に供給される。ＭＯＳＦＥＴＮ５〜Ｎ７は、反転プリチャージ制御信号ＰＣＢの有効レベルつまりハイレベルを受けて選択的にオン状態となり、センスアンプＳＡＲ３４の対応する単位回路の単位増幅回路の非反転及び反転入出力ノード間つまりはメモリアレイＡＲＹＲ３４又はＡＲＹＲ２４の対応するサブビット線の非反転及び反転信号線間を短絡して、イコライズする。
【００４８】
この実施例において、メモリブロックＭＢ０〜ＭＢ３を構成するメモリマットＭＡＴＬ及びＭＡＴＲは、メモリセルを初めとする素子の微細化を図るため、＋２．２Ｖのような比較的小さな絶対値の内部電圧ＶＣＬと接地電位ＶＳＳつまり０Ｖをその動作電源とし、センスアンプＳＡＲ３４を構成する単位増幅回路も、コモンソース線ＰＰ及びＰＮを介して供給される内部電圧ＶＣＬ及び接地電位ＶＳＳをその動作電源とする。しかし、この実施例のダイナミック型ＲＡＭは、いわゆるオーバードライブ方式を採り、コモンソース線ＰＰには、センスアンプＳＡＲ３４が活性化される当初所定期間だけ電源電圧ＶＣＣつまり＋３．３Ｖが供給される。これにより、センスアンプの単位増幅回路の増幅動作の立ち上がりが高速化され、ダイナミック型ＲＡＭの読み出し動作が高速化される。
【００４９】
ここで、図１２の信号波形図をもとに、センスアンプのオーバードライブ方式について簡単に説明する。図１２において、センスアンプ制御信号ＳＡＰ３は、電源電圧ＶＣＣつまり＋３．３Ｖをその無効レベルとし、接地電位ＶＳＳつまり０Ｖをその有効レベルとする。また、センスアンプ制御信号ＳＡＮ３は、接地電位ＶＳＳをその無効レベルとし、電源電圧ＶＣＣをその有効レベルとする。駆動電圧供給線ＣＰＰ４には、非選択時ならびにセンスアンプ制御信号ＳＡＰ３及びＳＡＮ３が有効レベルとされてから所定時間が経過するまでの間、電源電圧ＶＣＣが供給され、所定時間経過後には内部電圧ＶＣＬつまり＋２．２Ｖが供給される。駆動電圧供給線ＣＰＮ４には、定常的に接地電位ＶＳＳが供給される。図示されないプリチャージ制御信号ＰＣは、センスアンプＳＡＲ３４が非活性状態とされるとき所定のタイミングで接地電位ＶＳＳのような有効レベルとされ、活性状態とされた時点で電源電圧ＶＣＣのような無効レベルとされる。
【００５０】
センスアンプ制御信号ＳＡＰ３及びＳＡＮ３が無効レベルとされセンスアンプＳＡＲ３４が非活性状態とされるとき、センスアンプ駆動部ＳＤＲ３４では、センスアンプ駆動回路ＳＡＤを構成する駆動ＭＯＳＦＥＴＰ４及びＮＥがオフ状態とされるとともに、コモンＩＯ線プリチャージ回路を構成するＭＯＳＦＥＴＮＦ〜ＮＨが、プリチャージ制御信号ＰＣの有効レベルを受けて一斉にオン状態とされる。これにより、コモンソース線ＰＰ及びＰＮは、ＭＯＳＦＥＴＮＦ〜ＮＨを介して内部電圧ＶＣＬと接地電位との中間電位つまり内部電圧ＨＶＣにイコライズされ、センスアンプＳＡＲ３４の単位回路ＵＳＡ０等はすべて非動作状態とされる。このとき、メモリアレイＡＲＹＲ３４又はＡＲＹＲ２４では、センスアンプＳＡＲ３４の対応する単位回路のビット線プリチャージ回路を介してサブビット線ＳＢ０＊〜ＳＢ２５５＊の非反転及び反転信号線がイコライズされ、内部電圧ＨＶＣのような中間レベルにプリチャージされる。
【００５１】
一方、センスアンプ制御信号ＳＡＰ３及びＳＡＮ３が有効レベルとされると、センスアンプ駆動部ＳＤＲ３４では、コモンＩＯ線プリチャージ回路を構成するＭＯＳＦＥＴＮＦ〜ＮＨがオフ状態とされ、代わってセンスアンプ駆動回路ＳＡＤを構成する駆動ＭＯＳＦＥＴＰ４及びＮＥがオン状態とされる。このため、コモンソース線ＰＰには、駆動電圧供給線ＣＰＰ４から駆動ＭＯＳＦＥＴＰ４を介してまず電源電圧ＶＣＣのような駆動電圧が供給され、所定時間経過後には内部電圧ＶＣＬのような駆動電圧が供給される。また、コモンソース線ＰＮには、駆動電圧供給線ＣＰＮ４を介して接地電位ＶＳＳが供給される。これにより、センスアンプＳＡＲ３４の各単位回路を構成する単位増幅回路が動作状態とされ、メモリアレイＡＲＹＲ３４又はＡＲＹＲ２４の選択されたサブワード線に結合されたメモリセルから対応するサブビット線ＳＢ０＊等に出力される微小読み出し信号をそれぞれ増幅し、ハイレベル又はロウレベルの２値読み出し信号とする。なお、センスアンプＳＡＲ３４が活性化される当初においてコモンソース線ＰＰにオーバードライブのための電源電圧ＶＣＣが供給されることで、単位増幅回路の増幅動作の立ち上がりが高速化され、これによってダイナミック型ＲＡＭの読み出しモードのアクセスタイムが高速化されるものとなる。
【００５２】
ところで、図１２の実施例では、駆動電圧供給線ＣＰＰ４を介して供給される駆動電圧を一時的に電源電圧ＶＣＣとすることによってセンスアンプのオーバードライブを実現しているが、図１３に示されるように、電源電圧ＶＣＣ，内部電圧ＶＣＬ及び接地電位ＶＳＳがそれぞれ定常的に供給される３本の駆動電圧供給線を設けることによって同様なオーバードライブを実現することもできる。すなわち、図１３では、コモンソース線ＰＰと電源電圧ＶＣＣ及び内部電圧ＶＣＬとの間に、センスアンプ駆動回路ＳＡＤを構成するＰチャンネル型の駆動ＭＯＳＦＥＴＰ８及びＰ９がそれぞれ設けられ、コモンソース線ＰＮと接地電位ＶＳＳとの間にはＮチャンネル型の駆動ＭＯＳＦＥＴＮＥが設けられる。このうち、駆動ＭＯＳＦＥＴＰ８及びＰ９のゲートには、センスアンプ制御信号ＳＡＰ３１及びＳＡＰ３２がそれぞれ供給され、駆動ＭＯＳＦＥＴＮＥのゲートにはセンスアンプ制御信号ＳＡＮ３が供給される。この実施例において、センスアンプ制御信号ＳＡＰ３１は、図１４に示されるように、センスアンプ制御信号ＳＡＮ３と同時に有効レベルとされ、所定時間が経過した時点で無効レベルに戻される。また、センスアンプ制御信号ＳＡＰ３２は、センスアンプ制御信号ＳＡＰ３１及びＳＡＮ３が有効レベルとされてから所定時間が経過した時点でセンスアンプ制御信号ＳＡＰ３１が無効レベルに戻されるのと同時に有効レベルとされる。この結果、コモンソース線ＰＰには、センスアンプ制御信号ＳＡＰ３１が有効レベルとされてからセンスアンプ制御信号ＳＡＰ３２が有効レベルとされるまでの間、電源電圧ＶＣＣが駆動電圧として所定期間だけ供給され、これによって前記図１２と同様なセンスアンプのオーバードライブを実現することができる。
【００５３】
一方、この実施例のダイナミック型ＲＡＭでは、メモリセルのリフレッシュ動作が同一行に配置された８個のサブメモリマットＳＭＲ００〜ＳＭＲ０７ないしＳＭＲ７０〜ＳＭＲ７７を単位として進行される。このとき、センスアンプ制御信号ＳＡＰ０〜ＳＡＰ７ならびにＳＡＮ０〜ＳＡＮ７は、リフレッシュ動作の進行にともなって順次有効レベルとされるが、例えばサブメモリマットＳＭＲ３０〜ＳＭＲ３７のリフレッシュ動作が終了しサブメモリマットＳＭＲ４０〜ＳＭＲ４７に移行する場合、センスアンプ制御信号ＳＡＰ３及びＳＡＮ３は所定期間だけ次のセンスアンプ制御信号ＳＡＰ４及びＳＡＮ４と同時に有効レベルとされ、いわゆる電荷再利用リフレッシュが行われる。これにより、センスアンプＳＡＲ３０〜ＳＡＲ３７のコモンソース線ＰＰ及びＰＮにチャージされた駆動電圧ＶＣＬ又はＶＳＳに相当する電荷は、駆動電圧供給線ＣＰＰ０〜ＣＰＰ７ならびにＣＰＮ０〜ＣＰＮ７を介してセンスアンプＳＡＲ３０〜ＳＡＲ３７のコモンソース線ＰＰ及びＰＮに伝達され、再利用される。この結果、改めて駆動電圧供給線ＣＰＰ０〜ＣＰＰ７ならびにＣＰＮ０〜ＣＰＮ７を介して供給すべき駆動電圧の電荷量が節約され、ダイナミック型ＲＡＭの低消費電力化が図られる。
【００５４】
図１０の説明に戻ろう。この実施例のセンスアンプ駆動部ＳＤＲ３４は、さらに、Ｎチャンネル型の一対の読み出し用差動ＭＯＳＦＥＴＮＰ及びＮＱならびに一対の書き込み用スイッチＭＯＳＦＥＴＮＬ及びＮＭを含むサブメインアンプＳＭＡと、３個のＰチャンネルＭＯＳＦＥＴＰ５〜Ｐ７ならびにＮチャンネルＭＯＳＦＥＴＮＩ〜ＮＫがそれぞれ直並列結合されてなる二つのサブコモンＩＯ線プリチャージ回路とを備える。このうち、一方のサブコモンＩＯ線プリチャージ回路を構成するＭＯＳＦＥＴＮＩ〜ＮＫのゲートには、前記内部制御信号ＰＣのインバータＶ２による反転信号つまり反転内部制御信号ＰＣＢが共通に供給され、他方のサブコモンＩＯ線プリチャージ回路を構成するＭＯＳＦＥＴＰ５〜Ｐ７のゲートには、内部制御信号ＰＣＳが共通に供給される。これにより、ＭＯＳＦＥＴＮＩ〜ＮＫは、ダイナミック型ＲＡＭが書き込みモードとされるとき、内部制御信号ＰＣがロウレベルつまり反転内部制御信号ＰＣＢがハイレベルとされることで選択的にオン状態となり、サブコモンＩＯ線ＳＩＯ０＊の非反転及び反転信号線間を内部電圧ＨＶＣにイコライズする。また、ＭＯＳＦＥＴＰ５〜Ｐ７は、ダイナミック型ＲＡＭが読み出しモードとされるとき、内部制御信号ＰＣＳがロウレベルとされることで選択的にオン状態となり、サブコモンＩＯ線ＳＩＯ０＊の非反転及び反転信号線間を内部電圧ＶＣＬにイコライズする。
【００５５】
一方、サブメインアンプＳＭＡを構成する書き込み用スイッチＭＯＳＦＥＴＮＬ及びＮＭのドレイン及びソースは、メインコモンＩＯ線ＭＩＯ４０＊及びサブコモンＩＯ線ＳＩＯ０＊の反転及び非反転信号線にそれぞれ結合され、そのゲートには、内部制御信号ＷＥ３が共通に供給される。また、読み出し用差動ＭＯＳＦＥＴＮＰ及びＮＱのドレインは、ＮチャンネルＭＯＳＦＥＴＮＮ及びＮＯを介してメインコモンＩＯ線ＭＩＯ４０＊の非反転及び反転信号線にそれぞれ結合され、その共通結合されたソースは、Ｎチャンネル型の駆動ＭＯＳＦＥＴＮＲを介して接地電位ＶＳＳに結合される。差動ＭＯＳＦＥＴＮＰ及びＮＱのゲートは、サブコモンＩＯ線ＳＩＯ０＊の反転及び非反転信号線にそれぞれ結合され、ＭＯＳＦＥＴＮＮ及びＮＯならびにＮＲのゲートには、内部制御信号ＲＥ３が共通に供給される。なお、内部制御信号ＷＥ３は、ダイナミック型ＲＡＭが書き込みモードで選択状態とされるとき、所定のタイミングで選択的に内部電圧ＶＣＬのようなハイレベルとされ、内部制御信号ＲＥ３は、読み出しモードで選択状態とされるとき、所定のタイミングで選択的にハイレベルとされる。
【００５６】
これにより、サブメインアンプＳＭＡの書き込み用スイッチＭＯＳＦＥＴＮＬ及びＮＭは、ダイナミック型ＲＡＭが書き込みモードで選択状態とされ内部制御信号ＷＥ３がハイレベルとされることで選択的にオン状態となり、メインアンプＭＡＲからメインコモンＩＯ線ＭＩＯ４０＊を介して供給される書き込み信号をサブコモンＩＯ線ＳＩＯ０＊に伝達する。これらの書き込み信号は、サブコモンＩＯ線ＳＩＯ０＊からセンスアンプＳＡＲ３４の対応する単位回路を介してメモリアレイＡＲＹＲ３４の選択されたメモリセルに書き込まれる。
【００５７】
一方、サブメインアンプＳＭＡを構成する読み出し用差動ＭＯＳＦＥＴＮＰ及びＮＱは、ダイナミック型ＲＡＭが読み出しモードで選択状態とされ内部制御信号ＲＥ３のハイレベルを受けてＭＯＳＦＥＴＮＮ及びＮＯならびにＮＲがオン状態とされるとき、これらのＭＯＳＦＥＴとともに選択的にいわゆる擬似ダイレクト型の差動増幅回路を構成し、メモリアレイＡＲＹＲ３４の選択されたメモリセルから出力されセンスアンプＳＡＲ３４の対応する単位増幅回路により増幅されしかもサブコモンＩＯ線ＳＩＯ０＊を介して出力される２値読み出し信号をさらに増幅して、対応するメインコモンＩＯ線ＭＩＯ４０＊に伝達する。前述のように、サブコモンＩＯ線ＳＩＯ０＊は、列方向に隣接する２個のサブメモリマットＳＭＲ３４及びＳＭＲ３５により共有され、その配線長は、これらのサブメモリマットのビット線方向の幅に相当する比較的短いものとされる。また、センスアンプＳＡＲ３４の対応する単位増幅回路からサブコモンＩＯ線ＳＩＯ０＊に出力された２値読み出し信号は、サブメインアンプＳＭＡの読み出し用差動ＭＯＳＦＥＴＮＰ及びＮＱを中心とする差動増幅回路によってさらに増幅され、比較的長い配線長を有するメインコモンＩＯ線ＭＩＯ４０＊に伝達される。
【００５８】
これらの結果、この実施例では、列選択時におけるセンスアンプＳＡＲ３４の各単位増幅回路に対する負荷を軽減しつつ、選択されたメモリセルの読み出し信号を効果的にメインコモンＩＯ線ＭＩＯ４０＊つまりはメインアンプＭＡＲの対応する単位回路に伝達することができ、これによってダイナミック型ＲＡＭの読み出しモードにおけるアクセスタイムを高速化できるものとなる。なお、この実施例において、サブメインアンプＳＭＡを含むセンスアンプ駆動回路ＳＡＤ３４は、後述するように、センスアンプＳＡＲ３４等の配置領域とサブワード線駆動部ＷＤＲ３４等の配置領域との交差領域に配置されるため、そのレイアウト面積の増大を抑制しつつ、アクセスタイムの高速化を図ることができる。
【００５９】
ところで、メインコモンＩＯ線ＭＩＯ４０＊等の配線長が比較的短くあるいはその負荷容量が問題とならない場合、サブメインアンプＳＭＡは、図１１及び図１３に例示されるように、書き込み用及び読み出し用として兼用されるスイッチＭＯＳＦＥＴＮＬ及びＮＭのみによって構成することができる。
【００６０】
図１５には、図４のサブメモリマットＳＭＲ３４のメモリアレイＡＲＹＲ３４及びその周辺部における金属配線層の一実施例の平面配置図が示されている。また、図１６には、図４のサブメモリマットＳＭＲ３４に含まれるサブワード線駆動部ＷＤＲ３４の一実施例の部分的な平面配置図が示され、図１７には、センスアンプＳＡＲ３４及びセンスアンプ駆動部ＳＤＲ３４の一実施例の平面配置図が示されている。これらの図により、サブメモリマットＳＭＲ３４及びその周辺部における特に金属配線層の平面配置ならびにその特徴について説明する。なお、金属配線層に関する以下の説明が、サブメモリマットＳＭＲ３４を除く他のサブメモリマットにも適用できるものであることは言うまでもない。
【００６１】
図１５において、この実施例のダイナミック型ＲＡＭは、アルミニウム等からなる３層の金属配線層Ｍ１〜Ｍ３を有する。このうち、最上層となる第３層の金属配線層Ｍ３は、主に図の水平方向につまりはサブビット線と平行しかつ複数のサブメモリマット間に渡って配置されるビット線選択信号ＹＳ４０〜ＹＳ４６３等，サブワード線駆動信号ＤＸ４０〜ＤＸ４７等，メインコモンＩＯ線ＭＩＯ４０＊〜ＭＩＯ４３＊等ならびに駆動電圧供給線ＣＰＰ２，ＣＰＮ２，ＣＰＰ４及びＣＰＮ４等として使用され、第２層の金属配線層Ｍ２は、主に図の垂直方向につまりはサブワード線と平行しかつ複数のサブメモリマット間に渡って配置されるメインワード線ＭＷ３０＊〜ＭＷ３６３＊等，サブコモンＩＯ線ＳＩＯ０＊〜ＳＩＯ３＊等，反転シェアド制御信号線ＳＨ３ＬＢ〜ＳＨ４ＬＢ及びＳＨ３ＲＢ〜ＳＨ４ＲＢ等、センスアンプ駆動信号線ＳＡＰ３〜ＳＡＰ４及びＳＡＮ３〜ＳＡＮ４等ならびに内部制御信号線ＰＣ，ＰＣＳ，ＷＥ３〜ＷＥ４，ＲＥ３〜ＲＥ４等として使用される。なお、最下層となる第１層の金属配線層Ｍ１は、各回路を構成するＭＯＳＦＥＴ等の素子間配線等として使用される。
【００６２】
この実施例において、第２層の金属配線層Ｍ２からなるメインワード線ＭＷ３０＊つまり非反転メインワード線ＭＷ３０Ｔ及び反転メインワード線ＭＷ３０Ｂ等は、図１６に例示されるように、第１層のゲート層ＦＧからなるメモリアレイＡＲＹＲ３４のサブワード線ＳＷ０〜ＳＷ７等の８倍のピッチで、充分な余裕をもって配置される。また、第３層の金属配線層Ｍ３からなり図示されない右部において二つに分岐されたサブワード線駆動信号線ＤＸ４０，ＤＸ４２，ＤＸ４４及びＤＸ４６等の一方は、サブワード線駆動部ＷＤＲ３４を構成するＰチャンネルＭＯＳＦＥＴの形成領域上に平行して配置され、その他方は、サブワード線駆動部ＷＤＲ３４を構成するＮチャンネルＭＯＳＦＥＴの形成領域上に平行して配置される。これらのサブワード線駆動信号線の中間には、ＰチャンネルＭＯＳＦＥＴの形成領域となるＮウェル領域に基板電位つまり内部電圧ＶＣＨを供給するための供給配線が同様に第３層の金属配線層Ｍ３によって形成される。また、その下層には、隣接するメモリアレイＡＲＹＲ３４及びＡＲＹＲ３３の偶数番号のサブワード線ＳＷ０，ＳＷ２，ＳＷ４及びＳＷ６等を互いに共通結合するための結合配線が第１層の金属配線層Ｍ１によって形成される。
【００６３】
一方、第３層の金属配線層Ｍ３からなるビット線選択信号ＹＳ４０等は、図１７に例示されるように、第２層のゲート層ＳＧからなるメモリアレイＡＲＹＲ３４のサブビット線ＳＢ０＊〜ＳＢ３＊つまり非反転サブビット線ＳＢ０Ｔ〜ＳＢ３Ｔならびに反転ＳＢ０Ｂ〜ＳＢ３Ｂ等の４倍つまり実質８倍のピッチで、充分な余裕をもって配置される。また、第３層の金属配線層Ｍ３からなるメインコモンＩＯ線ＭＩＯ４０＊つまり非反転メインコモンＩＯ線ＭＩＯ４０Ｔ及びＭＩＯ４０Ｂならびに駆動電圧供給線ＣＰＰ４及びＣＰＮ４等は、サブワード線駆動部ＷＤＲ２４及びＷＤＲ３４ならびにセンスアンプ駆動部ＳＤＲ３４等の配置領域上に配置され、第２層の金属配線層Ｍ２からなるサブコモンＩＯ線ＳＩＯ０＊及びＳＩＯ１＊つまり非反転サブコモンＩＯ線ＳＩＯ０Ｔ及びＳＩＯ１Ｔと反転サブコモンＩＯ線ＳＩＯ０Ｂ及びＳＩＯ１Ｂ等，反転シェアド制御信号線ＳＨ３ＬＢ及びＳＨ３ＲＢ〜ＳＨ４ＲＢ等、センスアンプ駆動信号線ＳＡＰ３及びＳＡＮ３等ならびに内部制御信号線ＰＣ，ＰＣＳ，ＷＥ３及びＲＥ３等は、センスアンプＳＡＲ３４及びセンスアンプ駆動部ＳＤＲ３４等の配置領域上に配置される。以上の結果、複数のサブメモリマットにわたって信号伝達を行う信号線が３層の金属配線層を使って効率良く配置され、これによってサブメモリマットひいてはダイナミック型ＲＡＭのレイアウト効率が高められるものとなる。
【００６４】
なお、この実施例のダイナミック型ＲＡＭでは、前述のように、第２層の金属配線層Ｍ２又は第３層の金属配線層Ｍ３からなり特に集積度の高いメモリアレイに関係の深いメインワード線ＭＷ３０＊〜ＭＷ３６３＊等ならびにビット線選択信号ＹＳ４０〜ＹＳ４６３等が充分な余裕をもって配置されるため、これらの金属配線層はいわゆる位相シフトマスクを用いることなくパターニングされ、これによってダイナミック型ＲＡＭの低コスト化が図られる。
【００６５】
図１８には、図１のダイナミック型ＲＡＭの各サブメモリマットを構成するメモリアレイ及び周辺部の第１の実施例の平面配置図が示され、図２１には、その一実施例の断面構造図が示されている。また、図１９には、図１のダイナミック型ＲＡＭの各サブメモリマットを構成するメモリアレイ及び周辺部の第２の実施例の平面配置図が示され、図２２には、その一実施例の断面構造図が示されている。さらに、図２０には、図１のダイナミック型ＲＡＭの各サブメモリマットを構成するメモリアレイ及び周辺部の第３の実施例の平面配置図が示され、図２３には、その一実施例の断面構造図が示されている。これらの図をもとに、この実施例のダイナミック型ＲＡＭの特にウェル構造の概要と基板電圧ならびにその特徴について説明する。なお、以下の実施例は、ダイナミック型ＲＡＭのウェル構造及び基板電圧を分かり易く説明することを主眼として、これまでに掲載したダイナミック型ＲＡＭの基板配置にこだわらずシンボリックに表現されている。また、以下の記述では、まず図１８及び図２１の第１の実施例についてその詳細を説明し、図１９及び図２２の第２の実施例ならびに図２０及び図２３の第３の実施例については、これと異なる部分についてのみ説明を追加する。
【００６６】
図１８及び図２１において、ダイナミック型ＲＡＭは、−１Ｖのように比較的小さな絶対値の負電位とされる内部電圧ＶＢ１が印加されたＰ型半導体基板ＰＳＵＢをその基体とする。また、メモリアレイＡＲＹ１を構成するメモリセルＭＣつまりアドレス選択ＭＯＳＦＥＴとなるＮチャンネルＭＯＳＦＥＴは、半導体基板ＰＳＵＢ上にしかも対応するセンスアンプＳＡ１の配置領域に入り込んで設けられたＰウェル領域ＰＷ１に形成され、対をなすメモリアレイＡＲＹ２を構成するメモリセルＭＣつまりアドレス選択ＭＯＳＦＥＴとなるＮチャンネルＭＯＳＦＥＴも、やはり半導体基板ＰＳＵＢ上にしかも対応するセンスアンプＳＡ１の配置領域に入り込んで設けられたＰウェル領域ＰＷ２に形成される。Ｐウェル領域ＰＷ１及びＰＷ２には、基板電圧として内部電圧ＶＢ１が供給され、この内部電圧ＶＢ１がそのまま半導体基板ＰＳＵＢの基板電圧となる。
【００６７】
同様に、メモリアレイＡＲＹ３を構成するメモリセルＭＣつまりアドレス選択ＭＯＳＦＥＴとなるＮチャンネルＭＯＳＦＥＴは、半導体基板ＰＳＵＢ上にしかも対応するセンスアンプＳＡ２及びサブワード線駆動部ＷＤ１の配置領域に入り込んで設けられたＰウェル領域ＰＷ３に形成され、対をなすメモリアレイＡＲＹ４を構成するメモリセルＭＣのアドレス選択ＭＯＳＦＥＴとなるＮチャンネルＭＯＳＦＥＴも、やはりセンスアンプＳＡ２及びサブワード線駆動部ＷＤ２の配置領域に入り込んで設けられたＰウェル領域ＰＷ４に形成される。Ｐウェル領域ＰＷ３及びＰＷ４には、基板電圧として内部電圧ＶＢ１が供給される。
【００６８】
Ｐウェル領域ＰＷ１及びＰＷ３の右端部ならびにＰウェル領域ＰＷ２及びＰＷ４の左端部には、センスアンプＳＡ１又はＳＡ２を構成するＮチャンネルＭＯＳＦＥＴ（ＮＭＯＳ）がそれぞれ形成される。また、Ｐウェル領域ＰＷ１及びＰＷ２間ならびにＰＷ３及びＰＷ４間には、電源電圧ＶＣＣを基板電圧とするＮウェル領域ＮＷ１及びＮＷ２がそれぞれ設けられ、これらのＮウェル領域内には、センスアンプＳＡ１又はＳＡ２を構成するＰチャンネルＭＯＳＦＥＴ（ＰＭＯＳ）がそれぞれ形成される。Ｐウェル領域ＰＷ１及びＰＷ３の外側には、遮断用のＮウェル領域ＮＷ９が設けられ、Ｐウェル領域ＰＷ２及びＰＷ４の外側には、同じく遮断用のＮウェル領域ＮＷ１０が設けられる。
【００６９】
同様に、Ｐウェル領域ＰＷ３の上端部には、サブワード線駆動部ＷＤ１を構成するＮチャンネルＭＯＳＦＥＴが形成され、Ｐウェル領域ＰＷ４の上端部には、サブワード線駆動部ＷＤ２を構成するＮチャンネルＭＯＳＦＥＴが形成される。また、Ｐウェル領域ＰＷ１及びＰＷ３間ならびにＰＷ２及びＰＷ４間には、内部電圧ＶＣＨを基板電圧とするＮウェル領域ＮＷ３及びＮＷ４がそれぞれが設けられ、これらのＮウェル領域内には、サブワード線駆動部ＷＤ１又はＷＤ２を構成するＰチャンネルＭＯＳＦＥＴがそれぞれ形成される。Ｐウェル領域ＰＷ１及びＰＷ２の外側には、遮断用のＮウェル領域ＮＷ１３が設けられ、Ｐウェル領域ＰＷ３及びＰＷ４の外側には、Ｎウェル領域ＮＷ１４が設けられる。
【００７０】
一方、周辺回路ＰＣを構成するＰチャンネルＭＯＳＦＥＴは、半導体基板ＰＳＵＢ上に設けられたＮウェル領域ＮＷ５に形成され、ＮチャンネルＭＯＳＦＥＴは、比較的深いＮウェル領域ＤＮＷ１内に設けられたＰウェル領域ＰＷ５に形成される。Ｐウェル領域ＰＷ５の右外側には、遮断用のＮウェル領域ＮＷ１１が形成され、深いＮウェル領域ＤＮＷ１には、このＮウェル領域ＮＷ１１と上記Ｎウェル領域ＮＷ５を介して基板電圧となる電源電圧ＶＣＣが供給される。Ｐウェル領域ＰＷ５には、接地電位ＶＳＳが基板電圧として供給される。
【００７１】
さらに、データ入出力回路ＩＯを構成するＰチャンネルＭＯＳＦＥＴは、半導体基板ＰＳＵＢ上に設けられたＮウェル領域ＮＷ６に形成され、ＮチャンネルＭＯＳＦＥＴは、比較的深いＮウェル領域ＤＮＷ２内に設けられたＰウェル領域ＰＷ６に形成される。Ｎウェル領域ＮＷ６の左外側には、遮断用のＰウェル領域ＰＷ１３が形成され、Ｐウェル領域ＰＷ６の右外側には、遮断用のＮウェル領域ＮＷ１２が形成される。深いＮウェル領域ＤＮＷ２には、このＮウェル領域ＮＷ１２とＮウェル領域ＮＷ６を介して基板電圧となる電源電圧ＶＣＣが供給される。また、Ｐウェル領域ＰＷ６には、−２Ｖのように比較的大きな絶対値の負電位とされる内部電圧ＶＢ２が基板電圧として供給される。
【００７２】
以上のように、この実施例のダイナミック型ＲＡＭは、いわゆるトリプルウェル構造を採り、メモリアレイＡＲＹ１〜ＡＲＹ４のメモリセルＭＣとなるＮチャンネルＭＯＳＦＥＴとセンスアンプＳＡ１〜ＳＡ２ならびにサブワード線駆動部ＷＤ１及びＷＤ２を構成するＮチャンネルＭＯＳＦＥＴとが同一のＰウェル領域に形成されるとともに、ウェル領域間分離のための遮断領域が不要となり、これによってダイナミック型ＲＡＭのチップサイズを縮小することができる。また、センスアンプＳＡ１〜ＳＡ２の例えばコモンソース線駆動用のＰチャンネルＭＯＳＦＥＴの形成領域となるＮウェル領域ＮＷ１及びＮＷ２が電源電圧ＶＣＣを基板電圧とすることで、後述する電源投入時のラッチアップの危険性をなくすことができる。しかし、センスアンプ部のＰチャンネルＭＯＳＦＥＴに関しては基板効果が小さいものの、ＮチャンネルＭＯＳＦＥＴに関してはソース電位となる接地電位ＶＳＳと基板電圧となる内部電圧ＶＢ１との電位差が１Ｖとなり、そのしきい値電圧が大きくなって、センスアンプの動作に影響を与える。また、メモリアレイＡＲＹ１〜ＡＲＹ４の形成領域となるＰウェル領域ＰＷ１〜ＰＷ４が半導体基板ＰＳＵＢ上に直接形成されることで、データ入出力回路ＩＯの動作等にともなう半導体基板ＰＳＵＢの基板電圧の変動がそのままノイズとなってメモリセルに伝達されるとともに、メモリアレイＡＲＹ１〜ＡＲＹ４とセンスアンプＳＡ１〜ＳＡ２との間に遮断領域が設けられないことで、センスアンプＳＡ１〜ＳＡ２の動作にともなうノイズがメモリセルに伝達される。
【００７３】
次に、図１９及び図２２の第２の実施例の場合、ダイナミック型ＲＡＭは、接地電位ＶＳＳが印加されたＰ型半導体基板ＰＳＵＢをその基体とする。メモリアレイＡＲＹ１を構成するメモリセルＭＣつまりアドレス選択ＭＯＳＦＥＴとなるＮチャンネルＭＯＳＦＥＴは、内部電圧ＶＣＨつまりワード線の選択電位が印加された比較的深いＮウェル領域ＤＮＷ３内にしかも対応するセンスアンプＳＡ１の配置領域に入り込んで設けられたＰウェル領域ＰＷ１に形成され、対をなすメモリアレイＡＲＹ２を構成するメモリセルＭＣつまりアドレス選択ＭＯＳＦＥＴとなるＮチャンネルＭＯＳＦＥＴも、やはり深いＮウェル領域ＤＮＷ３内にしかも対応するセンスアンプＳＡ１の配置領域に入り込んで設けられたＰウェル領域ＰＷ２に形成される。Ｐウェル領域ＰＷ１及びＰＷ２には、比較的小さな絶対値の負電位つまり内部電圧ＶＢ１が基板電圧として供給される。
【００７４】
同様に、メモリアレイＡＲＹ３を構成するメモリセルＭＣつまりアドレス選択ＭＯＳＦＥＴとなるＮチャンネルＭＯＳＦＥＴは、上記深いＮウェル領域ＤＮＷ３内にしかも対応するセンスアンプＳＡ２及びサブワード線駆動部ＷＤ１の配置領域に入り込んで設けられたＰウェル領域ＰＷ３に形成され、対をなすメモリアレイＡＲＹ４を構成するメモリセルＭＣのアドレス選択ＭＯＳＦＥＴとなるＮチャンネルＭＯＳＦＥＴも、やはり深いＮウェル領域ＤＮＷ３内にしかもセンスアンプＳＡ２及びサブワード線駆動部ＷＤ２の配置領域に入り込んで設けられたＰウェル領域ＰＷ４に形成される。Ｐウェル領域ＰＷ３及びＰＷ４には、基板電圧として−１Ｖの内部電圧ＶＢ１が供給される。
【００７５】
Ｐウェル領域ＰＷ１及びＰＷ３の右端部ならびにＰウェル領域ＰＷ２及びＰＷ４の左端部には、センスアンプＳＡ１又はＳＡ２を構成するＮチャンネルＭＯＳＦＥＴがそれぞれ形成される。また、Ｐウェル領域ＰＷ１及びＰＷ２間ならびにＰＷ３及びＰＷ４間には、Ｎウェル領域ＮＷ１及びＮＷ２がそれぞれ設けられ、これらのＮウェル領域内には、センスアンプＳＡ１又はＳＡ２を構成するＰチャンネルＭＯＳＦＥＴがそれぞれ形成される。また、これらのＮウェル領域ＮＷ１及びＮＷ２には、基板電圧として＋４Ｖの内部電圧ＶＣＨが供給され、これがそのまま深いＮウェル領域ＤＮＷ３の基板電圧となる。
【００７６】
同様に、Ｐウェル領域ＰＷ３の上端部には、サブワード線駆動部ＷＤ１を構成するＮチャンネルＭＯＳＦＥＴが形成され、Ｐウェル領域ＰＷ４の上端部には、サブワード線駆動部ＷＤ２を構成するＮチャンネルＭＯＳＦＥＴが形成される。また、Ｐウェル領域ＰＷ１及びＰＷ３間ならびにＰＷ２及びＰＷ４間には、内部電圧ＶＣＨを基板電圧とするＮウェル領域ＮＷ３及びＮＷ４がそれぞれが設けられ、これらのＮウェル領域内には、サブワード線駆動部ＷＤ１又はＷＤ２を構成するＰチャンネルＭＯＳＦＥＴがそれぞれ形成される。
【００７７】
一方、周辺回路ＰＣを構成するＰチャンネルＭＯＳＦＥＴは、半導体基板ＰＳＵＢ上に設けられたＮウェル領域ＮＷ５に形成され、そのＮチャンネルＭＯＳＦＥＴは、やはり半導体基板ＰＳＵＢ上に設けられたＰウェル領域ＰＷ５に形成される。Ｎウェル領域ＮＷ５には、基板電圧として電源電圧ＶＣＣが供給される。また、Ｐウェル領域ＰＷ５には、基板電圧として接地電位ＶＳＳが供給され、これがそのまま半導体基板ＰＳＵＢの基板電圧となる。
【００７８】
以上のように、この実施例の場合、メモリアレイＡＲＹ１〜ＡＲＹ４のメモリセルＭＣとなるＮチャンネルＭＯＳＦＥＴとセンスアンプＳＡ１〜ＳＡ２ならびにサブワード線駆動部ＷＤ１及びＷＤ２を構成するＮチャンネルＭＯＳＦＥＴとが同一のＰウェル領域に形成され、ウェル領域間分離のための遮断領域が不要となって、チップサイズが縮小されるとともに、これらの回路の形成領域となるＰウェル領域ＰＷ１〜ＰＷ４ならびにＮウェル領域ＮＷ１〜ＮＷ４が比較的深いＮウェル領域ＤＮＷ３内に形成されることで、半導体基板ＰＳＵＢの基板電圧の変動がノイズとなってメモリアレイＡＲＹ１〜ＡＲＹ４のメモリセルに伝達されるのを防止できるという特長を持つ。しかし、センスアンプＳＡ１〜ＳＡ２を構成するＰチャンネルＭＯＳＦＥＴの形成領域となるＮウェル領域ＮＷ１及びＮＷ２が内部電圧ＶＣＨを基板電圧とすることで、電源投入時、内部電圧ＶＣＨの電位が電源電圧ＶＣＣより低い間に、例えばそのソースに電源電圧ＶＣＣを受けるＰチャンネルＭＯＳＦＥＴのソース拡散層からＮウェル領域に対して電流が流れ込み、最悪の場合にはラッチアップ状態となる危険性がある。また、Ｎウェル領域ＮＷ１及びＮＷ２が内部電圧ＶＣＨを基板電圧とし、ＮチャンネルＭＯＳＦＥＴの形成領域となるＰウェル領域ＰＷ１〜ＰＷ４が内部電圧ＶＢ１を基板電圧とすることで、Ｐチャンネル及びＮチャンネルＭＯＳＦＥＴの基板効果がともに大きくなりそのしきい値電圧が大きくなって、センスアンプの動作に影響を与える。さらに、メモリアレイＡＲＹ１〜ＡＲＹ４とセンスアンプＳＡ１〜ＳＡ２との間に遮断領域が設けられないために、センスアンプＳＡ１〜ＳＡ２が一斉に動作状態とされることにともなうノイズがメモリセルに伝達される。
【００７９】
最後に、図２０及び図２３の第３の実施例の場合、基本的には上記第２の実施例に近いが、センスアンプＳＡ１及びＳＡ２を構成するＮチャンネルＭＯＳＦＥＴは、半導体基板ＰＳＵＢ上に独立して設けられたＰウェル領域ＰＷ１１及びＰＷ１２を形成領域とする。これらのＰウェル領域ＰＷ１１及びＰＷ１２には、基板電圧として接地電位ＶＳＳが供給される。また、Ｐウェル領域ＰＷ１１及びＰＷ１２とメモリアレイＡＲＹ１及びＡＲＹ３が形成されるＰウェル領域ＰＷ７との間には、Ｎウェル領域ＮＷ１６が遮断領域として設けられる。
【００８０】
これらのことから、この実施例では、遮断領域が設けられることでチップサイズがやや大きくはなるものの、上記第２の実施例の特長を保持しつつ、センスアンプＳＡ１及びＳＡ２を構成するＰチャンネル及びＮチャンネルＭＯＳＦＥＴの基板効果をなくして、センスアンプＳＡ１及びＳＡ２の動作を高速化できるとともに、これらのセンスアンプの動作にともなうノイズがメモリセルに伝達されるのを防止し、さらにラッチアップの危険性をなくすこともできる。
【００８１】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）ダイナミック型ＲＡＭ等のメモリマットを、互いに直交して配置されるサブワード線及びサブビット線ならびにこれらのサブワード線及びサブビット線の交点に格子状に配置されるダイナミック型メモリセルを含むメモリアレイと、サブワード線に対応して設けられる単位サブワード線駆動回路を含むサブワード線駆動部と、サブビット線に対応して設けられる単位増幅回路及び列選択スイッチを含むセンスアンプと、指定されるサブビット線が列選択スイッチを介して選択的に接続されるサブコモンＩＯ線とをそれぞれ備える複数のサブメモリマットに分割しユニット化するとともに、これらのサブメモリマットを格子状に配置し、その上層に互いに直交して配置されるメインワード線及び列選択信号線と、指定されたサブコモンＩＯ線が選択的に接続されるメインコモンＩＯ線等とを形成することで、階層構造をワード線，ビット線及びコモンＩＯ線のすべてに包括的に採用し、階層構造の効果を充分に発揮しうる構成のダイナミック型ＲＡＭ等を実現することができるという効果が得られる。
【００８２】
（２）上記（１）項において、単位サブワード線駆動回路をサブワード線の両側に交互にかつその２倍のピッチで配置し、単位増幅回路及び列選択スイッチをサブビット線の両側に交互にかつその２倍のピッチで配置するとともに、単位サブワード線駆動回路を列方向に隣接する二つのサブメモリマットにより共有し、単位増幅回路及び列選択スイッチを行方向に隣接する二つのサブメモリマットにより共有することで、単位サブワード線駆動回路ならびに単位増幅回路及び列選択スイッチの配置ピッチを緩和しつつ、ダイナミック型ＲＡＭ等のチップサイズを縮小することができるという効果が得られる。
（３）上記（１）及び（２）項において、メインワード線及び列選択信号線を、それぞれサブワード線及びサブビット線の整数倍のピッチで配置することで、これらの信号線の配置ピッチを緩和できるという効果が得られる。
【００８３】
（４）上記（１）ないし（３）項において、サブワード線駆動部の各単位サブワード線駆動回路を、サブワード線駆動信号線と対応するサブワード線との間に設けられそのゲートが対応するメインワード線の反転信号線に結合されるＰチャンネル型の第１のＭＯＳＦＥＴと、対応するサブワード線と接地電位との間に設けられそのゲートが対応するメインワード線の反転信号線に結合されるＮチャンネル型の第２のＭＯＳＦＥＴと、第１のＭＯＳＦＥＴと並列形態に設けられそのゲートが対応するメインワード線の非反転信号線に結合されるＮチャンネル型の第３のＭＯＳＦＥＴとを含むいわゆるＣＭＯＳスタティック型駆動回路とすることで、サブワード線の選択動作を高速化し、これによってダイナミック型ＲＡＭ等のアクセスタイムを高速化できるという効果が得られる。
【００８４】
（５）上記（１）ないし（４）項において、指定されたサブコモンＩＯ線とメインコモンＩＯ線との間を選択的に接続するためのサブメインアンプを、そのゲートが対応するサブコモンＩＯ線の非反転及び反転信号線にそれぞれ結合されそのドレインが対応するメインコモンＩＯ線の反転及び非反転信号線にそれぞれ結合される読み出し用差動ＭＯＳＦＥＴと、サブコモンＩＯ線及びメインコモンＩＯ線の非反転信号線間及び反転信号線間にそれぞれ設けられる書き込み用スイッチＭＯＳＦＥＴとを含むいわゆる擬似ダイレクトセンス型サブアンプとし、これをサブワード線駆動部及びセンスアンプの配置領域の交差領域に配置することで、メモリアレイ部のレイアウト面積の増大を招くことなく、ダイナミック型ＲＡＭ等の読み出し動作を高速化できるという効果が得られる。
【００８５】
（６）上記（１）ないし（５）項において、メインコモンＩＯ線を、サブワード線駆動部の配置領域の上層にかつサブコモンＩＯ線と互いに直交すべく配置することで、メインコモンＩＯ線と半導体基板の中央部に配置されたメインアンプとを効果的に結合することができるという効果が得られる。
（７）上記（１）ないし（６）項において、駆動電圧供給線を介して供給される動作電源をセンスアンプの単位増幅回路に選択的に伝達するためのセンスアンプ駆動部を、サブワード線駆動部及びセンスアンプの配置領域の交差領域に配置することで、センスアンプ駆動部ならびに関連する信号線を効果的に配置し、ダイナミック型ＲＡＭ等のチップサイズを縮小できるという効果が得られる。
（８）上記（７）項において、センスアンプの単位増幅回路をオーバードライブ方式により駆動することで、その動作の立ち上がりを高速化し、ダイナミック型ＲＡＭ等の読み出し動作を高速化できるという効果が得られる。
【００８６】
（９）上記（７）及び（８）項において、駆動信号線に伝達された動作電源を所定のスイッチ手段を介して次に動作状態とされるセンスアンプの駆動信号線に順次伝達する電荷再利用リフレッシュ方式を採ることで、ダイナミック型ＲＡＭ等のリフレッシュ動作時における動作電流を削減し、その低消費電力化を図ることができるという効果が得られる。
（１０）上記（１）ないし（９）項において、ダイナミック型ＲＡＭ等に、行方向に連続して配置される所定数のサブメモリマットで共有され指定されたサブメモリマットのサブビット線が選択的に接続されるメインビット線を設けるとともに、センスアンプの単位増幅回路及び列選択スイッチをこれらのメインビット線に対応して設けることで、センスアンプの単位増幅回路及び列選択スイッチの所要数を削減し、ダイナミック型ＲＡＭ等のチップサイズの縮小とその低コスト化とを図ることができるという効果が得られる。
（１１）上記（１）ないし（１０）項において、行及び列方向の所定数のサブメモリマットを冗長サブメモリマットとして用いることで、サブメモリマットを単位とする欠陥救済を効率良く実現できるという効果が得られる。
【００８７】
（１２）上記（１）ないし（１１）項において、駆動信号線と駆動電圧供給線との間を選択的に接続するためのセンスアンプ制御信号線を、センスアンプの配置領域の上層に配置し、サブワード線駆動信号線，メインコモンＩＯ線及び駆動電圧供給線を、サブワード線駆動部の配置領域の上層に配置することで、これらの信号線を効率良く配置し、チップサイズを縮小できるという効果が得られる。
（１３）上記（１）ないし（１２）項において、メインワード線、駆動信号線及びセンスアンプ制御信号等を第２層の金属配線層により形成し、列選択信号線，サブワード線駆動信号線，メインコモンＩＯ線及び駆動電圧供給線等を第３層の金属配線層により形成することで、これらの信号線を多層配線を活かして効率良く配置し、チップサイズを縮小できるという効果が得られる。
（１４）上記（１）ないし（１３）項において、第２層及び第３層の金属配線層を、位相シフトマスクを用いることなくパターニングすることで、ダイナミック型ＲＡＭ等の低コスト化を図ることができるという効果が得られる。
【００８８】
（１５）上記（１）ないし（１４）項において、ダイナミック型ＲＡＭ等をトリプルウェル構造とし、Ｐ型半導体基板の基板電圧として比較的小さな負電位を印加するとともに、メモリアレイ，センスアンプ及びサブワード線駆動部を構成するＮチャンネルＭＯＳＦＥＴを、Ｐ型半導体基板上のＰウェル領域に形成し、周辺回路を構成するＮチャンネルＭＯＳＦＥＴを、電源電圧が印加された比較的深いＮウェル領域内の接地電位が印加されたＰウェル領域に形成し、データ入出力回路を構成するＮチャンネルＭＯＳＦＥＴを、電源電圧が印加された比較的深いＮウェル領域内の接地電位又は比較的大きな絶対値の負電位が印加されたＰウェル領域に形成することで、メモリアレイとセンスアンプ又はサブワード線駆動部間のウェル領域分離のための遮断領域をなくし、ダイナミック型ＲＡＭ等のチップサイズを縮小できるとともに、特に電源投入時におけるラッチアップの危険性をなくすことができるという効果が得られる。
【００８９】
（１６）上記（１）ないし（１４）項において、ダイナミック型ＲＡＭ等をトリプルウェル構造とし、Ｐ型半導体基板の基板電圧として接地電位を印加するとともに、メモリアレイ，センスアンプ及びサブワード線駆動部を構成するＮチャンネルＭＯＳＦＥＴを、ワード線の選択電位が印加された比較的深いＮウェル領域内の比較的小さな絶対値の負電位が印加されたＰウェル領域に形成し、周辺回路を構成するＮチャンネルＭＯＳＦＥＴを、Ｐ型半導体基板上のＰウェル領域に形成し、データ入出力回路を構成するＮチャンネルＭＯＳＦＥＴを、電源電圧が印加された比較的深いＮウェル領域内の接地電位又は比較的大きな絶対値の負電位が印加されたＰウェル領域に形成することで、メモリアレイとセンスアンプ又はサブワード線駆動部間のウェル領域分離のための遮断領域をなくし、ダイナミック型ＲＡＭ等のチップサイズを縮小できるとともに、Ｐ型半導体基板における基板電圧の変動がノイズとなってメモリアレイを構成するメモリセルに伝達されるのを防止することができるという効果が得られる。
【００９０】
（１７）上記（１）ないし（１４）項において、ダイナミック型ＲＡＭ等をトリプルウェル構造とし、Ｐ型半導体基板の基板電圧として接地電位を印加するとともに、メモリアレイ及びサブワード線駆動部を構成するＮチャンネルＭＯＳＦＥＴを、ワード線の選択電位が印加された比較的深いＮウェル領域内の比較的小さな絶対値の負電位が印加されたＰウェル領域に形成し、センスアンプ及び周辺回路を構成するＮチャンネルＭＯＳＦＥＴを、Ｐ型半導体基板上のＰウェル領域に形成し、データ入出力回路を構成するＮチャンネルＭＯＳＦＥＴを、電源電圧が印加された比較的深いＮウェル領域内の接地電位又は比較的大きな絶対値の負電位が印加されたＰウェル領域に形成することで、Ｐ型半導体基板における基板電圧の変動がノイズとしてメモリセルに伝達され、センスアンプの動作にともなうノイズがメモリセルに伝達されるのを抑制できるとともに、特に電源投入時におけるラッチアップの危険性をなくすことができるという効果が得られる。
（１８）上記（１）ないし（１７）項により、総合的にみたダイナミック型ＲＡＭ等の高速化，高集積化，大規模化ならびに低コスト化を図ることができるという効果が得られる。
【００９１】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図１において、ダイナミック型ＲＡＭは、任意数のメモリブロックを備えることができるし、そのビット構成も任意である。また、電源電圧ＶＣＣは、任意の電位を採りうるし、内部電圧発生回路ＶＧによって形成される内部電圧ＶＣＨ，ＶＣＬ，ＨＶＣ，ＶＢ１及びＶＢ２の具体的な電位もこの実施例による制約を受けない。さらに、ダイナミック型ＲＡＭのブロック構成や起動制御信号の名称及び組み合わせならびに各メモリブロックの構成等は、種々の実施形態を採りうる。
【００９２】
図２において、ダイナミック型ＲＡＭの基板配置や半導体基板の形状等は、この実施例による制約を受けない。図３及び図４において、メモリブロックＭＢ０〜ＭＢ３のそれぞれは、任意数のサブメモリマットを備えることができるし、サブメモリマットの対構成の組み合わせや各信号線の配置方向等は、種々の実施形態を採りうる。図５及び図６において、サブワード線駆動部の単位サブワード線駆動回路とメモリアレイのサブワード線との関係ならびにセンスアンプの単位回路とメモリアレイのサブビット線との関係は、種々の組み合わせを採りうる。また、メインワード線は例えば４本のサブワード線に対応して設けてもよいし、ビット線選択信号を例えば８組のサブビット線に対応させてもよい。
【００９３】
図７ないし図９において、サブワード線駆動部の各単位サブワード線駆動回路は、例えばメインワード線ＭＷ３０とサブワード線駆動信号ＤＸ４０〜ＤＸ４３とを受ける２入力のＣＭＯＳノアゲートにより構成してもよい。この場合、メインワード線は単一信号線となり、これによってメインワード線の配置ピッチをさらに緩和することができる。単位サブワード線駆動回路の具体的構成は、種々の実施形態を採りうる。図１０において、センスアンプは、シェアドセンス方式を採ることを必須条件とはしない。また、図１０，図１１及び図１３において、センスアンプ駆動回路ＳＡＤを構成する駆動ＭＯＳＦＥＴＰ４，Ｐ８，Ｐ９及びＮＥは、それぞれ並列形態とされる複数の駆動ＭＯＳＦＥＴに置き換えてもよい。センスアンプＳＡＲ３４及びセンスアンプ駆動部ＳＤＲ３４等の具体的構成やＭＯＳＦＥＴの導電型等は、種々の実施形態を採りうる。
【００９４】
図１５ないし図１７において、各信号線の配置位置やその順序ならびに金属配線層等の層数及びその使用方法等は、この実施例による制約を受けない。図１８ないし図２３において、データ入出力回路ＩＯの形成領域となるＰウェル領域ＰＷ６には、接地電位ＶＳＳを基板電圧として供給することができるし、その下層に深いＮウェル領域ＤＮＷ２が設けられることがダイナミック型ＲＡＭの必須条件となる訳ではない。さらに、各実施例における具体的なウェル構造や基板電圧ならびにその組み合わせ等は、種々の実施形態を採りうる。
【００９５】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるダイナミック型ＲＡＭに適用した場合について説明したが、それに限定されるものではなく、例えば、シンクロナスＤＲＡＭ及びスタティック型ＲＡＭ等の各種メモリ集積回路やこのようなメモリ集積回路を内蔵するデジタル集積回路にも適用できる。この発明は、少なくともワード線，ビット線及びコモンＩＯ線の階層構造が効果的となる半導体記憶装置ならびにこのような半導体記憶装置を内蔵する装置及びシステムに広く適用できる。
【００９６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、ダイナミック型ＲＡＭ等のメモリマットを、互いに直交して配置されるサブワード線及びサブビット線ならびにこれらのサブワード線及びサブビット線の交点に格子状に配置されるダイナミック型メモリセルを含むメモリアレイと、サブワード線に対応して設けられる単位サブワード線駆動回路を含むサブワード線駆動部と、サブビット線に対応して設けられる単位増幅回路及び列選択スイッチを含むセンスアンプと、指定されるサブビット線が列選択スイッチを介して選択的に接続されるサブコモンＩＯ線とをそれぞれ備える複数のサブメモリマットに分割し、ユニット化するとともに、これらのサブメモリマットを格子状に配置し、その上層に互いに直交しかつそれぞれサブワード線及びサブビット線の整数倍のピッチで配置されるメインワード線及び列選択信号線と、指定されるサブコモンＩＯ線が選択的に接続されるメインコモンＩＯ線とを形成する。
【００９７】
また、サブワード線駆動部の各単位サブワード線駆動回路を、サブワード線駆動信号線と対応するサブワード線との間に設けられそのゲートが対応するメインワード線の反転信号線に結合されるＰチャンネル型の第１のＭＯＳＦＥＴと、対応するサブワード線と接地電位との間に設けられそのゲートが対応するメインワード線の反転信号線に結合されるＮチャンネル型の第２のＭＯＳＦＥＴと、第１のＭＯＳＦＥＴと並列形態に設けられそのゲートが対応するメインワード線の非反転信号線に結合されるＮチャンネル型の第３のＭＯＳＦＥＴとを含むいわゆるＣＭＯＳスタティック型駆動回路とするとともに、指定されたサブコモンＩＯ線をメインコモンＩＯ線に選択的に接続するためのサブメインアンプを、そのゲートが対応するサブコモンＩＯ線の非反転及び反転信号線にそれぞれ結合されそのドレインがメインコモンＩＯ線の反転及び非反転信号線にそれぞれ結合される読み出し用差動ＭＯＳＦＥＴと、サブコモンＩＯ線及びメインコモンＩＯ線の非反転信号線間及び反転信号線間にそれぞれ設けられる書き込み用スイッチＭＯＳＦＥＴとを含むいわゆる擬似ダイレクト型センスアンプとし、これをサブワード線駆動部及びセンスアンプの配置領域の交差領域に配置する。
【００９８】
これらの結果、まず単位サブワード線駆動回路へのＣＭＯＳスタティック型駆動回路の採用により、メインワード線を介して伝達される行選択信号とサブワード線駆動信号線を介して伝達されるサブワード線駆動信号を同時に有効レベルとし、サブワード線の選択動作を高速化できるとともに、サブメインアンプへの擬似ダイレクトセンス型サブアンプの採用とその交差領域への配置により、メモリアレイのレイアウト面積の増大を招くことなく、ダイナミック型ＲＡＭ等の読み出し動作を高速化できる。
【００９９】
さらに、階層構造をワード線，ビット線及びコモンＩＯ線のすべてに包括的に採用して、階層構造の効果を充分に発揮しうる構成のダイナミック型ＲＡＭ等を実現し、総合的にみたダイナミック型ＲＡＭ等の高速化，高集積化，大規模化及び低コスト化を図ることができる。
【図面の簡単な説明】
【図１】この発明が適用されたダイナミック型ＲＡＭの一実施例を示すブロック図である。
【図２】図１のダイナミック型ＲＡＭの一実施例を示す基板配置図である。
【図３】図１のダイナミック型ＲＡＭに含まれるメモリブロックの一実施例を示すブロック図である。
【図４】図３のメモリブロックに含まれるサブメモリマットの一実施例を示す部分的なブロック図である。
【図５】図４のサブメモリマットの一実施例を示す部分的な接続図である。
【図６】図４のサブメモリマットに含まれるメモリアレイ及び周辺部の一実施例を示す部分的な回路図である。
【図７】図４のサブメモリマットに含まれるサブワード線駆動部の第１の実施例を示す部分的な回路図及び信号波形図である。
【図８】図４のサブメモリマットに含まれるサブワード線駆動部の第２の実施例を示す部分的な回路図及び信号波形図である。
【図９】図４のサブメモリマットに含まれるサブワード線駆動部の第３の実施例を示す部分的な回路図及び信号波形図である。
【図１０】図４のサブメモリマットに含まれるセンスアンプ及びセンスアンプ駆動部の第１の実施例を示す部分的な回路図である。
【図１１】図４のサブメモリマットに含まれるセンスアンプ駆動部の第２の実施例を示す部分的な回路図である。
【図１２】図１０及び図１１のセンスアンプ駆動部の一実施例を示す信号波形図である。
【図１３】図４のサブメモリマットに含まれるセンスアンプ駆動部の第３の実施例を示す部分的な回路図である。
【図１４】図１３のセンスアンプ駆動部の一実施例を示す信号波形図である。
【図１５】図４のサブメモリマットのメモリアレイ及び周辺部における金属配線層の一実施例を示す平面配置図である。
【図１６】図４のサブメモリマットに含まれるサブワード線駆動部の一実施例を示す部分的な平面配置図である。
【図１７】図４のサブメモリマットに含まれるセンスアンプ及びセンスアンプ駆動部の一実施例を示す部分的な平面配置図である。
【図１８】図１のダイナミック型ＲＡＭのサブメモリマットを構成するメモリアレイ及び周辺部の第１の実施例を示すシンボリックな平面配置図である。
【図１９】図１のダイナミック型ＲＡＭのサブメモリマットを構成するメモリアレイ及び周辺部の第２の実施例を示すシンボリックな平面配置図である。
【図２０】図１のダイナミック型ＲＡＭのサブメモリマットを構成するメモリアレイ及び周辺部の第３の実施例を示すシンボリックな平面配置図である。
【図２１】図１８のメモリアレイ及び周辺部の一実施例を示す断面構造図である。
【図２２】図１９のメモリアレイ及び周辺部の一実施例を示す断面構造図である。
【図２３】図２０のメモリアレイ及び周辺部の一実施例を示す断面構造図である。
【符号の説明】
ＭＢ０〜ＭＢ３・・・メモリブロック、ＭＡＴＬ，ＭＡＴＲ・・・メモリマット、ＸＤ・・・Ｘアドレスデコーダ、ＸＢ・・・Ｘアドレスバッファ、ＹＤＬ，ＹＤＲ・・・Ｙアドレスデコーダ、ＹＢ・・・Ｙアドレスバッファ、ＢＳ・・・メモリブロック選択回路、ＭＡＬ，ＭＡＲ・・・メインアンプ、ＩＯ・・・データ入出力回路、ＴＧ・・・タイミング発生回路、ＶＧ・・・内部電圧発生回路。
ＰＳＵＢ・・・Ｐ型半導体基板、ＰＣ・・・周辺回路。
ＳＭＬ００〜ＳＭＬ７７，ＳＭＲ００〜ＳＭＲ７７・・・サブメモリマット、ＡＲＹＲ００〜ＡＲＹＲ７７・・・メモリアレイ、ＷＤＲ００〜ＷＤＲ７８・・・サブワード線駆動部、ＳＡＲ００〜ＳＡＲ８７・・・センスアンプ、ＳＤＲ００〜ＳＤＲ８７・・・センスアンプ駆動部。
ＭＷ３０＊〜ＭＷ３６３＊・・・メインワード線、ＳＷ０〜ＳＷ５１１・・・サブワード線、ＵＳＷＤ・・・単位サブワード線駆動回路、ＳＢ０＊〜ＳＢ２５５＊・・・サブビット線、ＵＳＡ・・・センスアンプ単位回路、ＹＳ４０〜ＹＳ４６３・・・ビット線選択信号、ＳＩＯ０＊〜ＳＩＯ３＊・・・サブコモンＩＯ線、ＭＩＯ００＊〜ＭＩＯ０３＊，ＭＩＯ２０＊〜ＭＩＯ２３＊，ＭＩＯ４０＊〜ＭＩＯ４３＊，ＭＩＯ６０＊〜ＭＩＯ６３＊・・・メインコモンＩＯ線、ＤＸ４０〜ＤＸ４７・・・サブワード線駆動信号、ＳＨ３Ｌ，ＳＨ３Ｒ・・・シェアド制御信号。
ＵＳＷＤ０〜ＵＳＷＤ５１１・・・単位サブワード線駆動回路、ＵＳＡ０〜ＵＳＡ２５５・・・単位センスアンプ。
ＳＡＤ・・・センスアンプ駆動回路、ＳＡＰ３，ＳＡＮ３・・・センスアンプ制御信号線、ＣＰＰ２，ＣＰＰ４，ＣＰＮ２，ＣＰＮ４・・・・センスアンプ駆動電圧供給線、ＰＰ，ＰＮ・・・コモンソース線、ＳＭＡ・・・サブメインアンプ、ＷＥ３，ＲＥ３，ＷＲＥ３・・・・サブメインアンプ制御信号線、ＳＨ３ＬＢ，ＳＨ３ＲＢ・・・反転シェアド制御信号線、ＰＣ，ＰＣＳ・・・プリチャージ制御用内部制御信号線。
ＳＡＰ３１，ＳＡＰ３２・・・センスアンプ制御信号。
Ｐ１〜Ｐ７・・・ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜ＮＲ・・・ＮチャンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ３・・・インバータ。
Ｍ１〜Ｍ３・・・金属配線層、ＦＧ，ＳＧ・・・ゲート層。
ＡＲＹ１〜ＡＲＹ４・・・メモリアレイ、ＷＤ１〜ＷＤ２・・・サブワード線駆動部、ＳＡ１〜ＳＡ２・・・センスアンプ、ＤＮＷ１〜ＤＮＷ５・・・比較的深いＮウェル領域、ＮＷ１〜ＮＷ１６・・・比較的浅いＮウェル領域、ＰＷ１〜ＰＷ１５・・・比較的浅いＰウェル領域、ＭＣ・・・メモリセル、ＰＭＯＳ・・・ＰチャンネルＭＯＳＦＥＴ、ＮＭＯＳ・・・ＮチャンネルＭＯＳＦＥＴ。
Claims (15)
- 第１メインワード線と、前記第１メインワード線に対応して設けられる複数の第１サブワード線と、前記複数の第１サブワード線と交差する複数の第１ビット線と、前記複数の第１サブワード線と前記複数の第１ビット線の交点に設けられる複数の第１メモリセルとを有する第１メモリアレイと、
第２メインワード線と、前記第２メインワード線に対応して設けられる複数の第２サブワード線と、前記複数の第２サブワード線と交差する複数の第２ビット線と、前記複数の第２サブワード線と前記複数の第２ビット線の交点に設けられる複数の第２メモリセルとを有する第２メモリアレイと、
前記複数の第１ビット線と接続され第１方向に延在する第１サブコモンＩＯ線と、
前記複数の第２ビット線と接続され前記第１方向に延在する第２サブコモンＩＯ線と、
前記第１及び第２サブコモンＩＯ線と接続され前記第１方向と交差する第２方向に延在するメインＩＯ線と、
前記複数の第１ビット線の夫々と前記第１サブコモンＩＯ線の間に設けられる複数の第１スイッチ回路と、
前記複数の第２ビット線の夫々と前記第２サブコモンＩＯ線の間に設けられる複数の第２スイッチ回路と、
前記第１サブコモンＩＯ線と前記メインＩＯ線の間に設けられる第３スイッチ回路と、
前記策２サブコモンＩＯ線と前記メインＩＯ線の間に設けられる第４スイッチ回路と、
前記複数の第１及び第２スイッチ回路の導通状態を制御するために夫々に対応して、前記第２方向に延在して設けられる複数のＹ選択線を更に具備し、
前記メインＩＯ線と前記複数のＹ選択線は、同じ配線層で形成され、
前記第１及び第２メインワード線と前記第１及び第２サブコモンＩＯ線は、同じ配線層で形成される半導体装置。 - 請求項１において、
四角形を形成する第１領域及び第２領域と、
前記第１領域と前記第２領域の間に前記第２領域の一辺に沿って設けられ、前記第１方向に長辺を持つ四角形を形成する第３領域と、
前記第２領域の一辺に対向する前記第２領域の他の一辺に沿って設けられ、前記第１方向に長辺を持つ四角形を形成する第４領域と、
前記第１及び第２領域に沿って設けられ、前記第３及び第４領域と交差する領域を有するように前記第２方向に長辺を持つ四角形を形成する第５領域とを具備し、
前記第１領域は、前記第１メモリアレイを含み、
前記第２領域は、前記第２メモリアレイを含み、
前記第３領域は、前記複数の第１ビット線の夫々に対応して設けられ前記複数の第１ビット線から読み出された信号を第１電圧に増幅するための複数の第１センスアンプと、前記複数の第１スイッチ回路と、前記第１サブコモンＩＯ線とを含み、
前記第４領域は、前記複数の第２ビット線の夫々に対応して設けられ前記複数の第２ビット線から読み出された信号を前記第１電圧に増幅するための複数の第２センスアンプと、前記複数の第２スイッチ回路と、前記第２サブコモンＩＯ線とを含み、
前記第５領域は、前記メインＩＯ線を含む半導体装置。 - 請求項２において、
前記第３スイッチ回路は、前記第３領域と前記第５領域とが交差する領域に設けられ、
前記第４スイッチ回路は、前記第４領域と前記第５領域とが交差する領域に設けられる半導体装置。 - 請求項２又は３において、
前記第３領域と前記第５領域とが交差する領域は、前記複数の第１センスアンプに前記第１電圧を供給するための第１センスアンプ駆動回路を含み、
前記第４領域と前記第５領域とが交差する領域は、前記複数の第２センスアンプに前記第１電圧を供給するための第２センスアンプ駆動回路を含む半導体装置。 - 請求項４において、
前記第１センスアンプ駆動回路は、前記複数の第１センスアンプの動作開始時に前記第１電圧より大きい第２電圧を供給し、所定期間経過後、前記第１電圧を供給し、
前記第２センスアンプ駆動回路は、前記複数の第２センスアンプの動作開始時に前記第２電圧を供給し、所定期間経過後、前記第１電圧を供給する半導体装置。 - 請求項１から５のいずれか一つにおいて、
前記第１メインワード線と前記複数の第１サブワード線の夫々の間に設けられた複数の第１サブワード線駆動回路と、
前記第２メインワード線と前記複数の第２サブワード線の夫々の間に設けられた複数の第２サブワード線駆動回路とを更に具備し、
前記複数の第１及び第２サブワード線駆動回路の夫々は、ＣＭＯＳスタティック型駆動回路である半導体装置。 - 請求項１から５のいずれか一つにおいて、
前記複数の第１及び第２スイッチ回路の導通状態を制御するために夫々に対応して設けられる複数のＹ選択線を更に具備し、
前記第１メインワード線と前記複数のＹ選択線は、前記第１メモリアレイ上で交差し、
前記第２メインワード線と前記複数のＹ選択線は、前記第２メモリアレイ上で交差する半導体装置。 - 複数の第１ワード線に対応して設けられる第１メインワード線と、
複数の第２ワード線に対応して設けられる第２メインワード線と、
四角形を形成する第１領域及び第２領域と、
前記第１領域と前記第２領域の間に前記第２領域の一辺に沿って設けられ、前記第１方向に長辺を持つ四角形を形成する第３領域と、
前記第２領域の一辺に対向する前記第２領域の他の―辺に沿って設けられ、前記第１方向に長辺を持つ四角形を形成する第４領域と、
前記第１及び第２領域に沿って設けられ、前記第３及び第４領域と交差する領域を有するように前記第１方向と交差する第２方向に延在する畏辺を持つ四角形を形成する第５領域とを具備し、
前記第１領域は、前記複数の第１ワード線と複数の第１ビット線との交点に設けられた複数の第１メモリセルを有する第１メモリアレイを含み、
前記第２領域は、前記複数の第２ワード線と複数の第２ビット線との交点に設けられた複数の第２メモリセルを有する第２メモリアレイを含み、
前記第３領域は、前記複数の第１ビット線の夫々に対応して設けられ前記複数の第１ビット線から読み出された信号を第１電圧に増幅するための複数の第１センスアンプと、前記第１方向に延在する第１サブコモンＩＯ線と、前記第１サブコモンＩＯ線と前記複数の第１ビット線との間に設けられる複数の第１スイッチ回路とを含み、
前記第４領域は、前記複数の第２ビット線の夫々に対応して設けられ前記複数の第２ビット線に読み出された信号を前記第１電圧に増幅するための複数の第２センスアンプと、前記第１方向に延在する第２サブコモンＩＯ線と、前記第１サブコモンＩＯ線と前記複数の第１ビット線との間に設けられた複数の第２スイッチ回路とを含み、
前記第５領域は、前記第１及び第２サブコモンＩＯ線に接続され前記第２方向に延在するメインＩＯ線と、複数の第１ワード線の夫々と前記第１メインワード線の間に設けられる複数の第１ワード線駆動回路と、複数の第２ワード線の夫々と前記第２メインワード線の間に設けられる複数の第２ワード線駆動回路とを含む半導体装置。 - 請求項８において、
前記第３領域と前記第５領域が交差する領域は、前記第１サブコモンＩＯ線と前記メインＩＯ線との間に設けられる第３スイッチ回路を含み、
前記第４領域と前記第５領域が交差する領域は、前記第２サブコモンＩＯ線と前記メインＩＯ線との間に設けられる第４スイッチ回路を含む半導体装置。 - 請求項８または９において、
前記複数の第１及び第２スイッチ回路の導通状態を制御するために夫々に対応して設けられる複数のＹ選択線を更に具備し、
前記第１メインワード線と前記複数のＹ選択線は、前記第１メモリアレイ上で交差し、
前記第２メインワード線と前記複数のＹ選択線は、前記第２メモリアレイ上で交差する半導体装置。 - 請求項８から１０のいずれか一つにおいて、
前記第３領域と前記第５領域とが交差する領域は、前記複数の第１センスアンプに前記第１電圧を供給するための第１センスアンプ駆動回路を含み、
前記第４領域と前記第５領域とが交差する領域は、前記複数の第２センスアンプに前記第１電圧を供給するための第２センスアンプ駆動回路を含む半導体装置。 - 請求項１１において、
前記第１センスアンプ駆動回路は、前記複数の第１センスアンプの動作開始時に前記第１電圧より大きい第２電圧を供給し、所定期間経過後、前記第１電圧を供給し、
前記第２センスアンプ駆動回路は、前記複数の第２センスアンプの動作開始時に前記第２電圧を供給し、所定期間経過後、前記第１電圧を供給する半導体装置。 - 請求項８から１２のいずれか一つにおいて、
前記半導体装置は、データ入出力回路を具備し、第１負電位が印加されたＰ型半導体基板をその基体とするものであって、
前記第１及び第２メモリアレイ，前記複数の第１及び第２センスアンプ、及び前記複数の第１及び第２サブワード線駆動回路を構成するＮチャンネルＭＯＳＦＥＴは、上記Ｐ型半導体基板内のＰウェル領域に形成され、その他の周辺回路を構成するＮチャンネルＭＯＳＦＥＴは、電源電圧が印加された比較的深いＮウェル領域内の接地電位が印加されたＰウェル領域に形成され、前記データ入出力回路を構成するＮチャンネルＭＯＳＦＥＴは、電源電圧が印加された比較的深いＮウェル領域内の接地電位又は前記第１負電位より絶対値の大きい第２負電位が印加されたＰウェル領域に形成されるものであることを特徴とする半導体装置。 - 請求項８から１２のいずれか一つにおいて、
上記半導体装置は、データ入出力回路を具備し、かつ、接地電位が印加されたＰ型半導体基板をその基体とするものであって、
前記第１及び第２メモリアレイ，前記複数の第１及び第２センスアンプ、及び、前記複数の第１及び第２サブワード線駆動回路を構成するＮチャンネルＭＯＳＦＥＴは、ワード線の選択電位が印加された比較的深いＮウェル領域内の第１負電位が印加されたＰウェル領域に形成され、
その他の周辺回路を構成するＮチャンネルＭＯＳＦＥＴは、上記Ｐ型半導体基板内のＰウェル領域に形成され、上記データ入出力回路を構成するＮチャンネルＭＯＳＦＥＴは、電源電圧が印加された比較的深いＮウェル領域内の接地電位又は、絶対値が前記第１負電位より大きい第２負電位が印加されたＰウェル領域に形成されるものであることを特徴とする半導体装置。 - 請求項８から１２のいずれか一つにおいて、
前記半導体装置は、データ入出力回路を具備し、かつ、接地電位が印加されたＰ型半導体基板をその基体とするものであって、
前記第１及び第２メモリアレイ、及び、前記複数の第１及び第２サブワード線駆動回路を構成するＮチャンネルＭＯＳＦＥＴは、ワード線選択電位が印加された比較的深いＮウェル領域内の第１負電位が印加されたＰウェル領域に形成され、
前記複数の第１及び第２センスアンプ及びその他の周辺回路を構成するＮチャンネルＭＯＳＦＥＴは、前記Ｐ型半導体基板内のＰウェル領域に形成され、前記データ入出力回路を構成するＮチャンネルＭＯＳＦＥＴは、電源電圧が印加された比較的深いＮウェル領域内の接地電位又は絶対値が前記第１負電位より大きい第２負電位が印加されたＰウェル領域に形成されるものであることを特徴とする半導体装置。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33495094A JP3666671B2 (ja) | 1994-12-20 | 1994-12-20 | 半導体装置 |
| TW084112497A TW301726B (ja) | 1994-12-20 | 1995-11-23 | |
| KR1019950051275A KR100401086B1 (ko) | 1994-12-20 | 1995-12-18 | 반도체기억장치 |
| US08/574,104 US5604697A (en) | 1994-12-20 | 1995-12-20 | Semiconductor |
| US08/779,835 US5777927A (en) | 1994-12-20 | 1997-01-07 | Semiconductor memory |
| US08/982,398 US5966341A (en) | 1994-12-20 | 1997-12-02 | Semiconductor memory |
| US09/974,962 USRE38944E1 (en) | 1994-12-20 | 2001-10-12 | Semiconductor memory |
| US11/176,881 USRE40356E1 (en) | 1994-12-20 | 2005-07-08 | Large-capacity semiconductor memory with improved layout for sub-amplifiers to increase operational speed |
| US11/759,345 USRE41379E1 (en) | 1994-12-20 | 2007-06-07 | Large-Capacity semiconductor memory with improved layout for sub-amplifiers to increase operational speed |
| US11/759,316 USRE42659E1 (en) | 1994-12-20 | 2007-06-07 | Large-capacity semiconductor memory with improved layout for sub-amplifiers to increase speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33495094A JP3666671B2 (ja) | 1994-12-20 | 1994-12-20 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004160021A Division JP4236045B2 (ja) | 2004-05-28 | 2004-05-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08181292A JPH08181292A (ja) | 1996-07-12 |
| JP3666671B2 true JP3666671B2 (ja) | 2005-06-29 |
Family
ID=18283056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33495094A Expired - Lifetime JP3666671B2 (ja) | 1994-12-20 | 1994-12-20 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (7) | US5604697A (ja) |
| JP (1) | JP3666671B2 (ja) |
| KR (1) | KR100401086B1 (ja) |
| TW (1) | TW301726B (ja) |
Families Citing this family (59)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3666671B2 (ja) | 1994-12-20 | 2005-06-29 | 株式会社日立製作所 | 半導体装置 |
| JP3869045B2 (ja) * | 1995-11-09 | 2007-01-17 | 株式会社日立製作所 | 半導体記憶装置 |
| US5985709A (en) * | 1996-04-16 | 1999-11-16 | United Microelectronics Corp. | Process for fabricating a triple-well structure for semiconductor integrated circuit devices |
| KR100203145B1 (ko) * | 1996-06-29 | 1999-06-15 | 김영환 | 반도체 메모리 소자의 뱅크 분산 방법 |
| JPH1040685A (ja) * | 1996-07-23 | 1998-02-13 | Mitsubishi Electric Corp | 同期型記憶装置および同期型記憶装置におけるデータ読み出し方法 |
| DE69632271T2 (de) * | 1996-10-28 | 2005-04-21 | Mitsubishi Electric Corp | Integrierte speicherschaltungsanordnung mit logischer schaltungskompatibler struktur |
| US5790467A (en) * | 1996-11-25 | 1998-08-04 | Texas Instruments Incorporated | Apparatus and method for a direct-sense sense amplifier with a single read/write control line |
| JPH10162577A (ja) * | 1996-12-02 | 1998-06-19 | Toshiba Corp | 半導体記憶装置及びデータ書き込み方法 |
| JP2976912B2 (ja) * | 1997-01-13 | 1999-11-10 | 日本電気株式会社 | 半導体記憶装置 |
| JP3016373B2 (ja) * | 1997-04-24 | 2000-03-06 | 日本電気株式会社 | 半導体記憶装置 |
| AU7706198A (en) * | 1997-05-30 | 1998-12-30 | Micron Technology, Inc. | 256 meg dynamic random access memory |
| JP4534163B2 (ja) * | 1997-06-16 | 2010-09-01 | エルピーダメモリ株式会社 | 半導体集積回路装置 |
| JP3722619B2 (ja) * | 1997-07-10 | 2005-11-30 | 沖電気工業株式会社 | メモリ装置及びそのアクセス制御方法 |
| JP3853513B2 (ja) | 1998-04-09 | 2006-12-06 | エルピーダメモリ株式会社 | ダイナミック型ｒａｍ |
| KR100283907B1 (ko) * | 1998-12-09 | 2001-03-02 | 김영환 | 서브워드라인 구동회로를 구비한 반도체 메모리 |
| JP3838607B2 (ja) * | 1999-03-17 | 2006-10-25 | 松下電器産業株式会社 | 半導体集積回路装置 |
| JP3459192B2 (ja) * | 1999-03-26 | 2003-10-20 | 沖電気工業株式会社 | 半導体集積回路 |
| JP3633354B2 (ja) * | 1999-03-29 | 2005-03-30 | 株式会社日立製作所 | 半導体装置 |
| KR100316713B1 (ko) * | 1999-06-26 | 2001-12-12 | 윤종용 | 반도체 메모리 장치 및 이에 적합한 구동신호 발생기 |
| JP2001118999A (ja) * | 1999-10-15 | 2001-04-27 | Hitachi Ltd | ダイナミック型ｒａｍと半導体装置 |
| JP4427847B2 (ja) * | 1999-11-04 | 2010-03-10 | エルピーダメモリ株式会社 | ダイナミック型ｒａｍと半導体装置 |
| KR100313087B1 (ko) * | 1999-12-21 | 2001-11-07 | 박종섭 | 복합 메모리 소자의 워드라인 구동회로 |
| JP2001357670A (ja) * | 2000-04-14 | 2001-12-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100378685B1 (ko) * | 2000-12-29 | 2003-04-07 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그의 센스 앰프 제어 회로 |
| DE10132849A1 (de) | 2001-07-06 | 2003-01-23 | Infineon Technologies Ag | Halbleiterspeichereinrichtung |
| JP2003197769A (ja) * | 2001-12-21 | 2003-07-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP4328495B2 (ja) * | 2002-05-23 | 2009-09-09 | エルピーダメモリ株式会社 | 半導体メモリ装置 |
| JP4397166B2 (ja) * | 2003-01-28 | 2010-01-13 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| KR100620658B1 (ko) * | 2004-05-17 | 2006-09-14 | 주식회사 하이닉스반도체 | 나노 튜브 셀 및 그 나노 튜브 셀과 이중 비트라인 센싱구조를 갖는 셀 어레이 회로 |
| US7161823B2 (en) * | 2004-06-03 | 2007-01-09 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of arranging signal and power lines thereof |
| KR100642636B1 (ko) * | 2004-07-30 | 2006-11-10 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 라인 배치 방법 |
| KR100615575B1 (ko) * | 2004-09-10 | 2006-08-25 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 배치 방법 |
| US7359280B2 (en) * | 2005-01-24 | 2008-04-15 | Samsung Electronics Co., Ltd. | Layout structure for sub word line drivers and method thereof |
| US7054219B1 (en) * | 2005-03-31 | 2006-05-30 | Matrix Semiconductor, Inc. | Transistor layout configuration for tight-pitched memory array lines |
| US7499307B2 (en) * | 2005-06-24 | 2009-03-03 | Mosys, Inc. | Scalable embedded DRAM array |
| US7274618B2 (en) * | 2005-06-24 | 2007-09-25 | Monolithic System Technology, Inc. | Word line driver for DRAM embedded in a logic process |
| KR100660871B1 (ko) * | 2005-07-15 | 2006-12-26 | 삼성전자주식회사 | 연결된 비트라인을 구비하는 반도체 메모리 장치 및 데이터쉬프팅 방법 |
| US7477075B2 (en) * | 2006-05-05 | 2009-01-13 | International Business Machines Corporation | CMOS output driver using floating wells to prevent leakage current |
| JP2006270126A (ja) * | 2006-06-22 | 2006-10-05 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| JP2006313620A (ja) * | 2006-06-22 | 2006-11-16 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置の駆動方法 |
| KR100734323B1 (ko) * | 2006-06-28 | 2007-07-02 | 삼성전자주식회사 | 분산 배치된 데이터 입출력 라인들을 가지는 반도체 메모리장치 |
| US8558349B2 (en) * | 2006-08-11 | 2013-10-15 | System General Corp. | Integrated circuit for a high-side transistor driver |
| US7447071B2 (en) * | 2006-11-08 | 2008-11-04 | Atmel Corporation | Low voltage column decoder sharing a memory array p-well |
| JP2009016809A (ja) * | 2007-06-07 | 2009-01-22 | Toshiba Corp | 半導体記憶装置 |
| KR101330710B1 (ko) * | 2007-11-01 | 2013-11-19 | 삼성전자주식회사 | 플래시 메모리 장치 |
| JP2011048876A (ja) * | 2009-08-27 | 2011-03-10 | Renesas Electronics Corp | 半導体記憶装置及びその制御方法 |
| JP2011096327A (ja) * | 2009-10-30 | 2011-05-12 | Elpida Memory Inc | 半導体装置 |
| US8737157B2 (en) * | 2010-05-05 | 2014-05-27 | Micron Technology, Inc. | Memory device word line drivers and methods |
| KR20110131721A (ko) | 2010-05-31 | 2011-12-07 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US8692333B2 (en) * | 2010-08-12 | 2014-04-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device for word line driver with efficient routing of conductor for decreased gate resistance |
| KR20180096824A (ko) | 2011-07-29 | 2018-08-29 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 및 반도체 장치의 제조 방법 |
| US9147473B2 (en) | 2013-08-01 | 2015-09-29 | Micron Technology, Inc. | Apparatuses and methods for driving a voltage of a wordline of a memory |
| JP2015038801A (ja) * | 2014-09-29 | 2015-02-26 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置 |
| US10032505B2 (en) | 2015-07-13 | 2018-07-24 | International Business Machines Corporation | Dynamic random access memory with pseudo differential sensing |
| US9552869B1 (en) | 2016-01-25 | 2017-01-24 | International Business Machines Corporation | Random access memory with pseudo-differential sensing |
| US9779796B1 (en) | 2016-09-07 | 2017-10-03 | Micron Technology, Inc. | Redundancy array column decoder for memory |
| US10347322B1 (en) * | 2018-02-20 | 2019-07-09 | Micron Technology, Inc. | Apparatuses having memory strings compared to one another through a sense amplifier |
| DE102020105669A1 (de) | 2019-12-31 | 2021-07-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrierte schaltung |
| CN113129944B (zh) * | 2019-12-31 | 2025-03-14 | 台湾积体电路制造股份有限公司 | 集成电路及其方法 |
Family Cites Families (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960003526B1 (ko) | 1992-10-02 | 1996-03-14 | 삼성전자주식회사 | 반도체 메모리장치 |
| US5448520A (en) * | 1981-05-13 | 1995-09-05 | Hitachi, Ltd. | Semiconductor memory |
| EP0101884A3 (en) * | 1982-07-21 | 1987-09-02 | Hitachi, Ltd. | Monolithic semiconductor memory |
| US4658377A (en) * | 1984-07-26 | 1987-04-14 | Texas Instruments Incorporated | Dynamic memory array with segmented bit lines |
| US5172335A (en) | 1987-02-23 | 1992-12-15 | Hitachi, Ltd. | Semiconductor memory with divided bit load and data bus lines |
| US5140550A (en) * | 1987-03-16 | 1992-08-18 | Hitachi Ltd. | Semiconductor memory device |
| JP3016392B2 (ja) | 1987-08-28 | 2000-03-06 | 株式会社日立製作所 | スタティック型ｒａｍ |
| JP2654548B2 (ja) * | 1987-10-02 | 1997-09-17 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH01245489A (ja) * | 1988-03-25 | 1989-09-29 | Hitachi Ltd | 半導体記憶装置 |
| JPH0218785A (ja) * | 1988-07-05 | 1990-01-23 | Hitachi Ltd | 半導体記憶装置 |
| JP2934448B2 (ja) | 1989-03-20 | 1999-08-16 | 株式会社日立製作所 | 半導体集積回路 |
| US5262999A (en) | 1988-06-17 | 1993-11-16 | Hitachi, Ltd. | Large scale integrated circuit for low voltage operation |
| JPH0758593B2 (ja) | 1988-07-06 | 1995-06-21 | 松下電器産業株式会社 | センスアップ回路 |
| JP2735256B2 (ja) | 1988-11-24 | 1998-04-02 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
| JPH0817035B2 (ja) * | 1988-12-09 | 1996-02-21 | 三菱電機株式会社 | 半導体メモリ装置 |
| JP2825291B2 (ja) | 1989-11-13 | 1998-11-18 | 株式会社東芝 | 半導体記憶装置 |
| JPH0676291B2 (ja) * | 1990-06-26 | 1994-09-28 | 照雄 土居 | 農園芸用殺虫殺菌剤 |
| KR100201980B1 (ko) * | 1990-05-14 | 1999-06-15 | 스즈키 진이치로 | 반도체집적회로 |
| JP3024687B2 (ja) * | 1990-06-05 | 2000-03-21 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH04362592A (ja) * | 1991-06-08 | 1992-12-15 | Hitachi Ltd | 半導体記憶装置 |
| KR940007639B1 (ko) * | 1991-07-23 | 1994-08-22 | 삼성전자 주식회사 | 분할된 입출력 라인을 갖는 데이타 전송회로 |
| JP3283547B2 (ja) * | 1991-08-29 | 2002-05-20 | 株式会社日立製作所 | 半導体メモリ装置 |
| JPH0562467A (ja) | 1991-09-05 | 1993-03-12 | Hitachi Ltd | センスアンプ駆動回路 |
| JP2968134B2 (ja) * | 1991-11-27 | 1999-10-25 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2775552B2 (ja) | 1991-12-26 | 1998-07-16 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2867774B2 (ja) | 1992-01-06 | 1999-03-10 | 日本電気株式会社 | 半導体メモリ装置 |
| JP3279681B2 (ja) * | 1992-09-03 | 2002-04-30 | 株式会社日立製作所 | 半導体装置 |
| JPH06203597A (ja) * | 1992-09-25 | 1994-07-22 | Nec Corp | ダイナミックｒａｍ |
| US5406526A (en) | 1992-10-01 | 1995-04-11 | Nec Corporation | Dynamic random access memory device having sense amplifier arrays selectively activated when associated memory cell sub-arrays are accessed |
| JPH06195966A (ja) | 1992-10-01 | 1994-07-15 | Nec Corp | 半導体メモリ |
| JPH0831573B2 (ja) | 1992-10-01 | 1996-03-27 | 日本電気株式会社 | ダイナミックｒａｍ |
| JP3400824B2 (ja) * | 1992-11-06 | 2003-04-28 | 三菱電機株式会社 | 半導体記憶装置 |
| US5301143A (en) | 1992-12-31 | 1994-04-05 | Micron Semiconductor, Inc. | Method for identifying a semiconductor die using an IC with programmable links |
| JP3813638B2 (ja) * | 1993-01-14 | 2006-08-23 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
| JP3476231B2 (ja) | 1993-01-29 | 2003-12-10 | 三菱電機エンジニアリング株式会社 | 同期型半導体記憶装置および半導体記憶装置 |
| JP3244340B2 (ja) * | 1993-05-24 | 2002-01-07 | 三菱電機株式会社 | 同期型半導体記憶装置 |
| JPH07135301A (ja) | 1993-09-16 | 1995-05-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3666671B2 (ja) | 1994-12-20 | 2005-06-29 | 株式会社日立製作所 | 半導体装置 |
| JP4768163B2 (ja) * | 2001-08-03 | 2011-09-07 | 富士通セミコンダクター株式会社 | 半導体メモリ |
-
1994
- 1994-12-20 JP JP33495094A patent/JP3666671B2/ja not_active Expired - Lifetime
-
1995
- 1995-11-23 TW TW084112497A patent/TW301726B/zh not_active IP Right Cessation
- 1995-12-18 KR KR1019950051275A patent/KR100401086B1/ko not_active IP Right Cessation
- 1995-12-20 US US08/574,104 patent/US5604697A/en not_active Expired - Lifetime
-
1997
- 1997-01-07 US US08/779,835 patent/US5777927A/en not_active Expired - Lifetime
- 1997-12-02 US US08/982,398 patent/US5966341A/en not_active Ceased
-
2001
- 2001-10-12 US US09/974,962 patent/USRE38944E1/en not_active Expired - Lifetime
-
2005
- 2005-07-08 US US11/176,881 patent/USRE40356E1/en not_active Expired - Lifetime
-
2007
- 2007-06-07 US US11/759,316 patent/USRE42659E1/en not_active Expired - Lifetime
- 2007-06-07 US US11/759,345 patent/USRE41379E1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| TW301726B (ja) | 1997-04-01 |
| USRE40356E1 (en) | 2008-06-03 |
| US5966341A (en) | 1999-10-12 |
| US5604697A (en) | 1997-02-18 |
| KR960025724A (ko) | 1996-07-20 |
| USRE42659E1 (en) | 2011-08-30 |
| KR100401086B1 (ko) | 2004-03-06 |
| USRE41379E1 (en) | 2010-06-15 |
| JPH08181292A (ja) | 1996-07-12 |
| USRE38944E1 (en) | 2006-01-24 |
| US5777927A (en) | 1998-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3666671B2 (ja) | 半導体装置 | |
| US6339358B1 (en) | Semiconductor integrated circuit | |
| KR100499452B1 (ko) | 다이나믹형메모리 | |
| JP2000187985A (ja) | 半導体記憶装置 | |
| KR20010094995A (ko) | 반도체 집적회로 | |
| US5453950A (en) | Five transistor memory cell with shared power line | |
| JP2001102464A (ja) | グローバルビット線を有するスタティックランダムアクセスメモリ | |
| JP4245147B2 (ja) | 階層ワード線方式の半導体記憶装置と、それに使用されるサブワードドライバ回路 | |
| JP3763433B2 (ja) | 半導体集積回路装置 | |
| JP3633354B2 (ja) | 半導体装置 | |
| US7489581B2 (en) | Semiconductor memory | |
| JP4236045B2 (ja) | 半導体装置 | |
| JP2003234418A (ja) | 半導体記憶装置 | |
| JP4485551B2 (ja) | 半導体装置 | |
| JPH11265577A (ja) | 半導体記憶装置 | |
| JPH07169261A (ja) | 半導体記憶装置 | |
| JP2000036193A (ja) | 半導体集積回路装置 | |
| JP2001024168A (ja) | 半導体記憶装置 | |
| JP2007109325A (ja) | 半導体メモリデバイス | |
| US20250069647A1 (en) | Semiconductor device having array control circuit controlling sense amplifiers | |
| JPH11328953A (ja) | 半導体記憶装置 | |
| JPH10275469A (ja) | 半導体記憶装置 | |
| JP2000036195A (ja) | ダイナミック型ｒａｍ | |
| JPH1021685A (ja) | 半導体記憶装置 | |
| JPH06139774A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040330 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040528 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20041213 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20041213 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050331 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050331 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090415 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090415 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100415 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100415 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100415 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110415 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120415 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120415 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130415 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130415 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140415 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |