JP4534163B2 - 半導体集積回路装置 - Google Patents

Description

この発明は、半導体集積回路装置に関し、主としてダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）における電源供給技術に利用して有効な技術に関するものである。

ダイナミック型ＲＡＭにおけるメモリセルの情報保持時間を長くするためには基板の不純物濃度を薄くし、アドレス選択ＭＯＳＦＥＴのソース，ドレイン拡散層と基板との間にできるｐｎ接合の電界を小さくする必要がある。このように基板の不純物濃度を低くすると、上記ＭＯＳＦＥＴのしきい値電圧が低くなり、ゲート電圧が接地電位のような非選択レベルにした場合のソース，ドレイン間のリーク電流が増加してしまう。このため、ゲートが接続されたワード線の非選択レベルを負電圧にすることが提案されている。この負電圧は、チャージポンプ回路を使用し、それを安定化するためにレベルセンサにより発振回路を間欠的に動作するよう制御するものである。このようにワード線の非選択レベルを負の電圧にし、情報保持時間の改善を図るようにしたダイナミック型ＲＡＭの例として、特開平２−５２９０号公報、特開平６−２５５５６６号公報、特開平７−５７４６１号公報及び特開平７−３０７０９１号公報がある。
特開平２−５２９０号公報 特開平６−２５５５６６号公報 特開平７−５７４６１号公報 特開平７−３０７０９１号公報

基板電圧は、ビット線やワード線との容量結合により、ビット線やワード線が選択レベルと非選択レベルとの間でレベル変化する際に１０％〜３０％のように比較的大きな電位変動が生じてしまう。したがって、チャージポンプ回路で基板電圧に供給される負のバックバイアス電圧を上記ワード線の非選択レベルに利用しようとすると、上記容量結合とともに上記ワード線の選択レベルを非選択レベルに引き抜くための電流によって放電が行われてしまい、ワード線の非選択レベルが一時的に不足して情報保持特性を悪化させる大きな原因になることが判明した。そこで、安定的に動作する内部電源回路の改良を図ることを考えた。

この発明は、安定的に動作する内部電源回路を備えた半導体集積回路装置を提供することを目的としている。この発明は、大記憶容量化を図りつつ、情報保持特性の改善を図ったダイナミック型ＲＡＭを含む半導体集積回路装置を提供することを他の目的としている。この発明は、信頼性と動作の高速化と低消費電力化を実現した半導体集積回路装置を提供することを更に他の目的としている。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。半導体集積回路装置は、外部端子から供給された外部電源電圧で動作し、前記外部電源電圧と同じ極性で前記外部電源電圧よりも絶対値的に大きな第１の内部電圧と、前記外部電源電圧と同じ極性で前記外部電源電圧よりも絶対値的に大きく前記第１の内部電圧よりも絶対値的に小さな第２の内部電圧とを発生する第１電源回路と、前記外部電源電圧で動作し、前記外部電源電圧と異なる極性で前記外部電源電圧よりも絶対値的に大きな第３の内部電圧と、前記外部電源電圧と異なる極性で前記外部電源電圧よりも絶対値的に大きく前記第３の内部電圧よりも絶対値的に小さな第４の内部電圧とを発生する第２電源回路と、上記第１及び第２電源回路で形成された第２と第４の内部電圧が印加される内部回路とを備える。前記第１の内部電圧は、上記内部回路を構成する素子が形成されるＰ型のウェル領域が形成されるＮ型のウェル領域に印加されるものである。前記第３の内部電圧は、上記内部回路を構成する素子が形成される上記Ｐ型のウェル領域に与えられる基板バックバイアス電圧としても用いられるものである。

安定的に動作する内部電源回路を備えた半導体集積回路装置を得ることができる。

図１と図２には、この発明に係るダイナミック型ＲＡＭの一部一実施例の概略回路図が示されている。図１には、そのうちのメモリアレイ部が示され、図２には電源回路が示されている。ダイナミック型ＲＡＭを構成するアドレスやデータの入出力インターフェイス、カラム系の選択回路及び制御回路等は省略されている。

図１において、ダイナミック型メモリセルは、代表として例示的に示されている１つのメモリアレイＭＡＣに設けられたワード線Ｗ１〜Ｗ３…Ｗｎと、２対の相補ビット線ｂｉｔ，／ｂｉｔのうちの一方ｂｉｔ又は／ｂｉｔの間に設けられた８つが代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓから構成される。アドレス選択ＭＯＳＦＥＴＱｍのゲートは、対応するワード線Ｗ１等に接続され、このＭＯＳＦＥＴＱｍのドレインが対応するビット線ｂｉｔ等に接続され、ソースに記憶キャパシタＣｓが接続される。記憶キャパシタＣｓの他方の電極は共通化されてプレート電圧が与えられる。

この実施例のダイナミック型ＲＡＭにおいては、上記ワード線Ｗ１等の選択レベルは、上記ビット線ｂｉｔ等のハイレベルに対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧ＶＣＨとされる。そして、上記ワード線の非選択レベルは、回路の接地電位ＶＳＳに対して低くされた負電圧ＶＮＮとされる。

後述するセンスアンプを内部降圧電圧ＶＤＬで動作させるようにした場合、次に説明するセンスアンプＳＡにより増幅されてビット線に与えられる上記ハイレベルは、上記内部電圧ＶＤＬに対応したレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧ＶＣＨは、ＶＤＬ＋Ｖthのような高電圧にされる。センスアンプＳＡの入出力ノードは、上記一対の相補ビット線ｂｉｔと／ｂｉｔに接続される。上記相補ビット線ｂｉｔと／ｂｉｔは、同図に示すように平行に延長するように配置され、容量バランス等をとるために必要に応じて適宜に交差させられる。かかる相補ビット線ｂｉｔと／ｂｉｔは、上記センスアンプがシェアードセンス方式をとるときには、シェアードスイッチＭＯＳＦＥＴによりセンスアンプＳＡの単位回路の入出力ノードと接続される。

センスアンプＳＡの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ４，Ｑ５及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ６，Ｑ７から構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ４とＱ５のソースは共通ソース線に接続され、かかる共通ソース線にはセンスアンプの動作タイミングにおいてＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ８を介して回路の接地電位ＶＳＳが供給される。Ｐチャンネル型ＭＯＳＦＥＴＱ６とＱ７のソースは、共通ソース線に接続され、かかる共通ソース線にはセンスアンプの動作タイミングにおいてＰチャンネル型のパワースイッチＭＯＳＦＥＴＱ９を介して上記内部降圧電圧ＶＤＬが供給される。

特に制限されないが、上記センスアンプのハイレベル側の動作電圧は、センスアンプの高速動作を図るために、増幅動作開始からビット線の増幅信号が上記電圧ＶＤＬに到達する前の間にＶＣＨのような高電圧を一時的に供給するというオーバードライブとするものであってもよい。つまり、上記ＭＯＳＦＥＴＱ９と並列にＰチャンネル型ＭＯＳＦＥＴを設けて、かかるＰチャンネル型ＭＯＳＦＥＴをセンスアンプの増幅動作の開始時に一時的にオン状態にして上記高電圧ＶＣＨを供給するようにすればよい。

上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるイコライズＭＯＳＦＥＴＱ１と、相補ビット線ｂｉｔ，／ｂｉｔにハーフプリチャージ電圧ＶＤＬ／２を供給するスイッチＭＯＳＦＥＴＱ２とＱ３からなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ１〜Ｑ３のゲートは、共通にイコライズ（又はプリチャージ）信号ＥＱが供給される。このイコライズ信号ＥＱを形成するドライバ回路は、上記ワード線Ｗ１〜Ｗ３…Ｗｎを駆動するワードドライバＷＤ１等と同じく、選択レベルをＶＣＨとし、非選択レベルをＶＮＮのような負電圧とするものである。

これに対して、上記センスアンプＳＡに回路の接地電位を供給するパワースイッチＭＯＳＦＥＴＱ８を駆動するドライバＳＡＮＤは、上記内部電圧ＶＤＬと上記負電圧ＶＮＮで動作して、内部降圧電圧のようなハイレベルと、負電圧ＶＮＮのようなロウレベルからなる駆動動信号ＳＡＮを形成する。上記センスアンプＳＡに内部降圧電圧ＶＤＬを供給するパワースイッチＭＯＳＦＥＴＱ９を駆動するドライバＳＡＰＤは、上記高電圧ＶＣＨのようなハイレベルと回路の接地電位ＶＳＳのようなロウレベルからなる駆動信号ＳＡＰを形成する。

特に制限されないが、メモリアレイＭＡＣが形成されるＰ型ウェル領域には、上記負電圧ＶＮＮより低い電位にされた基板電圧ＶＢＢが印加され、上記Ｐ型ウェル領域が形成される深い深さのＮ型ウェル領域と結合され、上記センスアンプを構成するＰチャンネル型ＭＯＳＦＥＴが形成されるＮ型ウェル領域には、上記高電圧ＶＣＨより高い電圧にされた高電圧ＶＰＰが印加される。上記電圧ＶＢＢと電圧ＶＰＰとは、後述するようにそれぞれチャージポンプ回路により形成されるものである。

上記ワード線Ｗ１等の選択信号を形成するＸデコーダＸＤＥＣとワードドライバＷＤ、アレイコントロール回路ＡＣに含まれ、上記プリチャージ信号ＥＱを形成するドライバ、及びセンスアンプの駆動信号を形成するドライバＳＡＮＤ，ＳＡＮＰには、上記動作電圧としてＶＣＨ、ＶＤＬ、ＶＳＳ，ＶＮＮが供給され、これらの各ドライバを構成するＰチャンネル型ＭＯＳＦＥＴが形成されるＮ型ウェル領域にはバイアス電圧として高電圧ＶＣＰＰが印加され、Ｎチャンネル型ＭＯＳＦＥＴが形成されるＰ型ウェル領域又はＰ型基板には負電圧ＶＢＢが印加される。

図２において、高電圧ＶＰＰは、高電圧発生回路ＶＰＰＧにより形成される。上記高電圧発生回路ＶＰＰＧは、発振回路１とチャージポンプ回路（Charge pump circuit)２と、レベルセンサ（Level Sensor) ３とにより構成され、チャージポンプ回路２は、発振回路１で形成された発振パルスを受けて、チャージポンプ動作によって高電圧を発生させる。この高電圧ＶＰＰが所望の高電圧に安定化させるよう上記レベルセンサ３によりレベルセンス動作を行い、上記発振回路１の動作を間欠的に制御する。つまり、高電圧ＶＰＰが所望の高電圧に到達すると発振動作を停止させ、高電圧ＶＰＰが低下すると上記発振回路１を動作させるようにするものである。

上記高電圧ＶＰＰは、上記ワード線Ｗ１等の選択レベルに対応した高電圧ＶＣＨに対して高い電圧に設定される。例えば、図３の動作波形図に示すように、ワード線の選択電圧ＶＣＨを２．２５Ｖに設定したなら、上記高電圧ＶＰＰは２．６Ｖのような高い電圧に設定される。上記必要な電圧ＶＣＨに対して余分に高い電圧を形成しておいて、かかる高い電圧ＶＰＰに基づいて基準電圧発生回路ＲＧＦＰを動作させる。この基準電圧発生回路ＲＧＦＰは、定電流ＩｐをＰチャンネル型ＭＯＳＦＥＴＱ１０とＱ１１からなる電流ミラー回路を介して上記内部電圧ＶＤＬ（又は外部電源電圧Ｖext ）を基準にした抵抗Ｒｐに流して、上記アドレス選択用ＭＯＳＦＥＴＱｍのしきい値電圧Ｖthに相当する電圧を発生させる。これにより、基準電圧ＶＲＨは上記ＶＤＬ（又はＶext ）＋Ｖthに対応された電圧とされる。

定電圧発生回路ＲＧＰは、上記高電圧ＶＰＰと内部高電圧ＶＣＨとの間に設けられた可変抵抗素子としてのＰチャンネル型ＭＯＳＦＥＴＱ１２と、上記基準電圧ＶＲＨと上記内部高電圧ＶＣＨとを受ける差動増幅回路４とにより構成され、上記差動増幅回路４の出力信号が上記ＭＯＳＦＥＴＱ１２のゲートに供給される。基準電圧ＶＲＨに対して上記内部高電圧ＶＣＨが低くなろうとすると、ロウレベルに変化する信号を形成して上記ＭＯＳＦＥＴＱ１２の抵抗値を小さくして両者を一致させ、逆に、基準電圧ＶＲＨに対して上記内部高電圧ＶＣＨが高くなろうとすると、ハイレベルに変化する信号を形成して上記ＭＯＳＦＥＴＱ１２の抵抗値を大きくして両者を一致させるように制御する。

負電圧ＶＢＢは、負電圧発生回路ＶＢＢＧにより形成される。上記負電圧発生回路ＶＢＢＧは、上記のような発振回路６及びネガティブチャージポンプ回路（Negative Charge pump circuit) ７と、レベルセンサ（Level Sensor) ８とにより構成され、チャージポンプ回路７は、上記発振回路６で形成された発振パルスを受けて、チャージポンプ動作によって負電圧を発生させる。この負電圧ＶＢＢが所望の負電圧に安定化させるよう上記レベルセンサ８によりレベルセンス動作を行い、上記発振回路６の動作を間欠的に制御する。つまり、負電圧ＶＢＢが所望の負電圧に到達すると発振動作を停止させ、負電圧が絶対値的に低下すると上記発振回路６を再び動作させるようにするものである。

上記負電圧ＶＢＢは、上記ワード線Ｗ１等の非選択レベルに対応した負電圧ＶＮＮに対して絶対値的に大きな電圧に設定される。例えば、図３の動作波形図に示すように、ワード線の非選択電圧ＶＮＮを−０．７５Ｖに設定したなら、上記負電圧ＶＢＢは−１．１Ｖのような絶対値的に大きな電圧に設定される。上記必要な電圧ＶＮＮに対して余分に負方向に大きな電圧を形成しておいて、かかる負電圧ＶＢＢに基づいて上記の同様に基準電圧発生回路ＲＧＦＮを動作させる。この基準電圧発生回路ＲＧＦＮは、定電流ＩｎをＮチャンネル型ＭＯＳＦＥＴＱ１３とＱ１４からなる電流ミラー回路を介して回路の接地電位ＶＳＳを基準にした抵抗Ｒｎに流して、上記アドレス選択用ＭＯＳＦＥＴＱｍのゲート，ソース間に印加させる逆バイアス電圧ＶＲＮを発生させる。この実施例では、上記のように電圧ＶＲＮを−０．７５Ｖのような負電圧とするものである。

定電圧発生回路ＲＧＮは、上記負電圧ＶＢＢと上記内部負電圧ＶＮＮとの間に設けられた可変抵抗素子としてのＮチャンネル型ＭＯＳＦＥＴＱ１５と、上記基準電圧ＶＲＮと上記内部負電圧ＶＮＮとを受ける差動増幅回路９とにより構成され、上記差動増幅回路９の出力信号が上記ＭＯＳＦＥＴＱ１５のゲートに供給される。基準電圧ＶＲＮに対して上記内部高電圧ＶＮＮが絶対値的に小さくろうとすると、ハイレベルに変化する信号を形成して上記ＭＯＳＦＥＴＱ１５の抵抗値を小さくして両者を一致させ、逆に、基準電圧ＶＲＮに対して上記内部負電圧ＶＮＮが絶対値的に大きくなろうとすると、ロウレベルに変化する信号を形成して上記ＭＯＳＦＥＴＱ１５の抵抗値を大きくして両者を一致させるように制御するものである。

定電圧発生回路（Voltage regurator)５は、外部端子から供給された外部電圧Ｖext を受けて、上記定電圧発生回路ＲＧＰと同様な回路により上記内部降圧電圧ＶＤＬを発生させるものである。この定電圧発生回路５は、必ずしも必要とされるものではない。上記センスアンプやアドレス選択回路等の周辺回路は、外部端子から供給される外部電圧Ｖext により動作させるようにするものであってもよい。この場合には、上記のようにかかる外部電圧Ｖext を基準にして上記内部高電圧ＶＣＨのレベルが形成されるものである。上記定電圧発生回路５を設けた場合でも、この定電圧ＶＤＬは上記センスアンプの動作電圧として用い、アドレスバッファやアドレスデコーダ等の内部回路を上記外部電圧Ｖext により動作させるようにしてもよい。

上記のようなチャージポンプ回路２又は７で形成された電圧ＶＰＰやＶＢＢは、寄生容量等に蓄積された電荷に保持されており、例えばワード線を非選択レベルから選択レベルに切り換えるとき、あるいはその逆に選択レベルから非選択レベルに切り換えるときに、多数のメモリセルが接続されることにより比較的大きな寄生容量を持つワード線のチャージアップ又はディスチャージさせるための電流によって前述のように大きく変動する。このような電圧変動を見込んで、上記ワード線の選択レベルや非選択レベルを設定すると、ワード線に接続されるアドレス選択用ＭＯＳＦＥＴのゲート絶縁膜や、上記ワード線を駆動するワードドライバを構成する出力ＭＯＳＦＥＴのゲート絶縁膜に上記レベル変動分を見込んだ分だけ大きな電圧が印加されることに応じた高耐圧化を施す必要がある。

これに対して、本願発明では上記のような定電圧回路ＲＧＰやＲＧＮを介して上記ワード線の選択レベル、非選択レベルを形成するようにすると、上記のようにワード線を非選択レベルから選択レベルに切り換えるとき、あるいはその逆に選択レベルから非選択レベルに切り換えるときに、多数のメモリセルが接続されることにより比較的大きな寄生容量を持つワード線のチャージアップ又はディスチャージさせるための電流によって上記同様にＶＰＰとＶＢＢは変動するが、上記定電圧回路ＲＧＰやＲＧＮの可変抵抗としてのＭＯＳＦＥＴＱ１２とＱ１５の抵抗値が変化してその電圧変動を吸収してしまうことになるため、ほぼ一定の電圧ＶＣＨとＶＮＮを確保することができる。

上記内部高電圧ＶＣＨと上記高電圧ＶＰＰの電圧差及び上記内部負電圧ＶＮＮと上記負電圧ＶＢＢとの電圧差は、それぞれ上記ワード線の駆動電流に対応したチャージポンプ回路２と７の出力電圧変動を補うように形成するものである。これにより、ワードドライバＷＤの出力ＭＯＳＦＥＴやメモリセルのアドレス選択ＭＯＳＦＥＴのゲート絶縁膜に印加される電圧は、上記安定化された電圧ＶＣＨやＶＮＮで決まる比較的小さな電圧となり、上記のような電圧変動を見込んだ余分な高耐圧化を施す必要がなくなる。

図３には、この発明に係るダイナミック型ＲＡＭの概略動作を説明するための波形図が示されている。同図においては、主にメモリセルの選択動作が示されている。上記イコライズ信号ＥＱは、メモリセルが情報保持状態では上記内部高電圧ＶＣＨのようなハイレベルにされている。これにより、上記ＭＯＳＦＥＴＱ１〜Ｑ３をオン状態にし、相補ビット線ｂｉｔ，／ｂｉｔを短絡するとともに上記ハーフプリチャージ電圧ＶＤＬ／２を供給する。上記相補ビット線ｂｉｔ，／ｂｉｔはハーフプリチャージ電圧ＶＤＬ／２にされるので、イコライズ信号ＥＱのレベルはＶＤＬのような低い電位でも動作そのものについては問題ないが、この実施例のように内部高電圧ＶＣＨを用いることにより、上記ＭＯＳＦＥＴＱ１のオン抵抗を小さくして短時間で上記相補ビット線ｂｉｔと／ｂｉｔのハイレベル／ロウレベルを短絡させて中間電位ＶＤＬ／２に設定することができる。

メモリアクセスに際して上記イコライズ信号ＥＱがハイレベルからロウレベルに変化する。このとき、イコライズ信号ＥＱのロウレベルは、回路の接地電位ではなく、上記負電圧ＶＮＮにされる。この理由は、コイライズを高速化するためにしきい値電圧が小さくされるものであるために、上記ＭＯＳＦＥＴＱ１〜Ｑ３のゲートに負電圧ＶＮＮを供給して、ドレイン−ソース間に流れるリーク電流を防止するようにするものである。

上記同様に、センスアンプ活性化信号ＳＡＮにおいても、センスアンプが非動作状態では上記負電圧ＶＮＮに設定され、それが供給されるパワースイッチＭＯＳＦＥＴＱ８にリーク電流が流れるのを防止する。つまり、ＭＯＳＦＥＴＱ８は、センスアンプの高速化のためにゲート絶縁膜を薄い厚さに形成されており、低しきい値電圧にされている。このような低しきい値電圧のＭＯＳＦＥＴを用いることにより、それが動作状態にされるときに比較的大きな電流を流すことができ、センスアンプの増幅動作を高速にする。このことは、Ｐチャンネル型ＭＯＳＦＥＴＱ９においても同様であり、センスアンプが非動作状態では上記内部高電圧ＶＣＨに設定され、それが供給されるパワースイッチＭＯＳＦＥＴＱ９にリーク電流が流れるのを防止している。

上記イコライズ信号ＥＱが負電圧ＶＮＮのような非選択レベルにされた後に、ワード線Ｗｉが上記内部高電圧ＶＣＨのようなハイレベルの選択状態にされる。これにより、メモリセルのアドレス選択ＭＯＳＦＥＴＱｍがオン状態にされて、情報記憶キャパシタＣｓとビット線ｂｉｔ又は／ｂｉｔの上記ハーフプリチャージ電位ＶＤＬ／２にされた寄生容量との間で電荷分散が行われ、例えば情報記憶キャパシタＣｓに電荷が無い状態なら同図のようにメモリセルと接続されたビット線電位が低下する。

センスアンプ活性化信号ＳＡＮは、上記のように負電圧ＶＮＮから内部降圧電圧ＶＤＬに立ち上がり、上記Ｎチャンネル型ＭＯＳＦＥＴＱ８をオン状態にして回路の接地電位のようなロウレベルの動作電圧を与え、センスアンプ活性化信号ＳＡＰは、上記内部高電圧ＶＣＨから回路の接地電位ＶＳＳのようなロウレベルに立ち下がり、上記Ｐチャンネル型ＭＯＳＦＥＴＱ９をオン状態にして内部降圧電圧ＶＤＬのようなハイレベルの動作電圧を与える。上記のようにＭＯＳＦＥＴＱ８とＱ９は、ゲート絶縁膜が薄く形成されることにより低しきい値電圧にされているので、オン状態にされたときに比較的大きな電流を流してセンスアンプの増幅動作を高速にする。このセンスアンプの増幅動作によって相補ビット線ｂｉｔと／ｂｉｔの電位は、上記メモリセルからの読み出し電位差が拡大されて内部降圧電圧ＶＤＬのようなハイレベルと、回路の接地電位のようなロウレベルに増幅される。

上記のようなセンスアンプの増幅動作によって、相補ビット線ｂｉｔと／ｂｉｔのハイレベルとロウレベルに対応して、上記ワード線Ｗｉの選択動作によって上記ビット線ｂｉｔ又は／ｂｉｔに接続されているメモリセルの記憶キャパシタＣｓには、上記もとの記憶電荷状態に対応したロウレベルが再書き込みされる。

メモリアクセスの終了により、ワード線Ｗｉは上記内部高電圧ＶＣＨから上記負電圧ＶＮＮに立ち下がり、その後にイコライズ信号ＥＱが上記負電圧ＶＮＮから内部高電圧ＶＣＨに立ち上がり、上記相補ビット線ｂｉｔと／ｂｉｔのハイレベル／ロウレベルを短絡してハーフプリチャージ電圧ＶＤＬ／２にする。このように形成されたハーフプリチャージ電圧ＶＤＬ／２がリーク電流により変動するのを防止するために、上記ＭＯＳＦＥＴＱ２とＱ３が設けられており、そのオン状態によりハーフプリチャージ電圧ＶＤＬ／２を上記相補ビット線ｂｉｔと／ｂｉｔに伝えるものである。

図４には、この発明に係るダイナミック型ＲＡＭの一実施例の概略素子断面図が示されている。この実施例のダイナミック型ＲＡＭは、３重ウェル構造により各素子が形成される。つまり、ｐ−型基板上に深い深さのｎ型ウェル領域ＤＷＥＬＬを形成し、かかるｎ型ウェル領域ＤＷＥＬＬ上にメモリセルのアドレス選択ＭＯＳＦＥＴとセンスアンプのＮチャンネル型ＭＯＳＦＥＴを形成するｐ型ウェル領域ｐＷＥＬＬを形成するものである。このようにして、メモリセルが形成されるｐ型ウェル領域ｐＷＥＬＬには基板バックバイアス電圧ＶＢＢを印加し、上記アドレス選択ＭＯＳＦＥＴのしきい値電圧を高くして情報保持時間を長くするとともに、α線等によりかかるｐ型ウェル領域ｐＷＥＬＬに発生した小数キャリアを基板バックバイアス電圧ＶＢＢ側に吸収して情報保持時間を長くさせる。

上記ｐ型ウェル領域ｐＷＥＬＬを取り囲み、かつ上記ＤＷＥＬＬと接合するようにｎ型ウェル領域が形成されて、センスアンプ等を構成するＰチャンネル型ＭＯＳＦＥＴが形成される。Ｘデコーダ等の周辺回路は、上記ｐ−基板上に形成されたｐ型ウェル領域ｐＷＥＬＬに形成される。この構成では、上記メモリセルやセンスアンプのＮチャンネル型ＭＯＳＦＥＴが形成されるｐＷＥＬＬを含んでＤＷＥＬＬ内にセンスアンプやメモリセル及びワードドライバを格別な素子分離領域を設けることなく纏めて形成できるために高集積化が実現できる。

この実施例では、ＭＯＳＦＥＴは２種類のゲート絶縁膜を持つようにされる。メモリセルのアドレス選択ＭＯＳＦＥＴと、ワードドライバを構成する出力ＭＯＳＦＥＴは、ゲート絶縁膜が膜厚ｔｏｘ２のように厚い厚さで形成される。センスアンプや周辺回路を構成するＭＯＳＦＥＴは、ゲート絶縁膜が膜厚ｔｏｘ１のように薄い厚さで形成される。このようにゲート絶縁膜の膜厚を２種類用いることの利点は、デバイスの信頼性と動作の高速化を両立できることである。つまり、ゲート絶縁膜が１種類のときには、デバイスの信頼度確保（ゲート絶縁膜の耐圧確保）のために印加される最も高い電圧条件でゲート絶縁膜の膜厚が規定されてしまうために、上記のような高い電圧が印加されない回路では、しきい値電圧が高くなって電流駆動能力が低下して動作速度が遅くなってしまうからである。特に、周辺回路とセンスアンプはＭＯＳＦＥＴの駆動能力に大きく依存するものであるのでその影響が大きい。

この実施例では、上記のような内部高電圧ＶＣＨと負電圧ＶＮＮのような大きな信号振幅がゲートに印加されるアドレス選択ＭＯＳＦＥＴと、かかる信号振幅の出力信号を形成するワードドライバの出力ＭＯＳＦＥＴは、上記ゲート絶縁膜の耐圧破壊を防止するために厚い厚さｔｏｘ２に設定し、上記内部降圧電圧ＶＤＬ等しか印加されないセンスアンプや周辺回路のＭＯＳＦＥＴは、動作の高速化のために薄い厚さｔｏｘ１に設定し、上記のようにデバイスの信頼性と動作の高速化を両立させるものである。

この実施例では、ｐ−基板には、その上に形成されたｐＷＥＬＬを通して回路の接地電位ＶＳＳのようなバイアス電圧が印加される。上記ＤＷＥＬＬには、チャージポンプ回路で形成された高電圧ＶＰＰが印加される。また、上記ＤＷＥＬＬ内に形成されたｐＷＥＬＬには、上記チャージポンプ回路で形成された基板バックバイアス電圧ＶＢＢが印加される。この構成では、上記ＤＷＥＬＬの接合容量と，ｐＷＥＬＬの接合容量がチャージポンプ回路２と７の電圧保持容量としてそれぞれ利用できる。

上記ＤＷＥＬＬには内部高電圧ＶＣＨを供給し、上記ＤＷＥＬＬ内に形成されたｐＷＥＬＬには上記負電圧ＶＮＮを供給してもよい。この構成では、上記ＤＷＥＬＬの接合容量と，ｐＷＥＬＬの接合容量が上記図２に示された定電圧回路ＲＧＰとＲＧＮの出力に設けられた電圧安定化のためのキャパシタＣＤＨとＣＤＮに利用できる。したがって、同図のように上記ＤＷＥＬＬには高電圧ＶＰＰを供給し、上記ＤＷＥＬＬ内に形成されたｐＷＥＬＬには上記負電圧ＶＢＢを供給した構成では、上記定電圧回路ＲＧＰとＲＧＮの出力に電圧安定化のためのキャパシタＣＤＨとＣＤＮをＭＯＳ容量等で形成する必要がある。

図５には、この発明に係るダイナミック型ＲＡＭの他の一実施例の概略素子断面図が示されている。この実施例においても上記同様に３重ウェル構造により各素子が形成される。つまり、ｐ−型基板上に深い深さのｎ型ウェル領域ＤＷＥＬＬを形成し、かかるｎ型ウェル領域ＤＷＥＬＬ上にメモリセルのアドレス選択ＭＯＳＦＥＴを形成するｐ型ウェル領域ｐＷＥＬＬを形成するものである。上記メモリセルが形成されるｐ型ウェル領域ｐＷＥＬＬには基板バックバイアス電圧ＶＢＢを印加し、上記アドレス選択ＭＯＳＦＥＴのしきい値電圧を高くして情報保持時間を長くするとともに、α線等によりかかるｐ型ウェル領域ｐＷＥＬＬに発生した小数キャリアを基板バックバイアス電圧ＶＢＢ側に吸収して情報保持時間を長くさせる。

この実施例では、センスアンプを構成するＮチャンネル型ＭＯＳＦＥＴは、上記メモリセルが形成されるｐ型ＷＥＬＬとは上記ＤＷＥＬＬにより分離されたｐ型ウェル領域に形成される。この構成では、センスアンプのＮチャンネル型ＭＯＳＦＥＴが形成されるｐ型ウェル領域ｐＷＥＬＬには、上記メモリセルのように基板バックバイアス電圧ＶＢＢではなく、回路の接地電位ＶＳＳが供給されることになる。この結果、上記バックバイアスにより基板効果の影響を受けなくなって、センスアンプを構成するＮチャンネル型ＭＯＳＦＥＴのしきい値電圧が小さくできるために同一の素子サイズなら駆動能力が高くなってセンスアンプの動作を高速化にできる。

図６には、上記ワードドライバＷＤの一実施例の回路図が示されている。同図には、前記ワードドライバＷＤのうち、ワード線Ｗｉに対応された１つのワードドライバＷＤｉが代表として例示的に示されている。ＸデコーダＸＤＥＣを構成する論理回路Ｇ１，Ｇ２等は、前記のように内部降圧電圧ＶＤＬと回路の接地電位ＶＳＳにより動作するものであり、それに対応してハイレベル／ロウレベルの非選択／選択の出力信号Ｎ１を形成する。

これに対してワード線Ｗｉの選択レベルは内部電圧ＶＣＨに対応し、非選択レベルは内部負電圧ＶＮＮに対応した電圧であるので、上記ＶＤＬとＶＳＳに対応したＸデコーダＸＤＥＣの出力信号Ｎ１をレベル変換する必要がある。この実施例では、デバイスの信頼度を高くするために出力ＭＯＳＦＥＴのゲートに印加される電圧を極力小さくするよう工夫されている。すなわち、上記出力信号Ｎ１は、２つのレベル変換回路ＬＳＰとＬＳＮによりそれぞれ２つの異なるレベルに変換される。レベル変換回路ＬＳＰは、上記ＸデコーダＸＤＥＣの出力信号Ｎ１を上記高電圧ＶＣＨのような選択レベルを形成する出力ＭＯＳＦＥＴＭＰ１のゲートに供給される信号Ｎ５を形成するためのものであり、レベル変換回路ＬＳＮは、上記上記ＸデコーダＸＤＥＣの出力信号Ｎ１を上記負電圧ＶＮＮのような非選択レベルを形成する出力ＭＯＳＦＥＴＭＮ１のゲートに供給される信号Ｎ３を形成するためのものである。

上記レベル変化回路ＬＳＰは、接地電位ＶＳＳと上記高電圧ＶＣＨで動作するようにされ、Ｐチャンネル型ＭＯＳＦＥＴＱ１８とＱ１９とＮチャンネル型ＭＯＳＦＥＴＱ１６とＱ１７からなる一対のＣＭＯＳインバータ回路と、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１８とＱ１９にそれぞれ直列形態に接続され、ゲートが互いに他方のＣＭＯＳインバータ回路の出力信号が供給されるようラッチ形態にされたＰチャンネル型ＭＯＳＦＥＴＱ２０とＱ２１が設けられて上記高電圧ＶＣＨが供給される。上記ＸデコーダＸＤＥＣの出力信号Ｎ１は、一方のＣＭＯＳインバータ回路を構成するＭＯＳＦＥＴＱ１７とＱ１９のゲートに供給され、インバータ回路ＩＶ１により反転されて他方のＣＭＯＳインバータ回路を構成するＭＯＳＦＥＴＱ１６とＱ１８のゲートに供給される。

上記一方のインバータ回路の出力信号Ｎ４は、ドライバとして動作するＣＭＯＳインバータ回路ＩＶ２の入力に供給され、かかるインバータ回路ＩＶ２の出力信号Ｎ５が上記Ｐチャンネル型出力ＭＯＳＦＥＴＭＰ１のゲートに供給され、かかる出力ＭＯＳＦＥＴＭＰ１を駆動するものである。上記インバータ回路ＩＶ１は、上記レベル変換回路ＬＳＰの一部として示されているが、実際には上記ＸデコーダＸＤＥＣの出力信号の反転信号を形成するだけの役割しか持たない。それ故、レベル変換回路ＬＳＰが上記のように高電圧ＶＣＨと回路の接地電位ＶＳＳで動作するものであるが、上記インバータ回路ＩＶ１はＸデコーダＸＤＥＣと同様に上記内部降圧電圧ＶＤＬと接地電位ＶＳＳとで動作させられる。

上記レベル変化回路ＬＳＮは、前記レベル変換回路ＬＳＰと回路的には同じ構成にされる。ただし、Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとが逆にされて、Ｎチャンネル型ＭＯＳＦＥＴ側にラッチ形態のＭＯＳＦＥＴが設けられるとともに、ハイレベル側の動作電圧が上記内部高電圧ＶＣＨに代えて内部降圧電圧ＶＤＬにされ、ロウレベル側の動作電圧が回路の接地電位ＶＳＳに代えて内部負電圧ＶＮＮにされる点が異なる。すなわち、上記レベル変換回路ＬＳＮは、内部降圧電圧ＶＤＬと内部負電圧ＶＮＮとで動作するようにされ、上記同様なＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴからなる一対のＣＭＯＳインバータ回路と、上記Ｐチャンネル型ＭＯＳＦＥＴにそれぞれ直列形態に接続され、ゲートが互いに他方のＣＭＯＳインバータ回路の出力信号が供給されるようラッチ形態にされたＮチャンネル型ＭＯＳＦＥＴが設けられて上記内部負電圧ＶＮＮが供給される。

上記ＸデコーダＸＤＥＣの出力信号Ｎ１は、上記同様に一方のＣＭＯＳインバータ回路を構成するＭＯＳＦＥＴのゲートに供給され、インバータ回路より反転されて他方のＣＭＯＳインバータ回路を構成するＭＯＳＦＥＴのゲートに供給される。上記一方のインバータ回路の出力信号Ｎ２は、ドライバとして動作するＣＭＯＳインバータ回路の入力に供給され、かかるインバータ回路の出力信号Ｎ３が上記Ｎチャンネル型出力ＭＯＳＦＥＴＭＮ１のゲートに供給され、かかる出力ＭＯＳＦＥＴＭＮ１を駆動するものである。

この実施例では、上記出力ＭＯＳＦＥＴＭＰ１とＭＮ１のゲートとドレイン間に印加される電圧を小さくするために、言い換えるならば、上記ＭＯＳＦＥＴＭＰ１とＭＮ１のゲート絶縁膜にかかるストレスを緩和するために、ワード線Ｗｉが接続される出力端子との間にそれぞれＰチャンネル型ＭＯＳＦＥＴＭＰ２とＮチャンネル型ＭＯＳＦＥＴＭＮ２が直列に接続される。上記Ｐチャンネル型ＭＯＳＦＥＴＭＰ２のゲートには、接地電位ＶＳＳが印加されて定常的にオン状態にされ、上記Ｎチャンネル型ＭＯＳＦＥＴＭＮ２のゲートには上記内部降圧電圧ＶＤＬが印加されて定常的にオン状態にされる。

上記レベル変換回路ＬＳＰは、上記のようにＶＣＨとＶＳＳのような信号振幅の駆動信号Ｎ５を形成して、上記出力ＭＯＳＦＥＴＭＰ１のオン／オフ状態を制御する。そして、上記Ｐチャンネル型ＭＯＳＦＥＴＭＰ２は、ワード線Ｗｉが負電圧ＶＮＮのときでも、出力ＭＯＳＦＥＴＭＰ１のドレイン電圧を接地電位ＶＳＳ＋ＶＴ（ここでＶＴはＭＯＳＦＥＴＭＰ２のしきい値電圧）に保つ。

その結果、図７の動作波形図に示すように、出力端子がＮチャンネル型出力ＭＯＳＦＥＴＭＮ１のオン状態によりワード線Ｗｉを非選択レベルに対応された負電圧ＶＮＮのときでも、上記オフ状態のＰチャンネル型出力ＭＯＳＦＥＴＭＰ１のゲートとドレイン間には、ＶＣＨ−（ＶＳＳ＋ＶＴ）の電圧しか印加されない。

上記レベル変換回路ＬＳＮは、上記のようにＶＤＬとＶＮＮのような信号振幅の駆動信号Ｎ３を形成して、上記出力ＭＯＳＦＥＴＭＮ１のオン／オフ状態を制御する。そして、上記Ｎチャンネル型ＭＯＳＦＥＴＭＮ１は、ワード線Ｗｉが高電圧ＶＣＨのときでも、出力ＭＯＳＦＥＴＭＮ１のドレイン電圧を内部降圧電圧ＶＤＬ−ＶＴ（ここでＶＴはＭＯＳＦＥＴＭＮ２のしきい値電圧）に保つ。その結果、図７の動作波形図に示すように、出力端子が上記Ｐチャンネル型ＭＯＳＦＥＴＭＰ１のオン状態によりワード線Ｗｉの選択レベルに対応された内部高電圧ＶＣＨのときでも、上記オフ状態のＮチャンネル型出力ＭＯＳＦＥＴＭＮ１のゲートとドレイン間には、（ＶＤＬ−ＶＴ）−ＶＮＮのような電圧しか印加されない。

つまり、図７の動作波形図に示すように、上記のような２種類のレベル変換回路ＬＳＰとＬＳＮによる駆動電圧Ｎ５とＮ３のような信号振幅の制限作用と、上記直列に設けられたＭＯＳＦＥＴＭＰ２とＭＮ２による印加電圧分割作用とが相乗的に作用して、上記のようにワード線Ｗｉの選択レベル／非選択レベルが内部高電圧ＶＣＨと内部負電圧ＶＮＮに対応した大きな電圧であるにもかかわらず、出力ＭＯＳＦＥＴＭＰ１とＭＮ１とに印加される電圧は、小さく制限されたものとすることができる。そして、メモリセルについてみると、記憶キャパシタＣｓには、回路の接地電位ＶＳＳか内部降圧電圧ＶＤＬが保持されているから、ワード線Ｗｉが非選択のような負電圧ＶＮＮにされたとき、ＶＮＮ−ＶＤＬのような最大電圧が印加され、ワード線Ｗｉが選択電圧ＶＣＨにされた直後ではＶＳＳ−ＶＣＨのような最大電圧が印加される。

上記レベル変換回路ＬＳＰのレベル変換動作の概略は、次の通りである。上記ＸデコーダＸＤＥＣを構成するゲート回路Ｇ１の出力信号Ｎ１が接地電位ＶＳＳに対応したロウレベルのときには、一方のＣＭＯＳインバータ回路（Ｑ１７とＱ１９）のＰチャンネル型ＭＯＳＦＥＴＱ１９がオン状態にされる。他方のＣＭＯＳインバータ回路（Ｑ１６とＱ１８）には、インバータ回路ＩＶ１の出力信号のハイレベルによりＮチャンネル型ＭＯＳＦＥＴＱ１６がオン状態となり、出力信号をロウレベルにする。これにより、Ｐチャンネル型ＭＯＳＦＥＴＱ２１がオン状態にされて上記オン状態のＭＯＳＦＥＴＱ１９を通して出力信号Ｎ４を高電圧ＶＣＨのようなハイレベルにする。この結果、上記高電圧ＶＣＨに対応したハイレベルを形成しつつ、Ｐチャンネル型ＭＯＳＦＥＴＱ２０がオフ状態にされて他方のＣＭＯＳインバータ回路に直流電流が流れないようにする。

上記ＸデコーダＸＤＥＣを構成するゲート回路Ｇ１の出力信号Ｎ１が内部降圧電圧ＶＤＬのようなハイレベルときには、一方のＣＭＯＳインバータ回路（Ｑ１７とＱ１９）のＮチャンネル型ＭＯＳＦＥＴＱ１７がオン状態にされる。他方のＣＭＯＳインバータ回路（Ｑ１６とＱ１８）には、インバータ回路ＩＶ１の出力信号がロウレベルになり、Ｐチャンネル型ＭＯＳＦＥＴＱ１８をオン状態にする。上記ＭＯＳＦＥＴＱ１７のオン状態により出力信号Ｎ４がロウレベルにされて、Ｐチャンネル型ＭＯＳＦＥＴＱ２０をオン状態にするので、他方のＣＭＯＳインバータ回路の出力信号が高電圧ＶＣＨに対応したハイレベルにされる。この結果、Ｐチャンネル型ＭＯＳＦＥＴＱ２１がオフ状態にされて上記ロウレベルの出力信号Ｎ４を形成している一方のＣＭＯＳインバータ回路に直流電流が流れないようにする。

レベル変換回路ＬＳＮのレベル変換動作の概略も上記のほぼ同様であるので、上記ＸデコーダＸＤＥＣを構成するゲート回路Ｇ１の出力信号Ｎ１が接地電位ＶＳＳに対応したロウレベルのときの動作のみを説明すると以下の通りである。上記出力信号Ｎ１が供給される一方のＣＭＯＳインバータ回路のＰチャンネル型ＭＯＳＦＥＴがオン状態にされる。他方のＣＭＯＳインバータ回路には、それと反転されたハイレベルの信号が供給れるために、Ｎチャンネル型ＭＯＳＦＥＴがオン状態となる。上記一方のＣＭＯＳインバータ回路のＰチャンネル型ＭＯＳＦＥＴのオン状態により出力信号Ｎ２が内部降圧電圧ＶＤＬのようなハイレベルとなり、他方のＣＭＯＳインバータ回路のＮチャンネル型ＭＯＳＦＥＴをオン状態にさせる。この結果、他方のＣＭＯＳインバータ回路の出力信号は、２つのＮチャンネル型ＭＯＳＦＥＴがオン状態にされて負電圧ＶＮＮを出力する。この結果、上記内部降圧電圧ＶＤＬに対応したハイレベルの出力信号Ｎ２を形成しつつ、それに対応した負電圧ＶＮＮ側のＮチャンネル型ＭＯＳＦＥＴをオフ状態して上記一方のＣＭＯＳインバータ回路に直流電流が流れないようにするものである。

図８には、上記ワードドライバＷＤの他の一実施例の回路図が示されている。この実施例では、Ｘデコーダが２つの回路に分割されて構成される。第１デコーダＸＤＥＣでは、ワード線４本分の選択信号Ｎ１を形成する。この選択信号は、図示しない第２デコーダで形成された選択信号Ｘ００、Ｘ０１、Ｘ１０及びＸ１１によりスイッチ制御されるスイッチＭＯＳＦＥＴＭ１０〜Ｍ１３を通してそれぞれに対応されたワードドライバＷＤｉに供給される。

ワードドライバＷＤｉは、１つの回路が代表として例示的に示されているようにレベル変換機能とワードドライブ機能とを合わせ持つようにされる。Ｐチャンネル型出力ＭＯＳＦＥＴＭ３とＭ４、Ｎチャンネル型ＭＯＳＦＥＴＭ６とＭ５は、前記のようなワードドライバを構成するものである。上記Ｎチャンネル型の出力ＭＯＳＦＥＴＭ６は、Ｎチャンネル型ＭＯＳＦＥＴＭ７とラッチ形態にされて前記のようなレベル変換機能を持つようにされる。このＭＯＳＦＥＴＭ７には、前記のように耐圧緩和のためのＮチャンネル型ＭＯＳＦＥＴＭ８が直列に接続され、上記ＭＯＳＦＥＴＭ５とともにゲートに内部降圧電圧ＶＤＬが供給される。

上記Ｐチャンネル型出力ＭＯＳＦＥＴＭ３には、レベル変換のためにラッチ形態にされたＰチャンネル型ＭＯＳＦＥＴＭ２が設けられる。上記出力ＭＯＳＦＥＴＭ３のゲートには、プリチャージ信号ＷＰＨにより制御されるＰチャンネル型ＭＯＳＦＥＴＭ１を通して高電圧ＶＣＨにプリチャージされる。そして、この入力点には上記スイッチＭＯＳＦＥＴＭ１０を通して選択信号Ｎ５が供給される。

図９には、上記ワードドライバの動作を説明するためのタイミング図が示されている。プリチャージ信号ＷＰＨが回路の接地電位ＧＮＤのようなロウレベルのときに、Ｐチャンネル型ＭＯＳＦＥＴＭ１がオン状態にされて上記入力端子が高電圧ＶＣＨにプリチャージされる。このプリチャージ動作によりＭＯＳＦＥＴＭ３がオフ状態にされ、それとともにオン状態のＭＯＳＦＥＴＭ９、ＭＯＳＦＥＴＭ８を通してＮチャンネル出力ＭＯＳＦＥＴＭ６のゲート電位Ｎ３がＶＤＬ−ＶＴのようなハイレベルにされる。このため、ＭＯＳＦＥＴＭ６がオン状態にされてワード線Ｗｉを負電圧ＶＮＮのような非選択レベルにしている。

上記ＭＯＳＦＥＴＭ６のオン状態により、それとラッチ形態にされているＭＯＳＦＥＴＭ７のゲートに負電圧ＶＮＮが供給されてオフ状態にされる。それ故、上記オン状態にされているプリチャージＭＯＳＦＥＴＭ１と、上記電圧緩和のために定常的にオン状態にされているＭＯＳＦＥＴＭ９とＭ８と上記ＭＯＳＦＥＴＭ７からなる直列経路に貫通電流が流れることが防止できる。

Ｘデコーダの動作により、第１デコーダＸＤＥＣ１の出力信号Ｎ１がロウレベルにされる。そして、４つのワード線のうち選択信号Ｘ００のハイレベルによりＭＯＳＦＥＴＭ１０がオン状態にされると、上記入力端子の選択信号Ｎ５がロウレベルに引き抜かれる。この結果、出力ＭＯＳＦＥＴＭ３がオフ状態からオン状態に変化し、ワード線Ｗｉを負電圧ＶＮＮから高電圧ＶＣＨに向けて立ち上げる。この電圧の立ち上がりにより、ＭＯＳＦＥＴＭ７がオン状態にされて、ＭＯＳＦＥＴＭ６のゲート電圧Ｎ３をＶＤＬ−ＶＴから負電圧ＶＮＮに低下させる。このため、ＭＯＳＦＥＴＭ６がオフ状態にされて、ワード線Ｗｉの電位は高速に高電圧ＶＣＨに立ち上がることになる。他の非選択ワード線は、それに対応したワードドライバにおいて、上記プリチャージ電圧を維持するために、上記Ｐチャンネル型出力ＭＯＳＦＥＴがオフ状態となり、Ｎチャンネル型出力ＭＯＳＦＥＴがオン状態となって上記負電圧ＶＮＮのような非選択レベルを維持する。

上記ワード線Ｗｉの選択動作の終了によりデコード信号Ｘ００がロウレベルにされて、上記ＭＯＳＦＥＴＭ１０はオフ状態にされる。また、第１デコーダＸＤＥＣ１の出力信号Ｎ１がハイレベルに復帰する。この後に、プリチャージ信号ＷＰＨがロウレベルの変化して、上記ＭＯＳＦＥＴＭ１をオン状態にさせる。このため、入力端子の電圧Ｎ５は上記高電圧ＶＣＨにプリチャージされる。このプリチャージ動作により、Ｐチャンネル型出力ＭＯＳＦＥＴＭ３がオフ状態にされるとともに、Ｎチャンネル型ＭＯＳＦＥＴＭ６のゲート電圧Ｎ３が上記ＭＯＳＦＥＴＭ８によりＶＤＬ−ＶＴのように制限されたハイレベルにされる。このＭＯＳＦＥＴＭ６のオン状態により、ワード線Ｗｉの選択レベル（ＶＣＨ）を非選択レベルに対応した負電圧ＶＮＮに立ち下げる。この構成においても、出力ＭＯＳＦＥＴＭ３やＭ６に印加される電圧は、上記のように制限されたものとなり、デバイスの高信頼性を確保することができるものである。

この実施例では、上記のような第１のＸデコーダ回路ＸＤＥＣに対して４本のワード線に対応したワードドライバに共用するものである。これにより、１つのワード線当たりに必要なＭＯＳＦＥＴの数を低減させることができる。言い換えるならば、高密度で配置れるワード線のピッチと、その選択信号を形成するＸデコーダのピッチとを合わせ込むことができ高集積化を可能にするものである。

図１０には、この発明を階層化（分割ワード線方式）ワードドライバに適用した場合の一実施例の構成図が示されている。階層化ワード線とは、ワード線をメインワード線とサブワード線に分け、サブワード線にメモリセルを接続するようにするものである。上記のような階層化ワード方式においては、高抵抗のワード線を低抵抗のメタル配線層で裏打ちするいわゆるワードシャント方式におけるメタル配線層のレイアウトピッチを緩和するためのものである。このような分割ワード線とすることにより、大記憶容量化を図りつつ、高集積化を実現することができる。

同図には、上記メモリマットのメインワード線とサブワード線との関係を説明するための概略構成が示されている。同図においては、代表として２本のメインワード線ＭＷ０とＭＷｉが示されている。上記メインワード線ＭＷ０，ＭＷｉ等は、メインワードドライバＭＷＤに設けられた各ドライバＭＤＲＶ０，ＭＤＲＶｉ等により選択／非選択にされる。上記１つのメインワード線ＭＷ０には、それの延長方向に対して複数組のサブワード線ＳＷＬが設けられる。同図には、そのうちの３組のサブワード線ＳＷＬが代表として例示的に示されている。サブワード線ＳＷＬは、偶数０〜６と奇数１〜７の合計８本のサブワード線が１つのメモリマットＭＡＴ０とＭＡＴ１に交互に配置される。このように１つのメインワード線に対して、その配列方向に８本のサブワード線を割り当てることにより、メインワード線のピッチを１／８に緩和することができる。

上記メインワードドライバＭＷＤに隣接する偶数０〜６と、図示しないメインワード線ＭＷ０の遠端側（ワードドライバの反対側）に配置される奇数１〜７を除いて、メモリマット間に配置されるサブワードドライバＳＷＤ１等は、それを中心にした左右のメモリマットＭＡＴ０とＭＡＴ１等の一対のサブワード線の選択信号を形成する。このようにサブワード線の長さをメインワード線の延長方向に対して分割することにより、１つのサブワード線に接続されるメモリセルの数を減らすことができ、メモリセルの選択動作を高速にすることができる。

上記のようにサブワード線を偶数０〜６と偶数１〜７に分け、それぞれメモリマットの両側にサブワードドライバＳＷＤ０，ＳＷＤ１等を配置する構成では、メモリセルの配置に合わせて高密度に配置されるサブワード線ＳＷＬの実質的なピッチがサブワードドライバＳＷＤ０，ＳＷＤ１の中で２倍に緩和でき、サブワードドライバＳＷＤ０，ＳＷＤ１に設けられるドライバＳＤＲＶとそれに対応したサブワード線ＳＷＬ等とを効率よくレイアウトすることができる。上記ドライバＳＤＲＶは、メインワード線ＭＷｉとサブワード選択線ＦＸ１との論理積（アンド）によりサブワード線ＳＷＬを選択／非選択とするものである。

ＸデコーダＸＤＥＣを構成するゲート回路ＡＮ３，ＡＮ４等で形成された選択信号がメインワードドライバＭＷＤに供給される。メインワードドライバＭＷＤは、上記選択信号を受けるドライバＭＤＲＶ０，ＭＤＲＶｉ等により構成され、各メモリマットＭＡＴ０，ＭＡＴ１において４本ずつのサブワード線０〜６（１〜７）に対応した選択信号としてのメインワード線ＭＷ０，ＭＷｉ等を選択／非選択に駆動する。上記４つのサブワード線０〜６又は１〜７の中から１つのサブワード線を選択するためのサブワード選択線ＦＸｉが設けられる。サブワード選択線ＦＸｉは、ＦＸ０〜ＦＸ７のような８本から構成され、上記ＸデコーダＸＤＥＣに含まれるゲート回路ＡＮ１，ＡＮ２等で選択信号が形成される。

上記メインワードドライバＭＷＤに含まれるドライバＦＤＲＶ０等を介して偶数サブワード選択線ＦＸ０〜ＦＸ６が上記偶数列のサブワードドライバＳＤＲＶ０〜６に供給され、ドライバＦＤＲＶ１等を介して奇数サブワード選択線ＦＸ１〜ＦＸ７が上記奇数列のサブワードドライバＦＤＲＶ１〜７に供給される。特に制限されないが、サブワード選択線ＦＸ０〜ＦＸ７は、アレイの周辺部では上記メインワード線ＭＷ０等と同じ第２層目の金属配線層Ｍ２により形成される。サブワード選択線ＦＸ０〜ＦＸ７は、上記サブワードドライバに対応した部分で分岐して、同じく第２層目の金属配線層Ｍ２により構成されるメインワード線ＭＷ０〜ＭＷｉと交差する箇所では、第３層目の金属配線層Ｍ３により構成されて上記メインワード線と直交する方向に延長され、上記サブワードドライバの入力に導かれる。

図１１には、上記階層化ワードドライバ方式に対応したサブワードドライバＳＤＲＶの一実施例の回路図が示されている。この実施例では、前記のような高信頼性を確保するために、上記サブワード選択線とメインワード線とは、一対の信号線により構成される。つまり、一対からなるサブワード選択線の信号ＦＸｉＢとＦＸｉは、信号ＦＸｉＢが内部高電圧ＶＣＨのようなハイレベルのとき信号ＦＸｉｎが負電圧ＶＮＮのようなロウレベルとなり、信号ＦＸｉＢが回路の接地電位ＶＳＳのようなロウレベルのとき、信号ＦＸｉｎは内部降圧電圧ＶＤＬのようなハイレベルにされる実質的な相補信号とされる。

上記サブワード選択線の信号ＦＸｉとＦＸｉＢは、サブワードドライバが設けられる分岐部にドライバＤＶ１とＤＶ２によりそれぞれ反転させられて、対応するサブワードドライバに対応したサブワード選択線の信号ＦＸｉＢｎとＦＸｉｎにされる。この分岐されたサブワード選択線の信号ＦＸｉｎは、次に説明するサブワードドライバＳＤＲＶの動作電圧として利用される。つまり、選択されたものが前記のような内部高電圧ＶＣＨにされ、非選択のものは回路の接地電位ＶＳＳ（０Ｖ）にされる。上記分岐されたサブワード選択線の信号ＦＸｉＢｎは、上記信号ＦＸｉｎが非選択の接地電位０Ｖのときに、サブワード線ＳＷＬを負電圧ＶＮＮに設定するために利用される。

一対からなるメインワード線ＭＷｉＢＰとＭＷｉＢＮは、メインワード線ＭＷｉＢＰが内部高電圧ＶＣＨのようなハイレベルのときメインワード線ＭＷｉＢＮは、内部降圧電圧ＶＤＬのようなハイレベルとなり、メインワード線ＭＷｉＢＰが接地電位ＶＳＳのようなロウレベルのときメインワード線ＭＷｉＢＮは、内部負電圧ＶＮＮのようなロウレベルとなるという実質的な同相の選択／非選択信号が供給される。

このような２つの信号ＭＷｉＢＰとＭＷｉＢＮにより、前記図６と同様なＰチャンネル型出力ＭＯＳＦＥＴＭ１４とＮチャンネル型出力ＭＯＳＦＥＴＭ１７を駆動して、サブワード線ＳＷＬをＶＣＨとＶＮＮのような選択／非選択レベルにする。ただし、前記図６の回路と異なる点は、上記のように動作電圧がサブワード選択線ＦＸｉｎにより供給される。したがって、サブワード選択線ＦＸｉｎが０Ｖのような非選択レベルで、上記メインワード線の信号ＭＷｉＢＰとＭＷｉＢＮが選択レベルのときに、サブワード線ＳＷＬを非選択の負電圧ＶＮＮにするために、ＭＯＳＦＥＴＭ１８とＭ１９が設けられ、かかるＭＯＳＦＥＴＭ１９のゲートには上記サブワード選択線ＦＸｉＢｎの内部降圧電圧ＶＤＬが供給される。これにより、上記サブワード選択線ＦＸｉｎが０Ｖのような非選択レベルで、上記メインワード線の信号ＭＷｉＢＰとＭＷｉＢＮが選択レベルのときに、上記ＭＯＳＦＥＴＭ１９がオン状態になってサブワード線ＳＷＬを負電圧ＶＮＮのような非選択レベルにするものである。

ＭＯＳＦＥＴＭ１５、Ｍ１６及びＭ１８は、前記のように出力ＭＯＳＦＥＴＭ１４、Ｍ１７及びＭ１９に印加されるゲート絶縁膜に印加される電圧を分担して低くするものであり、上記各信号の信号振幅をＶＮＮ〜ＶＤＬとＶＳＳ〜ＶＣＨのように小さくすることとが相乗的に作用して上記のようにデバイスの高信頼性を確保することがきる。

図１２には、上記サブワード選択線とメインワード線を駆動するドライバの一実施例の回路図が示されている。図１３の波形図に示すように、ドライバＦＤＲＶは、ＸデコーダＸＤＥＣで形成された０〜ＶＤＬのような小振幅のサブワード選択線ＦＳＸｉを受けて、上記サブワード選択線に供給される信号ＦＸｉとＦＸｉＢを形成する。つまり、上記小振幅信号ＦＳＸｉは、前記図６で説明したのと同様なレベル変換回路ＬＳＮとＬＳＰとでＶＮＮ〜ＶＤＬと０〜ＶＣＨとのような信号振幅にそれぞれレベル変換され、出力部に設けられたドライバＤＶ３とＤＶ４を介してサブワード選択線ＦＸｉとＦＸｉＢに出力される。

メインワードドライバＭＤＲＶは、上記図１３の波形図に示すように、Ｘデコーダで形成された０〜ＶＤＬで変化する小振幅のメインワード線選択信号を受けて、上記メインワード線ＭＷｉＢＮとＭＷｉＢＰに供給される選択／非選択信号を形成する。つまり、上記小振幅信号ＸＤＥＣは、前記図６で説明したと同様なレベル変換回路ＬＳＮとＬＳＰとでＶＮＮ〜ＶＤＬと０〜ＶＣＨとのような信号振幅にそれぞれレベル変換され、出力部に設けられたドライバＤＶ５とＤＶ６を介して上記メインワード線ＭＷｉＢＮとＭＷｉＢＰを駆動するものである。

このような階層ワード方式においても、上記のように各ドライバを構成する出力ＭＯＳＦＥＴには、前記のような電圧分担用のＭＯＳＦＥＴを設け、かつ、その信号振幅をＰチャンネル型ＭＯＳＦＥＴ側とＮチャンネル型ＭＯＳＦＥＴ側用に分けて、２通りの比較的小さな信号振幅として伝えるようにすることにより、デバイスの高信頼性を確保することができる。

図１４には、この発明に係るダイナミック型ＲＡＭにおける電源回路の他の一実施例の概略ブロック図が示されている。この実施例のダイナミック型ＲＡＭは、複数（同図では４個）のメモリアレイＭＣＡを持つようにされる。これらのメモリアレイＭＣＡは、前記階層ワードドライバ方式をとる場合、それぞれが後述するような複数のメモリマットから構成される。この実施例では、高電圧用のチャージポンプ回路ＶＰＰＧと負電圧用のチャージポンプ回路ＶＢＢＧに対して、複数の定電圧回路ＲＧＮとＲＧＰが設けられる。特に制限されないが、これらの定電圧回路ＲＧＮとＲＧＰとは、上記複数からなるメモリアレイＭＣＡに一対一に対応して複数個設けられる。各メモリアレイＭＣＡにおいて、上記電圧ＶＣＨとＶＮＮは、同じであることから上記ＶＣＨとＶＮＮに対応させられ基準電圧ＶＲＨとＶＲＮを形成する基準電圧発生回路ＲＧＦＰとＲＧＦＮとは共通の回路が用いられる。

この構成では、負荷となるメモリアレイＭＣＡのワード線選択回路ＸＤＥＣとＷＤに近接して、上記定電圧回路ＲＧＰとＲＧＮとを配置させることができ、その間の配線も短くなり、電源インピーダンスを低くすることができるとともに、上記チャージポンプ回路ＶＰＰＧとＶＢＢＧ及び基準電圧発生回路ＲＧＦＰとＲＧＦＮを共通に使用できるために回路規模を小さくすることができる。上記チャージポンプ回路ＶＰＰＧとＶＢＢＧで形成される電圧は、上記ワード線の選択状態又は非選択状態への変化時に電圧変動が生じても問題ないように予め絶対値的に大きく形成されていること、及び上記基準電圧発生回路は、上記差動回路の参照電圧として使用されるだけでほとんど電流は流れないので上記のように複数の回路に共通に設け、その間の配線長が長くなってもほとんど問題ない。

図１５には、前記階層化ワードドライバ方式に対応したサブワード選択線用のドライバ及びサブワードドライバの他の一実施例の回路図が示されている。この実施例では、１本のメインワード線ＭＷｉＢと１本のサブワード選択線ＦＸｉＢにより上記サブワード線を選択できるよう工夫されたものである。このような１本のサブワード選択線とメインワード線とで構成することにより、配線数を減らすとともに回路素子数も低減できる。

上記のようにサブワード選択線とメインワード線を１本で構成することに対してして、選択／非選択の信号レベルは、図１６の波形図に示すようにＶＮＮ〜ＶＣＨのような大きな信号振幅とされる。サブワード選択線の前記のような分岐部には、反転信号を形成するドライバが設けられる。このドライバは、上記ＶＣＨとＶＮＮの電圧で動作して、図１６の波形図に示すように上記信号ＦＸｉＢｎとは反転されたサブワード選択線ＦＸｉｎを形成して、サブワードドライバの動作電圧として利用される。

上記分岐部のドライバにおいて、上記サブワード選択線ＦＸｉＢの信号は、ゲートにＶＤＬが供給されたＮチャンネル型ＭＯＳＦＥＴＭ２１を介して負電圧ＶＮＮを出力するＮチャンネル型の出力ＭＯＳＦＥＴＭ２５のゲートに伝えられ、ゲートに接地電位ＶＳＳが供給されたＰチャンネル型ＭＯＳＦＥＴＭ２０を介して高電圧ＶＣＨを出力するＰチャンネル型の出力ＭＯＳＦＥＴＭ２２のゲートに伝えられる。上記Ｐチャンネル型の出力ＭＯＳＦＥＴＭ２２と出力端子との間には、上記ＶＳＳがゲートに印加されたＰチャンネル型ＭＯＳＦＥＴＭ２４が直列に挿入され、上記Ｎチャンネル型の出力ＭＯＳＦＥＴＭ２５と出力端子と間には、上記ＶＤＬがゲートに印加されたＮチャンネル型ＭＯＳＦＥＴＭ２４が設けられる。

上記のようにサブワード選択線ＦＸｉＢには、ＶＣＨとＶＮＮのような大きな信号振幅とするにもかかわらず、上記ドライバを構成する出力ＭＯＳＦＥＴＭ２２とＭ２５には、それぞれ前記図７と同様に比較的小さな電圧しか印加されずデバイスの高信頼性を確保することができるものとなる。

サブワードドライバも上記ドイラバと同様である。ただし、メインワード線ＭＷｉＢがＶＮＮのような選択レベルのときに、上記サブワード選択線ＦＸｉｎがＶＮＮのような非選択レベルのときに、サブワード線ＳＷＬｉを負電圧ＶＮＮのような非選択レベルにするために、上記サブワード選択線ＦＸｉＢｎがゲートに接続されたＭＯＳＦＥＴ２７が設けられ、そのハイレベル（ＶＣＨ）が前記同様にゲートにＶＤＬが印加された電圧分割用のＭＯＳＦＥＴを介してゲートに伝えられてオン状態となり、サブワード線ＳＷＬｉを負電圧ＶＮＮにする。このときにも、サブワード線ＳＷＬｉが接続される出力端子との間には、前記ＶＤＬがゲートに印加された電圧分割用のＭＯＳＦＥＴＭ２６が直列に接続される。

上記サブワード選択線ＦＸｉＢやメインワード線ＭＷｉＢを駆動するドライバは、ＶＮＮ〜ＶＣＨのような出力信号を形成するものであるから、前記図６に示したようなワードドライバを利用するものである。

図１７には、基準電圧発生回路の一実施例の回路図が示されている。この実施例回路では、前記ＶＣＨとＶＮＮに対応した基準電圧ＶＲＮとＶＲＰを発生させる。基準電圧発生回路は、バイポーラトランジスタのシリコンバンドギャップを利用した基準電圧回路ＢＧＧと、基準電圧回路で形成された電圧を電流信号に変換する電圧電流変換回路ＩＶＣＯＮと、かかる電流信号を電流ミラー回路を利用して上記各基準電圧ＶＲＮとＶＲＰを発生する回路から構成される。

バイポーラトランジスタＴ１とＴ２は、そのエミッタ面積Ａ_E が１と８のように異なるように形成され、そのコレクタとベースを共通接続してダイオード形態にするとともに、エミッタに１ＭΩのような高抵抗を介して同じ電流が流れるようにして、シリコンバンドギャップに対応した差電圧を発生させて８８ＫΩのような抵抗に印加して定電流を発生させる。つまり、上記トランジスタＴ１のエミッタ電圧と上記８８ＫΩを介したトランジスタＴ２のエミッタ電圧が等しくなるように差動ＭＯＳＦＥＴＱ２１とＱ２２からなる差動増幅回路で上記高抵抗に供給される電圧を制御する。これにより、上記高抵抗において１．２６Ｖのような基準電圧ＶＲＥＦを発生させる。

上記トランジスタＴ１とＴ２は、Ｐチャンネル型ＭＯＳＦＥＴのソース，ドレイン拡散領域をエミッタとし、それが形成されるｎ型ウェル領域ｎＷＥＬＬをベースとし、ｐ−型基板をコレクタとして用いる。上記コレクタとベースとは共通に接続して、上記ｐ−型基板に与えられる接地電位にされる。上記８８ＫΩの抵抗に発生した差電圧は、それと同じ電流が流れる上記高抵抗との抵抗比に対応して上記１．２６Ｖのような電圧にされる。

上記ゲートに接地電位が供給されて抵抗素子として作用するＰチャンネル型ＭＯＳＦＥＴＱ２３は、起動回路を構成する。上記トランジスタＴ１とＴ２及び差像増幅回路からなるＢＧＧは、ＶＲＥＦが０Ｖのとき、つまりトランジスタＴ１，Ｔ２がオフ状態で、差動ＭＯＳＦＥＴＱ２１とＱ２２がオフ状態でも安定するために、上記起動回路を設けて上記１．２６Ｖのような基準電圧を形成するものである。上記基準電圧ＶＲＥＦは、キャパシタＣ１が設けられていっそうの安定化させられるものである。

電圧電流変換回路ＩＶＣＯＮは、差動ＭＯＳＦＥＴＱ２４とＱ２５からなる差動回路と出力ＭＯＳＦＥＴＱ２６によりボルテージフォロワ回路を構成し、上記基準電圧ＶＲＥＦを抵抗ＲＦに流して定電流を形成する。この定電流は上記出力ＭＯＳＦＥＴＱ２６に流れるので、それとゲートとソースが共通化されたＰチャンネル型ＭＯＳＦＥＴＱ２７、Ｑ３０を設けて電流ミラー回路を構成し、上記ＭＯＳＦＥＴＱ２７及びＱ３０のドレインから電流変換された基準電流を取り出す。特に制限されないが、上記抵抗ＲＦにより形成された基準電圧ＶＲＥＦ０は、特に制限されないが、後述するレベルサンサに利用される。

上記ＭＯＳＦＥＴＱ２７のドレインから出力される基準電流は、前記チャージポンプ回路ＶＢＢＧで形成された−１．０Ｖのような基板電圧ＶＢＢにソースが接続されたＮチャンネル型ＭＯＳＦＥＴＱ２８とＱ２９からなる電流ミラー回路に供給され、その出力電流を接地電位との間に設けられた抵抗ＲＬ１に流すようにして、−０．７５Ｖのような基準電圧ＶＲＮを発生させる。上記抵抗ＲＬ１には、キャパシタＣ３が並列に設けられて電圧安定化が図られている。

上記ＭＯＳＦＥＴＱ３０のドレインから出力される基準電流は、回路の接地電位にソースが接続されたＮチャンネル型ＭＯＳＦＥＴＱ３１とＱ３２からなる電流ミラー回路に供給され、かかる電流ミラー回路を介した基準電流は、前記チャージポンプ回路ＶＰＰＧで発生された高電圧ＶＰＰにソースが接続されたＰチャンネル型ＭＯＳＦＥＴＱ３３とＱ３４に供給し、その出力と内部電圧ＶＤＤ（ＶＤＬ）との間に抵抗ＲＬ２を設けて上記ＶＤＤを基準にして約２．２５Ｖのような基準電圧ＶＲＰが形成される。キャパシタＣ４は、上記基準電圧ＶＲＰを安定化させるために設けられる。

上記電流ミラー回路を構成するＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとはそれぞれ同じ素子サイズとされて上記抵抗ＲＦで形成された基準電圧と等しい電流を形成するようにすると、上記基準電圧ＶＲＰとＶＲＮとは、次式（１）と（２）のように表される。
ＶＲＰ＝ＶＲＥＦ×ＲＬ２／ＲＦ＋ＶＤＤ（ＶＤＬ） ………（１）
ＶＲＮ＝−ＶＲＥＦ×ＲＬ１／ＲＦ ………（２）

このように上記実施例回路においては、シリコンバンドギャップを利用して上記基準電圧ＶＲＥＦを形成し、抵抗比ＲＬ２／ＲＦ、ＲＬ１／ＲＦにより上記基準電圧ＶＲＰとＶＲＮを形成するものであるため、プロセスバラツキの大きな半導体回路に形成される回路素子を用いても、上記抵抗比はその影響を受けないので高い精度で上記基準電圧ＶＲＰとＶＲＮとを形成することができる。

図１８には、前記定電圧発生回路ＲＧＰの一実施例の回路図が示されている。この実施例では、差動増幅回路は２つの回路から構成される。差動ＭＯＳＦＥＴＱ４０とＱ４１及び可変抵抗素子との作用するＭＯＳＦＥＴＱ４４からなる回路は、動作電流を形成するＭＯＳＦＥＴＱ４８のゲートに定常的にＶＤＬのような定電圧が印加されて定常的に動作させられる。つまり、メモリ回路がスタンバイ状態のときの定電圧発生回路自体での電流消費を小さくするために上記ＭＯＳＦＥＴＱ４８には小さな電流しか流れないようにされる。

メモリアクセスによりワード線の選択／非選択動作の切り換えに対応して、比較的大きな電流供給能力を持つようにするため、制御信号ＡＣＴＨによりＮチャンネル型ＭＯＳＦＥＴＱ４７をオン状態にして上記メモリアクセス時に差動ＭＯＳＦＥＴＱ４２とＱ４３及び可変抵抗素子として作用するＭＯＳＦＥＴＱ４５からなる定電圧回路を動作させる。この回路は、上記信号ＡＣＴＨがロウレベルの非動作状態にのときに、Ｐチャンネル型ＭＯＳＦＥＴＱ４６をオン状態して上記可変抵抗素子としてのＭＯＳＦＥＴＱ４５をオフ状態にさせるものである。

図１９には、前記定電圧発生回路ＲＧＮの一実施例の回路図が示されている。この実施例では、上記同様に差動増幅回路は２つの回路から構成される。差動ＭＯＳＦＥＴＱ５０とＱ５１及び可変抵抗素子との作用するＭＯＳＦＥＴＱ５２からなる回路は、動作電流を形成するＭＯＳＦＥＴＱ４３のゲートに定常的にＶＳＳのような接地電位が印加されて定常的に動作させられる。つまり、メモリ回路がスタンバイ状態のときの定電圧発生回路自体での電流消費を小さくするために上記ＭＯＳＦＥＴＱ５３には前記同様に小さな電流しか流れないようにされる。

メモリアクセスによりワード線の選択／非選択動作の切り換えに対応して、比較的大きな電流供給能力を持つようにするため、制御信号ＡＣＴＮのロウレベルによりＰチャンネル型ＭＯＳＦＥＴＱ５８をオン状態にして、上記メモリアクセス時に差動ＭＯＳＦＥＴＱ５４とＱ４４及び可変抵抗素子として作用するＭＯＳＦＥＴＱ５６からなる定電圧回路を動作させる。この回路は、上記信号ＡＣＴＮがハイレベルの非動作状態にされるとき、Ｎチャンネル型ＭＯＳＦＥＴＱ５７をオン状態にして、上記可変抵抗素子としてのＭＯＳＦＥＴＱ５６をオフ状態にさせるものである。

図２０には、前記ＶＢＢ用のチャージポンプ回路７の一実施例の回路図が示されている。この実施例では、特に制限されないが、Ｐチャンネル型ＭＯＳＦＥＴＱ５９〜Ｑ６６を用いて構成される。これらのＰチャンネル型ＭＯＳＦＥＴはＮ型ウェル領域に形成される。それ故、メモリセルが形成されるＰ型ウェル領域と電気的に分離でき、チャージポンプ動作においてＮ型ウェル領域に少数キャリアが発生することになるので、Ｐ型のウェル領域に形成されるメモリセルに何ら影響を及ぼすことがない。

ＭＯＳ容量を利用して形成されたキャパシタＣ１３とＭＯＳＦＥＴＱ６１及びＱ６３により負電圧ＶＢＢを発生させるポンピング回路の基本回路が構成される。キャパシタＣ１４とＭＯＳＦＥＴＱ６２及びＱ６４も同様な基本回路であるが、入力されるパルスＯＳＣとＯＳＣＢとが互いにそのアクティブレベルが重なり合うことの無い逆相関係にあり、入力パルスＯＳＣとＯＳＣＢに対応して交互に動作して効率の良いチャージポンプ動作を行うようにされる。

ＭＯＳＦＥＴＱ６１とＱ６３は、基本的にはダイオード形態にされてもよいが、このようにすると、そのしきい値電圧分だけレベル損失が生じてしまう。パルス信号ＯＳＣのハイレベルが３．３Ｖのような低電圧であるときには、実質的に動作しなくなる。そこで、ＭＯＳＦＥＴＱ６１は、入力パルスＯＳＣがロウレベルのときにオン状態にされればよいことに着目し、入力パルスと同様なパルスを形成するインバータ回路Ｎ１０とキャパシタＣ１１及びスイッチＭＯＳＦＥＴＱ５９を設けて負電圧にされる制御電圧を形成する。これより、レベル損失なくキャパシタＣ１３の負電位を基板電圧ＶＢＢ側に伝えることができる。ＭＯＳＦＥＴＱ５９は他方の入力パルスＯＳＣＢによって負電圧を形成するときにオン状態にされ、キャパシタＣ１１のチャージアップを行う。キャパシタＣ１１は、上記ＭＯＳＦＥＴＱ６１の制御電圧を形成するに足る小さなサイズのキャパシタである。

ＭＯＳＦＥＴＱ６３は、バックゲート（チャンネル部分）に他方の入力パルスＯＳＣＢを受ける駆動用インバータ回路Ｎ１３のハイレベルの出力信号を受けることによって早いタイミングでオフ状態にされ、基板電位の引き抜きを効率よくする。同様にＭＯＳＦＥＴＱ６１のバックゲートには、駆動用のインバータ回路Ｎ１２の出力信号が供給されることによって、キャパシタＣ１３をチャージアップするときＭＯＳＦＥＴＱ６１を早いタイミングでオフ状態にし、基板電位ＶＢＢのリークを最小にする。他方の入力パルスＯＳＣＢに対応したＭＯＳＦＥＴＱ６２のゲートに供給される制御電圧、ＭＯＳＦＥＴＱ６４とＱ６２のバックゲート電圧も同様な動作を行うようなインバータ回路Ｎ１３及びキャパシタＣ１４により形成れるパルス信号及び入力パルスＯＳＣに基づいて形成されるパルス信号が用いられる。

上記ＭＯＳＦＥＴＱ５９とＱ６３（Ｑ６０とＱ６４）ゲート電圧を早いタイミングで引き抜くＭＯＳＦＥＴＱ６５（Ｑ６６）が設けられる。このＭＯＳＦＥＴＱ６５（Ｑ６６）は、ゲートとドレインとが共通接続されてダイオード形態にされるとともに、バックゲートに自身の入力パルスＯＳＣ（ＯＳＣＢ）を受ける駆動用インバータ回路Ｎ１２（Ｎ１３）の出力信号が供給されることにより、ＭＯＳＦＥＴＱ６３（Ｑ６４）と相補的にスイッチ制御される。これにより、入力パルスＯＳＣ（ＯＳＣＢ）に応じて駆動用インバータ回路Ｎ１２（Ｎ１３）の出力信号がロウレベルに変化するときＭＯＳＦＥＴＱ６３（Ｑ６４）がオン状態からオフ状態に切り換わるのを早くできるから、効率よく基板電位を負電位に引き抜くことができる。

図２１には、前記ＶＢＢ用のチャージポンプ回路７に供給される発振パルスを形成する発振回路６の一実施例の回路図が示されている。この実施例では、ＣＭＯＳインバータ回路を構成するＰチャンネル型ＭＯＳＦＥＴＱ６７とＮチャンネル型ＭＯＳＦＥＴＱ７０に抵抗素子として作用するＰチャンネル型ＭＯＳＦＥＴＱ６８とＮチャンネル型ＭＯＳＦＥＴＱ６９をそれぞれ直列接続し、次段のＣＭＯＳインバータ回路の入力容量とともに時定数回路を構成して信号遅延を行わせる。これらのＣＭＯＳインバータ回路の奇数個（同図では５個）を縦列接続してリングオシレータを構成する。

これらのリングオシレータを間欠的に動作させるために、言い換えるならば、基板電圧ＶＢＢが所望の負電圧（−１．０Ｖ程度）に到達したとき、発振回路の動作を停止して基板電圧ＶＢＢの安定化と低消費電力化を図るよう制御回路が設けられる。信号ＤＥＴＡは、次に説明するレベルセンサにより形成された信号であり、上記基板電圧ＶＢＢが所望の電位に到達したことを判定するとロウレベルにされる。この信号ＤＥＴＡのロウレベルにより、インバータ回路Ｎ１５とＮ１６を通した出力信号がロウレベルとなり、上記リングオシレータを構成する最終段のＣＭＯＳインバータ回路に設けられ、抵抗素子として作用するＮチャンネル型ＭＯＳＦＥＴをオフ状態にさせるとともに、その出力端子に設けられたＰチャンネル型ＭＯＳＦＥＴをオン状態にさせて、強制的に最終段出力をハイレベルに固定させる。そして、ゲート回路Ｇ１とＧ２の出力をハイレベルにし、ゲート回路Ｇ３の出力信号をロウレベルにして発振パルスＯＳＣをロウレベルに、発振パルスＯＳＣＢをハイレベルに固定させる。

信号ＶＢＯＳＣＳＷは、メモリがスタンバイ状態にされたときにハイレベルにされる信号であり、この信号ＶＢＯＳＣＳＷのハイレベルにより、ゲート回路Ｇ１がゲートを閉じ、ゲート回路Ｇ２を開いて、上記リングオシレータで形成された比較的高い周波数に代えて内蔵のセルフリフレッシュタイマー用の発振パルスＳＬＯＳＣを上記チャージポンプ回路に供給する発振パルスＯＳＣ、ＯＳＣＢとして用いる。このような低い周波数でのチャージポンプ回路の動作においても、上記信号ＤＥＴＡのロウレベルにより、ゲートＧ２がゲートを閉じるようにして発振パルスＯＳＣをロウレベルに、発振パルスＯＳＣＢをハイレベルに固定させるものである。

図２２には、前記ＶＢＢ用のレベルセンサ８の一実施例の回路図が示されている。前記定電圧ＶＲＥＦ０がゲート，ソース間に印加されたＮチャンネル型ＭＯＳＦＥＴＱ７２により定電電流を形成して、それを基に電流ミラー回路により基準となる電流ｉ１を形成する。電流経路にＮチャンネル型ＭＯＳＦＥＴを複数個直列接続して基板電圧ＶＢＢを供給する。上記複数個の直列ＭＯＳＦＥＴは、調整用の端子が設けられておりデバイスのプロセスバラツキの調整に用いられる。つまり、基板電圧ＶＢＢが前記のように−１．０のとき、かかる直列ＭＯＳＦＥＴに流れる電流ｉ２が上記電流ｉ１とバランスするようにされる。つまり、ＭＯＳＦＥＴＱ７６のソース電位が接地電位ＶＳＳに一致するようにして、かかるＭＯＳＦＥＴＱ７６に流れる電流ｉ２と上記電流ｉ１とのバランス調整を行う。上記基準となる電流ｉ１の調整も可能とするためにＮチャンネル型の電流ミラー回路にも２個のＭＯＳＦＥＴＱ７３とＱ７４が直列に接続され、選択的なソースとドレインの短絡によりミラー電流比が調整されるものである。

上記基板電圧ＶＢＢが上記設定電圧より絶対値的に小さいときには、ＭＯＳＦＥＴＱ７６のソース電位が接地電位より高くなって上記電流ｉ２＜ｉ１の関係となる。これにより、上記基準電流ｉ１を流すＰチャンネル型ＭＯＳＦＥＴＱ７６と並列に設けられたＰチャンネル型ＭＯＳＦＥＴＱ７７には電流が流れなく、上記電流ｉ１に対応した電流を流すＮチャンネル型ＭＯＳＦＥＴＱ７８との電流差に対応して電圧ｖｓがロウレベルにされる。このロウレベルの信号ｖｓは、ＭＯＳＦＥＴＱ６８〜Ｑ７１からなるＣＭＯＳインバータ回路により増幅され、さらにインバータ回路とゲート回路Ｇ４を通してセンス出力ＤＥＴＡとして出力される。

上記センス出力ＤＥＴＡのハイレベルにより上記ＭＯＳＦＥＴＱ７８と並列形態に電流経路が形成されて上記信号ｖｓをよりロウレベル側に引き抜くように作用させている。基板電位ＶＢＢが所望の電圧より絶対値的に大きくなると、上記電流ｉ２＞ｉ１のように逆転し、かかる電流の差分がＰチャンネル型ＭＯＳＦＥＴＱ７７に流れて上記電圧ｖｓをハイレベル側に持ち上げるように作用する。この電位ｖｓが上記ＣＭＯＳインバータ回路のロジックスレョシルドを超えて高くなると、センス出力ＤＥＴＡがロウレベルに変化し、それが帰還されて上記電圧ｖｓをロウレベル側に引き下げているＮチャンネル型ＭＯＳＦＥＴがオフ状態にさせて急減に電圧ｖｓをハイレベルに立ち上げる。このような帰還回路により上記ＣＭＯＳインバータ回路によるレベル判定がヒステリシス特性を持つようにされる。このようなヒステリシス特性を持たせることにより、上記発振回路の間欠動作を安定的に制御するとともに、基板電圧ＶＢＢを設定値に対して約１０％の範囲内に安定的に設定することができる。

信号ＳＥＴＢは、電源投入直後に一時的にハイレベルにされる信号であり、この信号ＳＥＴＢのハイレベルにより上記センス出力ＤＥＴＡを強制的にハイレベルにして発振回路を起動させるものである。電圧ＶＳＮやＶＳＰは、上記電圧ｖｓのハイレベル／ロウレベルを判定するＣＭＯＳインバータ回路等のように低消費電流で動作させるためのバイアス電圧として用いられる。

図２３には、前記ＶＰＰ用のチャージポンプ回路２の一実施例の回路図が示されている。この実施例では、外部端子から供給される電源電圧の変動に影響されないで、安定的に高電圧ＶＰＰを発生させるために、上記内部降圧電圧ＶＤＬが動作電圧として用いられる。発振パルスＯＳＣＨがハイレベルのとき、キャパシタＣ８とキャパシタＣ９及びキャパシタＣ１０に対して内部降圧電圧ＶＤＬまでのチャージアップが行われる。このチャージアップのときには、キャパシタＣ７により形成された昇圧電圧チャージアップ用のＭＯＳＦＥＴがオン状態にされるものであるので、そのしきい値電圧によるレベル損失なく上記ＶＤＬまでのチャージアップが行われる。

上記発振パルスＯＳＣＨがロウレベルに変化すると、上記キャパシタＣ７にチャージアップが行われるとともに、キャパシタＣ１０には２ＶＤＬの昇圧電圧が発生される。この２ＶＤＬの昇圧電圧は、ＭＯＳＦＥＴＱ７１とＱ７２からなるＣＭＯＳインバータ回路の動作電圧が、上記キャパシタＣ９で形成された２ＶＤＬの昇圧電圧とされることから、キャパシタＣ８にはかかる２ＶＤＬの電圧が供給されるために３ＶＤＬの昇圧電圧ＶＰＰ’を形成して出力用のＭＯＳＦＥＴをオン状態にさせる。これにより、上記キャパシタＣ１０で形成された２ＶＤＬの昇圧電圧がそのままレベル損失なく昇圧電圧ＶＰＰとして出力される。

前記のように内部降圧電圧ＶＤＬは、１．５Ｖ程度であるので上記実施例のチャージポンプ回路により最大で約３Ｖのような昇圧電圧ＶＰＰを形成することができる。この実施例では、前記のように昇圧電圧ＶＰＰは２．６Ｖ程度であればよいので、後述するような発振回路の間欠動作により上記２．６Ｖのような昇圧電圧ＶＰＰを発生させるものである。

図２４には、前記ＶＰＰ用の発振回路１の一実施例の回路図が示されている。この実施例の発振回路１は、前記ＶＢＢ用の発振回路６と実質的に同じ回路が用いられるものである。ただし、上記のようなチャージポンプ回路に対応して発振パルスＯＳＣＨのように１つのパルスのみを出力する点が異なる。

図２５には、上前記ＶＰＰ用のレベルセンサ３の一実施例の回路図が示されている。この実施例では、内部降圧電圧ＶＤＬを受けるＰチャンネル型ＭＯＳＦＥＴＱ７２のソースに昇圧電圧ＶＰＰを印加する。このＭＯＳＦＥＴＱ７２には電源投入時に一時的にロウレベルにされる起動信号ＮＳＥＮＢが供給されるＭＯＳＦＥＴＱ７３が設けられている。定常状態ではＭＯＳＦＥＴＱ７３はオン状態にされており、Ｎチャンネル型ＭＯＳＦＥＴＱ７４との抵抗比により昇圧電圧ＶＰＰを分圧させる。この分圧電圧をＮチャンネル型ＭＯＳＦＥＴＱ７６、Ｑ７７及びＮチャンネル型ＭＯＳＦＥＴＱ７８からなるインバータ回路のロジックスレッショルドで判定する。

つまり、昇圧電圧ＶＰＰが設定値より高いと、上記分圧電圧がロジックスレッショルド電圧より高くなり、ロウレベルの出力信号を形成し、それを２段のＣＭＯＳインバータ回路を通して増幅してセンス出力ＤＥＴＨをロウレベルにする。これにより、前記発振回路の動作を停止させる。昇圧電圧ＶＰＰが設定値より低くなると、上記分圧電圧がロジックスレッショルド電圧より低くなり、ハイレベルの出力信号を形成し、それを２段のＣＭＯＳインバータ回路を通して増幅してセンス出力ＤＥＴＨをハイレベルにする。これにより、前記発振回路の動作を再開させる。電源投入時には、信号ＮＳＥＮＢをハイレベルにし、上記ＶＰＰのセンス経路のＰチャンネル型ＭＯＳＦＥＴＱ７３をオフ状態にするととに、Ｎチャンネル型ＭＯＳＦＥＴＱ７５をオン状態にして上記増幅ＭＯＳＦＥＴＱ７６をオフ状態にする。これにより、センス出力ＤＥＴＨは強制的にハイレベルにされて上記発振回路を動作させる。

図２６には、この発明に係るダイナミック型ＲＡＭの一実施例の概略全体構成図が示されている。ダイナミック型ＲＡＭは、情報記憶を行うメモリセルをマトリックス状態に配置してなるメモリセルアレイＭＣＡと、その中から１ビット単位でのアクセスなら１個のメモリセルを、複数ビット単位でのメモリアクセスなら複数個のメモリセルを選択するＸデコーダＸＤＥＣ、ワードドライバＷＤ及びＹデコーダＹＤＥＣと、外部制御信号／ＲＡＳ（ロウアドレスストローブ）、／ＣＡＳ（カラムアドレスストローブ）、／ＷＥ（ライトイネーブル）及び／ＯＥ（アウトプットイネーブル）を受けてそれらの制御を行う制御回路から構成される。

ダイナミック型ＲＡＭのメモリセルは、前記のように１キャパシタ、１トランジスタ（ＭＯＳＦＥＴ）で構成される。同図において、ＷＤは前記のようなワードドライバであり、ワード線Ｗｉ（ｉ＝１〜ｎ）が出力される。ワードドライバＷＤは、その前段のＸデコーダＸＤＥＣにより選択される。ＳＡは、センスアンプ、ｂｉｔ，／ｂｉｔはビット線、ＡＣはアレイコントロール回路であり、かかるＡＣによりビット線のイコライズ信号ＥＱとセンスアンプ起動信号が出力される。ＩＯＣは、読み出し時と書き込み時にＩ／Ｏ線の選択とデータの増幅を行うリードアンプ（メインアンプ）ＲＡとライトアンプＷＡが設けられる。

メモリの読み出し動作は、信号ＥＱがハイレベル（ＶＣＨ）となり、ビット線がイコライズされたところから始まる。上記信号ＥＱがロウレベル（ＶＮＮ）となってイコライズが解除され、ワード線が負電圧ＶＮＮからＶＣＨのような選択レベルに立ち上がる。これにより、ワード線に接続されたメモリセルからビット線に信号が現れる。次に、センスアンプ起動信号ＳＡＰとＳＡＮによりセンスアンプを起動する。これにより、ビット線上の信号は外部電圧Ｖｅｘｔ又は図示しい前記のような内部降圧電圧ＶＤＬのようなハイレベルと接地電位ＶＳＳのようなロウレベルにされる。上記ビット線に付加された行選択スイッチをＹデコーダＹＤＥＣの出力で選択し、ビット線を入出力線Ｉ／Ｏに接続させてリードアンプＲＡ、入出力バッファに含まれる出力バッファを通してチップ外へデータが出力される。

メモリの書き込み動作は、上記のような選択動作において入出力バッファに含まれる入力バッファが動作状態にされて、チップ外から入力された書き込みデータをライトアンプＷＡ−入出力線Ｉ／Ｏ及び行選択スイッチ−ビット線を通してメモリセルのキャパシタに書き込まれる。

この実施例では、内部電源回路として基板電圧発生回路によりメモリセルが形成されたｐ型ウェル領域に負のバックバイアス電圧ＶＢＢを形成するチャージポンプ回路ＶＢＢＧと、この電圧ＶＢＢを利用して図示しない前記のような定電圧回路により上記ワード線の非選択レベルとしての負電圧ＶＮＮを形成する。また、チャージポンプ回路ＶＰＰＧにより昇圧電圧ＶＰＰを発生させ、これを基に図示しない前記定電圧により上記ワード線の選択レベルＶＣＨに対応した高電圧を発生させる。この高電圧ＶＣＨは、メモリセルを構成するＭＯＳＦＥＴのしきい値電圧の影響を受けないで上記ビット線のハイレベルをそのままキャパシタにフルライトさせるものである。上記基板電圧ＶＢＢは、ビット線やセンスアンプのｐｎ接合容量を低減させ、あるいはメモリセルのＭＯＳＦＥＴのしきい値電圧を高くしてデータ保持特性を改善させ、α線によって誘起された少数キャリアを吸収してソフトエラーを低減させるように作用する。

上記メモリセルの選択のためのアドレス信号Ａｉは、アドレスバッファを介して上記デコーダＸＤＥＣ，ＹＤＥＣ等に供給される。ダイナミック型ＲＡＭでは、アドレスマルチプレックス方式により、上記／ＲＡＳ信号に同期してＸ系アドレス信号が入力され、続いて上記信号／ＣＡＳに同期してＹ系アドレス信号が入力される。アドレスバッファには、アドレスラッチ回路が設けられており、上記時系列的に入力されたアドレス信号を保持している。また、同図では、省略されているが、ダイナミック型メモリセルでは、上記キャパシタに保持された情報電荷が時間の経過とともに失われてしまう。そこで、電荷が失われる前に読み出して、もとの電荷の状態に戻すというリフレッシュ動作が必要である。同図においては省略されていが、前記制御回路に上記リフレッシュ動作を一定時間間隔で行う自動リフレッシュ制御回路も設けられるものである。

図２７には、この発明に係るダイナミック型ＲＡＭにおけるワードドライバの他の一実施例の回路図が示されている。この実施例の特徴は、前記のような階層ワード線方式のサブワードドライバを階層化しない方式のワードドライバに適用したものである。つまり、ワードドライバＷＤｉの動作電圧として、デコード信号Ｘ０を用いるようにするものである。この構成により、前記スイッチＭＯＳＦＥＴが省略でき、高耐圧用のＭＯＳＦＥＴが付加されているにもかかわらずに、ワードドライバＷＤｉの素子数が全体で６個のように少ないので、ワード線のピッチがより小さなメモリアレイにも適用することができる。

この実施例では、ＸデコーダＸＤＥＣとして選択信号を形成する論理回路と、その出力信号をレベル変換する２個のレベル変換回路ＬＳＰとＬＳＮに対してワード線４本分のワードドライバを割り当てている。これに対してデコード信号Ｘｉを上記４種類から８種類に拡張して、ワード線８本分のワードドライバに共通に用いるようにしてもよい。この場合、Ｘデコーダのレイアウトピッチがいっそう緩和されるので、レベル変換回路ＬＳＰとＬＳＮを横方向に広げることで、レイアウトパターンの縦寸法（ワード線の延長方向）を低減できる。

図２８には、この発明に係るダイナミック型ＲＡＭにおける外部電圧と内部電圧ＶＣＨとＶＮＮ、ＶＤＬの関係を説明するための一実施例の電圧特性図が示されている。通常半導体メモリでは、出荷される前に初期不良を洗い出しために通常使用される電圧よりも高い電圧を印加して、不良の素子を取り除くというエージング試験又はバーンイン試験が実施される。この実施例では、この試験を容易にし、さらに試験での歩留りを向上させる。この実施例では、ゲート絶縁膜を前記のように２種類とし、ＶＣＨとＶＤＬを一定のレベル差でともに外部電源電圧に比例して上昇させ、標準動作領域とバーンイン領域の間でそのレベル差を切り換えるようにするものである。

これに対して負電圧ＶＮＮは、外部電源電圧に対して無関係に一定の値を保つようにしている。バーインのときに大きくするようにしてもよい。上記ＶＣＨは、上記電圧変化の傾きを大きくすることによりＶＤＬとの差を拡大させるようにしてもよいが、上記のような方式の方が、ＶＣＨが図１７の抵抗ＲＬ２の抵抗値を２段階に切り換えるだけで容易に実現できるという利点がある。上記のような電圧切り換えにより、標準動作領域でバーンイン領域でも電圧が精度よく設定できるために、ストレスのかかりすぎによるデバイスの破壊が防止でき、結果として歩留りを高くすることができる。上記ＶＤＬは外部電圧Ｖｅｘｔに等しい。

図２９には、この発明に係るダイナミック型ＲＡＭにおける外部電圧と内部電圧ＶＣＨとＶＮＮ、ＶＤＬの関係を説明するための他の一実施例の電圧特性図が示されている。この実施例では、外部電源電圧を２．５Ｖにしたときに、図２８の実施例と同じ種類、同じ厚さのゲート絶縁膜を用いることができるように電圧リミッタを用いて降圧し、標準動作領域での内部電圧ＶＤＬを１．５Ｖに設定している。上記２種類のＭＯＳＦＥＴのうちの厚い厚さのゲート絶縁膜のＭＯＳＦＥＴは、前述のワードドライバやメモリセル以外に入力バッファと出力バッファに用いられ、薄い薄さのゲート絶縁膜のＭＯＳＦＥＴは、周辺回路やセンスアンプに用いられる。

上記ＶＣＨとＶＤＬとは、標準動作領域近傍では外部電源電圧に無関係に一定レベルとする一方で、バーンイン領域近傍では外部電源電圧に対応して上昇させる。その切り替えは、前記図２８の実施例と同様に、標準動作領域とバーイン領域との間で行うようにされる。負電圧ＶＮＮは、外部電源電圧に無関係に一定である。この実施例でも、ＶＣＨはその基準電圧ＶＲＰを前記のようにＶＤＬを基準として発生させ、抵抗ＲＬ２の抵抗値を２段階に切り替えるようにして、バーンイン領域ではＶＤＬとの差電圧を大きくしている。これにより、標準動作領域でもバーイン領域でもＭＯＳＦＥＴに印加される電圧を精度よく設定でき、ストレスのかかりすぎにより不良になる素子を減らようにできるので製品歩留りを高くすることができる。

上記ＶＤＬは、標準動作領域では前記基準電圧ＶＲＥＦ０を用いて、前記同様な定電圧回路でＶＤＬを発生させ、バーイン動作領域では上記電圧ＶＲＥＦ０に代えて上記外部電源電圧に依存して変化する電圧に切り替えるようにすればよい。この外部電圧に依存して変化する電圧としては、抵抗の一端をＶＤＬに接続して他端を接地電位ＶＳＳを基準のＮチャンネル型ＭＯＳＦＥＴによる電流ミラー回路に接続して、そこで発生する電圧を利用すればよい。

図３０には、この発明に係る電源回路が搭載されるダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。この実施例では、特に制限されないが、メモリアレイは、チップの縦と横に４個ずつに分けられ、チップ全体では１６個のメモリセルアレイが構成される。チップの長手方向の中央部分は、間接回路領域とされて、縦に並ぶ□で示されたボンディンバッド、及び電源回路を含む周辺回路設けられる。上記間接回路領域には、上記ボンディングパッドに対応してアドレスバッファ回路や、データ入力バッファ、データ出力バッファが適宜に形成される。

上述のように半導体チップの長手方向に対して左右に２個ずつ合計４個と、上下方向に４個ずつに分けられた合計１６個からなる各メモリアレイにおいて、長手方向に対して上下中央部で２に分けられ、２個づつに分けられた中央部分においてメインワード選択回路ＭＷＬが設けられる。このメインワード選択回路ＭＷＬの各メモリセルアレイに隣接した上下には、図示しないがメインワードドライバが形成されて、上記上下に分けられたメモリアレイのメインワード線をそれぞれが駆動するようにされる。チップの横方向に並んで２個ずつ配置されるメモリセルアレイの間には、Ｙ選択回路ＹＤが設けられる。

上記メモリセルアレイは、上記長手方向とそれに対して直角方向（横方向）とに複数のメモリマットが配列される。つまり、１つのメモリセルは、長手方向に８分割されて８個のメモリマットが設けられ、上記直角方向に１６分割されて１６個のメモリマットが設けられる。言い換えるならば、ワード線が８分割され、ビット線が１６分割させられる。これにより、１つのメモリマットに設けられるメモリセルの数が上記８分割と１６分割され、メモリアクセスの高速化を図るようにされる。上記メモリマットは、後述するようにそれを挟んで同図ではセンスアンプ領域が左右に配置され、サブワードドライバ領域が上下に配置されるものである。上記センスアンプ領域に設けられるセンスアンプは、シェアードセンス方式により構成され、メモリセルアレイの両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかのメモリマットの相補ビット線に選択的に接続される。

上述のように２個ずつ組となって配置された２つのメモリアレイは、その中央部分にメインワード選択回路ＭＷＬとメインワードドライバが配置される。このメインワード選択回路ＭＷＬは、それを中心にして上下に振り分けられた２個のメモリアレイに対応して共通に設けられる。メインワードドライバは、上記１つのメモリアレイを貫通するように延長されるメインワード線の選択信号を形成する。また、上記メインワードドライバにサブワード選択用のドライバも設けられ、後述するように上記メインワード線と平行に延長されてサブワード選択線の選択信号を形成する。

１つのメモリマットは、図示しないがサブワード線が２５６本とされ、それと直交する相補ビット線（又はデータ線）が５１２対とされる。上記１つのメモリアレイにおいて、上記メモリマットがビット線方向に１６個設けられるから、全体としての上記サブワード線は約８Ｋ分設けられ、チップ全体では１６Ｋ分設けられる。また、上記１つのメモリアレイにおいて、上記メモリマットがワード線方向に８個設けられるから、相補ビット線は全体として約４Ｋ分設けられる。このようなメモリアレイが全体で４個設けられるから、全体では１６Ｋ分の相補データ線が設けられ、全体としての記憶容量は、１６Ｋ×１６Ｋ＝２５６Ｍビットのような大記憶容量を持つようにされる。

上記１つのメモリセルアレイは、メインワード線方向に対して８個に分割される。かかる分割されたメモリセルアレイ１５毎にサブワードドライバ（サブワード線駆動回路）が設けられる。サブワードドライバは、メインワード線に対して１／８の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、相補ビット線方向に４本からなるサブワード線を配置させる。このようにメインワード線方向には８本に分割され、及び相補ビット線方向に対して４本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、サブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向に延長される４本のサブワード選択線の中から１つを選択する選択信号を形成する。

上記１つのメモリセルアレイに着目すると、１つのメインワード線に割り当てられる８個のメモリセルアレイのうち選択すべきメモリセルが含まれる１つのメモリマットに対応したサブワードドライバにおいて、１本のサブワード選択線が選択される結果、１本のメインワード線に属する８×４＝３２本のサブワード線の中から１つのサブワード線が選択される。上記のようにメインワード線方向に４Ｋ（４０９６）のメモリセルが設けられるので、１つのサブワード線には、４０９６／８＝５１２個のメモリセルが接続されることとなる。特に制限されないが、リフレッシュ動作（例えばセルフリフレッシュモード）においては、１本のメインワード線に対応する８本のサブワード線が選択状態とされる。

上記のように１つのメモリアレイは、相補ビット線方向に対して４Ｋビットの記憶容量を持つ。しかしながら、１つの相補ビット線に対して４Ｋものメモリセルを接続すると、相補ビット線の寄生容量が増大し、微細な情報記憶用キャパシタとの容量比により読み出される信号レベルが得られなくなってしまうために、相補ビット線方向に対しても１６分割される。つまり、メモリマット間に配置されたセンスアンプにより 相補ビット線が１６分割に分割される。特に制限されないが、センスアンプは、上記のようにシェアードセンス方式により構成され、メモリセルアレイの両端に配置されるセンスアンプを除いて、センスアンプ１６を中心にして左右に相補ビット線が設けられ、左右いずれかの相補ビット線に選択的に接続される。

この実施例では、特に制限されないが、前記図１４の実施例に対応して、２組ずつ合計４組の定電圧回路ＲＧＰ，ＲＧＮが設けられようにされる。つまり、ボンディングパッド列を挟んで、縦方向に２組（ＲＧＰとＲＧＮ）ずつが割り当てられる。この結果、１組の定電圧回路（ＲＧＰとＲＧＮ）は、４つのメモリセルアレイを受け持つようにされる。特に制限されないが、チャージポンプ回路ＶＰＰＧとＶＢＢＧとは、チップの中央部分に設けられ、上記４個の定電圧回路ＲＧＰ，ＲＧＮに対してチャージポインプ電圧ＶＰＰとＶＢＢを供給する。中央に設けられた基準電圧発生回路ＲＧＦＮも上記４組の定電圧発生回路に対してそれぞれ定電圧を供給する。この構成では、チャージポンプ回路ＶＰＰＧとＶＢＢＧ及び基準電圧発生回路ＲＧＦＮと各定電圧回路との距離が均一にしかも短く形成することができる。

図３１には、この発明が適用されるシングルチップマイクロコンピュータの一実施例のブロック構成図が示されている。特に制限されないが、この実施例のシングルチップマイクロコンピュータＭＣＵは、自動車又は産業用機械等に組み込まれ、その制御装置として機能する。

同図のマイクロコンピュータＭＣＵは、いわゆるストアドプログラム方式の中央処理装置ＣＰＵとされる。中央処理装置ＣＰＵには、特に制限されないが、内部バスＩＢＵＳを介してリードオンリーメモリＲＯＭ，ランダムアクセスメモリＲＡＭ，アナログディジタル変換回路Ａ／Ｄ，ウォッチドッグタイマＷＤＴ，タイマー回路ＴＩＭ及びシリアルコミュニケーションインターフェイスＳＣＩが結合される。また、中央処理装置ＣＰＵを含むマイクロコンピュータＭＣＵの各部には、クロック生成回路ＣＬＫＧから所定のクロック信号ＣＬＫが供給され、マイクロコンピュータＭＣＵは、さらに、クロック生成回路ＣＬＫＧの動作を制御するためのクロックコントローラＣＬＫＣと、電源投入時にマイクロコンピュータＭＣＵの各部を初期状態にリセットするためのパワーオンリセット回路ＰＯＲとを備える。

ウォッチドッグタイマＷＤＴには、中央処理装置ＣＰＵから内部信号ＰＲが供給され、その出力信号つまり異常検出信号ＴＤは、クロックコントローラＣＬＫＣに供給される。クロック生成回路ＣＬＫＧの一方の入力端子は、外部端子ＥＸＴＡＬを介して水晶発振子ＸＴＡＬの一方の電極に結合され、その他方の入力端子には、クロックコントローラＣＬＫＣのクロック出力信号ＣＧが供給される。水晶発振子ＸＴＡＬの他方の電極は、外部端子ＸＴＡＬを介してクロックコントローラＣＬＫＣに結合される。

パワーオンリセット回路ＰＯＲには、外部端子ＶＣＣ及びＶＳＳを介してシングルチップマイクロコンピュータＭＣＵの動作電源となる電源電圧ＶＣＣ及び接地電位ＶＳＳがそれぞれ供給され、その出力信号つまりパワーオンリセット信号ＰＯＲは、クロックコントローラＣＬＫＣに供給される。上記クロックコントローラＣＬＫＣには、さらに中央処理装置ＣＰＵから完全停止制御レジスタＲＳＴＰの出力信号ＲＳＴＰならびにモード制御レジスタＲＣＭＤの出力信号ＲＣＭＤが供給され、その出力信号つまり通常リセット信号ＲＳは、中央処理装置ＣＰＵを含むマイクロコンピュータＭＣＵの各部に供給される。

上記中央処理装置ＣＰＵは、リードオンリーメモリＲＯＭに格納されたユーザプログラムに従ってステップ動作し、所定の演算処理を実行するとともに、マイクロコンピュータの各部を制御・統括する。この実施例において、中央処理装置ＣＰＵは、命令により書き込み可能な完全停止制御レジスタ及びモード制御レジスタを備え、その出力信号ＲＳＴＰ及びＲＣＭＤは、前述のように、クロックコントローラＣＬＫＣに供給される。また、中央処理装置ＣＰＵのプログラム実行状況を示す内部信号ＰＲは、ウォッチドッグタイマＷＤＴによって常時モニタされ、マイクロコンピュータＭＣＵの異常検出に供される。リードオンリーメモリＲＯＭは、例えば所定の記憶容量を有するマスクＲＯＭ等からなり、中央処理装置ＣＰＵの制御に必要なプログラムや固定データを格納する。ランダムアクセスメモリＲＡＭは、例えば所定の記憶容量を有するスタティック型ＲＡＭ等からなり、中央処理装置ＣＰＵの演算結果や制御データ等を一時的に格納する。フラッシュＥＰＥＯＭは、電気的に書き換え可能なＲＯＭであり、電源が遮断されたときに保持すべきデータを記憶する。

アナログディジタル変換回路Ａ／Ｄは、外部の各種センサから入力されるアナログ入力信号を所定ビットのディジタル信号に変換し、内部バスＩＢＵＳを介して中央処理装置ＣＰＵ等に伝達する。この実施例では、前記のような予充放電電圧を形成するために用いられる基準電圧Ｖref が供給される。この基準電圧Ｖref は、Ａ／Ｄ変換器にも供給され、Ａ／Ｄ変換動作のための基準電圧としても用いるようにしても差支えない。アナログディジタル変換器Ａ／Ｄに含まれる前記のようなサンプル・ホールド手段、予備充放電手段に用いられるサンプリングクロック及び予充放電クロックは、前記クロック発生回路ＣＰＧにより形成されたクロックに基づいて形成される。また、Ａ／変換器ＡＤＣそれ自体に用いられるクロック信号も同様である。

タイマー回路ＴＩＭは、クロック発生回路ＣＰＧから供給されるクロック信号に従って時間計時を行い、シリアルコミュニケーションインターフェイスＳＣＩは、例えばマイクロコンピュータの外部に結合されたシリアル入出力装置とランダムアクセスメモリＲＡＭとの間の高速データ転送をサポートする。

ウォッチドッグタイマＷＤＴは、中央処理装置ＣＰＵから出力される内部信号ＰＲをモニタし、この内部信号ＰＲが所定時間を超えて形成されないことを受けて、言い換えるならば中央処理装置ＣＰＵによる命令フェッチが長期間にわたって行われないことを受けて中央処理装置つまりはマイクロコンピュータの異常を検出して、その出力信号つまり異常検出信号ＴＤを選択的にハイレベルとする。上記パワーオンリセット回路ＰＯＲは、外部端子ＶＣＣ及びＶＳＳを介して供給される電源電圧ＶＣＣ及び接地電位ＶＳＳの電位をモニタし、動作電源が投入された当初において、その出力信号つまりパワーオンリセット信号ＰＯＲを所定期間だけ一時的にハイレベルとする。ウォッチドッグタイマＷＤＴによる異常検出信号ＴＤ及びパワーオンリセット回路ＰＯＲによるパワーオンリセット信号ＰＯＲは、クロックコントローラＣＬＫＣに供給される。

自動車や産業用機械等に組み込まれるシングルチップマイクロコンピュータ等において、ウォッチドッグタイマによる異常検出あるいは中央処理装置からの命令による所定レジスタの書き込みを受けて選択的にクロック生成回路の動作を停止しうるクロックコントローラを設け、この完全停止状態の解除を、電源再投入時のパワーオンリセット信号によってのみ可能とすることで、異常発生時には、動作電源が切断後再投入されるまでの間、マイクロコンピュータ等の動作を完全に停止することができる。

上記のようなマイクロコンピュータの内部電圧＋Ｖ，＋Ｖ’及び−Ｖ，−Ｖ’のような内部電圧を発生させる前記のような電源回路ＰＯＷが搭載される。この電源回路は、チャージポンプ回路と定電圧回路とを組み合わせて安定的な内部電圧＋Ｖ，＋Ｖ’及び−Ｖ，−Ｖ’を発生させる。電圧＋Ｖと−Ｖは、特に制限されないが、１２Ｖと−１２Ｖのような高い電圧とされ、上記ＦＥＰＲＯＭの書き込みと消去電圧として利用される。

これにより、ＦＥＰＲＯＭをシステムに搭載した状態で書き換えが可能になる。−Ｖ，−Ｖ’は、上記Ａ／Ｄ変換器の動作電圧とされる。このようにＡ／Ｄ変換器が正負二電圧で動作させられるために、アナログ信号を外部端子から直接にさせることができる。つまり、一電源で動作させられるＡ／Ｄ変換回路のように直流阻止用のカップリング容量を設けることなく、アナログ信号を入力できるから低い周波数の入力信号も受け付けることができるとともに大容量の外付容量が不用になる。

図３２には、この発明に係る基準電圧発生回路の他の一実施例の回路図が示されている。この実施例では、ＭＯＳＦＥＴのしきい値電圧が高くなっても差動アンプに十分な電流が流れるように入力トランジスタにＰチャンネル型ＭＯＳＦＥＴを用い、さらに従来通りＰチャンネル型出力バッファを駆動できるようにダブルエンド構成のプッシュプル変換回路が設けられる。

トランジスタＴ３，Ｔ４のベース，エミッタ間電圧で形成されるノード（ａ），（ｂ）の電位は、０．６Ｖ〜０．７Ｖと低い。このため、前記図１７に示した実施例回路では、電源電圧が３．３Ｖ〜５Ｖ用のＭＯＳＦＥＴでは、しきい値電圧が上記ノード（ａ），（ｂ）の電位と同程度となり、十分な電流を流すことができないため、パワーオン特性や安定性等が悪化する。特に、パワーオン時には、ノード（ａ），（ｂ）の電位は、０Ｖなので差動アンプが動作できずに基準電圧Ｖref が立ち上がらない可能性も生じる。

この実施例では、上記ノード（ａ），（ｂ）の比較的低い電圧をＰチャンネル型ＭＯＳＦＥＴＭＰ１とＭＰ２で受けるために、かかるＭＯＳＦＥＴＭＰ１，ＭＰ２のしきい値電圧が上記のように高く設定されてしいても十分なゲート，ソース間電圧を確保することができ、電流をより多く流すことができる。これにより上記パワーオン特性や安定性等を改善することができる。

また、基準電圧Ｖref を接地電位ＶＳＳ基準で作るためにはバイポーラトランジスタのベース又はエミッタ端子を接地電位ＶＳＳに接続する必要がある。これを低い電源電圧から動作させるためには、Ｐチャンネル型ＭＯＳＦＥＴのドライバが必要になる。これを通常のＰチャンネル型ＭＯＳＦＥＴ入力の電流ミラー負荷型のアンプで駆動すると、ハイレベルが十分に出ず、Ｐチャンネル型のＭＯＳドライバをカットオフできなくなってしまう。本実施例では、それを解決するためにダブルエンド構成のプッシュプル変換回路を設けて十分なハイレベルを確保できるようになっている。

つまり、上記差動アンプを構成する一方のＰチャンネル型ＭＯＳＦＥＴＭＰ１のドレインと回路の接地電位との間には、ダイオード形態のＮチャンネル型ＭＯＳＦＥＴＱ８０と、それと電流ミラー形態にＮチャンネル型ＭＯＳＦＥＴＱ８１を接続する。このＭＯＳＦＥＴＱ８１は、電源電圧側に設けられたダイオード形態のＰチャンネル型ＭＯＳＦＥＴＱ８２を駆動する。上記差動アンプを構成する他方のＰチャンネル型ＭＯＳＦＥＴＭＰ２のドレインと回路の接地電位との間にも、ダイオード形態のＮチャンネル型ＭＯＳＦＥＴＱ８３と、それと電流ミラー形態にＮチャンネル型ＭＯＳＦＥＴＱ８４を接続する。このＭＯＳＦＥＴＱ８４のドレインと、上記Ｐチャンネル型ＭＯＳＦＥＴＱ８２と電流ミラー接続されたＰチャンネル型ＭＯＳＦＥＴＱ８５のドレインと接続して、ダブルエンド構成のプッシュプル変換回路を構成する。このプッシュプル回路により、Ｐチャンネル型ＭＯＳＦＥＴＭＰ３を駆動し、上記トランジスタＴ３，Ｔ４をドライブするものである。なお、Ｐチャンネル型ＭＯＳＦＥＴＱ８７は、ゲートが定常的に回路の接地電位に接続されて抵抗素子として作用しパワーオン時のノード（ａ），（ｂ）の電位を立ち上げる役割を果たす。それ故、オン抵抗値は十分大きく設定される。

この実施例では、ＭＯＳＦＥＴのしきい値電圧が高くなっても、十分低い電源電圧から安定的に動作させることができる。また、パワーオン時の立ち上がりも速く、安定性も高くできる。

図３３には、この発明に係る電源回路の他の一実施例の回路図が示されている。この実施例では、チャージポンプ回路を動作させる発振パルスの周波数を負荷電流に対応して変化させるよう工夫されたものである。

チャージポンプ回路として、消費電流を低減させるために発振回路の周波数を動作時とスタンバイ時に合わせて２種類に設定することが考えられる。しかし、この構成では、それぞれのモードでの最大電流に合わせて発振周波数を決める必要がある。前述のように低電源電圧で動作する回路では、高速動作化のためにはＭＯＳＦＥＴのしきい値電圧を下げる必要がある。このため、スタンバイ時のように回路が動作をしていないとき、つまりオフ状態のＭＯＳＦＥＴにおいても比較的大きなサブスレッショルドリーク電流が流れるものとなる。この電流は、温度に対して指数関数的に変化するため、それに合わせて発振周波数も高く設定する必要があり、消費電流が必要以上に大きくなるという問題がある。

この実施例では、昇圧電圧ＶＣＨを形成するＰチャンネル型の出力ＭＯＳＦＥＴＭ１に並列にＰチャンネル型の電流検出用のＭＯＳＦＥＴＭ２を設ける。このＭＯＳＦＥＴＭ２には、上記出力ＭＯＳＦＥＴＭ１とのサイズ比ｋに対応した検出電流ｋＩＬが形成され、かかる電流ｋＩＬをダイオード形態にされたＮチャンネル型のＭＯＳＦＥＴＭ３に流すようにして、それに対応した電圧信号ＣＦＢを発振回路に供給し、発振周波数を連続的に変化させるようにするものである。つまり、検出電流ｋＩＬの増加に対応して発振周波数が高くなるように発振回路を制御するものである。

図３４には、上記図３３の実施例回路に用いられる発振回路の一実施例の回路図が示されている。発振回路は、インバータ回路をリング状に縦列接続したリングオシレータが利用される。上記各インバータ回路の動作電流を流すＮチャンネル型ＭＯＳＦＥＴＭ５〜Ｍ９は、上記電流検出を行うＮチャンネル型ＭＯＳＦＥＴＭ３と電流ミラー形態にされる。つまり、上記各ＭＯＳＦＥＴＭ５〜Ｍ９のゲートには、上記信号ＣＦＢが供給される。

上記信号ＣＦＢがゲートに供給されたＮチャンネル型ＭＯＳＦＥＴＭ４によりａＩＬの電流に変換し、それをダイオード形態にされたＰチャンネル型ＭＯＳＦＥＴＭ１０に流し、それと上記各インバータ回路に動作電流を流すＰチャンネル型ＭＯＳＦＥＴＭ１１〜Ｍ１５と電流ミラー形態にし、上記信号ＣＦＢに対応して各インバータ回路の遅延時間を制御し、電流の増加に反比例させて遅延時間を変化させ、発振周波数を制御するものである。

上記電源回路の負荷電流ＩＬが増加すると、発振周波数も高くなって単位時間当たりのチャージポンプ回数が増加し、電源回路は上記負荷電流の増加に対応した電流供給能力を持つようにされる。このとき、発振出力パルスのデューティ比は、ほぼ一定に保たれるので、チャージポンプ回路の効率もほぼ一定となる。

この実施例によれば、ＭＯＳＦＥＴのしきい値電圧が低くなったり、高温度になって負荷電流が増加しても、チャージポンプ回路に入力される発振パルスの発振周波数がそれに応答して自動的に高くなるので電流供給能力が不足することはない。また、低温度時には自動的に発振周波数が低くなって消費電流を低減させるので、低消費電流化が重要な携帯用電子機器に搭載される電源回路に好適なものとなる。

上記実施例では、昇圧回路を例にして具体的に説明したが、負電圧を形成するネガティブチャージポンプ回路に対しても同様に適用できることはいうまでもない。

図３５は、この発明に係る出力回路の一実施例の回路図が示されている。この実施例は、リーク電流を低減しながら駆動能力を増強できるよう工夫されたプッシュプル出力回路に向けられている。この実施例回路は、図１に示したセンスアンプ駆動回路と同様に、駆動能力を増強するためにＮチャンネル型の駆動ＭＯＳＦＥＴＭＯ１とＰチャンネル型の駆動ＭＯＳＦＥＴＭＯ２を低しきい値電圧のものとする。そして、これらのＭＯＳＦＥＴＭＯ１又はＭＯ２がオフ状態のときのサブスレッショルドリーク電流による両ＭＯＳＦＥＴＭＯ１とＭＯ２を通して流れる直流電流（貫通電流）を低減するために、これらのＭＯＳＦＥＴＭＯ１とＭＯ２のゲートに供給されるオフ状態でのソース，ゲート間が逆バイアス状態になるような入力信号を形成するレベル変換回路ＬＳＮとＬＳＰが設けられる。

一方のレベル変換回路ＬＳＮは、ＶＳＳ−ＶＤＤのような入力信号を受けて、ＶＤＤ−ＶＮＮにレベル変換する。これにより、ＶＮＮが出力された状態では、ＭＯＳＦＥＴＭＯ１のゲートとソース間には、ＶＮＮ−ＶＳＳの逆バイアス電圧が印加されることになる。他方のレベル変換回路ＬＳＰは、ＶＳＳ−ＶＤＤのような入力信号を受けて、ＶＣＨ−ＶＳＳにレベル変換する。したがって、ＶＣＨが出力された状態では、ＭＯＳＦＥＴＭＯ２のゲートとソース間には、ＶＤＤ−ＶＣＨの逆バイアス電圧が印加されることになる。
上記ＶＤＤは、半導体集積回路装置の内部で形成するものであってもよいし、外部端子から供給された動作電圧をそのまま用いるものであってもよい。

この実施例では、ＣＭＯＳ（プッシュプル）回路において、出力ＭＯＳＦＥＴのしきい値電圧を小さくして駆動能力を増強しつつ、それを駆動する駆動回路にレベル変換回路を用いて、オフ状態にさせる信号レベルがＭＯＳＦＥＴのゲート，ソース間を逆バイアス状態にさせるような電圧に設定するとにより、サブスレッショルドリーク電流による貫通電流を抑えることができる。したがって、３Ｖ以下の低電圧で動作する回路又はシステムに好適なものとなる。

図３６は、この発明に係る出力回路を出力バッファに適用した場合の一実施例を示す回路図である。この実施例の出力バッファでも、駆動能力を増強しながらサブスレッショルドリーク電流による貫通電流を抑えることができる。この実施例回路では、レベル変換回路ＬＳＰとＬＳＮと、出力ＭＯＳＦＥＴＭＯ２とＭＯ１のゲートとの間に抵抗Ｒｇ１とＲｇ２、ゲート保護ＭＯＳＦＥＴＭＥ２とＭＥ１が挿入される。

上記抵抗Ｒｇ１，Ｒｇ２は、駆動ＭＯＳＦＥＴのゲート電圧の変化時間を長くして出力の立ち上がりと立ち下がり波形を鈍らせてオーバーシュートやアンダーシュートを防止するよう作用する。

ゲート保護ＭＯＳＦＥＴＭＥ１とＭＥ２は、出力端子ＤＯに外部から高電圧が印加されたときに出力ＭＯＳＦＥＴＭＯ１とＭＯ２のゲート絶縁膜（酸化膜）が破壊されるのを防止するよう作用する。つまり、出力端子ＤＯの電位が電源電圧ＶＤＤ以上に高くされると、Ｐチャンネル型ＭＯＳＦＥＴＭＥ１がオン状態になって出力ＭＯＳＦＥＴＭＯ２のゲートと出力端子ＤＯとを短絡し、出力端子ＤＯの電位が接地電位ＶＳＳ以下にあると、Ｎチャンネル型ＭＯＳＦＥＴＭＥ２がオン状態になって出力ＭＯＳＦＥＴＭＯ１のゲートと出力端子ＤＯとを短絡して上記ゲート絶縁膜に高電圧が印加されないようにする。

この実施例では、上記レベル変換回路ＬＳＮとＬＳＰに対して、出力制御信号ＨＩＺで制御されるゲート回路やインバータ回路等による制御回路を介して別々の入力信号を入力する。この制御回路により、出力バッファの貫通電流防止と、両出力ＭＯＳＦＥＴＭＯ１とＭＯ２を共にオフ状態にして、出力ハイインピーダンス状態にするものである。

以上のような本実施例回路では、プッシュプル型出力バッファにおいて、駆動能力を増強しながら、サブスレッショルドリーク電流による貫通電流を抑えることができる。したがって、３Ｖ以下の低電圧で動作する回路又はシステムに好適なものとなる。

上記の実施例から得られる作用効果は、下記の通りである。
（１）外部端子から供給される電源電圧により動作させられる第１の回路ブロックと電源回路により形成された内部電圧で動作させられる第２の回路ブロックとを備えてなる半導体集積回路装置において、上記内部電圧に対して絶対値的に大きな電圧をチャージポンプ回路で形成し、この出力電圧と上記内部電圧との間に可変インピーダンス手段を設け、上記チャージポンプ回路で形成された出力電圧を動作電圧とする差動増幅回路により基準電圧と上記内部電圧とを比較して両者が一致するよう上記可変インピーダンス手段を制御して上記内部電圧を形成することにより、任意の内部電圧を安定的に発生させることができるという効果が得られる。

（２）上記電源回路を二種類設けることにより、上記電源回路により上記外部端子から供給された電圧と同じ極性で絶対値的に大きな電圧や外部端子から供給された電圧と異なる極性の電圧を安定的に発生させることができるという効果が得られる。

（３）上記ダイナミック型ＲＡＭのワード線選択レベルと負電圧の非選択レベルを上記電源回路で形成することにより、メモリセルのデータ保持特性の改善と、デバイスの高信頼性を確保することができるという効果が得られる。

（４）上記電源回路に設けられる差動増幅回路として、内部電圧を維持することができる程度の小さな電流により定常的に動作させられるものと、内部回路が動作状態にされるときに対応して上記内部電圧を維持するに必要な大きな電流により動作させられるものとを組み合わせることにより、必要な電圧を低消費電力で形成することができるという効果が得られる。

（５）上記第１の電源回路のチャージポンプ回路で形成された出力電圧を上記ダイナミック型メモリセルが形成されるＰ型のウェル領域が形成される深い深さのＮ型のウェル領域に印加することにより、そこでの寄生容量が利用できるとともにラッチアップのための格別な対策が不要にできるという効果が得られる。

（６）上記第２の電源回路のチャージポンプ回路で形成された出力電圧は、上記ダイナミック型メモリセルが形成される上記Ｐ型のウェル領域に与えられる基板バックバイアス電圧としても用いることにより、上記接合容量を利用できることの他、α線によるソフトエラーの改善と回路の共用化による簡素化が可能になるという効果が得られる。

（７）上記内部回路は、上記外部端子から供給された電源電圧を降圧して定電圧を形成する第３の電源回路と、かかる第３の電源回路で形成された降圧電圧により動作させられる回路部分とにより構成することにより、外部電源の依存性を無くして内部回路を安定的に動作させることができるという効果が得られる。

（８）上記内部回路を構成し、上記第１の電源回路で形成されたハイレベルと、第２の電源回路で形成されたロウレベルとを出力する出力回路において、上記第１の電源回路で形成された内部電圧を出力させる第１導電型の出力ＭＯＳＦＥＴと、上記第２の電源回路で形成された内部電圧を出力させる第２導電型の出力ＭＯＳＦＥＴに対してそれぞれ接地電位がゲートに供給された第１導電型のＭＯＳＦＥＴと内部電圧がゲートに供給された第２導電型のＭＯＳＦＥＴとをそれぞれ直列に設けることにより、各ＭＯＳＦＥＴに印加される電圧を分割させることができるために高信頼性を確保することができるという効果が得られる。

（９）上記出力回路を構成する第１導電型の出力ＭＯＳＦＥＴゲートに供給される駆動信号を形成する第１の駆動回路として、上記電源電圧又は内部降圧電圧と回路の接地電位で動作させられる内部回路で形成された入力信号を上記第１の電源回路の出力電圧と上記回路の接地電位に対応された第１信号レベルに変換する第１レベル変換回路を用い、上記出力回路を構成する第２導電型の出力ＭＯＳＦＥＴゲートに供給される駆動信号を形成する第２の駆動回路として、上記入力信号を上記内部電圧と上記第２の電源回路の出力電圧に対応された第２信号レベルに変換する第２レベル変換回路を用いることにより、上記出力ＭＯＳＦＥＴに印加される電圧を低く抑えていっそうの高信頼性を確保することができるという効果が得られる。

（１０）上記ダイナミック型メモリセルを構成するアドレス選択ＭＯＳＦＥＴのゲート絶縁膜と、上記ワード線の選択信号を形成する出力ＭＯＳＦＥＴのゲート絶縁膜とを同じ第１の膜厚に設定し、センスアンプ及びアドレス選択回路を構成するＭＯＳＦＥＴのゲート絶縁膜を上記第１の膜厚に対して薄くされた第２の膜厚に設定することにより、高信頼性とともに動作の高速化を図ることができるという効果が得られる。

（１１）上記内部回路として、幾何学的に別れた複数回路から構成し、上記電源回路として、上記複数回路に一対一に対応し、上記外部端子から供給された電圧と同じ極性で絶対値的に大きな電圧を発生させる複数からなる第１電源回路と、上記外部端子から供給された電圧と異なる極性の電圧を発生させる複数からなる第２電源回路とし、上記第１と第２のチャージポンプ回路を共通にして、上記複数回路のそれぞれに隣接して上記可変インピーダンス手段と差動増幅回路とを複数個設けることにより、回路の簡素化を図りつつ効率のよい動作電圧の供給が可能になるという効果が得られる。

（１２）上記ダイナミック型メモリセルの複数個がマトリックス構成されてなるメモリアレイを複数組に分割し、上記第１と第２の電源回路として、上記第１と第２のチャージポンプ回路を共通にして、上記各組のメモリアレイに対応して上記可変インピーダンス手段と差動増幅回路とを複数個設けるようにすることにより、回路の簡素化を図りつつ効率のよい動作電圧の供給と記憶容量を大規模にすることができるという効果が得られる。

（１３）上記内部回路として、中央処理装置、フラッシュＥＰＲＯＭ、アナログ／デジタル変換回路を含む１チップのマイクロコンピュータに適用し、上記第１電源回路と第２電源回路を、上記フラッシュＥＰＲＯＭとアナログ／デジタル変換回路の動作に用いられる正と負の電圧を形成することより、オンチップでの記憶情報の一括消去やカップリングコンデンサを用いることなくアナログ信号をそのまま入力することができるという効果が得られる。

（１４）上記内部回路として、上記電源電圧又はそれ以下の電圧を出力させるＰチャンネル型ＭＯＳＦＥＴと、回路の接地電位を出力させるＮチャンネル型ＭＯＳＦＥＴと、上記第１電源回路の出力電圧又はチャージポンプ出力電圧により上記Ｐチャンネル型ＭＯＳＦＥＴをオフ状態にする信号レベルに用い、上記第２の電源回路の出力電圧又はチャージポンプ出力電圧により上記Ｎチャンネル型ＭＯＳＦＥＴをオフ状態にする信号レベルに用いる回路とを備えることにより、ＭＯＳＦＥＴをソース，ゲート間を逆バイアス状態でオフ状態にできるからスレショルドリーク電流を大幅に低減できるという効果が得られる。

（１５）上記基準電圧として、エミッタ電流密度差に対応して形成されたシリコンバンドギャップを利用して形成された定電圧を電圧電流変換回路で定電流に変換し、１ないし複数からなるカレントミラー回路を介して上記電源回路を構成するチャージポンプ電圧が印加された電流ミラー回路からの定電流に変換して抵抗の一端に流し、かかる抵抗の他端を所定の内部電圧端子に接続することにより高精度及び高安定の電圧設定が容易にできるという効果が得られる。

（１６）エミッタ面積が小さく形成され、共通化されたベースとコレクタとが回路の接地電位に接続された第１トランジスタのエミッタに大きな抵抗値を持つようにされた第１抵抗の一端を接続し、エミッタ面積が大きく形成され、共通化されたベースとコレクタとが回路の接地電位に接続された第２トランジスタのエミッタに上記第１抵抗の抵抗値に比べて無視できる程度に小さくされた第２抵抗の一端を接続し、その他端に上記第１抵抗とほぼ同じ大きな抵抗値を持つようにされた第３抵抗の一端を接続し、上記第１トランジスタのエミッタ電位と上記第２抵抗と第３抵抗の接続点の電位とを受けるＰチャンネル型の差動ＭＯＳＦＥＴを含む差動増幅回路により、上記両電圧が同じくなるように電圧を形成して、上記第１抵抗と第３抵抗の共通接続された他端に供給して上記定電圧を形成することにより、低電圧まで安定的に定電圧を形成することができるという効果が得られる。

（１７）上記電源回路において、上記可変インピーダンス手段を構成するＭＯＳＦＥＴにゲートとソースを共通接続し、そのサイズ比に対応した小さなＭＯＳＦＥＴにより負荷電流に対応したセンス電流を形成する電流センスＭＯＳＦＥＴを設け、上記センス電流に対応して発振周波数が変化させられる発振回路で形成された発振パルスで上記チャージポンプ回路のポンピング周期を制御することにより、チャージポンプ回路の効率を高くすることができるという効果が得られる。

以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、ダイナミック型ＲＡＭを構成する各回路の具体的構成やそのレイアウト構成は、種々の実施形態をとることができる。上記定電圧回路は、差動増幅回路と可変抵抗素子としてのＭＯＳＦＥＴとを用いるもの他、定電圧がゲートに印加されたソースフォロワＭＯＳＦＥＴを用いるもの等種々の実施例形態をとることができる。ダイナミック型ＲＡＭの入出力インターフェスイは、シンクロナスＤＲＡＭに対応されたもの、あるいはランバス仕様に対応されたもの等種々の実施形態を取ることができる。

この発明は、前記のようなダイナミック型ＲＡＭや１チップのマイクロコンピュータ等のように外部端子から供給される電圧に対して、それと異なる内部電圧を必要とする各種半導体集積回路装置に広く利用できるものである。

この発明に係るダイナミック型ＲＡＭのメモリアレイ部の一実施例を示す概略回路図である。 この発明に係るダイナミック型ＲＡＭの電源回路部の一実施例を示す概略回路図である。 この発明に係るダイナミック型ＲＡＭの概略動作を説明するための波形図である。 この発明に係るダイナミック型ＲＡＭの一実施例を示す概略素子断面図である。 この発明に係るダイナミック型ＲＡＭの他の一実施例を示す概略素子断面図である。 この発明に係るダイナミック型ＲＡＭにおけるワードドライバＷＤの一実施例を示す回路図である。 図６のワードドライバの動作を説明するための波形図である。 この発明に係るダイナミック型ＲＡＭにおけるワードドライバＷＤの他の一実施例を示す回路図である。 図８のワードドライバの動作を説明するための波形図である。 この発明を階層化ワードドライバに適用した場合の一実施例を示す構成図である。 図１０の階層化ワードドライバ方式に対応したサブワードドライバＳＤＲＶの一実施例を示す回路図である。 図１１図のサブワード選択線とメインワード線を駆動するドライバの一実施例を示す回路図である。 図１２の回路の動作を説明するための波形図であり、 この発明に係るダイナミック型ＲＡＭにおける電源回路の他の一実施例を示す概略ブロック図である。 階層化ワードドライバ方式に対応したサブワード選択線用のドライバ及びサブワードドライバの他の一実施例を示す回路図である。 図１５の回路の動作を説明するための波形図である。 基準電圧発生回路の一実施例を示す回路図である。 図２の定電圧発生回路ＲＧＰの一実施例を示す回路図である。 図２の定電圧発生回路ＲＧＮの一実施例を示す回路図である。 図２のＶＢＢ用チャージポンプ回路７の一実施例を示す回路図である。 図２のＶＢＢ用発振回路６の一実施例を示す回路図である。 図２のＶＢＢ用レベルセンサ８の一実施例を示す回路図である。 図２のＶＰＰ用チャージポンプ回路２の一実施例を示す回路図である。 図２のＶＰＰ用発振回路１の一実施例を示す回路図である。 図２のＶＰＰ用レベルセンサの一実施例を示す回路図である。 この発明に係るダイナミック型ＲＡＭの全体の一実施例を示す概略構成図である。 この発明に係るダイナミック型ＲＡＭにおけるワードドライバの他の一実施例を示す回路図である。 この発明に係るダイナミック型ＲＡＭにおける外部電圧と内部電圧ＶＣＨとＶＮＮ、ＶＤＬの関係を説明するための一実施例を示す電圧特性図である。 この発明に係るダイナミック型ＲＡＭにおける外部電圧と内部電圧ＶＣＨとＶＮＮ、ＶＤＬの関係を説明するための他の一実施例を示す電圧特性図である。 この発明に係る電源回路が搭載されるダイナミック型ＲＡＭの一実施例を示す概略レイアウト図である。 この発明が適用されるシングルチップマイクロコンピュータの一実施例を示すブロック構成図である。 この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。 この発明に係る電源回路の他の一実施例を示す回路図である。 図３３の電源回路に用いられる発振回路の一実施例を示す回路図である。 この発明に係る出力回路の一実施例を示す回路である。 この発明に係る出力回路を出力バッファに適用した場合の一実施例を示す回路図である。

符号の説明

ＭＣＡ…メモリセルアレイ、ＸＤＥＣ…Ｘデコーダ、ＷＤ…ワードドライバ、ＡＣ…アレイ制御回路、ＳＡＮＤ，ＳＡＰＤ…センスアンプ用ドライバ、Ｗ１〜Ｗｎ…ワード線、
１…ＶＰＰ用発振回路、２…ＶＰＰ用チャージポンプ回路、３…ＶＰＰ用レベルセンサ、５…内部降圧回路、６…ＶＢＢ用発振回路、７…ＶＢＢ用チャージポンプ回路、８…ＶＢＢ用レベルセンサ、
ＲＧＦＰ，ＲＧＦＮ…基準電圧発生回路、ＲＧＰ，ＲＧＮ…定電圧回路、ＤＷＥＬＬ…深い深さのｎ型ウェル領域、ｐＷＥＬＬ…ｐ型ウェル領域、ｎＷＥＬＬ…ｎ型ウェル領域、
ＬＳＰ，ＬＳＮ…レベル変換回路、ＡＮ１〜ＡＮ４…論理回路、ＦＤＲＶ０〜ＭＤＲＶｉ…ドライバ、ＭＡＴ０〜ＭＡＴ１…メモリマット、ＳＷＤ０〜２…サブワードドライバ、
ＶＢＢＧ…ＶＢＢ発生回路、ＶＰＰＧ…ＶＰＰ発生回路、
Ｔ１，Ｔ２…トランジスタ、Ｑ１〜Ｑ７８…ＭＯＳＦＥＴ、ＭＰ１，ＭＰ２…ＭＯＳＦＥＴ、ＭＮ１，ＭＮ２…ＭＯＳＦＥＴ、Ｍ１〜Ｍ９…ＭＯＳＦＥＴ、Ｃ１〜Ｃ１４…キャパシタ、ＲＦ，ＲＬ１，ＲＬ２…抵抗、
ＭＷＬ…メインワードドラバ、ＹＤ…Ｙドライバ、
ＭＣＵ…シングルチップマイクロコンピュータ、ＣＰＵ…中央処理装置、ＩＢＵＳ…内部バス、ＰＯＷ…電源回路、ＲＯＭ…リードオンリメモリ、ＦＥＰＲＯＭ…フラッシュＥＰＲＯＭ、ＲＡＭ…ランダムアクセスメモリ、Ａ／Ｄ（ＡＤＣ）…アナログディジタル変換回路、ＷＤＴ…ウォッチドッグタイマ、ＴＩＭ…タイマー回路、ＳＣＩ…シリアルコミュニケーションインターフェイス、ＰＯＲ…パワーオンリセット回路、ＣＬＫＣ…クロックコントローラ、ＣＬＫＧ…クロック生成回路、ＸＴＡＬ…水晶発振子。

Claims (11)

1. 外部端子から供給された外部電源電圧で動作し、前記外部電源電圧と同じ極性で前記外部電源電圧よりも絶対値的に大きな第１の内部電圧と、前記外部電源電圧と同じ極性で前記外部電源電圧よりも絶対値的に大きく前記第１の内部電圧よりも絶対値的に小さな第２の内部電圧とを発生する第１電源回路と、
   前記外部電源電圧で動作し、前記外部電源電圧と異なる極性で前記外部電源電圧よりも絶対値的に大きな第３の内部電圧と、前記外部電源電圧と異なる極性で前記外部電源電圧よりも絶対値的に大きく前記第３の内部電圧よりも絶対値的に小さな第４の内部電圧とを発生する第２電源回路と、
   上記第１及び第２電源回路で形成された第２と第４の内部電圧が印加される内部回路とを備えてなり、
   前記第１の内部電圧は、上記内部回路を構成する素子が形成されるＰ型のウェル領域が形成されるＮ型のウェル領域に印加されるものであり、
   前記第３の内部電圧は、上記内部回路を構成する素子が形成される上記Ｐ型のウェル領域に与えられる基板バックバイアス電圧としても用いられるものであることを特徴とする半導体集積回路装置。
2. 請求項１において、
   前記第１電源回路は、
   前記第１の内部電圧を形成する第１のチャージポンプ回路と、
   前記第１のチャージポンプ回路で形成された出力電圧と前記外部電源電圧との間に設けられ、前記第２の内部電圧を出力する第１の可変インピーダンス手段と、
   前記第１のチャージポンプ回路で形成された出力電圧を動作電圧とし、第１の基準電圧と前記第２の内部電圧とを比較して両者が一致するよう前記第１の可変インピーダンス手段を制御してなる第１の差動増幅回路とを含み、
   前記第２電源回路は、
   前記第３の内部電圧を形成する第２のチャージポンプ回路と、
   前記第２のチャージポンプ回路で形成された出力電圧と前記外部電源電圧との間に設けられ、前記第４の内部電圧を出力する第２の可変インピーダンス手段と、
   前記第２のチャージポンプ回路で形成された出力電圧を動作電圧とし、第２の基準電圧と前記第４の内部電圧とを比較して両者が一致するよう前記第２の可変インピーダンス手段を制御してなる第２の差動増幅回路とを含む、
   ことを特徴とする半導体集積回路装置。
3. 請求項１において、
   上記内部回路は、上記第１電源回路で形成されたハイレベルと、上記第２電源回路で形成されたロウレベルとを出力する出力回路を含み、
   上記出力回路は、
   上記第１電源回路で形成された上記第２の内部電圧を出力させる第１導電型の出力ＭＯＳＦＥＴと、
   上記第２電源回路で形成された上記第４の内部電圧を出力させる第２導電型の出力ＭＯＳＦＥＴと、
   上記第１導電型の出力ＭＯＳＦＥＴと出力端子との間にソース−ドレイン経路が接続され、ゲートに接地電位が供給された第１導電型のＭＯＳＦＥＴと、
   上記第２導電型の出力ＭＯＳＦＥＴと出力端子との間にソース−ドレイン経路が接続され、ゲートに内部降圧電圧が供給された第２導電型のＭＯＳＦＥＴとからなるものであることを特徴とする半導体集積回路装置。
4. 請求項３において、
   上記出力回路を構成する第１導電型の出力ＭＯＳＦＥＴゲートには、その駆動信号を形成する第１の駆動回路が設けられ、
   上記第１の駆動回路は、上記外部電源電圧又は内部降圧電圧と回路の接地電位で動作させられる内部回路で形成された入力信号を上記第２の内部電圧と上記回路の接地電位に対応された第１信号レベルに変換する第１レベル変換回路からなり、
   上記出力回路を構成する第２導電型の出力ＭＯＳＦＥＴゲートには、その駆動信号を形成する第２の駆動回路が設けられ、
   上記第２の駆動回路は、上記入力信号を上記内部降圧電圧と上記第４の内部電圧に対応された第２信号レベルに変換する第２レベル変換回路からなることを特徴とする半導体集積回路装置。
5. 請求項１において、
   上記内部回路は、アドレス選択ＭＯＳＦＥＴと記憶キャパシタとからなるダイナミック型メモリセルを記憶セルとし、上記アドレス選択ＭＯＳＦＥＴのゲートが接続されたワード線、上記アドレス選択ＭＯＳＦＥＴのドレインが接続されたビット線、上記ビット線に読み出された信号を増幅するセンスアンプ、及び上記ワード線の選択信号を形成する出力ＭＯＳＦＥＴ、その選択信号を形成するアドレス選択回路を有するメモリ回路を含むものであり、
   上記アドレス選択ＭＯＳＦＥＴのゲート絶縁膜と、上記アドレス選択ＭＯＳＦＥＴのゲートが接続されたワード線の選択信号を形成する出力ＭＯＳＦＥＴのゲート絶縁膜とは同じ第１の膜厚に設定され、
   上記ダイナミック型メモリセルの読み出し信号を増幅するセンスアンプ及びアドレス選択回路を構成するＭＯＳＦＥＴのゲート絶縁膜は、上記第１の膜厚に対して薄くされた第２の膜厚に設定されるものであることを特徴とする半導体集積回路装置。
6. 請求項２において、
   上記内部回路は、複数回路から構成されるものであり、
   上記第１と第２電源回路は、上記第１と第２のチャージポンプ回路を共通にして、上記複数回路のそれぞれに隣接して上記第１および第２の可変インピーダンス手段と上記第１および第２の差動増幅回路とが設けられるものであることを特徴とする半導体集積回路装置。
7. 請求項６において、
   上記複数回路のそれぞれは、ダイナミック型メモリセルの複数個がマトリックス構成されてなるメモリアレイ、センスアンプ及びそれに対応したアドレス選択回路からなるものであることを特徴とする半導体集積回路装置。
8. 請求項１において、
   上記内部回路は、
   中央処理装置、
   フラッシュＥＰＲＯＭ、
   アナログ／デジタル変換回路を含むものであり、
   上記第１電源回路と第２電源回路は、上記フラッシュＥＰＲＯＭとアナログ／デジタル変換回路の動作に用いられる正と負の電圧を形成するものであることを特徴とする半導体集積回路装置。
9. 請求項１において、
   上記内部回路は、
   上記外部電源電圧又はそれ以下の電圧を出力させるＰチャンネル型ＭＯＳＦＥＴと、回路の接地電位を出力させるＮチャンネル型ＭＯＳＦＥＴと、
   上記第２の内部電圧により上記Ｐチャンネル型ＭＯＳＦＥＴをオフ状態にする信号レベルに用い、上記第４の内部電圧により上記Ｎチャンネル型ＭＯＳＦＥＴをオフ状態にする信号レベルに用いる回路とを備えるものであることを特徴とする半導体集積回路装置。
   
10. 請求項２において、
    上記第１の基準電圧は、
    エミッタ電流密度差に対応して形成されたシリコンバンドギャップを利用して形成された定電圧を定電流に変換する電圧電流変換回路と、
    上記定電流を１ないし複数からなるカレントミラー回路を介して上記第１電源回路を構成するチャージポンプ電圧が印加された電流ミラー回路からの定電流に変換して抵抗の一端に流し、かかる抵抗の他端を所定の内部電圧端子に接続して形成されるものであることを特徴とする半導体集積回路装置。
11. 請求項２において、
    上記第１電源回路は、
    上記第１の可変インピーダンス手段を構成するＭＯＳＦＥＴにゲートとソースが共通接続されて、そのサイズ比に対応した小さなＭＯＳＦＥＴにより負荷電流に対応したセンス電流を形成する電流センスＭＯＳＦＥＴが設けられ、
    上記センス電流に対応して発振周波数が変化させられる発振回路で形成された発振パルスを受けて上記第１のチャージポンプ回路のポンピング周期が制御されるものであることを特徴とする半導体集積回路装置。

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