JPH04318394A - 半導体駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置内の負荷を
駆動するドライバの高速化及び低電圧動作に関する。

【０００２】

【従来の技術】従来、半導体装置内部の負荷の駆動には
、図１５に示すＣＭＯＳインバータ回路が用いられてい
た。

【０００３】

【発明が解決しようとする課題】図１５に示す従来のＣ
ＭＯＳインバータ回路の動作速度は、ＭＯＳトランジス
タのチャネルコンダクタンスｇｍで決定され、それ以上
高速化することは困難であった。また、電源電圧の低化
に対応して、しきい値電圧Ｖｔｈも低下しないとその動
作速度が遅くなる。しかし、しきい値電圧を低下すると
サブスレッショルド電流が大きくなり消費電力が増大す
る欠点もある。特にＤＲＡＭでは待機時の電流が増大し
電池バックアップなどの低消費電力動作が困難となる等
問題がある。

【０００４】

【課題を解決するための手段】上記課題は、通常動作電
圧ＶＣＣ以上の電圧ＶＣＨを一時的に出力し、その後も
との電源電圧にする方式が有効である。これは、電源電
圧ＶＣＣ＝３Ｖ，ＶＣＨ＝４Ｖで次段回路の論理スレッ
ショルドが１．５Ｖ　と仮定すると出力がＶＣＨに向か
って急速に充電されるため１．５Ｖ　に到達する時間が
ＶＣＣに向かって充電する時間よりも速くなるためであ
る。立上り側について説明したが立ち下がり側も同様に
通常動作電圧ＶＳＳよりも低い電圧ＶＳＬを用いれば高
速化できる。また、次段のＭＯＳトランジスタのゲート
にこの通常動作電圧より高い（低い）電圧を印加できる
ため低電圧下での安定な動作も図れる。

【０００５】

【作用】これによりＭＯＳトランジスタの実効的ｇｍが
増大し高速化が図れると共に低電圧動作時の速度低下を
防ぐことができる。

【０００６】

【実施例】以下、図面を用いて本発明の実施例を説明す
る。

【０００７】図１は、本発明の第一の実施例である。本
回路はｎチャネルＭＯＳトランジスタ（ｎＭＯＳ）ＭＮ
１〜ＭＮ４，ＭＮ５０，ｐチャネルＭＯＳトランジスタ
（ｐＭＯＳ）ＭＰ１〜ＭＰ４，ＭＰ５０で構成され、負
荷容量ＣＬを駆動するドライバ回路である。この回路の
動作を図２の概略動作波形を用いて説明する。まず、入
力ＩＮが低電圧ＶＳＳのときは、ＭＮ１がオフ、ＭＰ３
及びＭＰ５０がオンであるからノード３はＭＮ３により
低電圧ＶＳＬになる。ＭＰ２のゲート電圧は交差接続さ
れたＭＰ１及びＭＰ５０によりＶＣＨに充電されている
ためオフである。従って出力ＯＵＴは高電圧ＶＣＣとな
る。入力ＩＮが低電圧ＶＳＳから高電圧ＶＣＣに変化す
るとＭＰ５０がオフ、ＭＮ１がオンし、ＭＰ２がオンに
なりノード３は低電圧ＶＳＬから高電圧ＶＣＨに変化す
る。一方、ＭＮ３のゲート電圧ノード２は交差接続され
たＭＮ２及びＭＮ５０によりＶＳＬに放電されているた
めオフのままである。このため、ノード３は高電圧ＶＣ
Ｈに充電され、出力ＯＵＴは低電圧ＶＳＳに変化する。 入力ＩＮがＶＣＣからＶＳＳに変化した場合は、これと
は逆にＭＰ３がオフからオンに変化し、ノード３を低電
圧ＶＳＬに放電し、出力ＯＵＴを高電圧ＶＣＣに充電す
る。本回路の特徴は、負荷容量ＣＬを駆動するＭＰ４、
ＭＮ４で構成されるインバータ回路の電源ＶＳＳ、ＶＣ
Ｃとその回路を駆動する回路の電源ＶＳＬ、ＶＣＨを分
離し、その電圧値を図２に示すようにＶＳＬをＶＳＳよ
り低く、ＶＣＨをＶＣＣより高くしたことである。例え
ば、負荷駆動用電源ＶＳＳ、ＶＣＣをチップ外部より供
給すると仮定するとＶＣＨ，ＶＳＬはチップ内部で発生
すれば良い。ＶＣＨ，ＶＳＬを外部より供給した場合は
ＶＣＣ、ＶＳＳを内部で発生する。あるいは、ＶＣＨ，
ＶＳＳを外部より供給し、ＶＣＣ，ＶＳＬを内部で発生
しても良い。

【０００８】本実施例により負荷容量ＣＬを駆動するＭ
ＯＳトランジスタのゲート電圧を大きくすることができ
るためＭＰ４，ＭＮ４のしきい値電圧Ｖｔｈの影響を無
くすことができ高速化が図れる。また、電源電圧が１．
５　Ｖ以下の低電圧になった場合もＶｔｈを低くするこ
となく安定に動作することができる。

【０００９】図３は、図１において交差接続されたＭＰ
１，ＭＰ２及びＭＮ２，ＭＮ３をカレントミラー接続に
替えた実施例である。周知のようにカレントミラーはＭ
Ｐ１に流れる電流のＷＭＰ２（ＭＰ２のチャネル幅）／
ＷＭＰ１（ＭＰ１のチャネル幅）倍の電流をＭＰ２に流
すことができ、大きな駆動能力を得ることができるもの
である。

【００１０】本実施例でも図１と同様の効果がある。さ
らに、カレントミラー接続では入力ＩＮが低電圧でＭＮ
１がオフの場合、ＭＰ２がオフとなるがＭＰ２のゲート
電圧ノード１はＶＣＨからＭＰ１，ＭＰ２のＶｔｈ低い
電圧に充電されるため、ＭＮ１がオンした時ノード３を
充電する時点がＶｔｈ分速くなる利点もある。これは、
ノード３を放電する場合も同様である。

【００１１】図４は、本発明の他の実施例である。本回
路は、通常の電源電圧ＶＣＣより高い電圧ＶＣＨに充電
するＭＰ１０，ＭＰ２０，ＭＮ１０で構成される高電圧
側制御回路ＰＯＤ，通常の動作電圧範囲より低い電圧Ｖ
ＳＬに放電するＭＰ１１，ＭＮ２０，ＭＮ１２で構成さ
れる低電圧側制御回路ＮＯＤ，出力ＯＵＴの電圧を検出
するインバータＩＶ１で構成される。また、上記ＰＯＤ
，ＮＯＤのＭＮ１０，ＭＰ１１はＩＶ１の検出結果でそ
の回路動作を停止するためのＭＯＳトランジスタである
。本回路の動作を図５の概略動作波形を参照して説明す
る。入力ＩＮが低電圧の場合はＭＮ１１はオフ、ＭＰ１
２オンであり出力ＯＵＴは低電圧ＶＳＳである。インバ
ータＩＶ１によりノード１２は高電圧でありＰＯＤ，Ｎ
ＯＤ内のＭＮ１０，ＭＮ２０以外のトランジスタはオフ
である。出力ＯＵＴはＭＮ１３により低電圧ＶＳＳを維
持する。入力ＩＮが低電圧から高電圧に変化するとＭＮ
１１がオンし、ＭＮ１０はオンであるためノード１０は
低電圧に放電されＭＰ１０により出力ＯＵＴはＶＣＨに
急速に充電される。ＯＵＴの電圧がインバータＩＶ１の
論理スレッショルドを超えるとノード１２は低電圧にな
り、ＰＯＤのＭＮ１０をオフにすると共にＭＰ２０をオ
ンしＭＰ１０をオフにする。この時ＯＵＴはＩＶ１やＭ
Ｎ１０の回路遅延によりほぼＶＣＨに充電される。一方
、ＮＯＤのＭＰ１１はオンになるがＭＰ１２がオフであ
るためＭＮ１２はオフのままである。さて、一端ＶＣＨ
まで充電された出力ＯＵＴはＭＰ１３によりＶＣＣにな
り、図５に示すような立ち上り波形にオーバシュートの
あるパルスを出力することができる。入力ＩＮが高電圧
から低電圧に変化した場合は、上記したｐＭＯＳとｎＭ
ＯＳの動作が逆になるだけで立上りと同様に立ち下がり
波形にオーバシュートのあるパルスを出力できる。

【００１２】本実施例によれば、出力ＯＵＴがＶＣＨに
向かって急速に充電されるため次段の論理スレッショル
ド（ＶＳＳとＶＣＣの中間電圧）に到達する時間がＶＣ
Ｃに向かって充電する時間よりも速くなり高速化を図る
ことができる。さらに、素子が微細化され素子耐圧が低
下した場合でも通常動作電圧範囲より高くなる（低くな
る）時間が一瞬であるため信頼性を確保したまま高速化
が図れる。また、図１のＭＰ４，ＭＮ４で構成される負
荷駆動ＭＯＳを付加すれば図１と同様の効果も得られる
。この場合出力ＯＵＴがＭＰ４、ＭＮ４のゲートに印加
される、このため出力が切り変わるときのゲート電圧は
図１では通常動作電圧ＶＳＳより低いＶＳＬあるいは通
常動作電圧ＶＣＣより高いＶＣＨから変化するのに対し
本実施例ではＶＳＳ，ＶＣＣから変化するので、その分
高速化が図れる。

【００１３】図６は、高電圧側制御回路ＰＯＤの他の実
施例である。本実施例は図４のＭＰ１０，ＭＰ２０の交
差接続をカレントミラー接続にしたものである。

【００１４】本実施例でも図４と同様の効果が得られる
。さらに、前にも述べたようにカレントミラーはＭＰ１
０のゲート電圧がＶＣＨよりＶｔｈ低い電圧に充電され
ているため動作する時点が交差接続より速い利点もある
。

【００１５】図７は、低電圧側制御回路ＮＯＤの他の実
施例である。本実施例は図４のＭＮ２０，ＭＮ１２の交
差接続をカレントミラー接続にしたものである。

【００１６】本実施例でも図４と同様の効果が得られる
。さらに、前にも述べたようにカレントミラーはＭＮ１
２のゲート電圧がＶＳＬよりＶｔｈ高い電圧に充電され
ているため動作する時点が交差接続より速い利点もある
。

【００１７】ＬＳＩ内部では、負荷の種類や回路構成に
より立上り側のみ高速であることを要求されるパルスと
立ち下がり側のみ高速であることを要求されるパルスも
ある。

【００１８】図８は、本発明をパルスの立ち下がり側の
みに適用した実施例である。本実施例は、図４の高電圧
側制御回路ＰＯＤ，ＭＮ１１，ＭＰ１３をインバータＩ
Ｖ２，ＭＰ２１に変えたものであり、入力ＩＮが高電圧
から低電圧に変化して、出力ＯＵＴが高電圧から低電圧
に変化するときのみＯＵＴにオーバシュートのあるパル
スを出力する。入力ＩＮが低電圧から高電圧に変化した
場合はインバータＩＶ２とＭＰ２１により出力ＯＵＴを
通常動作電圧ＶＣＣに充電する。低電圧側制御回路ＮＯ
Ｄ，ＩＶ１，ＭＮ１３，ＭＰ１２の動作は図４と同様で
ある。

【００１９】本実施例により、立ち下がり側のみに高速
性を要求されるパルスの高速化が図れる。また、レイア
ウト面積も小さく出来る。

【００２０】図９は、本発明をパルスの立ち上がり側の
みに適用した実施例である。本実施例は、図４の低電圧
側制御回路ＮＯＤ，ＭＰ１２，ＭＮ１３をインバータＩ
Ｖ２，ＭＮ２１に変えたものであり、入力ＩＮが低電圧
から高電圧に変化して、出力ＯＵＴが低電圧から高電圧
に変化するときのみＯＵＴにオーバシュートのあるパル
スを出力する。入力ＩＮが高電圧から低電圧に変化した
場合はインバータＩＶ２とＭＮ２１により出力ＯＵＴを
通常動作電圧ＶＳＳに放電する。高電圧側制御回路ＰＯ
Ｄ，ＩＶ１，ＭＰ１３，ＭＮ１１の動作は図４と同様で
ある。

【００２１】本実施例により、立ち上がり側のみに高速
性を要求されるパルスの高速化が図れる。また、レイア
ウト面積も小さく出来る。

【００２２】図１０は、本発明をダイナミックＲＡＭ（
ＤＲＡＭ）のセンスアンプ駆動回路に適用したときの回
路ブロック図である。Ａ０〜Ａｍはアドレス入力、ＣＳ
Ｂはチップ活性化信号、ＷＥＢは書き込み読み出し制御
信号、Ｄｉｎは書き込み情報である。ＡＢＦ，ＣＳＢＦ
，ＷＥＢＦ，ＤｉｎＢＦはそれぞれの入力信号の入力バ
ッファである。ＸＤはＸデコーダ，ワードドライバであ
り、ＣＣは制御回路、ＹＤはＹデコーダ，ＹＳドライバ
、ＲＷＣは書き込み制御回路、ＰＯＤ，ＮＯＤ，ＭＮ３
０，ＭＮ３１，ＭＰ３０，ＭＰ３１，ＩＶ３で構成され
る回路はセンスアンプ駆動回路、ＭＣＡはメモリセルア
レー、ＳＡＣはセンスアンプＳＡとデータ線プリチャー
ジ回路ＰＣＣ及び書き込み読み出し回路ＲＷで構成され
るセンスアンプ部、ＯＵＴは出力回路である。本回路の
動作を図１１の概略動作波形を参照して説明する。チッ
プ活性化信号ＣＳＢが低電圧になりチップが活性化され
ると外部入力アドレスに対応してワード線とＲＹＳ線（
読み出しサイクル）またはＷＹＳ線（書き込みサイクル
）が選択される。今、読み出しサイクルでワード線Ｗ１
とＲＹＳ線が選択されたと仮定する。ワード線が選択さ
れ立ち上がるとメモリセルの記憶情報がデータ線ＤＴ上
に読み出される。この読み出された微小信号を書き込み
読み出し回路ＲＷで検出し、出力回路ＯＵＴを介してＤ
ｏｕｔとして外部に出力する。これと同時に、データ線
上に読み出された微小信号をセンスアンプＳＡで増幅す
る。この増幅は、まず、ＳＡ１Ｔが高電圧に立上りＭＮ
３０，ＭＮ３１をオンし、高電圧制御回路ＰＯＤ，低電
圧制御回路ＮＯＤが図４で説明したように動作しセンス
アンプ駆動線ＰＰを通常動作電圧ＶＤＬより高いＶＣＨ
に充電し、ＰＮを通常動作電圧ＶＳＳより低いＶＳＬに
放電する。これによりセンスアンプの動作は高速化され
る。その後、制御信号ＳＡ２Ｂを低電圧にしてＰＯＤ，
ＮＯＤの動作を停止し、ＭＰ３０，ＭＮ３２により通常
データ線電圧ＶＤＬ，ＶＳＳに復帰する。

【００２３】本実施例により、ＤＲＡＭのセンスアンプ
の動作電圧が実効的に大きくなるためデータ線充放電の
高速化が図れる。また、データ線が低電圧でも高速動作
が可能となる。

【００２４】一般に、センスアンプＳＡによるデータ線
の増幅はＰＮによる放電が速くＰＰによる充電が遅い。 これは、ｐＭＯＳとｎＭＯＳの駆動能力の差や読み出し
、書き込み特性を良くするためｎＭＯＳの駆動能力を大
きくしているためである。従って、データ線の増幅速度
は充電動作で律則されている場合が多い。このような場
合には、図１２に示すように、本発明をダイナミックＲ
ＡＭ（ＤＲＡＭ）のセンスアンプ駆動線ＰＰのみに適用
すると有効である。図１０と異なる点はセンスアンプ駆
動線ＰＮの発生方法のみで他の回路の動作は図１０と同
様である。本実施例では、センスアンプ駆動線ＰＰのみ
を通常動作電圧ＶＤＬ以上のＶＣＨに充電し、ＰＮは通
常動作電圧ＶＳＳに放電する従来の駆動方法である。

【００２５】本実施例により、ＤＲＡＭのデータ線の充
電時間を高速化できる。また、ＤＲＡＭでは、センスア
ンプが多数ありそれを１回路のセンスアンプ駆動回路で
駆動するため負荷容量が大きい。このように大きな負荷
容量からの放電電流や充電電流を供給できる電圧源を２
つチップ内に設けると消費電力の増大やレイアウト面積
が大きくなる。このような場合には、本実施例のＰＰの
み高速化する手法が有効となる。

【００２６】図１３は、本発明を論理回路に適用した実
施例である。図４の実施例にＭＮ２２をＭＮ１１と直列
に追加し、ＭＰ２２をＭＰ１２と並列に追加し、ＡＮＤ
回路を構成したものである。入力ＩＮ１，ＩＮ２が共に
高電圧の時のみＭＮ２２，ＭＮ１１がオンとなり、ＭＰ
１２，ＭＰ２２がオフとなるためＰＯＤが動作して出力
ＯＵＴは高電圧になり、ＩＮ１，ＩＮ２のいずれか一方
、あるいは両方が低電圧の時ＮＯＤが動作してＯＵＴは
低電圧となる。真理値表を表１に示す。他の回路の動作
は図４と同様である。また、出力ＯＵＴに図１に示すＭ
Ｐ４，ＭＮ４で構成されるインバータを付加すればＮＡ
ＮＤ回路になり、インバータのゲート電圧を一時的に高
くすることが出来高速化が図れる。

【００２７】

【表１】

【００２８】本実施例により、ＡＮＤあるいはＮＡＮＤ
回路の高速化と低電圧下での動作の安定化が図れる。

【００２９】図１４は、本発明を論理回路に適用した他
の実施例である。図４の実施例にＭＮ２２をＭＮ１１と
並列に追加し、ＭＰ２２をＭＰ１２と直列に追加しＯＲ
回路を構成したものである。入力ＩＮ１，ＩＮ２が共に
低電圧の時のみＭＰ２２，ＭＰ１２がオンとなり、ＭＮ
２２，ＭＮＰ１１がオフとなるためＮＯＤが動作して出
力ＯＵＴは低電圧になり、ＩＮ１，ＩＮ２のいずれか一
方、あるいは両方が高電圧の時ＰＯＤが動作してＯＵＴ
は高電圧となる。真理値表を表２に示す。

【００３０】他の回路の動作は図４と同様である。また
、出力ＯＵＴに図１に示すＭＰ４，ＭＮ４で構成される
インバータを付加すればＮＯＲ回路になり、インバータ
のゲート電圧を一時的に高くすることが出来高速化が図
れる。

【００３１】

【表２】

【００３２】本実施例により、ＯＲあるいはＮＯＲ回路
の高速化と低電圧下での動作の安定化が図れる。

【００３３】本発明では電源電圧をＶＣＣ，ＶＣＨ，Ｖ
ＳＳ，ＶＳＬと４種類使用するためｎＭＯＳ，ｐＭＯＳ
の基板バイアス電圧の電圧値の選択が重要になる。本発
明をＤＲＡＭに適用すると、ＤＲＡＭでは、■外来雑音
（入力アンダーシュート）対策、■接合容量の低減、と
いう２つの目的から基板バイアス電圧を印加している。 図１６は、ＬＳＩの断面構造で基板バイアス電圧の印加
方法を示したものである。ｎＭＯＳの基板バイアス電圧
ＶＢＢはＶＳＬより低い電圧印加し、ｐＭＯＳの基板に
は最も高い電圧ＶＣＨを印加すればよい。

【００３４】本実施例により基本的なＣＭＯＳプロセス
で本発明が実現できる。

【００３５】しかし、図１６の実施例では、ソースがＶ
ＣＬに接続されているｎＭＯＳの基板とＶＳＳに接続さ
れているｎＭＯＳ基板が同じであるため、両ｎＭＯＳの
しきい値電圧Ｖｔｈが基板バイアス効果により変わる。 これは、ｐＭＯＳについても同様である。このような場
合には、図１７に示す３重ウェル構造を用いてそれぞれ
のＭＯＳトランジスタの基板を分離し適正な基板バイア
ス電圧を印加すればよい。すなわち、ソースがＶＣＣに
接続されているｐＭＯＳの基板はＶＣＣに接続し、ソー
スがＶＣＨに接続されているｐＭＯＳの基板はＶＣＨに
接続する。ｎＭＯＳも同様に、ソースがＶＳＳに接続さ
れているｎＭＯＳの基板はＶＢＢ１に接続し、ソースが
ＶＳＬに接続されているｎＭＯＳの基板はＶＢＢ２に接
続すればよい。また、本発明のもう１つの目的である低
電圧下での動作では基板バイアス電圧を印加すると次の
ような弊害も大きくなる。

【００３６】■　　基板バイアス電圧のバラツキにより
、素子のしきい値電圧がばらつく（しきい値電圧の設定
精度を悪くする）。

【００３７】■　　基板バイアス電圧を印加することに
より、短チャネル領域でのしきい値電圧低下（短チャネ
ル効果）がより厳しくなり、短チャネル化に対し不利で
ある。このような理由で低電圧下の動作では基板バイア
ス電圧０Ｖが望ましい。この場合も図１７の３重ウェル
構造を用いることにより容易に基板バイアス電圧０Ｖが
実現できる。すなわち、ｐＭＯＳの基板は前述したよう
に、そのソース電圧に対応してそれぞれＶＣＣ，ＶＣＨ
に接続する。ｎＭＯＳの基板は、ＶＢＢ１をＶＳＳに接
続し、ＶＢＢ２をＶＳＬに接続すればよい。

【００３８】本実施例により、ＭＯＳトランジスタの基
板バイアス電圧がそれぞれのＭＯＳトランジスタで適正
に印加することができる。

【００３９】ここで、ＶＣＨ，ＶＣＣ，ＶＳＳ，ＶＳＬ
の４つの電圧は、すべて外部より印加してもよいし、Ｖ
ＣＣ，ＶＳＳを外部から印加し、ＶＣＨ、ＶＳＬをチッ
プ内部で発生してもよい。ＶＣＨ，ＶＳＬを外部より印
加し、ＶＣＣ，ＶＳＳを内部で発生してもよい。外部印
加電圧と内部発生電圧の組合せは自由であり、どのよう
に組み合わせても本発明の本質は変わるものではない。 具体的電圧値の例を表３に示す。

【００４０】

【表３】

【００４１】図１８は、本発明をＤＲＡＭに適用した実
施例である。ＡＢＦはアドレスバッファである。チップ
活性化信号ＣＳＢ，書き込み読みだし制御信号ＷＥＢ，
データ入力Ｄｉｎの各入力バッファはＡＢＦと同じ回路
方式を用いている。ＸＰ，ＷＤはワード線選択用Ｘプリ
デコーダとワードドライバであり、図１０，図１２のＸ
Ｄに対応する。ＣＣは制御回路であり、ＳＡＣはセンス
アンプ駆動線ＰＰ，ＰＮの駆動回路であり、図１０，図
１２と同じである。ＹＰ、ＹＳＤは読みだし制御信号Ｒ
ＹＳ，書き込み制御信号ＷＹＳ選択用Ｙプリデコーダと
ドライバであり、図１０，図１２のＹＤに対応する。Ｖ
Ｌは、特開昭５８−７０４８２　号に開示されているよ
うな電圧リミッタ回路であり、本発明のドライバに印加
する電圧を発生する。その他の回路は、図１０，図１２
と同じである。ＡＢＦ内のＯＤＤは、本発明の実施例図
１から図９に示すドライバであり、ＯＤＡは図１３に示
すＡＮＤ回路である。回路の動作は、図１０，図１２と
同じである。

【００４２】

【発明の効果】本発明を用いれば過渡的に定常電圧より
高い、あるいは低い電圧のパルス信号で負荷を駆動する
ことが出来るため高速化が図れる。さらに、このパルス
信号を負荷駆動用のＭＯＳトランジスタのゲートに印加
することによりＭＯＳトランジスタの駆動能力を増加し
高速化と低電圧下での安定動作が図れる。

【図面の簡単な説明】

【図１】本発明の第一の実施例を示す図。

【図２】図１を説明するための図。

【図３】本発明の第２の実施例。

【図４】本発明の第３実施例。

【図５】図４の動作を説明するための図。

【図６】出力のオーバシュート波形を制御するＰＯＤ，
ＮＯＤの他の実施例。

【図７】出力のオーバシュート波形を制御するＰＯＤ，
ＮＯＤの他の実施例。

【図８】本発明をパルスの立ち下がり側のみに適用した
実施例。

【図９】本発明をパルスの立ち下がり側のみに適用した
実施例。

【図１０】本発明をＤＲＡＭのセンスアンプ駆動回路に
適用した実施例。

【図１１】図１０の動作を説明するための図。

【図１２】ＤＲＡＭのセンスアンプ駆動回路に適用した
他の実施例。

【図１３】本発明をＡＮＤ回路に適用した実施例。

【図１４】本発明をＯＲ回路に適用した実施例。

【図１５】従来の回路。

【図１６】本発明を搭載するＬＳＩの断面構造。

【図１７】本発明を搭載するＬＳＩの断面構造。

【図１８】本発明をＤＲＡＭに適用した実施例である。

【符号の説明】

ＩＮ，ＩＮ１，ＩＮ２…入力信号、ＯＵＴ…出力信号、
ＭＰ１からＭＰ３０…ｐチャネルＭＯＳトランジスタ、
ＭＮ１からＭＮ３４…ｎチャネルＭＯＳトランジスタ、
ＶＣＣ〜ＶＳＳ…通常動作電圧、ＶＣＨ…通常動作電圧
より高い電圧、ＶＳＬ…通常動作電圧より低い電圧、Ｍ
ＣＡ…メモリセルアレー、ＯＵＴ…出力回路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】２値以上の印加電圧で動作する半導体駆動
   回路において、出力振幅より高い振幅の該回路内信号で
   負荷駆動用ＭＯＳトランジスタのゲートを制御すること
   を特徴とする半導体駆動回路。
2. 【請求項２】２値以上の印加電圧で動作する半導体駆動
   回路において、出力信号の立上り時は定常電圧より高い
   電圧を出力し、立下がり時は定常電圧より低い電圧を出
   力する第１の回路と、定常電圧を出力する第２の回路と
   、出力電圧の検出回路で構成され、出力電圧の検出結果
   により上記第１，第２の回路の動作を切り換えることを
   特徴とする半導体駆動回路。
3. 【請求項３】請求項２の半導体駆動回路において、ＡＮ
   Ｄ，ＯＲの論理機能を具備することを特徴とする半導体
   駆動回路。
4. 【請求項４】請求項１または２の出力端子でダイナミッ
   クランダムアクセスメモリのセンスアンプ共通線を駆動
   することを特徴とする半導体駆動回路。