JP3244340B2 - 同期型半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一連のパルス列から
なるクロック信号に同期して、外部制御信号、アドレス
信号および書込みデータなどを含む外部信号を取込む同
期型半導体記憶装置に関し、特に、メモリセルの保持デ
ータをリフレッシュするための構成に関する。より特定
的には、リフレッシュされるべきメモリセルを指定する
リフレッシュアドレスを発生するリフレッシュカウンタ
のテストを可能にするための構成に関する。

【０００２】

【従来の技術】マイクロプロセッサ（ＭＰＵ）は近年ま
すます高速化されてきている。一方、主記憶として用い
られるダイナミック・ランダム・アクセス・メモリ（以
下、ＤＲＡＭと称す）は高速化されてきてはいるもの
の、その動作速度は依然ＭＰＵの動作速度に追随するこ
とはできない。このため、ＤＲＡＭのアクセスタイムお
よびサイクルタイムがボトルネックとなり、システム全
体の性能が低下するということがよく言われる。

【０００３】システムの性能を向上させるために、ＤＡ
ＲＭとＭＰＵとの間に、高速のスタティック・ランダム
・アクセス・メモリ（以下、ＳＲＡＭと称す）からなる
キャッシュメモリと呼ばれる高速メモリを配置する手法
がよく用いられる。キャッシュメモリに使用頻度の高い
データを格納しておき、ＭＰＵが必要とするデータがキ
ャッシュメモリ内に記憶されている場合には高速のキャ
ッシュメモリへアクセスする。キャッシュメモリにＭＰ
Ｕが要求するデータがないときのみＤＲＡＭへアクセス
する。使用頻度の高いデータが高速のキャッシュメモリ
に格納されているため、ＤＲＡＭへのアクセス頻度が大
幅に低減され、これによりＤＲＡＭのアクセスタイムお
よびサイクルタイムの影響を排除してシステムの性能を
向上させる。

【０００４】このキャッシュメモリを用いる方法は、Ｓ
ＲＡＭがＤＲＡＭに比べて高価であるため、パーソナル
コンピュータなどの比較的安価な装置には適していな
い。したがって、安価なＤＲＡＭを用いてシステムの性
能を向上させることが求められている。

【０００５】

【発明が解決しようとする課題】米国ＪＥＤＥＣ（Ｊｏ
ｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎ
ｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）は、高速ＭＰＵのため
の主記憶としてクロック信号に同期して動作する同期型
ＤＲＡＭ（シンクロナスＤＲＡＭ；以下、ＳＤＲＡＭと
称す）を採用し、このＳＤＲＡＭの仕様の標準化作業を
現在行なっている。未だ、この標準仕様の詳細について
は明らかにされていない。現在のところ以下の構成が提
案されている； （１） 周期１０ないし１５ｎｓ（ナノ秒）のクロック
信号で同期をとる。

【０００６】（２） 最初のランダム・アクセスでは、
行アドレス信号入力後４ないし６クロックでデータをア
クセスする。その後、１クロックごとに連続するアドレ
スのデータをアクセスすることができる。

【０００７】（３） チップ内回路をパイプライン動作
させ、かつシリアル入出力バッファをデータ入出力部に
設けてアクセス時間を短縮する。

【０００８】（４） リフレッシュは外部からオートリ
フレッシュコマンドを与えることにより実行する。

【０００９】上述の構成は単に提案のみであり、具体的
にどのようにこれらの構成を実現するかについては何ら
述べられていない。

【００１０】また、上述の標準化仕様では、オートリフ
レッシュコマンドに従ってリフレッシュが実行される。
このオートリフレッシュ動作においてはさらに、以下の
ことがＪＥＤＥＣの標準化仕様で提案されている： （１） オートリフレッシュコマンドが与えられると所
定時間経過後にリフレッシュ動作が完了し、リフレッシ
ュされたメモリセルを含むアレイはプリチャージ状態に
復帰する。

【００１１】（２） ２つのバンクを含むとき、バンク
は交互にリフレッシュされる。このリフレッシュを行な
うための詳細構成は何ら規定されていない。また、リフ
レッシュコマンドで内部で自動的にリフレッシュが実行
されるが、このリフレッシュのためにはリフレッシュさ
れるべきメモリセルを指定するリフレッシュアドレスを
発生するリフレッシュアドレスカウンタが必要となる。

【００１２】メモリセルを定期的にリフレッシュし、正
確にデータを保持するためには、リフレッシュアドレス
カウンタが正常に動作してリフレッシュアドレスを順次
発生する必要がある。リフレッシュアドレスカウンタの
正常動作すなわちリフレッシュアドレスの定期的かつ周
期的な発生を保証するためには、リフレッシュアドレス
カウンタが正常に動作しているか否かを調べるためテス
トモードが必要となる。しかしながらこのＪＥＤＥＣの
標準化仕様はこのようなリフレッシュアドレスカウンタ
の機能チェックモードについては何ら規定していない。

【００１３】それゆえ、この発明の目的は、ＳＤＲＡＭ
のリフレッシュを行なうための構成を提供することであ
る。

【００１４】この発明の他の目的は、リフレッシュアド
レス発生用のリフレッシュアドレスカウンタの機能をテ
ストするための構成を提供することである。

【００１５】この発明のさらに他の目的は、低消費電力
でリフレッシュするための構成を提供することである。

【００１６】

【課題を解決するための手段】請求項１にかかる同期型
半導体記憶装置は、複数のダイナミック型メモリセルの
うちリフレッシュされるべきメモリセルを指定するリフ
レッシュアドレスを発生するリフレッシュアドレス発生
手段と、リフレッシュ指示に応答して、内部リフレッシ
ュ検出信号を生成するリフレッシュ検出手段と、このリ
フレッシュ検出信号に応答して、リフレッシュアドレス
発生手段が発生するリフレッシュアドレスが指定するメ
モリセルのリフレッシュを行なうリフレッシュ手段と、
リフレッシュ検出信号に応答して所定時間経過後リフレ
ッシュ手段を不活性化するためのリセット信号を生成す
る第１の不活性化手段と、この同期型半導体記憶装置の
チェックモード指示に応答して前記第１の不活性化手段
からのリセット信号を無効状態として前記リフレッシュ
手段の前記リセット信号による不活性化を禁止する手段
と、チェックモード時、プリチャージモード指示に応答
してリフレッシュ検出信号を不活性状態とする第２の不
活性化手段とを備える。

【００１７】請求項２にかかる同期型半導体記憶装置
は、請求項１にかかる同期型半導体記憶装置がさらに、
上記チェックモード指示に応答してリフレッシュアドレ
ス発生手段が発生するリフレッシュアドレスを所定の値
にリセットするリセット手段をさらに備える。

【００１８】請求項３にかかる同期型半導体記憶装置
は、各々がリフレッシュ動作が必要な複数のダイナミッ
ク型メモリセルを有しかつ互いに独立に活性化される複
数のバンクと、リフレッシュされるべきメモリセルおよ
びバンクを指定するリフレッシュアドレスを発生するア
ドレスカウンタと、リフレッシュ指示に応答して、この
アドレスカウンタが発生するリフレッシュアドレスが指
定するバンクのメモリセルのリフレッシュを実行するリ
フレッシュ手段と、リフレッシュ指示に応答して、所定
時間経過後リフレッシュ手段を不活性状態とする第１の
不活性化手段と、アドレスカウンタのテスト指示となる
チェックモード指示に応答して第１の不活性化手段を動
作禁止状態とするチェックモード検出手段と、チェック
モード指示の場合、プリチャージモード指示に応答して
リフレッシュ手段を不活性状態とする第２の不活性化手
段と、チェックモード指示に応答してアドレスカウンタ
が発生するリフレッシュアドレスのうち少なくともバン
クを指定するバンクアドレスを所定のバンクを指定する
アドレスに初期設定する初期化手段とを備える。

【００１９】

【００２０】請求項４にかかる同期型半導体記憶装置
は、複数のダイナミック型メモリセルのうちのリフレッ
シュされるべきメモリセルを指定するリフレッシュアド
レスを発生するリフレッシュアドレス発生手段と、リフ
レッシュ指示に応答して、リフレッシュアドレス発生手
段が発生するリフレッシュアドレスが指定するメモリセ
ルのリフレッシュを行なうリフレッシュ手段と、リフレ
ッシュ指示に応答して前記列の選択に関連する回路の動
作を禁止する列選択禁止手段とを備える。

【００２１】請求項５にかかる同期型半導体記憶装置
は、請求項４の同期型半導体記憶装置が、さらに、この
同期型半導体記憶装置のチェックモード指示に応答して
列選択禁止手段を不活性状態として列選択動作を可能と
するための列選択制御手段を備える。

【００２２】

【作用】請求項１にかかる同期型半導体記憶装置におい
ては、同期型半導体記憶装置のチェックモードが指定さ
れたときには、第２の不活性化手段によりリフレッシュ
終了期間が設定される。これにより、リフレッシュ持続
期間を所望の長さに設定することができ、リフレッシュ
アドレスに従って選択されたメモリセルへ外部からアク
セスしてデータの書込/読出を行なうことができる。こ
の結果、リフレッシュアドレス発生手段が正常に動作し
て順次リフレッシュアドレスを発生しているか否かを検
証することができる。

【００２３】請求項２にかかる同期型半導体記憶装置に
おいては、チェックモード指示に応答してリフレッシュ
アドレスが初期値に設定される。したがって、チェック
モード指定後リフレッシュコマンドを与えても、外部で
どのメモリセルがリフレッシュされるのかを知ることが
できる。

【００２４】請求項３にかかる同期型半導体記憶装置に
おいては、チェックモード指定時にバンクアドレスが初
期値にリセットされる。したがって、外部からいずれの
バンクがリフレッシュされているのかを知ることがで
き、リフレッシュアドレスに従って選択されたメモリセ
ルにテストデータを書込むとき、外部でバンクアドレス
を指定することができ、正確に選択中のメモリセルにデ
ータの書込を行なうことができる。

【００２５】請求項４にかかる同期型半導体記憶装置に
おいては、リフレッシュ指示が与えられたときには列選
択系回路が動作しないため、リフレッシュ動作時におけ
る消費電力を低減することができる。

【００２６】請求項５にかかる同期型半導体記憶装置に
おいては、チェックモード時には、たとえリフレッシュ
動作時であっても列選択を行なうことができるため、リ
フレッシュアドレスに従って選択されたメモリセルへア
クセスを行なうことができる。

【００２７】

【実施例】

〔ＳＤＲＡＭの機能的構成〕図１はこの発明に従うＳＤ
ＲＡＭの主要部の構成を機能的に示すブロック図であ
る。図１においては、×８ビット構成のＳＤＲＡＭの１
ビットの入出力データに関連する機能的部分の構成が示
される。また、図１においては、リフレッシュ動作に関
連する回路部分を明確には示していない。リフレッシュ
制御回路は、後に詳細に説明するように、この図１に示
す制御信号発生回路２０および２２に含まれる。

【００２８】データ入出力端子ＤＱｉに関連するアレイ
部分は、バンク＃１を構成するメモリアレイ１ａとバン
ク＃２を構成するメモリアレイ１ｂを含む。

【００２９】バンク＃１のメモリアレイ１ａに対して
は、アドレス信号Ｘ０〜Ｘｊをデコードしてメモリアレ
イ１ａの対応の行を選択する複数のロウデコーダを含む
Ｘデコーダ群２ａと、列アドレス信号Ｙ３〜Ｙｋをデコ
ードしてメモリアレイ１ａの対応の列を選択する列選択
信号を発生する複数のコラムデコーダを含むＹデコーダ
群４ａと、メモリアレイ１ａの選択された行に接続され
るメモリセルのデータを検知し増幅するセンスアンプ群
６ａを含む。

【００３０】Ｘデコーダ群２ａは、メモリアレイ１ａの
各ワード線に対応して設けられるロウデコーダを含む。
アドレス信号Ｘ０〜Ｘｊに従って対応のロウデコーダが
選択状態となり、選択状態とされたロウデコーダに対し
て設けられたワード線が選択状態となる。

【００３１】Ｙデコーダ群４ａは、メモリアレイ１ａの
列選択線それぞれに対して設けられるコラムデコーダを
含む。１本の列選択線は、後に説明するように８対のビ
ット線を選択状態とする。Ｘデコーダ群２ａおよびＹデ
コーダ群４ａにより、メモリアレイ１ａにおいて８ビッ
トのメモリセルが同時に選択状態とされる。Ｘデコーダ
群２ａおよびＹデコーダ群４ａはそれぞれバンク指定信
号Ｂ１により活性化されるように示される。

【００３２】バンク＃１は、さらに、センスアンプ群６
ａにより検知増幅されたデータを伝達するとともに書込
みデータをメモリアレイ１ａの選択されたメモリセルへ
伝達するための内部データ伝達線（グローバルＩＯ線）
のバスＧＩＯが設けられる。グローバルＩＯ線バスＧＩ
Ｏは同時に選択された８ビットのメモリセルと同時にデ
ータの授受を行なうために８対のグローバルＩＯ線を含
む。

【００３３】データ読出しのために、バンク＃１におい
てグローバルＩＯ線バスＧＩＯ上のデータをプリアンプ
活性化信号φＰＡ１に応答して活性化されて増幅するプ
リアンプ群８ａと、プリアンプ群８ａで増幅されたデー
タを格納するためのリード用レジスタ１０ａと、リード
用レジスタ１０ａに格納されたデータを順次出力するた
めの出力バッファ１２ａとが設けられる。

【００３４】プリアンプ群８ａおよびリード用レジスタ
１０ａは、８対のグローバルＩＯ線に対応してそれぞれ
８ビット幅の構成を備える。リード用レジスタ１０ａ
は、レジスタ活性化信号φＲｒ１に応答してプリアンプ
群８ａの出力するデータをラッチしかつ順次出力する。

【００３５】出力バッファ１０ａは、出力イネーブル信
号φＯＥ１に応答して、リード用レジスタ１０ａから順
次出力される８ビットのデータをデータ入出力端子ＤＱ
ｉへ伝達する。図１においては、データ入出力端子ＤＱ
ｉを介してデータ入力およびデータ出力が行なわれるよ
うに示される。このデータ入力およびデータ出力は別々
の端子を介して行なわれる構成であってもよい。

【００３６】データの書込みを行なうために、入力バッ
ファ活性化信号φＤＢ１に応答して活性化され、データ
入出力端子ＤＱｉに与えられた入力データから内部書込
みデータを生成する１ビット幅の入力バッファ１８ａ
と、レジスタ活性化信号φＲｗ１に応答して活性化さ
れ、入力バッファ１８ａから伝達された書込みデータを
順次（ラップアドレスに従って）格納するライト用レジ
スタ１６ａと、書込みバッファ活性化信号φＷＢ１に応
答して活性化され、ライト用レジスタ１６ａに格納され
たデータを増幅してグローバルＩＯ線対バスＧＩＯへ伝
達するライトバッファ群１４ａを含む。

【００３７】ライトバッファ群１４ａおよびライト用レ
ジスタ１６ａはそれぞれ８ビット幅を有する。

【００３８】バンク＃２も同様に、メモリアレイ１ｂ、
Ｘデコーダ群２ｂ、Ｙデコーダ群４ｂ、センスアンプ活
性化信号φＳＡ２に応答して活性化されるセンスアンプ
群６ｂ、プリアンプ活性化信号φＰＡ２に応答して活性
化されるプリアンプ群８ｂ、レジスタ活性化信号φＲｒ
２に応答して活性化されるリード用レジスタ１０ｂ、出
力イネーブル信号φＯＥ２に応答して活性化される出力
バッファ１２ｂ、バッファ活性化信号φＷＢ２に応答し
て活性化されるライトバッファ群１４ｂ、レジスタ活性
化信号φＲｗ２に応答して活性化されるライト用レジス
タ１６ｂ、およびバッファ活性化信号φＤＢ２に応答し
て活性化される入力バッファ１８ｂを含む。

【００３９】バンク＃１の構成とバンク＃２の構成は同
一である。リード用レジスタ１０ａおよび１０ｂならび
にライト用レジスタ１６ａおよび１６ｂを設けることに
より１つのデータ入出力端子ＤＱｉに対し高速のクロッ
ク信号に同期してデータの入出力を行なうことが可能と
なる。

【００４０】バンク＃１および＃２に対する各制御信号
については、バンク指定信号Ｂ１およびＢ２に従ってい
ずれか一方のバンクに対する制御信号のみが発生され
る。

【００４１】図１に示す機能ブロック２００が各データ
入出力端子に対して設けられる。×８ビット構成のＳＤ
ＲＡＭの場合、機能ブロック２００を８個含む。

【００４２】バンク＃１およびバンク＃２をほぼ同一構
成とし、バンク指定信号Ｂ１およびＢ２により一方のみ
を活性化することにより、バンク＃１および＃２は互い
にほぼ完全に独立して動作することが可能となる。

【００４３】データ読出し用のレジスタ１０ａおよび１
０ｂとデータ書込み用のレジスタ１６ａおよび１６ｂと
別々に設けるとともにそれぞれバンク＃１および＃２に
対して設けることにより、データ読出しおよび書込みの
動作モード切換え時およびバンク切換え時においてデー
タが衝突することがなく、正確なデータの読出しおよび
書込みを実行することができる。

【００４４】バンク＃１および＃２をそれぞれ独立に駆
動するための制御系として、第１の制御信号発生回路２
０および第２の制御信号発生回路２２が設けられる。

【００４５】第１の制御信号発生回路２０は、外部から
与えられる制御信号、すなわち、外部ロウアドレススト
ローブ信号ｅｘｔ．／ＲＡＳ、外部コラムアドレススト
ローブ信号ｅｘｔ．／ＣＡＳ、外部出力イネーブル信号
ｅｘｔ．／ＯＥ、外部書込みイネーブル信号（書込み許
可信号）ｅｘｔ．／ＷＥおよびマスク指示信号ＷＭをた
とえばシステムクロックである外部クロック信号ＣＬＫ
に同期して取込み、内部制御信号φｘａ、φｙａ、φ
Ｗ、φＯ、φＲ、およびφＣを発生する。

【００４６】第２の制御信号発生回路２２は、バンク指
定信号Ｂ１およびＢ２と、内部制御信号φＷ、φＯ、φ
ＲおよびφＣとクロック信号ＣＬＫに応答してバンク＃
１および＃２をそれぞれ独立に駆動するための制御信
号、すなわち、センスアンプ活性化信号φＳＡ１、φＳ
Ａ２、プリアンプ活性化信号φＰＡ１、φＰＡ２、ライ
トバッファ活性化信号φＷＢ１、φＷＢ２、入力バッフ
ァ活性化信号φＤＢ１、φＤＢ２、および出力バッファ
活性化信号φＯＥ１、φＯＥ２を発生する。

【００４７】図１においては、第２の制御信号発生回路
２２が、メモリアレイ活性化のための制御信号としてセ
ンスアンプ活性化信号φＳＡ１、およびφＳＡ２のみを
発生するように示している。これはまたワード線駆動信
号をも同様に発生する。このワード線駆動信号はＸデコ
ーダ群２ａ、２ｂを介して対応の選択されたワード線上
へ伝達される。

【００４８】内部制御信号φＷは外部書込み許可信号ｅ
ｘｔ．／ＷＥに同期して発生される内部書込み許可信号
である。内部制御信号φＯは、外部読出し許可（読出し
イネーブル）信号ｅｘｔ．／ＯＥに同期して発生される
内部読出し許可信号である。内部制御信号φＲは、外部
ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳに同期し
て発生される内部ロウアドレスストローブ信号（内部Ｒ
ＡＳ信号）である。

【００４９】内部制御信号φＣは、外部コラムアドレス
ストローブ信号ｅｘｔ．／ＣＡＳに同期して発生される
内部コラムアドレスストローブ信号（内部ＣＡＳ信号）
である。内部制御信号φｘａおよびφｙａは、それぞれ
外部制御信号ｅｘｔ．／ＲＡＳおよびｅｘｔ．／ＣＡＳ
に同期して発生される内部アドレスバッファ活性化信号
である。

【００５０】第２の制御信号発生回路２２は、バンク指
定信号Ｂ１およびＢ２に従って、この指定されたバンク
に対応する制御信号のみを活性状態とする。第２の制御
信号発生回路２２が発生する制御信号のタイミングはク
ロック信号ＣＬＫにより制御される。たとえば、出力バ
ッファ活性化信号φＯＥ１またはφＯＥ２は、外部ロウ
アドレスストローブ信号ｅｘｔ．／ＲＡＳ（または内部
ロウアドレスストローブ信号φＲ）が活性状態となって
からクロック信号ＣＬＫを６カウントした後に発生され
る。

【００５１】ライトバッファ活性化信号φＷＢ１および
φＷＢ２は、書込みデータが８個与えられた後のクロッ
ク信号に応答して発生される（ラップ長が８に設定され
た場合）。すなわち、外部書込み許可信号ｅｘｔ．／Ｗ
Ｅが活性状態となってからクロック信号ＣＬＫが８個カ
ウントされた後にメモリアレイの選択されたメモリセル
への書込みデータの伝達が行なわれる。これはラップ長
８を想定しており、通常動作モード時においては、常
時、ラップ長８を想定してＳＤＲＡＭは動作する。ラッ
プ長は、１つのアクティブサイクル（ワード線選択）に
おいて連続して１つのデータ入出力端子に与えられる書
込みまたは読出データの数を示す。

【００５２】ＳＤＲＡＭはさらに、周辺回路として、内
部制御信号φｘａに応答して外部アドレス信号ｅｘｔ．
／Ａ０ないしｅｘｔ．／Ａｉを取込み、内部アドレス信
号ｘ０〜ｘｊとバンク選択信号Ｂ１およびＢ２を発生す
るＸアドレスバッファ２４と、内部制御信号φｙａに応
答して活性化され、列選択線を指定するための列選択信
号Ｙ３〜Ｙｋと、連続アクセス時における最初のビット
線対（列）を指定するラップアドレス用ビットＹ０〜Ｙ
２と、バンク指定信号Ｂ１およびＢ２を発生するＹアド
レスバッファ２６と、ラップアドレスＷＹ０〜ＷＹ７と
リード用レジスタ１０ａおよび１０ｂを制御するための
レジスタ駆動用信号φＲｒ１およびφＲｒ２ならびにラ
イト用レジスタ１６ａおよび１６ｂを駆動するための制
御信号φＲｗ１およびφＲｗ２を発生するレジスタ制御
回路２８を含む。

【００５３】レジスタ制御回路２８へは、またバンク指
定信号Ｂ１およびＢ２が与えられ、選択されたバンクに
対してのみレジスタ駆動用信号が発生される。

【００５４】〔チップレイアウト〕図２は、この発明に
従うＳＤＲＡＭのチップレイアウトを示す図である。図
２においては、一例として、２Ｍワード×８ビット構成
の１６ＭビットＳＤＲＡＭのチップレイアウトが示され
る。

【００５５】ＳＤＲＡＭは、各々が４Ｍビットの記憶容
量を有する４つのメモリマットＭＭ１ないしＭＭ４を含
む。メモリマットＭＭ１ないしＭＭ４の各々は、それぞ
れ２５６Ｋビットの記憶容量を有する１６個のメモリア
レイＭＡ１〜ＭＡ１６を含む。

【００５６】メモリマットＭＭ１ないしＭＭ４の一方側
にチップ長辺方向に沿ってロウデコーダＲＤ１ないしＲ
Ｄ４がそれぞれ配置される。また、メモリマットＭＭ１
ないしＭＭ４のチップ中央側に、短辺方向に沿ってコラ
ムデコーダＣＤ１ないしＣＤ４がそれぞれ配置される。
コラムデコーダＣＤ（コラムデコーダＣＤ１ないしＣＤ
４を総称的に示す場合、符号ＣＤを用いる）の出力は、
それぞれ、対応のメモリマットＭＭ（メモリマットＭＭ
１ないしＭＭ４を総称的に示す）の各アレイを横切って
延びる列選択線ＣＳＬが配置される。１本の列選択線Ｃ
ＳＬは、８対のビット線を同時に選択状態とする。

【００５７】内部データを伝達するためのグローバルＩ
Ｏ線対ＧＩＯがまた、メモリマットＭＭ４の長辺方向に
沿って各アレイを横切るように配置される。

【００５８】メモリマットＭＭ１ないしＭＭ４のそれぞ
れに対して、チップ中央側に、選択されたメモリセルか
ら読出されたデータの増幅を行なうためのプリアンプＰ
Ａと選択されたメモリセルへの書込みデータを伝達する
ためのライトバッファＷＢとからなる入出力回路ＰＷ１
ないしＰＷ４が配置される。

【００５９】チップ中央部には、アドレス信号を発生す
るための回路および制御信号を発生するための回路など
を含む周辺回路ＰＨが配置される。

【００６０】図２に示すＳＤＲＡＭは、図１に示すよう
に、互いに独立にプリチャージ動作および活性化動作
（ワード線選択およびセンス動作ならびに列選択動作）
を行なうことのできる２つのバンク＃１および＃２を備
える。バンク＃１は、メモリマットＭＭ１およびＭＭ２
を含み、バンク＃２はメモリマットＭＭ３およびＭＭ４
を含む。このバンクの数は、変更可能である。

【００６１】メモリマットＭＭ１ないしＭＭ４の各々
は、２つのアレイブロック（記憶容量２Ｍビット）を備
える。１つのアレイブロックはメモリアレイＭＡ１ない
しＭＡ８から構成され、他方のアレイブロックはメモリ
アレイＭＡ９ないしＭＡ１６から構成される。１つのア
レイブロックにおいて最大１つのメモリアレイが選択さ
れる。

【００６２】同時に活性化されるメモリアレイの数は４
個であり、図２においては、メモリマットＭＭ３のメモ
リアレイＭＡ１およびＭＡ９と、メモリマットＭＭ４の
メモリアレイＭＡ１およびＭＡ９が活性化された状態が
示される。すなわち、選択されたバンクにおいて、各メ
モリマットの各アレイブロックから１つのメモリアレイ
が選択される。

【００６３】同時に選択される列選択線ＣＳＬの数は８
本である。１本の列選択線ＣＳＬは８対のビット線を選
択する。したがって、同時に８×８＝６４ビットのメモ
リセルが選択される。

【００６４】入出力回路ＰＷは、対応のメモリマットＭ
Ｍの各メモリアレイに対し共通に利用される。１つの入
出力回路ＰＷに含まれるプリアンプＰＡおよびライトバ
ッファＷＢの数は、それぞれ３２個であり、ＳＤＲＡＭ
全体ではそれぞれ１２８個（＝３２×４）である。

【００６５】チップ中央部に集中的に配置されるプリア
ンプＰＡおよびライトバッファＷＢ（入出力回路ＰＷ）
は、周辺回路ＰＨに含まれる制御回路により駆動され
る。これにより、プリアンプＰＡおよびライトバッファ
ＷＢの動作を制御するための信号線が短くなり、したが
って信号線の負荷が小さくなり、高速動作を実現するこ
とができる。

【００６６】また、周辺回路ＰＨをチップ中央部に集中
的に配置することにより、データの入出力はこのチップ
中央部を介して行なわれることとなり、パッケージ実装
時におけるピン配置としては、データ入出力端子がパッ
ケージ中央部に配置されることになる。したがって、周
辺回路ＰＨとデータ入出力端子との距離が短くなり、高
速でデータの入出力を行なうことができる。

【００６７】図３は、図２に示すＳＤＲＡＭのＩＯ線の
配置を具体的に示す図である。図３において、２つの２
ＭビットメモリアレイＭＳＡ１およびＭＳＡ２が示され
る。２ＭビットメモリアレイＭＳＡ１は、チップ中央部
から遠い位置に配置される２Ｍビットアレイブロックで
あり、２ＭビットメモリアレイＭＳＡ２は、チップ中央
部に近い２Ｍビットアレイブロックを示す。

【００６８】２ＭビットメモリアレイＭＳＡ１およびＭ
ＳＡ２は、ともに、８行８列に配置された６４個の３２
ＫビットメモリアレイＭＫを含む。２Ｍビットメモリア
レイＭＳＡ（メモリアレイＭＳＡ１およびＭＳＡ２を総
称的に示す）は、ワード線ＷＬの延びる方向に沿って４
つのアレイブロックＡＧ１、ＡＧ２、ＡＧ３およびＡＧ
４に分割される。ワード線ＷＬの方向に沿って隣接する
３２ＫビットメモリアレイＭＫの間にはワード線シャン
ト領域ＷＳが設けられる。通常、ＤＲＡＭにおいては、
ワード線の抵抗を下げるためにポリシリコンで構成され
るワード線ＷＬと平行にアルミニウムなどの低抵抗の金
属配線を配置し、このポリシリコンワード線と低抵抗金
属配線とを所定の間隔で電気的に接続する。このポリシ
リコンワード線と低抵抗金属配線とを接続するための領
域をワード線シャント領域と称す。このワード線シャン
ト領域においては、ビット線ＢＬの下層に存在するポリ
シリコンワード線とビット線の上層に存在する低抵抗金
属配線層とを接続する必要があるため、この領域におい
てはビット線すなわちメモリセルが存在しない。

【００６９】１つのワード線シャント領域ＷＳにおい
て、チップ中央部に近い２ＭビットメモリアレイＭＳＡ
２においては４つのグローバルＩＯ線対が配置される。
この４対のグローバルＩＯ線のうち２対のグローバルＩ
Ｏ線はさらにチップ中央部より遠い２Ｍビットメモリア
レイ領域ＭＳＡ１にまで延びる。すなわち、チップ中央
部よりも遠い２Ｍビットメモリアレイ領域ＭＳＡ２にお
けるワード線シャント領域においては、２つのグローバ
ルＩＯ線対ＧＩＯが配設される。２つのグローバルＩＯ
線対が１つの２ＭビットメモリアレイＭＳにより利用さ
れるグローバルＩＯ線対ＩＧＯと選択されたメモリアレ
イとを接続するためにローカルＩＯ線対ＬＩＯが設けら
れる。アレイグループＡＧ１、ＡＧ２、ＡＧ３およびＡ
Ｇ４それぞれにおいて各アレイブロックＭＫに対しロー
カルＩＯ線対ＬＩＯが設けられる。

【００７０】１つの３２ＫビットメモリアレイＭＫに対
して、一方側に配設される２つのローカルＩＯ線対ＬＩ
Ｏと他方側に配接される２つのローカルＩＯ線対ＬＩＯ
と合計４対のローカルＩＯ線対が配置される。ローカル
ＩＯ線対ＬＩＯは、ワード線ＷＬの延びる方向に沿って
隣接する同一のアレイグループ内の３２Ｋビットメモリ
アレイＭＫにより共有されるとともに、ビット線ＢＬの
延在する方向に沿って隣接する３２Ｋビットメモリアレ
イＭＫによっても共有される。

【００７１】メモリアレイＭＫは、後にその構成を説明
するように、交互配置型シェアードセンスアンプ構成を
備える。ビット線ＢＬの延在する方向において隣接する
２つの３２ＫビットメモリアレイＭＫの間の領域にセン
スアンプが配置される。グローバルＩＯ線対ＧＩＯとロ
ーカルＩＯ線対ＬＩＯとを接続するためにブロック選択
スイッチＢＳが配置される。ブロック選択スイッチＢＳ
はワード線シャント領域ＷＳとセンスアンプ列との交点
に配置される。

【００７２】コラムデコーダからの列選択信号を伝達す
る列選択線ＣＳＬは、アレイグループＡＧ１〜ＡＧ４各
々において１本が選択状態とされる。１本の列選択線Ｃ
ＳＬはチップ中央部から遠い２ＭビットメモリアレイＭ
ＳＡ１において４つのビット線対ＢＬＰを選択して対応
のローカルＩＯ線対ＬＩＯへ接続しかつチップ中央部に
近い２ＭビットメモリアレイＭＳＡ２において４つのビ
ット線対ＢＬＰを選択して対応のローカルＩＯ線対ＬＩ
Ｏへ接続する。

【００７３】すなわち、１本の列選択線ＣＳＬにより８
つのビット線対ＢＬＰが選択状態とされ、ローカルＩＯ
線対ＬＩＯを介して８個のグローバルＩＯ線対ＧＩＯに
接続される。２つのメモリマットが選択され、かつ１つ
のメモリマットＭＭにおいて８×４＝３２個のビット線
対ＢＬＰが選択されるため、合計６４個のビット線対Ｂ
ＬＰが選択されることになり、全体で合計６４ビットの
メモリセルに同時にアクセスすることが可能である。

【００７４】〔メモリセルの配置〕図４は、１つの３２
Ｋビットメモリアレイに関連する部分の構成を示す図で
ある。図４において、３２ＫビットメモリアレイＭＫ２
は、ロウデコーダからの行選択信号が伝達されるワード
線ＷＬと、このワード線ＷＬと交差する方向に配置され
るビット線対ＢＬＰと、ワード線ＷＬとビット線対ＢＬ
Ｐとの交差部に対応して配置されるダイナミック型メモ
リセルＭＣを含む。

【００７５】メモリセルＭＣは、アクセス用のトランジ
スタと、情報記憶用のキャパシタとを含む。ビット線対
ＢＬＰは、互いに相補な信号が伝達されるビット線ＢＬ
および／ＢＬを含む。図４においては、ビット線ＢＬと
ワード線ＷＬとの交差部に対応してメモリセルＭＣが配
置されている状態が示される。

【００７６】メモリアレイＭＫの両側に、アレイ選択ゲ
ートＳＡＧ１およびＳＡＧ２が配置される。アレイ選択
ゲートＳＡＧ１とアレイ選択ゲートＳＡＧ２とはビット
線対ＢＬＰに対して交互に配置される。アレイ選択ゲー
トＳＡＧ１は、アレイ選択信号φＡ１に応答して導通状
態となり、アレイ選択ゲートＳＡＧ２はアレイ選択信号
φＡ２に応答して導通状態となる。

【００７７】ビット線対ＢＬＰはそれぞれアレイ選択ゲ
ートＳＡＧ１およびＳＡＧ２を介してセンスアンプＳＡ
１およびＳＡ２に接続される。すなわち、センスアンプ
ＳＡ１は、メモリアレイＭＫ２の一方側にワード線ＷＬ
と平行に配置され、センスアンプＳＡ２は、メモリアレ
イＭＫ２の他方側にワード線ＷＬと平行に配置される。
センスアンプＳＡ１およびＳＡ２は、メモリアレイＭＫ
２のビット線対ＢＬＰに対して交互に両側に配置され
る。センスアンプＳＡ１は、メモリアレイＭＫ１とメモ
リアレイＭＫ２とで共有される。センスアンプＳＡ２
は、メモリアレイＭＫ２とメモリアレイＭＫ３とで共有
される。

【００７８】センスアンプＳＡ１の列と平行に、ローカ
ルＩＯ線対ＬＩＯ１およびＬＩＯ２が配置される。セン
スアンプＳＡ２の列と平行に、ローカルＩＯ線対ＬＩＯ
３およびＬＩＯ４が配置される。図４においては、２つ
のローカルＩＯ線対がセンスアンプＳＡの一方側に設け
られている配置が示される。ローカルＩＯ線対は、セン
スアンプＳＡの両側に配置されてもよい。

【００７９】センスアンプＳＡ１に対し、このセンスア
ンプＳＡ１により検知増幅されたデータをローカルＩＯ
線対ＬＩＯ１およびＬＩＯ２へ伝達するための列選択ゲ
ートＣＳＧ１が設けられる。同様に、センスアンプＳＡ
２に対しては、センスアンプＳＡ２により検知増幅され
たデータをローカルＩＯ線対ＬＩＯ３およびＬＩＯ４へ
伝達するための列選択ゲートＣＳＧ２が設けられる。

【００８０】コラムデコーダからの信号を受ける列選択
線ＣＳＬは２つの列選択ゲートＣＳＧ１と２つの列選択
ゲートＣＳＧ２を同時に導通状態とする。これにより４
つのビット線対ＢＬＰがローカルＩＯ線対ＬＩＯ１、Ｌ
ＩＯ２、ＬＩＯ３およびＬＩＯ４へ同時に接続される。
センスアンプＳＡ１で検知増幅されたデータはローカル
ＩＯ線対ＬＩＯ１およびＬＩＯ２へ伝達される。センス
アンプＳＡ２により検知増幅されたデータはローカルＩ
Ｏ線対ＬＩＯ３およびＬＩＯ４へ伝達される。

【００８１】ローカルＩＯ線対ＬＩＯとグローバルＩＯ
線対ＧＩＯとの間に、ブロック選択信号φＢに応答して
導通するブロック選択スイッチＢＳが設けられる。図４
においては、ローカルＩＯ線対ＬＩＯ１をグローバルＩ
Ｏ線対ＧＩＯ１へ接続するためのブロック選択スイッチ
ＢＳ１と、ローカルＩＯ線対ＬＩＯ２をグローバルＩＯ
線対ＧＩＯ２へ接続するブロック選択スイッチＢＳ２と
が示される。

【００８２】ローカルＩＯ線対ＬＩＯ３およびＬＩＯ４
は図３に示すように、隣接する２つのグローバルＩＯ線
対ＧＩＯへそれぞれブロック選択スイッチＢＳを介して
接続される（図４には示さず）。

【００８３】次に動作について簡単に説明する。選択さ
れたワード線ＷＬがメモリアレイＭＫ２に含まれる場
合、アレイ選択信号φＡ１およびφＡ２が活性状態とな
り、メモリアレイＭＫ２に含まれるビット線対ＢＬＰが
センスアンプＳＡ１およびＳＡ２へ接続される。メモリ
アレイＭＫ１およびＭＫ３に対して設けられたアレイ選
択ゲートＳＡＧ０およびＳＡＧ３は非導通状態となる。
メモリアレイＭＫ１およびＭＫ３はプリチャージ状態を
維持する。

【００８４】メモリアレイＭＫ２においては、各ビット
線対ＢＬＰにおいてメモリセルデータが現れた後、セン
スアンプＳＡ１およびＳＡ２が活性化され、このメモリ
セルデータを検知し増幅する。

【００８５】次いで、列選択線ＣＳＬ上の信号が活性状
態の“Ｈ”に立上がると、列選択ゲートＣＳＧ１および
ＣＳＧ２が導通し、センスアンプＳＡ１およびＳＡ２で
検知増幅されたデータがローカルＩＯ線対ＬＩＯ１ない
しＬＩＯ４へ伝達される。

【００８６】続いてまたは同時にブロック選択信号φＢ
が活性状態の“Ｈ”となり、ローカルＩＯ線対ＬＩＯ１
ないしＬＩＯ４がグローバルＩＯ線対ＧＩＯ１ないしＧ
ＩＯ４へ接続される。データ読出し時においては、この
グローバルＩＯ線対のデータがプリアンプＰＡを介して
増幅されて読出し用レジスタに格納された後に順次出力
される。データ書込み時においては、ライトバッファＷ
Ｂから与えられた書込みデータがグローバルＩＯ線対Ｇ
ＩＯ、およびローカルＩＯ線対ＬＩＯを介して選択ビッ
ト線対ＢＬＰへ伝達され、メモリセルへのデータの書込
みが実行される。

【００８７】ブロック選択信号φＢは、選択ワード線Ｗ
Ｌが属するメモリアレイＭＫ２に対してのみ活性状態と
なる。アレイ選択信号φＡ１およびφＡ２も同様であ
る。ブロック選択信号φＢならびにアレイ選択信号φＡ
１およびφＡ２は、行アドレス信号の所定数のビット
（たとえば４ビット）を用いて生成することができる。

【００８８】〔動作モードの指定〕ＳＤＲＡＭの動作モ
ードは、クロック信号ＣＬＫの立上がりエッジでの外部
制御信号の状態により決定される。外部制御信号は、パ
ルスの形態で動作モードを指定するサイクルにおいての
み与えられる。すべての制御信号、アドレス信号および
書込データはすべてクロック信号ＣＬＫの立上がりエッ
ジで内部に取込まれる。クロック信号ＣＬＫの立上がり
エッジにおける外部制御信号の状態の組合わせに従って
装置内部で指定された動作モードの判別が行なわれ、該
判別結果に従って指定された動作モードに対応する動作
制御が実行される。

【００８９】図５は、内部制御信号の状態とそのときに
指定される動作モードとの対応関係を示す図である。図
５に示す内部制御信号においてデータ入出力／マスク信
号ＤＱＭは、図１に示す外部出力イネーブル信号ｅｘ
ｔ．／ＯＥとライトマスク信号ＷＭの両者の組合わせに
対応する。また、このＳＤＲＡＭを選択状態とするため
にチップセレクト信号／ＣＳが新たに設けられる。この
チップセレクト信号／ＣＳが“Ｌ”の活性状態となった
ときにＳＤＲＡＭは動作可能状態となる。次に、図５を
参照して、外部制御信号と動作モードとの対応関係につ
いて説明する。

【００９０】（ａ） ／ＣＳ＝／ＲＡＳ＝“Ｌ”かつ／
ＣＡＳ＝／ＷＥ＝“Ｈ” この状態はアクティブコマンドと称し、行アドレスの取
込みが指定されかつアレイの活性化が指定される。すな
わち、行アドレスを取込みかつ合わせてバンクアドレス
も取込み、選択されたバンクにおいて行選択に関連する
動作が実行される。

【００９１】（ｂ） ／ＣＳ＝／ＣＡＳ＝“Ｌ”かつ／
ＲＡＳ＝／ＷＥ＝“Ｈ” この状態はリードコマンドと称し、列アドレスの取込み
が指定されかつデータ読出し動作モードが指定される。
この動作モードにおいては、またバンクアドレスも列ア
ドレスの取込みとともに取込まれ、選択されたバンクに
対応する読出しデータレジスタが選択され、選択された
メモリセルの読出しデータレジスタへのデータ転送動作
が選択されたバンクにおいて実行される。

【００９２】（ｃ） ／ＣＳ＝／ＣＡＳ＝／ＷＥ＝
“Ｌ”かつ／ＲＡＳ＝“Ｈ” この外部制御信号の状態の組合わせは、ライトコマンド
と称し、列アドレスの取込みおよびデータ書込み動作を
指定する。この動作モードにおいては、選択されたバン
クにおいて書込みレジスタの活性化が行なわれ、与えら
れたデータの書込みレジスタおよび選択メモリセルへの
書込みが行なわれる。

【００９３】（ｄ） ／ＣＳ＝／ＲＡＳ＝／ＷＥ＝
“Ｌ”かつ／ＣＡＳ＝“Ｈ” この外部制御信号の状態の組合わせは、プリチャージコ
マンドと称し、アレイがプリチャージ状態とされる。

【００９４】（ｅ） ／ＣＳ＝／ＲＡＳ＝／ＣＡＳ＝
“Ｌ”かつ／ＷＥ＝“Ｈ” この外部制御信号の状態の組合わせはオートリフレッシ
ュコマンドと称され、オートリフレッシュが指定され、
内部でリフレッシュアドレスが生成され、この生成され
たリフレッシュアドレスに従って選択行におけるメモリ
セルのリフレッシュが内蔵されたアドレスカウンタによ
り実行される。このリフレッシュ動作時においては、あ
る所定時間経過後自動的にプリチャージ状態に復帰す
る。

【００９５】 （ｆ） ／ＣＳ＝／ＲＡＳ＝／ＣＡＳ＝／ＷＥ＝“Ｌ” この動作モードにおいては、モードレジスタにデータが
セットされる。このモードレジスタは、ＳＤＲＡＭにお
ける固有の動作モードを指定するために設けられてお
り、このモードレジスタに設定されたデータに従って所
望の動作が実行される。このようなモードレジスタの用
途としては、たとえば連続アクセスされるデータビット
数を示すラップ長を設定することなどがある。

【００９６】（ｇ） ＤＱＭ＝“Ｌ” この動作モードにおいて信号／ＣＡＳおよび／ＷＥによ
り決定された動作モードにおいてデータの書込みまたは
読出しが実行される。すなわち、外部から与えられた書
込みデータの書込みレジスタへの格納または読出しデー
タレジスタに格納されたデータの読出しが実行される。

【００９７】（ｈ） ＤＱＭ＝“Ｈ” この動作モードにおいて、データの読出しが不活性状態
とされ、かつライトマスク動作（連続ビットデータ（ラ
ップデータ）におけるマスク動作）が指定される。書込
みデータに対するマスキングは、この信号ＤＱＭが
“Ｈ”となった次のクロック信号ＣＬＫの立上がりエッ
ジにおいて与えられたデータに対し行なわれる。

【００９８】（ｉ） ／ＣＳ＝“Ｌ”かつ／ＲＡＳ＝／
ＣＡＳ＝／ＷＥ＝“Ｈ” この状態においては、動作に変化はない。どの動作モー
ドも指定されない。ＳＤＲＡＭが選択状態にあり、先に
指定された動作を実行しているだけである。

【００９９】（ｊ） ／ＣＳ＝“Ｈ” この状態においては、ＳＤＲＡＭは非選択状態であり、
信号／ＲＡＳ、／ＣＡＳおよび／ＷＥは無視される。

【０１００】図５において符号“−”で示される信号状
態は「ドント ケア」状態および符号“Ｘ”は「任意」
状態を示す。

【０１０１】〔具体的動作シーケンス〕 〔データ読出し〕図６は、ＳＤＲＡＭのデータ読出し時
における外部信号の状態を示すタイミングチャート図で
ある。以下、図６を参照してデータ読出し動作について
簡単に説明する。

【０１０２】サイクル１において、クロック信号ＣＬＫ
の立上がりエッジにおいて、信号／ＲＡＳが“Ｌ”、信
号／ＣＡＳおよび／ＷＥがともに“Ｈ”に設定され、
“アクティブコマンド”が与えられる。このとき、行ア
ドレス信号ビットＡ０〜Ａ１０が行アドレス信号Ｘａと
して取込まれ内部アドレスが生成される。このときまた
同時に、バンクアドレス信号ＢＡも取込まれ、バンク指
定信号Ｂ１またはＢ２が発生される。以下の説明におい
て、バンクアドレス信号ＢＡが“０”のときに、バンク
＃１が指定され、バンクアドレス信号ＢＡが“１”のと
き、バンク＃２が指定されるものとする。

【０１０３】バンク＃１において、行デコーダ動作およ
びアレイの活性化が実行される。クロックサイクル３に
おいて、クロック信号ＣＬＫの立上がりエッジで信号／
ＲＳＡおよび／ＷＥが“Ｈ”に設定され、信号／ＣＳが
“Ｌ”に設定され、“リードコマンド”が与えられる。
データ読出しが指定されるとともに、このサイクル３の
クロック信号ＣＬＫの立上がりエッジでアドレス信号ビ
ットＡ０〜Ａ１０が列アドレス信号Ｙｂとして取込まれ
る。このときまたバンクアドレスＢＡが与えられる。バ
ンクアドレスＢＡはバンク＃１を示す“０”である。内
部では、バンク＃１に対し、行アドレス信号Ｘａおよび
列アドレス信号Ｙｂに従って行および列の選択動作が実
行され、選択されたメモリセルのデータが読出しデータ
レジスタ（リード用レジスタ）へ格納される。サイクル
７においてデータが読出される。この場合、信号ＤＱＭ
は予め“Ｌ”に設定される。この“Ｌ”の信号ＤＱＭに
より装置外部へのデータ読出しが可能となる。

【０１０４】サイクル７からサイクル１４にわたって、
読出し用レジスタに格納された８個のデータが順次クロ
ック信号ＣＬＫの立上がりエッジに同期して読出され
る。連続８ビットのデータをｂ０〜ｂ７として示す。な
お、データ入出力端子はＤＱ０〜ＤＱ７と８ビットあ
り、１つのデータｂはバイトデータである。

【０１０５】データ読出しと平行して、サイクル７にお
いてクロック信号ＣＬＫの立上がりエッジで信号／ＲＡ
Ｓおよび／ＷＥを“Ｌ”に設定し、信号／ＣＡＳを
“Ｈ”に設定する。このとき、合わせてバンクアドレス
信号ＢＡが“０”に設定される。これによりバンク＃１
のプリチャージが指定され、バンク＃１のアレイのプリ
チャージが実行される。

【０１０６】プリチャージ状態に入ったバンク＃１は、
所定のＲＡＳプリチャージ期間（２〜３クロックサイク
ル）が経過した後再び活性化することができる。

【０１０７】サイクル１１において、クロック信号ＣＬ
Ｋの立上がりエッジで、信号／ＲＡＳが“Ｌ”、信号／
ＣＡＳおよび／ＷＥがともに“Ｈ”となる。バンクアド
レス信号ＢＡは、また“０”である。バンク＃１が再び
活性化され、そのときに与えられていた行アドレス信号
Ｘｃに従って行選択動作が開始される。

【０１０８】サイクル１３におけるクロック信号ＣＬＫ
の立上がりエッジで信号／ＣＡＳが“Ｌ”、信号／ＲＡ
Ｓおよび／ＷＥがともに“Ｈ”に設定される。列アドレ
ス信号Ｙｄの取込みおよびバンクアドレス信号ＢＡの取
込みが行なわれるとともにデータ読出し動作が指定され
る。

【０１０９】バンク＃１において、行アドレスＸｃおよ
び列アドレスＹｄに従って行および列選択動作が実行さ
れ、選択されたメモリセルのデータが再び読出しデータ
レジスタへ転送される。データの装置外部への出力は、
信号／ＲＡＳが“Ｌ”に入ったメモリサイクルの開始か
ら６クロックをカウントした後に実行される。この状態
においては、信号ＤＱＭはすでに“Ｌ”となっており、
出力イネーブル状態を示している。

【０１１０】サイクル１７から、クロック信号ＣＬＫの
立上がりエッジで、アドレスＸｃおよびＹｄにより選択
された８個のデータｄ０〜ｄ７が順次クロック信号ＣＬ
Ｋの立上がりに応答して読出される。サイクル１７にお
いて同時に、信号／ＲＡＳおよび／ＷＥを“０”とし、
バンクアドレス信号ＢＡを“０”とする。これによりバ
ンク＃１は再びプリチャージ状態に入る。

【０１１１】次に、サイクル１９において、信号／ＲＡ
Ｓを“Ｌ”、信号／ＣＡＳおよび／ＷＥを“Ｈ”とし、
バンクアドレス信号ＢＡを“１”とする。このアクティ
ブコマンドに応じて、バンク＃２が選択され、そのとき
に与えられていたアドレス信号ビットＡ０〜Ａ１０が行
アドレスＸｅとして取込まれる。その後バンク＃２にお
いて行アドレスＸｅに従った行選択動作が実行される。

【０１１２】サイクル２１におけるクロック信号ＣＬＫ
の立上がりエッジで、信号／ＲＡＳおよび／ＷＥを
“Ｈ”に設定しかつ信号／ＣＡＳを“Ｌ”に設定する。
これによりバンク＃２に対するリードコマンドが与えら
れ、データ読出し動作が指定される。このときまた同時
に、列アドレスＹｆがバンクアドレス信号ＢＡとともに
取込まれる。

【０１１３】信号ＤＱＭは“Ｌ”の状態にあり、出力イ
ネーブル状態を示している。バンク＃１からデータｄ７
が読出された後、次のクロックサイクル２５のクロック
信号ＣＬＫの立上がりエッジでバンク＃２からのデータ
ｆ０が読出される。このとき、また、信号／ＲＡＳが
“Ｌ”、信号／ＷＥが“Ｌ”および信号／ＣＡＳが
“Ｈ”に設定され、バンクアドレス信号ＢＡが“１”で
あり、バンク＃２のプリチャージが指定される。データ
読出し用データレジスタからは続いてバンク＃２から読
出されるデータが出力される。このときバンク＃２にお
いてプリチャージが実行される。

【０１１４】サイクル２８において、再び信号／ＲＡＳ
を“Ｌ”、信号／ＣＡＳおよび／ＷＥを“Ｈ”に設定
し、バンクアドレス信号ＢＡを“０”と設定することに
よりバンク＃１が再び活性化される。

【０１１５】サイクル３０において、バンク＃１に対す
る列アドレスＹｈの取込みが行なわれ、サイクル３４に
おいてバンク＃１のプリチャージが実行される。

【０１１６】上述のように、信号／ＲＡＳをパルス方式
で印加することにより、動作サイクルの最初の期間のみ
制御信号／ＲＡＳ、／ＣＡＳおよび／ＷＥを所定の状態
に組合わせることにより動作モードが指定されるため、
容易にバンクの切換えを行なうことができる。またバン
ク＃１の活性化時にバンク＃２のプリチャージを行なう
ことができる。したがって、ＲＡＳプリチャージ時間を
考慮する時間がなく、連続して交互にバンク＃１および
バンク＃２からデータを読出すことができ、高速でデー
タを読出すことが可能となる。 〔データ書込み〕図７は、ＳＤＲＡＭデータ書込み動作
シーケンスの一例を示すタイミングチャート図である。
書込み動作を指定するフライトコマンドはクロック信号
ＣＬＫの立上がりエッジで、信号／ＲＡＳを“Ｈ”、信
号／ＣＡＳおよび／ＷＥをともに“Ｌ”と設定すること
により得られる。図７に示す動作シーケンスにおいて、
まずバンク＃１に対するデータ書込み動作が指定され
る。

【０１１７】このライトコマンドを与えたとき、信号／
ＣＡＳおよび／ＷＥの“Ｌ”への設定と同時に書込みレ
ジスタへのデータの書込みすなわち内部データの取込み
が実行される。すなわち、データ書込み時においては、
入力バッファへのデータの取込みを書込み指示と同時に
実行する。このとき、まだ書込みレジスタの状態は完全
にリセットされていなくてもよい。次のクロックサイク
ルまでにレジスタの状態が確定し、データｂ０の書込み
が行なえればよい。

【０１１８】信号ＤＱＭを“Ｈ”に設定すると、次のク
ロックサイクルで与えられる書込みデータに対しマスク
がかけられる。この図７に示すデータ書込み時の動作シ
ーケンスは、上述の点を除いて図６に示すデータ読出し
動作と同様であり、その詳細説明は示さない。バンクア
ドレス信号ＢＡに従ってバンクが選択され、選択された
バンクに対するデータの書込み（ライト用レジスタを介
してのメモリセルへの書込み）が実行される。

【０１１９】〔リフレッシュ動作〕図８はリフレッシュ
動作時の外部制御信号および内部制御信号の状態を示す
図である。以下、簡単にリフレッシュ動作について説明
する。

【０１２０】リフレッシュコマンドは、外部クロック信
号ｅｘｔ．／ＣＬＫの立上がりエッジで、外部制御信号
ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳを“Ｌ”に設定
し、外部制御信号ｅｘｔ．／ＷＥを“Ｈ”に設定するこ
とにより与えられる。信号／ＣＳは活性状態の“Ｌ”と
されるが、ＳＤＲＡＭの動作時信号／ＣＳは常に“Ｌ”
に設定されるため、特に明示しない。これに応答して、
ＳＤＲＡＭ内部では、自動的に内部ＲＡＳ信号が発生さ
れ、一方のバンクに対するリフレッシュ動作が実行され
る。図８において、バンク＃１に対する内部ＲＡＳ信号
ｉｎｔ／ＲＡＳＡが発生された状態を示す。このリフレ
ッシュ動作時においては、一定時間経過後に自動的に内
部でリフレッシュ動作の完了が指定され、アレイプリチ
ャージ状態に復帰する。

【０１２１】時刻Ｔ１におけるリフレッシュコマンドの
後、続いて、時刻Ｔ２においてリフレッシュコマンドを
与えると再びＳＤＲＡＭにおいてリフレッシュが実行さ
れる。このときには、先に実行されたバンクと異なるバ
ンクに対するリフレッシュが実行される。すなわち、バ
ンク＃２に対するリフレッシュが実行される。バンクア
ドレスは内蔵のアドレスカウンタから発生される。以
降、順次、リフレッシュコマンドを与えるごとにＳＤＲ
ＡＭ内部では、バンクを切換えてリフレッシュが実行さ
れる。以降このリフレッシュモードをオートリフレッシ
ュとして説明する。

【０１２２】図９は、ＳＤＲＡＭのリフレッシュ動作に
関連する部分の構成を示す図である。図９において、Ｓ
ＤＲＡＭは、外部制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．
／ＣＡＳ、およびｅｘｔ．／ＷＥのクロック信号ＣＬＫ
の立上がりエッジでの状態を判定し、オートリフレッシ
ュが指定されたか否かを検出するオートリフレッシュ検
出回路１０２と、リフレッシュアドレスを発生するアド
レスカウンタ１０４と、アドレスカウンタ１０４から発
生されるバンクアドレスＲＢＡとオートリフレッシュ検
出回路１０２から発生されるオートリフレッシュ検出信
号ＡＲとに応答してオートリフレッシュモード指定時に
指定されたバンクに対する内部ＲＡＳ信号ｉｎｔ．ＲＡ
ＳＡおよびｉｎｔ．ＲＡＳＢをそれぞれ発生する活性制
御回路１０６ａおよび１０６ｂと、活性制御回路１０６
ａおよび１０６ｂからの内部ＲＡＳ信号ｉｎｔ．ＲＡＳ
Ａおよびｉｎｔ．ＲＡＳＢに応答して対応のメモリアレ
イの行選択に関連する回路部分を駆動する行選択駆動回
路１０８ａおよび１０８ｂを含む。

【０１２３】このオートリフレッシュ検出回路１０２
は、図１に示す構成において第１の制御信号発生回路２
０に含まれ、活性制御回路１０６ａおよび１０６ｂなら
びに行選択駆動回路１０８ａおよび１０８ｂは第２の制
御信号発生回路２２に含まれる。

【０１２４】アクティブコマンド入力時においてメモリ
アレイを活性化するための制御回路は図９には示してい
ないがまた別に設けられている。このアクティブコマン
ド入力時において動作する制御回路は同様内部ＲＡＳ信
号を発生する。したがって、アクティブコマンド入力時
に発生される内部ＲＡＳ信号とこの図９に示す活性制御
回路１０６ａおよび１０６ｂからの内部ＲＡＳ信号ｉｎ
ｔ．ＲＡＳＡおよびｉｎｔ．ＲＡＳＢとのＯＲをとった
結果の出力が行選択駆動回路１０８ａおよび１０８ｂへ
与えられる。

【０１２５】図９を参照して、ＳＤＲＡＭはさらに、オ
ートリフレッシュ検出信号ＡＲに従って、アドレスカウ
ンタ１０４からのリフレッシュアドレス（リフレッシュ
されるべきメモリセルの行を示すアドレス）と外部から
のアドレス信号の一方を選択的に通過させるマルチプレ
クサ１０９と、このマルチプレクサ１０９から与えられ
たアドレス信号をクロック信号ＣＬＫに応答して取込む
アドレスバッファ１１０と、アドレスバッファ１１０か
らの内部行アドレス信号をデコードするロウデコーダ１
１２ａおよび１１２ｂを含む。

【０１２６】ロウデコーダ１１２ａおよび１１２ｂはそ
れぞれ行選択駆動回路１０８ａおよび１０８ｂからの制
御信号によりその動作が制御される。ロウデコーダ１１
２ａはバンク＃１のメモリアレイ内のメモリセルの１行
を選択し、ロウデコーダ１１２ｂはバンク＃２のメモリ
アレイの１行を選択する。

【０１２７】図２に示すように、実際の構成において
は、２つのメモリマットにおいて２本ずつ合計４本のワ
ード線が選択状態とされる。このとき、リフレッシュさ
れるべきワード線を活性状態とするタイミングは任意で
ある。メモリアレイブロック毎にワード線選択（電位の
立上げ）タイミングがずらされるように構成されてもよ
い。ここでは、説明を簡略化するために、ロウデコーダ
１１２ａおよび１１２ｂの出力に従って、バンク＃１お
よびバンク＃２内において１行のメモリセルが選択状態
とされるように示される。

【０１２８】また、図９に示す構成においては行選択駆
動回路１０８ａおよび１０８ｂはロウデコーダ１１２ａ
および１１２ｂをそれぞれ駆動するように示されてい
る。行選択駆動回路１０８ａおよび１０８ｂは、ワード
線駆動信号を発生してロウデコーダ１１２ａおよび１１
２ｂを介して選択ワード線上へその発生したワード線駆
動信号を伝達する機能およびメモリアレイ内のセンスア
ンプを活性化するためのセンスアンプ活性化信号をも合
わせて発生する。

【０１２９】また図９に示す構成においては、マルチプ
レクサ１０９はアドレスバッファ１１０の前段に設けら
れている。このマルチプレクサ１０９はアドレスバッフ
ァ１１０の出力側に設けられていてもよい。

【０１３０】ＳＤＲＡＭはさらに、オートリフレッシュ
検出信号ＡＲに応答して列選択動作を制御する列選択駆
動回路１１４ａおよび１１４ｂと、列選択駆動回路１１
４ａおよび１１４ｂから発生される列選択イネーブル信
号／ＣＥに応答して活性化され、図示しない経路から与
えられる列アドレス信号をデコードして列選択信号を発
生するコラムデコーダ１１６ａおよび１１６ｂを含む。

【０１３１】列選択駆動回路１１４ａおよび１１４ｂ
は、オートリフレッシュ検出信号ＡＲが活性状態にあ
り、オートリフレッシュ動作が指定された場合には、コ
ラムデコーダ１１６ａおよび１１６ｂの動作を禁止す
る。これによりオートリフレッシュ時において列選択動
作に関連する回路が消費する電力を低減する。この列選
択駆動回路１１４ａおよび１１４ｂは図１に示す第２の
制御信号発生回路２２に含まれる。次に動作について簡
単に説明する。

【０１３２】オートリフレッシュコマンドが与えられる
と、オートリフレッシュ検出回路１０２はオートリフレ
ッシュモード検出信号ＡＲを“Ｈ”の活性状態とする。
このときまたオートリフレッシュ検出回路１０２はアド
レスカウンタ１０４のカウント値を１カウントアップす
る。活性制御回路１０６ａおよび１０６ｂは、このアド
レスカウンタ１０４からのバンクアドレスＲＢＡとオー
トリフレッシュモード検出信号ＡＲに応答して内部ＲＡ
Ｓ信号ｉｎｔ．ＲＡＳ（内部ＲＡＳ信号ｉｎｔ．ＲＡＳ
Ａおよびｉｎｔ．ＲＡＳＢを総称する）を発生する。

【０１３３】アドレスカウンタ１０４からのバンクアド
レスがバンク＃１を指定している場合には、活性制御回
路１０６ａから内部ＲＡＳ信号ｉｎｔ．ＲＡＳＡが発生
される。バンクアドレスカウンタ１０４からのバンクア
ドレスがバンク＃２を示す場合には、活性制御回路１０
６ｂが活性状態とされ、このオートリフレッシュ検出信
号ＡＲに応答して内部ＲＡＳ信号ｉｎｔ．ＲＡＳＢが発
生される。

【０１３４】活性制御回路１０６ａまたは１０６ｂから
の内部ＲＡＳ信号に応答して対応の行選択駆動回路１０
８ａまたは１０８ｂが活性状態とされ、選択されたバン
クに対する行選択動作（ワード線選択およびセンスアン
プ駆動）を実行する。

【０１３５】一方において、マルチプレクサ１０９は、
オートリフレッシュ検出信号ＡＲに応答してアドレスカ
ウンタ１０４から与えられたリフレッシュアドレスを選
択してアドレスバッファ１１０へ与える。アドレスバッ
ファ１１０はこのアドレスカウンタ１０４からのリフレ
ッシュアドレスに従って内部アドレスを発生してロウデ
コーダ１１２ａおよび１１２ｂへ与える。ロウデコーダ
１１２ａおよび１１２ｂの一方が活性化され（行選択駆
動回路１０８ａおよび１０８ｂの出力による）、指定さ
れたバンクにおいて対応の１行のメモリセルが選択され
て選択された行に接続されるメモリセルのリフレッシュ
が実行される。

【０１３６】このとき、列選択駆動回路１１４ａおよび
１１４ｂがオートリフレッシュモード検出信号ＡＲに応
答して列選択イネーブル信号／ＣＥを不活性状態の
“Ｈ”に設定する。これによりコラムデータ１１６ａお
よび１１６ｂのデコード動作が禁止され、列選択動作は
行なわれない。

【０１３７】オートリフレッシュコマンドが与えられて
から所定時間が経過すると、オートリフレッシュ検出信
号ＡＲが不活性状態となり、内部ＲＡＳ信号ｉｎｔ．Ｒ
ＡＳも不活性状態となり、指定されたバンクにおける行
選択動作が不活性状態とされ、選択されていたワード線
が非選択状態となるとともにまたセンスアンプも非動作
状態とされる。

【０１３８】次いでオートリフレッシュコマンドが与え
られると、同様の動作が実行される。このときアドレス
カウンタ１０４のカウント値が１増分される。このとき
バンクアドレスＲＢＡはアドレスカウンタ１０４の最下
位ビットで表される。したがってバンクが切替わり、先
にリフレッシュが行なわれたバンクと異なるバンクに対
するリフレッシュが実行される。これにより図８に示す
オートリフレッシュ動作が実現される。

【０１３９】オートリフレッシュコマンドが与えられた
とき、内部で自動的にリフレッシュが実行され、かつ自
動的にそのリフレッシュが完了しプリチャージ状態に復
帰する。アドレスカウンタ１０４の機能をチェックする
ためには、このアドレスカウンタ１０４を駆動してメモ
リセルへテストデータを書込みかつ読出す必要がある。
データ読出しはノーマルモードで行なわれてもよい。オ
ートリフレッシュ動作時において、アレイ活性化期間が
内部で所定の時間に設定されている場合、外部からテス
トデータを選択状態のメモリセルへ書込めないことが生
じることが考えられる（データ書込はライトレジスタを
介して行なわれる）。また、オートリフレッシュ動作時
に低消費電力のために列選択動作を禁止すれば、テスト
データの書込みおよび読出しを行なうことができない。
以下、このアドレスカウンタ１０４のテストを確実に行
なうための構成について説明する。

【０１４０】まず、リフレッシュアドレスカウンタが正
常に動作しているか否かをテストするためのカウンタチ
ェックモードについて説明する。このカウンタチェック
モードでは、以下の動作が実行される。

【０１４１】（ａ） オートリフレッシュコマンドを与
え、リフレッシュアドレスカウンタからのリフレッシュ
アドレスにより対応の行を選択する。

【０１４２】（ｂ） ライトコマンドを与え、列選択を
行ない、選択されたメモリセルに対しテストデータを書
込む。

【０１４３】（ｃ） 上述の動作をリフレッシュアドレ
スカウンタのカウント値がすべて発生されるまで繰返
す。たとえば、リフレッシュアドレスカウンタが１０ビ
ットカウンタであれば、２¹⁰＝１０２４回上述の動作が
繰返される。列アドレスとしては、通常、同一の列を指
定するように同じ列アドレスが与えられる。

【０１４４】（ｃ） ノーマルモードでリードコマンド
を繰返し与え、行および列の選択を行ないメモリセルに
書込まれていたテストデータを順次読出す。このとき、
テストデータ書込み時に与えられた列アドレスと同じ列
アドレスが用いられる。

【０１４５】（ｄ） 読出されたテストデータと書込ん
だテストデータとの一致／不一致を見る。すべての読出
しデータが書込んだテストデータと一致していれば、リ
フレッシュアドレスカウンタは正常であると判断され
る。

【０１４６】ステップ（ｃ）において、ノーマルモード
ではなく、オートリフレッシュコマンドを与えリフレッ
シュアドレスカウンタから発生されるリフレッシュアド
レスにより行選択が行なわれ、次いでリードコマンドに
より列選択が行なわれてデータの読出しが行なわれても
よい。

【０１４７】上述の動作ステップ（ａ）ないし（ｄ）か
らも明らかなように、カウンタチェックモード時におい
ては列選択動作を実行する必要がある。低消費電力のた
めにオートリフレッシュ時には列選択動作を禁止するＳ
ＤＲＡＭにおいては、このカウンタチェックモード時に
列選択回路を動作可能にする必要がある。

【０１４８】また、ＳＤＲＡＭにおいては、テストデー
タはライト用レジスタに格納された後選択されたメモリ
セルへ伝達される。オートリフレッシュ動作時において
は、内部でそのアレイ活性化期間は自動的に決定されて
いる。したがって、カウンタチェックモード時において
はテストデータや書込み時の動作マージンを十分大きく
してテストデータを確実にメモリセルへ書込む必要があ
る。

【０１４９】さらに、オートリフレッシュ時において
は、リフレッシュアドレスカウンタはバンク＃１および
バンク＃２を交互に選択するようにリフレッシュアドレ
スを発生する。すなわち、リフレッシュアドレスは、バ
ンク内におけるメモリセルの行を指定するリフレッシュ
行アドレスとリフレッシュされるバンクを指定するリフ
レッシュバンクアドレスを含む。カウンタチェックモー
ド時にライトコマンドを与えるときには、バンクアドレ
スをも合わせて与える必要がある。したがって、カウン
タチェックモード時には外部でリフレッシュアドレスカ
ウンタが発生するリフレッシュバンクアドレスを知るこ
とが必要となる。

【０１５０】以下、上述の目的を達成するための構成、
すなわち（１）列選択カウンタチェック時においては、
オートリフレッシュコマンドが与えられても内部で自動
的にリフレッシュが所定期間経過後完了しないすなわち
メモリアレイがプリチャージ状態に復帰しないようにす
る、（２）カウンタチェックモード時においてオートリ
フレッシュコマンドが与えられても列選択系回路を動作
可能状態とする、および（３）カウンタチェックモード
時においてオートリフレッシュコマンドが与えられたと
きいずれのバンクがリフレッシュされているかを外部で
知ることができるようにするための構成について順に説
明する。

【０１５１】Ａ：自動的プリチャージの禁止 図１０は、カウンタチェックモード時にオートリフレッ
シュコマンドが与えられても内部でプリチャージが自動
的に行なわれるのを禁止するための原理的構成を示す図
である。図１０において、リフレッシュ実行部１５０
は、オートリフレッシュ検出回路１０２からのオートリ
フレッシュ検出信号ＡＲとアドレスカウンタ１０４から
のリフレッシュアドレスとに従ってメモリアレイ１５２
のメモリセルのリフレッシュを実行する。このリフレッ
シュ実行部１５０は図９に示す活性制御回路１０６ａお
よび１０６ｂと、行選択駆動回路１０８ａおよび１０８
ｂと、ロウデコーダ１１２ａおよび１１２ｂとマルチプ
レクサ１０９とアドレスバッファ１１０とを含む。メモ
リアレイ１５２はしたがって、バンク＃１およびバンク
＃２両者のメモリアレイを含む。

【０１５２】不活性化回路１５４は、オートリフレッシ
ュ検出回路１０２からのオートリフレッシュ検出信号Ａ
Ｒに応答して所定時間経過後ＯＲゲート１６２を介して
リフレッシュ実行部１５０を不活性状態とする。これに
よりメモリアレイ１５２はプリチャージ状態に復帰し、
リフレッシュ動作が完了する。

【０１５３】カウンタチェックモード検出回路１５６
は、外部から与えられるカウンタチェックモード指示に
応答してカウンタチェックモード検出信号ＣＣＨを発生
して不活性化回路１５４へ与える。不活性化回路１５４
は、このカウンタチェックモード検出信号ＣＣＨが与え
られると動作禁止状態とされる。すなわちカウンタチェ
ックモード検出信号ＣＣＨが活性状態のとき、リフレッ
シュ実行部１５０が自動的に不活性状態となるのが禁止
される。

【０１５４】プリチャージ検出回路１５８はプリチャー
ジコマンドが与えられるとプリチャージ検出信号φＰを
発生する。不活性化回路１６０はこのプリチャージ検出
信号φＰに応答して所定期間活性状態となるプリチャー
ジ指示信号ＰＲＥを発生する。このプリチャージ指示信
号ＰＲＥはＯＲゲート１６２を介してリフレッシュ実行
部１５０へ与えられ、リフレッシュ実行部１５０を不活
性状態とする。すなわち、カウンタチェックモード指示
が与えられているときには、オートリフレッシュコマン
ドに従ってリフレッシュ実行部１５０がリフレッシュを
実行しているとき、このリフレッシュの終了は不活性化
回路１６０からのプリチャージ指示信号ＰＲＥに従って
行なわれる。プリチャージコマンドは外部から与えられ
るコマンドであり、したがって外部でオートリフレッシ
ュ動作完了を指定することができ、オートリフレッシュ
でのテストデータ書込み時において十分な動作マージン
をもって選択メモリセルへテストデータを書込むことが
できる。

【０１５５】図１０に示すカウンタチェックモード検出
回路１５６、プリチャージ検出回路１５８、不活性化回
路１５４、不活性化回路１６０およびＯＲゲート１６２
は図１に示す第１の制御信号発生回路２０に含まれる。
次に各部の具体的構成について説明する。

【０１５６】図１１は、図１０に示すオートリフレッシ
ュ検出回路の具体的構成を示す図である。図１１におい
て、オートリフレッシュ検出回路１０２は、外部制御信
号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳおよびｅｘｔ．
／ＷＥと外部クロック信号ＣＬＫとを受け、オートリフ
レッシュコマンドが与えられたことを検出するための状
態デコーダ１８０と、状態デコーダ１８０からのオート
リフレッシュコマンド検出に応答してセットされてオー
トリフレッシュ検出信号ＡＲを発生するセット／リセッ
トフリップフロップ１８１と、オートリフレッシュ検出
信号ＡＲを所定期間遅延させる遅延回路１８２と、遅延
回路１８２の出力とカウンタチェックモード指示ＣＣＨ
とを受けるゲート回路１８３を含む。状態デコーダ１８
０の出力φＲＦＵはリフレッシュアドレスのカウントア
ップ信号として用いられる。

【０１５７】ゲート回路１８３は、カウンタチェックモ
ード検出信号ＣＣＨが活性状態の“Ｈ”となったときそ
の出力を“Ｌ”に固定し、遅延回路１８２の出力が伝達
されるのを禁止する。カウンタチェックモード検出信号
ＣＣＨが不活性状態の“Ｌ”となったときにはゲート回
路１８３はバッファとして機能し、遅延回路１８２の出
力を伝達する。

【０１５８】オートリフレッシュ検出回路１０２は、さ
らに、カウンタチェックモード検出信号ＣＣＨと状態デ
コーダ１８４からのプリチャージ指示（検出）信号ＰＲ
Ｅ（またはφＰ）を受けるゲート回路１８５と、ゲート
回路１８５の出力とゲート回路１８３との出力を受ける
ゲート回路１８６を含む。ゲート回路１８６の出力はセ
ット／リセットフリップフロップ１８１のリセット入力
Ｒへ与えられる。

【０１５９】状態デコーダ１８４は、クロック信号ＣＬ
Ｋに応答して能動化され、そのときの外部制御信号ｅｘ
ｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳおよびｅｘｔ．／ＷＥ
の状態の組合わせに応じた信号を発生する。これらの外
部制御信号の状態の組合わせがプリチャージコマンドで
ある場合、状態デコーダ１８４はプリチャージ指示信号
ＰＲＥ（またはプリチャージ検出信号φＰ）を発生す
る。なお、図１１に示す構成においては、状態デコーダ
１８０および１８４はそれぞれ外部信号を直接受ける論
理ゲートのように示される。

【０１６０】これは、ＲＡＳバッファ、ＣＡＳバッファ
およびＷＥバッファがそれぞれ外部クロック信号ＣＬＫ
に応答して各対応の外部制御信号を取込み、この取込ま
れた内部信号の状態に従って規定された動作モードを判
断し、該判断結果を示す信号がクロック信号ＣＬＫの立
上がりエッジでラッチされる構成が利用されてもよい。
図１１に示す状態デコーダ１８０および１８４の構成は
単にその機能的動作を示すために例示的にのみ示されて
いる。また、信号ＩＣＳが“Ｌ”のとき状態デコーダ１
８０および１８４は活性化される。次に動作について簡
単に説明する。

【０１６１】（ａ） ノーマルモード 通常のデータの読出しおよび書込みを行なうノーマルモ
ード時においては、状態デコーダ１８０の出力は“Ｌ”
である。カウンタチェックモード検出信号ＣＣＨもまた
“Ｌ”である。セット／リセットフリップフロップ１８
１の出力ＡＲは変化せず、リセット状態の“Ｌ”を維持
する。

【０１６２】状態デコーダ１８４がプリチャージコマン
ドに応答してプリチャージ検出信号ＰＲＥ（またはφ
Ｐ）を発生しても、ゲート回路１８５の出力は“Ｌ”で
ある（信号ＣＣＨは“Ｌ”であり、ゲート回路１８５は
両入力がともに“Ｈ”のときのみ“Ｈ”の信号を出力す
る）。したがって、セット／リセットフリップフロップ
１８１の出力ＡＲはノーマルモード時には何ら変化せず
“Ｌ”を維持する。

【０１６３】（ｂ） オートリフレッシュモード（カウ
ンタチェックなし） カウンタチェックを行なわない場合、カウンタチェック
モード検出信号ＣＣＨは不活性状態の“Ｌ”である。こ
れによりゲート回路１８３はバッファとして機能し、ま
たゲート回路１８５の出力は“Ｌ”に固定される。オー
トリフレッシュコマンドが与えられると、状態デコーダ
１８０の出力が“Ｈ”に立上がり、セット／リセットフ
リップフロップ１８１の出力ＡＲがセット状態の“Ｈ”
に立上がる。この信号ＡＲに従って内部でリフレッシュ
が実行される。所定時間が経過すると、遅延回路１８２
の出力が“Ｈ”に立上がり、応じてゲート回路１８３の
出力が“Ｈ”に立上がる。これにより、セット／リセッ
トフリップフロップ１８１はゲート回路１８６を介して
リセットされ、信号ＡＲがリセット状態の“Ｌ”に立下
がる。

【０１６４】状態デコーダ１８４が出力するプリチャー
ジ検出信号ＰＲＥはゲート回路１８５によりすべて無視
されており、したがって内部で自動的にリフレッシュ動
作が完了し、メモリアレイはプリチャージ状態に復帰す
る。状態デコーダ１８０の出力するオートリフレッシュ
検出信号φＲＦＵはアドレスカウンタへ与えられ、アド
レスカウンタはこの信号φＲＦＵに従ってそのカウント
値を１増分する。

【０１６５】（ｃ） カウンタチェックモード時のオー
トリフレッシュ この状態では、カウンタチェックモード検出信号ＣＣＨ
が“Ｈ”に設定される。ゲート回路１８３の出力は
“Ｌ”に固定され、遅延回路１８２の出力は無視され
る。この状態において、オートリフレッシュコマンドが
与えられると、セット／リセットフリップフロップ１８
１の出力が状態デコーダ１８０によりセット状態とさ
れ、信号ＡＲが“Ｈ”に立上がる。所定時間が経過して
遅延回路１８２の出力が“Ｈ”に立上がっても、この遅
延回路１８２の出力はゲート回路１８３により無視され
ている。

【０１６６】状態デコーダ１８４がプリチャージコマン
ドに応答してプリチャージ検出信号ＰＲＥ（またはφ
Ｐ）を“Ｈ”に立上げる。これに応答して、ゲート回路
１８５の出力が“Ｈ”に立上がり、セット／リセットフ
リップフロップ１８１は、ゲート回路１８６を介してリ
セットされ、その出力ＡＲが“Ｌ”に立下がる。これに
よりリフレッシュ動作が完了し、アレイはプリチャージ
状態に復帰する。

【０１６７】図１２は、カウンタチェックモード検出信
号ＣＣＨを発生するための構成を示す図である。図１２
（ａ）に示すように、カウンタチェックモード検出信号
ＣＣＨは外部ピン端子１９０を介して外部から直接与え
られてもよい。このピン端子１９０としては、未使用の
ピン端子が専用に用いられてもよく、また特定のピン端
子の電圧を通常用いられる電圧レベル以上の高電圧レベ
ルに設定することにより発生される構成が利用されても
よい。

【０１６８】またこれに代えて、図１２（ｂ）に示すよ
うに、外部制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡ
Ｓ、ｅｘｔ．／ＷＥと所定のアドレスビットＡｉの組合
わせにより状態デコーダ１９１からカウンタチェックモ
ード検出信号ＣＣＨが発生される構成が利用されてもよ
い。状態デコーダ１９１の構成としては、図１１に示す
状態デコーダ１８０および１８４と同様の構成を利用す
ることができる。

【０１６９】図１３は、図１０に示すリフレッシュ実行
部およびゲート回路１６２の要部の構成を示す図であ
る。図１３において、アレイ活性／不活性制御部は、プ
リチャージ検出信号ＰＲＥ、セルフプリチャージ指示信
号ＳＰＲＥおよびカウンタチェックモード検出信号／Ｃ
ＣＨに応答してリセット信号／ＲＥＳＥＴを発生するア
レイ不活性制御部２００と、アレイ不活性制御部２００
からのリセット信号／ＲＥＳＥＴとアレイ活性化時に発
生されるセット信号／ＳＥＴとバンクアドレスＢＡとに
応答して選択されたバンクを活性状態とするための内部
ＲＡＳ信号ｉｎｔ．ＲＡＳを発生するアレイ活性制御部
２１０を含む。

【０１７０】セルフプリチャージ指示信号ＳＰＲＥはオ
ートリフレッシュコマンドが与えられたとき、予め定め
られた時間経過後に発生する（活性状態となる）。これ
は、図１１に示す遅延回路の１８２の出力であってもよ
い。セット信号／ＳＥＴはオートリフレッシュコマンド
またはアクティブコマンドに応答して発生される。信号
／ＳＥＴおよび／ＲＥＳＥＴは活性状態は“Ｌ”であ
る。また、アレイ不活性制御部２００へ与えられるカウ
ンタチェックモード検出信号／ＣＣＨの活性状態は
“Ｌ”である。

【０１７１】アレイ不活性化制御部２００は、プリチャ
ージ指示信号ＰＲＥを受けるインバータ回路２０２と、
セルフプリチャージ指示信号ＳＰＲＥとカウンタチェッ
クモード検出信号／ＣＣＨを受ける２入力ＮＡＮＤ回路
２０４と、ＮＡＮＤ回路２０４の出力とインバータ回路
２０２の出力を受ける２入力ＮＡＮＤ回路２０６と、Ｎ
ＡＮＤ回路２０６の出力を受けるインバータ回路２０８
を含む。インバータ回路２０８からリセット信号／ＲＥ
ＳＥＴが発生される。

【０１７２】アレイ活性化制御部２１０は、ＮＡＮＤ回
路２１２および２１４により構成されるＮＡＮＤ型フリ
ップフロップと、このＮＡＮＤ回路２１２から出力され
る内部活性化信号ＡＣＴとバンクアドレスＢＡとを受け
るゲート回路２１６を含む。ＮＡＮＤ回路２１２はその
一方入力にセット信号／ＳＥＴを受け、その他方入力に
ＮＡＮＤ回路２１４の出力を受ける。ＮＡＮＤ回路２１
４はその一方入力にリセット信号／ＲＥＳＥＴを受け、
その他方入力にＮＡＮＤ回路２１２の出力を受ける。

【０１７３】ゲート回路２１６はバンクアドレス信号Ｂ
Ａに従って能動化され、ＮＡＮＤ回路２１２の出力に応
答して内部ＲＡＳ信号ｉｎｔ．ＲＡＳを発生する。ゲー
ト回路２１６の構成は、したがって対応のバンクに割当
てられたバンクアドレスの値により変化する。すなわ
ち、バンク＃１の場合には、ゲート回路２１６はバンク
アドレスＢＡが“０”すなわち“Ｌ”のときに能動化さ
れる。バンク＃２に対しては、ゲート回路２１６はバン
クアドレスＢＡが“１”すなわち“Ｈ”のときに能動化
される。

【０１７４】この図１３に示す構成は図９に示す活性制
御回路１０６ａおよび１０６ｂに対応する。図１０に示
す構成に対応づければ、アレイ活性化制御部２１０はリ
フレッシュ実行部１５０に含まれ、ゲート回路２０４が
不活性化回路１５４に含まれ、インバータ回路２０２、
ゲート回路２０６およびインバータ回路２０８はゲート
回路１６２に対応する。次に各信号の発生系について説
明する。

【０１７５】図１４はセット信号を発生するための回路
構成を示す図である。図１４において、状態デコーダ２
２０は、外部制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／Ｃ
ＡＳ、およびｅｘｔ．／ＷＥと外部クロック信号ＣＬＫ
に従って、アクティブコマンドが与えられたか否かを検
出する。状態デコーダ２２０は、信号／ＣＳ（図示せ
ず）が“Ｌ”にあり、かつこの外部制御信号のクロック
信号ＣＬＫの立上がりエッジでの状態の組合わせがアク
ティブコマンドを示しているときには、アクティブコマ
ンド検出信号φＡを発生する。

【０１７６】ワンショットパルス発生回路２２２は、こ
のアクティブコマンド検出信号φＡまたはオートリフレ
ッシュモード検出信号ＡＲのいずれかが発生されたとき
にワンショットのパルスを発生する。図１５は、セルフ
プリチャージ指示信号ＳＰＲＥを発生するための回路構
成を示す図である。図１５において、セルフプリチャー
ジ指示信号発生系は、内部活性化信号ＡＣＴを所定時間
遅延させる遅延回路２２４と、オートリフレッシュモー
ド検出信号ＡＲが活性状態のときこの遅延回路２２４の
出力を通過させるゲート回路２２６と、ゲート回路２２
６の出力に応答してワンショットのパルスを発生するワ
ンショットパルス発生回路２２８を含む。

【０１７７】ワンショットパルス発生回路２２８からセ
ルフプリチャージ指示信号ＳＰＲＥが発生される。この
遅延回路２２４が与える遅延時間はオートリフレッシュ
動作時におけるアレイの活性化持続時間を規定する。次
に、図１３に示す回路の動作をその動作波形図である図
１６ないし図１８を参照して説明する。

【０１７８】（ｉ） オートリフレッシュ動作時 図１６はカウンタチェックモードを伴わないオートリフ
レッシュ時の図１３に示す回路の動作を示す信号波形図
である。オートリフレッシュコマンドが与えられると、
オートリフレッシュモード検出信号ＡＲが“Ｈ”に立上
がる。カウンタチェックモード検出信号／ＣＣＨは不活
性状態の“Ｈ”にある。オートリフレッシュモード検出
信号ＡＲの立上がりに応答してセット信号／ＳＥＴがワ
ンショットパルスの形で所定期間“Ｌ”に立下がる。こ
れにより、ＮＡＮＤ回路２１２から出力される内部活性
化信号ＡＣＴが“Ｈ”となる。この内部活性化信号ＡＣ
Ｔに従って、内部ＲＡＳ信号ｉｎｔ．ＲＡＳが発生さ
れ、選択されたバンクにおけるリフレッシュが実行され
る。

【０１７９】ある時間が経過すると、図１５に示す遅延
回路２２４の出力が立上がり、ワンショットパルス発生
回路２２８（図１５参照）からセルフプリチャージ指示
信号ＳＰＲＥが発生される。このセルフプリチャージ指
示信号ＳＰＲＥに応答して、ＮＡＮＤ回路２０４（図１
３）の出力が“Ｌ”に立下がり、ＮＡＮＤ回路２０６の
出力が“Ｈ”に立上がり、インバータ回路２０８を通し
てリセット信号／ＲＥＳＥＴが“Ｌ”に立下がる。

【０１８０】このリセット信号／ＲＥＳＥＴの立下がり
に応答して、ＮＡＮＤ回路２１４の出力が“Ｈ”とな
り、応じてＮＡＮＤ回路２１２からの内部活性化信号Ａ
ＣＴが“Ｌ”となる（セット信号／ＳＥＴは“Ｈ”にあ
る）。これにより、内部ＲＡＳ信号ｉｎｔ．ＲＡＳが
“Ｌ”となり、リフレッシュ動作が完了する。

【０１８１】（ｂ）カウンタチェックモード時のオート
リフレッシュ動作：次に図１７を参照して、カウンタチ
ェックモード時におけるオートリフレッシュ時の動作に
ついて説明する。この動作モードでは、カウンタチェッ
クモード検出信号／ＣＣＨは活性状態の“Ｌ”に設定さ
れる。これより、図１３に示すＮＡＮＤ回路２０４の出
力は“Ｈ”に固定され、セルフプリチャージ指示信号Ｓ
ＰＲＥは無視される。

【０１８２】オートリフレッシュコマンドが与えられる
と、オートリフレッシュモード検出信号ＡＲが立上が
り、応じてセット信号／ＳＥＴがワンショットパルスの
形態で発生される。このセット信号／ＳＥＴに応答して
内部活性化信号ＡＣＴが活性状態の“Ｈ”となる。所定
時間経過後にセルフプリチャージ信号ＳＰＲＥが発生さ
れても、ＮＡＮＤ回路２０４の出力は“Ｈ”に固定され
ており、リセット信号／ＲＥＳＥＴは“Ｈ”状態を維持
する。

【０１８３】プリチャージコマンド信号を与えると、プ
リチャージ指示信号ＰＲＥがワンショットのパルスの形
態で発生される。これにより、インバータ回路２０２の
出力が“Ｌ”に立下がり、ＮＡＮＤ回路２０６の出力が
“Ｈ”となり、インバータ回路２０８を介してリセット
信号／ＲＥＳＥＴが“Ｌ”に立下がる。次いで、内部活
性化信号ＡＣＴが“Ｌ”にリセットされ、アレイプリチ
ャージ状態に復帰する。

【０１８４】（ｃ） ノーマルモード：次に通常のデー
タの書込みおよび読出しが行なわれるノーマルモード時
の動作をその動作波形図で表す図１８を参照して説明す
る。ノーマルモード時においては、オートリフレッシュ
モード検出信号ＡＲは“Ｌ”に設定される。この状態で
は、図１５に示す構成から明らかなように、セルフプリ
チャージ指示信号ＳＰＲＥは発生されない。

【０１８５】アクティブコマンドに従ってアクティブコ
マンド検出信号φＡがワンショットパルスの形態で
“Ｈ”に立上がる。このアクティブコマンド検出信号φ
Ａに応答してセット信号／ＳＥＴがワンショットパルス
の形態で活性状態の“Ｌ”となり、内部活性化信号ＡＣ
Ｔが発生される。プリチャージコマンドが与えられる
と、プリチャージ検出信号ＰＲＥが“Ｈ”に立上がり、
インバータ回路２０２、ＮＡＮＤ回路２０６およびイン
バータ回路２０８を介してリセット信号／ＲＥＳＥＴが
“Ｌ”に立下がる。

【０１８６】ＮＡＮＤ回路２０４の出力はセルフプリチ
ャージ指示信号ＳＰＲＥが“Ｌ”であるため、“Ｈ”に
ある。このリセット信号／ＲＥＳＥＴに応答して、内部
活性化信号ＡＣＴが不活性状態の“Ｌ”となり、アレイ
プリチャージ状態となる。

【０１８７】上述のようにカウンタチェックモード指示
信号ＣＣＨまたは／ＣＣＨによりセルフプリチャージ指
示信号ＳＰＲＥを選択的に無視することにより、カウン
タチェックモード動作時にはリフレッシュ動作完了すな
わちアレイのプリチャージ状態への復帰を外部から指定
することができ、選択状態のメモリセルへテストデータ
を書込むための時間を確実に確保することができる。

【０１８８】Ｂ：列選択動作の選択的許可 図１９は図９に示す列選択駆動回路の構成の一例を示す
図である。図１９において、列選択制御回路１１４は、
内部ＲＡＳ信号ｉｎｔ．ＲＡＳの立上がりを所定時間遅
延させる立上がり遅延回路２３０と、立上がり遅延回路
２３０の出力するトリガ信号ＣＥＦを受ける２段のイン
バータ回路２３２および２３４と、オートリフレッシュ
モード検出信号ＡＲを受けるインバータ回路２３６と、
インバータ回路２３６の出力とカウンタチェックモード
検出信号ＣＣＨを受けるゲート回路２３８と、インバー
タ回路２３４の出力とゲート回路２３８の出力を受ける
ゲート回路２３９を含む。

【０１８９】ゲート回路２３８は、その両入力の信号の
一方が“Ｈ”となると“Ｈ”の信号を出力する。ゲート
回路２３９は両入力がともに“Ｈ”となったときに
“Ｌ”の信号を出力する。ゲート回路２３９から列選択
動作を可能にするコラムイネーブル信号／ＣＥが発生さ
れる。このコラムイネーブル信号／ＣＥは図９において
はコラムデコーダへのみ与えられるように示されてい
る。

【０１９０】このコラムイネーブル信号／ＣＥは図１に
示す構成において、レジスタ制御回路２８へ与えられ、
このレジスタ制御回路の動作が選択的に禁止される構成
が用いられてもよい。レジスタ制御回路を動作禁止状態
にすることにより、データ入出力のためのレジスタの選
択を行なうことが禁止され、レジスタへのデータの書込
みおよび読出しを禁止することができる。このときまた
合わせて入出力バッファを動作禁止状態とする構成が用
いられてもよい。次に動作についてその動作波形図であ
る図２０ないし図２２を参照して説明する。

【０１９１】（ａ） ノーマルモード 図２０に、図１９に示す回路のノーマルモード時の動作
波形を示す。ノーマルモード時においては、オートリフ
レッシュモード検出信号ＡＲおよびカウンタチェックモ
ード検出信号ＣＣＨはともに“Ｌ”である。アクティブ
コマンドに従って、内部ＲＡＳ信号ｉｎｔ．ＲＡＳが立
上がる。この内部ＲＡＳ信号ｉｎｔ．ＲＡＳの立上がり
に応答して、立上がり遅延回路２３０から出力される信
号ＣＥＦが所定時間経過後に“Ｈ”に立上がる。これに
より、インバータ回路２３２から出力されるトリガ信号
／ＣＥＦが“Ｈ”から“Ｌ”に立下がる。

【０１９２】信号ＡＲおよびＣＣＨはともに“Ｌ”であ
り、ゲート回路２３８はインバータ回路２３６の出力に
より“Ｈ”の信号を出力する。ゲート回路２３９はこの
信号／ＣＥＦの立下がりに応答してコラムイネーブル信
号／ＣＥを“Ｌ”に立下げる。これにより列選択動作が
可能となる。したがってこの場合、外部からライトコマ
ンドまたはリードコマンドが与えられるとその時に与え
られていた列アドレス信号に従って列選択動作が実行さ
れ、選択された行および列上のメモリセルに対するデー
タの書込みおよび読出しを行なうことができる。

【０１９３】内部ＲＡＳ信号ｉｎｔ．ＲＡＳが立上がっ
てからコラムイネーブル信号／ＣＥが活性状態の“Ｌ”
となるまでの遅延時間は、行選択が行なわれてから列選
択が行なわれるまでに必要とされる遅延時間でよく、通
常「ＲＡＳインターロック」と呼ばれる時間に対応す
る。

【０１９４】（ｂ） オートリフレッシュ（カウンタチ
ェックモードなし） この動作モードにおいては、カウンタチェックモード検
出信号ＣＣＨは不活性状態の“Ｌ”にある。オートリフ
レッシュコマンドが与えられると、オートリフレッシュ
モード検出信号ＡＲが“Ｈ”に立上がり、インバータ回
路２３６の出力が“Ｌ”に立下がる。ゲート回路２３８
の出力が“Ｌ”となり、コラムイネーブル信号／ＣＥは
内部ＲＡＳ信号ｉｎｔ．ＲＡＳの状態に関わらず、
“Ｈ”に固定される。

【０１９５】したがって、内部ＲＡＳ信号ｉｎｔ．ＲＡ
Ｓが発生されリフレッシュ動作が実行されている間、列
選択動作が禁止される（図９に示す構成においてはコラ
ムデコーダの動作が禁止状態とされている）。所定時間
が経過すると、オートリフレッシュモード検出信号ＡＲ
が“Ｌ”に立下がる（セルフプリチャージ指示信号ＳＰ
ＲＥによる：図３参照）。

【０１９６】（ｃ） カウンタチェックモード時のオー
トリフレッシュ：カウンタチェックモード時において
は、カウンタチェックモード検出信号ＣＣＨが活性状態
の“Ｈ”に設定され、ゲート回路２３８の出力が“Ｈ”
に設定される。オートリフレッシュモード検出信号ＡＲ
が与えられると、内部ＲＡＳ信号ｉｎｔ．ＲＡＳが
“Ｈ”に立上がる。所定時間経過後、トリガ信号／ＣＥ
Ｆが“Ｌ”に立下がり、コラムイネーブル信号／ＣＥが
“Ｌ”に立下がる。したがってこの期間においては、列
選択動作を行なうことができ、外部からリフレッシュア
ドレスに従って選択されたメモリセルへアクセスするこ
とができる。

【０１９７】カウンタチェックモード時において、外部
からプリチャージコマンドが与えられアレイプリチャー
ジ状態への復帰が指定されると、オートリフレッシュモ
ード検出信号ＡＲおよび内部ＲＡＳ信号ｉｎｔ．ＲＡＳ
がともに“Ｌ”に立下がり、信号／ＣＥＦが“Ｈ”に復
帰して不活性状態となり、応じてコラムイネーブル信号
／ＣＥも“Ｈ”の不活性状態となる。

【０１９８】上述の構成により、カウンタチェックモー
ド検出信号ＣＣＨにより列選択動作を選択的に許可する
ことができ、オートリフレッシュ動作時においても、列
選択を行なうことができ、テストデータの書込みおよび
読出しを行なうことができる。

【０１９９】なお、上述の構成において、消費電力低減
のためにオートリフレッシュ動作時においては列選択系
の動作を禁止している。しかしながら、オートリフレッ
シュ動作時においても、列選択動作を許可する回路系に
おいては、単に内部ＲＡＳ信号に従がって列選択動作が
可能とされる（標準ＤＲＡＭでのＣＡＳ系回路がイネー
ブルされる）。

【０２００】Ｃ：リフレッシュバンクの外部認識 図２３はリフレッシュアドレスカウンタの出力を示す図
である。図２３に示すように、リフレッシュアドレスカ
ウンタ１０４は、リフレッシュ行アドレスビットＡ０〜
ＡｎとリフレッシュバンクアドレスＲＢＡとを発生す
る。図１１に示す状態デコーダ１８０からのオートリフ
レッシュコマンド検出信号φＲＦＵに従ってそのカウン
ト値を１増分する。リフレッシュ行アドレスビットＡ０
〜Ａｎのビット数は同時にリフレッシュされるメモリセ
ルの数（選択状態とされるワード線の数）に応じて決定
される。

【０２０１】バンクアドレスＲＢＡは、リフレッシュア
ドレスカウンタ１０４の最下位ビット位置から発生され
る。したがって、バンクアドレスＲＢＡはバンク＃１お
よびバンク＃２を交互に指定することができる。

【０２０２】図２４はアドレスカウンタ１０４に含まれ
るリフレッシュ行アドレスビットを発生するための構成
を示す図である。図２４においては、１段のカウンタの
みを示す。この図２４に示す１ビット２進カウンタが
（ｎ＋1 ）個縦続接続される。図２４において、１ビッ
ト２進カウンタ（リフレッシュアドレスカウンタの１
段）は、入力ノードＩＮおよびノードＮ３上の信号を受
けるＮＡＮＤ回路Ｇ１と、入力ノードＩＮおよびノード
Ｎ４の上の信号を受けるＮＡＮＤ回路Ｇ２と、ＮＡＮＤ
回路Ｇ１の出力をその一方入力に受けるＮＡＮＤ回路Ｇ
３と、ＮＡＮＤ回路Ｇ２の出力をその一方入力に受ける
ＮＡＮＤ回路Ｇ４を含む。

【０２０３】ＮＡＮＤ回路Ｇ３はその他方入力にＮＡＮ
Ｄ回路Ｇ４の出力を受け、ＮＡＮＤ回路Ｇ４はその他方
入力にＮＡＮＤ回路Ｇ３の出力を受ける。すなわち、Ｎ
ＡＮＤ回路Ｇ３およびＧ４は、ＮＡＮＤ型フリップフロ
ップを構成する。

【０２０４】１ビット２進カウンタは、さらに、入力ノ
ードＩＮ上の信号をインバータ回路Ｇ７を介してそのゲ
ートに受けるｎチャネルＭＯＳ（絶縁ゲート型電界効
果）トランジスタＴ１およびＴ３と、ＮＡＮＤ回路Ｇ３
の出力をそのゲートに受けるｎチャネルＭＯＳトランジ
スタＴ２と、ＮＡＮＤ回路Ｇ４の出力をそのゲートに受
けるｎチャネルＭＯＳトランジスタＴ４を含む。ＭＯＳ
トランジスタＴ１およびＴ２はノードＮ３と接地電位と
の間にこの順に直列に接続される。ＭＯＳトランジスタ
Ｔ３およびＴ４はノードＮ４と接地電位との間にこの順
に直列に接続される。

【０２０５】１ビット２進カウンタはさらに、ノードＮ
３上の信号を反転してノードＮ４上へ伝達するインバー
タ回路Ｇ６と、ノードＮ４上の信号を反転してノードＮ
３へ伝達するインバータ回路Ｇ５を含む。ノードＮ３が
出力ノードＯＵＴに接続される。インバータ回路Ｇ５お
よびＧ６はインバータラッチを構成する。次にこの図２
４に示す１ビット２進カウンタの動作をその動作波形図
である図２５を参照して説明する。

【０２０６】今、初期状態として、入力ノードＩＮ（前
段の１ビット２進カウンタの出力）が“Ｈ”であり、そ
の出力ノードＯＵＴの信号電位すなわちリフレッシュ行
アドレスビットＡｉは“Ｌ”とする。この状態では、Ｎ
ＡＮＤ回路Ｇ１の出力は“Ｈ”、ＮＡＮＤ回路Ｇ２の出
力は“Ｌ”である。したがって、ＮＡＮＤ回路Ｇ４の出
力、すなわちノードＮ２の電位が“Ｈ”となり、応じて
ＮＡＮＤ回路Ｇ３の出力、すなわちノードＮ１の電位は
“Ｌ”となる。ＭＯＳトランジスタＴ１およびＴ３はと
もにオフ状態である。トランジスタＴ２がまたオフ状態
であるが、トランジスタＴ４はオン状態にある。

【０２０７】入力ノードＩＮに与えられる信号が“Ｌ”
へ立下がると、ＮＡＮＤ回路Ｇ１およびＧ２の出力はと
もに“Ｈ”となる。この状態では、ＮＡＮＤ回路Ｇ３お
よびＧ４の出力、すなわちノードＮ１およびＮ２の信号
電位は変化しない。一方、ＭＯＳトランジスタＴ１およ
びＴ３がインバータ回路Ｇ７の出力に応答してオン状態
となる。この結果、ノードＮ４がトランジスタＴ３およ
びＴ４を介して放電され、“Ｌ”レベルとなり、ノード
Ｎ３の電位がインバータ回路Ｇ５により“Ｈ”となる。
すなわち、出力ノードＯＵＴの電位が“Ｌ”から“Ｈ”
へ立上がる。

【０２０８】次いで、入力ノードＩＮに与えられる信号
が“Ｌ”から“Ｈ”へ立上がると、ＮＡＮＤ回路Ｇ１の
出力が“Ｌ”へ立下がり、応じてＮＡＮＤ回路Ｇ３の出
力、すなわちノードＮ１の電位が“Ｈ”に立上がる。一
方、ＮＡＮＤ回路Ｇ２は、ノードＮ４の電位が“Ｌ”で
あるため、その出力は“Ｈ”である。ＮＡＮＤ回路Ｇ４
は、ノードＮ１の電位が“Ｈ”であるため、“Ｌ”の信
号を出力する。すなわちノードＮ２の電位は“Ｈ”から
“Ｌ”に変化する。これによりＭＯＳトランジスタＴ２
がオン状態となる。ＭＯＳトランジスタＴ１およびＴ３
がインバータ回路Ｇ７の出力に応答してオフ状態となる
ため、ノードＮ３をおよびＮ４の電位は変化せず、出力
ノードＯＵＴの電位は“Ｈ”を維持する。

【０２０９】続いて、入力ノードＩＮの信号電位が
“Ｌ”になると、ＮＡＮＤ回路Ｇ１およびＧ２の出力が
“Ｈ”となる。この状態では、ノードＮ１およびＮ２の
電位は変化しない。一方、ＭＯＳトランジスタＴ１およ
びＴ３はインバータ回路Ｇ７の出力に応答してオン状態
となる。ＭＯＳトランジスタＴ２がオン状態、ＭＯＳト
ランジスタＴ４がオフ状態であるため、ノードＮ３の電
位はＭＯＳトランジスタＴ１およびＴ２を介して接地電
位レベルへ放電される。すなわち、出力ノードＯＵＴの
電位は“Ｌ”に立下がり、ノードＮ３およびＮ４の電位
はインバータ回路Ｇ５およびＧ６によりラッチされる次
いで、再び入力ノードＩＮに与えられる信号の電位が
“Ｈ”へ立上がると、ＮＡＮＤ回路Ｇ２の出力が“Ｌ”
となり、ノードＮ２の電位がＮＡＮＤ回路Ｇ４により
“Ｈ”に立上がる。一方、ノードＮ１の電位はＮＡＮＤ
回路Ｇ３がその両入力に“Ｈ”の信号を受けるため、
“Ｌ”となる。ＭＯＳトランジスタＴ１およびＴ３はオ
フ状態であり、したがって出力ノードＯＵＴの状態は変
化しない。

【０２１０】この１ビット２進カウンタは入力ＩＮに与
えられる信号を２分周して出力ノードＯＵＴに伝達して
いる。すなわち、入力ノードＩＮの電位が“Ｌ”から
“Ｈ”へ変化するときノードＮ１およびＮ２の電位が変
化し、ノードＩＮの電位が“Ｈ”から“Ｌ”へ変化する
ときに出力ノードＯＵＴの電位が変化する。したがっ
て、この図２４に示す１ビット２進カウンタを（ｎ＋
１）個縦続接続し、すなわち出力ノードＯＵＴを次段の
１ビット２進カウンタの入力ノードＩＮに接続すれば、
（ｎ＋１）ビット２進カウンタを実現することができ
る。

【０２１１】図２６はリフレッシュアドレスカウンタの
リフレッシュバンクアドレスを発生する部分の構成を示
す図である。図２６に示す１ビット２進カウンタは、出
力ノードＯＵＴに接続されるインバータ回路Ｇ５の代わ
りにＮＡＮＤ回路Ｇ８が設けられている点を除いて図２
４に示す１ビット２進カウンタと同一の構成を備える。
対応部分には同一参照番号を付してその詳細説明は省略
する。

【０２１２】ＮＡＮＤ回路Ｇ８は、その一方入力にリセ
ット信号／ＲＳＴを受け、他方入力にノードＮ４上の信
号（インバータ回路Ｇ６の出力）を受ける。リセット信
号／ＲＳＴはカウンタチェックモード指示が与えられた
ときにワンショットのパルスの形態で発生される。ＮＡ
ＮＤ回路Ｇ８は、リセット信号／ＲＳＴが“Ｈ”の不活
性状態のときにはインバータ回路として動作する。した
がって、この状態では、入力ノードＩＮに与えられる信
号すなわちオートリフレッシュコマンド検出信号φＲＦ
Ｕの反転信号／φＲＦＵの立下がりごとにその出力ノー
ドＯＵＴから発生されるリフレッシュバンクアドレスＲ
ＢＡを変化させる。次に、このリフレッシュバンクアド
レス用カウンタの動作についてその動作波形図である図
２７を参照して説明する。

【０２１３】今、入力ノードＩＮの信号電位が“Ｈ”、
出力ノードＯＵＴの電位が“Ｌ”とする。リセット信号
／ＲＳＴが不活性状態の“Ｈ”にあれば、図２５に示す
動作波形図と同様、ノードＮ１およびＮ２の電位はそれ
ぞれ“Ｌ”および“Ｈ”となる。この状態で、リセット
信号／ＲＳＴが“Ｌ”となると、ＮＡＮＤ回路Ｇ８の出
力が“Ｈ”となり、出力ノードＯＵＴの信号が“Ｈ”に
立上がる。出力ノードＯＵＴの電位、すなわちノードＮ
３の電位が“Ｈ”となると、ＮＡＮＤ回路Ｇ１の出力が
“Ｌ”に変化し、応じてＮＡＮＤ回路Ｇ３の出力、すな
わちノードＮ１の電位が“Ｈ”となる。このときまたＮ
ＡＮＤ回路Ｇ２の出力が“Ｈ”であるため、ＮＡＮＤ回
路Ｇ４の出力、すなわちノードＮ２の電位が“Ｌ”に変
化する。

【０２１４】このリセット信号／ＲＳＴが発生された
後、入力ノードＩＮに与えられる信号が“Ｈ”と“Ｌ”
の間の変化を繰返すと、図２４に示すカウンタと同様の
カウント動作を実行する。ノードＮ１が“Ｈ”およびノ
ードＮ２が“Ｌ”の場合にリセット信号／ＲＳＴが活性
状態となった場合には、入力ノードＩＮの電位は“Ｈ”
（信号／φＲＦＵは不活性状態時“Ｈ”である）、ＮＡ
ＮＤ回路Ｇ２の出力が“Ｈ”となり、ノードＮ２の電位
は“Ｌ”、またノードＮ１の電位は“Ｈ”の状態を維持
する。したがって、ノードＮ１およびＮ２の信号電位に
関わらず、リセット信号／ＲＳＴをワンショットのパル
スの形態で与えることにより、ノードＮ１およびＮ２の
電位をそれぞれ“Ｈ”および“Ｌ”にリセットするとと
もに出力ノードＯＵＴの電位を“Ｈ”にリセットするこ
とができる。

【０２１５】図２８は、リセット信号／ＲＳＴを発生す
るための構成を示す図である。図２８において、ワンシ
ョットパルス発生回路２５０はカウンタチェックモード
検出信号ＣＣＨに応答してワンショットのパルスを発生
する。すなわちカウンタチェックモード動作開始時にリ
セット信号／ＲＳＴが発生される。

【０２１６】なおカウンタチェックモードに入る場合に
ついては先に図２を参照して説明した。このカウンタチ
ェックモードを終了させる方法についても、同様の構成
を利用することができる。

【０２１７】上述のようなリフレッシュアドレスカウン
タを用いれば、カウンタチェックモード動作時において
そのリフレッシュアドレスが初期値にリセットされる。
最初に入力されるオートリフレッシュコマンドに応答し
てこのリフレッシュアドレスカウンタのカウント値が１
増分される。したがって、最初にバンク＃２を指定する
ようにバンクアドレスＲＢＡを初期設定すれば、次に最
初に与えられるオートリフレッシュコマンドに従って、
バンク＃１に対するリフレッシュが実行され、以降交互
にバンク＃２、バンク＃１がオートリフレッシュコマン
ドに従って順次リフレッシュされる。したがって、カウ
ンタチェックモード時においては、外部からいずれのバ
ンクに対するリフレッシュが行なわれているかを知るこ
とができ、バンクアドレスを指定してデータの書込みお
よび読出しを行なうことができる。

【０２１８】なお、上述のリフレッシュアドレスカウン
タの構成では、バンクアドレスを指定する１ビット２進
カウンタのみをリセットしている。これは図２９に示す
様に、リフレッシュ行アドレスビットを発生するカウン
タ部分の初期値がすべて０にリセットされ、かつバンク
アドレスＲＢＡのみが“１”にリセットされる構成が利
用されてもよい。この場合、カウンタチェックモード時
においてリフレッシュ行アドレスをも外部から知ること
ができる。したがって、“１０１０…”のようなパター
ンテストデータを１列にわたってカウンタチェックモー
ドで書込み、このテストデータをノーマルモードで読出
す場合においても、どのアドレスのメモリセルにどのよ
うなデータが書込まれたかを知ることができるため、容
易にカウンタのチェックを行なうことができる。

【０２１９】なおＳＤＲＡＭにおいてバンク構成が用い
られていない場合には、単にリフレッシュ行アドレスを
初期値に設定する構成のみが利用されればよい。

【０２２０】図３０は、この発明に従うＳＤＲＡＭのオ
ートリフレッシュの動作を示すタイミングチャート図で
ある。この発明に従うＳＤＲＡＭにおいて、通常のオー
トリフレッシュを行なう場合には内部で自動的にプリチ
ャージ状態に復帰する。カウンタチェックモード時のオ
ートリフレッシュ動作時には、プリチャージコマンドに
よりオートリフレッシュが完了する。また、カウンタチ
ェックモード指定時にはリフレッシュバンクアドレスが
所定のバンクを指定するように初期設定される。以下、
リフレッシュ時の動作について図３０を参照して説明す
る。

【０２２１】時刻Ｔ１においてカウンタチェックモード
が指定される。このカウンタチェックモードの指定は外
部ピン端子を介して直接カウンタチェックモード指示信
号が与えられるか、または外部制御信号の状態の組合わ
せおよびそのときに与えられたアドレス信号ビットの値
に従って決定される。図３０において外部制御信号ｅｘ
ｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳおよびｅｘｔ．／ＷＥ
がすべて“Ｈ”のときカウンタチェックモードが指定さ
れたように示される。このカウンタチェックモードの指
示に応答してカウンタチェックモード検出信号ＣＣＨが
“Ｈ”の活性状態となる。これに応答してリセット信号
／ＲＳＴがワンショットのパルスの形態で発生され、リ
フレッシュアドレスカウンタのリフレッシュバンクアド
レスＲＢＡが“Ｈ”に初期設定される。

【０２２２】この初期設定の後、時刻Ｔ２においてオー
トリフレッシュコマンドが与えられると、このオートリ
フレッシュコマンドに応答してリフレッシュバンクアド
レスＲＢＡが“Ｌ”に変化し、バンク＃１を指定する。
またこのバンクアドレスＲＢＡが“Ｌ”となり、バンク
＃１を指定することにより、オートリフレッシュコマン
ドに従って、内部ＲＡＳ信号ｉｎｔ．／ＲＡＳＡが発生
され、バンク＃１に対するリフレッシュ動作が実行され
る。このとき、カウンタチェックモードが指定されてお
り、コラムイネーブル信号／ＣＥが内部ＲＡＳ信号ｉｎ
ｔ．／ＲＡＳＡの活性状態移行後所定時間経過後に活性
状態の“Ｌ”に立下がる。

【０２２３】時刻Ｔ３においてライトコマンドを与え
る。このときには、外部制御信号ｅｘｔ．／ＣＡＳに従
ってバンクアドレスおよび列アドレスが取込まれる。バ
ンクは最初のオートリフレッシュコマンドによりバンク
＃１に対するリフレッシュを行なっていることが外部で
わかるため、このときのライトコマンド入力時に、バン
クアドレスとしてバンク＃１を指定するバンクアドレス
“０”を入力する。これにより活性状態のバンク＃１の
選択行のうちの特定の列のメモリセルに対しテストデー
タを書込むことができる。

【０２２４】時刻Ｔ４においてプリチャージコマンドを
与える。これにより、バンク＃１に対するオートリフレ
ッシュが完了し、内部ＲＡＳ信号ｉｎｔ．／ＲＡＳＡが
不活性状態の“Ｈ”に立上がり、またコラムイネーブル
信号／ＣＥも“Ｈ”に立上がる。

【０２２５】時刻Ｔ５においてオートリフレッシュコマ
ンドを与えると、このオートリフレッシュコマンドに従
ってバンクアドレスＲＢＡは“Ｈ”に変化する。これに
より、バンク＃２に対するオートリフレッシュが実行さ
れる。すなわちバンク＃２に対する内部ＲＡＳ信号ｉｎ
ｔ．／ＲＡＳＢが活性状態の“Ｌ”となり、所定時間経
過後コラムイネーブル信号／ＣＥも“Ｌ”に低下する。
これにより、再びライトコマンドを与えることにより、
バンク＃２に対しテストデータを書込むことができる。

【０２２６】なお、図３０に示す構成において、コラム
イネーブル信号／ＣＥはバンク＃１およびバンク＃２に
対し共通に発生されるように示される。これは、リフレ
ッシュバンクアドレスとのＡＮＤ演算によりリフレッシ
ュされているバンクに対してのみ列選択を可能にするよ
うに構成されてもよい（コラムデコーダのみを動作禁止
状態とする場合）。

【０２２７】なお、上述の実施例においては、リフレッ
シュアドレスカウンタはオートリフレッシュコマンド入
力時にそのカウント値が１カウントアップされるように
示されている。これはオートリフレッシュ完了時にオー
トリフレッシュモード検出信号ＡＲの立下がりに応答し
てリフレッシュアドレスが１カウントアップする構成が
利用されてもよい。この場合には、リフレッシュバンク
アドレスＲＢＡは“０”となるように初期設定される。
なお、リフレッシュアドレスカウンタのカウント値を特
定の動作モード時に初期値にリセットする構成は通常の
ＤＲＡＭに対しても適用することができる。

【０２２８】テストデータの読出しは、ノーマルモード
で行なわれるか、またはオートリフレッシュコマンドと
リードコマンドにより実行される（図３０においてライ
トコマンドの代りにリードコマンドが与えられる）。

【０２２９】

【発明の効果】請求項１にかかる発明においては、チェ
ックモード時においては、外部からのプリチャージモー
ド指示に従って、リフレッシュの完了を設定できるよう
にしている。これによりカウンタチェックモード時にお
いて、確実に選択メモリセルへデータを書き込むことが
できる。また、たとえばスタンバイ時において、データ
の保持動作のみを行なう場合に、リフレッシュサイクル
期間を外部で設定することができる。これにより、たと
えばデータ保持モード時において、外部電源電圧が低く
された場合においても、センスアンプ動作期間を長くし
て電源電圧レベルにまで昇圧されたデータを確実にメモ
リセルに書込むことができ、確実にデータ保持を行なう
ことができる。

【０２３０】請求項２にかかる発明に従えば、リフレッ
シュアドレス発生手段であるリフレッシュアドレスカウ
ンタのカウント値がチェックモード時に初期値に初期設
定される。したがって、このチェックモード時において
はどのメモリセルに対しリフレッシュを行なっているか
を外部で知ることができ、メモリセルへアクセスするこ
とができる。また、カウンタチェックモード動作時にお
いて、複雑なテストパターンデータをメモリセルに書き
込んでも、ノーマルモードに従ってデータを読み出す場
合、確実にデータの一致／不一致をみることができ、リ
フレッシュアドレスカウンタの良／不良を確実に判定す
ることができる。

【０２３１】請求項３にかかる発明によれば、カウンタ
チェックモード時においてリフレッシュアドレスカウン
タのリフレッシュバンクアドレスが所定の値に初期設定
される。したがって、バンクが順次リフレッシュされる
場合であっても外部からいずれのバンクに対するリフレ
ッシュが行なわれているかを知ることができ、容易に選
択状態にあるバンクのメモリセルへデータを書込むこと
ができる。これにより、バンク構成のＳＤＲＡＭにおい
てカウンタチェックモード動作を実現することができ
る。

【０２３２】請求項４にかかる発明によれば、リフレッ
シュ動作時においては、列選択系の回路が動作しないた
め、このリフレッシュ動作時における消費電力を低減す
ることができる。

【０２３３】請求項５にかかる発明に従えば、カウンタ
のチェックモード時には列選択を行なうことができるた
め、リフレッシュアドレスにより選択されたメモリセル
へアクセスを行なうことができる。これによりカウンタ
チェックモード動作を実現することができる。

【図面の簡単な説明】

【図１】この発明が適用されるＳＤＲＡＭの全体の構成
を機能的に示すブロック図である。

【図２】この発明が適用されるＳＤＲＡＭのチップレイ
アウトを示す図である。

【図３】この発明が適用されるＳＤＲＡＭのメモリアレ
イの配置を示す図である。

【図４】この発明が適用されるＳＡＲＡＭのアレイの構
造を示す図である。

【図５】この発明が適用されるＳＤＲＡＭの外部制御信
号とそのときに実現される動作モードの対応関係を示す
図である。

【図６】この発明が適用されるＳＤＲＡＭの動作シーケ
ンスの一例を示す図である。

【図７】この発明が適用されるＳＤＲＡＭの動作シーケ
ンスを示すタイミングチャート図である。

【図８】バンク構成のＳＤＲＡＭのオートリフレッシュ
動作を説明するためのタイミングチャート図である。

【図９】この発明に従うＳＤＲＡＭのリフレッシュ動作
に関連する部分の構成を機能的に示す図である。

【図１０】この発明に従うリフレッシュ動作制御部の構
成を機能的に示す図である。

【図１１】図９および図１０に示すオートリフレッシュ
検出回路の具体的構成の一例を示す図である。

【図１２】図１１に示すカウンタチェックモード指示信
号を発生するための構成を示す図である。

【図１３】この発明に従うリフレッシュ期間の選択制御
を行なうための構成を示す図である。

【図１４】図１３に示すセット信号を発生するための構
成の一例を示す図である。

【図１５】図１３に示すセルフプリチャージ指示信号を
発生するための構成の一例を示す図である。

【図１６】図１３に示す回路のオートリフレッシュモー
ド時の動作を示す信号波形図である。

【図１７】図１３に示す回路のカウンタチェックモード
時のオートリフレッシュ動作を示す信号波形図である。

【図１８】図１３に示す回路のノーマルモード時の動作
を示す信号波形図である。

【図１９】この発明に従うリフレッシュ動作時における
列選択動作を制御するための回路構成を示す図である。

【図２０】図１９に示す回路のノーマルモード時の動作
を示す信号波形図である。

【図２１】図１９に示す回路のオートリフレッシュモー
ド時の動作を示す信号波形図である。

【図２２】図１９に示す回路のカウンタチェックモード
時におけるオートリフレッシュモードの動作を示す信号
波形図である。

【図２３】図９に示すリフレッシュアドレスカウンタの
出力するリフレッシュアドレスを示す図である。

【図２４】図２３に示すリフレッシュアドレスカウンタ
のリフレッシュ行アドレス発生用の１ビット２進カウン
タの構成を示す図である。

【図２５】図２４に示す１ビット２進カウンタの動作を
示す信号波形図である。

【図２６】図２３に示すリフレッシュアドレスカウンタ
のリフレッシュバンクアドレスを発生するための１ビッ
ト２進カウンタの構成を示す図である。

【図２７】図２６に示す１ビット２進カウンタの動作を
示す信号波形図である。

【図２８】図２６に示すリセット信号を発生するための
構成を示す図である。

【図２９】リフレッシュアドレスカウンタの他の構成例
を示す図である。

【図３０】この発明に従うＳＤＲＡＭにおけるリフレッ
シュ動作を説明するためのタイミングチャート図であ
る。

【符号の説明】

１０２ オートリフレッシュ検出回路 １０４ リフレッシュアドレスカウンタ １０６ａ，１０６ｂ 活性制御回路 １０８ａ，１０８ｂ 行選択駆動回路 １１２ａ，１１２ｂ ロウデコーダ １１４ａ，１１４ｂ 列選択駆動回路 １１６ａ，１１６ｂ コラムデコーダ １５０ リフレッシュ実行部 １５４ 不活性化回路 １５６ カウンタチェックモード検出部 １５８ プリチャージ検出部 １６０ 不活性化回路 １６２ ゲート回路 １５２ メモリアレイ ２００ プリチャージ制御部 ２１０ 内部活性化制御部

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 リフレッシュ動作が必要な複数のダイナ
   ミック型メモリセルを有しかつ一連のパルス列からなる
   クロック信号に同期して外部信号を取込む同期型半導体
   記憶装置であって、 前記複数のダイナミック型メモリセルのうちリフレッシ
   ュされるべきメモリセルを指定するリフレッシュアドレ
   スを発生するリフレッシュアドレス発生手段と、 リフレッシュ指示に応答して、内部リフレッシュ検出信
   号を生成するリフレッシュ検出手段と、 前記リフレッシュ検出信号に応答して、 前記リフレッシ
   ュアドレス発生手段が発生するリフレッシュアドレスが
   指定するメモリセルのリフレッシュを行なうリフレッシ
   ュ手段と、 前記リフレッシュ検出信号に応答して所定時間経過後前
   記リフレッシュ手段を不活性化するためのリセット信号
   を生成する第１の不活性化手段と、前記同期型半導体記憶装置のチェック モード指示に応答
   して前記第１の不活性化手段からのリセット信号を無効
   状態として前記リフレッシュ手段の前記リセット信号に
   よる不活性化を禁止する手段と、前記チェックモード時、プリチャージ モード指示に応答
   して前記リフレッシュ検出信号を不活性状態とする第２
   の不活性化手段とを備える、同期型半導体記憶装置。
2. 【請求項２】 前記チェックモード指示に応答して前記
   リフレッシュアドレス発生手段が発生するリフレッシュ
   アドレスを所定の値にリセットするリセット手段をさら
   に備える、請求項１記載の同期型半導体記憶装置。
3. 【請求項３】 一連のパルス列からなるクロック信号に
   同期して外部信号を取込む同期型半導体記憶装置であっ
   て、 各々がリフレッシュ動作が必要な複数のダイナミック型
   メモリセルを有しかつ互いに独立に活性化される複数の
   バンクと、 リフレッシュされるべきメモリセルおよびバンクを指定
   するリフレッシュアドレスを発生するアドレスカウンタ
   と、 リフレッシュ指示に応答して、前記アドレスカウンタが
   発生するリフレッシュアドレスが指定するバンクのメモ
   リセルのリフレッシュを実行するリフレッシュ手段と、 前記リフレッシュ指示に応答して、所定時間経過後前記
   リフレッシュ手段を不活性状態とする第１の不活性化手
   段と、 前記アドレスカウンタのテスト指示となるチェックモー
   ド指示に応答して前記第１の不活性化手段を動作禁止状
   態とするチェックモード検出手段と、前記チェックモード指示の場合、プリチャージモード指
   示 に応答して前記リフレッシュ手段を不活性状態とする
   第２の不活性化手段と、 前記チェックモード指示に応答して前記アドレスカウン
   タが発生するリフレッシュアドレスのうち少なくともバ
   ンクを指定するバンクアドレスを所定のバンクを指定す
   るアドレスに初期設定する初期化手段とを備える、同期
   型半導体記憶装置。
4. 【請求項４】 リフレッシュ動作が必要な複数のダイナ
   ミック型メモリセルが行列状に配置され、かつ一連のパ
   ルス列からなるクロック信号に同期して外部信号を取込
   む同期型半導体記憶装置であって、 前記複数のダイナミック型メモリセルのうちのリフレッ
   シュされるべきメモリセルを指定するリフレッシュアド
   レスを発生するリフレッシュアドレス発生手段と、 リフレッシュ指示に応答して、前記リフレッシュアドレ
   ス発生手段が発生するリフレッシュアドレスが指定する
   メモリセルのリフレッシュを行なうリフレッシュ手段
   と、 前記リフレッシュ指示に応答して前記列の選択に関連す
   る回路の動作を禁止する列選択禁止手段とを備える、同
   期型半導体記憶装置。
5. 【請求項５】 同期型半導体記憶装置のチェックモード
   指示に応答して、前記列選択禁止手段を不活性状態とし
   て列選択を可能とする列選択制御手段をさらに備える、
   請求項４記載の同期型半導体記憶装置。