JPH1145576A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 オフ時のリーク電流の増大を押さえながら、
半導体記憶装置のアクセス時間（読み出し時間）の短縮
を図る。 【解決手段】 メモリセルアレイ部及び周辺回路部で構
成される半導体記憶装置に於いて、該周辺回路部のアク
セスパス（読み出し経路）を構成するＮチャンネルＭＯ
ＳＴｒ（モス・トランジスタ）及びＰチャンネルＭＯＳ
Ｔｒのそれぞれその全部又は一部を、少なくとも一つ
の、アクセスパス以外の周辺回路部に使用されているＴ
ｒ（トランジスタ）よりＩｄ（ドレイン電流）の高いＴ
ｒで構成する。特に、アクセスパスのドライバ部分に実
施した場合好ましい。この発明の場合、図２（ｂ）に示
すように、Ｖｃｃレベルの信号（４０）が入力した場合
（符号３参照）、従来例（１０６ｄ参照）に比較し、出
力の立ち下がり時間が短縮されるので、結果としてアク
セス時間も短縮される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関する。

【０００２】

【従来の技術】従来の半導体記憶装置、例えば図３に
は、ＭＯＳ（メタル・オキサイド・セミコンダクタ）ダ
イナミックＲＡＭ（ランダム・アクセス・メモリ）型の
半導体記憶装置１０１の構成とデータの流れを示す。図
３に於いて、ＭＯＳダイナミックＲＡＭ１０１は、一つ
のＭＯＳＦＥＴ（電界効果トランジスタ）と一つの容量
素子（例えば、ＭＯＳキャパシタ）で構成される記憶素
子（メモリセル）の集合であるメモリセルアレイ部（３
１，３２，３３乃至３４）と、これら周囲の周辺回路部
から構成されており、データは周辺回路部のアクセスパ
ス（読み出し経路）、即ち、メモリセルアレイ部（例え
ば、３１のメモリセルアレイ部分）からプリアンプ１０
２、ドライバ１０３、データバス１０４、出力バッファ
１０５及び出力端子１０６へと経由して出てくる。図４
にはこの様な半導体記憶装置の動作波形図を、図５、６
及び７にはプリアンプ１０２、ドライバ１０３及び出力
バッファ１０５の回路図を示す。

【０００３】このようなＭＯＳダイナミックＲＡＭ１０
１は高密度化、高集積化が容易なので、大容量半導体記
憶装置に多く用いられている。しかし、このような１チ
ップ型半導体記憶装置に於いては、特にその周辺回路部
のトランジスタはアクセスパスも含め、それらを構成す
るＮチャンネルＭＯＳトランジスタ及びＰチャンネルＭ
ＯＳトランジスタに、それぞれ特性的に（例えば、しき
い値電圧Vth、ドレイン電流 Id、等）同じと見なせるも
のが使用されていた。

【０００４】

【発明が解決しようとする課題】従来のこのような半導
体記憶装置に於いては、該記憶装置のアクセス時間（読
み出し時間）の短縮を図るのに限界があった。即ち、ア
クセス時間の短縮を図る為に、周辺回路部のすべてのト
ランジスタを動作の早いトランジスタに置き換えると、
通常オフ時のリーク電流が大幅に増加し、実用性に問題
を生ずる。特に、最近主流となりつつある携帯用機器等
には適用が困難であった。

【０００５】この発明は、上記のような課題を解決する
為になされたもので、その目的は、半導体記憶装置に於
いて、オフ時のリーク電流の増大を押さえながら、該記
憶装置のアクセス時間を短縮する事を目的とする。

【０００６】

【課題を解決するための手段】この発明に係る半導体記
憶装置に於いては、特にその周辺回路部を構成するアク
セスパス部分に関し、該アクセスパスを構成するＮチャ
ンネルＭＯＳトランジスタ及びＰチャンネルＭＯＳトラ
ンジスタのそれぞれその全部又は一部を、アクセスパス
以外の周辺回路部に使用されているトランジスタよりド
レイン電流（Ｉｄ）の高い特性のトランジスタで構成す
る。

【０００７】又、この発明の半導体記憶装置に於いて
は、アクセスパスの構成要素の一つであるドライバ部分
に関し、該ドライバ部分を構成するＮチャンネルＭＯＳ
トランジスタ及びＰチャンネルＭＯＳトランジスタの全
部又は一部を、それぞれ同じく上記のドレイン電流（Ｉ
ｄ）の高い特性のトランジスタで構成する。

【０００８】尚、このようなドレイン電流（Id）の高い
特性のトランジスの形成は、トランジスタ製造プロセス
のチャンネルドープ工程でのプロセス条件を変更する事
により行い、通常の周辺回路部に使用されているトラン
ジスタよりドレイン電流（Id）の高い特性のトランジス
タを形成する。

【０００９】

【発明の実施の形態】

実施の形態１．以下、この発明の実施の形態を図と共に
説明する。図１はこの発明の実施の形態１に係り、半導
体記憶装置の構成並びに読み出しデータの流れを示す図
である。図１の構成は、４つのメモリセルアレイ部（３
１，３２，３３乃至３４）と、その周辺のアクセスパス
やデコーダ１１などから構成される周辺回路部とに分け
られる。読み出しデータは、例えばメモリセルアレイ部
分３１のデータ線３６から周辺回路部のアクセスパスを
構成する構成要素、即ち、プリアンプ１０２→ドライバ
１０３→データバス１０４→出力バッファ１０５→出力
端子１０６へと経由して出てくる。

【００１０】図４は上記半導体記憶装置の動作を示す動
作波形図である。まず、データ線３６、相補データ線３
６に読みだしデータが十分出てから（即ち、データ線３
６と相補データ線３６間に１００ｍＶ程度の微小電圧差
が生じてから）、プリアンプ１０２をプリアンプ活性化
信号（ＰＡＥ）３７によって活性化する。次に、読みだ
しデータがプリアンプ１０２から出力されてから、デー
タバスドライバ１０３をデータバス活性化信号（ＲＢ
Ｅ）３８によって活性化する。最後に、データバス１０
４に読み出されたデータが出力バッファ１０５に伝わっ
てから、出力バッファ１０５を活性化し、読み出しデー
タ１０６ａを出力端子１０６から出力する。

【００１１】図５、６、及び７には、従来と同様、アク
セスパスを構成するプリアンプ１０２、ドライバ１０３
及び出力バッファ１０５の回路図を示す。まず、図５の
プリアンプ１０２に於いて、データ線３６の電圧が相補
データ線３６より１００ｍＶ程度低く出た場合、データ
線３６につながったＮチャンネルＭＯＳトランジスタ１
ａの方が相補データ線３６につながったＮチャンネルＭ
ＯＳトランジスタより電流の流れが悪いので、ノードａ
（３９ａ）の点の電圧が高まり、出力１０６ｂは電源電
圧（Ｖｃｃ）４０へと高まっていく。一方、２本のデー
タ線の関係が上記と逆の場合（即ち、相補データ線３６
の方が低い場合）は、ノードｂ（３９ｂ）の点の電圧が
高まるので、２つのＰチャンネルＭＯＳトランジスタ２
ａ、２ｂがオフし、ＰＡＥ信号３７とゲートでつながっ
ているＮチャンネルＭＯＳトランジスタ１ｂは、ＰＡＥ
信号３７によってオンするので、出力１０６ｂは接地電
圧（０Ｖ）へとなる。但し、この段階のＶｃｃ（あるい
は、０Ｖ）の信号パワーは小さいので長い配線間を伝達
するのが困難であり、従って、次のドライバ部分でパワ
ーを増大させる必要がある。

【００１２】次に、図６のドライバ１０３回路に於いて
は、前記プリアンプ１０２からの複数の入力信号４２の
一つがセレクタ４３により選択され、インバータＡ（４
４ａ）及びインバータＢ（４４ｂ）を経由し、信号の種
類は同じだがこの間にそのパワーが増大されて出てい
く。

【００１３】次の図７の出力バッファ回路１０５に於い
ては、ドライバ１０３からデータバス１０４を経由して
入力した信号を、そのまま途中の減衰分を補償してＶｃ
ｃあるいは０Ｖの出力信号１０６ｃとして出力する。

【００１４】この発明に係る実施の形態１の半導体記憶
装置に於いては、周辺回路部のアクセスパス部分を構成
するＮチャンネルＭＯＳトランジスタ及びＰチャンネル
ＭＯＳトランジスタのそれぞれその全部又は一部を、ア
クセスパス以外の周辺回路部（例えば、図１に示すデコ
ーダ部分など）に使用されているトランジスタよりドレ
イン電流（Id）の高いトランジスタで構成したので、実
施の形態２でその理由を詳述するように、アクセス時間
を大幅に短縮出来る。

【００１５】実施の形態２．実施の形態１に於いては、
アクセスパスを構成するＮチャンネルＭＯＳトランジス
タ及びＰチャンネルＭＯＳトランジスタのそれぞれその
全部又は一部を、アクセスパス以外の周辺回路部に使用
されているトランジスタよりドレイン電流（Id）の高い
トランジスタで構成したが、実施の形態２では、アクセ
スパスの構成要素の一つであるドライバ部分のＮチャン
ネルＭＯＳトランジスタ及びＰチャンネルＭＯＳトラン
ジスタのそれぞれその全部又は一部を、上記と同様、ア
クセスパス以外の周辺回路部に使用されているトランジ
スタよりドレイン電流（Id）の高いトランジスタで構成
したものである。以下、図に基づいて具体的に説明す
る。

【００１６】図２（ａ）には、アクセスパスの構成要素
の一つであるドライバ１０３部分の回路の詳細図を示
す。このドライバ１０３部分を構成するトランジスタの
中、ＮチャンネルＭＯＳトランジスタ３個（１ｃ、１ｄ
及び１ｅ）の全部又は一部を、上記と同様、アクセスパ
ス以外の周辺回路部に使用されているトランジスタよ
り、ドレイン電流の高いトランジスタで構成する事が出
来る。

【００１７】図２（ｂ）には、図２（ａ）のドライバ１
０３を構成する１個のインバータ４４ａ（又は、４４
ｂ）のＮチャンネルＭＯＳトランジスタを、アクセスパ
ス以外の周辺回路部に使用されているトランジスタより
ドレイン電流の高いトランジスタで構成した場合の信号
の変化を、通常のトランジスタの場合と比較して示す。
図２（ｂ）に於いて、図２（ａ）のいずれかのインバー
タに、電源電圧（Ｖｃｃ）レベルの信号４０が入力し、
それが該インバータにより変換されて接地電圧（０Ｖ）
レベル４１へと変化し出力する時、通常のトランジスタ
の場合（１０６ｄ参照）に比較し、ドレイン電流（Id）
の高いトランジスタの場合（符号３参照）、信号の立ち
下がり時間が短くなり、結果としてアクセス時間が短縮
出来る。

【００１８】前記ドレイン電流（Id）の高いトランジス
タの形成は、トランジスタの製造プロセスのチャンネル
ドープ工程でのドープ条件（ドープ量）を、例えば６４
Ｍ（メガ）ダイナミックＲＡＭクラスの1×１０¹³／ｃ
ｍ²レベルから、1×１０¹²／ｃｍ²レベルに変更する事
により行う。この場合のドレイン電流（Id）は、約２．
５ｍＡから３．５ｍＡ位に高まる。尚、ドープ量は固定
的でなく、トランジスタの構造、ゲート酸化膜の膜厚や
膜質等により調節する。

【００１９】又、実施の形態１の場合、アクセス時間の
短縮効果は大きいが、オフ時のリーク電流が若干大きく
なり、携帯用端末機器等では若干問題を生ずる場合があ
るが、実施の形態２の様に、ドライバ部分のみの場合
は、短縮効果が大きい反面リーク電流の増大は小さいの
で、好ましい。

【００２０】尚、上記実施の形態１及び２に於いては、
それぞれドレイン電流（Id）の高いトランジスタが一つ
の場合について説明したが、当然複数あるいはＰチャン
ネルＭＯＳトランジスタの方は一つで、ＮチャンネルＭ
ＯＳトランジスタの方は複数の様な組み合わせでもよ
く、必要に応じ選択できるが、トランジスタの製造工程
は複雑となる。

【００２１】

【発明の効果】この発明は、以上に説明したように構成
しているので、以下に示すような効果を奏する。即ち、
この発明の請求項１及び請求項２に係わる半導体記憶装
置は、周辺回路部のアクセスパスを構成するＮチャンネ
ルＭＯＳトランジスタ及びＰチャンネルＭＯＳトランジ
スタのそれぞれその全部又は一部（請求項１）、あるい
は、アクセスパスのドライバ部分を構成するＮチャンネ
ルＭＯＳトランジスタ及びＰチャンネルＭＯＳトランジ
スタのそれぞれその全部又は一部（請求項２）を、アク
セスパス以外の周辺回路部に使用されているトランジス
タよりドレイン電流（Id）の高いトランジスタで構成し
たので、半導体記憶装置のアクセス時間を短縮する事が
出来る効果を奏する。特に、請求項２の場合は、オフ時
のリーク電流の増大を押さえながら、アクセス時間を短
縮出来る効果を奏する。

【００２２】又、請求項３に係わる半導体記憶装置は、
アクセスパス以外の周辺回路部に使用されているトラン
ジスタよりドレイン電流（Id）の高いトランジスタの形
成方法に、トランジスタの製造プロセスのチャンネルド
ープ工程でのチャンネルドープ条件を変更する方法を用
いたので、工程が簡単で管理も容易であり、従って、特
性や加工精度、生産性やコストの面でも大幅に優れる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１及び２に係り、半導
体記憶装置の構成並びにそのデータの流れを示す図であ
る。

【図２】 この発明の実施の形態２に係り、（ａ）は半
導体記憶装置のドライバ部分の回路図であり、（ｂ）は
その読み出しデータの出力の様子を、従来例と比較して
示した図である。

【図３】 従来例に係り、半導体記憶装置の構成並びに
そのデータの流れを示す図である。

【図４】 半導体記憶装置の動作波形を示す図である。

【図５】 プリアンプの回路を示す図である。

【図６】 ドライバの回路を示す図である。

【図７】 出力バッファの回路を示す図である。

【符号の説明】

１ａ，１ｂ，１ｃ，１ｄ，１ｅ ＮチャンネルＭＯＳト
ランジスタ ２ａ，２ｂ，２ｃ，２ｄ，２ｅ ＰチャンネルＭＯＳト
ランジスタ ３ この発明の場合の出力の様子 １１ デコーダ １０１ 半導体記憶装置 １０２ プリ
アンプ １０３ ドライバ １０４ デー
タバス １０５ 出力バッファ １０６ 出力
端子 １０６ｄ 従来例の場合の出力の様子

Claims (3)

【特許請求の範囲】
1. 【請求項１】 メモリセルアレイ部及び周辺回路部で構
   成される半導体記憶装置に於いて、周辺回路部のアクセ
   スパスを構成するＮチャンネルＭＯＳトランジスタ及び
   ＰチャンネルＭＯＳトランジスタに関し、それぞれその
   全部又は一部が、アクセスパス以外の周辺回路部に使用
   されているトランジスタよりドレイン電流の高いトラン
   ジスタで構成されている事を特徴とする半導体記憶装
   置。
2. 【請求項２】 アクセスパスのドライバ部分を構成する
   ＮチャンネルＭＯＳトランジスタ及びＰチャンネルＭＯ
   Ｓトランジスタに関し、それぞれその全部又は一部が、
   アクセスパス以外の周辺回路部に使用されているトラン
   ジスタよりドレイン電流の高いトランジスタで構成され
   ている事を特徴とする請求項１項記載の半導体記憶装
   置。
3. 【請求項３】 ドレイン電流の高いトランジスタは、チ
   ャンネルドープ工程のプロセス条件を変更する事によっ
   て形成されている事を特徴とする請求項１項から２項の
   いずれか１項に記載の半導体記憶装置。