JPH04355298A - 高い出力利得を得るデータ出力ドライバー - Google Patents
高い出力利得を得るデータ出力ドライバーInfo
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- 230000000295 complement effect Effects 0.000 claims description 5
- 230000000694 effects Effects 0.000 abstract description 14
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- 238000010586 diagram Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 4
- 230000005669 field effect Effects 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K5/023—Shaping pulses by amplifying using field effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリー装置にお
けるデータ出力ドライバーに関するもので、特に高い出
力利得を得るデータ出力ドライバーに関するものである
。
けるデータ出力ドライバーに関するもので、特に高い出
力利得を得るデータ出力ドライバーに関するものである
。
【０００２】
【従来の技術】データ出力ドライバーというのは、半導
体素子の内部の信号を半導体素子の外部に出力させる装
置である。このデータ出力ドライバーは、通常、ｎ型絶
縁ゲート電界効果トランジスタ（以下、“ＮＭＯＳトラ
ンジスタ”と称する）で構成される。その理由は、ｐ型
絶縁ゲート電界効果トランジスタに比べてＮＭＯＳトラ
ンジスタはその活性キャリアーである電子の移動度がｐ
型電界効果絶縁ゲートトランジスタの活性キャリアーで
ある正孔より大きく、またレイアウト面積もより小さく
て済むからである。
体素子の内部の信号を半導体素子の外部に出力させる装
置である。このデータ出力ドライバーは、通常、ｎ型絶
縁ゲート電界効果トランジスタ（以下、“ＮＭＯＳトラ
ンジスタ”と称する）で構成される。その理由は、ｐ型
絶縁ゲート電界効果トランジスタに比べてＮＭＯＳトラ
ンジスタはその活性キャリアーである電子の移動度がｐ
型電界効果絶縁ゲートトランジスタの活性キャリアーで
ある正孔より大きく、またレイアウト面積もより小さく
て済むからである。
【０００３】図４は従来のデータ出力ドライバーの回路
図である。全体的な回路構成をみると、このデータ出力
ドライバーは二つのＮＭＯＳトランジスタを備えている
。その一つのプルアップ用第１ＮＭＯＳトランジスタ１
は、ゲートがデータ出力バッファー（図示せず）から出
力されるデータに接続され、ドレインが電源電圧端に接
続されている。また、他の一つのプルダウン用第２ＮＭ
ＯＳトランジスタ２は、ゲートがデータ出力バッファー
から出力されるデータの反転信号に接続され、ソースが
接地電圧端に接続されている。そして、第１ＮＭＯＳト
ランジスタ１の出力用であるソースと、第２ＮＭＯＳト
ランジスタ２の出力用であるドレインとが出力ノード３
に共通に接続され、さらに第１ＮＭＯＳトランジスタ１
及び第２ＮＭＯＳトランジスタ２の各バルクには接地電
圧端が接続されている。
図である。全体的な回路構成をみると、このデータ出力
ドライバーは二つのＮＭＯＳトランジスタを備えている
。その一つのプルアップ用第１ＮＭＯＳトランジスタ１
は、ゲートがデータ出力バッファー（図示せず）から出
力されるデータに接続され、ドレインが電源電圧端に接
続されている。また、他の一つのプルダウン用第２ＮＭ
ＯＳトランジスタ２は、ゲートがデータ出力バッファー
から出力されるデータの反転信号に接続され、ソースが
接地電圧端に接続されている。そして、第１ＮＭＯＳト
ランジスタ１の出力用であるソースと、第２ＮＭＯＳト
ランジスタ２の出力用であるドレインとが出力ノード３
に共通に接続され、さらに第１ＮＭＯＳトランジスタ１
及び第２ＮＭＯＳトランジスタ２の各バルクには接地電
圧端が接続されている。
【０００４】図４の動作を説明すると以下の通りである
。接地電圧（Ｖｓｓ）レベルである論理“ロウ”状態の
データが印加されると、第１ＮＭＯＳトランジスタ１が
“ターンオフ”となる一方で、第２ＮＭＯＳトランジス
タ２が“ターンオン”となり、データ出力ドライバーの
出力は論理“ロウ”になる。他方、電源電圧（Ｖｃｃ）
レベルである論理“ハイ”状態のデータが印加されると
、ＮＭＯＳトランジスタ１が“ターンオン”となる一方
で、ＮＭＯＳトランジスタ２は“ターンオフ”となり、
データ出力ドライバーの出力は論理“ハイ”になる。こ
こで、論理“ロウ”は、通常、ＴＴＬレベル例えば０．
８Ｖ以下である状態であり、論理“ハイ”は、通常、Ｔ
ＴＬレベル例えば２．４Ｖ以上の状態であることはこの
分野に公知の事実である。
。接地電圧（Ｖｓｓ）レベルである論理“ロウ”状態の
データが印加されると、第１ＮＭＯＳトランジスタ１が
“ターンオフ”となる一方で、第２ＮＭＯＳトランジス
タ２が“ターンオン”となり、データ出力ドライバーの
出力は論理“ロウ”になる。他方、電源電圧（Ｖｃｃ）
レベルである論理“ハイ”状態のデータが印加されると
、ＮＭＯＳトランジスタ１が“ターンオン”となる一方
で、ＮＭＯＳトランジスタ２は“ターンオフ”となり、
データ出力ドライバーの出力は論理“ハイ”になる。こ
こで、論理“ロウ”は、通常、ＴＴＬレベル例えば０．
８Ｖ以下である状態であり、論理“ハイ”は、通常、Ｔ
ＴＬレベル例えば２．４Ｖ以上の状態であることはこの
分野に公知の事実である。
【０００５】論理“ハイ”出力時に電源電圧（Ｖｃｃ）
としきい電圧（ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ）
の差であるＶｃｃ−Ｖｔｈの電圧が出力ノード３に蓄
積される。しかしながら実際的には、第１ＮＭＯＳトラ
ンジスタ１のソースに掛かる電圧と第１ＮＭＯＳトラン
ジスタ１のバルクに印加される接地電圧との間に電圧差
が発生することにより、Ｖｃｃ−Ｖｔｈレベルよりも小
さい電圧が出力ノード３に蓄積されることになる。
としきい電圧（ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ）
の差であるＶｃｃ−Ｖｔｈの電圧が出力ノード３に蓄
積される。しかしながら実際的には、第１ＮＭＯＳトラ
ンジスタ１のソースに掛かる電圧と第１ＮＭＯＳトラン
ジスタ１のバルクに印加される接地電圧との間に電圧差
が発生することにより、Ｖｃｃ−Ｖｔｈレベルよりも小
さい電圧が出力ノード３に蓄積されることになる。
【０００６】その理由は、第１ＮＭＯＳトランジスタの
バルクにＶｓｓが印加され、第１ＮＭＯＳトランジスタ
がターンオンされた時に、バルクとソースの間に電圧差
が形成されることに起因してしきい電圧が本来の電圧よ
り高くなる現象、つまり基板バイアス効果（ｂｏｄｙ
ｅｆｆｅｃｔ） によるものである。
バルクにＶｓｓが印加され、第１ＮＭＯＳトランジスタ
がターンオンされた時に、バルクとソースの間に電圧差
が形成されることに起因してしきい電圧が本来の電圧よ
り高くなる現象、つまり基板バイアス効果（ｂｏｄｙ
ｅｆｆｅｃｔ） によるものである。
【０００７】図５に基板バイアス効果により変化したし
きい電圧についてのグラフを示した。この図５から基板
バイアス効果により発生したＶＢＳ（ＶＳＵＢＳＴＲＡ
ＴＥ −ＶＳＯＵＲＣＥ） 分だけしきい電圧が上昇す
ることを知り得る。
きい電圧についてのグラフを示した。この図５から基板
バイアス効果により発生したＶＢＳ（ＶＳＵＢＳＴＲＡ
ＴＥ −ＶＳＯＵＲＣＥ） 分だけしきい電圧が上昇す
ることを知り得る。
【０００８】ここで、ＶＢＳに対して簡単に説明する。
ＮＭＯＳトランジスタのソースに電圧が印加されると、
そのソースの周辺には空乏層が印加電圧に比例して拡大
する。そうすると、ＮＭＯＳトランジスタは、本来のし
きい電圧にソースの空乏層の拡大に応じた電圧を加算し
た電圧を加えた場合にのみ、そのドレインとソースとの
間に反転層を発生し、導通状態となる。換言すれば、ソ
ースの空乏層が拡大された時のしきい電圧とソースの空
乏層が拡大される前のしきい電圧との差がすなわちＶＢ
Ｓで、これはαで表示される。
そのソースの周辺には空乏層が印加電圧に比例して拡大
する。そうすると、ＮＭＯＳトランジスタは、本来のし
きい電圧にソースの空乏層の拡大に応じた電圧を加算し
た電圧を加えた場合にのみ、そのドレインとソースとの
間に反転層を発生し、導通状態となる。換言すれば、ソ
ースの空乏層が拡大された時のしきい電圧とソースの空
乏層が拡大される前のしきい電圧との差がすなわちＶＢ
Ｓで、これはαで表示される。
【０００９】したがって、出力ノード３にはＶｃｃ−（
Ｖｔｈ＋α）の電圧が蓄積される。これは出力利得（Ｖ
ＯＨ）の減少を招来するが、特に電源電圧の電位が低い
場合には出力利得（ＶＯＨ）の減少が顕著である。それ
故、従来のデータ出力ドライバーは、要求される高い出
力利得機能を十分に満足させることができなかった。
Ｖｔｈ＋α）の電圧が蓄積される。これは出力利得（Ｖ
ＯＨ）の減少を招来するが、特に電源電圧の電位が低い
場合には出力利得（ＶＯＨ）の減少が顕著である。それ
故、従来のデータ出力ドライバーは、要求される高い出
力利得機能を十分に満足させることができなかった。
【００１０】
【発明が解決しようとする課題】したがって、本発明の
目的は基板バイアス効果により発生するしきい電圧の上
昇を抑制して高い出力利得を得ることのできるデータ出
力ドライバー回路を提供することにある。
目的は基板バイアス効果により発生するしきい電圧の上
昇を抑制して高い出力利得を得ることのできるデータ出
力ドライバー回路を提供することにある。
【００１１】
【課題を解決するための手段】このような目的を達成す
るために、本発明は相互に相補的な論理レベルを有する
一対の信号を各々のゲートに受ける第１及び第２出力ト
ランジスタを有するデータ出力ドライバーにおいて、信
号が第１状態にある場合には第１出力トランジスタのバ
ルクに第１信号を供給し、信号が第２状態にある場合に
は第１出力トランジスタのバルクに第２信号を供給する
定電圧手段を設けるようにしている。
るために、本発明は相互に相補的な論理レベルを有する
一対の信号を各々のゲートに受ける第１及び第２出力ト
ランジスタを有するデータ出力ドライバーにおいて、信
号が第１状態にある場合には第１出力トランジスタのバ
ルクに第１信号を供給し、信号が第２状態にある場合に
は第１出力トランジスタのバルクに第２信号を供給する
定電圧手段を設けるようにしている。
【００１２】
【作用】このような定電圧手段を設けたことにより、デ
ータ出力ドライバー回路に論理“ハイ”状態のデータが
入ってくるときに、プルアップ用である第１出力トラン
ジスタには、そのソース端子と同じ電圧レベルの電圧が
そのバルクに印加され、その結果、バルクとソースが常
に同じ電圧レベルを維持することになり、基板バイアス
効果の影響を回避できるものである。
ータ出力ドライバー回路に論理“ハイ”状態のデータが
入ってくるときに、プルアップ用である第１出力トラン
ジスタには、そのソース端子と同じ電圧レベルの電圧が
そのバルクに印加され、その結果、バルクとソースが常
に同じ電圧レベルを維持することになり、基板バイアス
効果の影響を回避できるものである。
【００１３】
【実施例】以下、図面を参照して本発明によるデータ出
力ドライバーの実施例を詳細に説明する。先ず、全体的
な構成を説明する。図１に示されるのは、相互に相補的
な論理レベルを有する一対の信号を各々のゲートに受け
る第１及び第２出力トランジスタ１、２を有するデータ
出力ドライバーであり、第１出力トランジスタ１のゲー
トに接続された入力ライン４と、入力ライン４にゲート
が接続され、電源電圧端と第１出力トランジスタ１のバ
ルクとの間にチャンネルが接続されたプルアップトラン
ジスタ５と、入力ライン４にゲートが接続され、バルク
と接地電圧端との間にチャンネルが接続されたプルダウ
ントランジスタ７と、入力ライン４と接地電圧端との間
に接続され、入力ライン４の電位が所定レベル以下であ
る場合に所定のバイアス電圧を入力ライン４に供給する
バイアス手段９とを備えた出力ドライバーである。
力ドライバーの実施例を詳細に説明する。先ず、全体的
な構成を説明する。図１に示されるのは、相互に相補的
な論理レベルを有する一対の信号を各々のゲートに受け
る第１及び第２出力トランジスタ１、２を有するデータ
出力ドライバーであり、第１出力トランジスタ１のゲー
トに接続された入力ライン４と、入力ライン４にゲート
が接続され、電源電圧端と第１出力トランジスタ１のバ
ルクとの間にチャンネルが接続されたプルアップトラン
ジスタ５と、入力ライン４にゲートが接続され、バルク
と接地電圧端との間にチャンネルが接続されたプルダウ
ントランジスタ７と、入力ライン４と接地電圧端との間
に接続され、入力ライン４の電位が所定レベル以下であ
る場合に所定のバイアス電圧を入力ライン４に供給する
バイアス手段９とを備えた出力ドライバーである。
【００１４】本発明においては、好ましい実施例として
、プルアップ及びプルダウントランジスタ５、７を図示
のようにＮＭＯＳトランジスタで構成し、プルダウント
ランジスタ７には、入力ライン４の電位がインバーター
６を通じて受け入れられるようにしている。また、バイ
アス手段９もＮＭＯＳトランジスタで構成した。
、プルアップ及びプルダウントランジスタ５、７を図示
のようにＮＭＯＳトランジスタで構成し、プルダウント
ランジスタ７には、入力ライン４の電位がインバーター
６を通じて受け入れられるようにしている。また、バイ
アス手段９もＮＭＯＳトランジスタで構成した。
【００１５】図中の点線ブロックが本発明における定電
圧手段１００であり、プルアップ及びプルダウントラン
ジスタ５、７のチャンネルから第１出力トランジスタ１
のバルクに接続するラインが出力ライン８とされている
。ここで、インバーター６の出力端子から出た信号をａ
とし、出力ライン８に載せられる信号をｂとする。
圧手段１００であり、プルアップ及びプルダウントラン
ジスタ５、７のチャンネルから第１出力トランジスタ１
のバルクに接続するラインが出力ライン８とされている
。ここで、インバーター６の出力端子から出た信号をａ
とし、出力ライン８に載せられる信号をｂとする。
【００１６】以下、図１の回路の動作を説明する。先ず
、データが接地電圧レベルの論理“ロウ”状態である場
合をみる。出力用第１ＮＭＯＳトランジスタ１は、“タ
ーンオフ”され、出力用第２ＮＭＯＳトランジスタ２は
、“ターンオン”される。そして、出力ノード３は、論
理“ロウ”状態となる。ここで、定電圧手段１００の内
部をみると、入力ライン４の電位が論理“ロウ”である
ため、プルアップトランジスタ５は“ターンオフ”とな
り、またプルダウントランジスタ７はインバーター６か
ら論理“ハイ”状態のａ信号を受けて“ターンオン”と
なる。この結果、出力ライン８が論理“ロウ”状態とな
り、ｂ信号が論理“ロウ”信号を出力用第１ＮＭＯＳト
ランジスタ１のバルクに印加する。
、データが接地電圧レベルの論理“ロウ”状態である場
合をみる。出力用第１ＮＭＯＳトランジスタ１は、“タ
ーンオフ”され、出力用第２ＮＭＯＳトランジスタ２は
、“ターンオン”される。そして、出力ノード３は、論
理“ロウ”状態となる。ここで、定電圧手段１００の内
部をみると、入力ライン４の電位が論理“ロウ”である
ため、プルアップトランジスタ５は“ターンオフ”とな
り、またプルダウントランジスタ７はインバーター６か
ら論理“ハイ”状態のａ信号を受けて“ターンオン”と
なる。この結果、出力ライン８が論理“ロウ”状態とな
り、ｂ信号が論理“ロウ”信号を出力用第１ＮＭＯＳト
ランジスタ１のバルクに印加する。
【００１７】次ぎに、データが電源電圧レベルの論理“
ハイ”状態に印加される場合をみる。出力用第１ＮＭＯ
Ｓトランジスタ１は“ターンオン”され、出力用第２Ｎ
ＭＯＳトランジスタ２は“ターンオフ”される。そして
、て出力ノード３には“ハイ”状態の電位が蓄積される
。この時、定電圧手段１００の入力ライン４の電位が論
理“ハイ”であるから、プルアップトランジスタ５は、
“ターンオン”となり、プルアップトランジスタ７は、
インバーター６から論理“ロウ”状態のａ信号を受けて
“ターンオフ”となる。したがって、出力ライン８には
、プルアップトランジスタ５を通じて電源電圧でしきい
電圧を減算した電圧であるＶｃｃ−Ｖｔｈレベルの電圧
が乗ることになり、Ｖｃｃ−Ｖｔｈレベルの電圧がｂ信
号として出力用第１ＮＭＯＳトランジスタ１のバルクに
印加される。これは出力用第１ＮＭＯＳトランジスタ１
のソースの電位であるＶｃｃ−Ｖｔｈと同等であり、し
たがって図１の回路では基板バイアス効果が発生しない
。そしてこの結果、出力ノード３にはＶｃｃ−Ｖｔｈの
電位がそのままに蓄積される。
ハイ”状態に印加される場合をみる。出力用第１ＮＭＯ
Ｓトランジスタ１は“ターンオン”され、出力用第２Ｎ
ＭＯＳトランジスタ２は“ターンオフ”される。そして
、て出力ノード３には“ハイ”状態の電位が蓄積される
。この時、定電圧手段１００の入力ライン４の電位が論
理“ハイ”であるから、プルアップトランジスタ５は、
“ターンオン”となり、プルアップトランジスタ７は、
インバーター６から論理“ロウ”状態のａ信号を受けて
“ターンオフ”となる。したがって、出力ライン８には
、プルアップトランジスタ５を通じて電源電圧でしきい
電圧を減算した電圧であるＶｃｃ−Ｖｔｈレベルの電圧
が乗ることになり、Ｖｃｃ−Ｖｔｈレベルの電圧がｂ信
号として出力用第１ＮＭＯＳトランジスタ１のバルクに
印加される。これは出力用第１ＮＭＯＳトランジスタ１
のソースの電位であるＶｃｃ−Ｖｔｈと同等であり、し
たがって図１の回路では基板バイアス効果が発生しない
。そしてこの結果、出力ノード３にはＶｃｃ−Ｖｔｈの
電位がそのままに蓄積される。
【００１８】バイアス手段９は、入力ライン４の電位が
論理“ハイ”状態つまり電源電圧レベルであるとか、接
地電圧レベルが論理“ロウ”状態にならない場合に入力
ライン４の電位を論理“ロウ”に維持させてやるための
ものである。換言すれば、入力ライン４の電位が論理“
ハイ”にならない場合には出力ライン８の電位を論理“
ロウ”に維持させ、論理“ロウ”状態のｂ信号を出力用
第１ＮＭＯＳトランジスタ１のバルクに印加する。ここ
で、バイアス手段９は小さいサイズのＮＭＯＳトランジ
スタで構成される。
論理“ハイ”状態つまり電源電圧レベルであるとか、接
地電圧レベルが論理“ロウ”状態にならない場合に入力
ライン４の電位を論理“ロウ”に維持させてやるための
ものである。換言すれば、入力ライン４の電位が論理“
ハイ”にならない場合には出力ライン８の電位を論理“
ロウ”に維持させ、論理“ロウ”状態のｂ信号を出力用
第１ＮＭＯＳトランジスタ１のバルクに印加する。ここ
で、バイアス手段９は小さいサイズのＮＭＯＳトランジ
スタで構成される。
【００１９】図２は図１の回路の動作タイミング図であ
る。図２で理解することができるように、データが論理
“ハイ”に上昇すると同時に、出力用第１ＮＭＯＳトラ
ンジスタ１のバルクに印される電圧であるｂ信号が論理
“ハイ”に上昇することが分かる。また、データが論理
“ロウ”である場合にはａ信号が論理“ハイ”を維持し
、ｂ信号が論理“ロウ”を維持することが容易に理解で
きるであろう。したがって、高い出力利得のＤＯＵＴ
が得られる。
る。図２で理解することができるように、データが論理
“ハイ”に上昇すると同時に、出力用第１ＮＭＯＳトラ
ンジスタ１のバルクに印される電圧であるｂ信号が論理
“ハイ”に上昇することが分かる。また、データが論理
“ロウ”である場合にはａ信号が論理“ハイ”を維持し
、ｂ信号が論理“ロウ”を維持することが容易に理解で
きるであろう。したがって、高い出力利得のＤＯＵＴ
が得られる。
【００２０】図３は本発明によるデータ出力ドライバー
の理解をより容易にするために示した断面図である。 尚、この図３ではバルク電圧の制御部分のみを図示し、
図１の定電圧手段１００は図示していない。この図３よ
り、出力用第１ＮＭＯＳトランジスタのバルクに不純物
注入による拡散法でＰ＋層を形成し、このＰ＋層を通じ
て出力用第１ＮＭＯＳトランジスタ１のバルク電圧の制
御を行うようにしていることが理解できる。
の理解をより容易にするために示した断面図である。 尚、この図３ではバルク電圧の制御部分のみを図示し、
図１の定電圧手段１００は図示していない。この図３よ
り、出力用第１ＮＭＯＳトランジスタのバルクに不純物
注入による拡散法でＰ＋層を形成し、このＰ＋層を通じ
て出力用第１ＮＭＯＳトランジスタ１のバルク電圧の制
御を行うようにしていることが理解できる。
【００２１】図１の回路は本発明の思想を実現した一実
施例であり、本発明の技術的な範疇を外れない限り、定
電圧手段の各構成素子は変更されることができることを
この分野に通常の知識を有するものは容易に理解するこ
とができる。
施例であり、本発明の技術的な範疇を外れない限り、定
電圧手段の各構成素子は変更されることができることを
この分野に通常の知識を有するものは容易に理解するこ
とができる。
【００２２】
【発明の効果】本発明によるデータ出力ドライバーは、
出力用第１ＮＭＯＳトランジスタのバルクに、この出力
用第１ＮＭＯＳトランジスタのソースの電位と同様の電
位が常に印加されており、基板バイアス効果によるしき
い電圧の上昇を抑制できるので、高い出力利得が得られ
る。そして、このデータ出力ドライバーは、データ出力
ドライバーが使用される半導体素子のすべてに適用でき
、特に、低レベルの電源電圧に適用した場合に出力利得
の低下の問題を有効に解決できる。
出力用第１ＮＭＯＳトランジスタのバルクに、この出力
用第１ＮＭＯＳトランジスタのソースの電位と同様の電
位が常に印加されており、基板バイアス効果によるしき
い電圧の上昇を抑制できるので、高い出力利得が得られ
る。そして、このデータ出力ドライバーは、データ出力
ドライバーが使用される半導体素子のすべてに適用でき
、特に、低レベルの電源電圧に適用した場合に出力利得
の低下の問題を有効に解決できる。
【図１】本発明によるデータ出力ドライバーの回路図で
ある。
ある。
【図２】本発明によるデータ出力ドライバーのタイミン
グ図である。
グ図である。
【図３】本発明によるデータ出力ドライバーの部分断面
図である。
図である。
【図４】従来のデータ出力ドライバーの回路図である。
【図５】基板バイアス効果により変化したしきい電圧の
状態図である。
状態図である。
１ 第１出力トランジスタ
２ 第２出力トランジスタ
４ 入力ライン
５ プルアップトランジスタ
７ プルダウントランジスタ
９ バイアス手段
１００ 定電圧手段
Claims (6)
- 【請求項１】 相互に相補的な論理レベルを有する一
対の信号を各々のゲートに受ける第１及び第２出力トラ
ンジスタを有するデータ出力ドライバーにおいて、信号
が第１状態にある場合には第１出力トランジスタのバル
クに第１信号を供給し、信号が第２状態にある場合には
第１出力トランジスタのバルクに第２信号を供給する定
電圧手段を設けたことを特徴とするデータ出力ドライバ
ー。 - 【請求項２】 第１信号が第１状態におり、第２信号
が第２状態にある請求項１に記載のデータ出力ドライバ
ー。 - 【請求項３】 定電圧手段が第１出力トランジスタの
ゲートに接続された入力ラインと、入力ラインにゲート
が接続され、電源電圧端と第１出力トランジスタのバル
クとの間にチャンネルが接続されたプルアップトランジ
スタと、入力ラインにゲートが接続され、バルクと接地
電圧端との間にチャンネルが接続されたプルダウントラ
ンジスタとを備えてなる請求項１に記載のデータ出力ド
ライバー。 - 【請求項４】 入力ラインと接地電圧端との間に接続
され、入力ラインの電位が所定レベル以下である場合に
所定のバイアス電圧を入力ラインに供給するバイアス手
段をさらに備えている請求項３に記載のデータ出力ドラ
イバー。 - 【請求項５】 相互に相補的な論理レベルを有する一
対の信号を各々のゲートに受ける第１及び第２出力トラ
ンジスタを有するデータ出力ドライバーにおいて、第１
出力トランジスタのゲートに接続された入力ラインと、
入力ラインにゲートが接続され、電源電圧端と第１出力
トランジスタのバルクとの間にチャンネルが接続された
プルアップトランジスタと、入力ラインにゲートが接続
され、バルクと接地電圧端との間にチャンネルが接続さ
れたプルダウントランジスタと、入力ラインと接地電圧
端との間に接続され、入力ラインの電位が所定レベル以
下である場合に所定のバイアス電圧を入力ラインに供給
するバイアス手段を備えたことを特徴とするデータ出力
ドライバー。 - 【請求項６】 バイアス手段は、入力ラインの電位が
ＴＴＬレベル２．４Ｖ以下である場合に入力ラインの電
位を接地電圧端に放電させるようになっている請求項５
に記載のデータ出力ドライバー。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910008756A KR940006998B1 (ko) | 1991-05-28 | 1991-05-28 | 높은 출력 이득을 얻는 데이타 출력 드라이버 |
| KR8756/1991 | 1991-05-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04355298A true JPH04355298A (ja) | 1992-12-09 |
| JPH0746511B2 JPH0746511B2 (ja) | 1995-05-17 |
Family
ID=19315075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3244105A Expired - Fee Related JPH0746511B2 (ja) | 1991-05-28 | 1991-08-30 | 高い出力利得を得るデータ出力ドライバー |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5157279A (ja) |
| JP (1) | JPH0746511B2 (ja) |
| KR (1) | KR940006998B1 (ja) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3321188B2 (ja) * | 1991-07-26 | 2002-09-03 | 株式会社東芝 | 出力回路 |
| US5491432A (en) * | 1992-08-07 | 1996-02-13 | Lsi Logic Corporation | CMOS Differential driver circuit for high offset ground |
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| USRE48965E1 (en) | 2005-07-11 | 2022-03-08 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US9653601B2 (en) | 2005-07-11 | 2017-05-16 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US7910993B2 (en) | 2005-07-11 | 2011-03-22 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink |
| JP4498398B2 (ja) * | 2007-08-13 | 2010-07-07 | 株式会社東芝 | 比較器及びこれを用いたアナログ−デジタル変換器 |
| EP3346611B1 (en) | 2008-02-28 | 2021-09-22 | pSemi Corporation | Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device |
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| US9590674B2 (en) | 2012-12-14 | 2017-03-07 | Peregrine Semiconductor Corporation | Semiconductor devices with switchable ground-body connection |
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- 1991-08-30 JP JP3244105A patent/JPH0746511B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
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| KR940006998B1 (ko) | 1994-08-03 |
| KR920022295A (ko) | 1992-12-19 |
| US5157279A (en) | 1992-10-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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