DE19622646B4

DE19622646B4 - Integrierte Halbleiterschaltungsvorrichtung

Info

Publication number: DE19622646B4
Application number: DE19622646A
Authority: DE
Inventors: Tsuneaki Fuse; Yukihito Oowaki; Yoko Kanagawa Shuto
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-06-06
Filing date: 1996-06-05
Publication date: 2005-03-03
Anticipated expiration: 2016-06-06
Also published as: US6177811B1; KR970004075A; DE19622646A1; KR100283839B1

Abstract

Integrierte Halbleitervorrichtung mit:
einem Halbleitersubstrat (1) mit einem Substratbereich (3), der ausgestaltet ist, um ein erstes Signal (IN) zu empfangen;
einer Source (5) und einem Drain (5), die in dem Halbleitersubstrat (3) ausgebildet sind;
einem Gate-Isolierfilm, der auf dem Halbleitersubstrat (3) zwischen der Source (5) und dem Drain (5) ausgebildet ist;
einer Gate-Elektrode (6, 11), die auf dem Gate-Isolierfilm ausgebildet und mit einem Anschluss (7) verbunden ist;
einer Verzögerungsschaltung (70), die zum Empfang eines zweiten Signals (IN/IN) ausgestaltet ist und ein verzögertes Signal an die Gate-Elektrode (6, 11) anlegt, wobei das zweite Signal gleich dem ersten Signal ist.

Description

Die vorliegende Erfindung betrifft eine integrierte Halbleiterschaltungsvorrichtung mit einem Logikgatter aus MOS-Transistoren.

In den vergangenen Jahren ist der Grad an Integration von integrierten Halbleiterschaltungen stark gestiegen, was zu Halbleiterspeichern in der Gigabit-Klasse, die mit mehreren hundert Millionen auf einem Chip integrierten Halbleitervorrichtungen bzw. -bauelementen ausgestattet sind, und zu 64-Bit-Mikroprozessoren, die mit Millionen bis zehn Millionen auf einem Chip integrierten Halbleiterbauelementen ausgestattet sind, führte. Sowohl der vorangehende Halbleiterspeicher als auch der Mikroprozessor des vorangehenden Typs besteht, ebenso wie eine Speicherzelle zur Informationsspeicherung, aus einem Logikgatter zur Durchführung von Logikoperationen.

1A zeigt ein 2-Eingang- bzw. Dualeingang-NAND-Gatter, das ein repräsentatives Logikgatter darstellt. Das Logikgatter setzt sich aus vier Elementen, nämlich zwei nMOS-Transistoren M1 und M2 und zwei pMOS-Transistoren M3 und M4 zusammen.

1B ist die Wahrheitstabelle, die die Logik des vorangehenden Logikgatters zeigt. Definitionsgemäß ergibt sich hier die logische 0, wenn Eingangs- und Ausgangssignal jeweils Massepotential Vss besitzen, und die logische 1, wenn dieselben die Versorgungsspannung Vcc besitzen. Wenn beide Eingangssignale XA und XB eine logische 1 darstellen, sind beide nMOS-Transistoren M1 und M2 leitend. Die beiden pMOS-Transistoren M3 und M4 sind dagegen nicht leitend. Folglich wird der Ausgang Y auf die logische 0 gesetzt. Wenn zumindest entweder das Eingangssignal XA oder das Eingangssignal XB eine logische 0 darstellt, ist der nMOS-Transistor, an dem die logische 0 angelegt ist, nicht leitend. Andererseits wird der pMOS-Transistor, an den eine logische 0 angelegt ist, leitend. Folglich wird der Ausgang Y zu einer logischen 1.

2A zeigt ein Dualeingang-NOR-Gatter. Ähnlich wie das NAND-Gatter besteht das vorhergehende Gatter aus vier Elementen mit zwei nMOS-Transistoren M1 und M2 und zwei pMOS-Transistoren M3 und M4.

2B ist die Wahrheitstabelle, die die Logik des vorangehenden Logikgatters zeigt.

3A zeigt ein Dualeingang-AND-Gatter. Das vorhergehende Logikgatter besteht aus sechs Elementen mit vier MOS-Transistoren M1, M2, M3 und M4, die ein NAND-Gatter bilden, sowie einem nMOS-Transistor M5 und einem pMOS-Transistor M6, die einen Inverter bilden. Da das NAND-Gatter, bestehend aus den MOS-Transistoren M1 bis M4, die gleiche Struktur wie die in 1A gezeigte besitzt, wird das NAND-Gatter nicht (näher) beschrieben.

3B ist die Wahrheitstabelle, die die Logik des vorangehenden Logikgatters zeigt. Da ein invertiertes Signal das NAND-Gatters vom vorhergehenden Logikgatter übertragen wird, wird die Ausgangsklemme /Y auf die logische 1 gesetzt, wenn beide Eingangssignale XA und XB eine logische 1 darstellen. Wenn zumindest irgendeines der Eingangssignale XA oder XB eine logische 0 ist, wird eine logische 0 übertragen.

4A zeigt ein Dualeingang-OR-Gatter. Das genannte Logikgatter besteht aus 6 Elementen mit vier MOS-Transistoren M1, M2, M3 und M4, die ein NOR-Gatter bilden, und einem nMOS-Transistor M5 sowie einem pMOS-Transistor M6, die einen Inverter bilden. Da das NOR-Gatter, bestehend aus den MOS-Transistoren M1 bis M4, das gleiche ist wie das in 2A gezeigte, wird auf die Darstellung des NOR-Gatters verzichtet.

4B stellt die Wahrheitstabelle dar, die die Logik des vorhergehenden Logikgatters zeigt. Da ein invertiertes Signal des NOR-Gatters vom vorhergehenden Logikgatter übertragen wird, wird die Ausgangsklemme /Y auf eine logische 0 gesetzt, wenn beide Eingangssignale XA und XB eine logische 0 darstellen. Wenn zumindest irgendeines der Eingangssignale XA oder XB eine logische 1 ist, wird eine logische 1 übertragen.

5A zeigt ein Dualeingang-Exklusiv-OR-Gatter (EXOR). Das genannte Logikgatter besteht aus 10 Bauelementen mit fünf nMOS-Transistoren M1, M3, M5, M7 und M9 sowie fünf pMOS-Transistoren M2, M4, M6, M8 und M10.

5B stellt die Wahrheitstabelle dar, die die Logik des vorhergehenden Logikgatters zeigt.

Wie oben beschrieben worden ist, besteht bisher jedes Dualeingang-NAND- und -NOR-Gatter aus vier Transistoren, jedes Dualeingang-AND- und -OR-Gatter aus 6 Transistoren und das Dualeingang-EXOR-Gatter aus 10 Transistoren. Wenn daher eine Logikschaltung größeren Umfangs bestehend aus Grundgattern des vorhergehenden Typs hergestellt wird, werden MOS-Transistoren in einer Anzahl, die dem Mehrfachen der Anzahl der Grundgatter entspricht, benötigt. Daher erhöht sich der Umfang der Logikschaltung und die für die einzusetzenden Transistoren notwendige Fläche, was zu einer unerwünschten Vergrößerung des Chips führt. Wenn die Anzahl der Transistoren erhöht wird, steigt die Gesamtkapazität des Chips, die die Gesamtheit der Gatterkapazität darstellt, welche die intrinsische Kapazität des MOS-Transistors darstellt, und andere parasitäre Kapazitäten. Daher erhöht sich der Leistungsverbrauch zum Laden und Entladen der genannten Kapazitäten.

Der Integrationsgrad eines LSI kann durch Verfeinerung des Bauelements erhöht werden. In einem 1G-Bit-DRAM werden seine MOS-Transistoren mit jeweils einer Gatterlänge von 0,15 μm eingesetzt. Im Fall, daß der Integrationsgrad weiter erhöht wird, werden MOS-Transistoren mit jeweils einer Gatterlänge von 0,1 μm oder kürzer eingesetzt.

Feine MOS-Transistoren des vorhergehenden Typs zeigen eine Verschlechterung der Transistoreigenschaften infolge der Erzeugung von heißen Leitungsträgern und Brüchen des Isolationsfilms infolge von TDDB (Time Dependent Dielectric Breakdown = zeitabhängiger dielektrischer Zusammenbruch). Wenn die Dichte an Fremdstoffen bzw. Störstellen im Volumen (Substratbereich) oder in einem Kanalabschnitt erhöht wird, um eine Absenkung der Schwellspannung infolge der Verkürzung des Kanals zu verhindern, vermindert sich die Durchbruchspannung des Source- oder Drainübergangs bzw. -junction.

Um die Verläßlichkeit des genannten feinen Elements aufrechtzuerhalten, ist es günstig, die Versorgungsspannung herabzusetzen. Insbesondere wird das elektrische Horizontalfeld zwischen dem Source und dem Drain geschwächt, so daß die Erzeugung von heißen Ladungsträgern verhindert wird. Wenn das elektrische Vertikalfeld zwischen Gate und Bulk (Volumen) geschwächt wird, wird TDDB verhindert. Durch Herabsetzen der Versorgungsspannung kann eine Sperrvorspannung, die auf den Übergang zwischen Source und Bulk und zwischen Drain und Bulk einwirkt, verringert werden. Dadurch wird die Verminderung der Durchbruchspannung kompensiert.

6 zeigt eine konventionelle Pufferschaltung bestehend aus einer dreistufigen CMOS-Inverter, die mit niedrigem Spannungspegel betrieben werden kann. Jeder Inverter 11, 12 und 13 ist so ausgebildet, daß pMOS-Transistoren und nMOS-Transistoren in Serie zwischen eine Spannungsversorgungsklemme (Vcc) und eine Masseklemme (Vss) eingefügt sind. Die Spannungsversorgungsklemme Vcc ist an das Substrat jedes pMOS-Transistors Mp1, Mp2 und Mp3 angeschlossen, während die Masseklemme Vss oder eine negative Spannung an das Substrat jedes der nMOS-Transistoren Mn1, Mn2 und Mn3 angelegt ist.

Um die Zeitverzögerung einer Pufferschaltung des genannten Typs zu minimieren, beträgt das Verhältnis (Ausgangslastfaktor bzw. fan-out f) der Ausgangskapazität und der Eingangskapazität jeder Inverter vorzugsweise drei. Die Eingangskapazität des Inverters 11 ist die Summe der Gatekapazitäten von Mp1 und Mn1, während die Ausgangskapazität desselben die Summe der Gatekapazitäten von Mp2 und Mn2 ist. Die Gatekapazität des MOS-Transistors ist proportional zur Gatebreite, wenn die Gatelänge und die Dicke des Oxidfilms konstant sind. Unter der Annahme daß die Gatebreiten von Mp1 und Mn1 entsprechend Wp1 und Wn1 sind, werden die Gatebreiten Mp2 und Mn2 daher entsprechend zu 3 × Wp1 und 3 × Wn1 gemacht. In ähnlicher Weise werden die Gatebreiten von Mp3 und Mn3 entsprechend zu 9 × Wp1 und 9 × Wn1 gemacht.

Die Betriebsweise der in 6 gezeigten Pufferschaltung wird nun mit Bezug auf die in den 7A und 7B gezeigten Betriebswellenformen beschrieben. In den 7A und 7B stellen die Symbole Iss1, Iss2 und Iss3 Ströme dar, die von den entsprechenden Sources des Mn1, Mn2 und Mn3 zu Vss fließen. Das Symbol Iss stellt die Summe von Iss1 und Iss3 dar. In einem Zeitabschnitt von t0 bis t1 ist die Eingangsspannung Vin hoch, die Spannung Vn1 des Knotens N1 und die Ausgangsspannung Vout sind niedrig, und die Spannung Vn2 des Knotens N2 ist hoch. Zu diesem Zeitpunkt sind Mn1, Mp2 und Mn3 leitend, werden Mp1, Mn2 und Mp3 nicht leitend sind. Wenn die Absolutwerte der Schwellspannungen von Mp1, Mn2 und Mp3 hinreichend hoch sind, ist der Strom unterhalb des Schwellwerts hinreichend klein und Vn1 und Vout werden auf Vss und Vn2 auf Vcc eingestellt.

Wenn der Pegel von Vcc infolge der eingesetzten feinen MOS-Transistoren herabgesetzt wurde, muß die Ansprechgrenze der Schaltung dadurch erreicht werden, daß der Absolutwert der Schwellspannung kleiner gemacht wird als im Fall, daß die Versorgungsspannung nicht herabgesetzt ist. Wenn Vcc gleich 0,5 V ist, muß der Absolutwert der Schwellspannung auf etwa 0,1 V bis etwa 0,2 V gesenkt werden. Wenn die Schwellspannung so niedrig ist, wie es oben beschrieben ist, wird der Strom unterhalb des Schwellwerts auf mehrere zehn bis mehrere hundert nA erhöht. Daher können Iss1, Iss2 und Iss3 nicht vernachlässigt werden, was dazu führt, daß Vn1 und Vout unwünschenswerterweise über Vss steigen. Darüber hinaus wird Vn2 unter Vcc gebracht.

Wenn der Übergang von Vin von Vcc zu Vss im Zeitabschnitt von t1 bis t2 vollzogen wird, wird Mp1 leitend, wenn Vin unterhalb von Vcc – Vtp1 gehalten wird (Vtp1: Absolutwert der Schwellspannung von Mp1). Daher wird Vn1 angehoben. Wenn Vn1 höher wird als Vtn2 (Vtn2: Schwellspannung von Mn2), wird Mn2 leitend und Vn2 wird herabgesetzt. Wenn Vn2 niedriger als Vcc – Vtp3 gehalten wird (Vtp3: Absolutwert der Schwellspannung von Mp3) wird Mp3 leitend und Vout steigt. Zu diesem Zeitpunkt werden die Übergänge von Mn1, Mp2 und Mn3 in den leitenden Zustand vollzogen.

In der Zeitspanne von t2 bis t3 wird Vin abgesenkt, Vn1 und Vout angehoben und Vn2 abgesenkt. Daher sind Mn1, Mp2 und Mn3 leitend. Wenn die Absolutwerte der Schwellspannungen von Mn1, Mp2 und Mn3 im vorhergehenden Fall hinreichend hoch sind, ist der Strom unterhalb des Schwellwerts hinreichend klein. Daher wird der Ausgang auf Vcc gespeist. Da der Absolutwert der Schwellspannung verringert werden muß, wenn die Spannung wie oben beschrieben gering ist, werden Vn1 und Vout unwünschenswerterweise unter Vcc abgesenkt, und Vn2 steigt auf einen Pegel höher als Vss. Der Ruhestrom wird ebenfalls erhöht.

8 zeigt ein Beispiel eines konventionellen Komplementärlogikgatters für herabgesetzte Spannung mit MOS-Transistoren. Die Symbole M3 und M4 stellen nMOS-Transistoren mit Gates dar, an die Komplementärsignale IN und /IN angelegt werden. Ihre Sources sind gemeinsam an Vss angeschlossen, so daß die Komplementärsignale OUT und /OUT von ihren Drains übertragen werden. An eine p-Typ-Region, die das Substrat darstellt, wird Vss oder eine negative Spannung angelegt. Die Symbole M1 und M2 stellen pMOS-Transistoren mit Gates dar, die mit OUT und /OUT kreuzgekoppelt sind, wobei die Sources der pMOS-Transistoren M1 und M2 gemeinsam an Vcc und die Drains an OUT und /OUT angeschlossen sind. Eine n-Typ-Region, die ein Substrat darstellt, ist an Vcc angeschlossen.

Die Betriebsweise des genannten Logikgatters wird nun mit den in den 9A und 9B gezeigten Zeitablaufdiagrammen beschrieben. Die Eingangssignale IN und /IN sind Komplementärsignale mit einer Amplitude zwischen der Versorgungsspannung Vcc und der Massespannung Vss. Hier wird die Annahme getroffen, daß der Übergang von IN von Vcc nach Vss und der von /IN von Vss nach Vcc erfolgt ist (in einer Zeitspanne von t1 bis t2). Da M3 zu diesem Zeitpunkt abgeschaltet und M4 angeschaltet ist, wird OUT von Vcc nach Vss abgesenkt. Folglich wird M1 angeschaltet, was zum Anstieg von /OUT von Vss nach Vcc führt, so daß M2 abgeschaltet wird. Deshalb werden die Ausgänge OUT und /OUT komplementär invertiert. Eine ähnliche Operation wird in dem Fall durchgeführt, in dem der Übergang von IN von Vss nach Vcc und der von /IN von Vcc nach Vss in einem Zeitraum von t3 bis t4 erfolgt.

Wenn das Logikgatter mit niederer Spannung betrieben wird, muß die Schwellspannung des MOS-Transistors abgesenkt werden. Wenn die Schwellspannung hoch ist, wird der Strom zum Betrieb des MOS-Transistors reduziert. Im vorhergehenden Fall wird die Schaltgeschwindigkeit herabgesetzt. Wenn die Versorgungsspannung unter die Schwellspannung gesenkt wurde, kann der MOS-Transistor nicht betrieben werden.

Wenn die Schwellspannung erniedrigt ist, verschlechtert sich die Abschaltcharakteristik, die sich ergibt, wenn die Gate-Source-Spannung auf 0 V gesetzt worden ist. Insbesondere wird der Strom unter der Schwelle des MOS-Transistors und der Ruhestrom vergrößert. 9C zeigt den Strom Icc, der von Vcc vach Vss fließt, wenn ein Komplementärgatter betrieben wird. In dem Fall, daß die Schwellspannung des MOS-Transistors gering ist und der Strom unterhalb des Schwellwerts groß ist, fließt im Ruhe- bzw. Bereitschaftsmodus (im Zeitraum von t0 bis t1 und von t2 bis t3) unwünschenswerterweise ein Strom Isb.

10 zeigt ein Beispiel eines üblichen Inverters, die das einfachste aus nMOS-Transistoren bestehende Logikgatter darstellt. Das Gate des nMOS-Transistors M11 ist mit einer Versorgungsklemme (Vcc) und sein Bulk ist mit einer Leistungsquelle E verbunden, so daß 0 V oder eine negative Spannung an die Masseklemme (Vss) angelegt ist. Die Bezugsziffer M11 stellt einen nMOS-Transistor vom Verarmungstyp dar, der so aufgebaut ist, daß die Schwellspannung Vt 0 V beträgt, wenn die Spannung E zwischen dem Bulk und dem Source 0 V ist, und Vt VtL ist, wenn die Spannung des Ausgangs OUT V0 beträgt. Das Eingangssignal IN wird an das Gate des nMOS-Transistors M12 angelegt, und sein Bulk ist mit der Leistungsquelle E verbunden.

Die Betriebsweise des genannten Inverters wird nun mit Bezug auf die in den 11A bis 11C gezeigten Zeitablaufdiagramme beschrieben. Wenn IN im Zeitraum von t0 bis t1 Vcc ist, befindet sich M12 im eingeschalteten Zustand. Zu diesem Zeitpunkt befindet sich auch M11 im eingeschalteten Zustand. Im Fall, daß M12 eine wesentlich bessere Treiberfähigkeit als M11 besitzt, wird der Ausgang OUT im wesentlichen auf Vss eingestellt, so daß der Ruhestrom Isb' fließt. Wenn der Übergang von IN von Vcc nach Vss in einem Zeitraum von t1 bis t2 erfolgt, erfolgt der Übergang von M12 in den ausgeschalteten Zustand, so daß der Ausgang OUT auf einen hohen Pegel geändert wird. Wenn die Gatebreite von M11 zu diesem Zeitpunkt zu klein ist, kann die an OUT angeschlossene Ladekapazität nicht mit hoher Geschwindigkeit geändert werden. Deshalb muß die Gatebreite vergrößert werden, um der Ladekapazität zu entsprechen.

Im Ruhemodus im Zeitraum von t2 bis t3 beträgt IN Vss, so daß sich M12 im abgeschalteten Zustand befindet. Wenn die Schwellspannung Vt von M12 hinreichend hoch ist, ist der Verluststrom (Strom unterhalb des Schwellwerts) im abgeschalteten Zustand hinreichend gering. Daher ist OUT auf Vcc gelegt. Wenn die Versorgungsspannung Vcc infolge des Einsatzes der feinen MOS-Transistoren verringert wird, muß die Ansprechgrenze der Schaltung durch Einstellen von Vt unter Vcc erhalten werden. Wenn Vcc beispielsweise 0,5 V ist, muß Vth niedriger als etwa 0,1 V bis etwa 0,2 V sein. Die niedrige Schwellspannung vom genannten Niveau verursacht eine Vergrößerung des Stroms unterhalb des Schwellwerts auf mehrere zehn bis mehrere hundert nA. Im genannten Fall kann der Verluststrom im abgeschalteten Zustand nicht vernachlässigt werden. Folglich kann OUT auf einen ungenügend niedrigen Pegel von V0 gelegt werden, d.h. der Pegel kann nicht auf Vcc angehoben werden. Darüber hinaus fließt der unerwünschte Ruhestrom Isb. In einem Zeitraum von t3 bis t4 erfolgt der Übergang von IN von Vss nach Vcc, so daß OUT im wesentlichen auf Vss angehoben wird.

Allgemein wird der Leistungsverbrauch P einer Logikschaltung durch P = CVcc² f ausgedrückt, wobei C die Summe der parasitären Kapazität und der intrinsischen Kapazität des das Logikgatter bildenden MOS-Transistors, Vcc die Versorgungsspannung und f die Betriebsfrequenz darstellen. Unter der Voraussetzung, daß die Betriebsfrequenz konstant ist, kann der Leistungsverbrauch durch Reduktion der Kapazität C oder durch Verringerung der Versorgungsspannung Vcc reduziert werden. Die Kapazität C kann wirksam durch Herabsetzen der Anzahl an die Logikschaltung bildenden MOS-Transistoren oder durch Reduktion der Gatebreite des Transistors reduziert werden. Da der Leistungsverbrauch C proportional zum Quadrat von Vcc ist, kann der Leistungsverbrauch weiterhin effektiv durch Verringerung von Vcc reduziert werden.

Kürzlich erregte eine Schalttransistorlogik Aufmerksamkeit, die als Logikgatter eine komplizierte Logik realisieren kann, während sie nur eine geringe Anzahl von Bauelementen benötigt und eine einfache Struktur besitzt. 12 zeigt ein Dualeingang-AND- und ein -NAND-Gatter, von denen jedes durch Schalttransistorlogik hergestellt ist. Im genannten Logikgatter ist die AND-Logik durch zwei nMOS-Transistoren M1 und M2 ausgebildet, und die NAND-Logik ist durch zwei nMOS-Transistoren M3 und M4 als Schalttransistornetzwerk ausgebildet. Darüber hinaus werden die an den Ausgangsknoten N1 und N2 des Schalttransistornetzwerks auftretenden Signale Y und /Y durch eine aus den pMOS-Transistoren M5 und M7 sowie nMOS-Transistoren M6 und M8 gebildete Pufferschaltung verstärkt. Zur Aufrechterhaltung des hohen Pegels der Ausgangsknoten N1 und N2 wird eine Verriegelungsschaltung, bestehend aus zwei pMOS-Transistoren M9 und M10, bereitgestellt.

Das Source des nMOS-Transistors M1 ist an den Knoten N1 angeschlossen. Das Drain desselben empfängt das Signal XA und das Gate desselben empfängt das Signal XB. Das Source des nMOS-Transistors M2 ist an dem Knoten N2 angeschlossen, das Drain desselben empfängt das Signal XB und das Gate desselben empfängt das Komplementärsignal /XB des Signals XB. Definitionsgemäß ergibt sich die logische 0, wenn die Eingangs- und Ausgangssignale auf Massespannung Vss liegen, und die logische 1, wenn dieselben auf der Versorgungsspannung Vcc liegen. Wenn das Eingangssignal XB eine logische 1 ist, ist der nMOS-Transistor M1 leitend und der nMOS-Transistor M2 nicht leitend. Folglich besitzt der Ausgangsknoten N1 die gleiche Logik wie das Signal XA, so daß der Ausgangsknoten N1 eine logische 0 hat, wenn das Signal XA eine logische 0 ist. Wenn das Signal XA eine logische 1 ist, liegt am Knoten N1 die logische 1. Wenn das Eingangssignal XB eine logische 0 ist, ist der nMOS-Transistor M1 nicht leitend und der nMOS-Transistor M2 leitend. Folglich hat der Ausgangsknoten N1 die gleiche logische 0 wie das Signal XB.

Das Source des nMOS-Transistors M3 ist mit dem Knoten N2 verbunden, das Drain desselben empfängt das Signal /XB und das Gate desselben empfängt das Signal /XB. Das Source des nMOS-Transistors M4 ist mit dem Knoten N2 verbunden, das Drain desselben empfängt das Komplementärsignal /XA des Signals XA und das Gate desselben empfängt das Signal XB. Wenn das Eingangssignal XB eine logische 1 ist, ist der nMOS-Transistor M3 nicht leitend und der nMOS-Transistor M4 leitend. Folglich hat der Ausgangsknoten N2 eine entgegengesetzte Logik zum Signal XA, so daß der Ausgangsknoten N2 eine logische 1 hat, wenn XA eine logische 0 ist, und eine logische 0, wenn XA eine logische 1 ist.

Wenn das Eingangssignal XB eine logische 0 ist, ist der nMOS-Transistor M3 leitend und der nMOS-Transistor M4 nicht leitend. Folglich liegt am Ausgangsknoten N2 eine logische 1, die der des Signals XB entgegengesetzt ist.

Da die Signale Y und /Y durch die nMOS-Transistoren M1 und M4 durchgeschaltete Eingangssignale sind, hat sich ihre Treiberkompatibilität infolge der Widerstände der Transistoren verschlechtert. Unter der Annahme, daß die Schwellspannungen der nMOS-Transistoren M1 bis M4 Vt sind, werden die eine logische 1 darstellenden Ausgänge der genannten Transistoren um Vt niedriger als die Versorgungsspannung gemacht. Wenn deshalb das folgende bzw. Folgeschalttransistornetzwerk in Abhängigkeit der Signale Y und /Y betrieben wird, verschlechtert sich die Treiberfähigkeit des Ausgangssignals vom Schalttransistor weiter. Folglich verringert sich die Betriebsgeschwindigkeit in ungewohnter Weise und fehlerhafter Betrieb tritt ein. Dementsprechend wird das Signal Y durch einen CMOS-Inverter, bestehend aus dem pMOS-Transistor M5 und dem nMOS-Transistor M6, invertiert und verstärkt, während das Signal /Y durch einen CMOS-Inverter, bestehend aus dem pMOS-Transistor M7 und dem nMOS-Transistor M8, invertiert und verstärkt wird. Folglich erhält man ein AND-Ausgangssignal mit Treiberfähigkeit vom Ausgang OUT und ein NAND-Ausgangssignal mit Treiberfähigkeit vom Ausgang /OUT.

Da die eine logische 1 darstellenden Ausgänge von den Knoten N1 und N2 um Vt geringer sind als die Versorgungsspannung, verschlechtert sich die Treiberfähigkeit der nMOS-Transistoren M6 oder M7, die jeweils das Gate besitzen, welches das genannte Ausgangssignal empfängt, oder die Abschaltcharakteristik des pMOS-Transistors M5 oder M7 verschlechtert sich, die jeweils das Gate besitzen, das das genannte Ausgangssignal empfängt. Folglich kann die gewünschte Treiberfähigkeit manchmal nicht erreicht werden, oder der Leistungsverbrauch ist infolge eines Kurzschlußstroms wesentlich erhöht. Dementsprechend hält die Verriegelungsschaltung, bestehend aus einem pMOS-Transistor M9 mit einem an die Versorgungsspannung Vcc angeschlossenem Source, einem an dem Knoten N2 angeschlossenen Gate und einem an den Knoten N1 angeschlossenen Drain sowie einem pMOS-Transistor M10 mit einem an Vcc angeschlossenem Source, einem an den Knoten N1 angeschlossenen Gate und einem an den Knoten N2 angeschlossenen Drain, die Potentiale der Abschnitte der logischen 1 an den Knoten N1 und N2 auf Vcc.

Wie oben beschrieben worden ist, wird bei einer Gatterschaltung, bestehend aus der üblichen Schalttransistorlogik, ein Dualeingang-AND/NAND-Gatter mit Treiberfähigkeit durch die Pufferschaltung mit vier nMOS-Transistoren und zwei CMOS-Invertern, und der Verriegelungsschaltung mit zwei pMOS-Transistoren hergestellt.

Um das Logikgatter zu betreiben, während die Verläßlichkeit des Bauelements aufrechterhalten wird, und auch wenn die Versorgungsspannung Vcc verringert worden ist, um einen Leistungsverbrauch zu verhindern, muß die Schwellspannung des MOS-Transistors verringert werden. Wenn die Schwellspannung hoch ist, verschlechtert sich die Treiberfähigkeit des MOS-Transistors, was zu einer Herabsetzung der Operationsgeschwindigkeit führt. Wenn die Versorgungsspannung unter die Schwellspannung gesenkt wird, kann der MOS-Transistor nicht betrieben werden. Wenn jedoch die Schwellspannung verringert wird, verschlechtert sich die Abschaltcharakteristik des nicht leitenden Transistors. Insbesondere können die Transistoren mit den Gattern, an die jeweils eine logische 0 angelegt worden ist, nicht nichtleitend gemacht werden. Im genannten Fall besteht das Risiko, daß eine fehlerhafte Operation der Schaltung auftritt.

Wenn die Verdrahtungskapazität vernachlässigt wird, ergibt sich die Lastkapazität des Knotens N1 zur Summe der Gatekapazität des nMOS-Transistors M6, der Gatekapazität des pMOS-Transistors M5, der Drainkoppelkapazität des pMOS-Transistors M9 und der Gatekapazität des pMOS-Transistors M10. Die Lastkapazität des Knotens N2 ergibt sich dagegen zur Summe der Gatekapazität des nMOS-Transistors M8, der Gatekapazität des pMOS-Transistors M7, der Drainkoppelkapazität des pMOS-Transistors M10 und der Gatekapazität des pMOS-Transistors M9. Daher sind die Knoten N1 und N2 zum Ansteuern großer Kapazitäten notwendig. Folglich müssen die das Schalttransistornetzwerk bildenden nMOS-Transistoren M1 bis M4 und die die Verriegelungsschaltung bildenden Transistoren M9 und M10 jeweils Gates mit großer Breite besitzen.

Zum Betrieb der MOS-Transistoren in einem Zustand, in dem die Versorgungsspannung abgesenkt worden ist, muß die Schwellspannung erniedrigt werden. Wenn die Schwellspannung hoch ist, verschlechtert sich die Ansteuer- bzw. Treiberfähigkeit des MOS-Transistors. Folglich verringert sich die Betriebsgeschwindigkeit. Wenn die Versorgungsspannung geringer als die Schwellspannung ist, kann der MOS-Transistor nicht betrieben werden. Wenn jedoch die Schwellspannung verringert ist, verschlechtert sich die Abschaltcharakteristik des MOS-Transistors. Dies führt zur Tatsache, daß eine fehlerhafte Operation der Schaltung stattfindet. Da im genannten Fall der Verluststrom erhöht wird, wird der Leistungsverbrauch ungewollt erhöht.

Vor kurzem wurde die Erfindung einer Struktur vorgestellt, bei der eine Volumenregion des MOS-Transistors, der auf einem SOI-(Silicon On Insulator = Silizium auf Isolator-)Substrat gebildet ist, zur Absenkung der Schwellspannung, wenn der MOS-Transistor leitend ist, und zur Anhebung der Schwellspannung, wenn der gleiche nicht leitend ist, an eine Gateelektrode angeschlossen ist. 13 zeigt einen nMOS-Transistor M1 mit der genannten Struktur, der nicht Gegenstand dieser Anmeldung ist.

14 zeigt das Ergebnis, wenn die Spannung V_BS zwischen dem Volumen und dem Source des nMOS-Transistors M1, die Schwellspannung V_TN desselben und der Strom I_BS zwischen dem Volumen und dem Source bezüglich der Spannung V_GS zwischen dem Gate desselben und dem Source aufgetragen wird. Da das Gate und das Volumen miteinander verbunden sind, ist V_BS = V_GS. Da die Spannung des Volumens steigt, wenn V_GS angehoben worden ist, wird V_TN vermindert. Da das Volumen des nMOS-Transistors ein p-Typ-Halbleiter ist und das Source desselben ein n-Typ-Halbleiter ist, wird durch das Volumen und das Source ein pn-Übergang ausgebildet. Wenn V_GS über die Vorwärtsspannung V_F (etwa 0,7 V) angehoben wird, fließt ein Vorwärtsstrom I_BS. Daher fließt im Fall, daß eine integrierte Halbleiterschaltung mit einem MOS-Transistor vom Typ der genannten Struktur mit einer höheren Versorgungsspannung als V_F betrieben wird, ein Strom I_BS vom Volumen in das Source, ebenso wie der Strom, der vom Drain fließt, wenn V_GS höher als V_F gemacht wird. Im Fall, daß die genannte integrierte Halbleiterschaltung mit einer niedrigeren Versorgungsspannung als V_F betrieben wird, wird V_GS infolge des in der Schaltung erzeugten Rauschens oder externen Rauschens manchmal höher als V_F. Da der Stromverbrauch erhöht wird, wenn I_BS fließt, kann die Reduktion des Leistungsverbrauchs nicht wie gewünscht realisiert werden. Da ein Strom fließt, der für den Betrieb der Schaltung nicht notwendig ist, findet eine fehlerhafte Operation statt und Rauschen wird erzeugt. Daher vermindert sich die Verläßlichkeit der Schaltung.

Wenn die Spannung zwischen dem Volumen und dem Source vorwärts auf einen höheren Pegel als V_F verschoben wird, wird ein parasitärer Bipolartransistor betrieben, dessen Emitter, Basis und Kollektor das Drain, das Volumen bzw. das Source darstellen. Wenn die Drainspannung zu hoch ist, erfährt die Durchbruchspannung des nMOS-Transistors eine Verminderung, da die Stoßionisierung infolge der von dem Source in das Volumen injizierten Elektronen in der Nähe des Drains beschleunigt wird.

Wie oben beschrieben worden ist, zeigt die konventionelle Logikschaltung mit den MOS-Transistoren die folgenden Probleme:

(1) Transistoren werden in einer Anzahl benötigt, die dem Mehrfachen der Anzahl an Grundgattern entspricht, was zu einer Erhöhung der Chipkosten führt, wenn die Fläche des Bauelements vergrößert wird. Da der Leistungsverbrauch mit der Kapazität im Chip steigt, verschlechtert sich die Charakteristik des Bauelements infolge steigender Temperatur, steigen die Chipkosten infolge des Einsatzes eines Abschnitts zur Durchführung der Wärmeabstrahlung weiter an und sind die Einsatzmöglichkeiten beschränkt, da eine hohe elektrische Leistung notwendig ist.
(2) Wenn die Spannung erniedrigt wird, um die Zuverlässigkeit des Bauelements aufrechtzuerhalten, und wenn die Schwellspannung abgesenkt wird, um eine Ansprechgrenze der Schaltung zu erhalten, wird der Strom, der im Ruhemodus fließt, vergrößert. Folglich ergibt sich das Problem, daß die Reduktion des Leistungsverbrauchs nicht einfach erzielt werden kann. Ein anderes Problem ergibt sich dadurch, daß die Abschaltcharakteristik des MOS-Transistors vermindert wird und daher die Schaltung fehlerhaft arbeitet.
(3) Da die konventionelle Schalttransistorlogikschaltung einen CMOS-Inverter enthält, der als Pufferschaltung dient, wird die Ausgangslast des Schalttransistornetzwerks vergrößert, was daher eine Vergrößerung der Gatebreiten der das Schalttransistornetzwerk bildenden Transistoren und jener, die die Verriegelungsschaltung bilden, notwendig macht. Folglich ergeben sich die Probleme, daß die Vergrößerung der Bauelementfläche zu einer Erhöhung der Chipkosten führt, und daß der Leistungsverbrauch infolge der Vergrößerung der Kapazität vergrößert wird.
(4) Der nMOS-Transistor, bei dem das Gate und das Volumen bzw. der Körper miteinander verbunden sind, weist das Problem auf, daß ein großer Strom in einen Abschnitt zwischen dem Körper und das Source fließt, wenn die Gate-Source-Spannung die Vorwärtsspannung V_F des pn-Übergangs zwischen dem Körper und dem Source übersteigt, und daher der Leistungsverbrauch übermäßig ansteigt. Der pMOS-Transistor, bei dem das Gate und der Körper miteinander verbunden sind, weist das Problem auf, daß ein großer Strom zwischen dem Körper bzw. dem Volumen und dem Source fließt, wenn die Gate-Source-Spannung kleiner als –V_F gemacht wird, und der Leistungsverbrauch daher übermäßig erhöht wird. Was schlimmer ist, ist, daß der Bipolartransistor bestehend aus Source, Körper und Drain betrieben wird, und die Stoßionisierung in der Nähe des Drains beschleunigt wird. Dadurch ergibt sich das Problem, daß die Durchbruchspannung vermindert wird. Das genannte Problem ist für nMOS-Transistoren kritisch.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine verbesserte integrierte Halbleiterschaltungsvorrichtung bereitzustellen bei der eine verbesserte Steuerung des Potentials des Substrats erreicht werden kann.

Ein Vorteil der Halbleitervorrichtung ist, daß die Ansprechgrenze der Schaltung aufrechterhalten werden kann, auch wenn die Versorgungsspannung abgesenkt worden ist, und daß der Ruhestrom reduziert werden kann, um weiter an eine Hochgeschwindigkeitsoperation angepaßt zu werden.

Ein weiterer Vorteil der Halbleitervorrichtung ist, daß die Spannung abgesenkt werden kann, während sie eine hinreichend hohe Ansprechgrenze besitzt, ohne daß eine Absenkung der Schwellspannung notwendig wäre, und daß die Ausgangslast eines Schalttransistornetzwerks reduziert werden kann, ohne daß das Ansteuerverhalten verschlechtert wäre.

Ein weiterer Vorteil der Halbleitervorrichtuing ist, daß der Fluß eines elektrischen Körper-Source-Stroms verhindert werden kann, auch wenn im Fall eines nMOS-Transistors die Gate-Source-Spannung V_F übersteigt, und auch wenn im Fall eines pMOS-Transistors die Gate-Source-Spannung unter V_F fällt.

IEDM 94, S. 809 bis 812 zeigt einen Transistor gemäß 13 der Anmeldung.

Die Aufgabe wird durch eine Halbleitervorrichtung nach Anspruch 1 gelöst. Die Unteransprüche betreffen vorteilhafte Aspekte der Erfindung

Vorzugsweise wird Silizium zur Bildung des Halbleitersubstrats auf dem Isolierfilm eingesetzt. Insbesondere wird ein SOI-(Silicon On Insulation = Silizium auf Isolator-)Substrat eingesetzt.

Ein wesentlicher Teil der integrierten Halbleiterschaltungsvorrichtung gemäß der Erfindung ist die Bildung eines MOS-Transistors auf einem SOI-(Silicon On Insulator = Silizium auf Isolator-)Substrat, um das Substratpotential jedes MOS-Transistors zur Anpassung an den Betriebsmodus zu verändern. Folglich ist der MOS-Transistor auf einem SOI-Substrat oder dergleichen ausgebildet, so daß das/der Bu1k bzw. Volumen oder Körper (die Substratregion) des Transistors für jeden Transistor getrennt ist. Durch Anlegen eines dem Betriebszustand entsprechenden Potentials an jedes Bulk kann der Schwellstrom des Transistors gesteuert werden.

Die integrierte Halbleiterschaltungsvorrichtung der Erfindung erlaubt, daß die Schwellspannung vorher gesenkt wird, um das Stromansteuerverhalten zu verbessern, wenn der MOS-Transistor leitend gemacht wird. Daher kann die Schaltung mit hoher Geschwindigkeit betrieben werden. Da die Schwellspannung angehoben werden kann, wenn das Abschalten durchgeführt ist, kann der Ruhestrom reduziert werden. Selbst wenn daher die Versorgungsspannung gesenkt wird, kann ein Gesamtamplitudenbetrieb durchgeführt werden. Folglich kann eine hohe Geschwindigkeit und eine Schaltung mit geringem Stromverbrauch realisiert werden, während die Zuverlässigkeit eines sehr kleinen Bauelements mit einem Gate der Länge von 0,1 μm oder weniger aufrechterhalten werden kann. Vorzugsweise wird das Substrat auf einem Isolator ausgebildet.

Eine erste an das Gate des ersten nMOS-Transistors angeschlossene Verzögerungsschaltung zum Empfang des ersten Signals, um so ein drittes Signal an das Gate des ersten nMOS-Transistors zu übertragen, und eine zweite an das Gate des zweiten nMOS-Transistors angeschlossene Verzögerungsschaltung zum Empfang des zweiten Signals, um so ein viertes Signal an das Gate des zweiten nMOS-Transistors zu übertragen, sind zusätzlich vorhanden.

Der nMOS-Transistor und der pMOS-Transistor werden auf dem auf einem Isolierfilm gebildeten Halbleitersubstrat ausgebildet.

Die Halbleitersubstrate mit dem darauf gebildeten nMOS- und pMOS-Transistor sind elektrisch voneinander getrennt.

Die ersten und zweiten Eingangsschaltungen werden durch einen nMOS-Transistor oder eine Vielzahl von nMOS-Transistoren, die so parallel geschaltet sind, daß der dem Halbleitersubstrat entsprechende Substratbereich an das Gate eines oder mehrerer nMOS-Transistoren angeschlossen ist, gebildet.

Die ersten und zweiten Eingangsschaltungen werden durch einen nMOS-Transistor oder eine Vielzahl von nMOS-Transistoren gebildet, die so parallel geschaltet sind, daß eine Verzögerungsschaltung zwischen dem Gate des einen oder der mehreren nMOS-Transistoren und dem dem Halbleitersubstrat entsprechenden Substratbereich gebildet wird.

Die dem Halbleitersubstrat entsprechenden Substratbereiche mit den nMOS-Transistoren der ersten und zweiten Eingangsschaltungen sind elektrisch voneinander getrennt.

Die ersten und zweiten Eingangsschaltungen werden durch einen nMOS-Transistor oder einer Vielzahl in Serie geschalteter nMOS-Transistoren gebildet, bei dem/denen der dem Halbleitersubstrat entsprechende Substratbereich an ein Gate angeschlossen ist.

Die ersten und zweiten Eingangsschaltungen werden durch einen nMOS-Transistor oder eine Vielzahl an in Serie verbundenen nMOS-Transistoren gebildet, bei dem/denen eine Verzögerungsschaltung zwischen ein Gate und einen dem Halbleitersubstrat entsprechenden Substratbereich geschlossen ist.

Die ersten und zweiten Eingangsschaltungen werden durch einen nMOS-Transistor oder eine Vielzahl in Serie verbundener nMOS-Transistoren gebildet, bei dem/denen ein dem Halbleitersubstrat entsprechender Substratbereich an ein Gate angeschlossen ist.

Die ersten und zweiten Eingangsschaltungen werden durch einen nMOS-Transistor oder eine Vielzahl in Serie verbundener nMOS-Transistoren gebildet, bei denen eine Verzögerungsschaltung zwischen ein Gate und einen dem Halbleitersubstrat entsprechenden Substratbereich geschlossen ist.

Jeder MOS-Transistor ist auf einem Siliziumsubstrat auf einem Isolierfilm ausgebildet.

Ein dritter pMOS-Transistor mit einem an die Leistungsversorgungsklemme angeschlossenen Source, einem Gate und einem dem Halbleitersubstrat entsprechenden Substratbereich, die an den zweiten Ausgangsknoten angeschlossen sind, und einem Drain zum Empfang des dritten Signals; und ein vierter pMOS-Transistor mit einem an die Leistungsversorgungsklemme angeschlossenen Source, einem Gate und einem dem Halbleitersubstrat entsprechenden Substratbereich, die an den ersten Ausgangsknoten angeschlossen sind, und einem Drain zum Empfang des vierten Signals sind weiterhin vorhanden.

Die integrierte Halbleiterschaltungsvorrichtung gemäß der vierten Ausführungsform der vorliegenden Erfindung besitzt eine derartige Struktur, daß die für den Körper vorgesehene Begrenzerschaltung die Spannung des Körpers des nMOS-Transistors im Falle des nMOS-Transistors unterhalb eine vorbestimmte Spannung bringt und die gleiche im Falle des pMOS-Transistors über eine vorbestimmte Spannung bringt.

Wie oben beschrieben worden ist, wird gemäß der vierten Ausführungsform der vorliegenden Erfindung die übliche Charakteristik, die von der Struktur zu erhalten ist, bei der das Gate und der Körper direkt miteinander verbunden sind, verwendet. Darüber hinaus fließt, auch wenn die Gate-Source-Spannung des nMOS-Transistors V_F übersteigt, und auch wenn die Gate-Source-Spannung des pMOS-Transistors unterhalb von –V_F gehalten wird, kein Strom in den pn-Übergang, bestehend aus dem Körper und dem Source. Die Schaltung kann normal betrieben werden, auch wenn die Versorgungsspannung höher als V_F ist. Auch wenn die Versorgungsspannung niedriger als V_F ist, kann die Schaltung nicht ohne weiteres durch Änderung der Versorgungsspannung und durch Rauschen beeinflußt werden. Da der Bipolartransistor, bestehend aus Source, Körper und Drain, nicht in Betrieb ist, kann Stoßionisierung in der Nähe des Drains verhindert werden. Dadurch kann eine Verminderung der Durchbruchspannung verhindert werden.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:

1A und 1B jeweils ein herkömmliches Doppel- bzw. Dualeingang-NAND-Gatter und eine Wahrheitstabelle,

2A und 2B jeweils ein herkömmliches Dualeingang-NOR-Gatter und eine Wahrheitstabelle,

3A und 3B jeweils ein herkömmliches Dualeingang-AND-Gatter und eine Wahrheitstabelle,

4A und 4B jeweils ein herkömmliches Dualeingang-OR-Gatter und eine Wahrheitstabelle,

5A und 5B jeweils ein herkömmliches Dualeingang-EXOR-Gatter und eine Wahrheitstabelle,

6 ein Diagramm, das eine herkömmliche Pufferschaltung zeigt, die aus drei Invertern besteht,

7A und 7B Betriebswellenformgraphen zum Erläutern des Betriebs der in 6 gezeigten Pufferschaltung,

8 ein Diagramm, das ein herkömmliches Komplementärtyp-Logikgatter zeigt, welches MOS-Transistoren verwendet,

9A bis 9C Betriebswellenformgraphen zum Erläutern des Betriebs der in 8 dargestellten Schaltung,

10 ein Diagramm, das einen herkömmliche Inverter zeigt, die aus nMOS-Transistoren gebildet ist,

11A bis 11C Betriebswellenformgraphen zum Erläutern des Betriebs der in 10 dargestellten Schaltung,

12 ein Schaltungsdiagramm, das ein Dualeingang-AND/NAND-Gatter zeigt, das eine herkömmliche Paß-Transistorlogik verwendet,

13 ein Diagramm, das einen herkömmlichen nMOS-Transistor zeigt, bei welchem das Gate und der (Halbleiter-)Körper direkt miteinander verbunden sind,

14 einen Graph, der eine Gleichstromkennlinie der Halbleiterkörper-Source-Spannung, der Schwellwertspannung und des Halbleiterkörper-Sourcestromes abhängig von der Gate-Source-Spannung zeigt,

15A und 15B zeigen jeweils eine Draufsicht und einen Schnitt eines MOS-Transistors, der in der erfindungsgemäßen Halbleitervorrichtung verwendet werden kann;

16A und 16B zeigen jeweils eine Draufsicht und einen Schnitt eines weiteren MOS-Transistors, der in der erfindungsgemäßen Halbleitervorrichtung verwendet werden kann;

17A und 17B zeigen jeweils eine Draufsicht und einen Schnitt eines weiteren MOS-Transistors, der in der erfindungsgemäßen Halbleitervorrichtung verwendet werden kann;

18 zeigt ein Schaltungsdiagramm einer Eingangsschaltung, die nicht Gegenstand der Erfindung ist, aber zur Erläuterung des Hintergrunds der Erfindung dient;

19A bis 19C zeigen zugehörige Signalverläufe;

20 zeigt ein Diagramm entsprechend 18, in dem eine erfindungsgemäße Schaltung dargestellt ist;

21A bis 21C zeigen Schaltungsdiagramme, die nicht Gegenstand der Erfindung sind, aber zu deren Verständnis beitragen;

22 zeigt ein Schaltungsdiagramm, das mit der erfindungsgemäßen Halbleitervorrichtung ausgestaltet werden kann;

23A bis 23C zeigen zugehörige Signalverläufe; 24 zeigt ein ähnliches Schaltungsdiagramm wie 22;

25A bis 25C zeigen erfindungsgemäße Halbleitervorrichtungen in jeweiligen Schaltungen;

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nunmehr anhand der Zeichnungen beschrieben.
Erstes Beispiel
Die 15A und 15B zeigen einen nMOS-Transistor zum Bilden einer Logikschaltung und weisen einen auf einem SOI-Substrat gebildeten Körperkontakt auf. 15A ist eine Draufsicht, und 15B ist ein Schnitt längs einer Linie 15B-15B in 15A.
Der nMOS-Transistor gemäß diesem Beispiel umfaßt einen auf einem Substrat 1 gebildeten Siliziumoxidfilm 2, einen Elementbereich (Körper) 3, der eine Siliziumschicht (Körper) ist, die das Halbleitersubstrat bildet und die aus einer p-Typ-Diffusionsschicht erzeugt ist, und einen Isolationsbereich 4. Obwohl die Isolation in der in den 15A und 15B gezeigten Struktur durch LOCOS-(Lokale Oxidations-)Isolation ausgeführt ist, kann eine STI bzw. flache Grabenisolation angewandt werden. Darüber hinaus sind ein Source- und Drainbereich 5, die durch eine n-Typ-Diffusionsschicht gebildet sind, und ein Gate 6 vorgesehen. Zusätzlich gibt es eine Elektrode 7 zum Anlegen eines Eingangssignales XA an das Gate 6, eine Elektrode 8 zum Einspeisen eines Eingangssignales XB in den Körper 3, einen Kontakt 9 zum Aufbauen der direkten Verbindung zwischen der Elektrode 8 und dem Körper 3 und einen p-Typ-Diffusionsschichtbereich mit einer hohen Störstellen- bzw. Fremdstoffdichte zum Verringern des Kontaktwiderstandes.
Obwohl der nMOS-Transistor beschrieben wurde, wird ein pMOS-Transistor in ähnlicher Weise erzeugt werden, indem der Typ der Dichte der Fremdstoffe in der Diffusionsschicht verändert wird.
Zweites Beispiel
Die 16A und 16B zeigen einen nMOS-Transistor, der eine Logikschaltung bildet und zwei Gates, gebildet auf einem SOI-Substrat, hat. 16A ist eine Draufsicht, und 16B ist ein Schnitt längs einer Linie 16B-16B in 16A. Die gleichen Bauteile wie die in 15 gezeigten haben die gleichen Bezugszeichen.
Ein erstes Gate 6 ist auf dem Oberteil des Transistors gebildet. Ein zweites Gate 11 ist in einem Siliziumoxidfilm 2 in dem unteren Teil des Transistors gebildet. Eine Elektrode 7 zum Einspeisen eines Eingangssignales XA zu dem ersten Gate 6 und eine Elektrode 12 zum Einspeisen des Eingangssignales XB zu dem zweiten Gate 11 sind vorgesehen. Ähnlich zu dem ersten Ausführungsbeispiel kann ein pMOS-Transistor gebildet werden, indem der Typ der Dichte der Fremdstoffe in der Diffusionsschicht verändert wird.
Drittes Beispiel
Die 17A und 17B zeigen einen nMOS-Transistor zum Bilden einer Logikschaltung und weisen zwei Gates auf, die auf einem SOI-Substrat gebildet sind. 17A ist eine Draufsicht, und 17B ist ein Schnitt längs einer Linie 17B-17B in 17A. Die gleichen Bauteile wie die in 15A und 15B gezeigten Bauteile sind mit den gleichen Bezugszeichen versehen.
Ein Isolationsbereich 4 ist durch STI gebildet. Ein erstes Gate ist in dem oberen Teil des Transistors gebildet, während ein zweites Gate 13 auf der Seitenwand des Transistors in dem Isolationsbereich 4 gebildet ist. Darüber hinaus sind eine Elektrode 7 zum Einspeisen eines Eingangssignales XA in das erste Gate 6 und eine Elektrode 14 zum Einspeisen eines Eingangssignales XB in das zweite Gate 13 vorgesehen. Auch in diesem Fall kann ein pMOS-Transistor gebildet werden, indem der Typ der Dichte der Fremdstoffe in der Diffusionsschicht, ähnlich dem ersten Ausführungsbeispiel, verändert wird.
Die Struktur des Logik-Gatters, das die nMOS-Transistoren und pMOS-Transistoren gemäß dem ersten Ausführungsbeispiel verwendet, wird nunmehr erläutert. Ein ähnliches Logik-Gatter kann gebildet werden, indem die nMOS-Transistoren und die pMOS-Transistoren gemäß dem zweiten oder dritten Ausführungsbeispiel verwendet werden.
18 ist ein Schaltungsdiagramm, das ein komplementäres Logikgatter zeigt, das erfindungsgemäß ausgestaltet werden kann. Allerdings ist in dieser Fig. keine Verzögerungsschaltung dargestellt.
Symbole M3 und M4 stellen nMOS-Transistoren dar, in die komplementäre Signale IN und /IN eingestellt sind, wobei die Sources gemeinsam mit dem Masseanschluß (Vss) verbunden sind und komplementäre Signale OUT und /OUT zu den Drains übertragen sind. Symbole M1 und M2 stellen pMOS-Transistoren dar, die mit OUT und /OUT kreuzverbunden sind, wobei die Sources gemeinsam an den Versorgungsanschluß (Vcc) angeschlossen und die Drains jeweils mit OUT und /OUT verbunden sind.
Die obige Grundstruktur ist die gleiche wie diejenige der herkömmlichen, in 8 gezeigten Struktur. In diesem Ausführungsbeispiel wird das an den Block jedes Transistors anzulegende Potential verändert. Insbesondere sind die MOS-Transistoren M1 bis M4 auf einem SOI-Substrat mittels der üblichen SOI-Technik gebildet, und alle Blockbereiche sind getrennt voneinander. Die Blöcke von M1 und M3 sind mit den Eingangsanschlüssen verbunden, in die das Signal IN gespeist ist, während M2 und M4 mit Eingangsanschlüssen verbunden sind, denen das Signal /IN zugeführt ist.
Anhand der 19A bis 19C wird der Betrieb diesen komplementären Logikgatters beschrieben. Die Signale IN und /IN sind komplementäre Signale mit einer Amplitude zwischen der Versorgungsspannung Vcc und der Gatespannung Vss. Die Versorgungsspannung Vcc ist auf 0,5 V eingestellt, und die Gatespannung Vss ist auf 0 V eingestellt.
Da IN durch 0,5 V gegeben ist und /IN 0 V in einer Zeitdauer von t0 bis t1 beträgt, macht der Substratvorspannungseffekt die Schwellwertspannung VtnL des MOS-Transistors M3 niedriger als den Absolutwert VtnH der Schwellwertspannung des nMOS-Transistors M4. Wenn VtnL auf 0,1 V und VtnH auf 0,5 V eingestellt sind, wird der Transistor M3 eingeschaltet, und der Transistor M4 wird ausgeschaltet, und der Unterschwellwertstrom fließt im wesentlichen nicht im Transistor M4.
Andererseits ist der Absolutwert VtpH der Schwellwertspannung des pMOS-Transistors M1 größer als der Absolutwert VtpL der Schwellwertspannung des pMOS-Tran
Durch Anheben der Schwellwertspannung des MOS-Transistors, der ausgeschaltet ist, kann der Bereitschaftsstrom reduziert werden. Somit kann eine Schaltung mit hoher Geschwindigkeit und niedrigem Stromverbrauch realisiert werden.
20 zeigt eine Abwandlung der Schaltung aus 18, bei der eine Verzögerungsschaltung 70 zwischen die Eingangssignale IN und /IN und das Substrat eingefügt ist, um die Betriebssteuerung zwischen dem Gate und dem Substratpotential zu verschieben. In dem vorangehenden Fall sind die Eingangssignale IN und /IN durch die Verzögerungsschaltung 70 um eine Verzögerungszeit τ verzögert und jeweils zu den MOS-Transistoren M3 und M4 gespeist. Als ein Ergebnis wird das Substratpotential jeder der MOS-Transistoren M1, M2, M3 und M4 gesteuert, bevor der MOS-Transistor M3 und M4 betrieben wird.
Beispiele einer Eingangsschaltungen 30 und 40 sind in den 21A bis 21C gezeigt. Diese Schaltung ist nicht Gegenstand der Erfindung.
21A zeigt eine Einzeleingangsschaltung, die durch einen nMOS-Transistor M5 gebildet ist. Der Block des Transistors M5 ist mit dem Gate verbunden, das ein Eingang ist, so daß die Schwellwertspannung zu der Zeit des Abschaltens auf VtnH gesteuert ist und zu der Zeit des Einschaltens auf VtnL gesteuert ist.
21C zeigt ein Beispiel, bei dem zwei nMOS-Transistoren M8 und M9 parallel verbunden sind, so daß eine Dualeingang-OR-Schaltung strukturiert wird. Auch in diesem Fall sind die Blöcke der Transistoren M8 und M9 mit den jeweiligen Gates verbunden, um die Schwellwertspannung zu der Zeit des Abschaltens auf VtnH und zu der Zeit des Einschaltens auf VtnL zu steuern.
Obwohl Einzeleingang- und Dualeingang-Strukturen beschrieben wurden, kann die Schwellwertspannung einer Schaltung, die strukturiert ist, indem die vorangehenden Anordnungen kombiniert sind, gesteuert werden, indem die Blöcke der jeweiligen Gates verbunden sind.
22 ist ein Schaltungsdiagramm, das eine Logikgatterschaltung gemäß einem weiteren Beispiel zeigt. Die MOS-Transistoren sind auf einem SOI-Substrat gebildet, indem die übliche SOI-Technik verwendet wird. Daher sind alle Blockbereiche der jeweiligen Transistoren voneinander getrennt.
Das Gate eines nMOS-Transistors M3 vom Verarmungstyp ist mit einem Versorgungsanschluß (Vcc) verbunden, und der Block liegt an einem Knoten A, was die Source ist. Das Gate eines nMOS-Transistors M4 ist mit der Versorgungsspannung Vcc beaufschlagt, und der Block desselben ist mit dem Knoten A verbunden. Zwischen der Source (dem Knoten A) und dem Masseanschluß (Vss) des Transistors M3 ist eine erste Eingangsschaltung 50 eingefügt, um eine Vielzahl von Signalen IN (1, 2, ..., n) zu empfangen. In ähnlicher Weise ist eine zweite Eingangsschaltung 60 zum Empfangen des vorangehenden Signales IN zwischen die Source und Vss des Transistors M4 eingefügt.
Die Eingangsschaltungen 50 und 60 sind so strukturiert, wie dies in den 21A bis 21C gezeigt ist. 21A zeigt einen Fall, in welchem n = 1 vorliegt, wobei der Block des MOS-Transistors M5 mit dem Gate verbunden ist. 21B zeigt eine Struktur, in welcher zwei MOS-Transistoren M6 und M7 in Reihe verbunden sind, so daß eine Dualeingang-AND-Schaltung strukturiert wird, wobei der Block des Transistors M6 mit dem Gate des Transistors M6 und der Block des Transistors M7 mit dem Gate des Transistors M7 verbunden sind. 21C zeigt eine Struktur, in welcher zwei MOS-Transistoren M8 und M9 parallel verbunden sind, so daß eine Dualeingang-OR-Schaltung gebildet wird. Der Block des Transistors M8 ist mit dem Gate des Transistors M8 verbunden, und der Block des Transistors M9 ist mit dem Gate des Transistors M9 verbunden. Obwohl die Eingangsschaltungen 50 und 60 die gleiche Struktur haben, können die Gatebreiten der Transistoren voneinander verschieden sein.
Das in 22 gezeigte Logikgatter wird in der gleichen Weise betrieben, wenn das in 21A gezeigte Einganassignal IN1 auf einem hohen Pegel ist, wenn die in 21B gezeigten Eingangssignale IN1 und IN2 beide auf einem hohen Pegel sind, und wenn wenigstens eines der in 21C gezeigten Eingangssignale IN1 oder IN2 auf einem hohen Pegel ist. Wenn das in 21A gezeigte Eingangssignal IN1 auf einem niedrigen Pegel ist, wenn wenigstens eines der in 21B gezeigten Eingangssignale IN1 oder IN2 auf einem niedrigen Pegel ist und wenn beide in 21C gezeigten Eingangssignale IN1, IN2 auf einem niedrigen Pegel sind, wird das in 22 gezeigte Logikgatter in der gleichen Weise betrieben.
Anhand der in den 23A bis 23C gezeigten Zeitsteuerdiagramme wird der Betrieb des in 22 dargestellten Logikgatters erläutert. Die Versorgungsspannung Vcc ist in dem vorangehenden Fall auf 0,5 V eingestellt, und die Gatespannung Vss ist auf 0 V eingestellt. Darüber hinaus haben die Eingangsschaltungen 50 und 60 Strukturen, wie diese in 21A dargestellt sind.
Da das Eingangssignal IN 0,5 V in einer Zeitdauer von t0 bis t1 beträgt, wird eine 0,5 V-Vorwärtsvorspannung zwischen dem Körper und der Source des MOS-Transistors M5 der Eingangsschaltung 50 bewirkt, so daß die Schwellwertspannung im Vergleich mit dem Fall abgesenkt wird, in welchem die Spannung zwischen dem Block und der Source 0 V beträgt. Die Schwellwertspannung zu dieser Zeit wird zu 0 V gemacht. Die Spannung zwischen dem Block und der Source des Transistors M3 vom Verarmungstyp beträgt immer 0 V, und die Schwellwertspannung wird zu dieser Zeit zu 0 V gemacht. Der MOS-Transistor M5 ist in einem Zustand, in welchem er eingeschaltet ist, und auch der MOS-Transistor M3 ist in einem Zustand, in dem er eingeschaltet ist. In einem Fall, in welchem das Stromansteuervermögen des Transistors M5 beträchtlich größer als dasjenige des Transistors M3 ist, beträgt der Knoten A im wesentlichen Vss.
Da der MOS-Transistor M5 der Eingangsschaltung 60 in einem Zustand ist, in dem er eingeschaltet ist, nimmt der Ausgang OUT die Spannung Vss an. Zu dieser Zeit ist die Spannung zwischen dem Block und der Source 0 V ähnlich zu derjenigen des Transistors M3. Die Schwellwertspannung zu dieser Zeit ist zu Vcc gemacht. Somit ist der Transistor M4 vollständig abgeschaltet, und es fließt im wesentlichen kein Unterschwellwertstrom.
Wenn der Übergang des Signales IN von Vcc nach Vss in einer Zeitdauer von t1 zu t2 bewirkt wurde, wird die Spannung zwischen dem Block und der Source des Transistors M5 zu 0 V gemacht. Daher wird die Schwellwertspannung auf 0,5 V angehoben. Als ein Ergebnis wird der Transistor M5 vollständig abgeschaltet. Zu dieser Zeit wird der Knoten A durch den Transistor M3 geladen, so daß das Potential des Knotens A angehoben wird. Als ein Ergebnis wird die Spannung zwischen dem Block und der Source des Transistors M4 vorwärts vorgespannt, so daß die Schwellwertspannung des Transistors M4 abgesenkt wird. Somit wird der Transistor M4 in einen Zustand gebracht, in dem er eingeschaltet ist. Als ein Ergebnis wird der Ausgang OUT im wesentlichen zu Vcc geladen.
In einem Bereitschaftsmodus von einer Zeit t2 zu einer Zeit t3 fließt kein Bereitschaftsstrom, da der Transistor M5 vollständig abgeschaltet ist.
In einer Zeitdauer von t3 bis t4 tritt ein Übergang von IN von Vss nach Vcc ein, so daß der Transistor M5 eingeschaltet wird. Daher fließt ein Strom, so daß der Knoten A und der Ausgang OUT zu Vss gemacht sind.
Das Logikgatter gemäß diesem Ausführungsbeispiel hat eine derartige Struktur, daß der Transistor M3 vom Verarmungstyp immer eingeschaltet ist, und die Gatebreite des Transistors M3 ist beträchtlich kleiner als diejenige des Transistors M4 und des Transistors M5, so daß der Bereitschaftsstrom reduziert ist. Selbst wenn die Lastkapazität vergrößert ist, braucht die Gatebreite des Transistors M3 nicht vergrößert zu werden.
Obwohl eine Dualeingangsstruktur anhand der 21B und 21C beschrieben wurde, kann die vorliegende Erfindung wirksam auf eine Mehreingang-AND- oder -OR-Schaltung mit drei oder mehr Eingängen oder auf eine Struktur angewandt werden, die durch Kombinieren der obigen Anordnungen gebildet ist.
24 ist ein Schaltungsdiagramm gemäß einem weiteren Beispiel, das erfindungsgemäß ausgestaltet werden kann. 25 ist ein Schaltungsdiagramm, das erfindungsgemäß ausgestaltet ist.
Als erfindungsgemäße Abwandlung der Eingangsschaltungen gemäß den gezeigten Beispielen, die in den 21A bis 21C gezeigt sind, kann eine Struktur, wie diese in den 25A bis 25C gezeigt ist, verwendet werden, wobei eine Verzögerungsschaltung 70 zwischen den Eingang und das Substrat des nMOS-Transistors eingefügt ist, der die Eingangsschaltungen 1 und 2 bildet.
In der 25A ist das Eingangssignal IN1 durch die Verzögerungsschaltung 70 um eine Verzögerungszeit t verzögert und zu dem MOS-Transistor M5 gespeist. Als ein Ergebnis kann das Substratpotential gesteuert werden, bevor der Transistor M5 betrieben wird. In der in 25B gezeigten Struktur sind die Eingangssignale IN1 und IN2 durch die Verzögerungsschaltung 70 um eine Verzögerungszeit t verzögert und jeweils zu den MOS-Transistoren M6 und M7 gespeist. Als ein Ergebnis wird das Substratpotential von jedem der Transistoren M6 und M7 gesteuert, bevor die Transistoren M6 und M7 betrieben werden. In der in 25C gezeigten Struktur sind die Eingangssignale IN1 und IN2 durch die Verzögerungsschaltung 70 jeweils zu den MOS-Transistoren M8 und M9 gespeist. Als ein Ergebnis können die Substratpotentiale der Transistoren M6 und M7 gesteuert werden, bevor die Transistoren M6 und M7 betrieben werden.

Claims

Integrierte Halbleitervorrichtung mit: einem Halbleitersubstrat (1) mit einem Substratbereich (3), der ausgestaltet ist, um ein erstes Signal (IN) zu empfangen; einer Source (5) und einem Drain (5), die in dem Halbleitersubstrat (3) ausgebildet sind; einem Gate-Isolierfilm, der auf dem Halbleitersubstrat (3) zwischen der Source (5) und dem Drain (5) ausgebildet ist; einer Gate-Elektrode (6, 11), die auf dem Gate-Isolierfilm ausgebildet und mit einem Anschluss (7) verbunden ist; einer Verzögerungsschaltung (70), die zum Empfang eines zweiten Signals (IN/IN) ausgestaltet ist und ein verzögertes Signal an die Gate-Elektrode (6, 11) anlegt, wobei das zweite Signal gleich dem ersten Signal ist.
Integrierte Halbleitervorrichtung gemäß Anspruch 1, die weiterhin enthält: eine zweite Gate-Elektrode (11), die in dem unteren Abschnitt des Halbleitersubstrats ausgebildet ist, wobei die erste Gate-Elektrode im oberen Abschnitt des Halbleitersubstrats ausgebildet ist, und wobei das zweite Signal an der zweiten Gate-Elektrode anliegt.
Integrierte Halbleitervorrichtung gemäß Anspruch 1, die weiterhin enthält: eine zweite Gate-Elektrode (13), die im Seitenabschnitt des Halbleitersubstrats ausgebildet ist, wobei die erste Gate-Elektrode im oberen Abschnitt des Halbleitersubstrats ausgebildet ist, und wobei das zweite Signal an der zweiten Gate-Elektrode anliegt.
Integrierte Halbleitervorrichtung gemäß einem der Ansprüche 1, 2 oder 3, die einen MOS-Transistor und zusätzlich ein Widerstandselement (15) oder einen weiteren MOS-Transistor enthält, so dass eine Logikschaltung gebildet wird.
Integrierte Halbleitervorrichtung gemäß Anspruch 4, bei der die Logikschaltung ein OR-, ein NOR-, ein AND-, ein NAND-, ein EXOR- oder ein EXNOR-Gatter ist.
Integrierte Halbleitervorrichtung nach Anspruch 1, bei der die Source (5) oder das Drain (5) mit dem Drain bzw. der Source eines zweiten MOS-Transistors (M7) verbunden ist, an dessen Halbleitersubstrat ein drittes Signal (IN2) angelegt wird, und dessen Gate mit einer Verzögerungsschaltung verbunden ist, die das dritte Signal empfängt und ein verzögertes Signal an die Gate-Elektrode des zweiten Transistors (M7) ausgibt.
Integrierte Halbleitervorrichtung nach Anspruch 1, bei der die Source (5) des Halbleitersubstrats (3) mit der Source eines zweiten MOS-Transistors (M9) verbunden ist, bei der das Drain (5) des Halbleitersubstrats (3) mit dem Drain dieses zweiten MOS-Transistors (M9) verbunden ist, und wobei der zweite MOS-Transistor (M9) an seinem Halbleitersubstrat ein drittes Signal (IN2) empfängt, und wobei die Gate-Elektrode des zweiten MOS-Transistors (M9) mit einer Verzögerungsschaltung verbunden ist, die das dritte Signal (IN2) empfängt und als verzögertes Signal an die Gate-Elektrode des zweiten MOS-Transistors (M9) ausgibt.