JP2577093B2 - マルチゲート型ｍｏｓ トランジスタ構造を具備した半導体素子のセルフアライメントイオン注入方法 - Google Patents
マルチゲート型ｍｏｓ トランジスタ構造を具備した半導体素子のセルフアライメントイオン注入方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体素子の製造方法に係わるもので、時
にマルチゲートマスクROM（Multi−GateMask ROM;MUGRO
M）の製造工程上のミスアライメントの問題点を解決す
るための新たなセルフアライメントイオン注入方法に係
わるものである。
にマルチゲートマスクROM（Multi−GateMask ROM;MUGRO
M）の製造工程上のミスアライメントの問題点を解決す
るための新たなセルフアライメントイオン注入方法に係
わるものである。
最近、半導体製造技術の発達とメモリ素子の応用分野
が拡張されて行くことにより、大容量のメモリ素子の開
発が促進されている。特に、回路構成が簡単なメモリセ
ル構造が特別な工程を必要にしないマスクROMの大容量
化が一番早く進行している。
が拡張されて行くことにより、大容量のメモリ素子の開
発が促進されている。特に、回路構成が簡単なメモリセ
ル構造が特別な工程を必要にしないマスクROMの大容量
化が一番早く進行している。
マスクROMは集積度の向上のためのメモリセル構造に
より各種の方式、例えばコンタクトマスク方式、拡散層
マスク方式、NAN型イオン注入方式及びマルチゲート方
式等が提案されて実用化されている。
より各種の方式、例えばコンタクトマスク方式、拡散層
マスク方式、NAN型イオン注入方式及びマルチゲート方
式等が提案されて実用化されている。
マルチゲート方式のROM（以下、MUGROMと称する）
は、電荷結合素子（Charge Coupled Device;CCD）の構
造を備えたマルチゲートMOSトランジスタ構造にメモリ
セルアレイを構成している（“４メガビットフルウェー
ハーROM",1980年IE3国際固体回路会議,pp,150−151）。
は、電荷結合素子（Charge Coupled Device;CCD）の構
造を備えたマルチゲートMOSトランジスタ構造にメモリ
セルアレイを構成している（“４メガビットフルウェー
ハーROM",1980年IE3国際固体回路会議,pp,150−151）。
第１図には、MUGROMセルアレイの構造を図示した平面
図、第２図には第１図のMUGROMセルアレイのトランジス
タ等価回路図が示してある。MUGROMセルアレイはドレイ
ン領域１とソース領域２との間にあるチャンネル領域上
にダブル多結晶シリコンゲート工程で形成される複数の
ゲート電極を有する。上記ドレイン領域１には、金属コ
ンタクトホール３を通じてビットラインＢが連結され、
上記ソース領域２は共通ソースラインCSに接続される。
上記ゲート電極はワードラインＷに接続される第３図
は、第１図のＡ−Ａ線の断面図である。第１図の斜線部
分Ｃはゲート電極の下にあるチャンネル領域にサブスト
レートと反対型の不純物、例えばＰ型サブストレートで
あると、Ｎ型不純物を注入させた部分である。したがっ
て、イオンが注入された部分はチャンネル空乏形トラン
ジスタ（第２図のM1,M3,M6）となり、それ以外の部分は
チャンネル増加型トランジスタ（第２図のM2,M4,M5）で
維持される。
図、第２図には第１図のMUGROMセルアレイのトランジス
タ等価回路図が示してある。MUGROMセルアレイはドレイ
ン領域１とソース領域２との間にあるチャンネル領域上
にダブル多結晶シリコンゲート工程で形成される複数の
ゲート電極を有する。上記ドレイン領域１には、金属コ
ンタクトホール３を通じてビットラインＢが連結され、
上記ソース領域２は共通ソースラインCSに接続される。
上記ゲート電極はワードラインＷに接続される第３図
は、第１図のＡ−Ａ線の断面図である。第１図の斜線部
分Ｃはゲート電極の下にあるチャンネル領域にサブスト
レートと反対型の不純物、例えばＰ型サブストレートで
あると、Ｎ型不純物を注入させた部分である。したがっ
て、イオンが注入された部分はチャンネル空乏形トラン
ジスタ（第２図のM1,M3,M6）となり、それ以外の部分は
チャンネル増加型トランジスタ（第２図のM2,M4,M5）で
維持される。
上記チャンネル空乏型トランジスタとチャンネル増加
型トランジスタはしきい電圧の差異で各々情報「１」と
「０」に対応する。このようなMUGROMの製造工程を第４
図を参照して見ると、次のようである。
型トランジスタはしきい電圧の差異で各々情報「１」と
「０」に対応する。このようなMUGROMの製造工程を第４
図を参照して見ると、次のようである。
第４図ａにおいては、フィールド酸化膜層を成長させ
てアクティブ領域が定義され、このアクティブ領域にし
きい電圧調節のためのＰ型不純物を注入させた工程が完
了されたＰ型シリコンサブストレート10上に第一セルイ
オン注入マスク11を用いて砒素（As）のようなＮ型不純
物を予め定められた第一チャンネル領域部位20に注入す
る工程を表す。
てアクティブ領域が定義され、このアクティブ領域にし
きい電圧調節のためのＰ型不純物を注入させた工程が完
了されたＰ型シリコンサブストレート10上に第一セルイ
オン注入マスク11を用いて砒素（As）のようなＮ型不純
物を予め定められた第一チャンネル領域部位20に注入す
る工程を表す。
第４図ｂにおいては、上記第一セルイオン注入工程が
完了した後に第一ゲート酸化膜12を成長させ、第一多結
晶シリコン層を付着させ、第一ゲートマスクを用いてエ
ッチング工程を通じて第一ゲート電極層13を形成した以
後に、第二セルイオン注入マスク14を適用してＮ型不純
物を予め定められた第二チャンネル領域部位20bにイオ
ン注入する工程を表す。
完了した後に第一ゲート酸化膜12を成長させ、第一多結
晶シリコン層を付着させ、第一ゲートマスクを用いてエ
ッチング工程を通じて第一ゲート電極層13を形成した以
後に、第二セルイオン注入マスク14を適用してＮ型不純
物を予め定められた第二チャンネル領域部位20bにイオ
ン注入する工程を表す。
第４図ｃにおいては、上記第二セルイオン注入工程が
完了した後に第二イオン注入マスク14であるフォトレジ
ストを除去し、その上に第二ゲート酸化膜15を成長さ
せ、第二多結晶シリコン層を付着させ、第二ゲートマス
クを用いてエッチング工程を通じて第二電極層16を形成
して工程を表す。
完了した後に第二イオン注入マスク14であるフォトレジ
ストを除去し、その上に第二ゲート酸化膜15を成長さ
せ、第二多結晶シリコン層を付着させ、第二ゲートマス
クを用いてエッチング工程を通じて第二電極層16を形成
して工程を表す。
第４図ｄにおいては、上記第二ゲート電極層16上に第
一及び第二中間絶縁膜17,18を順次被せ、金属配線工程
を完了した状態を表す。
一及び第二中間絶縁膜17,18を順次被せ、金属配線工程
を完了した状態を表す。
上述した従来のMUGROM製造方法においては、第一セル
イオン注入工程以後に第一多結晶シリコンゲート電極層
13を形成するため、第一セルイオン注入領域20aに第一
多結晶シリコンゲート電極層13cがミスアライメントさ
れる場合が発生する。したがって、このようなミスアラ
イメントが生じることを考慮して、セルイオン注入マス
クを実際のセルチャンネル領域より大きく作る必要があ
るので、セルのチャンネルの長さを短くすることに限界
がある。また、大きなミスアライメントが発生した場合
にはセルアレイ構成でビットライン全体が動作しない短
所があった。これは生産歩留まりを低下させる要因とし
て作用する。セルの集積度を高めることによりセル面積
が減少し、これに比例してミスアライメントの許容度が
セル面積に対して相対的に増加する。
イオン注入工程以後に第一多結晶シリコンゲート電極層
13を形成するため、第一セルイオン注入領域20aに第一
多結晶シリコンゲート電極層13cがミスアライメントさ
れる場合が発生する。したがって、このようなミスアラ
イメントが生じることを考慮して、セルイオン注入マス
クを実際のセルチャンネル領域より大きく作る必要があ
るので、セルのチャンネルの長さを短くすることに限界
がある。また、大きなミスアライメントが発生した場合
にはセルアレイ構成でビットライン全体が動作しない短
所があった。これは生産歩留まりを低下させる要因とし
て作用する。セルの集積度を高めることによりセル面積
が減少し、これに比例してミスアライメントの許容度が
セル面積に対して相対的に増加する。
従って、セル面積を必要以上に大きくする必要がある
ので、メモリセルの高集積度を低下させ、ROMの大容量
化を妨害する要因になっている。
ので、メモリセルの高集積度を低下させ、ROMの大容量
化を妨害する要因になっている。
次に、これらの欠点を解決したMUGROMのセルフアライ
メント注入方法について第５図により説明する。
メント注入方法について第５図により説明する。
第５図（ａ−ｄ）は、本発明による一実施例のMUGROM
のセルイオン注入工程の順序を表した図面である。
のセルイオン注入工程の順序を表した図面である。
第５図（ａ）においては、Ｐ型シリコンサブストレー
ト10のセル分離領域にフィールドしきい電圧調節のため
の不純物を注入させた後に、フィールド酸化膜層を熱成
長させてアクティブ領域を定める。その後、第一ゲート
酸化膜12を成長させ、この第一ゲート酸化膜12の成長前
又は後にアクティブ領域のしきい電圧を0.7Vに調節する
ためにＰ型不純物を注入する工程を表す。
ト10のセル分離領域にフィールドしきい電圧調節のため
の不純物を注入させた後に、フィールド酸化膜層を熱成
長させてアクティブ領域を定める。その後、第一ゲート
酸化膜12を成長させ、この第一ゲート酸化膜12の成長前
又は後にアクティブ領域のしきい電圧を0.7Vに調節する
ためにＰ型不純物を注入する工程を表す。
第５図（ｂ）においては、上記工程の完了後に第一多
結晶シリコン層を付着させ、第一ゲートマスクを用いて
第一多結晶シリコン層をエッチングして第一ゲートの第
一〜第三電極層13a,b,cを形成する。その後、第一セル
イオン注入マスク11を用いて、予め定められた第二チャ
ンネル領域20bにＮ型不純物をイオン注入する。
結晶シリコン層を付着させ、第一ゲートマスクを用いて
第一多結晶シリコン層をエッチングして第一ゲートの第
一〜第三電極層13a,b,cを形成する。その後、第一セル
イオン注入マスク11を用いて、予め定められた第二チャ
ンネル領域20bにＮ型不純物をイオン注入する。
第５図（ｃ）においては、上記第一セルイオン注入マ
スク11を除去し、第二ゲート酸化膜15を成長させた後、
第二多結晶シリコン層を付着させる。そして、第二ゲー
トマスクを用いて第二多結晶シリコン層をエッチングし
て第二ゲートの第一〜第三電極層16a,b,cを残す。ここ
で、第二ゲートの各電極層16a,b,cは、第一ゲートの各
電極層13a,b,c間に形成され、第二ゲートの各電極層16
a,b,cの周縁部が隣接する第一ゲートの各電極層13a,b,c
の周縁部を被せるようになる。第二ゲートの第一電極層
16aは隣接する第一ゲートの第一〜第二電極層13a,13bに
よってＮ型不純物イオン注入層である第二チャンネル領
域20bにセルフアライメントされるように形成される。
その後、第二セルイオン注入マスク14を用いて第一ゲー
トの第三電極層13cの下にある予め定められた第一チャ
ンネル領域20aに第一ゲートの第三電極層13cに隣接する
第二ゲートの第二〜第三電極層16b,16cによって第一ゲ
ートの第三電極層13cとセルフアライメントされる。
スク11を除去し、第二ゲート酸化膜15を成長させた後、
第二多結晶シリコン層を付着させる。そして、第二ゲー
トマスクを用いて第二多結晶シリコン層をエッチングし
て第二ゲートの第一〜第三電極層16a,b,cを残す。ここ
で、第二ゲートの各電極層16a,b,cは、第一ゲートの各
電極層13a,b,c間に形成され、第二ゲートの各電極層16
a,b,cの周縁部が隣接する第一ゲートの各電極層13a,b,c
の周縁部を被せるようになる。第二ゲートの第一電極層
16aは隣接する第一ゲートの第一〜第二電極層13a,13bに
よってＮ型不純物イオン注入層である第二チャンネル領
域20bにセルフアライメントされるように形成される。
その後、第二セルイオン注入マスク14を用いて第一ゲー
トの第三電極層13cの下にある予め定められた第一チャ
ンネル領域20aに第一ゲートの第三電極層13cに隣接する
第二ゲートの第二〜第三電極層16b,16cによって第一ゲ
ートの第三電極層13cとセルフアライメントされる。
第５図（ｄ）においては、上記のようにセルフアライ
メントイオン注入が完了した後、第一中間絶縁膜17及び
第二中間絶縁膜18を被せて金属配線工程を完了させた状
態を示す。
メントイオン注入が完了した後、第一中間絶縁膜17及び
第二中間絶縁膜18を被せて金属配線工程を完了させた状
態を示す。
本発明の目的は、マルチゲート型MOSトランジスタ構
造を持った半導体素子においてゲート電極層下方のみに
イオン注入され、その結果ミスアライメントを除去し得
る上記の従来のセルフアライメントイオン注入方法を更
に発展改良して、上記の従来のセルフアライメントイオ
ン注入方法よりも簡単な工程で、より正確にセルフアラ
イメントを達成できるセルフアライメントイオン注入方
法を提供することにある。
造を持った半導体素子においてゲート電極層下方のみに
イオン注入され、その結果ミスアライメントを除去し得
る上記の従来のセルフアライメントイオン注入方法を更
に発展改良して、上記の従来のセルフアライメントイオ
ン注入方法よりも簡単な工程で、より正確にセルフアラ
イメントを達成できるセルフアライメントイオン注入方
法を提供することにある。
本発明の課題は、上記チャンネル領域にサブストレー
ト表面にこれと異なる伝導型の不純物をイオン注入し、
上記イオン注入されたチャンネル領域上にサブストレー
トと電気的に絶縁されるように第一ゲート酸化膜12を形
成し、この第一ゲート酸化膜12上に第一ゲートの各電極
層13a,b,cを一定間隔に複数個形成し、上記第一ゲート
の各電極層13a,b,c間のチャンネル領域上にサブストレ
ート10及び第一ゲートの第一〜第三電極層13a,b,cと電
気的に絶縁されるように第二ゲートの第一〜第三電極層
16a,b,cを複数個形成し、第二ゲートの各電極層16a,b,c
の周縁部が隣接する第一ゲートの各電極層13a,b,cの周
縁部に被さるように形成し、第一ゲートの第三電極層13
cと第二ゲートの第一電極層16aの上面をセルイオン注入
マスク19でマスクして、前記第三電極層13c、前記第一
電極層16aと前記セルイオン注入マスク19から成るマス
クを形成し、このマスクに隣接する上記第一ゲートの第
一〜第三電極層13a,13bと第二ゲートの第二〜第三電極
層16b,16cの領域の下のチャンネル領域部位にあるサブ
ストレート10と異なる伝導型の不純物に対しサブストレ
ート10と同一な伝導型の不純物を選択的にイオン注入し
て前記チャンネル領域部位を再びサブストレート10と同
一な伝導型にし、その結果、隣接するゲートの各電極層
13a,b,c,16a,b,cの下にあるチャンネル領域部位にイオ
ン注入されたサブストレート10と異なる伝導型の不純物
のうち、第一ゲートの第三電極層13cと第二ゲートの第
一電極層16aの下にある不純物のみをセルフアライメン
トさせることによって残すことができることを特徴とす
るマルチゲート型MOSトランジスタ構造を具備した半導
体素子のセルフアライメントイオン注入方法によって解
決される。
ト表面にこれと異なる伝導型の不純物をイオン注入し、
上記イオン注入されたチャンネル領域上にサブストレー
トと電気的に絶縁されるように第一ゲート酸化膜12を形
成し、この第一ゲート酸化膜12上に第一ゲートの各電極
層13a,b,cを一定間隔に複数個形成し、上記第一ゲート
の各電極層13a,b,c間のチャンネル領域上にサブストレ
ート10及び第一ゲートの第一〜第三電極層13a,b,cと電
気的に絶縁されるように第二ゲートの第一〜第三電極層
16a,b,cを複数個形成し、第二ゲートの各電極層16a,b,c
の周縁部が隣接する第一ゲートの各電極層13a,b,cの周
縁部に被さるように形成し、第一ゲートの第三電極層13
cと第二ゲートの第一電極層16aの上面をセルイオン注入
マスク19でマスクして、前記第三電極層13c、前記第一
電極層16aと前記セルイオン注入マスク19から成るマス
クを形成し、このマスクに隣接する上記第一ゲートの第
一〜第三電極層13a,13bと第二ゲートの第二〜第三電極
層16b,16cの領域の下のチャンネル領域部位にあるサブ
ストレート10と異なる伝導型の不純物に対しサブストレ
ート10と同一な伝導型の不純物を選択的にイオン注入し
て前記チャンネル領域部位を再びサブストレート10と同
一な伝導型にし、その結果、隣接するゲートの各電極層
13a,b,c,16a,b,cの下にあるチャンネル領域部位にイオ
ン注入されたサブストレート10と異なる伝導型の不純物
のうち、第一ゲートの第三電極層13cと第二ゲートの第
一電極層16aの下にある不純物のみをセルフアライメン
トさせることによって残すことができることを特徴とす
るマルチゲート型MOSトランジスタ構造を具備した半導
体素子のセルフアライメントイオン注入方法によって解
決される。
添付図面を参照して、本発明を説明する。
第６図（ａ−ｄ）は、本発明による実施例のMUGROMの
セルイオン注入の工程順序を表した図面である。
セルイオン注入の工程順序を表した図面である。
第６図（ａ）においては、Ｐ型シリコンサブストレー
ト10のセル分離領域にフィールドしきい電圧調節のため
の不純物を注入させた後に、フィールド酸化膜層を熱成
長させて、アクティブ領域を定めた工程完了状態でチャ
ンネル領域20に全体的にＮ型不順をイオン注入してチャ
ンネル空乏型（しきい電圧が負）になるようにした状態
を表す。
ト10のセル分離領域にフィールドしきい電圧調節のため
の不純物を注入させた後に、フィールド酸化膜層を熱成
長させて、アクティブ領域を定めた工程完了状態でチャ
ンネル領域20に全体的にＮ型不順をイオン注入してチャ
ンネル空乏型（しきい電圧が負）になるようにした状態
を表す。
第６図（ｂ）においては、上記工程完了後に第一ゲー
ト酸化膜12を成長させ、第一多結晶シリコン層を付着さ
せた後に、第一ゲートマスクを用いて多結晶シリコン層
を選択的にエッチングして第一ゲートの第一〜第三電極
層13a,b,cを形成した工程を表す。
ト酸化膜12を成長させ、第一多結晶シリコン層を付着さ
せた後に、第一ゲートマスクを用いて多結晶シリコン層
を選択的にエッチングして第一ゲートの第一〜第三電極
層13a,b,cを形成した工程を表す。
第６図（ｃ）においては、上記工程完了後に第二ゲー
ト酸化膜15を成長させ、第二多結晶シリコン層を付着さ
せる。そして、第二ゲートマスクを用いて、多結晶シリ
コン層を選択的にエッチングして、第二ゲートの第一〜
第三電極層16a,b,cを形成する。その後、セルイオン注
入マスク19を用いて、予め定められた第一ゲートの第三
電極層13cと第二ゲートの第一電極層16aを除外した第一
ゲートの第一〜第二電極層13a,13bと第二ゲートの第二
〜第三電極層16b,16cの下にあるチャンネル領域にゲー
ト電極層を通じてＰ型不純物をイオン注入する。したが
って、Ｐ型不純物が注入されたチャンネル領域部位21に
はチャンネル空乏型でチャンネル増加型に変わるように
なり、第一ゲートの第三電極層13cと第二ゲートの第一
電極層16aの下にある予め定められたチャンネル領域部
位20のみがチャンネル空乏型をそのままに維持するよう
になる。それ故、第一ゲートの第三電極層13cと第二ゲ
ートの第一電極層16aとチャンネル領域20はセルフアラ
イメントされる。
ト酸化膜15を成長させ、第二多結晶シリコン層を付着さ
せる。そして、第二ゲートマスクを用いて、多結晶シリ
コン層を選択的にエッチングして、第二ゲートの第一〜
第三電極層16a,b,cを形成する。その後、セルイオン注
入マスク19を用いて、予め定められた第一ゲートの第三
電極層13cと第二ゲートの第一電極層16aを除外した第一
ゲートの第一〜第二電極層13a,13bと第二ゲートの第二
〜第三電極層16b,16cの下にあるチャンネル領域にゲー
ト電極層を通じてＰ型不純物をイオン注入する。したが
って、Ｐ型不純物が注入されたチャンネル領域部位21に
はチャンネル空乏型でチャンネル増加型に変わるように
なり、第一ゲートの第三電極層13cと第二ゲートの第一
電極層16aの下にある予め定められたチャンネル領域部
位20のみがチャンネル空乏型をそのままに維持するよう
になる。それ故、第一ゲートの第三電極層13cと第二ゲ
ートの第一電極層16aとチャンネル領域20はセルフアラ
イメントされる。
第６図（ｄ）においては、上記のようにセルフアライ
メントイオン注入が完了した後に、第一中間絶縁膜17及
び第二中間絶縁膜18を被せて、金属配線工程を完了した
状態を表す。
メントイオン注入が完了した後に、第一中間絶縁膜17及
び第二中間絶縁膜18を被せて、金属配線工程を完了した
状態を表す。
以上のように、本発明においては第二ゲートの各電極
層16a,b,cの周縁部が隣接する第一ゲートの各電極層13
a,b,cの周縁部に被さるように形成してから第一ゲート
の第三電極層13cと第二ゲートの第一電極層16aの上面を
セルイオン注入マスク19でマスクした部分をセルイオン
注入時にセルフアライメントマスクとして使用すること
により、第一ゲートに第二ゲートが被さる周縁部上にあ
るセルイオン注入マスク19の部分が多少ずれている場合
でも、前記の第一ゲートに第二ゲートが被さる領域の厚
さが、注入されるイオンがチャネル領域に到達できない
程度に充分厚いので、ゲート電極層とイオン注入領域が
ミスアライメントすることを防止し得るようになる。し
たがって、セル領域を必要以上に大きく設計しなくても
よいのでメモリセルの集積度を高められる。
層16a,b,cの周縁部が隣接する第一ゲートの各電極層13
a,b,cの周縁部に被さるように形成してから第一ゲート
の第三電極層13cと第二ゲートの第一電極層16aの上面を
セルイオン注入マスク19でマスクした部分をセルイオン
注入時にセルフアライメントマスクとして使用すること
により、第一ゲートに第二ゲートが被さる周縁部上にあ
るセルイオン注入マスク19の部分が多少ずれている場合
でも、前記の第一ゲートに第二ゲートが被さる領域の厚
さが、注入されるイオンがチャネル領域に到達できない
程度に充分厚いので、ゲート電極層とイオン注入領域が
ミスアライメントすることを防止し得るようになる。し
たがって、セル領域を必要以上に大きく設計しなくても
よいのでメモリセルの集積度を高められる。
更に、この実施例では第６図（ａ）でチャネル領域20
の全体にＮ型不純物をイオン注入してから第６図（ｃ）
で第一ゲートの第一〜第二電極層13a,13bと第二ゲート
の第二〜第三電極層16b,16cの下にあるチャンネル領域
にゲート電極層を通じてＰ型不純物をイオン注入するの
で、セルイオン注入マスクで位置決めを要するセルフア
ライメントによるイオン注入の工程が第６図（ｃ）の１
回だけ（従来の方法では第５図（ｂ）と第５図（ｃ）で
各１回の計２回必要）で済むので、従来のセルフアライ
メントイオン注入方法よりも工程が簡単になり、またよ
り正確なセルフアライメントによるイオン注入が可能と
なる。したがって、メモリセルの集積度をより高めるこ
とができる。
の全体にＮ型不純物をイオン注入してから第６図（ｃ）
で第一ゲートの第一〜第二電極層13a,13bと第二ゲート
の第二〜第三電極層16b,16cの下にあるチャンネル領域
にゲート電極層を通じてＰ型不純物をイオン注入するの
で、セルイオン注入マスクで位置決めを要するセルフア
ライメントによるイオン注入の工程が第６図（ｃ）の１
回だけ（従来の方法では第５図（ｂ）と第５図（ｃ）で
各１回の計２回必要）で済むので、従来のセルフアライ
メントイオン注入方法よりも工程が簡単になり、またよ
り正確なセルフアライメントによるイオン注入が可能と
なる。したがって、メモリセルの集積度をより高めるこ
とができる。
本発明の実施例においては、ゲート電極層として多結
晶シリコンを使用したが、多結晶シリコンと同一以上の
伝導度を有する物質、例えば高融点金属のシリサイド
（Silicide）や高融点金属単体等を使用し得る。また、
本発明はMUGROMの製造方法にのみ限定されるものでな
く、マルチゲート型MOSトランジスタ構造となってお
り、そのゲートしきい電圧を選択的に調節する半導体素
子の製造方法には全て適用できる。
晶シリコンを使用したが、多結晶シリコンと同一以上の
伝導度を有する物質、例えば高融点金属のシリサイド
（Silicide）や高融点金属単体等を使用し得る。また、
本発明はMUGROMの製造方法にのみ限定されるものでな
く、マルチゲート型MOSトランジスタ構造となってお
り、そのゲートしきい電圧を選択的に調節する半導体素
子の製造方法には全て適用できる。
以上説明したように、工程の初めに予めチャンネル領
域にサブストレート表面と異なる伝導型の不純物をイオ
ン注入することにより第一ゲートの第三電極層13cと第
二ゲートの第一電極層16aの上面をセルイオン注入マス
ク19でマスクした領域にあるゲート電極層下方以外の所
望のゲート電極層下方のみを１回のセルフアライメント
イオン注入だけでセルフアライメントできるので、従来
のセルフアライメントイオン注入方法よりも簡単な工程
で、より正確にセルフアライメントを達成できる。
域にサブストレート表面と異なる伝導型の不純物をイオ
ン注入することにより第一ゲートの第三電極層13cと第
二ゲートの第一電極層16aの上面をセルイオン注入マス
ク19でマスクした領域にあるゲート電極層下方以外の所
望のゲート電極層下方のみを１回のセルフアライメント
イオン注入だけでセルフアライメントできるので、従来
のセルフアライメントイオン注入方法よりも簡単な工程
で、より正確にセルフアライメントを達成できる。
第１図は、MUGROMのセルアレイ構造を図示した平面図。 第２図は、第１図のMUGROMのセルアレイのトランジスタ
の等価回路。 第３図は、MUGROMのセルアレイ構造を示すための第１図
のＡ−Ａ線の断面図。 第4a〜ｄ図は、従来のMUGROMのセルイオン注入工程を図
示した工程順序図。 第5a〜ｄ図は、従来のセルフアライメントイオン注入方
法によるMUGROMのセルイオン注入工程を図示した一実施
例の工程順序図。 第6a〜ｄ図は、本発明のセルフアライメントイオン注入
方法によるMUGROMのセルイオン注入工程を図示した実施
例の工程順序図。 図中参照符号： １……ドレイン領域、 ２……ソース領域、 ３……金属コンタクトホール、 B1,B2……ビットライン、 W1〜WN……ワードライン（ゲート電極層）、 C1〜C3……セルイオン注入領域、 M1,M3,M6……チャンネル空乏型MOSトランジスタ M2,M4,M5……チャンネル増加型MOSトランジスタ CS……共通ソースライン 10……サブストレート 11……第一セルイオン注入マスク 12……第一酸化膜 13……第一ゲート電極層 14……第二セルイオン注入マスク 15……第二ゲート酸化膜 16……第二ゲート電極層 17……第一中間絶縁膜 18……第二中間絶縁膜 19……セルイオン注入マスク 20……増加型チャンネル領域 21……空乏型チャンネル領域
の等価回路。 第３図は、MUGROMのセルアレイ構造を示すための第１図
のＡ−Ａ線の断面図。 第4a〜ｄ図は、従来のMUGROMのセルイオン注入工程を図
示した工程順序図。 第5a〜ｄ図は、従来のセルフアライメントイオン注入方
法によるMUGROMのセルイオン注入工程を図示した一実施
例の工程順序図。 第6a〜ｄ図は、本発明のセルフアライメントイオン注入
方法によるMUGROMのセルイオン注入工程を図示した実施
例の工程順序図。 図中参照符号： １……ドレイン領域、 ２……ソース領域、 ３……金属コンタクトホール、 B1,B2……ビットライン、 W1〜WN……ワードライン（ゲート電極層）、 C1〜C3……セルイオン注入領域、 M1,M3,M6……チャンネル空乏型MOSトランジスタ M2,M4,M5……チャンネル増加型MOSトランジスタ CS……共通ソースライン 10……サブストレート 11……第一セルイオン注入マスク 12……第一酸化膜 13……第一ゲート電極層 14……第二セルイオン注入マスク 15……第二ゲート酸化膜 16……第二ゲート電極層 17……第一中間絶縁膜 18……第二中間絶縁膜 19……セルイオン注入マスク 20……増加型チャンネル領域 21……空乏型チャンネル領域
Claims (5)
- 【請求項１】第一ゲートの第一〜第三電極層（13a,b,
c）と第二ゲートの第一〜第三電極層（16a,b,c）が半導
体サブストレート（10）のドレイン領域（１）とソース
領域（２）との間にあるチャンネル領域上に電気的に相
互絶縁されて交互に複数個配列されたマルチゲート型MO
Sトランジスタ構造を具備した半導体素子の製造方法に
おいて、 上記チャンネル領域にサブストレート表面と異なる伝導
型の不純物をイオン注入し、 上記イオン注入されたチャンネル領域上にサブストレー
トと電気的に絶縁されるように第一ゲート酸化膜（12）
を形成し、この第一ゲート酸化膜（12）上に第一ゲート
の各電極層（13a,b,c）を一定間隔に複数個形成し、 上記第一ゲートの各電極層（13a,b,c）間のチャンネル
領域上にサブストレート（10）及び第一ゲートの第一〜
第三電極層（13a,b,c）と電気的に絶縁されるように第
二ゲートの第一〜第三電極層（16a,b,c）を複数個形成
し、 第二ゲートの各電極層（16a,b,c）の周縁部が隣接する
第一ゲートの各電極層（13a,b,c）の周縁部に被さるよ
うに形成し、 第一ゲートの第三電極層（13c）と第二ゲートの第一電
極層（16a）の上面をセルイオン注入マスク（19）でマ
スクして、前記第三電極層（13c）、前記第一電極層（1
6a）と前記セルイオン注入マスク（19）から成るマスク
を形成し、 このマスクに隣接する上記第一ゲートの第一〜第二電極
層（13a,13b）と第二ゲートの第二〜第三電極層（16b,1
6c）の領域の下のチャンネル領域部位にあるサブストレ
ート（10）と異なる伝導型の不純物に対しサブストレー
ト（10）と同一な伝導型の不純物を選択的にイオン注入
して前記チャンネル領域部位を再びサブストレート（1
0）と同一な伝導型にし、 その結果、隣接するゲートの各電極層（13a,b,c,16a,b,
c）の下にあるチャンネル領域部位にイオン注入された
サブストレート（10）と異なる伝導型の不純物のうち、
第一ゲートの第三電極層（13c）と第二ゲートの第一電
極層（16a）の下にある不純物のみをセルフアライメン
トさせることによって残すことができることを特徴とす
るマルチゲート型MOSトランジスタ構造を具備した半導
体素子のセルフアライメントイオン注入方法。 - 【請求項２】上記第一ゲートの第二電極層（13b）と第
二ゲートの第二電極層（16b）の下にある予め定められ
たチャンネル領域（21）は、チャンネル空乏形であり、
その他の第一及び第二チャンネル領域（20a,b）は、チ
ャンネル増加型に形成することを特徴とする第１項に記
載のマルチゲート型MOSトランジスタ構造を具備した半
導体素子のセルフアライメントイオン注入方法。 - 【請求項３】上記サブストレート（10）はＰ型であり、
チャンネル領域にセルフアライメントイオン注入される
不純物はＮ型であることを特徴とする第２項に記載のマ
ルチゲート型MOSトランジスタ構造を具備した半導体素
子のセルフアライメントイオン注入方法。 - 【請求項４】上記サブストレート（10）はＮ型であり、
チャンネル領域にセルフアライメントイオン注入される
不純物はＰ型であることを特徴とする第２項に記載のマ
ルチゲート型MOSトランジスタ構造を具備した半導体素
子のセルフアライメントイオン注入方法。 - 【請求項５】上記第一ゲートの第一〜第三電極層（13a,
b,c）及び第二ゲートの第一〜第三電極層（16a,b,c）
は、多結晶シリコンで形成することを特徴とする第１項
〜第３項又は第４項に記載のマルチゲート型MOSトラン
ジスタ構造を具備した半導体素子のセルフアライメント
イオン注入方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1237352A JP2577093B2 (ja) | 1989-09-14 | 1989-09-14 | マルチゲート型ｍｏｓ トランジスタ構造を具備した半導体素子のセルフアライメントイオン注入方法 |
| US07/408,649 US5149664A (en) | 1989-09-14 | 1989-09-18 | Self-aligning ion-implantation method for semiconductor device having multi-gate type MOS transistor structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1237352A JP2577093B2 (ja) | 1989-09-14 | 1989-09-14 | マルチゲート型ｍｏｓ トランジスタ構造を具備した半導体素子のセルフアライメントイオン注入方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03293763A JPH03293763A (ja) | 1991-12-25 |
| JP2577093B2 true JP2577093B2 (ja) | 1997-01-29 |
Family
ID=17014121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1237352A Expired - Lifetime JP2577093B2 (ja) | 1989-09-14 | 1989-09-14 | マルチゲート型ｍｏｓ トランジスタ構造を具備した半導体素子のセルフアライメントイオン注入方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5149664A (ja) |
| JP (1) | JP2577093B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2908139B2 (ja) * | 1992-09-16 | 1999-06-21 | 株式会社東芝 | ２層ゲートプログラムｒｏｍの製造方法 |
| US5378649A (en) * | 1994-04-08 | 1995-01-03 | United Microelectronics Corporation | Process for producing non-volatile memory devices having closely spaced buried bit lines and non-overlapping code implant areas |
| US5380676A (en) * | 1994-05-23 | 1995-01-10 | United Microelectronics Corporation | Method of manufacturing a high density ROM |
| US5476803A (en) * | 1994-10-17 | 1995-12-19 | Liu; Kwo-Jen | Method for fabricating a self-spaced contact for semiconductor devices |
| US6159800A (en) * | 1997-04-11 | 2000-12-12 | Programmable Silicon Solutions | Method of forming a memory cell |
| US5976938A (en) * | 1997-04-21 | 1999-11-02 | Advanced Micro Devices, Inc. | Method of making enhancement-mode and depletion-mode IGFETs with different gate thicknesses |
| KR19980084469A (ko) * | 1997-05-23 | 1998-12-05 | 문정환 | 마스크 롬 및 그의 제조방법 |
| US6744082B1 (en) | 2000-05-30 | 2004-06-01 | Micron Technology, Inc. | Static pass transistor logic with transistors with multiple vertical gates |
| US20050274994A1 (en) * | 2004-06-14 | 2005-12-15 | Rhodes Howard E | High dielectric constant spacer for imagers |
| KR100596851B1 (ko) * | 2004-09-02 | 2006-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 셀 채널 이온 주입 방법 |
| US7214590B2 (en) * | 2005-04-05 | 2007-05-08 | Freescale Semiconductor, Inc. | Method of forming an electronic device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4364167A (en) * | 1979-11-28 | 1982-12-21 | General Motors Corporation | Programming an IGFET read-only-memory |
| US4397077A (en) * | 1981-12-16 | 1983-08-09 | Inmos Corporation | Method of fabricating self-aligned MOS devices and independently formed gate dielectrics and insulating layers |
| JPS5982698A (ja) * | 1982-11-04 | 1984-05-12 | Toshiba Corp | マスクｒｏｍ |
| JPS60229365A (ja) * | 1984-04-27 | 1985-11-14 | Hitachi Ltd | 読み出し専用メモリの製造方法 |
| JPH0797606B2 (ja) * | 1986-10-22 | 1995-10-18 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| JPS63239976A (ja) * | 1987-03-27 | 1988-10-05 | Toshiba Corp | マスクｒｏｍの製造方法 |
| JPS6484662A (en) * | 1987-09-28 | 1989-03-29 | Matsushita Electronics Corp | Manufacture of semiconductor device |
| JP2555103B2 (ja) * | 1987-11-13 | 1996-11-20 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
-
1989
- 1989-09-14 JP JP1237352A patent/JP2577093B2/ja not_active Expired - Lifetime
- 1989-09-18 US US07/408,649 patent/US5149664A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03293763A (ja) | 1991-12-25 |
| US5149664A (en) | 1992-09-22 |
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