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KR900008207B1 - 반도체기억장치 - Google Patents

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KR900008207B1
KR900008207B1 KR1019850006337A KR850006337A KR900008207B1 KR 900008207 B1 KR900008207 B1 KR 900008207B1 KR 1019850006337 A KR1019850006337 A KR 1019850006337A KR 850006337 A KR850006337 A KR 850006337A KR 900008207 B1 KR900008207 B1 KR 900008207B1
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유끼오 다께우찌
사또시 시노자끼
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가부시끼가이샤 도오시바
사바 쇼오이찌
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Abstract

내용 없음.

Description

반도체기억장치
제1도(a) 내지 제1도(f)는 본 발명의 실시예에 따른 다이나믹메모리를 얻기 위한 제조공정을 나타낸 단면도.
제2도 내지 제3도는 각각 종래의 다이나믹메모리의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1, 21 : P형 실리콘기판 2, 22 : 필드산화막
3, 23 : 캐패시터산화막 4, 26 : 캐패시터전극
5, 27 : 층간절연막 6, 28 : 게이트산화막
7 : 전송게이트전극 8, 33 : N+형 고농도불순물영역
9 : 절연막 10, 35 : 접촉홀(contact hole)
11, 36 : N++혈 고농도불순물영역 12 : 비트선
13, 24 : N형 불순물영역 14, 25 : P+형 불순물영역
29 : 게이트전극 30 : N-형 불순물영역
31, 34 : CVD산화막 32 : 포토레지스트패턴
[산업상의 이용분야]
본 발명은 반도체기억장치에 관한 것으로, 특히 반도체기판상에서 불순물영역의 농도를 개선하여 양호한 오옴성 접촉(ohmic contact)을 얻을 수 있도록 된 반도체기억장치에 관한 것이다.
[종래의 기술 및 그 문제점]
반도체기억장치중, 예컨대 하나의 트랜지스터와 하나의 캐패시터에 의해 이루어진 다이나믹메모리에 있어서는, 전송트랜지스터의 소오스 또는 드레인영역이 접촉홀(contact hole)을 매개로 접속되는 비트선을 구성하는 재료로서 다결정실리콘이나 금속실리사이드가 이용되는 경우가 있는 바, 이와 같은 메모리셀의 제조방법 및 구조를 제2도를 참조하여 설명하면 다음과 같다.
우선, P형 실리콘기판(1)표면에다 필드산화막(2)을 형성시킨 후, 개패시터산화막(3) 및 캐패시터전극(4)을 순차적으로 형성시켜 개패시터부를 구성하고, 이어 계속해서 캐패시터전극(4)상에다 층간절연막(5)을 형성시킨 후, 게이트산화막(6) 및 전송게이트(7)를 형성시킨다. 그 다음에 전송게이트전극(7) 및 상기 캐패시터전극(4)을 마스크로 이용해서 N형 불순물을 이온주입함으로써 소오스·드레인영역에 N+형 고농도불순물영역(8)을 형성시키고, 그 전체면에다 절연막(9)을 퇴적시킨 후 접촉홀(10)을 열어서 뚫는다. 이어 전체면에다 다결정실리콘막 또는 금속실리사이드막을 퇴적시킨 후, N형 불순물을 주입하고 다시 열처리를 실행하여 접촉부에 N++형 고농도불순물영역(11)을 형성시킨 다음 계속해서 다결정실리콘막 또는 금속실리사이드막을 패터닝(patterning)하여 비트선(12)을 형성시킨다.
한편, 다이나믹메모리에 있어서는 대용량화에 수반하여 셀캐패시터의 면적이 미세해지게 됨에 따라 셀용량을 확보하기 위한 캐패시터산화막의 두께가 얇아지게 되는 경향이 있다. 제3도에 나타낸 다이나믹메모리는 상기한 바와 같이 대용량화에 대응하여 얻은 구조를 도시한 것인데, 이는 우선 상기와 같은 대용량화에 따르는 요구를 실현한 다음에는 캐패시터의 기판표면농도가 중요한 역할을 하게 된다. 즉, 캐패시터전극(4)의 전위에 따라 기판(1)표면에 P형의 반전층이나 공핍층이 발생하지 않도록 캐패시터산화막(3)밑의 기판(1)내에 표면농도를 높게한 N형 불순물영역(13)을 형성시켜 캐패시터산화막(3)의 MOS용량의 질감을 방지하고 있다. 상기 N형 불순물영역(13)의 표면농도는 캐패시터산화막(3)의 막두께나 캐패시터전극(4)의 전위에 의해서도 달라지게 되는데, 1×1018∼1×1019cm-3정도의 농도가 필요하게 되고, 이에 더하여 다이나믹메모리에서의 커다란 문제인 소프트에러에 의한 오동작을 방지하기 위해 상기 N형 불순물영역(13)하의 기판(1)내에 P+형 불순물영역(14)이 형성되어 있다. 이 P+형 불순물영역(14)은 α선에 의해 발생한 전자-정공쌍으로부터 따로 떨어진 전자를 재결합시키는 작용을 갖춘 것으로, 약 1×1017cm-3이상의 농도가 필요한 것으로 고려되고 있다.
제2도 및 제3도에 나타낸 종래의 다이나믹메모리에서는 메모리셀어레이를 구동시키는 주변회로의 소오스, 드레인영역에다 N+형 불순물영역을 형성시킬 경우, 메모리셀을 구성하는 트랜지스터의 소오스, 드레인영역에도 동시에 N+형 불순물영역(8)을 형성시키고 있다. 이 때문에 상기 N+형 불순물영역(8)과 비트선(12)으로 이루어지는 다결정실리콘 또는 금속실리사이드와의 접촉을 형성할 때 자연산화막에 의한 장벽(barrier)이 발생해서 양호한 오옴성접촉을 얻을 수 없는 문제가 있었다.
이와 같은 문제를 회피하기 위한 수단으로서는 1000℃ 이상의 고온열처리를 실행함으로써 장벽을 파괴하는 방법이 있다. 그러나 소자의 고밀도화에 따르는 게이트전극 및 소오스·드레인영역의 미세화가 진행되고있는 현상에서는 고온의 열처리를 실행하는 것이 소오스·드레인영역의 접합깊이를 증가시켜 쇼트챈널효과를 증가시키기 때문에 소자특성에 불이익을 가져오게 되는 결점이 있다.
또 제3도에 도시한 다이나믹메모리에서는 상기 N+형 불순물영역(8)이 소프트에러방지릍 위해 도입한 P+형 불순물영역(14)과 직접 접촉되어 상기한 바와 같이 접합용량의 증가에 의한 셀캐패시터의 증가는 기대할 수 있으나 생성·재결합중심의 증가에 의한 누설전류의 증가를 일으켜 다이나믹메모리의 사명인 정지시간의 현저한 열화를 가져오게 된다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명된 것으로, 양호한 직접 접촉을 얻는 동시에 신뢰성이 높은 반도체기억장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 1개의 트랜지스터와 1개의 캐패시터로 구성된 메모리셀과, 이 메모리셀을 구동시키기 위해 주변회로에 트랜지스터가 구비되어 있는 반도체기억장치에 있어서, 상기 메모리셀을 구성하는 트랜지스터의 소오스·드레인영역의 불순물농도가 주변회로의 트랜지스터의 소오스·드레인영역의 불순물농도보다 낮게 되어 있는 것을 특징으로 한다.
(작용)
상기와 같이 구성된 본 발명은, 소오스 또는 드레인영역의 비트선과의 접촉부 이외는 저농도불순물영역(비트선과의 접촉부는 비트선으로부터의 불순물확산에 의해 고농도불순물영역을 형성한다)이기 때문에 양자사이에 양호한 오옴성접촉을 얻을 수가 있다. 또한 소프트에러방지용으로 형성된 예컨대 P+형 불순물영역과의 사이에서 접합을 형성하는 것으로 되어 있기 때문에 중단시간의 열화를 방지할 수 있게 되어 신뢰성을 향상시킬 수 있게 된다.
(실시예)
이하, 예시도면을 참조해서 본 발명에 따른 1실시예를 상세히 설명한다.
제1도(a) 내지 제1도(f)는 본 발명의 실시예에 따른 다이나믹메모리를 얻기 위한 제조공정을 나타낸 단면도로서, 거의 중앙에서 좌측에 메모리셀을, 우측에 메모리구동주변회로 트랜지스터를 각각 나타낸다.
먼저, 예컨대 P형 실리콘기판(21)표면에 선택산화법에 의해 필드산화막(22)을 형성한 후 열산화를 수행해서 예컨대, 막두께가 250
Figure kpo00002
인 캐패시터산화막(23)을 형성한다. 다음에 캐패시터부의 기판(21)표면에 선텍적으로 AS를 이온주입함으로써 N형 불순물영역(24)을 형성하고, 마찬가지로 B를 선택적으로 이온주입함으로써 소프트에러방지용 P+형 불순물영역(25)을 형성한다. 이어 전체면에다 예컨대 막두께가 4000
Figure kpo00003
인 다결정실리콘막을 퇴적시킨 후, 예컨대 인을 확산함으로써 저저항화(低抵抗化)를 도모한다. 이어 다결정실리콘막을 패터닝하여 캐패시터전극(26)을 형성한다. 이어 캐패시터전극(26)의 표면을 산화하는 것에 의해 막두께가 2000
Figure kpo00004
인 층간절연막(27)을 형성한다(제1도(a)에 도시). 계속해서 열산화를 실행하여 막두께가 350
Figure kpo00005
인 전송트랜지스터 및 주변트랜지스터의 게이트산화막(28)을 형성한다. 이어 전체면에다 막두께 4000
Figure kpo00006
인 다결정실리콘막을 퇴적시킨 후, 예컨대 인을 확산함으로써 저저항화를 도모한다. 계속해서 상기 다결정실리콘막을 패터닝하여 전송트랜지스터 및 주변트랜지스터의 게이트전극(29)을 형성한 후, 노출되어 있는 게이트산화막(28)을 자기정합적으로 에칭제거한다. 계속해서 게이트전극(29) 및 캐패시터전극(26)을 마스크로 이용해서 예컨대 인을 가속에너지 25KeV, 도우즈량 2×1013cm-3의 조건으로 이온주입한 후, 어닐(anneal)을 수행함으로써 메모리셀영역 및 주변트랜지스터영역의 소오스·드레인영역에다 N-형 불순물영역(30)을 형성한다(제1도(b)도에 도시).
다음으로 전체면에다 예컨대 막두께가 3000
Figure kpo00007
인 CVD산화막을 퇴적시킨 후, 반응성이온에칭등의 이방성에칭을 이용하여 CVD산화막을 에칭하고, 상기 게이트전극(29)의 측벽에다 CVD산화막(spacer; 31)을 잔존시킨다. 여기서 상기 CVD산화막(31)은 메모리셀영역 및 주변트랜지스터영역 어느쪽의 게이트전극(29)측벽에도 형성시킨다(제1도(c)에 도시). 계속해서 주변트랜지스터영역이외의 영역상에 포토레지스트패턴(32)을 형성한다. 계속해서 포토레지스트패턴(32)을 마스크로 이용해서 주변트랜지스터영역의 소오스·드레인영역에만 예컨대 비소를 가속에너지 40KeV, 도우즈량 3×1015cm-3의 조건으로 이온주입한 후 어닐을 수행하고 N+형 불순물영역(33)을 형성한다(제1도(d)에 도시).
다음에 상기 포토레지스트패턴(32)을 제거한 후, 전체면에다 예컨대 막두께가 3000
Figure kpo00008
인 CVD산화막(34)을 퇴적하고, 전송트랜지스터의 드레인영역상의 부분을 선택적으로 에칭한 접촉홀(35)을 열어서 뚫는다(제1도(e)에 도시). 계속해서, 전체면에다 예컨대 막두께가 4000
Figure kpo00009
인 다결정실리콘막을 퇴적한다. 이어 예컨대 POCl3를 이용해서 900℃에서 30분간 열처리를 수행함으로써 다결정실리콘막에 인을 도우프한다. 이때 상기 접촉홀(35)을 매개로 드레인영역의 N-형 불순물영역에도 인이 확산되어 N++형 불순물영역(36)이 형성되고, 그겻에 의해 다결정실리콘막과 드레인영역사이에 직접 접촉이 형성된다. 계속해서 다결정실리콘막을 패터닝함으로써 비트선(37)을 형성한다(제1도(f)에 도시).
다음에 도시되어 있지는 않지만 통상의 방법에 의해 CVD산화막이나 PSG막을 퇴적한 후, Al배선과의 접촉부를 형성하고, 다시 Al배선을 형성하여 다이나믹메모리를 제조한다.
상기 실시예의 다이나믹메모리에 의하면, 종래는 비트선과 기판실리콘과의 접촉부에 5×1020cm-3이상의 불순물농도를 갖춘 N+형 불순물영역이 형성되어 있기 때문에 그 표면의 산화속도가 빨라지게 되어 두꺼운 자연산화막이 형성됨으로써 경계면장벽이 발생하고 있던 것에 대해 본원 발명에서는 1×1018cm-3정도의 불순물농도를 갖춘 N-형 불순물영역(30)을 형성함으로써 산화속도가 늦어지게 되어 표면에 형성하는 자연산화막이 얇아지게 된다. 여기서 얇은 자연산화막은 배선형성공정에서 파괴되기 때문에 자연산화막에 의한 경계면장벽의 발생을 방지할 수 있게 된다. 이때문에 종래에는 장벽을 파괴하기 위해 고온의 인확산 및 열처리나 이온혼합에 의한 장벽파괴를 의해 고가속·고도우즈이온주입법을 채용하여야 했으나, 본원 발명에서는 이를 채용하지 않아도 충분히 양호한 오옴성접촉을 얻을 수 있게 된다. 따라서, 소자의 미세화를 달성시켜 신뢰성을 향상시킬 수 있고, 또 소프트에러방지에 유효한 P+형 불순물영역(25)의 접합이 종래의 P+-N+접합이 아니라 P+-N-접합에 있기 때문에 생성·재결합중심의 증가를 억제할 수가 있게 되어 중단시간의 열화를 초래하지는 않게 된다.
또한, 주변트랜지스터영역에만 N+형 불순물영역(33)을 형성하기 위한 마스크일치공정이 1회 증가하게 되지만, 직접 접촉구조는 CMOS회로에서는 잘 사용되고 있는 바, 이 경우 상기 마스크일치공정을 P챈널측을 레지스트블록할 경우 동시에 수행하지만, 실질적으로 마스크일치공정이 증가되지는 않게 된다.
또한, 상기 실시예에는 비트선을 구성하는 재료로서 다결정실리콘을 사용했지만, 본 발명은 이에 한정되지 않고, 예컨대 다결정실리콘과 고융점금속규화물과의 적층재(소위, 폴리사이드) 또는 고융점금속실리사이드를 사용해도 된다. 또한 상기 실시예에서는 비트선으로 되는 다결정실리콘으로서의 불순물도입법으로서 POCl3를 사용했지만, 본 발명은 이에 한정되지 않고 이온주입법을 사용해도 된다.
[발명의 효과]
상기한 바와 같이 본 발명에 의하면, 양호한 집적접촉을 얻을 수 있음과 동시에 신뢰성이 높은 반도체기억장치를 제공할 수 있게 된다.

Claims (3)

1개의 트랜지스터와 1개의 캐패시터로 구성된 메모리셀과, 이 메모리셀을 구동시키기 위해 주변회로에 트랜지스터가 구비되어 있는 반도체기억장치에 있어서, 상기 메모리셀을 구성하는 트랜지스터의 소오스·드레인영역(30)의 불순물농도가 상기 주변회로의 트랜지스터의 소오스·드레인영역(33)의 불순물농도보다 낮게 되어 있는 것을 특징으로 하는 반도체기억장치.
제1항에 있어서, 상기 메모리셀의 비트선을 다결정실리콘막이나 금속실리사이드로 형성시키고, 메모리셀을 구성하는 트랜지스터와의 접촉부에 상기 다결정실리콘이나 금속실리사이드로부터 불순물확산에 의해 형성되어지는 고농도불순물영역을 갖추고 있는 것을 특징으로 하는 반도체기억장치.
제1항 또는 제2항에 있어서, 주변회로의 트랜지스터의 소오스·드레인영역(33)을 저농도불순물영역과 고농도불순물영역으로 구성하면서 메모리셀을 구성하는 트랜지스터의 소오스·드레인영역(30)을 상기 저농도불순물과 동일한 불순물분포를 갖춘 영역에 의해 형성시켜 놓은 것을 특징으로 하는 반도체기억장치.
KR1019850006337A 1984-12-28 1985-08-30 반도체기억장치 KR900008207B1 (ko)

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